Logique Séquentielle Synchrone - Département Informatique et

Licence dÕInformatique
MARSEILLE-LUMINY
5. Logique sŽquentielle synchrone
5.1 - Les circuits de logique sŽquentielle synchrone.
5.2 - Simplification de la matrice des phases.
5.3 - Attribution des variables auxiliaires.
5.4 - DŽcomposition fonctionnelle et partitions
5.5 - DŽcomposition en l'absence de partitions
5.1. Les circuits de logique sŽquentielle synchrone.
5.1.1. Introduction
La diffŽrence fondamentale qui existe entre la logique asynchrone et la logique
synchrone est la prŽsence d'un signal qui va permettre de dŽterminer le moment
ou le changement d'Žtat des entrŽes doit •tre pris en compte.
Rappelons pour •tre parfaitement clair que dans le cas d'un circuit de logique
asynchrone, le changement d'Žtat d'une entrŽe Žtait pris en compte dŽs l'instant
o• il se produisait, ce qui nous interdisait de considŽrer comme possible un
changement d'Žtat simultanŽ de plusieurs entrŽes. Dans le cas de la logique
synchrone, la prise en compte du changement d'Žtat s'effectue ˆ l'apparition
d'un signal que nous appellerons Horloge, ce qui nous permet de considŽrer
comme logiquement possible la variation simultanŽe de plusieurs signaux
d'entrŽe, en effet bien que leur variation physique se prŽsente ˆ des instants
diffŽrents dans le temps, leur prise en compte effective se produit ˆ l'apparition
du signal d'Žchantillonnage.
A
Horloge
B
Dt
T1T2T3
Figure 5.1.1 : ƒchantillonnage des signaux

Page 5.2 Jacques Guizol & Christian Aperghis
Ce phŽnom•ne dÕŽchantillonnage du signal est parfaitement explicitŽ par le
diagramme de la figure 5.1.1. Au temps T1 le signal A change d'Žtat, au temps
T2 le signal B change ˆ son tour d'Žtat. Entre les temps T2 et T3 rien ne se
passe car le signal d'horloge est inactif, ce n'est qu'en T3 et pendant le temps T3
+ Dt que les signaux seront logiquement pris en compte par le circuit. En fait,
tout ce qui se passe avant T3 et apr•s T3 + Dt est ignorŽ par le syst•me.
Globalement, un circuit de logique sŽquentielle synchrone se prŽsente comme
indiquŽ en figure 5.1.2.
s1
sn
.....
C1
.....
Cm
y1
yp
....
Circuit
combinatoire Bascules
Horloge
Figure 5.1.2 : SchŽma gŽnŽral dÕun circuit sŽquentiel synchrone
Un circuit combinatoire permet de dŽterminer, en fonction de l'Žtat actuel et des
entrŽes, quelles seront les sorties et quel sera le code de l'Žtat qui doit succŽder.
Les bascules permettent de sŽparer les deux Žtats, actuel (mŽmorisŽ) et suivant.
Au moment ou se prŽsente le signal dÕhorloge, l'Žtat suivant est recopiŽ dans les
bascules et devient de ce fait l'Žtat actuel, le circuit combinatoire va donc, en
fonction des entrŽes et de ce nouvel Žtat dŽterminer de nouvelles sorties et un
nouvel Žtat suivant. Le cycle se reproduira chaque fois que se prŽsentera le
signal d'horloge.
Nous considŽrerons les bascules par l'intermŽdiaire desquelles se transmet
l'Žtat comme des syst•mes simples permettant la mŽmorisation d'un ŽlŽment
d'information (figure 5.1.3).
EntrŽe Sortie
Horloge
Bascule
Figure 5.1.3
L'information qui se prŽsente sur l'entrŽe
est ignorŽe tant que le signal d'horloge est
inactif. Lorsque le signal en question se
prŽsentera, la bascule enregistrera l'infor-
mation qui se trouve ˆ l'entrŽe et en
rŽpercutera aussit™t l'Žtat sur la sortie.
Cette sortie demeurera inchangŽe jusqu'ˆ
la prochaine Žcriture.
5.1.2. ReprŽsentation sous forme de graphe.
Cette reprŽsentation est assez proche de celle que nous avons dŽjˆ pu voir dans
le cas du circuit asynchrone. Ainsi que nous lÕavons dŽjˆ notŽ, la diffŽrence
vient du fait que dans un circuit asynchrone il nous Žtait interdit de modifier
simultanŽment plusieurs variables d'entrŽe. En particulier, sur le graphe des
phases, pour deux ar•tes consŽcutives, la combinaison des variables dÕentrŽe ne
diffŽrait que par la complŽmentation d'au plus une variable (figure 5.1.4).

Logique SŽquentielle Synchrone Page5.3
x1x2..00 ..x n
2
1
x1x2..00 ..x n
x1x2..10 ..x n
Figure 5.1.4 : Transition dÕŽtat en logique asynchrone
Cette contrainte ne sÕapplique plus dans le cas du circuit synchrone, car, ainsi
que nous l'avons dŽjˆ vu, la prŽsence de l'horloge nous permet de passer de
n'importe quelle combinaison des variables d'entrŽe vers n'importe quelle autre
(figure 5.1.5).
1
3
CiCj
Ck
2
Figure 5.1.5 : De chaque Žtat, on peut atteindre tous les autres
Il en rŽsulte que, si on consid•re un circuit ˆ n entrŽes, quelle que soit la
configuration qui a permis dÕaccŽder ˆ un sommet du graphe, il est nŽcessaire
dÕŽtudier les 2n configurations qui partent de ce sommet.
5.1.3. Machine de Moore, Machine de Mealy.
Nous avons vu, jusqu'ˆ prŽsent, que le fonctionnement d'un circuit sŽquentiel
peut •tre parfaitement dŽfini par un graphe. Il y a nŽanmoins deux mani•res de
reprŽsenter le graphe en question, chacune Žtant associŽe ˆ une famille de
machine sŽquentielle.
La premi•re famille, les machines de Moore, lient la configuration de sortie ˆ
l'Žtat dans lequel se trouve la machine ˆ un instant donnŽ. Le graphe de cette
machine est reprŽsentŽ en figure 5.1.6. Dans ce type de machine, la sortie est
mŽmorisŽe et sera soit un Žtat, soit un ŽvŽnement contr™lŽ par le signal
dÕhorloge.
1
2
3
E1
E2E4
E3
S1
S2
S3
E5
Figure 5.1.6 : Graphe dÕune machine de Moore

Page 5.4 Jacques Guizol & Christian Aperghis
LÕinterprŽtation du fonctionnement dÕune telle machine est :
La machine Žtant dans un Žtat 1 pour lequel la configuration de
sortie est S1, lorsque la configuration d'entrŽe devient E3 (resp. E4)
alors la machine passe dans l'Žtat 2 (resp. 3) et la sortie prend la
valeur S2 (resp. S3).
Le schŽma gŽnŽral de ce type de machine est celui reprŽsentŽ en figure 5.1.7.
On dira que cette machine respecte les sorties.
ES
C2 C1B
5.1.7 : SchŽma gŽnŽral dÕune machine de Moore
Concr•tement, cela signifie que la configuration de sortie est directement liŽe ˆ
l'Žtat de la machine et ˆ cet Žtat exclusivement. A noter en outre que la
configuration de sortie nÕappara”t quÕau moment o• l'Žtat considŽrŽ se prŽsente
effectivement, c'est ˆ dire un temps apr•s la transition qui l'a fait na”tre.
La machine de Mealy ne tient pas compte des Žtats en tant que tels, mais bien
davantage de ce qui se passe lors de la transition entre deux Žtats successifs.
Ainsi dans l'exemple prŽcŽdent (figure 5.1.6), on constate que la machine Žtant
dans l'Žtat 1 d•s quÕappara”t la configuration dÕentrŽe E3 on peut affirmer sans
se tromper que :
¥La machine va passer dans lÕŽtat 2
¥La sortie va prendre la configuration S2
Il est donc possible de lier le positionnement de la sortie ˆ lÕar•te au lieu de la
lier au sommet (figure 5.1.8). La consŽquence est que la sortie ne peut •tre
quÕun ŽvŽnement.
1
2
3
E1/S1
E2/S1
E3/S2
E4/S3
E5/S2
Figure 5.1.8 : Graphe dÕune machine de Mealy
La figure 5.1.9 montre le schŽma gŽnŽral dÕune machine de Mealy. On parlera
pour cette machine de Ônon-respect des sortiesÕ.
ES
C2
C1B
Figure 5.1.9 : SchŽma gŽnŽral dÕune machine de Mealy

Logique SŽquentielle Synchrone Page5.5
LÕinterprŽtation du fonctionnement dÕune telle machine est :
La machine Žtant dans un Žtat 1, lorsque la configuration d'entrŽe
devient E4 (resp. E3) alors la machine transite vers l'Žtat 2 (resp. 3)
et la sortie se positionne ˆ S2 (resp. S3).
Ainsi, la sortie d'une telle machine rŽpond immŽdiatement aux sollicitations de
l'entrŽe, elle dŽpend ˆ la fois de l'Žtat dans lequel se trouve la machine et de la
configuration qui appara”t sur l'entrŽe
5.1.3. Un exemple de circuit sŽquentiel synchrone.
Nous allons Žtudier un circuit permettant de reconna”tre une sŽquence dÕentrŽe.
Dans le cas ˆ traiter, cette sŽquence sera composŽe de quatre 1 successifs.
Temps : 1 2 3 4 5 6 7 8 9 10 11 12
EntrŽe : 0 1 1 0 1 1 1 1 1 1 0 1
Sortie : 0 0 0 0 0 0 0 1 1 1 0 0
Ainsi que nous lÕavons reprŽsentŽ ci dessus, la sortie passe ˆ 1 au temps 8 car
des 1 sont apparus aux temps 5, 6, 7 et 8. Le fonctionnement de cette machine
est enti•rement dŽcrit par le graphe de la figure 5.1.10, reprŽsentatif dÕune
machine de Mealy.
1/1
0/0 1/0
1/0
0/0
1/0
0/0
0/0
1/0
1/0
0/0
1/0
0/0
1/0
0/0
0/0
0
7
3
5
1
6
4
2
Figure 5.1.10 : Graphe de lÕanalyseur de sŽquence Ô1111Õ
La matrice des phases associŽe au graphe est dŽcrite en figure 5.1.11.
E = 0 E = 1
Etat
PrŽsent
Etat Suivant Sortie
E = 0 E = 1
0
1
2
3
4
5
6
7
0
2
4
6
0
2
4
6
1
3
5
7
1
3
5
7
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
1
Figure 5.1.11 : Matrice des phases associŽe