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GELE5340 Circuits ITGÉ (VLSI) Chapitre 2: Fabrication des circuits intégrés Contenu du chapitre • Introduction à la fabrication des circuits intégrés ○ On verra en gros comment les circuits intégrés sont fabriqués. C’est un autre domaine d’étude en soi-même. ○ Ce qui nous intéresse, ce sont les étapes de fabrication qui vont affecter le comportement de nos circuits. • Règles de tracé ○ Ce sont des règles pour simplifier le design de circuits intégrés au niveau physique. ○ Elles donnent des limites à la topologie des circuits. GELE5340 – Gabriel Cormier, Université de Moncton 2 Introduction • Les détails de fabrication ne sont typiquement pas importantes pour l’ingénieur en charge de conception de circuits intégrés. • Par contre, une connaissance des méthodes de fabrication aide à comprendre les limitations physiques des circuits intégrés. GELE5340 – Gabriel Cormier, Université de Moncton 3 Exemple de topologie M2 VDD M2 Vin VDD M4 Vout M1 M4 Vin Vout M3 M1 Circuit M3 Topologie: Vue de dessus GELE5340 – Gabriel Cormier, Université de Moncton 4 Procédé de fabrication CMOS NMOS PMOS Exemple: vue de coupe, transistors NMOS et PMOS GELE5340 – Gabriel Cormier, Université de Moncton 5 Procédé CMOS moderne gate-oxide TiSi2 AlCu SiO2 Tungsten poly p-well n+ SiO2 n-well p-epi p+ p+ Procédé CMOS à 2 caissons isolés GELE5340 – Gabriel Cormier, Université de Moncton 6 Masque optique • Le masque optique est la composante principale de la fabrication. ○ ○ Il définit les motifs qui vont produire les différents éléments sur le circuit. Il y a donc des règles quand aux dimensions minimales et la séparation entre les éléments. GELE5340 – Gabriel Cormier, Université de Moncton 7 Masque optique: exemple Caisson n Vue de coupe: création d’un caisson n. Vue de dessus: masque optique pour créer le caisson n. GELE5340 – Gabriel Cormier, Université de Moncton 8 Fabrication • On commence la fabrication par une tranche (wafer) en silicium, dopée p-. • Typiquement, il y a 2×1021 impuretés/cm3. • La densité des impuretés est importante: plus de défauts = moins de circuits qui fonctionnent. GELE5340 – Gabriel Cormier, Université de Moncton 9 Fabrication des circuits intégrés • Les circuits intégrés sont fabriqués en déposant des couches de matériau l’une après l’autre avec une séquence prédéfinie. • La base du circuit est le substrat, en silicium. • Les transistors sont fabriqués avec du polysilicone, pour la grille, et une implantation d’ions dans le substrat (source et drain). • Les connexions entre transistors sont créées avec de l’aluminium ou du cuivre (et parfois le polysilicone). • Un matériau, le SiO2, sert d’isolant entre les différentes composantes. GELE5340 – Gabriel Cormier, Université de Moncton 10 Procédé photo-lithographique Masque optique oxydation Élimination de la résine photosensible (ashing) Exposition multiple aux rayons UV Revêtement par résine photosensible Opérations typiques d’un cycle photo-lithographique Étape du processus Nettoyage et séchage Finition de la résine photosensible Gravure acide (etching) GELE5340 – Gabriel Cormier, Université de Moncton 11 Modelage des contours du SiO2 • Le dioxyde de silicium (SiO2) est un matériau utilisé pour isoler les parties du circuit l’une de l’autre. • Son utilisation est donc très répandue dans la fabrication des circuits intégrés. • Une bonne connaissance des techniques de modelage des contours du SiO2 aide à bien comprendre la fabrication des circuits. GELE5340 – Gabriel Cormier, Université de Moncton 12 Modelage des contours du SiO2 Gravure chimique ou par plasma Substrat Si Résine durcie (a) Silicium (matériau de base) Substrat Si Substrat Si Résine photosensible SiO 2 (d) Après la finition et gravure de la résine, gravure chimique ou par plasma du SiO2 Résine durcie SiO 2 (b) Après oxydation et dépôt de résine photosensible négative Substrat Si Lumière UV Masque optique (e) Après gravure SiO 2 Substrat Si Résine exposée (c) Exposition aux rayons UV Substrat Si (f) Résultat final après enlèvement de la résine GELE5340 – Gabriel Cormier, Université de Moncton 13 Modelage des contours du SiO2 Exposition aux rayons UV pour durcir une partie de la résine Dépôt de SiO2 et résine photosensible Substrat: matériau de base Masque optique Résine photosensible SiO2 Substrat Si GELE5340 – Gabriel Cormier, Université de Moncton 14 Modelage des contours du SiO2 Gravure chimique ou par plasma du SiO2 Enlèvement de la résine Résine durcie SiO2 Substrat Si GELE5340 – Gabriel Cormier, Université de Moncton 15 Modelage des contours du SiO2 Enlèvement de la résine durcie Résultat final SiO2 Substrat Si GELE5340 – Gabriel Cormier, Université de Moncton 16 Résine photosensible • La résine photosensible permet de protéger certaines parties du circuit pendant la création de certains niveaux. • La résine photosensible réagit avec la lumière UV: ○ Résine positive: les zones non exposées aux rayons UV durcissent; les zones exposées sont facilement enlevées. ○ Résine négative: les zones exposées aux rayons UV durcissent; les zones non exposées sont enlevées. GELE5340 – Gabriel Cormier, Université de Moncton 17 Procédé CMOS: Étapes principales Définition des zones actives Gravure et remplissage des tranchées Implantation des caissons Dépôt et configuration de la couche polysilicium Implantation de la source et drain et des contacts au substrat Création des contacts et vias Déposition et configuration des niveaux de métaux GELE5340 – Gabriel Cormier, Université de Moncton 18 Étapes de procédé • Diffusion et implantation d’ions: ○ ○ Diffusion: la tranche est exposée à un gaz riche en ions; les ions vont se diffuser dans les zones exposées. Implantation: un faisceau d’ions balaie la surface et les ions vont pénétrer dans le matériau exposé. L’accélération des ions détermine la profondeur et le temps d’exposition détermine la densité. GELE5340 – Gabriel Cormier, Université de Moncton 19 Étapes de procédé • Déposition ○ ○ Étape importante: pour les couches inter-niveaux, ou des niveaux conducteurs. Ex: Si3N4 utilisé comme tampon (CVD) Polysilicium: niveau important Aluminium: niveau métal important (conducteur) GELE5340 – Gabriel Cormier, Université de Moncton 20 Étapes de procédé • Gravure: ○ ○ Utilisation d’acides (ou de bases) pour enlever certains matériaux. Plus récemment, l’utilisation de plasma est populaire (donne plus de contrôle). • Planarisation ○ Étape qui permet de rendre la surface de la tranche plane, afin que les autres composantes y adhèrent bien. GELE5340 – Gabriel Cormier, Université de Moncton 21 Procédé CMOS: détails p-epi a) Matériau de base: substrat, couche p+ et couche p-epi p+ Si3N4 p-epi SiO2 b) Après dépôt de l’oxyde de grille et couche de nitride p+ p+ c) Après gravure au plasma des puits isolants en utilisant le masque inverse de la zone active. GELE5340 – Gabriel Cormier, Université de Moncton 22 Procédé CMOS: détails SiO2 p+ d) Après remplissage de la tranchée, planarisation CMP, et enlèvement de la couche de nitride caisson n e) Création du caisson n, et ajustement de VTp caisson n f) Création du caisson p, et ajustement de VTn p+ caisson p p+ GELE5340 – Gabriel Cormier, Université de Moncton 23 Procédé CMOS: détails g) Dépôt du polysilicium p+ n+ p+ h) Création des sources et drains. p+ SiO2 i) Dépôt de SiO2 isolant, et gravure des trous pour le contact. p+ GELE5340 – Gabriel Cormier, Université de Moncton 24 Procédé de fabrication Al j) Dépôt du premier niveau d’aluminium. p+ Al Via k) Dépôt de SiO2 isolant, création des vias, et dépôt Contact du 2e niveau d’aluminium. p+ GELE5340 – Gabriel Cormier, Université de Moncton 25 Procédé CMOS: transistors Oxyde de grille Polysilicium grille n+ n+ source/drain SiO2 Type p Polysilicium Oxyde de grille NMOS SiO2 grille p+ source/drain p+ caisson n Type p PMOS GELE5340 – Gabriel Cormier, Université de Moncton 26 Procédé CMOS: animation Étape 3: masque inverse de la zone active Étape 2: couche de SiO2 et nitride Étape 1: substrat en silicium, type p Nitride SiO2 Substrat type p GELE5340 – Gabriel Cormier, Université de Moncton 27 Procédé CMOS: animation Étape 6: Création du caisson p. Étape 5: Création du caisson n. Étape 4: On enlève le nitride, et remplit de SiO2. GELE5340 – Gabriel Cormier, Université de Moncton 28 Procédé CMOS: animation Étape 9: Dépôt de SiO2 et gravure des trous pour contact. Étape 8: Création des sources et drains. n+ n+ p+ p+ Étape 7: Dépôt du polysilicium. GELE5340 – Gabriel Cormier, Université de Moncton 29 Procédé CMOS: animation Étape 11: Dépôt de SiO2, création de vias, et dépôt du 2e niveau de Al. n+ n+ p+ p+ Étape 10: Dépôt du premier niveau d’aluminium. GELE5340 – Gabriel Cormier, Université de Moncton 30 Processus auto-aligné • Remarquez que le polysilicium est appliqué avant d’implanter les ions pour créer la source et le drain. • On appelle ceci un processus auto-aligné (self-aligned process): même si le polysilicium n’est pas exactement à la bonne place, le transistor fonctionne correctement. GELE5340 – Gabriel Cormier, Université de Moncton 31 Processus auto-aligné Toute cette zone est implantée Possibilité d’erreurs si le polysilicium est placé après l’implantation d’ions. Auto-aligné: dans ce cas, il n’y a aucun problème GELE5340 – Gabriel Cormier, Université de Moncton 32 Métallisation avancée Photo des niveaux de métaux dans un processus avancé. Via GELE5340 – Gabriel Cormier, Université de Moncton 33 Techniques avancées • L’aluminium est le métal le plus utilisé pour les interconnexions dans les circuits intégrés, parce qu’il est facile à utiliser. • Cependant, le cuivre a une bien meilleure résistivité, mais il est difficile de s’en servir parce qu’il se diffuse dans le SiO2. • En 1998, IBM a démontré qu’il était possible d’utiliser du cuivre comme métal dans les circuits intégrés. • Depuis 2002, les microprocesseurs de pointe (comme le Pentium®) utilisent du cuivre. GELE5340 – Gabriel Cormier, Université de Moncton 34 Métallisation avancée Métallisation: Utilisation de cuivre (au lieu d’aluminium) GELE5340 – Gabriel Cormier, Université de Moncton 35 Diélectrique • Pour réduire les capacitances parasites, il faut réduire la constante diélectrique des matériaux isolants, puisque: ox C A tox • Un matériau avec une constante diélectrique plus faible permettra de mieux isoler les différentes lignes de métaux. GELE5340 – Gabriel Cormier, Université de Moncton 36 Règles de tracé Règles de tracé • Les règles de tracé sont l’interface entre le concepteur et l’ingénieur des procédés de fabrication. • Ce sont des directives pour la fabrication des masques. • Ce sont les limitations qu’ont donne au concepteur à cause des caractéristiques du processus de fabrication. GELE5340 – Gabriel Cormier, Université de Moncton 38 Règles de tracé • Les règles de tracé varient d’un manufacturier à un autre, même si les procédés ont les mêmes dimensions minimales. • Il y a deux façons principales de représenter les règles de tracé: ○ ○ Règles extensibles: paramètre λ. Dimensions absolues: règles micron. GELE5340 – Gabriel Cormier, Université de Moncton 39 Règles de tracé • Règles extensibles: paramètre λ. ○ Toutes les dimensions données de la topologie d’un circuit sont fonction d’un seul paramètre λ. Ce paramètre possède typiquement une valeur égale à la moitié de la plus petite dimension réalisable. Ex: dans un processus 0.25μm, λ = 0.125μm. Toutes les dimensions du circuit sont des multiples de λ. ○ Avantages: facile à transporter à un autre processus (il suffit de changer la valeur de λ). ○ Désavantage: seuls des multiples de λ sont réalisables; on ne peut pas faire de valeur intermédiaire. ○ Les circuits sont souvent plus gros que nécessaire. GELE5340 – Gabriel Cormier, Université de Moncton 40 Règles de tracé • Dimensions absolues: Toutes les dimensions de topologie d’un circuit sont en microns (ou nm pour les processus avancés). ○ Avantages: on peut avoir exactement les dimensions minimales possibles avec le processus de fabrication utilisé. ○ Les circuits sont de taille minimale. ○ Désavantages: si on utilise un autre processus, il faudra probablement rechanger toutes les dimensions. ○ La règle la plus utilisée en industrie. GELE5340 – Gabriel Cormier, Université de Moncton 41 Niveaux du procédé CMOS Niveau Couleur Puit (p,n) (well) Jaune Région active (n+,p+) Vert Select (p+,n+) Vert Polysilicium Rouge Métal1 Bleu Métal2 Magenta Contact à poly Noir Contact à diffusion Noir Via Noir GELE5340 – Gabriel Cormier, Université de Moncton Représentation 42 Règles de tracé inter-niveaux Même potentiel 0 ou 6 Puit Différent potentiel 2 9 Polysilicium 2 10 3 Zone Contact ou Via active 3 2 Select 3 Métal1 2 3 2 4 Métal2 3 GELE5340 – Gabriel Cormier, Université de Moncton 43 Exemple: topologie d’un transistor Transistor 1 (PMOS) L’intersection d’une zone active avec le polysilicium crée (représente) un transistor. 3 2 5 GELE5340 – Gabriel Cormier, Université de Moncton 44 Exemple: transistor 2 Pourquoi faut-il un dépassement? S’il y a erreur pendant la fabrication, il y aurait un court-circuit entre la source et le drain. GELE5340 – Gabriel Cormier, Université de Moncton 45 Vias et contacts 2 4 Via 1 1 Contact métal à zone Active 5 1 Contact Métal à Poly 3 2 2 2 GELE5340 – Gabriel Cormier, Université de Moncton 46 Niveau « select » • Le niveau « select » est un masque qui définit les zones où il y a implantation d’ions pour créer les transistors NMOS et PMOS. ○ ○ Si la zone « select » est contenue à l’intérieur d’un puit n, il y a implantation d’ions p. Si la zone « select » n’est pas dans un puit n, il y a implantation d’ions n. Dans certains processus, il existe des niveaux n-diff et p-diff, qui définissent l’implantation. Ce sont équivalent à select-n et select-p. GELE5340 – Gabriel Cormier, Université de Moncton 47 Niveau « select » 2 3 Select 2 1 3 3 2 5 Substrat GELE5340 – Gabriel Cormier, Université de Moncton Puit 48 Topologie d’un inverseur CMOS In GND VDD A A’ Out (a) Topologie (vue de dessus) A A’ substrat-p n+ n p+ Oxyde (field oxide) (b) Vue de coupe A-A’ GELE5340 – Gabriel Cormier, Université de Moncton 49 Vérificateur de règles de tracé • La plupart des logiciels de design de circuits intégrés ont un sous-programme qui s’appelle un « vérificateur de règles de tracé » (en anglais, Design Rule Checker, DRC). • Ce sous-programme vérifie si l’ingénieur a fait des erreurs dans la topologie de ses circuits. GELE5340 – Gabriel Cormier, Université de Moncton 50 Vérificateur de règles de tracé Exemple de DRC dans L-Edit GELE5340 – Gabriel Cormier, Université de Moncton 51 Vérificateur de règles de tracé • Dans l’exemple précédent, on voit que l’erreur est écrite sur l’écran: ○ 4.2a Active to Select Edge [0.120 < 0.24 Microns] • Ceci nous indique quelle règle fut brisée. « 4.2a » veut dire qu’il s’agit, évidemment, de la règle 4.2a du processus. ○ « Active to Select Edge » indique quels niveaux sont compris dans cette règle. ○ « [0.120 < 0.24 Microns] » veut dire que la valeur actuelle est 0.12m, alors qu’elle devrait être 0.24 m. ○ La mince ligne rouge indique aussi où est l’erreur. ○ GELE5340 – Gabriel Cormier, Université de Moncton 52 Diagramme de bâtons V DD 3 Out In 1 GND C’est une façon simplifiée de représenter la topologie de circuits. Elle permet à l’ingénieur de vérifier la topologie de circuits complexes de façon rapide. Dans ce cas, les entités sont sans dimensions. Un logiciel de « compaction » crée la topologie finale par après. Diagramme d’un inverseur GELE5340 – Gabriel Cormier, Université de Moncton 53 Conclusion • On a vu comment les circuits intégrés sont fabriqués. • Le processus de fabrication a des limites physiques: à cause de ces limites, on a les règles de tracé. • Les règles de tracé indiquent à l’ingénieur les limites de fabrication des circuits. GELE5340 – Gabriel Cormier, Université de Moncton 54
