Proposition de thèse de doctorat Conception VLSI de générateur distribué d’horloge multi fréquence et multi tension d’alimentation, pour puces multiprocesseurs globalement et localement synchrones Domaine : microélectornique, conception de circuits intégrés CMOS numériques et mixtes, automatique Institution : Université Paris-VI (Pierre et Marie Curie) Laboratoire : Laboratoire d'Informatique de Paris-VI (LIP6), département SOC Debut souhaitée : septembre-octobre 2010 Durée : 3 ans Bourse : 1340 euros/mois net Cadre et collaborations : projet ANR HERODOTOS (thématique ARPEGE 2009), en collaboration avec CEA LETI et société Kalray Lieu de travail : 4, place Jussieu, 75005 Paris Contact : Dimitri Galayko, dimitri.galayko@lip6, tel. +33 1 44 27 70 16 Résumé. L'objectif de ce travail de doctorat est de poursuivre les recherches sur les techniques alternatives et originales de génération d’horloge pour les grands circuits nu mériques synchrones (type multiprocesseurs). Le sujet de thèse adresse les problèmes liés à la génération d’horloge à l’aide d’un réseau d’oscillateurs couplés dans le domaine de phase par des PLLs tout-numériques. Ce réseau doit offrir au circuit numérique environnant une possibilité de moduler les fréquences des horloges locales et la tension d’alimentation de différents do maines d’horloge (technique DFVS). Le doctorant devra effectuer une étude théorique de ce système, effectuer sa modélisation, évaluer ces performances. La finalité de l’étude est une conception VLSI du circuit de générateur. Dans le cadre des coopération industrielles existant au laboratoire, le prototype du générateur d’horloge devra être réalisé sur un circuit multiprocesseur en technologie HCMOS 28 nm. Objectifs de thès e Le sujet de thèse s'inscrit dans le thème « Systèmes multiprocesseurs sur puce », et adresse la problématique de la synchronisation de systèmes numériques de très grande complexité, associée avec le souci de réduire la consommation énergétique de tels systèmes. Ces recherches sont financées par l’ANR dans le cadre des projets HODISS et HERODOTOS. Avec l'évolution des technologies VLSI, la technique de distribution centralisée de l'horloge est de moins en moins adaptée aux systèmes MPSOCs (Multi Processor System On Chip) modernes, où le nombre de transistors atteint des centaines de millions, et fréquence d'horloge des gigahertzs. Les délais de propagation élevés et difficilement maîtrisables, l'environnement bruyant rendent inefficaces et onéreuses les techniques traditionnelles telles que l'arbre de distribution d'horloge, grille d'horloge, etc. Cette thèse de doctorat poursuit les recherches commencées au laboratoire LIP6 il y a 3 ans. L’idée explorée consiste à utiliser un réseau de boucles à verrouillage de phase numériques (Phase Locked Loop, PLL) couplées et distribuées sur la surface de la puce. Le réseau doit être conçu de sorte à posséder un seul état stable, dans lequel les oscillateurs de toutes les PLLs fonctionneraient en phase. Cette technique est mieux adaptée au contexte des MPSOCs, car : − Architecture est décentralisée ; − Fonctionnement en boucle fermée : minimisation d'erreurs (skew), robustesse vis-à-vis des incertitudes ; − L'horloge est régénérée localement pour chaque bloc de la puce : réduction de bruit de phase ; − Réduction de la consommation. En plus, le fait d’utiliser les techniques numériques de synthèse de phase permet de réaliser le générateur d’horloge à l’aide de circuits numériques, donc, en suivant un flot de conception compatible avec le flot de conception du circuit principal. Durant les trois dernière années, l’équipe CIAN du LIP6 a accumulé une expérience importante dans le domaine de conception de PLL numériques et de réseaux de PLL ; des outils, modèles et blocs IP VLSI sont disponibles. Le but du travail de thèse proposée est de poursuivre cette expérience, avec les objectifs principaux suivants : - Concevoir un réseau optimisé de génération d’horloge, avec performances optimisées et minimales en vue d’implémentation sur une puce multiprocesseur industriel, - Proposer une modification architecturale permettant de générer une horloge ayant des fréquences différentes (multiples de la fréquence principales) sur des zones locales de la puce. Cette modification doit être associée avec la possibilité de moduler la tension d’alimentation des zones (clusters) locales du circuit. Cette approche, connu sous le nom de DFVS (Dynamic Frequency and Voltage Scaling) permet de réduire sensiblement le niveau de consommation du circuit, car les zones de la puce avec faible niveau d’activité pourront fonctionner en régime « lent », en économisant de l’énergie, - Le prototype du générateur sera implémenté, avec le circuit multiprocesseur principal fourni par un partenaire industriel du projet, dans une technologie 28 nm. Le travail de thèse s’effectue au sein d’une équipe composée actuellement de 4 chercheur et 2 doctorants, en coopération étroite avec les partenaires du projet HERODOTOS. Competénces souhaitées − − − − Electronique numérique / mixte Conception de circuits intégrés numériques / mixte MOS, connaissance d'outils de CAO (VHDL-AMS, Mathlab, Simulink, Spice/Spectre/Eldo, Cadence...) Programmation Connaissance de base de la théorie de systèmes non-linéaires seront très utiles pour ce travail