(ou) V

Le MOSFET
I – Introduction.
1 - Structure, vue 3D du MOS à canal N (NMOS) :
Source ( S )
Grille ( G )
Drain ( D )
D
iD
W
G
n+
substr
at p
zone du canal
vDS
vGS
L
n+
L
W
MOSFET : Metal Oxide Semiconductor Field Effect Transistor
S
longueur du canal
length
largeur du canal
width
[µm]
[µm]
1
I – Introduction
Body ( B )
Source ( S )
p+
Grille ( G )
Drain ( D )
"canal"
n+
Metal ( Poly Si )
Oxide ( SiO2 )
Semiconductor
n+
L
substrat de type p ( body / bulk )
Métal
D
D
D
iD
G
vDS
vGS
S
pour vSB = 0
G
B
B
G
S
S
pour vSB ≠ 0
2
I – Introduction
MOS :
Composants discrets :
électronique de puissance
commutation ,amplification
peu fréquent
3 pattes
Electronique intégrée :
composant "roi " de la micro-électronique
4 pattes, choix W et L
Technologie caractérisée par Lmin de grille
Intel Intanium quadri-cœurs : 45 nm, 2 milliards de transistors
outils de conception informatisés : CAO
3
I – Introduction
2 – Caractéristiques courant – tension du NMOS
(pour vSB = 0).
D
iD
iG=0
G
vDS
vGS
S
La tension appliquée entre la grille et la source, vGS,
permet de contrôler le courant circulant entre le
drain et la source, iD.
i.e. source de courant commandée par une tension
I commandé = G ⋅ Vcontrôle
Vcontrôle
G = transconductance [A/V]
Les aspects théoriques de l’établissement de la caractéristique iD – vDS en
fonction des différents régimes de polarisation du transistor appartiennent à
la physique des S.-C., ils sont traités très succinctement dans ce cours.
Le courant de grille sera considéré nul :
iG ≈ 0
4
I – Introduction
a. Caractéristique iD - vDS
Pour vGS ≤ 0 :
iD (mA)
Transistor bloqué
iD = 0
1,5
Pour vGS ≤ Vtn :
Cutoff
Inversion faible
iD ≈ 0
1
Vtn :
tension de seuil du NMOS
(qqs 100aines mV)
0,5
0
1
2
3
4
vGS ≤ Vtn
vDS (V)
5
I – Introduction
Fonctionnement à vG = 0
VS = 0
VB = 0
p+
n+
VG = 0
Drain ( D )
n+
p
Le substrat (body) est toujours connecté au potentiel le plus électronégatif
(la masse).
On considère le cas ou la source est également à la masse.
Quelque soit le potentiel de vD aucun courant ne peut circuler entre le drain
et la source (jonctions PN tête-bêche).
∀vD pour vG = 0 iD est nul
6
I – Introduction
Création du canal
VS = 0
VB = 0
p+
VG > 0
n+
VD = 0
n+
ZCE
p
canal type N
vG > 0 repousse les trous libres de la zone de canal vers le substrat.
vG > 0 attire finalement les e- libres contenus dans la drain et la source (n+) dans
la zone du canal.
Quand ils sont en nombre suffisant (au-delà d’un certain seuil pour vG = vGS > Vtn ,
Vtn est la tension de seuil du NMOS) on considère qu’une région N a été créée.
Désormais si une tension est appliquée entre le drain et la source un courant d’eva circuler dans le canal N (d’où le terme canal et le nom du transistor).
7
I – Introduction
Courant traversant le transistor pour vDS petit.
VS = 0
VB = 0
VG > 0
VD = VDS > 0
iD
p+
n+
n+
L
p
Un courant iD circule entre le drain et la source.
Son amplitude dépend de la quantité d’e- dans le canal et donc de vGS
iD est proportionnel :
• à vGS – Vtn
• et à vDS
iD = k n'
W
(vGS − Vtn )vDS
L
cf. ci-après pour plus de détails
8
I – Introduction
Courant traversant le transistor pour un accroissement de vDS.
VG > 0
VS = 0
VB = 0
VD = VDS > 0
iD
p+
n+
n+
vGS
vGS - vDS
p
L’épaisseur du canal dépend de la différence de potentiel entre la grille et le
substrat :
• au niveau de la source : vGS,
• au niveau du drain: vGS – vDS ; du fait du potentiel appliqué entre drain et
source, la chute de tension vDS étant répartie sur toute la longueur du canal.
le canal a une forme penchée, sa résistance augmente avec vDS
9
I – Introduction
a. Caractéristique iD - vDS
Pour vGS ≥ Vtn et vDS ≤ vGS – Vtn :
iD (mA)
Régime triode
2


v
W
'
DS
iD = k n (vGS − Vtn )vDS −

2 
L
vDS = vGS - Vtn
triode
vGS = Vtn + 2
1,5
1
k’n = µnCox
facteur de gain NMOS
[µA/V2]
µn
mobilité des e-
[cm2/Vs]
Cox = εox / tox capacité surfacique de grille
[F/cm2]
vGS = Vtn + 1,5
vGS = Vtn + 1
0,5
tox
épaisseur d’oxyde de grille [nm]
εox
permittivité SiO2
[F/m]
vGS = Vtn + 0,7
vGS = Vtn + 0,5
0
1
2
3
4
vGS ≤ Vtn
vDS (V)
10
I – Introduction
a. Caractéristique iD - vDS
Zone linéaire du régime triode
iD (mA)
vGS = Vtn + 2
pour vDS << 2(vGS - Vtn)
0,3
W
(vGS − Vtn )vDS
iD = k
L
'
n
vGS = Vtn + 1,5
vGS = Vtn + 1
vGS = Vtn + 0,7
vGS = Vtn + 0,5
0
200
rDS
vDS
' W
=
= 1 k n (vGS − Vtn )
L
iD
vDS (mV)
11
I – Introduction
Pincement du canal.
VS = 0
VB = 0
VG > 0
VD = VDS > 0
iD
p+
n+
n+
p
Plus précisément la largeur du canal dépend de la tension appliquée sur la grille en
excès par rapport à la tension de seuil Vtn.
L’augmentation de vDS a pour effet de diminuer cette tension en excès au
voisinage du drain, jusqu’au point où pour vDS = vGS – Vtn elle s’annule. Le canal a
alors une épaisseur nulle, on dit qu’il est pincé.
Le transistor est saturé, le courant iD reste constant malgré toute augmentation
ultérieure de vDS.
12
I – Introduction
a. Caractéristique iD - vDS
Pour vGS ≥ Vtn et vDS ≥ vGS – Vtn :
Régime saturé
1 'W
2
iD = k n (vGS − Vtn )
2 L
iD (mA)
triode
saturé
vGS = Vtn + 2
1,5
vDS = vGS - Vtn
vGS = Vtn + 1,5
1
ro = ∞
vGS = Vtn + 1
0,5
vGS = Vtn + 0,7
vGS = Vtn + 0,5
0
1
2
3
4
vGS ≤ Vtn
vDS (V)
13
I – Introduction
b. Caractéristique iD - vGS
Pour vGS ≥ Vtn et vDS ≥ vGS – Vtn :
Régime saturé
iD (mA)
1 'W
2
iD = k n (vGS − Vtn )
2 L
1,5
vDS = cte
vDS ≥ vGS - Vtn
Equation quadratique
1
vOV = vGS – Vtn
1 'W
2
iD = k n vOV
2 L
0,5
0
Vtn :
Vtn
1
2
tension de seuil du NMOS
3
(qqs 100aines mV)
tension d’ overdrive
effective
vGS (V)
14
I – Introduction
3 – Modulation de la longueur du canal.
Source ( S )
Grille ( G )
Drain ( D )
n+
n+
Régime triode : vGS ≥ Vtn et vDS ≤ vGS – Vtn
L
Body (p)
Source ( S )
Grille ( G )
Drain ( D )
Régime saturé : vGS ≥ Vtn et vDS = vGS – Vtn
n+
n+
Pincement du canal à la limite de saturation
L
Body (p)
Source ( S )
Drain ( D )
Grille ( G )
Régime saturé : vGS ≥ Vtn et vDS > vGS – Vtn
Canal pincé, modulation de sa longueur
n+
n+
L - ∆L
L
Body (p)
∆L
L
L - ∆L
Avec ∆L ↑ qd vDS ↑ d’où iD ↑ avec vDS
ro finie
15
I – Introduction
3 – Modulation de la longueur du canal.
iD (mA)
triode
saturé
vGS = Vtn + 2
1,5
vDS = vGS - Vtn
vGS = Vtn + 1,5
1
ro finie = 1 / pente
ro = ∆vDS/∆
∆ iD
vGS = Vtn + 1
0,5
vGS = Vtn + 0,7
vGS = Vtn + 0,5
0
1
2
3
4
vDS (V)
vGS ≤ Vtn
16
I – Introduction
3 – Modulation de la longueur du canal.
iD =
1 'W
2
k n (vGS − Vtn ) .(1 + λvDS )
2 L
modélisation de l’effet de modulation de L
λ = 1 / VA
coefficient de modulation de la longueur de canal
VA
tension d’Early
[V-1]
[V]
(analogie)
proportionnelle à L
Résistance de sortie : ro
 ∂v 
1
V
ro =  DS 
=
= A
 ∂iD  vGS =cte λI D I D
iD (mA)
vGS = Vtn + 2
vGS = Vtn + 1,5
vGS = Vtn + 1
vGS = Vtn + 0,7
vGS = Vtn + 0,5
-VA = -1/λ
λ
0
vDS (V)
17
I – Introduction
4 – Transistor MOS à canal P.
NMOS
B (gnd)
p+
S
G
PMOS
D
n+
D
n+
G
S
p+
p+
B (Vdd)
n+
n – well (puits)
substrat de type p ( body / bulk )
S
S
vSG
G
vSD
G
B
iD
D
D
18
I – Introduction
4 – Transistor MOS à canal P.
Caractéristiques iD - vSD et iD - vSG
S
vSG
G
vSD
iD
Reprendre les conditions et équations du NMOS en
remplaçant vGS par vSG, vDS par vSD, Vtn par –Vtp, et
k’n par k’p
D
!
k’ p
facteur de gain du PMOS
µp ≅ µn / 2 ∼ 3
[µA/V2]
Vtp
tension de seuil du PMOS (Vtp < 0)
[V]
Le courant iD est pris sortant par le drain du PMOS (entrant pour le NMOS).
19
I – Introduction
Exemples de technologies.
0,35 µm
NMOS
tox
(nm)
Cox
(fF/µm2)
µ.Cox
Vt0
VDD
(µA/V2)
(V)
(V)
PMOS
0,25 µm
NMOS
PMOS
0,18 µm
NMOS
PMOS
65 nm
NMOS
PMOS
7,5
6
4
1,2
…
5,8
8,6
…
175
58
267
93
387
86
…
…
0,46
-0,6
0,43
-0,62
0,48
-0,45
0,42
-0,36
3,3
2,5
1,8
1,2 ∼ 0,8
∅ Cheveu = 50 – 100 µm
20
I – Introduction
5 – Effet de substrat.
B
VS
VG
VD
Le substrat p est généralement connecté
au potentiel le plus électronégatif (gnd).
gnd
p+
n+
n+
Pour vSB ↑ la profondeur du canal est
réduite, pour compenser la diminution de iD
correspondante : vGS ↑
body p
Modélisation :
(
Vt = Vt 0 + γ . 2φ f + vSB − 2φ f
)
Vt0
tension de seuil pour vSB = 0
[V]
2∅f
potentiel d’inversion de surface (0,6∼0,7 V)
[V]
γ
facteur d’effet de substrat (≈ 0,4 V1/2)
[V1/2]
Variation de vSB ⇒ variation de iD
body ≈ 2ème grille
21
I – Introduction
6 – Effets de la température.
Vt
- 2mV/°C
⇒
iD augmente avec T°
k’
dk’/dT < 0
⇒
iD diminue avec T°
effet prépondérant
iD diminue avec T°
7 – Qualité de la modélisation.
Equations précédentes = modélisation au 1er ordre, c.-à-d. plutôt inexacte
Adapté à un calcul manuel pour un résultat approché à 10-20% près, ensuite
recours aux logiciels de simulation électrique (spice).
Hors cadre de ce cours :
- conduction en inversion faible
(subthreshold),
- effets liés aux longueurs de canal submicroniques.
22
Le MOSFET
II – Le transistor MOS en amplification.
1 – Utilisation en amplification.
1ère qualité amplificateur ?
a. Construction graphique.
iD (mA)
vGS = VDD
VDD
RD
vGS
vGS
Droite de
charge
iD
vD
VDD
vD = VDD –RD iD
iD = (VDD – vD) / RD
vDS (V)
vGS ≤ Vtn
23
II – Le transistor MOS en amplification
a. Construction graphique.
vD = f(vGS)
iD (mA)
vD (V)
vGS = VDD
off
saturé
triode
VDD
vGS (V)
vDS (V)
0
VDD
VDD
vGS ≤ Vtn
24
II – Le transistor MOS en amplification
a. Construction graphique.
vD (V)
off
saturé
triode
VDD
vGS (V)
VDD
25
II – Le transistor MOS en amplification
a. Construction graphique.
vD (V)
off
saturé
triode
VDD
vGS (V)
VDD
vgs
t
26
II – Le transistor MOS en amplification
a. Construction graphique.
vD (V)
off
saturé
triode
VDD
vd
t
vGS (V)
VDD
vgs
t
27
II – Le transistor MOS en amplification
a. Construction graphique.
vD (V)
off
saturé
triode
VDD
vd
t
vGS (V)
VDD
vgs
En régime saturé vD - vGS ≈ droite
Amplification linéaire
t
gain = pente
28
II – Le transistor MOS en amplification
b. Mise en équations.
vGS = VGS + vgs
VDD
composante
continue
vGS
RD
iD
vgs
VGS
composante
variable
vgs
VGS
vD
vGS
t (s)
Amplification : polarisation en régime saturé (linéarité)
29
II – Le transistor MOS en amplification
b. Mise en équations.
• pour vgs << 2vOV
(λ=0)
1 'W
2
' W
(
)
iD = k n
VGS − Vtn + k n (VGS − Vtn )v gs
2 L
L
ID
id
courant de
polarisation
composante
variable
vD = VDD − RD I D − RD id
VD
vd
30
II – Le transistor MOS en amplification
b. Mise en équations.
• pour vgs << 2vOV , en considérant le régime variable
(petits signaux)
transconductance :
i
W
(
g m = d = k n'
VGS − Vtn )
v
L
gs
g m = 2 I D / VOV =
[A / V ]
'
n
2k . W L . I D
dépend des grandeurs
continues (DC)
c.-à-d. de la polarisation
gain en tension p.s. :
Av = vd / v gs = − g m RD
[V / V ]
31
II – Le transistor MOS en amplification
2 – Séparation des régimes continu et variable (DC et AC).
VDD
VDD
RD
RD
G
vgs
vD
VGS
D
vGS
ID
id
S
vD = VD + vd
vgs
iD
iD
i G= 0
VGS
32
II – Le transistor MOS en amplification
Par application du théorème de superposition (condition d’application ?)
VDD
RD
RD
G
VGS
ID
IG= 0
D
ID
VD
S
régime DC
1 'W
2
I D = k n (VGS − Vtn )
2 L
+
G
vgs
id
ig= 0
D
id
vd
S
régime AC
i = g mv
d
gs
33
II – Le transistor MOS en amplification
3 – Modèle équivalent petits signaux du MOS.
Validité :
- polarisation en régime saturé,
- vgs petit devant 2Vov ,
- basses fréquences.
id
ig= 0
G
D
vgs
gm.vgs
S
G
D
vgs
gm.vgs
r0
S
W
(VGS − Vtn )
gm = k
L
'
n
g m = 2 I D / VOV =
id
ig= 0
2k n' . W L . I D
prise en compte de la modulation
de longueur du canal
ro = VA / I D
Le choix du point de polarisation fixe les
valeurs des paramètres du modèle p.s.
34
II – Le transistor MOS en amplification
3 – Modèle équivalent petits signaux du MOS.
Interprétation graphique de la notion de transconductance :
linéarisation de la caractéristique
autour du point de polarisation
iD (mA)
 ∂iD
g m = pente = 
 ∂vGS
1,5
pt de
polarisation


vDS =cte
1
0,5
0
Vtn
1
2
3
vGS (V)
35
II – Le transistor MOS en amplification
3 – Modèle équivalent petits signaux du MOS.
Interprétation graphique de la notion de transconductance :
linéarisation de la caractéristique
autour du point de polarisation
iD (mA)
 ∂iD
g m = pente = 
 ∂vGS
1,5
pt de
polarisation


vDS =cte
1
vgs
0,5
t
0
Vtn
1
2
3
vGS (V)
36
II – Le transistor MOS en amplification
3 – Modèle équivalent petits signaux du MOS.
Interprétation graphique de la notion de transconductance :
linéarisation de la caractéristique
autour du point de polarisation
iD (mA)
 ∂iD
g m = pente = 
 ∂vGS
1,5
pt de
polarisation


vDS =cte
1
t
vgs
id
0,5
t
0
Vtn
1
2
3
vGS (V)
37
II – Le transistor MOS en amplification
3 – Modèle équivalent petits signaux du MOS.
Intégration de l’effet de substrat dans le modèle
(cf. T21)
:
id
D
ig= 0
G
B
vgs
gm.vgs
r0
gmb.vbs
vbs
S
body ≈ 2ème grille
gmb = χ.gm
tq χ = 0,1 à 0,3
38
Exercice 3.3 (TD3 p10)
RG = 10 MΩ
Vtn = 1,5 V
VDD
RD = 10 kΩ
k’n(W/L) = 0,35 mA/V2
RL = 10 kΩ
VA = 50 V
VDD = 15 V
RD
CL très grand
Cl
RG
Cl
RL
vS
vE
Zin = ?
Av = ?
VEmax = ?
39
Le MOSFET
III – Polarisation, étude DC.
1 – Importance du choix du point de polarisation.
• choix du régime de fonctionnement du transistor
• réglage des paramètres p.s. (amplification / saturation)
• de l’excursion en sortie (amplification / saturation)
iD (mA)
Pol2
Pol1
VDD
vDS (V)
40
III - Polarisation, étude DC
2 – Polarisation de composants discrets.
!
Les valeurs de Vt, Cox, et W/L varient fortement d’un composant à l’autre
(y compris pour des composants de même référence).
a. Fixer VGS.
iD (mA)
MOS 1
1,5
MOS 2
ID1 1
0,5
ID2
0
Polarisation de mauvaise qualité
1
2
VGS
3
vGS (V)
41
III - Polarisation, étude DC
b. Fixer VG et ajouter une résistance de source.
ID
RS : apport d’une contre-réaction négative
VG
stabilisation de ID
ID
VGS
RS
iD (mA)
MOS 1
1,5
MOS 2
ID1
VG – VGS = RS ID
ID = VG/RS – VGS/RS
ID2
0,5
v
0
42 GS
1
2
3
VG
(V)
III - Polarisation, étude DC
Schémas de polarisation :
VDD
VDD
VDD
RD
RG1
RD
VG
ID
ID
VG
RG
RS
RG2
RS
- VSS
Alimentation simple
Alimentation double
43
III - Polarisation, étude DC
c. Résistance de contre-réaction grille-drain.
VDD
RD
RG
ID
VGS
44
Exercice 2.1 (TD2 p6)
NMOS :
VDD = 3,3 V
Vtn = 0,46 V
k’n = 175 µA/V2
VDD = 3,3 V
RD
ID
D
RS
Dimensionner le circuit ci-contre afin d'obtenir une
polarisation du transistor telle que ID = 100 µA et
VD = 1 V.
A quelle régime de fonctionnement correspond
cette polarisation ?
On considère que la modulation de la longueur du
canal est négligeable (λ = 0) et on prend W=40µm et
L=1µm.
VSS = -3,3 V
45
Exercice 2.2 (TD2 p6)
NMOS :
VDD = 3,3 V
Vtn = 0,46 V
k’n = 175 µA/V2
VDD = 3,3 V
RG1
RD
Donner le potentiel de chacun des nœuds et le
courant circulant dans chacune des branches de
ce circuit.
On prend RG1 = RG2 = 5 MΩ, RD = RS = 10 kΩ,
W = 30 µm, L = 1 µm et λ = 0.
Expliquer le choix des valeurs de RG1 et RG2 .
RG2
RS
46
Exercice 2.5 (TD2 p7)
NMOS :
VDD = 3,3 V
Vtn = 0,46 V
k’n = 175 µA/V2
VDD = 3,3 V
Dimensionner ce circuit de façon à avoir VD = 0,1 V.
RD
On prend W = 6 µm et L = 1 µm.
Que vaut rDS, la résistance drain source à ce point de
polarisation ?
47
III - Polarisation, étude DC
3 – Polarisation par source de courant.
a. principe.
VDD
RD
VG
ID
RG
ID
- VSS
48
III - Polarisation, étude DC
b. Source/Miroir de courant.
VDD
R
I0
IREF
V0
I0
0
Mn1
Mn2
VGS
Mn1 et Mn2 en régime saturé :
V0
I D1 = I REF =
VDD − VGS
R
I 0 = I D 2 = I REF .
(W / L )2
(W / L )1
Miroir pour Io = IREF
49
III - Polarisation, étude DC
b. Source/Miroir de courant.
Source de courant idéale :
I0
IREF
V0
0
Source de courant MOS :
λ≠0
ro2 finie
Saturation Mn2
I0
pente 1/ro2
IREF
Modèle p.s. :
0
I0
V0
VOV VGS
VDD
V0
ro2
50
Exercice 4.1 (TD4 p11)
NMOS :
VDD = 3,3 V
Vtn = 0,46 V
k’n = 175 µA/V2
Proposer un design permettant de réaliser un miroir
de courant tel que I0 = 100 µA et V0min = 0,3 V (on
prendra arbitrairement L = 2 µm).
VDD
R
IREF
I0
Mn1
Mn2
VGS
V0
51
III - Polarisation, étude DC
b. Source/Miroir de courant.
Augmentation de la résistance de sortie : source cascode.
VDD
IREF
Rout = gmro2ro3
I0
Mn4
Vo ≥ 2VGS - Vtn
Mn3
réduction de
la dynamique
V0
Mn1
Mn2
VGS
52
III - Polarisation, étude DC
b. Source/Miroir de courant.
Distribution des courants de polarisation dans un circuit intégré :
VDD
VDD
Mp1
Mp2
Mp3
IREF
In2
Ip2
RP
Mn1
Mn2
-VSS
53
Le MOSFET
IV – Etages amplificateurs élémentaires.
1 – Introduction - étage amplificateur.
•
Besoins : Acquisition de grandeurs physiques:
– température, pression, humidité…
•
Capteur :
– élément actif ou passif dont les caractéristiques varient avec la
grandeur physique
– Variation faibles avec peu d’énergie
• µV,mV, µA,mA, µΩ,mΩ
•
Nécessité :
Amplification
54
IV – Etages amplificateurs élémentaires
Critères de qualité-choix des amplificateurs :
• Linéarité - distorsion :
- Le signal ne doit pas être déformé.
• Bande passante :
- L’amplification doit être constante sur tout le spectre du signal amplifié.
• Forme de l’alimentation disponible :
- Simple ou double.
• Rendement :
- η = puissance utile / puissance consommée.
55
IV – Etages amplificateurs élémentaires
Amplification (en tension) :
vs
Av
VE
Av=δVs/ δVe
VS
CHARGE
ve
Av est linéaire :
vs(0)=ve(0)
vs(∞)=Av.ve(∞)
La réalité est bien différente !!!
56
IV – Etages amplificateurs élémentaires
Alimentations
apporte l’énergie au système.
permet la polarisation.
Vdd
U1
+V
U1
V1
AMPV
VSINE
AMPV
BAT1
Simple
-V
Double
57
IV – Etages amplificateurs élémentaires
Amplificateur réel :
défauts
Non-linéarité
vs
A1
e
s
VCC
AMPLI
VE
saturation
VS
Av = δVs/ δVe
CHARGE
VCC
ve
Les choses se compliquent, Vs peut
être :
- Déformée (non linéarité)
Décalage
(offset)
- Ecrêtée (saturation)
- Posséder une composante
continue (offset)
saturation
Non-linéarité
58
IV – Etages amplificateurs élémentaires
Cas d’un amplificateur mono tension :
vCC
A1
e
VE
vs
Non-linéarité
saturation
s
VCC
AMPLI
Av=δVs/ δVe
VS
CHARGE
VEPOL
VCC/2
vs(t) se déplace autour du point de
repos, généralement VCC/2
Décalage
(offset)
vE = VE POL + ve
ve
saturation
vS = VCC/2 + vs
Non-linéarité
v
59 E
VE POL
IV – Etages amplificateurs élémentaires
Bande passante :
tracée dans le diagramme de Bode.
ω1, ω2 pulsations de coupure à -3dB
20 log V
V
Bp = ω 2 − ω1
s
e
-3dB
ω1
ω2
logω
60
IV – Etages amplificateurs élémentaires
Modèle d’un amplificateur :
amplificateur
Rg
+VCC
ie
ve
vg
source
Ze
vs
Zs
-VEE
il
RL
charge
vL
● Fonction: amplifier la puissance du “signal”
- tout amplificateur est alimentée par une source d’energie externe (ici: VCC et (ou) VEE)
● L’entrée de l’amplificateur est caractérisée par son impédance d’entrée
v
Ze = e
ie
● La sortie agit comme une source de tension vs caractérisée par son impédance de sortie Zs
☛ Zs = résistance de Thévenin équivalent au circuit vu par RL
61
IV – Etages amplificateurs élémentaires
amplificateur
● Gain en tension :
Comme Zs ≠ 0 le gain en tension dépend de la charge
Définitions
v
vL
= s
Gain “en circuit ouvert” : Av =
ve R = ∞ ve
L
v
Gain “sur charge” : AvL = L =
ve
Gain “composite”:
(tient compte de la
résistance de sortie de la
source)
Rg
+VCC
ie
ve
vg
Ze
vs
source
Zs
-VEE
il
RL
charge
RL
Av
RL + Z s
Ze
vL
Avc = =
AvL
vg Rg +Ze
Comme Ze ≠ ∞ , Avc diffère de AvL
● Gain en courant :
A Z
i
Ai = L = vL e
ie
RL
● Gain en puissance :
v i
A p = L L = Avc ⋅ Ai
v g ie
Expression du gain en dB :
Tension :
20 log|Av|
Courant :
20 log|Ai|
Puissance :
10 log|Ap|
62
vL
IV – Etages amplificateurs élémentaires
amplificateur
● Impédance d’entrée :
v
Ze = e
ie
Rg
+VCC
ie
ve
vg
Ze
vs
source
● Impédance de sortie :
Zs =
vx
ix
il
Zs
-VEE
vL
RL
charge
v g =0
Rg
+VCC
ie
ve
vg=0
source
Ze
vs
ix
Zs
-VEE
vx
63
IV – Etages amplificateurs élémentaires
☛ L’amplificateur “idéal” :
● Gains indépendants de l’amplitude et de la fréquence (forme) du signal d’entrée
● Impédance d’entrée élevée ➙peu de perturbation sur la source
● Impédance de sortie faible ➙peu d’influence de la charge
☛ La réalité...
Domaine de linéarité : distorsion du signal pour des amplitudes trop élevées
Nonlinéarité des caractéristiques électriques des composants
la tension de sortie ne peut dépasser les tensions d’alimentation
Bande passante limitée : le gain est fonction de la fréquence du signal
capacités internes des composants
condensateurs de liaison
Impédances d’entrée (sortie) dépendent de la fréquence
64
IV – Etages amplificateurs élémentaires
Distorsion harmonique :
fondamental
système
H2
fondamental
DC
non linéaire
H3
…
f
f
f (MHz)
2f
3f
f (MHz)
Taux de distorsion harmonique (Total Harmonic Distorsion) :
THD =
avec
2
a
∑ k
k ≥2
2
1
a
∑a
=
k ≥2
a1
2
k
=
Veff , harmoniques
Veff , fondamental
a1 : valeur efficace du fondamental
ak : valeur efficace de l’harmonique de rang k
65
IV – Etages amplificateurs élémentaires
Défauts sur les impédances :
• Un amplificateur idéal :
– Ne consommerait aucune énergie en entrée : résistance
d’entrée ∞ quelque soit la fréquence.
– Pourrait produire une puissance infinie: résistance de sortie
nulle quelque soit la fréquence.
– ON NE SAIT PAS FABRIQUER CELA
66
IV – Etages amplificateurs élémentaires
Modèles réels des amplificateurs :
Rs
A
v
e
Av v
Re
v
e
v
≡
v
v
Re
v
i
≡ v
i
Gv
m e
transconductance
i
Rs
i e
s
e vs = 0
courant
s
s
ve=0
Rs
i
ie
e
s
Rs
Ai
A
s
i
i
≡
e
e
i
Re
e
e is = 0
R e≡
Rs
e
i
i
s
tension
v
s
i
G ≡
v
s
Re
m
e vs = 0
Ri v R
m e
transrésistance
s
m
≡
v
i
s
e is = 0
67
IV – Etages amplificateurs élémentaires
Couplage entre étages – association de plusieurs types d’amplificateurs :
Objectif
Coupler plusieurs “étages” pour améliorer les propriétés du circuit...
Exemple : Amplificateur avec
- gain en tension élevé
- faible distorsion
- bonne stabilité (thermique, dispersion)
- impédance d’entrée élevée
- impédance de sortie faible
Solution possible :
● stabilité et faible distorsion ↔ ampli stabilisé
● gain élevé ↔ plusieurs étages en cascades
● Ze élevée ↔ étage à forte impédance d’entrée
● Zs faible ↔ étage à faible impédance de sortie
Difficultés du couplage : ◆ Polarisation de chaque étage
◆ Gain sur charge : chaque étage “charge” l’étage précédent
◆ Réponse en fréquence de l’ensemble (cf. couplage capacitif)
68
IV – Etages amplificateurs élémentaires
Couplage et adaptation d’impédance :
L’adaptation d’impédance doit être vu sous deux aspects :
- Associer des circuits
- Transmettre une puissance maximal
-On cherche à optimiser Rg et RL
En entrée : on cherche ve=vg, cette condition sera d’autant
plus satisfaite que Rg sera petite devant Re
Ve = Vg
Re
Re + Rg
En sortie : On souhaite transmettre le maximum de
puissance à la charge (un haut parleur par exemple), une
approche intuitive amène à penser que RL doit être la plus
petite possible (IL max) …
69
IV – Etages amplificateurs élémentaires
Adaptation d’impédance en puissance :
RS
VS
RL
VL2
P=
RL
RL
VL = Vs
RL + RS
2
S
V .RL
P=
2
( RL + Rs )
Rs − RL
dP
2
= VS .
3
dR L
(RS + RL )
P dans RL est max
pour RL=RS
En vert : P/PMax=f(RL/RS)
RL/RS
En rouge : le rendement PRL/PVS
70
Exercice
Un capteur délivre un signal de tension efficace Veff = 10mV et possède une impédance interne rg = 500Ω.
Ce signal est destiné à attaquer un haut-parleur (HP) d’impédance 10Ω.
1.
Quelle est la puissance fournie au HP par le capteur quand ils sont directement connectés ?
Le tableau suivant donne les caractéristiques de 2 types d’amplificateurs disponibles :
Impédance d’entrée
ri
Amplification en tension
Av
Impédance de sortie
r0
Type I
106 Ω
50
5 kΩ
Type II
106 Ω
1
10 Ω
2.
Quelle tension efficace faut-il fournir en entrée de chacun des deux amplificateurs pour
délivrer une puissance de 10W au HP ?
3.
On dispose de plusieurs amplificateurs de type I et II. Quel montage permet de délivrer une
puissance de 10 W au HP à partir du capteur ?
71
IV – Etages amplificateurs élémentaires
2 – Amplificateur source commune.
a. Discret.
VDD
RG1
VDD
RD
Cl2
Rg
ie
il
Cl1
vl
vg
ve
RG2
RS
générateur
RL
Cdec
charge
Amplificateur source commune
Cdec : capacité de découplage
(qqs 10aines µF)
Cl1 , Cl2 : capacités de liaison
(qqs 10aines µF)
Rôle, comportement ?
72
IV – Etages amplificateurs élémentaires
Schéma équivalent petits signaux :
Rg
ie
ve
Ze
Impédance d’entrée :
Ze = ve / ie = RG1//RG2
Impédance de sortie :
Zs = r0//RD
RG1//RG2
vg
G
id D
ig= 0
vgs
gm.vgs
r0
RD
il
Zs
RL
vl
S
Gain en circuit ouvert :
Av =
vl
ve
= − g m (r0 // RD ) < 0
RL = ∞
Gain en charge :
AvL =
vl
= − g m ( r0 // RD // RL )
ve
Gain composite :
Avc =
vl
RG1 // RG 2
=−
g m (r0 // RD // RL )
vg
( RG1 // RG 2 ) + Rg
73
IV – Etages amplificateurs élémentaires
Amplificateur source commune avec résistance de source non découplée :
VDD
RG1
VDD
RD
Cl2
Rg
ie
il
Cl1
vl
vg
ve
RG2
RL
RS
générateur
Cdec
charge
RS2
Amplificateur source commune
avec résistance de source
74
IV – Etages amplificateurs élémentaires
Amplificateur source commune avec résistance de source :
id
Rg
ie
ve
RG1//RG2
vg
G
gm.vgs
ig= 0
D
il
RD
RL
vl
1/gm
vgs
S
RS
Utilisation modèle en T
r0 négligée
− g m RD
Av =
1 + g m RS
RS : résistance de dégénérescence
diminution du gain et amélioration de la linéarité
75
IV – Etages amplificateurs élémentaires
2 – Amplificateur source commune.
b. A charge active (intégré).
En technologie intégrée (microélectronique) : difficulté à intégré des résistances élevées
VDD
VDD
VSG
Mp1
I
v2
Mp2
i
i
IREF
ve
Mn1
vs
Av = -gm1.(r01//r02)
ve
Mn1
(d’après RD = r02)
r02 élevée
vs
76
Exercice 5.1 (TD5 p15)
NMOS :
Vtn = 0,46 V
k’n = 175 µA/V2
Vtp = -0,6 V
k’p = 58 µA/V2
Dessiner le schéma équivalent petits signaux de
ce montage et calculer le gain en tension
correspondant en fonction de gm1, r01 et r02.
VDD
VSG
Mp1
v2
Mp2
i
IREF
ve
VDD = 3,3 V
Mn1
vs
En supposant que Mn1 et Mp2 aient la même
tension d'Early VA, exprimer Av en fonction de
VA, (W/L)Mn1 et de IREF.
Dimensionner le montage source commune afin
d'obtenir un gain en tension de 40 dB. On
impose une même longueur de grille L = 2 µm
pour tous les transistor, cette longueur
correspondant ( très approximativement ) à une
tension d'Early VA de l'ordre de 20 V pour les
PMOS et NMOS, une intensité IREF = 20 µA et
une plage de fonctionnement symétrique pour
vS.
77
IV – Etages amplificateurs élémentaires
3 – Réponse en fréquence.
a. Capacités internes.
• effet capacitif de la grille
• capacités liées aux jonctions PN substrat-source et substrat-drain
(polarisées en inverse)
4 capacités à ajouter au modèle p.s. :
Cgs, Cgd, Cdb, Csb
Modèle p.s. HF simplifié (S et B directement reliés, Cdb négligé) :
pour une analyse manuelle
Cgd
id
G
D
vgs
Cgs
gm.vgs
r0
Cgd qqs fF
Cgs qqs 10aines fF
S
78
IV – Etages amplificateurs élémentaires
b. Réponse en fréquence de l’amplificateur source commune.
VDD
VDD
RG1
RD
Cl2
C gd
Rg
ie
il
Cl1
vl
vg
ve
RG2
RS
RL
Cdec
générateur
charge
Amplificateur source commune
- capacités internes ⇒ chute du gain aux HF (i.e. coupure haute)
Cgd "court-circuite" le transistor
- capacités de découplage et de liaison ⇒ chute du gain aux BF (i.e. coupure basse)
79
IV – Etages amplificateurs élémentaires
b. Réponse en fréquence de l’amplificateur source commune.
Av (dB)
3 dB
fb
fH
f (Hz)
• fréquence de coupure haute :
fH =
1
2π [C gs + C gd (1 + g m (r0 // RD // RL ))].( Rg // RG1 // RG 2 )
• fréquence de coupure basse :
fb =
gm
2π .Cdec
80
Le MOSFET
V – Interrupteur MOS.
1 – Introduction.
VDD
- vGS = 0 ⇒ vD = VDD
RD
MOS bloqué
iD
- vGS = VDD ⇒ vD ≈ 0
inverseur NMOS
MOS passant (triode)
vD
vGS
iD (mA)
vGS=VDD
vD (V)
off
VDD
saturé
triode
MOS bloqué
MOS passant
droite de
charge
MOS passant
MOS bloqué
vGS=0
VDD
vDS (V)
0
VDD
vGS (V)
81
V – Interrupteur MOS
2 – Inverseur logique CMOS (complementary MOS).
• vE = 0 :
VDD
NMOS bloqué
VDD
(vGS=0)
PMOS
PMOS
NMOS
vE
vS
PMOS passant
NMOS
(vSG=VDD)
vE = 0
vS = VDD
NMOS
PMOS
82
V – Interrupteur MOS
2 – Inverseur logique CMOS (complementary MOS).
• vE = VDD :
VDD
NMOS passant
VDD
(vGS=VDD)
PMOS
PMOS
NMOS
vE
vS
PMOS bloqué
NMOS
(vSG=0)
vE = VDD
vS = 0
NMOS
PMOS
83
V – Interrupteur MOS
2 – Inverseur logique CMOS (complementary MOS).
Puissance consommée.
En statique :
VDD
iDP = iDP = i = 0
PMOS
PMOS
iDP
En dynamique :
i
iDN
CL
vE
NMOS
⇒ pas de puissance consommée
vS
NMOS
au moment du passage des MOS
de l’état passant à l’état bloqué
et
inversement
ils
sont
traversés par le courant de
charge-décharge de CL
⇒ Dissipation de puissance par
effet Joule (dans les MOS)
Dissipation de puissance (dynamique) dans les circuits numériques :
PD ∝ f .C LVDD
2
84
V – Interrupteur MOS
3 – Exemple - allumage d’une diode électroluminescente.
Analyser qualitativement les graphes
ID=28mA , VF=2v
calculer RD
RD
D1(A)
D1
LED-RED
D1(K)
3
Q1(G)
Q1(G)
2
Q1
VCC
VN2222LL
5v
1
85