Etude, Conception et Caracterisation de memoires CMOS, faible

TH ` ESE DE DOCTORAT DE L’UNIVERSIT ´ E
PARIS VI
SP´ ECIALIT ´ EINFORMATIQUE
Pr´ esent´ ee par Arnaud TURIER
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DOCTEUR DE L’UNIVERSIT ´ EPARIS VI
ETUDE,CONCEPTION ET CARACT´ ERISATION DE
M´ EMOIRES CMOS,FAIBLE CONSOMMATION,
FAIBLE TENSION EN TECHNOLOGIES
SUBMICRONIQUES
Pr´ esent´ ee le 13 d´ ecembre 2000, devant le jury compos´ e de
Christian PIGUET Rapporteur
Michel ROBERT Rapporteur
Amara AMARA Examinateur
Marc BELLEVILLE Examinateur
Lotfi BEN AMMAR Examinateur
Alain GREINER Examinateur
Andre¨ ı VLADIMIRESCU Examinateur

R´ esum´ e
La basse consommation est devenue en quelques ann´ ees, l’un des enjeux majeurs de
la micro-´ electronique notamment grˆ ace ` a l’´ emergence de l’´ electronique portable grand
public : pagers, t´ el´ ephones, ordinateurs, appareils m´ edicaux. La tendance actuelle de
Syst` eme sur une seule puce (System On Chip), conduit les concepteurs de circuits ` a
rassembler sur une seule puce, un maximum de composants de diff´ erents types dont
notamment des m´ emoires. Les m´ emoires occupent aujourd’hui une part importante du
circuit tant dans sa taille que dans sa consommation totale. Aussi, r´ eduire la consom-
mation des m´ emoires permettrait de r´ eduire la consommation totale des circuits.
Dans cette th` ese, nous pr´ esentons une architecture de m´ emoires de type ROM pour
des applications faibles consommation. Cette architecture a ´ et´ e valid´ ee sur silicium ` a
travers des technologies 0.5µm et 0.35µm pour plusieurs instances de diff´ erentes tailles.
Nous montrons ´ egalement comment optimiser la consommation d’une m´ emoire de
type SRAM sans en d´ egrader les performances au niveau du d´ elai.
Avec la r´ eduction des g´ eom´ etries et l’abaissement des tensions d’alimentation, les cou-
rants de fuites prennent une part de plus en plus pr´ epond´ erante dans la consommation
des m´ emoires. Nous expliquons comment caract´ eriser ces courants et nous pr´ esentons
une m´ ethode pour les r´ eduire, notamment pour les m´ emoires de type ROM.
Avec des m´ emoires de grande capacit´ e, nous avons rencontr´ e le probl` eme de leur si-
mulation ´ electrique. Ainsi, nous pr´ esentons une m´ ethode bas´ ee sur des g´ en´ erateurs de
courant de fac¸on ` a mod´ eliser les parties redondantes rencontr´ ees dans les m´ emoires.
Enfin, nous exposons le d´ eveloppement et la r´ ealisation d’un g´ en´ erateur de ROMs uti-
lisant l’architecture pr´ esent´ ee auparavant, en pr´ esentant les probl` emes et les solutions
li´ es ` a la m´ ethodologie de conception et de validation.

Abstract
In just a few years, low power consumption has become one of the greatest stakes in
microelectronics in part thanks to the rise of portable electronic devices such as pagers,
cellular phones, computers and medical equipment, all aimed at general public. To-
day’s trend, System On Chip, leads circuit designers to gather as many different kinds
of components as possible, memories for instance, on one and same chip. Today, mem-
ories take up much of the circuit’s area and total power consumption. Also, to reduce
memory power consumption will help reduce all of the circuit power consumption.
In this dissertation, we present a ROM architecture for low-power consumption ap-
plications. This architecture has been validated on silicon using 0.5µm and 0.35µm
technologies for instances of different sizes. We also show how to optimize the power
consumption of a SRAM without increasing the timings.
With device reduction and power supply lowering, leakage currents hold a more and
more prominent place in memory power consumption. We explain how to characterize
leakage currents and we present a method to reduce them, in ROMs for example.
As for large capacity memories, we faced the problem of their electrical simulation.
This is why we suggest a method based on current generators so as to model the re-
dundant parts found in the memories.
Finally, we show the development and design of a ROM compiler that uses the archi-
tecture that was previously presented. We present the problems linked to design and
validation flow as well as their keys.