LE BUS PCI 10 ième partie: Le futur du Bus PCI
publicité
LE BUS PCI 10ième partie: Le futur du Bus PCI Sommaire - Repère Dixième partie Cours_bus_PCI_8_02 1ière partie: 2ième partie: 3ième partie: 4ième partie: 5ième partie: 6ième partie: 7ième partie: 8ième partie Présentation Les signaux Les échanges de données L ’Arbitrage Les transactions particulières Les aspects électriques, timings Bridge PCI / PCI L ’espace de configuration 9ième partie Les performances Le futur du Bus PCI 1 LE BUS PCI 10ième partie: Le futur du Bus PCI Les standards possibles Tendances: Bus étroits / séries, point-à-point, bande passante élevée Facilite l’augmentation des fréquences Moins de problème de skew Facilite la diminution des tensions d’alimentation Facilite la conception des cartes 2 LE BUS PCI 10ième partie: Le futur du Bus PCI Les standards possibles PCI 32 bits 33 MHz 84 broches 133 Mo/s PCI-X 64 bits 133 MHz 150 broches 1 Go/s Rapid I/O 1 bits 2,5 GHz 4 broches 312 Mo/s/dir Série 2,5 GHz 4 bits 2,5 GHz 10 broches 1,25 Go/s/dir 4 bits 8 bits 16 bits 32 bits 800 MHz 800 MHz 800 MHz 800 MHz 24 broches 40 broches 76 broches 148 broches 1,6 Go/s/dir 3,2 Go/s/dir 6,4 Go/s/dir 12,8 Go/s/dir 40 broches 2,5 Go/s HyperTransport 3GIO PCI Express 8 bits / dir 3 LE BUS PCI 10ième partie: Le futur du Bus PCI Le bus Rapid I/O Motorola • Bus point-à-point • Permet l ’interconnexion de • CPU • Mémoire • I/O • Full duplex • Réseau commuté (déterministe) Sous-système de contrôle Sous-système Hôte CPU Mémoire Mémoire CPU CPU Mémoire Commutateur Rapid I/O ASIC FPGA Commutateur Rapid I/O Commutateur Rapid I/O Rapid I/O • Niveau LVDS (2,5V) • Incompatible avec la version parallèle Commutateur Rapid I/O DSP DSP DSP DSP Sous-système DSP Rapid I/O vers PCI PCI Sous-système PCI 4 LE BUS PCI 10ième partie: Le futur du Bus PCI Le bus HyperTransport AMD • Protocole compatible PCI et PCI-X • Niveau électriques LVDS (1,2V) • Chaque E/S du bus inclut 2 liaisons point-à-point unidirectionnelles Contrôleur Mémoire AGP DRAM • Chaque liaison inclut: • 1 chemin de données de 1, 4, 8, 16 ou 32 bits • les signaux d ’horloge et de commande • Le bus peut être asymétrique Contrôleur Mémoire DRAM Bus HyperTransport chaîné DRAM DRAM CPU Pont PCI_X PCI_X CPU Circuit E/S Pont PCI South Bridge PCI PCI 5 LE BUS PCI 10ième partie: Le futur du Bus PCI Le bus HyperTransport CAD: Command/Address/Data CAD: 2, 4, 8, 16, 32 Data Pairs CTL: Control Pair CTL: Actif: CAD transportent 1 packet de control Inactif: CAD transportent 1 packet de données Clock Pair CAD: 2, 4, 8, 16, 32 Data Pairs HyperTransport Device A CTL: Control Pair Clock Pair HyperTransport Device B RESET# PWROK LDTSTOP# PWROK: Alimentations et Horloges stables LDTREQ# VHT Gnd 6 LE BUS PCI 10ième partie: Le futur du Bus PCI Le bus HyperTransport Largeur du bus (par direction) Broches de données (total) Broches Horloge (total) Broches de contrôle (total) Sous-total (high speed) VLDT GND PWROK RESET_L Total des broches Bande passante Max (GB/s) (f: 800 MHz) 2 8 4 4 4 16 4 4 8 32 4 4 16 64 8 4 32 128 16 4 16 24 40 76 148 2 4 1 1 2 6 1 1 3 10 1 1 6 19 1 1 10 37 1 1 24 34 55 103 197 0,8 1,6 3,2 6,4 12,8 Puissance consommée par paire: 4 à 9 mW (Typique: 6 mW) Rapport Signaux / Alimentations: 3:1 7 LE BUS PCI 10ième partie: Le futur du Bus PCI Le bus 3GIO ou PCI Express ou PCI Ex Intel Third Generation Input-Output • Bus série bidirectionnel • Point-à-point CPU • Architecture commutée ou chaînée CPU Bus Système 3GIO Mémoire Chipset PCI Pont PCI Mémoire 3GIO x 8 3GIO x 8 Commutateur 3GIO Carte 3GIO Carte 3GIO Carte Carte 3GIO Carte 3GIO 8 LE BUS PCI 10ième partie: Le futur du Bus PCI PCI Express: Le modèle fonctionnel PCI Software / Driver Model Couches Logicielle PCI PnP model (emun, config…) Couche Transactions Packet-based protocol Couche Liaison de Données Intégrité des données Couche Physique Point to point, serial, differential, hot-plug, configurable width Compatibilité PCI Évolutions à venir: • Vitesse • Encodage… N’impacte que la couche physique 9 LE BUS PCI 10ième partie: Le futur du Bus PCI PCI Express: Couche physique … … Data 5 Data 5 Data 4 Data 4 Data 3 Data 3 Data 2 Encodage 8b/10b Data 2 Data 1 Data 1 2,5Gb/s dans chaque sens Data 0 Data 0 Possibilité d’augmenter le nombre de paires Data 3 2 paires différentielles, basse tension Émission Réception Initialisation: Nombre de paires Fréquence de fonctionnement Data 2 Data 4 Data 5 Data 6 Data 7 Data 1 Data 0 Data 1 Data 2 Data 3 8b/10b 8b/10b 8b/10b 8b/10b PS PS PS PS Data 0 8b/10b PS Ligne 0 Ligne 2 Ligne 3 Ligne 4 Ligne 0 10 LE BUS PCI 10ième partie: Le futur du Bus PCI PCI Express: Couche liaison de données Vérifie l’intégrité des données Ajout d’un N° de séquence Ajout d’un CRC Gestion du mode retry Contrôle des flots (buffers disponibles) Header Couche Transactions Données N° Packet sequence T- Layer packet CRC Frame L- Layer packet Frame Couche Liaison de données Couche Physique 11 LE BUS PCI 10ième partie: Le futur du Bus PCI PCI Express: Couche Transactions Reçoit des demandes en lecture et écriture de la couche Logiciel Systématiquement traitées comme des Transactions Éclatées (Split Transactions) Certaines demandes requièrent des réponses Crée des requêtes vers la couches Liaison de Données Associe les demandes de la couche Logiciel avec les données issues ou vers la couche Liaison de données Supporte des adressages: 32 bits Étendus 64 bits 4 espaces d’adressage: PCI: Memory, I/O, Configuration Message Space Utilisé pour le traitement des « évènements » (IT, gestion alimentation…) 12
