Circuits Intégrés Analogiques - 2012/2013 - Chapitre I 11/03
publicité
Circuits Intégrés Analogiques - 2012/2013 - Chapitre I 11/03/2013 M2 EEA – Systèmes Microélectroniques Polytech’montpellier – ERII 3 Circuits Intégrés Analogiques Chapitre I Rappels, Modélisation et Simulation de transistors MOS Pascal Nouet / 2012-2013 [email protected] http://www2.lirmm.fr/~nouet/homepage/lecture_ressources.html Téléchargement des supports • Initiation aux circuits intégrés analogiques – 6h cours / 18h de TD-TP / 24h de travail personnel – Maitrise du transistor MOS en régime de saturation – Montage élémentaires à base de MOST saturés • Sources de courants – Amplificateurs à un transistor – Utilisation du logiciel Cadence-Virtuoso • Téléchargement des supports – Support de cours – Tuto Cadence – http://www2.lirmm.fr/~nouet/homepage/lecture_res sources.html Contenu du cours • Chapitre I : Rappels, Modélisation et Simulation de transistors MOS – Physique du composant – Modèles grand et petit-signal du MOS – Premier pas en simulation électrique de transistors MOS dans l’environnement Cadence-Virtuoso 1 Circuits Intégrés Analogiques - 2012/2013 - Chapitre I 11/03/2013 Plan • Rappels de physique du composant – Silicium monocristallin – Jonction PN – Transistor MOS • Modélisation BF du transistor MOS • Simulation électrique Silicium monocristallin • Intrinsèque (nn = np) ni = 1,5 ⋅ 1010 porteurs/cm3 @ 300K • Densité double chaque fois que la température augmente de 11°C • Dopage Phosphore ou Arsenic (ND, cm-3) n2 pn = i électrons libres en excès ND charge négative ou donneurs type N • Dopage Bore (NA, cm-3) trous libres en excès charge positive ou accepteurs type P np = ni2 NA Silicium monocristallin • Résistivité du silicium 1 ρ= – Dépends de la mobilité des q (µ n nn + µ p n p ) porteurs et de leur densité – Dans le cas du silicium intrinsèque (nn=np=ni), la résistivité est très élevée, le silicium est isolant – Lorsque le silicium est dopé la densité de porteurs dans le silicium augmente drastiquement et la résistivité ne dépend que des porteurs majoritaires. ρn = 1 1 = qµ n nn qµ n N D ρp = 1 1 = qµ p n p qµ p N A – Rem. 1 : la mobilité s’exprime en cm2/(V.s) – Rem. 2 : la résistivité obtenue est en Ω.cm (1C=1A.s) 2 Circuits Intégrés Analogiques - 2012/2013 - Chapitre I 11/03/2013 Silicium monocristallin L • Résistance d’un barreau de silicium dopé W e • Au final, cette résistance dépend des dimensions horizontales (W,L), de la mobilité et de la densité surfacique de charge dans le barreau Qn (C/cm2) R=ρ L 1 L 1 = = avec Qn = qN A, D e W .e qµ p ,n N A, D W .e µ Q W p ,n n L Jonction PN kT N A N D Φ0 = ln q ni2 – diffusion d’un trou vers la zone N recombinaison avec un électron libre charge + – diffusion d’un électron vers la zone P recombinaison avec un trou libre charge – Apparition d’une différence de potentiel et d’un champ électrique s’opposant à la diffusion Potentiel de Jonction • Diode non polarisée Jonction PN • Largeur de la zone de déplétion Xn ≅ 2ε 0ε r Φ 0 NA q N D (N A + N D ) Xp ≅ 2ε 0ε r Φ 0 ND q N A (N A + N D ) – Cas d’une diode P+N (NA>>ND) – Cas d’une diode N+P (ND>>NA) – Effet d’une polarisation inverse • S’ajoute au potentiel de jonction • Augmente la largeur des zones de déplétion Φ 0 est remplacé par Vr+ Φ 0 3 Circuits Intégrés Analogiques - 2012/2013 - Chapitre I 11/03/2013 Transistor MOS (e.g. canal N) • Principe – Rendre passant un transistor MOS N consiste à faire apparaitre une jonction N+P verticale sous la grille. Pour cela on applique une polarisation positive sur la grille par rapport au substrat. Transistor MOS (e.g. canal N) • Tension de seuil (1/2) – L’accumulation de charges négatives sous la grille fait tout d’abord apparaître une zone intrinsèque (ND=NA=ni) dont le potentiel de travail est : φ f = Φ 0 (N D = ni ) = kT N A ln q ni – On considère que le canal est établi (zone N+ sous la grille) lorsque l’on atteint le régime de forte inversion ce qui corresponds à un potentiel de travail 2.φf pour la jonction N+P ainsi obtenue. Transistor MOS (e.g. canal N) • Tension de seuil (2/2) – La zone de déplétion est majoritairement dans le substrat P et l’on peut calculer sa largeur : W = X p ( N D >> N A ) ≅ 4ε 0ε rφ f qN A – La quantité de charge 2 accumulée sous la grille Qox (C / cm ) = qN AW ≅ 4qN Aε 0ε rφ f est alors : – La tension Vgs nécessaire pour Q atteindre cet état d’équilibre Vtn = Vt 0 = ox + 2φ f Cox est la tension de seuil : 4 Circuits Intégrés Analogiques - 2012/2013 - Chapitre I 11/03/2013 Transistor MOS (e.g. canal N) • Fonctionnement du MOS – Bloqué Vgs − Vtn < 0 – Passant Vgs − Vtn > 0 Transistor MOS (e.g. canal N) • Régimes de fonctionnement – Le transistor MOS en régime linéaire Rds = 1 W µ n Qn L Vgs − Vtn > 0 ; Vds > 0 et Vgs − Vtn > Vds avec Qn = Cox (Vgs − Vtn ) ⇒ I ds = µnCox W (Vgs −Vtn )⋅Vds L Transistor MOS (e.g. canal N) • Régimes de fonctionnement – Le transistor MOS en régime saturé I dsat = Vgs − Vtn > 0 ; Vds > 0 et Vgs − Vtn < Vds µnCox W (Vgs −Vtn )2 = µnCox W Veff 2 avec Veff = Vgs −Vtn 2 L 2 L 5 Circuits Intégrés Analogiques - 2012/2013 - Chapitre I 11/03/2013 Transistor MOS (e.g. canal N) • Prise en compte de la résistance du canal en régime saturé (Vds>Veff) Pincement du canal Zone de déplétion Réduction de la longueur du MOS Leff = L − ∆L Transistor MOS (e.g. canal N) • Prise en compte de la résistance du canal en régime saturé (Vds>Veff) – Réduction de la longueur du MOS Largeur de la zone de déplétion dans la zone la moins dopée (substrat P pour un MOS N) X d = ∆L = ε 0 = 8,854.10−12 F / m ε r = 11,8 (Si) 2ε 0ε r (Vr + Φ0 ) avec qNa Φ0 = kT Na Nd ln q ni2 Vr = Vds −Veff ⇒ Leff = L − kds Vds − Veff + Φ0 avec kds = 2ε 0ε r qNa Transistor MOS (e.g. canal N) • Prise en compte de la résistance du canal en régime saturé (Vds>Veff) – Etude de l’effet d’une variation de Vds sur le courant I ds = I dsat + ∂I ds ∂Leff ∆Vds ∂Leff ∂Vds ∂Ids µC W I 2 = − n ox Veff = − dsat ∂Leff 2 Leff 2 Leff ∂Leff 1 kds =− ∂Vds 2 Vds −Veff + Φ0 ∆Vds = Vds −Veff [ ] I ds = I dsat 1 + λ(Vds −Veff ) avec λ = kds 2Leff Vds −Veff + Φ0 kds = 2ε 0ε r qNa 6 Circuits Intégrés Analogiques - 2012/2013 - Chapitre I 11/03/2013 Transistor MOS (e.g. canal N) • Prise en compte de la polarisation du substrat – Vtn augmente lorsque le substrat est polarisé négativement par rapport à la source du transistor Vtn = 2qN Aε 0ε r (2φ f + VSB ) Cox ⇒ Vtn = Vtn 0 − Vtn = Vtn 0 + γ + 2φ f 2qN Aε 0ε r 2φ f (V Cox SB 2qN Aε 0ε r (2φ f + VSB ) + + 2φ f − 2φ f Cox ) avec γ = 2qN Aε 0ε r Cox Plan • Rappels de physique du composant • Modélisation BF du transistor MOS – Le transistor MOS à canal N • Modèle fort-signal • Modèle petit-signal – Le transistor MOS à canal P • Simulation électrique Modèle fort-signal du MOS N • Modèle au premier ordre 7 Circuits Intégrés Analogiques - 2012/2013 - Chapitre I 11/03/2013 Modèle fort-signal du MOS N • Résistance de sortie et effet de canal court Vds = Veff I dsat = µnCox W 2 Veff [1+ λ(Vds −Veff )] 2 L Veff ⇒ Veff > 0 Modèle petit signal (BF) du transistor NMOS saturé • Effet d’une petite variation de Vgs sur le courant drain-source I ds = [ ] µ nCox W 2 Veff 1 + λ (Vds − Veff ) 2 L W ∂Idsat = µnCox Veff = gm avec Veff = Vgs −Vtn ∂Vgs L • Effet d’une petite variation de Vds sur le courant drain-source ⇒ gm = 2 ⋅ I dsat Veff Vg Vd gm.Vgs Vgs rds Vs ∂I ds µC W 2 g 1 = λ n ox Veff ≅ λI dsat = λ m Veff = ∂Vds 2 L 2 rds Modèle petit signal (BF) du transistor NMOS saturé • Cas particulier grille connectée au drain Vds=Vgs Vds > Vdsat Vg Vgs Vd gm.Vgs IX rds Vx Vs V I X = X + gm ⋅VX ≈ gm ⋅VX rds VX 1 = I X gm Vd W gm = 2µnCox I dsat L 1/gm IX Vx Vs 8 Circuits Intégrés Analogiques - 2012/2013 - Chapitre I 11/03/2013 Modèle petit signal (BF) du transistor NMOS saturé • Effet d’une petite variation de la polarisation du En pratique gm +20% !!! substrat Vg ∂I ds − γ ⋅ gm = − gs = ∂Vsb 2 Vsb + 2φ f Vd Vgs gm.Vgs gs.Vsb rds Vs • Modèle petit-signal HF Plan • Rappels de physique du composant • Modélisation du transistor MOS – Le transistor MOS à canal N • Modèle fort-signal • Modèle petit-signal – Le transistor MOS à canal P • Simulation électrique Modèle fort signal du MOS P • Modélisation du transistor à canal P – Etat passant : Vgs − Vtp < 0 ; Vds < 0 avec Vtp < 0 et Vgs < 0 – En posant : Veff = Vgs − Vtp = Vgs − Vtp on retrouve les mêmes équations que pour le transistor à canal N W – Régime linéaire : I ds = µ pCox Veff ⋅ Vds L – Régime saturé : I ds = [ ] µ p Cox W 2 Veff 1 + λ (Vds − Veff ) 2 L Par soucis de simplification, on omets souvent les valeurs absolues 9 Circuits Intégrés Analogiques - 2012/2013 - Chapitre I 11/03/2013 Modèle fort signal du MOS P • Prise en compte de la polarisation du substrat – Pour un transistor à canal P, Vtp augmente (en valeur absolue) lorsque le substrat est polarisé positivement par rapport à la source du transistor 2qNDε 0ε r Vtp = Vtp0 + γ Vbs + 2φ f − 2φ f avec γ = Cox – ND est le dopage du substrat (puit N) Modèle petit signal du transistor PMOS saturé • Une augmentation (en valeur absolue) de Vgs (diminution de Vg) se traduit par une augmentation du courant drain-source – gm est positif (vgs est signé) • Une diminution de Vs effet substrat tendant à augmenter la tension de seuil (en valeur absolue) diminution du courant drain-source • gs est positif (vsb < 0) vg vd vgs gm.vgs gs.vsb vds rds vs Plan • Rappels de physique du composant • Modélisation du transistor MOS • Simulation électrique – Carte modèle du MOS, e.g. le MOS canal N – Transistor MOS à canal N • Caractéristiques statiques • Simulation vs modèle au 1er ordre – En régime linéaire – En régime saturé – Transistor MOS à canal P 10 Circuits Intégrés Analogiques - 2012/2013 - Chapitre I 11/03/2013 Carte modèle NMOS (1/6) • En-tête – – – – – – – – – – – – – .MODEL MODN NMOS LEVEL=49 * --------------------------------------------************** SIMULATION PARAMETERS *********** * --------------------------------------------* format : HSPICE * model : MOS BSIM3v3 * process : C35 AMS * revision : 3.1; * extracted : B10866 ; 2002-12; ese(487) * doc# : ENG-182 REV_3 * -------------------------------------------* TYPICAL MEAN CONDITION * -------------------------------------------- Carte modèle NMOS (2/6) • Flags – MOBMOD =1.000e+00 CAPMOD =2.000e+00 NOIMOD =3.000e+00 VERSION=3.11 • Threshold voltage related model parameters – K1 =5.0296e-01 K2 =3.3985e-02 K3 =-1.136e+00 K3B =-4.399e-01 NCH =2.611e+17 VTH0 =4.979e-01 VOFF =-8.925e-02 DVT0 =5.000e+01 DVT1 =1.039e+00 DVT2 =-8.375e-03 KETA =2.032e-02 PSCBE1 =3.518e+08 PSCBE2 =7.491e-05 DVT0W =1.089e-01 DVT1W =6.671e+04 DVT2W =-1.352e-02 • Mobility related model parameters *** – UA =4.705e-12 U0 =4.758e+02 UB =2.137e-18 UC =1.000e-20 Carte modèle NMOS (3/6) • Subthreshold related parameters – DSUB =5.000e-01 ETA0 =1.415e-02 NFACTOR=4.136e-01 ETAB =-1.221e-01 • Saturation related parameters – EM =4.100e+07 PCLM =6.948e-01 PDIBLC1=3.571e-01 PDIBLC2=2.065e-03 DROUT =5.000e-01 A0 =2.541e+00 A1 =0.000e+00 A2 =1.000e+00 PVAG =0.000e+00 VSAT =1.338e+05 AGS =2.408e-01 B0 =4.301e-09 B1 =0.000e+00 DELTA =1.442e-02 PDIBLCB=3.222e-01 • Geometry modulation related parameters – W0 =2.673e-07 DWB =0.000e+00 LW =0.000e+00 LWN =1.000e+00 WWL =-9.411e-21 DLC =3.0000e-08 DWG =0.000e+00 LWL =0.000e+00 WL =0.000e+00 WLN =1.000e+00 DWC =9.403e-08 LL =0.000e+00 LLN =1.000e+00 WW =-1.297e-14 WWN =1.000e+00 11 Circuits Intégrés Analogiques - 2012/2013 - Chapitre I 11/03/2013 Carte modèle NMOS (4/6) • Temperature effect parameters – TNOM =27.0 KT1 =-3.302e-01 UA1 =0.000e+00 PRT =0.000e+00 AT =3.300e+04 KT2 =2.200e-02 UB1 =0.000e+00 UTE =-1.800e+00 KT1L =0.000e+00 UC1 =0.000e+00 • Overlap capacitance related and dynamic model parameters – CGDO =1.200e-10 CGDL =1.310e-10 CF =0.000e+00 CLC =1.000e-15 CGSO =1.200e-10 CGSL =1.310e-10 ELM =5.000e+00 CLE =6.000e-01 CGBO =1.100e-10 CKAPPA =6.000e-01 XPART =1.000e+00 • Parasitic resistance and capacitance related model parameters – RDSW =3.449e+02 CDSC =0.000e+00 CDSCB =1.500e-03 CDSCD =1.000e-03 PRWB =-2.416e-01 PRWG =0.000e+00 CIT =4.441e-04 Carte modèle NMOS (5/6) • Process and parameters extraction related model parameters – TOX =7.575e-09 – NLX =1.888e-07 NGATE =0.000e+00 XL =0.000e+00 XW =0.000e+00 • Substrate current related model parameters – ALPHA0 =0.000e+00 BETA0 =3.000e+01 • Noise effect related model parameters – AF =1.507e+00 – NOIA =1.121e+19 KF =2.170e-26 EF =1.000e+00 NOIB =5.336e+04 NOIC =-5.892e-13 Carte modèle NMOS (6/6) • Common extrinsic model parameters – ACM =2 RSH =7.000e+01 LINT =-5.005e-08 HDIF =8.000e-07 XJ =3.000e-07 IS =0.000e+00 VNDS =-1.000e+00 CJ =9.400e-04 MJ =3.400e-01 TT =0.000e+00 RD =0.000e+00 RDC =0.000e+00 WINT =9.403e-08 WMLT =1.000e+00 JS =1.000e-05 N =1.000e+00 CBD =0.000e+00 CJSW =2.500e-10 MJSW =2.300e-01 PB =6.900e-01 RS =0.000e+00 RSC =0.000e+00 LDIF =0.000e+00 LMLT =1.000e+00 JSW =0.130e-09 NDS =1000 CBS =0.000e+00 FC =0.000e+00 XTI =2.026e+00 PHP =6.900e-01 12 Circuits Intégrés Analogiques - 2012/2013 - Chapitre I 11/03/2013 Plan • Rappels de physique du composant • Modélisation du transistor MOS • Simulation électrique – Carte modèle du NMOS – Transistor MOS à canal N • Modèle au 1er ordre • Caractéristiques statiques • Simulation vs modèle au 1er ordre – Transistor MOS à canal P Modèle au 1er ordre du NMOS • On cherche dans le fichier carte modèle « typique » les trois valeurs nécessaires VTH0 =4.979e-01 U0 = 4.758e+02 cm2/Vs = 4.758e+10 µm2/Vs TOX = 7.575e-09 m • Calcul de la capacité d’oxyde de grille TOX = 7.575e-09 m ε0 = 8.85e-12 F/m εr = 3.9 Cox = ε 0ε r TOX = 4,56 fF / µm2 • Calcul de µ.Cox µn.Cox = 217 µA/V2 Modèle au 1er ordre du PMOS • On cherche dans le fichier carte modèle « typique » les trois valeurs nécessaires VTH0 =-6.915e-01 U0 = 1.482e+02 cm2/Vs = 1.482e+10 µm2/Vs TOX =7.754e-09 m • Calcul de la capacité d’oxyde de grille TOX = 7.754e-09 m ε0 = 8.85e-12 F/m εr = 3.9 Cox = ε 0ε r TOX = 4,45 fF / µm2 • Calcul de µ.Cox µp.Cox = 66 µA/V2 13 Circuits Intégrés Analogiques - 2012/2013 - Chapitre I 11/03/2013 Plan • Rappels de physique du composant • Modélisation du transistor MOS • Simulation électrique – Carte modèle du NMOS – Transistor MOS à canal N • Modèle au 1er ordre • Caractéristiques statiques • Simulation vs modèle au 1er ordre – Transistor MOS à canal P NMOS 10/0.35 Ids (A) Vgs=3V Vgs=2,5V Vgs=2V Vgs=1,5V Vgs=1V Vds (V) NMOS 10/1 Ids (A) Vgs=3V Vgs=2,5V Vgs=2V Vgs=1,5V Vgs=1V Vds (V) 14 Circuits Intégrés Analogiques - 2012/2013 - Chapitre I 11/03/2013 Plan • Rappels de physique du composant • Modélisation du transistor MOS • Simulation électrique – Carte modèle du NMOS – Transistor MOS à canal N • Modèle au 1er ordre • Caractéristiques statiques • Simulation vs modèle au 1er ordre – Transistor MOS à canal P Caractérisation de µnCox Ids (A) I dsat = µ n C ox W Veff 2 2 L Vgs On rélève Vgs, Idsat et la pente Vds & Vgs (V) Caractérisation de µnCox Veff (V) 0.5 1 2 Idsat (µA) 171 647 2380 dIds/dVgs (mA/V) µnCox (A/V2) 0.709 1.28 2.23 1.42e-4 1.28e-4 1.12e-4 (A/V2) 1.37e-4 1.29e-4 1.19e-4 µnCox gm = W g ∂Ids = µnCox Veff ⇒ µnCox = m W ∂Vgs L Veff L W 2 µnCox = 2I dsat Veff L µn.Cox = 120 à 140 µA/V2 15 Circuits Intégrés Analogiques - 2012/2013 - Chapitre I 11/03/2013 Caractérisation de µnCox 45 40 µnCox (µA/V2) Moyenne : 126 µA/V2 Ecart-Type : 24 µA/V2 35 30 25 20 15 10 5 0 Caractérisation de λn et µnCox Ids (A) Vgs=1V I ds = µ nCox W 2 Veff [1 + λ (Vds − Veff )] 2 L On rélève Vgs, Idsat et la pente Vgs=0,8V Vgs=0,6V Vds (V) Caractérisation de λn et µnCox Veff (V) 0.1 0.3 0.5 Idsat (µA) 9.42 64.5 170 dIds/dVds (µA/V) λ (V-1) 0.122 0.53 1 13.0e-3 8.22e-3 5.88e-3 1.88e-4 1.43e-4 1.36e-4 µnCox λ= (A/V2) 1 ∂I = ds I dsat rds.I dsat ∂Vds λ n = 6 à 13e-3 V-1 W 2 µnCox = 2Idsat Veff L µn.Cox = 140 à 190 µA/V2 16 Circuits Intégrés Analogiques - 2012/2013 - Chapitre I 11/03/2013 Caractérisation de l’effet substrat Ids (A) Vgs = 1V Vsb Vsb (V) Caractérisation de l’effet substrat Vsb (V) 0 0,5 1 Idsat (µA) 170 96.4 47.1 -dIds/dVsb 169 (µA/V) gm @ Veff=0,5V 125 73.2 α 0.18 0.24 − 709 µA/V 0.1 ∂I ds γ ⋅ gm g = gs = = α ⋅ gm ≅ m ∂Vsb 5 2 Vsb + 2φ f Plan • Rappels de physique du composant • Modélisation du transistor MOS • Simulation électrique – Carte modèle du NMOS – Transistor MOS à canal N – Transistor MOS à canal P • Montage dipôle (Vgs=Vds) • Réseau de caractéristiques • Effet substrat 17 Circuits Intégrés Analogiques - 2012/2013 - Chapitre I 11/03/2013 Montage dipôle (Vgs=Vds) Ids (A) & gm (A/V) S Veff + Vtp Vgs Vdd D µ n Cox W Veff 2 2 L I dsat = On rélève Vgs, Idsat et gm Vds & Vgs (V) Caractérisation de µpCox • Calcul de µpCox à partir de gm=dIds/dVgs µCox_gm (µA/V) 20 W g gm = µ pCox Veff ⇒ µ pCox = m W L Veff L µCox_gm 18 16 14 12 10 8 6 4 2 0 <18 18-21 21-24 24-27 27-30 30-33 33-36 36-39 39-42 42-45 45-48 48-51 51-54 54-57 57-60 >63 Caractérisation de µpCox • Effet de L sur µpCox On prendra L>5µm (en général 10.Lmin) 60 µ pCox(µA/V) 50 40 Veff=0.2V W/L=10 30 20 10 L (µm) 0 0 20 40 60 18 Circuits Intégrés Analogiques - 2012/2013 - Chapitre I 11/03/2013 Caractérisation de µpCox • Effet de Veff sur µpCox µ pCox(µA/V) 60 On prendra Veff <0.5V 50 40 W/L=10 30 L=5µm 20 L=10µm L=20µm 10 L=50µm L (µm) 0 0 0.5 1 1.5 2 2.5 Caractérisation de µpCox • Dispersion finale de µpCox 12 10 8 gm W Veff L avec Veff ≤ 0.5V et L ≥ 5µm µ pCox = Moyenne = 51.48 Ec_typ = 2.83 soit 5.49% 6 4 2 0 Plan • Rappels de physique du composant • Modélisation du transistor MOS • Simulation électrique – Carte modèle du NMOS – Transistor MOS à canal N – Transistor MOS à canal P • Montage dipôle (Vgs=Vds) • Réseau de caractéristiques • Effet substrat 19 Circuits Intégrés Analogiques - 2012/2013 - Chapitre I 11/03/2013 Réseau de caractéristiques Ids (A) Vgs=1.3V S Vgs Vds Vdd D Vgs=1.2V Vgs=1.1V On rélève Idsat et la pente Vgs=1V Vgs=0.9V Vgs=0.8V Vds (V) Caractérisation de µpCox • Calcul de µpCox à partir de Idsat W 2 µ pCox = 2Idsat Veff L 25 20 Vtp = −0.69V 15 10 18 Vtp = −0.7V 16 14 5 0 <45 45-47 47-49 49-51 51-53 53-55 55-57 57-59 59-61 61-63 63-65 65-67 67-69 69-71 71-73 73-75 75-77 77-79 79-81 81-83 83-85 85-87 >87 12 10 8 6 Pour mémoire (montage dipôle), µ pCox=51.48µA/V2 4 2 <45 45-47 47-49 49-51 51-53 53-55 55-57 57-59 59-61 61-63 63-65 65-67 67-69 69-71 71-73 73-75 75-77 77-79 79-81 81-83 83-85 85-87 >87 0 Caractérisation de rds 1.E+10 1.E+09 rds (Ω Ω) 1.E+08 1.E+07 1.E+06 1.E+05 1.E+04 1.00E-01 1.00E+00 1.00E+01 Idsat (µA) 1.00E+02 1.00E+03 20 Circuits Intégrés Analogiques - 2012/2013 - Chapitre I 11/03/2013 Caractérisation de rds 1.E+10 y = 1.31E+07x-9.52E-01 R² = 9.91E-01 ⇒ rds ≅ 1.E+09 1,31.107 × L(m) I dsat ( A) rds (Ω Ω) 1.E+08 1.E+07 1.E+06 1.E+05 1.E+04 1.00E-03 1.00E-02 1.00E-01 1.00E+00 Idsat/L (A/m) 1.00E+01 1.00E+02 1.00E+03 Caractérisation de λp [ ] I ds = I dsat 1 + λ(Vds −Veff ) avec λ = rds ≅ kds 2Leff Vds −Veff + Φ0 13,1× L(µm) 76mV −1 ⇒ λp = I dsat ( A) L(µm) kds = 2ε 0ε r qNa rds modèle vs. rds mesure 1.E+10 • Erreur typique : ± 25% λp = 7,65.10−3V −1 rds (modèle, Ω ) • Conception à longueur constante (e.g. L=10µm) 1.E+09 1.E+08 1.E+07 y = 0.5026x1.0419 R² = 0.9915 1.E+06 1.E+05 1.E+04 1.E+04 1.E+05 1.E+06 1.E+07 1.E+08 rds (mesure, Ω ) 1.E+09 1.E+10 Plan • Rappels de physique du composant • Modélisation du transistor MOS • Simulation électrique – Carte modèle du NMOS – Transistor MOS à canal N – Transistor MOS à canal P • Montage dipôle (Vgs=Vds) • Réseau de caractéristiques • Effet substrat 21 Circuits Intégrés Analogiques - 2012/2013 - Chapitre I 11/03/2013 Références • D. Johns and K. Martin, "Analog Integrated Circuit Design", John Wiley & Sons, Inc. 1997, ISBN 0-47114448-7 • P. Allen and D. Holberg, "CMOS Analog Circuit Design", 2nd Edition, 2002,Oxford University Press, ISBN 0-19511644-5 • B. Razavi, "Design of Analog CMOS Integrated Circuits", McGraw Hill, 2001, ISBN 0-07-238032-2 • P. Gray, P. Hurst, S. Lewis,and R.G. Meyer, “Analysis and Design of Analog Integrated Circuits”, 4th Edition, John Wiley and Sons, 2001, ISBN 0-471-32168-0 22
