Présentation - Université de Moncton

GELE5340
Circuits ITGÉ (VLSI)
Chapitre 4: L’inverseur
Contenu du chapitre
• Fonctionnement statique de l’inverseur.
• Fonctionnement dynamique de l’inverseur.
• L’étude de l’inverseur permet de comprendre
le comportement des circuits en terme de
vitesse et la topologie de circuits complexes.
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2
L’inverseur
• L’inverseur est l’élément de base du design
de circuits numériques.
• Un bonne compréhension de son
comportement est nécessaire afin de
construire des circuits plus complexes:
○
○
○
Portes AND, OR, NAND, NOR, etc…
Fonctions logiques
Additionneurs, multiplicateurs, etc…
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3
L’inverseur
VDD
L’inverseur est composé d’un PMOS
et d’un NMOS.
Mp
Vout
Vin
Mn
CL
Le condensateur CL représente la
somme des capacitances de drain du
PMOS et du NMOS, la capacitance
du fil qui connecte l’inverseur au
circuit suivant, et les capacitances de
grille des circuits suivants.
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4
L’inverseur: topologie
VDD
Mp
Vout
Vin
Mn
CL
Topologie: vue de dessus
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5
Inverseur: analyse de premier ordre
• On fait une analyse DC du circuit en premier,
ce qui nous permet de déterminer les
tensions qui vont représenter un « 1 »
logique et un « 0 » logique.
• Par après, on fera une analyse transitoire de
l’inverseur, ce qui permet de trouver la
vitesse maximale d’opération.
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6
Inverseur: analyse DC premier ordre
Cas 1: Vin = 0 → On obtient Vout = VDD
VDD
VDD
Rp
Mp
Vin
Mn
Vout
Vout
CL
CL
Quand Vin = 0,
le NMOS est
OFF
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7
Inverseur: analyse DC premier ordre
Cas 2: Vin = VDD → On obtient Vout = 0
VDD
Mp
Vin
Mn
VDD
Quand Vin = VDD,
le PMOS est
OFF
Vout
Vout
CL
CL
Rn
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8
Inverseur: analyse DC premier ordre
• On peut définir deux termes importants qui
caractérisent les circuits:
○
○
VOH (output high voltage): c’est la tension
maximale de sortie. Dans le cas de l’inverseur
CMOS, VOH = VDD.
VOL (output low voltage): c’est la tension minimale
de sortie. Dans le cas de l’inverseur CMOS,
VOL = 0.
• La variation maximale de tension dans
l’inverseur CMOS est VL = VOH – VOL = VDD.
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9
Courbe de transfert de tension (VTC)
Vout
VOH = VDD
NMOS → OFF
PMOS → ON
a
La courbe VTC est une courbe
de la sortie vs l’entrée.
VM est le point milieu de la
courbe, où Vout = Vin.
Vout = Vin
VM
b NMOS → ON
PMOS → OFF
VOL = 0
VM
0 «0»
VIL
« 1 » VDD
Les points a et b sont des points
où la pente de la courbe est -1.
Ce sont ces points qui
définissent où un « 0 » logique et
un « 1 » logique sont détectés.
Vin
VIH
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10
Tensions d’entrée
• Selon la courbe VTC précédente, un « 0 »
logique est détecté si la tension à l’entrée est
entre 0V et VIL.
• Un « 1 » logique est détecté correctement si
l’entrée est entre VIH et VDD.
• Si la tension à l’entrée est entre VIL et VIH, le
signal est indéterminé: on ne sais pas pour
sûr si c’est un « 0 » ou un « 1 » qui sera
détecté.
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Marge de bruit
• La marge de bruit est une mesure de la
robustesse d’une porte logique.
• Elle représente la quantité de signal qui peut
être perdue avant qu’il y ait erreur de
détection à l’étage suivant.
• On définit deux marges de bruit par porte
logique:
○
○
NMH : la marge de bruit haute
NML : la marge de bruit basse
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Marge de bruit
«1»
VOH
VOL
NMH
NML
VIH
VIL
«0»
Sortie,
étage i
Entrée,
étage i+1
Ex1: Si la sortie à l’étage i est VOH, le
bruit peut faire baisser la tension du
signal d’un maximum de NMH; si la
chute de tension est plus grande que ça,
le « 1 » n’est pas correctement détecté.
Ex2: Si la sortie de l’étage i est VOL, le
bruit peut ajouter au plus NML volts au
signal pour qu’un « 0 » soit détecté
correctement à l’étage suivant.
NMH = VOH – VIH
NML = VIL – VOL
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13
Propriétés de l’inverseur CMOS
• Quelques propriétés de l’inverseur CMOS peuvent
être déduites à partir du modèle simple utilisé:
○
Les niveaux de sortie haut et bas sont VDD et GND,
respectivement, ce qui donne des marges de bruit élevées.
○ Les niveaux logiques ne dépendent pas des dimensions
des transistors (ratioless logic); ils peuvent être de
dimension minimum.
○ En régime permanent, il y a toujours une résistance faible
entre la sortie et VDD ou GND: la résistance de sortie est
faible.
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14
Propriétés de l’inverseur CMOS
• Suite …
○
○
La résistance d’entrée est élevée, puisque la grille
du transistor est un isolant presque parfait. Le
courant d’entrée est nul. Théoriquement, un
inverseur a donc une sortance infinie. Par contre,
le délai augmente plus la sortance est élevée.
Il n’y a pas de chemin direct entre l’alimentation et
la terre sous opération statique. Il n’y a donc pas
de consommation de puissance (autre que les
courants de fuite) sous conditions statiques.
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15
Propriétés de l’inverseur CMOS
• Le dernier point précédent est important:
○
À la fin des années 80, les circuits intégrés étaient
seulement fabriqués avec des NMOS. Il n’y avait
donc pas d’isolation, et la consommation de
puissance statique était un sérieux problème.
L’intégration des PMOS a réglé ce problème, et
facilité l’évolution du design au CMOS.
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16
Seuil de commutation
• Il est plus simple d’utiliser la tension VM plutôt
que NMH et NML pour calculer la détection
d’un « 0 » logique ou un « 1 » logique.
• Par définition, la tension VM représente le
point de la courbe VTC où Vin = Vout.
• Si la tension d’entrée est plus petite que VM,
on dit qu’un « 0 » est détecté; si la tension
d’entrée est plus grande que VM, un « 1 » est
détecté.
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17
Seuil de commutation
Pour calculer VM, on met Vin = Vout = VM. Les
deux transistors sont en saturation (et
saturation de vitesse puisqu’on utilise des
transistors de dimensions minimales).
VDD
Mp
Vin
IDp
Vout
IDn
Mn
CL
Le courant dans le PMOS (IDp) doit être le
même que le courant dans le NMOS (IDn).
I DSn   I DSp
VDsatp 

VDsatn 


  0
knVDsatn VM  VTn 
  k pVDsatp VM  VDD  VTp 
2 
2 


On solutionne pour VM
VDsatp 
V

 

VTn  Dsatn   r VDD  VTp 
k pVDsatp  satW p
2  
2 

VM 
où r 

1 r
k nVDsatn  satWn
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18
Seuil de commutation
• Typiquement, on veut que VM soit au point
milieu de la variation de tension, soit VM =
0.5VL, ce qui est 0.5VDD pour l’inverseur
CMOS.
• Si on utilise les données du processus
CMOS 0.25μm (du Chapitre 3), on obtient,
pour un VM symétrique, que le PMOS doit
être 3.5 fois plus grand que le NMOS.
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19
Seuil de commutation
1.8
Cependant, le seuil de
commutation est relativement
insensible à de faibles
variations du rapport de
largeur du PMOS au NMOS.
1.7
1.6
1.5
On utilisera plutôt un PMOS
qui est 3 fois plus gros que le
NMOS, sans qu’il y ait
beaucoup d’effet sur VM.
1.3
M
V (V)
1.4
1.2
1.1
1
VM = 1.22 si Wp = 3Wn
0.9
0.8
0
1
10
10
VM = 1.13 si Wp = 2Wn
Wp/Wn
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20
Calcul des seuils
• On peut calculer les marges de bruit et les
tensions d’entrée en simplifiant la courbe
VTC de l’inverseur.
• On représente la courbe VTC par une
approximation linéaire, et on calcule la pente
de la courbe.
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21
Calcul des seuils
Vout
Soit g la pente de la courbe a-b.
dVout
g
dVin
a
VOH
Vout = Vin
On peut donc établir les relations
suivantes:
VM
VIH 
b
VOL
0
VM
«0»
VIL
VIL
« 1 » VDD
Vin
g  1VM  VOL
g

g  1VM  VOH

g
Les équations de NMH et NML
sont les mêmes.
VIH
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22
Impact des variations de fabrication
2.5
2
Bon PMOS
Mauvais NMOS
Vout(V)
1.5
Si les transistors fabriqués ne
sont pas idéaux, l’effet est de
faire déplacer la courbe VTC
vers la droite ou la gauche.
Nominal
1
Bon NMOS
Mauvais PMOS
0.5
0
0
0.5
1
1.5
2
2.5
Vin (V)
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23
Effet de l’alimentation
• Si on réduit la tension d’alimentation VDD, on
observe que la courbe VTC devient plus
idéale.
• Cependant, ce n’est pas une bonne chose à
faire, puisque:
○
○
○
Ça augmente le délai de l’inverseur.
L’inverseur est plus sensible au bruit.
Les caractéristiques DC de l’inverseur sont très
sensibles à des erreurs de fabrication.
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24
Effet de l’alimentation
2.5
On voit bien que la caractéristique
VTC de l’inverseur est plus idéale si
on réduit VDD.
2
1.5
Vout(V)
Cependant, ceci amène d’autres
problèmes (qu’on verra plus loin).
1
0.5
0
0
0.5
1
1.5
2
2.5
Vin (V)
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25
Comportement dynamique de
l’inverseur
Comportement dynamique
• Le comportement dynamique de l’inverseur
détermine la fréquence maximale d’opération.
• La vitesse de l’inverseur dépend des résistances et
capacitances parasites, qui forment un circuit RC
(avec constante de temps).
• On peut aussi expliquer ceci en considérant qu’il
faut déplacer les charges accumulées sur les
capacitances parasites. La vitesse à laquelle on
peut déplacer ces charges détermine la fréquence
maximale d’opération.
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27
Comportement dynamique
• On utilise deux paramètres pour caractériser
le comportement dynamique des circuits:
○
○
Temps de montée (tr): le temps nécessaire pour
que le signal passe de 10% de sa valeur
maximale à 90% de la valeur maximale.
Temps de descente (tf): le temps nécessaire pour
que le signal passe de 90% de sa valeur
maximale à 10% de sa valeur maximale.
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28
Comportement dynamique
Vin
VDD
Vin
Vout
t
Vout
VDD
tf
tr
t
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29
Délai de propagation
• Le délai de propagation de l’inverseur peut
être calculé de deux méthodes:
○
○
Circuit RC: On utilise le modèle de l’interrupteur
pour les transistors. Il s’agit alors de trouver la
constante de temps du circuit RC.
Modèle de charge: On utilise une source de
courant pour représenter les transistors. Ces
sources de courant font déplacer la charge
accumulée sur le condensateur.
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30
Délai de propagation: circuit RC
VDD
VDD
Rp
Mp
CDp
Vout
Vin
Mn
Vin
CL
Vout
CDn
Rn
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31
Délai de propagation: circuit RC
• Pour simplifier l’analyse, il faut grouper les
capacitances en une seule, qui servira pour
évaluer le délai de propagation de l’inverseur.
• Cette capacitance devra tenir compte des
capacitances internes du PMOS et du
NMOS, ainsi que des capacitances du fil
connecteur et des capacitances d’entrée de
la charge à laquelle l’inverseur est branché.
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32
Délai de propagation: capacitances
VDD
VDD
M2
Vin
M2
Cdb2
Cgd12
Cg4
Vout
Cw
Cdb1
M1
Vout2
Cg3
M1
On veut grouper toutes ces capacitances en
une seule capacitance à GND.
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33
Délai de propagation: circuit RC
• On a vu au chapitre précédent comment calculer les
capacitances internes des transistors.
• La capacitance de sortie de l’inverseur sera donc la somme des
capacitances de drain du PMOS et du NMOS:
Cint  C Dp  C Dn
• La charge sera composée des capacitances d’entrée du
prochain étage et des capacitances de fil:
Cext  Cin  Cw
• La capacitance totale est donc:
C L  Cint  Cext
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34
Délai de propagation: circuit RC
• Les capacitances de drain du PMOS et du
NMOS (CDp et CDn) sont données par
l’équation suivante:
CD ( n, p )  CDB ( n, p )  2CGDO ( n, p )
• Le facteur 2 qui multiplie CGD0(n,p) provient
d’un effet de multiplication, appelé l’effet
Miller.
○
L’effet Miller permet de transformer une
capacitance flottante à une capacitance à GND.
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35
Délai de propagation: circuit RC
VDD
Rp
Vin
Vout
CL
Rn
Représente la somme des
capacitances internes et
de la charge.
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36
Temps de descente
VDD
Lorsque Vin fait la transition 0 → 1, le NMOS
est ON et le PMOS est OFF.
Rp
Vin
Un courant est créé qui va décharger le
condensateur:
I
i  C L
Vout
CL
dVout Vout

dt
Rn
On peut résoudre l’équation différentielle
pour obtenir:
Vout (t )  VDD e
Rn
où
 t
n
 n  Rn C L
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37
Temps de descente
• Le temps de descente, par définition, est le
temps requis pour passer de 90% de la
valeur maximale à 10% de la valeur
maximale:
t f  t0.1  t0.9   n ln(9)  2.2 n
• On appelle aussi le temps de descente le
temps de haut-à-bas, tHL.
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38
Temps de montée
VDD
Lorsque Vin fait la transition 1 → 0, le NMOS
est OFF et le PMOS est ON.
Rp
Vin
Un courant est crée qui va charger le
condensateur:
I
i  C L
Vout
CL
dVout Vout  VDD

dt
Rp
On peut résoudre l’équation différentielle
pour obtenir:


Vout (t )  VDD 1  e

Rn
où
t
p



 p  R pCL
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39
Temps de montée
• Le temps de montée, par définition, est le
temps requis pour passer de 10% de la
valeur maximale à 90% de la valeur
maximale:
tr  t0.9  t0.1   p ln(0.9)  2.2 p
• On appelle aussi le temps de montée le
temps de bas-à-haut, tLH.
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40
Fréquence maximale
• La fréquence maximale peut être calculée à
l’aide des temps de montée et de descente:
f max 
t LH
1
1

 t HL tr  t f
• Si la fréquence d’opération du circuit est plus
grande que fmax, la sortie n’aura pas le temps
de se stabiliser à la bonne valeur.
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41
Délai de propagation
Vin
50%
t
tpHL
tpLH
Vout
50%
t
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42
Délai de propagation
• Le délai de propagation est une autre façon
de caractériser les circuits.
• Avec les équations développées auparavant,
on trouve que:
t pf  0.69 n
t pr  0.69 p
• On obtient que le délai de propagation est:
tp 
t pr  t pf
2
 0.35 n   p 
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43
Délai de propagation: approche 2
VDD
On prend l’exemple de la transition
0 → 1 à l’entrée.
Rp
L’équation du circuit est:
I avg
Vin
I
Vout
Le délai de propagation est donc:
CL
Iavg
dV
V
 CL
 CL
dt
t
t pf
C L V C L VDD / 2


I avg
I avg
t pf 
CL
k nVDD
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44
Délai de propagation: approche 2
• On peut faire un raisonnement similaire pour
le cas de la transition 0 → 1 à la sortie.
L’équation de tpr est la même que tpf, sauf
qu’on remplace kn par kp.
• Ceci donne, pour le délai de propagation:
1 C L  1
1 
tp 

2 VDD  k n k p 
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45
Design: performance
• Comment faire pour réduire le délai de
propagation?
○
Il suffit de regarder les équations obtenues:
t p  0.35 n   p   0.35C L Rn  R p 
1 C L  1
1 
tp 


2 VDD  k n k p 
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46
Design: performance
• On peut réduire les parasites:
○
○
Augmenter la taille des transistors (le rapport
W/L): réduit la résistance. Cependant, ceci
augmente la taille de la capacitance de jonction; à
un moment donné, agrandir le transistor ne vaut
plus rien.
Réduire les capacitances (de ligne, de charge,
etc.)
• Augmenter la tension d’alimentation VDD.
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47
Délai en fonction de VDD
5.5
Le délai est normalisé à
la valeur obtenue avec
VDD = 2.5V.
5
tp(normalized)
4.5
On voit bien que le délai
augmente de façon
significative si la tension
d’alimentation diminue.
4
3.5
3
2.5
2
1.5
1
0.8
1
1.2
1.4
1.6
V
1.8
2
2.2
2.4
(V)
DD
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48
Délai en fonction des dimensions
-11
3.8
x 10
Délai en fonction du
dimensionnement.
3.6
3.4
S représente le facteur
par lequel on grossit le
transistor (ex: S = 3
implique un transistor 3
fois plus gros que le
minimum).
tp(sec)
3.2
3
2.8
2.6
2.4
2.2
2
2
4
6
8
S
10
12
14
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49
Délai: rapport PMOS/NMOS
-11
5
x 10
Délai en fonction du
rapport Wp/Wn.
tpHL
tpLH
tp(sec)
4.5
b = Wp/Wn
tp
4
Le meilleur délai est
obtenu avec un rapport:
3.5
3
1


Cw


b opt  r 1 

 Cdn1  C gn1 
b opt
1.5
2
2.5
3
3.5
4
4.5
5
b
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r
Reqp
Reqn
50
Dimensionnement de
l’inverseur
Dimensionnement de l’inverseur
In
Out
CL
Si CL est donné:
- Combien d’étages sont nécessaires pour minimiser le délai?
- Comment dimensionner les inverseurs?
Des contraintes supplémentaires peuvent exister.
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52
Dimensionnement de l’inverseur
Pour faire l’analyse, on suppose:
• Transistors de dimensions minimales, L =
0.25μm.
VDD
• Wp = 2Wn = 2W
Mp
• Le courant dans le PMOS est le même que
dans le NMOS.
Vin
Mn
CL
• Les résistances sont équivalentes: Rn = Rp.
• Le délai tpHL = tpLH.
• La capacitance d’un FET de dimension
minimale est Cunit.
• On néglige la capacitance des fils.
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53
Dimensionnement de l’inverseur
Les délais sont:
VDD
t pHL  0.69 Rn C L
t pLH  0.69 R p C L
2W
Vin
La charge du prochain étage est:
W
CL
CGin
W
3
Cunit
Wunit
La capacitance d’entrée est:
CGin  CGn  CGp
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54
Délai de l’inverseur
Le délai de l’inverseur augmente
linéairement avec la charge, et est non-nul
même si aucune charge est branchée. En
effet:
Délai
t p  0.35C L Rn  R p 
 0.35Cint  Cext 2 R 
 0.69 RCint  Cext 
tp0
0
Charge (CL)
 t p 0  Cext
On peut réécrire d’un autre façon:
Délai dû à la
charge
Délai interne
t p  RCint 1 

Cext

Cint 
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55
Délai de l’inverseur
Donc, le délai est fonction de R(Cext + Cint).
Cext
f




t p  RCint 1 
 t p 0 1 

Cint 



f = sortance effective = Cext / Cgin.
 = paramètre technologique ≈ 1 pour les procédés modernes.
Cint  C g ,in
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56
Délai d’une chaîne d’inverseurs
In
Out
1
2
3
N
CL
Soit une suite de N inverseurs. Le délai total est:
t p  t p,1  t p, 2  t p ,3    t p, N
N
t p   t p, j
j 1
où
 Cin, j 1 

 t p 0  1 
 C 
j 1 
in , j 
N
Cin, j 1  CL, j
Ceci veut dire que la charge de
l’étage j est l’entrée de l’étage
suivant j+1.
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57
Délai d’une chaîne d’inverseurs
• On cherche à minimiser le délai tp. On va
donc dériver l’équation précédente et la
mettre égale à 0.
• Cependant, il y a N-1 inconnues. On doit
donc faire N-1 dérivées partielles.
• On obtient comme résultat:
Cg , j  Cg , j 1Cg , j 1
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58
Délai d’une chaîne d’inverseurs
• Selon l’équation précédente, pour minimiser
le délai dans la chaîne d’inverseurs, la
dimension de chaque étage est la moyenne
géométrique de ses voisins.
○
○
Chaque étage a la même sortance effective f.
Chaque étage a le même délai.
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59
Délai optimal
Puisque chaque étage a la même sortance effective (et le même délai),
on peut calculer la dimension de chaque étage:
f NF
F  CL / Cgin,1
où
Le délai minimum ainsi obtenu est:

t p  Nt p 0 1  N F / 

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60
Exemple
In
Out
1
f2
f
CL = 8C1
C1
Quelle est la valeur de f qui minimise le délai?
N=3
(3 étages)
F=8
(CL/C1)
f  F  82
N
3
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61
Nombre optimal d’étages
• Si on ne connaît pas le nombre d’étages,
combien d’étages faudra-t’il pour minimiser le
délai?
• On fera une analyse en supposant qu’on
connaît la charge CL et que le premier étage
en est un de dimension minimale (donc C1
est connu).
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62
Nombre optimal d’étages
On connaît la sortance globale F:
CL  F  Cin  f N  Cin
où
ln F
N
ln f
On applique ceci dans l’équation de délai:

t p  Nt p 0 1  F
1/ N
t p 0 ln F  f


/ 

  ln f ln f




On dérive par rapport à f, pour trouver le nombre optimum d’étages:
t p
t p 0 ln F ln f  1   f


0
2
f

ln f
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63
Nombre optimal d’étages
On peut réécrire l’équation précédente:
f  exp 1   f 
C’est une équation non linéaire. Il existe seulement une solution
exacte si  = 0 (on néglige les capacitances internes).
Si  = 0, N = ln(F) et f = e = 2.71828
Si  > 0, il faut calculer fopt qui minimisera le délai.
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64
Nombre optimal d’étages
On peut tracer une courbe de fopt en fonction de .
5
4.5
Si  = 1, fopt = 3.6
f
opt
4
3.5
3
2.5
0
0.5
1
1.5
2
2.5
3

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65
Nombre optimal d’étages
Si on connaît fopt, on peut calculer le nombre optimal d’étages:
ln F
N
ln f opt
Cette équation permet de calculer le nombre d’étages qui minimise le
délai dans une chaîne d’inverseurs.
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66
Exemple
Soit un circuit avec une charge de 64, et  = 1. Quel
est le nombre optimal d’étages?
1
1
8
1
4
16
1
2.8
8
22.6
N
f
tp
64
1
64
65
64
2
8
18
64
3
4
15
64
4
2.8
15.3
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67
Dissipation de puissance
Dissipation de puissance
• On cherche maintenant à calculer la
puissance dissipée dans l’inverseur CMOS.
• La puissance dissipée est un gros problème
dans les circuits intégrés: c’est pourquoi les
puces modernes (e.g., Pentium IV)
nécessitent un dissipateur thermique et un
ventilateur.
• Il faut donc être très conscient de la
consommation de puissance dans les circuits
intégrés.
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69
Dissipation de puissance
• Il y a trois sources principales de dissipation
de puissance dans les circuits intégrés:
○
○
○
Fuite: courants de fuite dans les transistors.
Puissance dynamique: provient du chargement et
déchargement des capacitances.
Courant de court-circuit: il existe un chemin entre
VDD et GND pour un bref instant pendant la
commutation.
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70
Puissance DC
• Dans des transistors idéaux, aucun courant ne
circule lorsque la tension VGS < VT. En réalité, un
très faible courant (de l’ordre du pA) circule quand
même.
• On appelle ce courant IDDQ. La puissance dissipée
dans un inverseur est donc:
PDC  Pstat  VDD I DDQ
• C’est la puissance dissipée dans un circuit lorsque
les entrées sont stables. On appelle ça aussi la
puissance statique.
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71
Dissipation dynamique
Pour calculer la puissance dynamique, il faut
considérer un cycle complet de chargement et
déchargement de la capacitance de sortie Cout.
VDD
Vin
Mp
iDD
Vin
t
Mn
Cout
Pendant la première partie du cycle, le
condensateur est chargé à VDD.
Il y a donc une charge accumulée au
condensateur, d’une valeur Qe = CoutVDD.
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72
Dissipation dynamique
Pendant la deuxième partie du cycle, la charge
accumulée est perdue.
VDD
La puissance moyenne pendant un cycle est
donc:
Mp
Pav  VDD I DD  VDD
Vin
Cout
Mn
iDD
dQ
 Qe 
 VDD  
dt
T 
Si on substitue la valeur de charge:
2
Pdyn  Pav  CoutVDD
f
Où f est la fréquence de commutation.
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73
Dissipation dynamique
• La puissance dynamique est proportionnelle
à la fréquence d’opération. Ceci veut dire que
plus un circuit est rapide, plus il dissipe de
puissance. C’est une conséquence dont on
ne peut pas se passer: pour déplacer une
charge, il faut de l’énergie. Plus souvent on
déplace cette charge, plus il faut d’énergie.
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74
Dissipation dynamique
• L’équation de la puissance dynamique ne
tient pas compte du fait qu’il n’y a pas
nécessairement une transition 0 → 1 ou
1 → 0 à tous les cycles. On introduit donc un
taux d’activité : c’est la probabilité qu’une
transition ait lieu pendant un cycle d’horloge.
La puissance dynamique est donc:
Pdyn  C V
2
out DD
f
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75
Puissance de court-circuit
• Il s’agit ici de la puissance dissipée pendant
la transition de 0 → 1 ou de 1 → 0. Pour un
bref instant, le PMOS et le NMOS sont en
conduction en même temps.
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76
Puissance de court-circuit
Vin
VDD – VT
VDD
VT
Mp
Isc
Ipeak
Isc
Vin
Cout
Mn
tsc
Psc  VDD I peakt sc f
Le courant Ipeak est le courant dans le PMOS et le
NMOS pendant la transition.
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77
Puissance de court-circuit
Isc
Ipeak
Psc  VDD I peakt sc f
tsc
Le temps de court-circuit peut être approximé par :
t sc 
VDD  2VT tr

VDD
0.8
si tr = tf.
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78
Puissance dissipée par l’inverseur
• On combine les trois puissances pour obtenir
la puissance totale dissipée par l’inverseur:
P  Pstat  Pdyn  Psc
• La composante dynamique est celle qui est
dominante.
• La composante statique est habituellement
négligeable.
• La composante de court-circuit peut être
minimisée par un bon design.
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79
Réduction de la puissance
• Pour minimiser la puissance dynamique, il faut
réduire la tension d’alimentation VDD (par contre ceci
augmente le délai) ou réduire le nombre de
transitions 0 → 1. On peut réduire le nombre de
transitions en faisant un bon design des circuits.
• On peut réduire la puissance de court-circuit en
s’assurant que tpHL = tpLH: on a démontré que pour
des circuits complexes, ceci minimise la puissance
de court-circuit.
• La puissance statique peut être réduite en diminuant
VDD et en s’assurant d’enlever la tension aux parties
non utilisées de la puce.
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80
Délai Elmore
Délai Elmore
• La technique du délai Elmore est une
méthode rapide pour estimer le délai d’un
circuit complexe comprenant plusieurs
capacitances et résistances.
• C’est une estimation de premier ordre, mais
de façon générale est très acceptable.
• On utilisera la technique du délai Elmore pour
estimer le délai de circuits complexes dans
les prochains chapitres.
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82
Délai Elmore
2
R2
In
s
R1
C2
1
La constante de temps du
parcours entre s et i est:
4
R4
C1
R3
C4
3
C3
N
 Di   Ck Rik
k 1
Ri
i
Ci
La résistance de parcours est:
Rik   R j  R j   parcourss  i   parcourss  k 
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83
Délai Elmore: exemple
2
R2
In
s
R1
Quel est le délai entre le nœud s et
le nœud i?
C2
1
4
R4
C1
R3
C3
C4
3
k = 1 → C1, Ri1 = R1
k = 2 → C2, Ri2 = R1
Ri
k = 3 → C3, Ri3 = R1 + R3
i
Ci
k = 4 → C4, Ri4 = R1 + R3
k = i → Ci, Rii = R1 + R3 + Ri
 Di  R1C1  R1C2  R1  R3 C3  R1  R3 C4  R1  R3  Ri Ci
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Délai Elmore: chaîne RC
Cas particulier: chaîne (ou échelle) RC
R1
1
R2
C1
2
R3
Ri
3
C2
C3
RN
i
Ci
N
i
N
i 1
j 1
i 1
N
CN
 DN   Ci  R j  Ci Rii
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85
Conclusion
• On a étudié en détail le fonctionnement de
l’inverseur CMOS.
• Ceci sert de base pour l’étude de circuits plus
complexes.
• Quelques points importants:
○
○
○
○
Calculs DC: VOH, VOL, VM
Fonctionnement dynamique (tf, tr, tp)
Dimensionnement de l’inverseur
Dissipation de puissance
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