nanocrystals inside

AIME
« NANOCRYSTALS INSIDE »
OU COMMENT MEMORISER UNE INFORMATION DE FACON DURABLE AVEC
DES OBJETS NANOMETRIQUES (NANOCRISTAUX DE SILICIUM) ?
Régis DIAZ1&2, Jérémie GRISOLIA1, Gérard. BEN ASSAYAG2, Christiane DUPRAT3,
François GUERIN3, Christophe CAPELLO3, Cherif ROUABHI3, Frédéric GESSINN3,
Jean-Marie DORKEL3, Jean-Louis NOULLET4.
Affiliations:1- LPCNO/INSA, 2- CEMES/CNRS, 3- AIME pôle CNFM de TOULOUSE, 4- CHIPYARDS.
Contact : [email protected], LPCNO/INSA, 135, Av. de Rangueil 31077 Toulouse
INTRODUCTION:
L’explosion du marché de l’appareillage multimédia, des systèmes portables, nomades
(téléphone, ordinateur, ...) et des technologies embarquées a eu pour conséquence de développer
considérablement le marché des dispositifs mémoires. Ce développement fut motivé par le besoin de
gérer et de stocker des quantités de données de plus en plus importantes, avec des vitesses de
traitement accélérées, sur des supports de plus en plus petits, et consommant de moins en moins
d’énergie. Cet essor est aujourd’hui un enjeu commercial important qui stimule l’industrie et la
recherche. En particulier, dans le domaine des mémoires non volatiles de type flash, la tendance à la
miniaturisation conduit à utiliser des tensions d’adressage de plus en plus basses, une épaisseur
d’oxyde réduite avec des temps de rétention toujours plus élevés. Malheureusement, ces objectifs
seront très difficiles à maintenir avec une technologie à grille flottante en polysilicium. Dans ce cadre,
l’utilisation de mémoires à nanocristaux de Si enfouis dans l’oxyde de grille, à la place de la grille
flottante, semble très prometteuse pour un fonctionnement à température ambiante. En effet, elle
permet de limiter et diminuer la perte de charge pour des épaisseurs d’oxyde de l’ordre du
nanomètre à la dizaine de nanomètres. En outre, s’ils fonctionnent avec un nombre réduit
d’électrons et donc de nanocristaux, ces composants peuvent mettre en évidence des effets
quantiques se manifestant à ces dimensions nanométriques. Le concept dit « NanoInside », permet
le développement d’une technologie hybride qui inclut des objets de taille nanométrique tout en
restant compatible avec la technologie CMOS. Ces objets permettront alors d’envisager des
applications « grand public », i.e. fonctionnant à température ambiante, du type mémoires flash de
nouvelle génération, dispositifs multi-bits, mémoires à un électron [Ref 1], interconnexions optiques
de circuits intégrés [Ref 2], dispositifs électroluminescents (DEL).
Plusieurs entreprises dans le monde travaillent sur l'intégration de nanocristaux de Silicium
dans l'électronique et la photonique (Atmel, Freescale, Intel, Samsung, ST Microelectronics,
Infineon…), mais aucun produit n’est actuellement sorti sur le marché. Comme nous croyons que
cette technologie a un très fort potentiel de développement, nous avons alors décidé de transférer le
fruit de 10 années de recherches au CEMES [Ref 3, Ref 4] et au LPCNO [Ref 5, Ref 6] pour créer une
formation à l’AIME destinée à initier les futurs ingénieurs aux développements les plus récents dans
les domaines de ces matériaux avancés et des nanotechnologies associées.
Le procédé « NANOCRYSTALS INSIDE » créé permet de synthétiser des nanocristaux de
silicium de taille inférieure à 5nm de diamètre par implantation ionique basse énergie (≤1keV)
dans un oxyde fin de SiO2 (<10nm). En partant d’un wafer de silicium, les étudiants effectuent toutes
les opérations de fabrication des composants (photolithographies, gravures chimiques et sèches,
oxydations thermiques, dépôts de couches minces de polysilicium et d’oxyde (<10nm), dopage,
synthèse des nanocristaux par implantation ionique très basse énergie (≤1keV) et recuit inerte et/ou
oxydant, métallisation). Ce procédé, basé sur 4 niveaux de masquage, permet de réaliser et
caractériser électriquement des composants mémoires à base de nanocristaux de silicium en une
semaine de formation seulement. In fine, le but est de montrer aux étudiants comment une
information peut être mémorisée avec des objets nanométriques de façon durable et conservée
même sans alimentation.
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I - DES MEMOIRES FLASH A GRILLE FLOTTANTE AUX MEMOIRES A NANO-CRISTAUX ?
La technologie Flash fonctionne essentiellement par stockage d’électrons dans une couche
mince de Poly-Silicium (poly-Si) dopée N, enfouie dans un oxyde et située sous une grille de contrôle
d’un transistor Métal Oxyde Semi-conducteur (MOS). Cette couche mince de poly-Si, déposée par
CVD et appelée «grille flottante», est électriquement isolée du canal et de la grille de contrôle par le
diélectrique (oxyde, nitrure de silicium,…) environnant.
(a)
(b)
(c)
Figure 1 : (a) Schéma en coupe d’un composant élémentaire d’une mémoire Flash (b) Principe de
fonctionnement d’une mémoire Flash : écriture et effacement de la mémoire, (c) caractéristiques
IDS (VGS) correspondant aux états b et c.
On distingue alors trois modes de fonctionnement de ce composant:
Premièrement, l’écriture qui consiste à injecter des charges venant du canal du semi-conducteur
dans la grille flottante. Actuellement, les tensions utilisées sont généralement supérieures à la
dizaine de volts, à cause des épaisseurs d’oxyde de contrôle et tunnel.
Deuxièmement, l’effacement qui consiste à éjecter vers le semi-conducteur les charges
précédemment stockées dans la grille flottante. La tension utilisée est du même ordre de
grandeur que pour l’opération précédente mais de signe opposé.
Troisièmement, la lecture qui se fait à une tension de grille intermédiaire qui permet de
connaître, par mesure du courant de drain à une tension drain source constante, l’état de charge
de la mémoire.
Les charges stockées induisent alors un décalage de la tension de seuil du composant (Figure 1).
Lorsque la cellule est effacée le canal est conducteur et le transistor est « ON ». Lorsque la mémoire
est écrite, le canal est fermé et le courant entre les deux électrodes source et drain est quasi-nul, et
le transistor est « OFF ».
Remplacement de la grille flottante :
Le remplacement de cette grille flottante continue par une grille granulaire présente de
nombreux avantages. La Figure 2 présente les différences entre la structure d’une mémoire Flash
actuelle et celle d’une mémoire à nanocristaux, telle que proposée par Tiwari et al [Ref 7].
Figure 2: Composant à grille flottante continue (a) et à grille flottante granulaire à nano-cristaux (b).
Alors qu’un seul défaut dans l’oxyde déchargera l’intégralité de la grille flottante, le même
défaut situé sous le plan de nanocristaux ne déchargera qu’un nombre limité de nano-cristaux. Il est
alors possible de réduire l’épaisseur d’oxyde tunnel et ainsi diminuer directement les tensions et
vitesses de programmation, ce qui aura pour conséquence supplémentaire d’abaisser le nombre de
défauts générés (e.g. SILC) et donc d’augmenter la fiabilité des composants. De plus, le nombre de
cycles d’écriture/effacement actuellement limité à 106 pourrait alors être augmenté d’un ou
plusieurs ordres de grandeur.
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D’un autre côté, l’oxyde d’injection doit demeurer suffisamment épais pour que la charge
reste stockée dans les nano-cristaux pendant une durée supérieure à celle imposée par les industriels
(typiquement 85% de la charge restante après 10 ans).
II - METHODE DE FABRICATION DES MEMOIRES A NANO-CRISTAUX :
Parmi toutes les techniques développées dans les dix dernières années, la synthèse par
implantation ionique basse énergie (ULE -IBS) est l'une des plus prometteuses. En effet, il a été
prouvé qu’elle permet de générer des réseaux auto-organisés de plans bi-dimensionnels de
nanocristaux de Si dans des couches minces de SiO2 à une distance de tunnel direct de l’interface
SiO2/Si [1]. En particulier, la fabrication par ULE-IBS est très attrayante en raison de sa capacité à
contrôler la taille et la position de la bande de nanocristaux, tout en restant compatibilité avec la
technologie CMOS standard. Dans la pratique, on réalise une implantation ionique de Si à forte dose
(généralement 1016 cm-2) à très faible énergie (généralement 1 keV) dans une couche de SiO2 très
fine (<10nm d'épaisseur). L’inconvénient majeur de la technique est indéniablement
l’endommagement de la cible durant le ralentissement des ions. Les dommages créés par
l’implantation peuvent être réparés (on parle alors de guérison) par un recuit thermique qui suit
l’implantation à T=900-1000°C sous atmosphère N2 et/ou N2/O2 [Ref 8].
II- 1 PROCEDE « NANO-INSIDE » :
Le procédé d’élaboration par ULE-IBS des nano-cristaux et des transistors MOS à nanocristaux de silicium proposé ici est schématisé sur la figure suivante :
Implantation Si+
1. Oxydation du Si
2. Ouverture oxyde
3. Oxydation sèche
eSiO2~7nm à 10nm
5. Recuit de synthèse
des ncs de Si
9. Dépôt SiO2
6. Dépôt poly-silicium
10. Ouverture des
contacts
7. Gravure poly & SiO2
11. Métallisation
4. Implant. basse énergie
E=1keV, d=1x1016 cm-2
8. Diffusion phosphore
12. Gravure métal
+ poly-Si et SiO2 backside
Figure 3: étapes du procédé de réalisation des transistors à nano-cristaux de Silicium.
Il comporte 12 étapes technologiques correspondantes à seulement 4 masques de
photolithographie. Les verrous technologiques à faire sauter, pour développer le procédé,
concernaient essentiellement les étapes 3, 4, 5 et 8, ce qui revient à maitriser : l’oxydation sèche de
fine couche de SiO2 <10nm, l’implantation ionique basse énergie (<1keV), le recuit de synthèse en
milieu légèrement oxydant, la diffusion du phosphore dans une très fine couche de SiO2. Des
simulations et des expériences nous ont permis de valider les meilleurs paramètres à utiliser pour la
réalisation des composants de type mémoires MOS. En particulier, nous avons travaillé sur le dopage
de la grille par le phosphore, l’épaisseur de poly-silicium en relation avec les caractéristiques cibles
de nos composants, l’épaisseur de SiO2 ainsi que sa qualité diélectrique, la dose d’implantation… Cela
débouche sur un procédé fonctionnel qui est maintenant utilisé par les étudiants lors de leur
formation en salle blanche à l’AIME.
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Des plaquettes ont alors été réalisées par les étudiants selon les conditions suivantes:
implantation ionique de Si (E=1 keV, dose=1x1016 at/cm2) dans une couche de SiO2 de 7 nm sur un
substrat de Si de type P (1016 at/cm3) et recuits à 950°C sous N2 durant 90 min et 950°C sous N2 +
6.5%O2 durant 60 min.
II - 2 PROPRIETES STRUCTURALES DES NANO-CRISTAUX DE SI DANS SIO2 :
Les Figure 4a, b, c, d présentent les caractéristiques structurales des composants réalisés par les
étudiants :
Figure 4: (a) Image en section transerve par microscopie électronique haute résolution d’un nanocristal de
Silicium dans SiO2. (b) Schéma d’un transistor MOS à base de nanocristaux de Silicium dans SiO2 (c) Image en
section transerve du plan de nanocristaux synthétisé à basse énergie => localisation (d) Image en vue plane
par microscopie électronique d’une population de nanocristaux de Silicium dans SiO2
II-3 PROPRIETES ELECTRIQUES DES NANO-CRISTAUX DE SI DANS SIO2 :
Les étudiants réalisent alors deux types de caractéristiques :
1 - Des caractéristiques « classiques » (e.g. ID(VGS), IDS(VDS), C(V)…), sur des composants de
type transistors et des capacités MOS reliés à un analyseur paramétrique de semi-conducteurs. Ces
caractéristiques leurs permettent d’obtenir les valeurs de mobilité, de gain, d’épaisseur d’oxyde, de
densité de pièges d’interface, de tension Flat/Bande VFB, tension de seuil VT...
2 - Des caractéristiques « mémoires » pour lesquelles a été développé un tout nouveau banc
de caractérisation inspiré du montage d’Ohzone et al. [Ref 9]. Il permet de tester les caractéristiques
de rétention, d’endurance, de fenêtre mémoire…
(a)
(b)
(c)
Figure 5: (a) banc de mesure des mémoires, de gauche à droite la testeuse sous pointes,
l’alimentation, le GBF et l’oscilloscope numérique. (b) schéma électrique du montage pour mesurer
les cycles écriture/effacement (E/W), (c) VG et VS obtenus par ce montage (sinusoïdes) observés sur
l’oscilloscope numérique.
Les puces élémentaires ont alors été soit positionnées sur un testeur sous pointe, soit
montées en boîtiers (TO5) et ont été testées à l’aide du banc de manipulations de test des mémoires
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comportant un GBF (générateur basse fréquence), une alimentation U/I et un oscilloscope
numérique (Figure 5a). La figure suivante présente les caractéristiques mémoires des composants :
2
1,8
ΔVT =f(T)
1,6
1,4
VGS=±20V
VDS=0,2V
1er cycle en T
2nd cycle en T
1,2
ΔVT (V)
TCC
f=75Hz
30°C
1
0,8
0,6
85°C
0,4
(i)
0,2
0
25
35
45
55
65
75
85
95
Température (°C)
Figure 6: (f) ID(VGS) du transistor MOS pour une tension de grille alternative VGS de 20Vcc chargeant et
déchargeant les nanocristaux. (g) Évolution de la fenêtre mémoire ∆VT(V) en fonction de la fréquence
(h) Endurance de la mémoire à f=75Hz, pour 106 cycles W/E à température ambiante et pour
différentes VG=+/- 20, 15 et 10, (i) évolution de la fenêtre mémoire en fonction de la température.
La Figure 6f présente les caractéristiques ID=f(VGS) obtenues lors d’une mesure d’un cycle
d’écriture/effacement à VGS=+/-20V cc à une fréquence de 103,5 Hz. Le décalage en tension, nommé
fenêtre mémoire ΔVT, reflète la charge totale formée par les électrons dans les nanocristaux. Le test
appliqué à un composant identique ne comportant aucun nanocristaux ne présente aucun décalage
de tension VGS.
La Figure 6g présente l’évolution de cette fenêtre mémoire ΔVT en fonction de la fréquence f variant
entre 1Hz et 100kHz pour VG = ±20V, VDS=0.2V. Cette figure montre que dans ces conditions le ΔVT
maximal est d’environ 0.5V obtenu pour une fréquence d’environ 75 Hz, à VG = ±20V. Il demeure
ensuite en très légère décroissance jusqu’à environ 10kHz pour retrouver à 1MHz le niveau f=1Hz. On
peut alors estimer qu’il s’agit là de la fréquence maximale d’utilisation de cette mémoire est
d’environ 1MHz.
Nous avons alors fixé la fréquence donnant la fenêtre mémoire maximale (f=75Hz) et fait
subir au composant un test d’endurance d’environ 106 cycles d’effacement/écriture (E/W). La Figure
6h montre que la fenêtre mémoire reste constante sur l’ensemble des cycles effectués aux différents
VGS utilisées +/-10, +/-15, +/-20V respectivement. Elle montre en outre que le ΔVT augmente
proportionnellement à la tension de grille. De plus, l’extrapolation de ces courbes à 10 ans de
fonctionnement montre que la fenêtre mémoire reste supérieure à 85% de sa valeur initiale.
Enfin, la Figure 6i présente l’évolution de la fenêtre mémoire du composant précédent soumis à 106
cycles d’E/W en fonction de la température allant de T=30°C à 80°C. Cette courbe montre que la
fenêtre mémoire diminue à mesure que la température augmente mais qu’elle reste non nulle même
à T=85°C.
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III - FORMATIONS UTILISATRICES :
Le public ciblé par ce stage est hétérogène tant par la provenance et le niveau (IUT, Licence, Masters,
Ingénieurs, Formation continue,…) que par la dominante de la formation (électronique, physique,
matériaux,…).
IV - UN PROJET EVOLUTIF :
Cette technologie est vouée à se développer puisqu’elle est en lien direct avec la recherche
menée au CEMES et au LPCNO par plusieurs chercheurs, maitre de conférences et doctorant. Par
exemple, nous implémenterons bientôt dans ce stage l’implantation ionique basse énergie couplée à
la technologie STENCIL [Ref 6] développée par le LPCNO/CEMES et l’EPFL et permettant de localiser
la synthèse de nanocristaux. Le but ultime sera de ne fabriquer qu’une seule nanoparticule dans la
grille en contrôlant au mieux sa taille et sa position. Puis, des applications optiques pourront naître
en utilisant l’émission des ces nanocristaux de silicium dans le visible.
V - CONCLUSION :
Nous avons créé une formation pratique à l’AIME nommé « NANOCRYSTALS INSIDE » qui
permet la synthése de nanocristaux de silicium par implantation ionique basse énergie (≤1keV) dans
un oxyde SiO2 ultra-fin (<10nm). Les étudiants utilisent alors un procédé basé sur 4 niveaux de
masquage pour réaliser des composants mémoires de type N à grille polysilicium auto-alignée. Le
procédé peut être réalisé en 8 demi-journées où les étudiants effectuent, les différentes
caractérisations physique (épaisseurs des couches, résistivité, profondeur de jonction), et les
différents tests électriques des structures réalisées: composants élémentaires (diodes, résistances,
capacités et transistors MOS) et des circuits intégrés mémoires (lecture, écriture et effacement,
endurance, rétention…). Les caractéristiques obtenues montrent que les composants réalisés par
les étudiants satisfont aux critères que l’industrie microélectronique impose à une mémoire,
i.e. de conserver l’information stockée pendant 10 ans en gardant typiquement 85% de la
charge initiale.
REFERENCES:
Ref 1K. Yano, T. Ishii, T. Hashimoto, T. Kobayashi, F. Murai, and K. Seki IEEE Trans. Electron devices ED 41,
1628 (1994)
Ref 2 D.A.B. Miller “Physical reason for optical interconnect, Journal of Optoelectronics, 1997, Vol11, pp.155168.
Ref 3 C. Bonafos, M. Carrada, N. Cherkashin, H. Coffin, D. Chassaing, G. Ben Assayag, A. Claverie, T. Müller K.
H. Heinig, M. Perego, M. Fanciulli, P. Dimitrakis, and P. Normand, J. Appl. Phys. 95, 5696 (2004).
Ref 4 P. Normand, P. Dimitrakis, E. Kapetanakis, D. Skarlatos, K. Beltsios, D. Tsoukalas, C. Bonafos, H. Coffin,
G. Benassayag, A. Claverie, V. Soncini, A. Agarwal, Ch. Sohl, and M. Ameen, Microelectron. Eng. 73–74, 730
(2004).
Ref 5 C. Dumas, J. Grisolia, G. BenAssayag V. Paillard, J. Brugger et al. Phys. Stat. Sol. (a) 204, 487-491 (2007).
Ref 6 C. Dumas (2008) : Synthèse par implantation ionique, adressage, caractérisations électriques et
optiques d’un nombre réduit de nanocristaux de Si dans SiO2. Institut National des Sciences Appliquées de
Toulouse : http://eprint.insa-toulouse.fr/archive/00000248/
Ref 7 Tiwari S, Rana F, Hanafi H I, Hartstein A, Crabbe E F and Chan K 1996 Appl. Phys. Lett. 68 1377
Ref 8 Normand P et al 2001 Nucl. Instrum. Methods Phys. Res. B 178 74
Ref 9 Erase/Write Cycle Tests of n-MOSFET’s with Si-Implanted Gate-SiO2 -Takashi Ohzone, Toshihiro
Matsuda, and Takashi Hori, Senior Member, IEEE IEEE Transactions on electron devices, Vol. 43, No 9, Sept.
1996
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