ARM Cortex M1 - Conception système
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Descriptif de Formation - Ref:004735A - 16/04/2017 ARM Cortex M1 - Conception système 4 jours OBJECTIFS Cette formation traite en détails les particularités des cœurs ARM, aussi bien logiciel que matériel dans le but de facilité la mise en oeuvre de cœurs Cortex-M1. Elle est destiné aux : Ingénieurs logiciel qui veulent non seulement obtenir des détails sur la façon d’écrire un logiciel pour processeur ARM Cortex-M1, mais qui souhaitent également comprendre l’implémentation matériel des cœurs au sein d’un microcontrôleur PRÉREQUIS Ingénieurs matériel qui ont besoin de comprendre comment concevoir des systèmes basés sur ARM Une compréhension de base des microprocesseurs et Cortex-M1 mais également être capable de microcontrôleurs est utile mais non indispensable comprendre les bases de la programmation logicielle Une compréhension de base de la logique numérique est utile sur ces plates-formes mais non indispensable Une compréhension de base de la programmation en assembleur ou en langage C est utile mais non indispensable FORMATIONS CONNEXES Des notions sur les cœurs ARM sont utiles mais non indispensables ARM Cortex M0/M0+ - Conception système ARM Cortex M3 - Conception système CONFIGURATIONS ARM Cortex M4 - Conception système Pour les formations sur site, les travaux pratiques peuvent etre effectués sous les environnements suivants : Keil DS-5, Keil PARTENAIRES µVision, ou IAR Workbench Mapping mémoire fixe CHAPITRES Privilèges, Modes et Stacks Memory Protection Unit INTRODUCTION A L'ARCHITECTURE ARM Gestion d’interruption Présentation des architectures ARM Nested Vectored Interrupt Controller (NVIC) Profiles A, R et M Gestion de la consommation Evolution du jeu d'instructions ARM INTRODUCTION AU CORTEX-M1 Modèle du programmeur Debug INTRODUCTION AUX OUTILS DE DEVELOPPEMENT Compilateur RVCT MVD Training - 106 avenue des guis - 31830 Plaisance du Touch - France Tel : +33 (0) 5 62 13 52 32 - Fax : +33 (0) 5 61 06 72 60 - www.mvd-training.com SIRET : 510 766 066 00029 - Identifiant TVA : FR 74510766066 - NAF : 8559A Déclaration d’activité enregistrée sous le n° 73 3105366 31 auprès du Préfet de région de Midi-Pyrénées 1 Descriptif de Formation - Ref:004735A - 16/04/2017 Keil DS-5 Reset et initialisation Keil µVision Compilation et debug d’une image JTAG run control unit Les veneers de branchements longs LE COEUR CORTEX-M1 Travaux pratiques : adaptation de la librairie C, gestion Pipeline et chemin de données d’interruption Tampon d’écriture DEBUG INTRUSIF Bit-banding Les fonctionnalités de debug du Cortex-M4 Timer système Mode Monitor Etat, privilèges et piles Fonctionnalités de Breakpoint Bloc de control système Fonctionnalités du Data Watchpoint Option de débug Registres du DWT JEU D’INSTRUCTION THUMB-2 Port AHB Instructions de manipulation de données SPECIFICATION D’INTERCONNEXION AMBA 3.0 Instructions de branchement et de control de flot Intérêt de la spécification Instructions d’accès mémoire Exemple typique de système basé sur l’interconnexion AMBA Instructions générant des exceptions Différences entre AMBA 2.0 et AMBA 3.0 Accès aux registres spéciaux AHB – ADVANCED HIGH PERFORMANCE BUS Barrières d’accès mémoire et de synchronisation Décodage d’adresse centralise Travaux pratiques : introduction au Cortex-M1 Address gating logic INTERRUPTIONS Arbitrage de bus, parcage de bus Entrée et sortie d’interruption, chronogrammes Transactions data simple Tail chaining Transferts séquentiels Pre-emption et temps de réponse Réponse de type retry Priorité des interruptions Réponse de type split Configurations d’implémentations des interruptions, impact sur la Spécification AHB-Lite taille du cœur APB – ADANCED PERIPHERAL BUS EXCEPTIONS Chronogramme de lecture Comportement des exception, sortie d’exception Chronogramme d’écriture Exceptions non-masquables Interconnexion AHB vers APB Privilèges, modes et piles Nouvelles fonctionnalités de l’APB 3.0 Escalade de faute INTEGRATION Table de vecteurs Intégration fonctionnelle TYPES DE MEMOIRES Horloges Types de mémoires, restriction des lectures / écritures multiples Reset Ordre des accès des mémoires Device et Normal Interfaces AHB et Debug Ordre des accès Synthèse, placement et routage Barrières mémoire Sign-Off DEVELOPPEMENT LOGICIEL EMBARQUE POUR CORTEX-M1 IMPLEMENTATION Positionnement de code, données, piles et tas dans le mapping Flot d'implémentation mémoire ; scatterloading Options de configuration Adaptation de la librairie C standard pour une cible donnée Validation du RTL NOTES Les supports de cours seront fournis sur papier à chaque participant pendant la formation MVD Training - 106 avenue des guis - 31830 Plaisance du Touch - France Tel : +33 (0) 5 62 13 52 32 - Fax : +33 (0) 5 61 06 72 60 - www.mvd-training.com SIRET : 510 766 066 00029 - Identifiant TVA : FR 74510766066 - NAF : 8559A Déclaration d’activité enregistrée sous le n° 73 3105366 31 auprès du Préfet de région de Midi-Pyrénées 2 Descriptif de Formation - Ref:004735A - 16/04/2017 CONTACT Tel : 05 62 13 52 32 Fax : 05 61 06 72 60 [email protected] MVD Training - 106 avenue des guis - 31830 Plaisance du Touch - France Tel : +33 (0) 5 62 13 52 32 - Fax : +33 (0) 5 61 06 72 60 - www.mvd-training.com SIRET : 510 766 066 00029 - Identifiant TVA : FR 74510766066 - NAF : 8559A Déclaration d’activité enregistrée sous le n° 73 3105366 31 auprès du Préfet de région de Midi-Pyrénées 3
