ARM Cortex A8 - Conception système
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Descriptif de Formation - Ref:004753A - 16/04/2017 ARM Cortex A8 - Conception système 4 jours OBJECTIFS Cette formation traite en détails les particularités des cœurs ARM, aussi bien logiciel que matériel dans le but de facilité la mise en oeuvre de cœurs Cortex-A8. Elle est destiné aux : Ingénieurs logiciel qui veulent non seulement obtenir des détails sur la façon d’écrire un logiciel pour processeur ARM Cortex-A8, mais qui souhaitent également comprendre l’implémentation matériel des cœurs au sein d’un microcontrôleur Ingénieurs matériel qui ont besoin de comprendre comment concevoir des systèmes basés sur ARM PRÉREQUIS Une compréhension de base des microprocesseurs et microcontrôleurs est utile mais non indispensable Cortex-A8 mais également être capable de Une compréhension de base de la logique numérique est utile comprendre les bases de la programmation logicielle mais non indispensable sur ces plates-formes Une compréhension de base de la programmation en assembleur ou en langage C est utile mais non indispensable Des notions sur les cœurs ARM sont utiles mais non FORMATIONS CONNEXES ARM Cortex A5 - Conception système indispensables CONFIGURATIONS ARM Cortex A9/A9MP - Conception système Pour les formations sur site, les travaux pratiques peuvent être effectués sous les environnements suivants : Keil DS-5, Keil PARTENAIRES µVision, ou IAR Workbench Thumb-2EE instruction set, replacement of Jazelle CHAPITRES Program Status register Exceptions INTRODUCTION TO CORTEX-A9 Block diagram ARMv7-A architecture System control coprocessor Configurable options THUMB-2 INSTRUCTION SET Operating modes General points on syntax ARM instruction set Data processing instructions Thumb-2 instruction set Branch and control flow instructions MVD Training - 106 avenue des guis - 31830 Plaisance du Touch - France Tel : +33 (0) 5 62 13 52 32 - Fax : +33 (0) 5 61 06 72 60 - www.mvd-training.com SIRET : 510 766 066 00029 - Identifiant TVA : FR 74510766066 - NAF : 8559A Déclaration d’activité enregistrée sous le n° 73 3105366 31 auprès du Préfet de région de Midi-Pyrénées 1 Descriptif de Formation - Ref:004753A - 16/04/2017 Memory access instructions Clock domains, CLK, PCLK, ATCLK Exception generating instructions Using clock enable to determine the ratio between input clock and If...then conditional blocks operation clock Stack in operation Reset domains, power-on reset, debug and ETM reset Exclusive load and store instructions Power control, dynamic power management Accessing special registers Wait For Interrupt architecture Coprocessor instructions Debugging the processor while powered down Memory barriers and synchronization LEVEL 1 CACHE Interworking ARM and Thumb states Cache organization INSTRUCTION PIPELINE Virtual indexing, physical tagging Superscalar pipeline operation Hash Virtual Address Buffer Studying how instructions are processed step by step Hardware support for virtual aliasing conditions Instruction cycle timing Parity protection Branch prediction mechanism, BTB and GHB usage Write buffer Guidelines for optimal performance L1 caches software read for debug purposes Return stack LEVEL 2 CACHE Instruction Memory Barrier Cache organization Prefetch queue flush Physical indexing, physical tagging NEON TECHNOLOGY L2 cache transfer policy Overview of the NEON media coprocessor Parity / ECC protection 10-stage NEON pipeline, processing pipelines, load/store pipeline Write buffer Data types L2 Preload Engine [PLE] NEON instruction set START, STOP and CLEAR commands VFPv3 architecture L2 cache software read for debug purposes General purpose registers CORESIGHT DEBUG UNIT NEON vectorizing compiler support Coresight specification overview NEON coding examples CP14 and memory-mapped registers, utilization of an APB slave UNALIGNED DATA AND MIXED-ENDIAN DATA SUPPORT interface Understanding how unaligned word transfers are handled APB port access permissions Setting the endian mode for data transfers through CPSR[E] Embedded core debug Understanding how the bus interface unit re-orders bytes when a Invasive debug : breakpoints and watchpoints big endian transfer is performed Vector catch MEMORY MANAGEMENT & PROTECTION Debug exception Introduction to page management External debug interface V7 virtual memory architecture, 16-MB supersection support Understanding how the Debug unit, the Embedded Trace Understanding protection domains Macrocell and the Cross-Triggering Interface interact TLB reload mechanism CORESIGHT EMBEDDED TRACE MACROCELL TLB lockdown Overview Page table in trusted and untrusted worlds Exporting the compressed trace information TLB software read for debug purposes Benefits of an Embedded Trace Buffer Abort exception management, syndrome registers Defining trace trigger conditions Imprecise aborts Context ID tracing TRUSTZONE Instrumentation instructions TrustZone conceptual view THE PERFORMANCE MONITOR UNIT Secure to non secure permitted transitions Event counting principle Related CP15 registers Configuring the 4 event counters L1 and L2 secure state indicators, memory partitioning Event selection HARDWARE IMPLEMENTATION AXI PROTOCOL MVD Training - 106 avenue des guis - 31830 Plaisance du Touch - France Tel : +33 (0) 5 62 13 52 32 - Fax : +33 (0) 5 61 06 72 60 - www.mvd-training.com SIRET : 510 766 066 00029 - Identifiant TVA : FR 74510766066 - NAF : 8559A Déclaration d’activité enregistrée sous le n° 73 3105366 31 auprès du Préfet de région de Midi-Pyrénées 2 Descriptif de Formation - Ref:004753A - 16/04/2017 Topology : direct connection, multi-master, multi-layer PL300 AXI interconnect Cortex-A8 external memory interface, ID encoding Exclusive ressource management Separate address/control and data phases APB AXI channels, channel handshake Address decoding stages Transaction ordering, out of order transaction completion APB interconnect Read and write burst timing diagrams APB in AMBA3 NOTES Les supports de cours seront fournis sur papier à chaque participant pendant la formation CONTACT Tel : 05 62 13 52 32 Fax : 05 61 06 72 60 [email protected] MVD Training - 106 avenue des guis - 31830 Plaisance du Touch - France Tel : +33 (0) 5 62 13 52 32 - Fax : +33 (0) 5 61 06 72 60 - www.mvd-training.com SIRET : 510 766 066 00029 - Identifiant TVA : FR 74510766066 - NAF : 8559A Déclaration d’activité enregistrée sous le n° 73 3105366 31 auprès du Préfet de région de Midi-Pyrénées 3
