T - Electronique

Electronique Numérique par A. OUMNAD
1
A. Oumnad
2
Chapitre I: LE CIRCUIT RC EN REGIME TRANSITOIRE
Table des matières
Chapitre I:
LE CIRCUIT RC EN REGIME TRANSITOIRE................................................................. 5
I.1 Circuit RC Passe bas, réponse à un échelon ............................................................................ 5
I.2 Circuit RC Passe bas, Réponse à un rectangle ........................................................................ 5
I.3 Circuit RC Passe haut, réponse à un échelon .......................................................................... 6
I.4 Circuit RC Passe haut, Réponse à un rectangle ...................................................................... 7
I.5 Ampli-Op en mode de saturation ................................................................................................ 9
I.5.1
Comparateur à seuil unique .................................................................................................. 9
I.5.2
Comparateur à deux seuils : Trigger de Schmitt.........................................................10
I.6 Multivibrateur astable....................................................................................................................11
I.7 Montage monostable.......................................................................................................................12
I.8 Le Timer 555 ......................................................................................................................................13
I.8.1
Utilisation en ASTABLE .........................................................................................................14
I.8.2
Utilisation en monostable .....................................................................................................15
Chapitre II: COMPOSANTS EN COMMUTATION ..............................................................................18
II.1 Caractéristiques statiques d'un commutateur ....................................................................18
II.2 Caractéristiques dynamiques d'un commutateur ..............................................................18
II.3 La diode en commutation .............................................................................................................19
II.3.1 Comportement dynamique d’une diode.........................................................................20
II.4 Transistor bipolaire en commutation .....................................................................................20
II.4.1 Caractéristiques dynamiques .............................................................................................23
II.4.2 Commande dynamique d'un transistor de commutation .......................................24
II.4.3 Application : Multivibrateur Astable ...............................................................................25
II.5 Transistor MOS à enrichissement .............................................................................................27
II.5.1 Convention d’orientation des courants ..........................................................................27
II.5.2 Blocage (canal n): VGS < VTH .................................................................................................28
II.5.3 Conduction (canal n) : VGS > VTH........................................................................................28
Chapitre III: FAMILLES DES CIRCUITS LOGIQUES...........................................................................29
III.1
Notations (abréviations de termes anglo-américains) ................................................29
III.2
Model fonctionnel simplifié d'une porte logique............................................................30
III.3
Nomenclature commerciale des circuits ............................................................................30
III.4
Famille TTL (Transistor Transistor Logique) .................................................................33
III.4.1
Variantes de la famille TTL ..............................................................................................33
III.4.2
Alimentation et température de fonctionnement :................................................33
III.4.3
Série TTL standard ..............................................................................................................34
III.4.4
Niveaux logiques de la famille TTL Standard...........................................................35
III.4.5
Immunité au bruit :..............................................................................................................36
III.4.6
Courant d'entrée Ii de la porte standard....................................................................36
III.4.7
Courant de sortie Io de la porte standard..................................................................37
III.4.8
Sortance (Fan out) ...............................................................................................................37
III.4.9
Courant de court circuit ....................................................................................................37
III.4.10 Courant d'alimentation et puissance consommée .................................................38
III.4.11 Temps de propagation .......................................................................................................38
III.4.12 Portes à sortie collecteur ouvert (OC : Open Collector) ......................................38
III.4.13 Porte à sortie 3 états (tri-state) .....................................................................................39
III.4.14 Porte à entrée Trigger de Schmitt .................................................................................39
III.4.15 Variante TTL Schottky ou TTL-S....................................................................................40
Electronique Numérique par A. OUMNAD
III.4.16 Variante TTL Low Pwer Schottky ou TTL-LS ...........................................................41
III.4.17 Variantes TTL avancée AS et ALS ..................................................................................41
III.4.18 Variante TTL-F ou TTL Fast .............................................................................................41
III.4.19 Performances typiques de la technologie bipolaire ..............................................42
III.4.20 Caractéristiques de sortie de quelque famille TTL ................................................42
III.5
Les Familles CMOS (Complementary MOS) ......................................................................43
III.5.1
Série 4000................................................................................................................................43
III.5.2
Porte analogique...................................................................................................................45
III.5.3
Série High speed CMOS : HC, HCT, AHC et AHCT ....................................................48
III.5.4
Caractéristiques typiques des technologies CMOS et HCMOS ..........................48
III.5.5
La Technologie BiCMOS : BCT et ABT..........................................................................49
III.5.6
Familles Low voltage ..........................................................................................................51
III.5.7
Positions comparées des familles logiques...............................................................52
Chapitre IV: CIRCUITS COMBINATOIRES USUELS ..........................................................................53
IV.1
Les multiplexeurs .........................................................................................................................53
IV.1.1
Choix d'une voie (entrée) parmi N ...............................................................................53
IV.1.2
Choix d'un mot parmi N ...................................................................................................53
IV.1.3
Exemple de multiplexeur du commerce ....................................................................55
IV.2
Les démultiplexeurs ....................................................................................................................55
IV.2.1
Démultiplexeur 1 parmi 4 ................................................................................................55
IV.2.2
Les décodeurs ........................................................................................................................56
IV.2.3
Exemple de démultiplexeur du commerce ...............................................................56
IV.3
Les comparateurs .........................................................................................................................57
IV.3.1
Comparateurs du commerce ...........................................................................................57
IV.4
Les additionneurs.........................................................................................................................59
IV.4.1
Additionneurs à propagation de la retenue ..............................................................59
IV.4.2
Additionneur à retenue anticipée. ................................................................................60
IV.4.3
Additionneurs du commerce...........................................................................................60
IV.5
Unité arithmétique et logique (ALU) ...................................................................................61
IV.6
Décodeurs BCD-7 segments .....................................................................................................61
IV.6.1
Pilotage des afficheurs .......................................................................................................63
IV.6.2
Pilotage des afficheurs Anode commune. ..................................................................63
IV.6.3
Pilotage des afficheurs Cathode commune. ..............................................................64
IV.6.4
Décodeur BCD-7 segments du commerce .................................................................64
Chapitre V: CIRCUITS SEQUENTIELS USUELS .................................................................................66
V.1 Les Bascules ........................................................................................................................................66
V.1.1 La Bascule RS .............................................................................................................................66
V.1.2 La Bascule RSH ..........................................................................................................................66
V.1.3 La Bascule JK et JKH ................................................................................................................66
V.1.4 La Bascule réagissant sur front d’horloge .....................................................................67
V.1.5 Bascule JK réagissant au front descendant ...................................................................67
V.1.6 Exemple de détecteur de Front ..........................................................................................68
V.1.7 Bascule RS Maître Esclave ....................................................................................................68
V.1.8 Bascule JK Maître Esclave .....................................................................................................69
V.1.9 Bascule D ......................................................................................................................................69
V.1.10 Les entrés de forçage CLear et Preset .........................................................................69
V.2 Les registres........................................................................................................................................70
V.2.1 Les registres à réaction sur fronts ....................................................................................70
V.2.2 Les Registres Latches .............................................................................................................71
V.3 Les registres à décalage .................................................................................................................71
3
4
Chapitre I: LE CIRCUIT RC EN REGIME TRANSITOIRE
V.3.1 Registres à décalage entrée parallèle sortie parallèle..............................................72
V.4 les compteurs .....................................................................................................................................73
V.4.1 Les compteurs Asynchrones................................................................................................73
V.4.2 Les Décompteurs Asynchrones ..........................................................................................74
V.4.3 Les Compteurs/Décompteurs Asynchrones.................................................................75
V.4.4 Comptage incomplet ...............................................................................................................76
V.4.5 Mise en cascade des compteurs Asynchrone ...............................................................76
V.4.6 Les compteurs Synchrones ..................................................................................................77
Chapitre VI: LES MEMOIRES .....................................................................................................................82
VI.1
Les différents types de mémoire ...........................................................................................82
VI.1.1
Mémoire vive ou RAM ........................................................................................................82
VI.1.2
Mémoire Morte ou ROM ....................................................................................................82
VI.1.3
Mémoire MORTE PROGRAMMABLE ou PROM ...................................................................82
VI.1.4
Mémoire morte reprogrammable ou EPROM ..........................................................83
VI.1.5
Mémoire MORTE EFFAÇABLE électriquement ou EEPROM ......................................83
VI.1.6
Mémoire FLASH ....................................................................................................................83
VI.1.7
Cellule statique d'une mémoire vive............................................................................83
VI.1.8
Organisation matricielle ....................................................................................................84
VI.1.9
Cellule dynamique d'une mémoire vive .....................................................................85
VI.1.10 Cellule d'une mémoire ROM ............................................................................................86
VI.1.11 Cellule d'une mémoire PROM .........................................................................................87
VI.1.12 Cellule d'une mémoire EPROM et EEPROM..............................................................88
VI.2
Organisation par mot ..................................................................................................................88
VI.2.1
Capacité d'une mémoire....................................................................................................89
VI.2.2
Entrée de sélection de boîtier .........................................................................................89
VI.2.3
Augmentation de capacité mémoire par association de plusieurs boîtiers89
Electronique Numérique par A. OUMNAD
Chapitre I:
5
LE CIRCUIT RC EN REGIME TRANSITOIRE
I.1 Circuit RC Passe bas, réponse à un échelon
L'équation de toute charge ou décharge d'une capacité peut
s'écrire sous la forme suivante.
V ( t ) = V∞ − ( V∞ − V0 )e
−
Vs
Ve
R
t
C
τ
Ve
Dans notre cas V∞=E, Vo=0, τ=RC : Constante de temps.
E
Vs ( t ) = E ( 1 − e
−
t
τ
)
τ est le temps que met le signal Vs pour atteindre 63%
de sa valeur finale,
Vs
t
t=0
E
en Effet : Vs(τ) = E(1-e-τ/τ) = E(1-1/e) = 0,63E
t
t=0
Figure I-1 : Réponse à un échelon d'une cellule RC
passe bas
I.2 Circuit RC Passe bas, Réponse à un
rectangle
Ve
• t ∈ [to,t1[ ⇒ Charge de la capacité
E
Vs(t)=E(1-e-t/τ) (to origine du temps)
• t > t1 ⇒ Décharge de la capacité Vs = Vo e-t/τ
to
(t1 Origine du temps) Vo = E(1 - e-T/τ )
E
Vo
Exercice : 1)
On considère un circuit RC passe bas avec R=10k et
C=100nF.
On applique le signal d'entrée représenté ci-dessous.
Ve
10V
T
t
Vs
to
t1
t
Figure I-2 : Réponse à un rectangle d'une cellule
RC passe bas
2ms
t
-5V
t1
3ms
Dessiner le signal de sortie et calculer ses valeurs aux instants remarquables.
Chapitre I: LE CIRCUIT RC EN REGIME TRANSITOIRE
6
I.3 Circuit RC Passe haut, réponse à un échelon
Ce circuit est régit par la relation Ve = Vc + Vs.
Avant l'instant to, on est dans l'état de repos. Aucun
courant ne circule dans le circuit car il ne peut y avoir
de courant continu (de repos) qui circule dans une
capacité. Donc on peut affirmer que Vs = RI = 0.
Comme Ve=0, donc Vc=0 (capacité vide)
A partir de l'instant to, Ve passe à E, la capacité se
charge exponentiellement vers E à travers R. Vc est
représentée en pointillé sur la figure.
Vc n'est pas la tension de sortie de ce montage.
C'est Vs qui l'est. Mais nous savons que Vs = Ve – Vc.
Une soustraction graphique donne la courbe de Vs
représentée sur la figure.
On remarque que le front de tension que nous
avons appliqué d'un coté de la capacité à l'instant to,
s'est retrouvé de l'autre coté de la capacité avant
d'être suivi par un transitoire.
Vc
C
R
Ve
Vs
Ve
E
t
to
E
Vc
Vs
Une capacité transmet les fronts de tension
to
t
Après le front de tension, il n'est pas toujours trivial de Figure I-3 : Réponse à un échelon d'une cellule RC passe
haut
déterminer l'allure de la tension de sortie Vs.
Le front de tension est suivi par phase transitoire qui correspond à la charge de la capacité. A la fin
du transitoire, le circuit se retrouve dans un état de repos. On peut affirmer que Vs va évoluer
exponentiellement vers sa valeur de repos qui reste à déterminer.
La règle est simple: à la fin du transitoire (état de repos) on peut affirmer que le courant I qui
circule dans le circuit RC est nul. La tension RI aux bornes de la résistance est nulle, donc les tensions
aux deux extrémités de la résistance sont les mêmes. On peut donc affirmer que, au repos Vs = 0.
Maintenant que nous avons l'allure de Vs, il est très simple de déterminer l'équation de la partie
exponentielle.
Vs(0) = E, Vs(∞)=0 , on applique V ( t ) = V ∞ − ( V ∞ − V 0 )e
V s ( t ) = 0 − ( 0 − E )e
−
t
τ
V s ( t ) = Ee
−
t
τ
−
t
τ
et on obtient :
Electronique Numérique par A. OUMNAD
7
I.4 Circuit RC Passe haut, Réponse à un rectangle
• t < to → état de repos, Vs = 0 (son état de repos)
• t = to → la capa transmet le front, Vs passe à E
• t > to → Transitoire, Vs tend vers 0
Vs ( t ) = Ee
−
Ve
E
t
τ
•
• t = t1 → la capa transmet le front descendant. Vs qui
était arrivé à la valeur V1 passe à la valeur V2=V1-E
• V1 = Ee
−
T
τ
, V 2 = V 1 − E = Ee
−
T
τ
 −T

− E = E  e τ − 1 


• t > t1 → transitoire, Vs revient vers son état de repos 0
•
•
Vs ( t ) = V2e
T
−
to
t
t1
E
Vs
Vc
V1
t
t
τ
V2
Figure I-4 : Réponse à un rectangle d'un circuit RC passe
haut
Dans le cas ou le signal Ve est un signal carré périodique, le signal de sortie est centré. La
composante continue est arrêtée par la capacité. La forme du signal dépend de τ = RC :
•
τ faible : le montage fonctionne en dérivateur, le signal de sortie est constitué d'aiguilles à la place
des fronts de tension du signal d'entrée.
Signal d'entrée
Signal de sortie
Figure I-5 : RC passe haut, réponse à un signal carré (RC faible)
•
τ grand : Le signal de sortie reste carré (il est très légèrement déformé) mais
composante continue (centré).
Signal d'entrée
Signal de sortie
Figure I-6 : RC passe haut, réponse à un signal carré (RC grand)
il est débarrassé de sa
Chapitre I: LE CIRCUIT RC EN REGIME TRANSITOIRE
8
Exercice : 2)
On considère un circuit RC passe haut avec R=10k et C=100nF.
On applique le signal d'entrée représenté ci-dessous.
Ve
10V
C
R
Ve
2ms
t
-5V
3ms
Dessiner le signal de sortie Vs et calculer ses valeurs aux instants remarquables.
Exercice : 3)
Dessiner le signal de sortie et calculer ses valeurs aux instants remarquables.
Ve
Vr=5V
E=10V
R=10k
C=10nF
Ve
Vs
t
to
100µs
Exercice : 4)
Dessiner l'allure de Vs pour les 2 circuits ci-dessous.
Vr=5V
Ve
R1=10k
E=10V
R2=30k
Ve
Vs
C=10nf
t
to
100µs
Ve
Vr=5V
E=10V
C=10nF
Ve
R1=10k
Vs
R2=30k
t
to
100µs
Vs
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9
I.5 Ampli-Op en mode de saturation
Nous avons vu dans le chapitre précédent que si
l'ampli-Op est bouclé avec une contre réaction négative, il
fonctionne dans la zone linéaire. Soit :
ε=0
Vo
+12
V+ = VV
Pour |ε| > εs l'ampli-op fonctionne dans la zone non
linéaire dite aussi zone de saturation :
ε
A
ε
Vo
V
ε > εs ⇒ Vo=VOH
ε < εs ⇒ Vo=VOL
-12V
Figure I-7 : Ampli-op en boucle ouverte
Nous savons aussi que εs est très faible et que l'on peut prendre
εs =0. Ceci revient à adopter la caractéristique de transfert
idéalisée représentée ci-contre.
Vo
Vcc
VOH
Vi
ε > 0 ⇒ Vo=VOH
ε < 0 ⇒ Vo=VOL
VOL
Vee
Figure I-8 : Caractéristique idéalisée
Ou encore :
V+ > V- ⇒ Vo=VOH
V+ < V- ⇒ Vo=VOL
L'ampli-Op fonctionne en saturation s'il est utilisé
en boucle ouverte ou en contre réaction positive.
I.5.1
Comparateur à seuil unique
VVs
V+
Vr
Figure I-10 : comparateur à seuil unique
On observe sur la figure que si le signal
d'entrée comporte un bruitage indésirable, le
signal de sortie en tiendra compte et sera
inutilisable dans la majeure partie des cas.
Vs
Figure I-9 : fonctionnement d'un comparateur
Chapitre I: LE CIRCUIT RC EN REGIME TRANSITOIRE
10
I.5.2
Comparateur à deux seuils : Trigger de Schmitt
L'Ampli-Op avec la contre réaction positive représentée cidessous et connue sous le nom de Trigger de Schmitt. La contre
réaction positive va avoir deux conséquences :
a) L'ampli-Op fonctionne en Saturation. La tension de sortie
ne peut prendre que deux valeurs VOL ou VOH
b) La tension de comparaison sur l'entrée (+) dépend de la
tension de référence (fixe) Vref et de la tension de sortie Vs
qui peut prendre deux valeurs. V+ peut donc prendre deux
valeurs et on obtient un comparateur à deux seuils de
comparaison:
Ve
Vs
R1
R2
Vref
Figure I-11 : Trigger de Schmitt
+
• Vs = VOL ⇒ V =
+
• Vo = VOH ⇒ V =
R2VOL + R1Vref
R1 + R2
R2VOH + R1Vref
R1 + R2
Vs
= VTL
VOH
= VTH
Analyse:
•
Si Ve < VTL, On est sur que V+>V-, donc
o Vs = VOH
o V+ = VTH = seuil de comparaison en cours,
• Si Ve augmente, quand elle devient >VTL, il ne se
passe rien car le seuil de comparaison en cours est
V+ = VTH
VTL
VTH
Ve
VOL
• Si Ve continue d'augmenter, quand elle devient
> VTH, Vs bascule vers VOL et V+ bascule vers VTL, il
y a changement du seuil de comparaison.
Figure I-12 : Caractéristique de transfert
• Si Ve continue à augmenter au-delà de VTH, il ne se passe rien
• Si Ve diminue, quand elle devient <VTH, il ne se passe rien car le seuil de comparaison en cours est
VTL
• Si Ve continue de Diminuer, quand elle devient < VTL, Vo bascule vers VOH et V+ bascule vers VTH, il y
a changement du seuil de comparaison
• On obtient la caractéristique de transfert illustrée sur la Figure I-12.
• Si on prend Vref = 0 et VOL = -VOH , on obtient
• VTL = -VTH. La caractéristique de transfert devient
symétrique (Figure I-13).
On remarque sur la figure ci-dessous (Figure I-14) que
ce montage est insensible aux signaux parasites. Il est
donc bien adapté à la mise en forme d'un signal
numérique affaibli et bruité durant une transmission par
exemple.
Les seuils doivent être choisis tels que VTH-VTL soit
supérieure à l'amplitude crête à crête du bruit.
Vs
VTL
VTH
Figure I-13 : Caractéristique symétrique
Ve
Electronique Numérique par A. OUMNAD
VVTH
11
V+
VTL
Vs
Figure I-14 : Immunité au bruit du Trigger de Schmitt
Exercice : 5)
Avec VOH= 12 V et VOL = -12V, calculer R1/R2 et Vr pour avoir VTH = 6V et VTL = 2V
I.6 Multivibrateur astable
Le multivibrateur astable utilise un trigger de schmitt associé à un circuit RC pour obtenir un
générateur de signal carré.
Vc(V-)
Vs
Vseuil(V+)
VOH
R
VTH
Vs
t2
C
t
t1
R1
VTL
R2
VOL
T
Figure I-15 : Multivibrateur Astable
Pour simplifier on considère que VOL = -VOH et Vref = 0 d'où :
R2
VTH = −VTL =
VOH
R1 + R2
Supposons qu'à la mise sous tension, la capacité est déchargée et Vs = VOH, on a donc V-=0 et V+=VTH.
La capacité se charge à travers R vers Vs=VOH. (Il est inutile de rappeler que les impédances d'entrée de
l'ampli-op sont supposées infinies). Vc = V- augmente, à l'instant t1, elle devient > à VTH, Vs passe à VOL,
V+ passe à VTL, la capacité se décharge vers Vs=VOL avec la constante de temps RC, à l'instant t2, elle
devient < à VTL, Vs passe à VOH, La capacité commence à se charger vers VOH et le cycle recommence.
Si on prend l'origine des temps en t1, on a l'équation de la décharge :
Vc ( t ) = VOL − ( VOL − VTH )e
A l'instant t2 = T/2 on a :
−
t
RC
t

R1 + 2R2 − RC 

e 
= VOL  1 −
R
R
+
1
2


Chapitre I: LE CIRCUIT RC EN REGIME TRANSITOIRE
12
Vc( T2 ) = VTL =
 R + 2R2 − 2TRC 
R2

VOL = VOL  1 − 1
e

R1 + R2
R1 + R2


R1 = (R1 + 2 R 2 )e
−
T
2 RC
 R + 2 R2 

T = 2 RC Ln 1
 R1 
Si R1=R2 On a VTL= -VTH = VOH / 2
et :
T = 2RC Ln( 3 )
I.7 Montage monostable
Le monostable est un montage qui a un seul état stable ou
état de repos. Quand on le déclenche à l'aide du signal Ve, il
change d'état pendant un temps qui dépend des composants R
et C puis revient à son état de repos.
Pour le bon fonctionnement du montage, la constante de
temps R1C1 doit être faible devant RC
Vref
R1
Ve
C1
Vs
+
Analyse :
•
•
•
•
•
•
•
•
Au repos, V- = Vref et V+ = 0 => V- > V+ => Vs = VOL
On applique à l'entrée un signal carré dont
C
R
l'amplitude est supérieure à Vref, on obtient sur V- le
signal représenté sur la figure ci-dessous. A chaque
Figure I-16 : Monostable
transition de Ve, le front est transmis sur V-, qui
revient ensuite rapidement à sa valeur de repos car la constante de temps R1C1 est faible.
A l'instant t1, V- devient > à Vref, comme V+= 0, Vs ne change pas,
A l'instant t2, V- devient < à 0, donc Vs bascule passe de VOL à VOH, la capacité C transmet ce
front sur V+ qui devient = 2VOH,
V+ revient à son état de repos 0 avec la constante de temps RC
Quand V+ devient < V-=Vref, la sortie bascule de nouveau vers VOL, La capacité C transmet
ce front négatif sur V+ qui devient = Vref - 2VOH,
V+ revient à son état de repos 0 avec la constante de temps RC
On se retrouve dans l'état initial.
Electronique Numérique par A. OUMNAD
13
Ve
t1
t
t2
t
V+
VVref
t3
t
T
Vs
Voh
Voh
Figure I-17 : Chronogramme du monostable
Conclusion :
Le monostable est déclenché à chaque transition descendante du signal d'entrée Ve.
Il passe à son état instable, il y reste une durée T qui dépend de R et C, puis il revient
à son état stable. C'est un temporisateur.
Exercice : 6)
Donner l'expression de T : largeur de l'impulsion obtenue à la sortie
I.8 Le Timer 555
4
8
Le 555 est un petit circuit intégré qui
peut être utilisé soit en temporisateur
(monostable) soit en générateur
d’horloge (Astable). Son schéma bloc est
le suivant.
R
5
+
6
Vcc
Clear
7
R
+
2
3
Q
R
T
S
QW
GND
R
1
Son fonctionnement est résumé dans le tableau suivant:
CAS
1
2
3
4
V2
< 1/3 Vcc
> 1/3 Vcc
> 1/3 Vcc
< 1/3 Vcc
V6
< 2/3 Vcc
< 2/3 Vcc
> 2/3 Vcc
> 2/3 Vcc
S
H
L
L
H
R
L
L
H
H
Q
T
H
OFF
inchangé
Inchangé
L
ON
Indéterminé
Sortie
Décharge
Chapitre I: LE CIRCUIT RC EN REGIME TRANSITOIRE
14
La broche 4 (Clear ou Reset) est la broche de remise à zéro. Elle est active au niveau bas:
• Clear = 0
• Clear = 1
I.8.1
•
Sortie = 0 et interrupteur T fermé
Le 555 fonctionne normalement
Utilisation en ASTABLE
Vcc
Condition initiale : C déchargée.
V6=0, V2=0, on est dans le cas 1, l'interrupteur est ouvert
(OFF). La capacité se charge à travers Ra+Rb.
•
A l'instant t1, on passe dans le cas 2, la situation reste
inchangée, la capacité continue de se charger.
•
A l'instant t2, on passe dans le cas 3, l'interrupteur se ferme
(ON), C se décharge dans Rb.
•
8
4
Vs
5
3
6
Ra
7
2
Rb
1
A l'instant t3, On passe de nouveau dans le cas 1,
l'interrupteur s'ouvre (OFF), la capacité se charge à travers
Ra+Rb et le cycle recommence.
C
Calculons la période du signal de sortie :
Figure I-18 : Astable à 555
Charge de la capacité :
t

2 − ( R +R )C 

VC ( t ) = Vcc 1 − e


3


•
a
VC ( T1 ) = 2 VCC
3
T1
−

= VCC  1 − e ( Ra + Rb )C


2/3Vcc




T2
Vc
1/3Vcc
t
t1
T1 = (Ra + Rb )C Ln(2)
•
T1
Vs
Vcc
b
t2
t3
t4
Figure I-19 : Signaux d'un Astable à 555
Décharge de la capacité
t
−
2
VC ( t ) = Vcce RbC
3
T2
−
2
1
VC ( T2 ) = Vcce RbC = Vcc
3
3
T2 = RbC Ln(2)
T = (R a + 2R b )C Ln(2)
Vcc
8
Vm
4
5
Exercice : 7)
Refaire l'étude du montage astable mais cette fois avec une
tension de commande Vm reliée à l'entrée 5 (Vm < Vcc)
Vs
3
6
Ra
7
2
Rb
1
C
Electronique Numérique par A. OUMNAD
15
Exercice : 8)
Etudier la configuration suivante :
• Faire l'analyse.
• Donner l'expression des temps de charge et de décharge
Vcc
8
4
Vs
Ra
3
6
7
2
Rb
1
C
Exercice : 9)
Analyser le montage ci-dessous et tracer l'allure de Vs1 et Vs2
Vcc
Vcc
Vs1
4
4
8
3
6
R
7
2
10R
Vs2
8
C
3
6
7
2
10R
1
1
C
I.8.2
R
C/10
Utilisation en monostable
Si on monte le 555 comme le montre la Figure I-20 et on applique sur son entrée de déclenchement
le signal Ve indiqué, son fonctionnement est le suivant: (voir Figure I-21)
• Au départ, l'interrupteur T est fermé (ON), la capacité est déchargée, Vc = V6 = 0
• A l'instant t1, V2 passe à une valeur inférieure à 1/3 Vcc, on se trouve dans le cas 1, l'interrupteur
s'ouvre (OFF), la capacité commence à se charger à travers R.
• A l'instant t2, Ve=V2 repasse à Vcc, deux scénarios sont alors possibles :
V2
a) La durée θ de l'impulsion Ve est supérieure à RC, la tension au bornes
de la capacité atteint 2/3 Vcc à l'instant t' < t2 , donc à l'instant t2, on
se trouve dans le cas 4, les résultats ne peuvent être prévus, ce cas est
prohibé .
t1
t' t2
Vc
Chapitre I: LE CIRCUIT RC EN REGIME TRANSITOIRE
16
b) La durée θ de l'impulsion Ve est faible, (inférieure à RC). A l'instant t2 on se trouve dans
le cas 2, V2=Vcc > 1/3Vcc et V6=Vc < 2/3Vcc, la situation reste inchangée, T reste bloqué
et la capacité continue de se charger.
•
•
à l'instant t3, la tension au bornes de la capacité devient supérieure à 2/3 Vcc, on se trouve
dans le cas 3, l'interrupteur conduit est la capacité se décharge instantanément, la tension
à ses bornes passe aussitôt en dessous de 2/3 Vcc et on se retrouve à l'état initial ( cas 2) :
V2=Vcc, Vc≈0, T conducteur.
Si une autre impulsion similaire se présente sur l'entrée 2, le phénomène se répète égal à
lui même et on recueillera une impulsion carré de durée T=t3-t1 sur la sortie.
Vcc
Ve
8
Vcc
2
4
Vs
3
R
Ve
6
7
1
t1 t2
C
Figure I-20 : 555 utilisé en monostable
Calculons la durée de l'impulsion T. L'équation de la charge de la capacité est :
t
t
−
−


VC ( t ) = V∞ − ( V∞ − V0 )e RC = Vcc  1 − e RC 


T
−


VC ( T ) = 2 VCC = VCC  1 − e RC 
3


T = RC Ln(3)
Electronique Numérique par A. OUMNAD
17
Ve
θ
Vcc
2/3Vcc
1/3Vcc
Vs
t1
t2
Vcc
Vc
t3
t1
T
2/3Vcc
Figure I-21 : Signaux d'un monostable à base de 555
Exercice : 10)
Vcc=12V
Vcc
R3
4
8
1k
3
6
7
2
Vcc
8
R1
1k
2
V1
C2
R2
50k
10n
V3
4
3
R4
V2
5k
6
1
C1
10n
Analyser le montage ci-dessus et dessiner les signaux V1, V2, V3
7
1
C3
50n
Chapitre II: COMPOSANTS EN COMMUTATION
18
Chapitre II:
COMPOSANTS EN COMMUTATION
II.1 Caractéristiques statiques d'un commutateur
Un commutateur est un composant dont la résistance peut
prendre deux états extrêmes, elle est voisine de 0 si le commutateur
est fermé, elle est voisine de ∞ s'il est ouvert .
Le circuit de la figure II.1 représente une résistance RL en série
avec un commutateur idéal. En position ouvert, Rcom = ∞, aucun
courant ne circule dans RL, la tension au point A est égale à VCC. En
position fermé, Rcom = 0, la résistance du commutateur est nulle, la
tension au point A est nulle. La charge RL est alimentée.
Vcc
R
L
A
K
Un commutateur réel n'a ni une résistance infinie à l'état ouvert, Fig. II-1 : Commutateur idéal
ni une résistance nulle à l'état fermé. La figure II.2 représente le
Vcc
circuit équivalent d'un commutateur réel, RS est la résistance à l'état
fermé (de conduction), elle est faible mais non nulle. Plus le
R L
commutateur est de bonne qualité, plus elle est faible. RP est la
résistance à l'état ouvert (de fuite), elle est grande mais différente de
A
∞. Plus le commutateur est de bonne qualité, plus elle est grande.
A l'état fermé, la tension au point A n'est pas tout à fait nulle, mais
reste toutefois assez faible, cela dépendra de la nature du
Rp
commutateur. A l'état ouvert, VA est légèrement inférieure à Vcc à Rs
cause de la chute de tension dans RL due au courant de fuite du
commutateur.
Contrairement au commutateur idéal, une dissipation de Fig. II-2 : Commutateur réel
puissance se produit dans le commutateur réel, qu'il soit ouvert ou fermé.
II.2 Caractéristiques dynamiques d'un commutateur
Une autre caractéristique importante du commutateur est son temps de commutation, il
dépends du comportement transitoire du commutateur lors du passage d'un état à un autre,
on parle de comportement dynamique. La figure II.3 représente le comportement
transitoire dans le cas d'une commande
rectangulaire.
commande
td : Temps de retard (delay time)
tr : Temps de montée (rising time)
ts : Temps de stockage (storage)
tf : Temps de descente (fall time)
ton : Temps de conduction, de déblocage
Toff : Temps de blocage
t
I
90%
La plus haute fréquence avec laquelle le
commutateur peut être actionné, doit avoir une
durée de période Tmin au mois égale à ton + toff
soit
t
10%
td
t
f max =
1
ton + toff
tr
on
ts
tf
t off
Fig. II-3 : Comportement dynamique
Electronique Numérique par A. OUMNAD
19
II.3 La diode en commutation
La diode est un commutateur qui est commandée par
le sens de la tension qui lui est appliquée. Il n'y a pas de
séparation entre le circuit de commande est le circuit
commandé. C'est la polarité de la tension d'alimentation
de la charge qui commande la diode. la figure Fig. II-4 :
Diode en commutation montre une diode utilisée en
commutateur, alors que la figure Fig. II-5 : Points de
fonctionnement d'une diode en commutation montre les
points de fonctionnement sur la caractéristique de la
diode, le point C correspond à la diode conductrice,
alors que le point B correspond à la diode bloquée.
R
Vc
Vd
D
(+E,-E)
Fig. II-4 : Diode en commutation
Id
If
C
♦ Quand Vc=+E, la diode est conductrice, la majeure
-E
partie de Vc se trouve aux borne de R, un courant IF
Ir Vd
important circule dans le circuit. La résistance de
B
Fig. II-5 : Points de fonctionnement d'une diode en
conduction (statique) RF=Vd/IF est faible, elle varie
commutation
entre quelques milliohms à quelques dizaines d'ohms.
Alors que le courant If augmente, la résistance de conduction Rf diminue (voir point de
fonctionnement C), il en résulte que la tension Vd = Rf If reste quasiment constante
(caractéristique quasi verticale). Par conséquent, dans le cas d'une diode conductrice, le calcul
est généralement fait non pas avec la résistance de conduction mais avec la tension Vd qu'on
prend généralement égale à 0.7 V pour les diodes au silicium. Pour éviter que la diode soit
détruite par échauffement, il faut veiller à ne pas dépasser la puissance maximale qu'elle peut
dissiper, soit
IFMAX . VDMAX < PDMAX .
Pour faire conduire une diode il ne suffit pas que la polarité de la tension de commande
soit correcte, il faut qu'elle soit supérieure à la tension de seuil , sinon la diode restera
bloquée ou très faiblement conductrice..
exemple:
Si on a une diode telle que PDMAX = 500 mW, si on prend VDMAX,=2V et E=12V, il faut calculer
R pour que le courant ne dépasse pas IFMAX = 500mW / 2V = 250 mA.
R = (12 - 2)V / 250 mA = 40Ω
♦ Quand Vc = -E, la diode est bloquée, le courant Ir est quasiment nul (dépends beaucoup de
la température), la résistance de blocage dépasse le gigaohms pour les diodes au silicium.
Pratiquement toute la tension -E se trouve au borne de la diode, afin que la diode ne soit pas
détruite par claquage, la tension inverse -E ne doit pas dépasser la tension inverse maximale
URMAX fournie par le constructeur.
Chapitre II: COMPOSANTS EN COMMUTATION
20
II.3.1 Comportement dynamique d’une diode
La figure Fig. II-6 illustre le comportement dynamique
d'une diode en commutation. Pendant le temps d'ouverture
TON, qui est très court, les porteur de charge sont poussé
par la tension directe à travers la région de transition vers
la couche à conductivité opposée. Si la tension de
commande change de polarité, un courant inverse de
même intensité que If circule pendant un court instant, ce
courant est du aux porteurs de charge non recombinés qui
sont rappelés par la tension inverse. La durée de ce
phénomène est dite temps de recouvrement inverse trr
(reverse recovery time). Selon la diode et le circuit de
commande, il varie de quelques nanosecondes à quelques
microsecondes. trr qui correspond au temps de blocage toff
de la diode est considérablement plus important que ton .
Voici quelques caractéristiques de diodes du commerce :
Vc
E
t
Id
-E
t
ton
Vd
t rr
t
Fig. II-6 : Temps de réponse d'une diode
1N4148 (Diode de commutation)
VRmax = 75V
: Tension inverse max
IRmax/Vr =20 = 25 nA à 25 °C : Courant inverse max
= 50 µA à 150 °C
Cmax = 4 pF
Trrmax(If=10mA) = 4ns
IDmax = 75 mA.
1N4007 (diode de redressement)
ID0 = 1A : courant nominal
VRmax = 1000V : Tension inverse max
IRmax(Vrmax,100°C) = 50 µA : Courant inverse max
VFmax(Ido) = 1.1 V : tension seuil max
II.4 Transistor bipolaire en commutation
Dans un transistor utilisé comme commutateur, la section émetteur collecteur est utilisée
comme contact et la section base émetteur représente le circuit de commande. Le circuit de
commutation et le circuit de commande ne sont pas galvaniquement séparés. Le transistor en
conduction correspond au commutateur fermé, le transistor bloqué au commutateur ouvert.
Ic
Rc
Vrc
Vcc/Rc
Icmax
Ic
C
Rb
Vcc
Q
Ib
Vce
B
Vbb
Ibsat
S
E
Vcesat
Fig. II-7 : Transistor en commutation
B
Vcc
Vce
Fig. II-8 points de fonctionnement d'un transistor en commutation
Electronique Numérique par A. OUMNAD
21
On distingue trois cas de fonctionnement :
A) Fonctionnement linéaire
Le point de fonctionnement Q se trouve entre le point B et le point S, il évolue selon les
équations suivantes :
(1) Ic = β Ib , loi qui caractérise le transistor
(2) E = RC IC + VCE , Loi d'ohm dans la maille de sortie = droite de charge
Si IB ↑, (1) ⇒ IC ↑, (2) ⇒ VCE ↓,
charge de B vers S.
le point de fonctionnement Q se déplace sur la droite de
B) Blocage
C'est quant le point de fonctionnement Q se trouve au point B: IC = 0 , IB = 0 , VCE = VCC .
Pour bloquer le transistor, il faut annuler IB, ce qui revient à bloquer la jonction base
émetteur, pour ce, il suffit d'annuler la tension VBE ou la rendre négative pour
renforcer le blocage.
Au blocage presque toute la tension VCC se retrouve au borne du transistor, une très faible
chute de tension se produit dans RC à cause du courant résiduel du collecteur ICER qui dépend
du transistor utilisé et des tension VBE et VCE. On ne fait pas une grande erreur en supposant
qu'il est de l'ordre du µA .
Pour le 2N2222 ICERmax = 10 nA avec VBE = -3V et VCE=60V
C) Saturation
Le point de fonctionnement Q est au point S.
IB = IBSAT
IC = ICMAX = β IBSAT
VBE = VBESAT ≈ 0.7 V
VCE = VCESAT ≈ 0.2V
V -V
ICMAX = CC CESAT
RC
Même si IB augmente au delà de IBSAT , IC reste égal à ICMAX , VBE reste sensiblement égale à
VBESAT et VCE sensiblement égale à VCESAT .
Pour saturer un transistor il faut lui appliquer un courant IB tq:
IB > IBSAT = ICMAX
β
Pour le 2N2222 VCEsat = 0.3V
pour Ic=150mA, Ib=15mA
= 1V pour Ic=0.5A, Ib=50mA (pendant 300 µs)
Le plus souvent on ne dispose pas du β du transistor, on connaît seulement la fourchette
[βMIN ,βMAX] disponible sur le catalogue du constructeur.
Chapitre II: COMPOSANTS EN COMMUTATION
22
Exemple :
On dispose d'un transistor 2N1711 dont β ∈ [100, 300]
Vcc = 12V
VBB = 9V
Rc = 1KΩ
I CMAX =
VCC - VCESAT 12 − 0.2
=
≈ 12mA
RC
1000
• β = 100 ⇒ IBSAT = 12mA/100 = 120 µA
• β = 300 ⇒ IBSAT = 12mA/300 = 40 µA
VBB − VBESAT 9V - 0.7V
=
= 69KΩ
I BSAT
120 µA
V − VBESAT 9V - 0.7V
=
= 207 KΩ
RB = BB
I BSAT
40 µA
RB =
Pour être sur qu'on aura saturation quelque soit le 2N1711 dont on dispose, il faut que IB soit
> 120 µA soit RB < 69 KΩ.
La condition de saturation devient alors :
I B > I BSAT = ICMAX
β
Quand le transistor est fortement saturé ; IB > IBSAT, on définit le facteur de saturation comme :
µ = IB
IBsat
Quand le transistor est saturé, la quasi totalité de la tension VCC se trouve au borne de la
résistance de charge du collecteur. De ce fait, même si le courant IC est important, il y a une
faible dissipation de puissance au niveau du transistor car VCESAT reste très faible (0.2V à 0.3 V ,
peut atteindre 1V pour certains transistor si IC est trop important)
Electronique Numérique par A. OUMNAD
23
II.4.1 Caractéristiques dynamiques
La figure 2.9 montre le profil des courants lors de
la saturation et du blocage du transistor.
• td : temps de retard (delay)≈faible
• tr : temps de montée (rise)
• ton : temps de déblocage = td+tr
• ts : temps de stockage (storage)
• tf : temps de chute (fall)
• toff : temps de blocage.
Vbe
VBESAT
t
VBEOFF
IB
I B1
t
Le facteur prépondérant dans le temps de
commutation d'un transistor est le temps de
stockage tS. Quand le transistor est saturé, et
surtout s'il est fortement saturé, un grand
nombre de porteurs de charge est accumulé dans
la base du transistor. Au moment où VBE devient
nulle ou négative, ces porteurs stockés vont
donner naissance à un courant IB important dans
le sens opposé, et ceci pendant tout le temps
nécessaire pour évacuer toutes les charges se
trouvant dans la base, cette durée est dite temps
de stockage. IL n'y a pas de changement
perceptible du courant Ic pendant cette période.
I B2
I
t
td tr
t on
ts
tf
t off
Fig. II-9 : Temps de commutation d'un transistor
Pour réduire tS, il faut choisir un courant de IB juste suffisant pour la saturation. Il ne
faut pas qu'il soit beaucoup plus grand que IBSAT afin que le nombre de porteurs stockés
dans la base ne soit pas trop important.
Pour le 2N2222 : td=10 ns, tr=25ns, ts=225ns
Travaux dirigés :
Faire les exercices 5, 6, 7 et 8
Chapitre II: COMPOSANTS EN COMMUTATION
24
II.4.2 Commande dynamique d'un transistor de commutation
Au repos, c.à.d. t < to, le transistor est saturé, RB et Rc ont
été choisies t.q. RB < βMIN Rc
VB = VBESAT ≈ 0.7V , Vc=VCESAT≈0.2V
La tension au borne du condensateur C est :
Vca = VB - Ve = 0.7V - 0V = 0.7V
A l'instant to- on a Ve=0V, Vco=0.7V, VB=0.7V
A l'instant to+ on a Ve=E, Vco=0.7⇒ VB=E+0.7
Vcc
Rc
Rb
Ic
Vca
C
Ib
Ve
B
C
E
+
A l'instant to , Vco est encore égale à 0.7V car un
condensateur ne peut pas se charger instantanément.
Ve
E
A partir de to+ on se trouve avec une tension bien
supérieure à 0.7V au borne de la jonction Vbe ce qui
provoque une augmentation très importante du courant IB
qui provoque une charge très rapide de la capacité C et on se
retrouve très vite à l'état statique Ve=E,
Vi
VB=0.7V .
L'état transitoire n'a pas changé l'état du
transistor car IB augmentant, n'a fait que E
renforcer la saturation.
A l'instant t1, Ve repasse à 0, la capacité
t0
transmet le front de tension sur la base qui
VB
voit sa tension passer à 0.7V-E < 0, le
transistor se bloque, La capa se trouve en 0.7+E
présence du circuit si dessous,
t
to
t1
Fig. II-10 : commande dynamique
t
t1
Vcc
Vcc
0.7
Rb
C
t2 t3
t
I
0.7-E
B
Vc
elle se charge vers la tension Vcc selon
l'équation suivante : (origine des temps en t1)
Vcc
−t
VB(t) = VCC - (VCC + E − 0.7)eτ
t
0.2
Fig. II-11 : Commande dynamique d'un transistor
A l'instant t2, VB commence à devenir supérieure à zéro, la jonction VBE commence à
conduire ⇒ IB augmente ⇒ Ic augmente ⇒ VCE commence à diminuer (doucement) . A l'instant
t3, VBE atteint 0.7V, le transistor se sature, VCE "tombe" à 0.2V et VBE se stabilise à 0.7V, tout le
courant acheminé par RB passe dans la base du transistor, la capacité s'arrête de ce charger, et
on se retrouve à l'état initial.
Si on ne tient pas compte du fléchissement de la courbe de charge dans l'intervalle [t2,t3], la
durée T de l'impulsion recueillie sur le collecteur peut être calculée en posant VB(T)=0.7 soit :
−T
−T
V −0.7
V + E − 0.7 
e RBC = CC
T = RBC Ln CC
VCC -(VCC + E −0.7)e R C =0 .7

VCC + E −0.7
 VCC − 0.7 
Si VCC=E et si 0.7V est négligeable devant VCC :
B
T = RB C Ln 2
Electronique Numérique par A. OUMNAD
25
II.4.3 Application : Multivibrateur Astable
Il est représenté sur la figure 2.13. RB et RC sont choisies telles que RB < βRC.
A la mise sous tension, un des deux transistor se sature le premier (on supposera que c'est Q1)
car le montage ne peut jamais être parfaitement symétrique, Le front de tension négatif du au
passage à 0.2 V de la tension VCE est transmis sur la base de l'autre transistor, la tension VBE de
celui ci devient négative provoquant son blocage.
Q1 saturé , Q2 bloqué, C2 se charge à travers RB2 (fig. 2.13), VB2 augmente exponentiellement
avec la constante de temps RB2C2, au moment où elle atteint 0.7V, Q2 se sature , VC2 passe de
VCC à 0.2V, C1 transmet se front de tension sur B1, VB1 devient négative, Q1 se bloque, C1 se
charge à travers RB1, VB1 augmente exponentiellement avec la constante de temps RB1C1, au
moment où elle atteint 0.7V, Q1 se sature , VC1 passe de VCC à 0.2V, C2 transmet se front de
tension sur B2, VB2 devient négative, Q2 se bloque et le cycle recommence.
Comme l'indique la figure 2.13, Le multivibrateur astable est un oscillateur, il délivre deux
signaux carrés en opposition de phase sur les collecteurs des transistors.
La période T=T1+T2 de ces signaux peut être calculée ainsi :
Charge de C1 : V(0) = 0.7-Vcc+0.2, V∞ = Vcc, V(T1) = 0.7
(front = Vcc-0.2)
V(t) = Vcc-(Vcc+Vcc-0.9)exp(-t/RB1C1)
T1 =RB1C1 Ln 2Vcc-0.9 ≈RB1C1 Ln2
Vcc−0.7
T2 =RB2C2 Ln 2Vcc-0.9 ≈RB2C2 Ln2
Vcc−0.7
T = (RB1C1+RB2C2) Ln 2
Si RB1 = RB2 = RB et C1 = C2 = C :
T = 2 RBC Ln 2
Chapitre II: COMPOSANTS EN COMMUTATION
26
Vcc
VB1
t
Rc1
Rb1
Rb2
Rc2
VC1
Q1
Q2
C1
t
C2
V B2
Vcc
T1
T2
t
Rb2
VC2
~0.2V
Q1
C2
t
Fig. II-12 : Multivibrateur Astable
Electronique Numérique par A. OUMNAD
27
II.5 Transistor MOS à enrichissement
Si VGB=0, quelque soit la tension drain source, le
courant drain - source est nul car il y aura toujours
G
S
D
une des deux jonctions drain - substrat ou source substrat qui sera bloquée.
Isolant
Examinons un transistor canal n. Si on applique
Oxyde de silicium
n
n
une tension VGB positive, les électrons (porteurs
minoritaires) qui se trouvent dans le substrat (p)
p
sont attirés par la grille pour former un canal (n)
conducteur qui va relier le drain à la source. Si VDS est
substrat
(body)
non nul, un courant ID circulera entre le drain et la
B
Fig. II-13 : MOS canal n à enrichissement
source. La figure Fig. II-14 illustre les conditions de
conduction d'un MOS à enrichissement. On remarque qu’il y a création de canal quand VGB
dépasse une tension seuil VTH dite tension d’inversion. En effet, le volume d’électrons attiré
vers la grille est proportionnel à VGB. Au début (VGB faible) tous les électrons attirés se
recombine avec les trous. Quand VGB devient supérieure à VTH, il y a un surplus d’électrons et
la zone voisine de l’oxyde change de nature (inversion) et devient une zone (n) on dit qu’il y a
création d’un canal n qui permet la circulation d’un courant ID entre le Drain et la Source sous
l’effet d’une tension VDS.
Pour un transistor canal P, les choses se passent de la même façon sauf que cette fois on
opplique une tension VGB négative pour attirer les trous et créer un canal P.
Grille metallique
Canal n
ID
D
G
Canal p
ID
D
B
G
B
S
S
VTH
VGS < VTH
VGS >> VTH
VGB
VGB
VTH
VGS > VTH
VGS << VTH
OFF
ON
OFF
ON
Fig. II-14 : Caractéristiques d'un MOS
II.5.1 Convention d’orientation des courants
Le substrat B est le plus souvent relié à la source qui sert comme référence VGB=VGS
Canal n
Canal p
VCC
VGSS
ID
ID
D
VDS
G
VGSS
S
S
VDS
G
D
Chapitre II: COMPOSANTS EN COMMUTATION
28
II.5.2 Blocage (canal n): VGS < VTH
Transistor Bloqué :
ID = 0
,
RDS > 1010 Ω
et ceci quelque soit la valeur de VDS
ID
II.5.3 Conduction (canal n) : VGS > VTH
Transistor conducteur. On distingue DEUX zones
fonctionnement comme l’indique la caractéristique
transfert ID=f(VDS)
•
de
de
Lieu deVGB-VTH
VGB1
Zonne Linéaire : VDS < (VGB - VTH)
Dans ce cas, ID varie quasi linéairement avec VDS :
I D ≈ k WL (VGS − VTH )VDS
VGB1-VTH
Le transistor se comporte comme une résistance : RDS ≈
•
Vds
1
k
W
L
(VGS − VTH )
Zonne de saturation : VDS > (VGB - VTH)
ID ne dépend quasiment plus de VDS : I D ≈
k W
2 L
(VGS − VTH )2
Dans cette zone, le transistor ne peut pas être caractérisé par sa résistance car elle n’est
pas constante. On peut tout de même affirmer qu’elle suffisamment faible pour considérer
le transistor comme un interrupteur fermé.
Le paramètre k dépend de la technologie de fabrication. W et L représente les dimension
géométrique du canal.
Electronique Numérique par A. OUMNAD
Chapitre III:
29
FAMILLES DES CIRCUITS LOGIQUES
Les circuits intégrés Numériques (logiques) sont classés suivant leur technologie de fabrication. Les
familles logiques principales sont :
•
•
•
•
Les familles bipolaires : Elles sont fabriquées à base de transistors bipolaires. La plus
répandues d'entre elles est la famille TTL (Transistor Transistor Logic) qui possède de
nombreuses variantes.
Les familles CMOS : Elles sont fabriquées à base de transistor CMOS.
Les familles BiCMOS : Ces familles combinent les avantages des technologies Bipolaires et
CMOS.
Les familles Low Voltage : Ce sont des familles CMOS ou BiCMOS fonctionnant avec une
faible tension d'alimentation.
Une famille logique est caractérisée par ses paramètres électriques :
•
•
•
•
•
•
•
La plage des tensions d’alimentation et la tolérance admise sur cette valeur,
La plage des tensions associée à un niveau logique, en entrée ou en sortie,
Les courants pour chaque niveau logique, en entrée ou en sortie,
Les courants maximums que l’on peut extraire ou injecter dans une porte logique en
entrée ou en sortie, cette caractéristique sera souvent désignée par driving capability
La puissance maximale consommée qui dépend souvent de la fréquence de
fonctionnement.
Les performances dynamiques principales comme le temps de montée (transition bashaut) et de descente (transition haut-bas) des signaux en sortie d’une porte,
Les temps de propagation d’un signal entre l’entrée et la sortie d’une porte logique. Cette
caractéristique ainsi que les temps de montée/descente définissent la vitesse de
fonctionnement d'une porte.
La raison de l'existence d'un nombre important de familles logiques, est qu'il est difficile de
concevoir une porte logique qui a, à la fois, de très bonnes performances en consommation, vitesse,
driving capability et d'immunité au bruit.
III.1 Notations (abréviations de termes anglo-américains)
Tensions :
VCC : tension nominale d’alimentation,
VIH : tension d’entrée au niveau logique haut (Input High),
VIL : tension d’entrée au niveau logique bas (Input Low),
VOH : tension de sorti e au niveau logique haut (Output High),
VOL : tension de sortie au niveau logique bas (Output Low).
Courants : (par convention, les courant entrant sont comptés positifs, et les sortant négatifs)
ICC : courant d’alimentation (suivant les conditions d’utilisation de la porte),
IIH : courant d’entrée au niveau logique haut,
IIL : courant d’entrée au niveau logique bas,
IOH : courant de sortie au niveau logique haut,
IOL : courant de sortie au niveau logique bas.
Chapitre III: FAMILLES DES CIRCUITS LOGIQUES
30
I IL
Vcc
I IH
Vcc
I IL
VIH
ICC
I OL
I OH
I IL
VOL
VOH
VIL
I IH
I IL
Fig. III.1 : Illustration de la nomenclature
III.2 Model fonctionnel simplifié d'une porte logique
Quelque soit sa famille logique, une porte logique peut être représentée par le model suivant :
Vcc
Vi1
Vi2
H
Logique
Vo
Vin
L
Fig. III.2 : model fonctionnel d'une porte logique
Selon la fonction logique réalisée par la porte et la configuration des entrées, le bloc logique
détermine la commande des deux commutateurs H et L, 3 configurations sont possibles :
• L fermé, H ouvert, La sortie est au niveau bas ≡ Vo = VOL ≡ niveau logique "0"
• L ouvert, H fermé, La sortie est au niveau haut ≡ Vo = VOH ≡ niveau logique "1"
• L ouvert, H ouvert, La sortie est isolée ≡ Vo = VOZ ≡ niveau logique "Z" = haute
impédance
• L fermé, H fermé, Cet état est interdit car il correspond à un court-circuit entre Vcc et la
masse
III.3 Nomenclature commerciale des circuits
Malheureusement, il n'y a pas de nomenclature standard adoptée par tous les constructeurs. La
nomenclature suivante est actuellement la plus utilisée, elle comporte 10 champs, mais le plus souvent
on n'utilise que 3 ou 4 champs :
Exemple :
1
2
3
4
5
6
7
8
9
SN
74
LVC
H
16
2
244
A
DGG
Electronique Numérique par A. OUMNAD
1. Standard Prefix
o Exemple : SN – Circuit standard sans spécification particulière
o Example: SNJ - Conforms to MIL-PRF-38535 (QML)
2. Plage de température
o 54 – Série militaire
o 74 – Série Commerciale
3. Famille
o ABT - Advanced BiCMOS Technology
o ABTE - Advanced BiCMOS Technology/Enhanced Transceiver Logic
o AC/ACT - Advanced CMOS Logic
o AHC/AHCT - Advanced High-Speed CMOS Logic
o ALB - Advanced Low-Voltage BiCMOS
o ALS - Advanced Low-Power Schottky Logic
o ALVC - Advanced Low-Voltage CMOS Technology
o AS - Advanced Schottky Logic
o AVC - Advanced Very-low-voltage CMOS
o BCT - BiCMOS Bus-Interface Technology
o CBT - Crossbar Technology
o CBTLV - Low-Voltage Crossbar Technology
o F - F Logic
o FB - Backplane Transceiver Logic/Futurebus+
o FIFO - First-In First-Out Memories
o GTL - Gunning Transceiver Logic
o GTLP - Gunning Transceiver Logic Plus
o HC/HCT - High-Speed CMOS Logic
o HSTL - High-Speed Transceiver Logic
o LS - Low-Power Schottky Logic
o LV - Low-Voltage CMOS Technology
o LVC - Low-Voltage CMOS Technology
o LVT - Low-Voltage BiCMOS Technology
o S - Schottky Logic
o SSTL - Stub Series-Terminated Logic
4. Special Features
o Blank = No Special Features
o D - Level-Shifting Diode (CBTD)
o H - Bus Hold (ALVCH)
o R - Damping Resistor on Inputs/Outputs (LVCR)
o S - Schottky Clamping Diode (CBTS)
5. Bit Width
o Blank = Gates, MSI, and Octals
o 1G - Single Gate
o 8 - Octal IEEE 1149.1 (JTAG)
o 16 - Widebus™(16, 18, and 20 bit)
o 18 - Widebus IEEE 1149.1 (JTAG)
o 32 - Widebus+™(32 and 36 bit)
6. Options
o Blank = No Options
o 2 - Series-Damping Resistor on Outputs
o 4 - Level Shifter
o 25 - 25- Line Driver
7. Function : c'est le numéro du circuit proprement dit
31
Chapitre III: FAMILLES DES CIRCUITS LOGIQUES
32
00 - Porte Nand
244 - Noninverting Buffer/Driver
374 - D-Type Flip-Flop
573 - D-Type Transparent Latch
640 - Inverting Transceiver
8. Device Revision
o Blank = No Revision
o Letter Designator A-Z
9. Packages
o D, DW - Small-Outline Integrated Circuit (SOIC)
o DB, DL - Shrink Small-Outline Package (SSOP)
o DBB, DGV - Thin Very Small-Outline Package (TVSOP)
o DBQ - Quarter-Size Outline Package (QSOP)
o DBV, DCK - Small-Outline Transistor Package (SOT)
o DGG, PW - Thin Shrink Small-Outline Package (TSSOP)
o FK - Leadless Ceramic Chip Carrier (LCCC)
o FN - Plastic Leaded Chip Carrier (PLCC)
o GB - Ceramic Pin Grid Array (CPGA)
o GKE, GKF - MicroStar BGA™ Low-Profile Fine-Pitch Ball Grid Array (LFBGA)
o HFP, HS, HT, HV - Ceramic Quad Flat Package (CQFP)
o J, JT - Ceramic Dual-In-Line Package (CDIP)
o N, NP, NT - Plastic Dual-In-Line Package (PDIP)
o PAG, PAH, PCA, PCB, PM, PN, PZ - Thin Quad Flat Package (TQFP)
o PH, PQ, RC - Quad Flat Package (QFP)
o W, WA, WD - Ceramic Flat Package (CFP)
o
o
o
o
o
Electronique Numérique par A. OUMNAD
33
III.4 Famille TTL (Transistor Transistor Logique)
Normalement, un designer de systèmes logique n'a nul besoin de connaître de la manière
approfondie la structure interne d’un composant pour pouvoir le mettre en œuvre de façon efficace,
les notices techniques délivrent toutes les informations nécessaires à la meilleure mise en œuvre. Mais
si on désire appréhender le comportement exact d’une porte logique, les paramètres externes fournis
par le constructeur ne suffisent plus, il faut entrer au cœur de la structure pour comprendre le
fonctionnement exact. Dans ce paragraphe, nous allons étudier en détail le circuit de base de la famille
TTL standard, Nous ne pouvons malheureusement pas le faire pour touts les familles logiques.
III.4.1 Variantes de la famille TTL
La famille TTL a beaucoup évolué depuis son apparition à la fin des années 60. Elle a donné
naissance à plusieurs sous familles, en voici le champ famille de la nomenclature commerciale :
•
•
•
•
•
•
•
•
Blanc : TTL Standard, c'est la première série, n'est pratiquement plus utilisée. Consomme
10 mW pour un délai de 10 ns
H : TTL série High speed : plus rapide mais consomme plus. N'est plus utilisée de nos jours.
(22 mW pour 6 ns)
L : TTL série Low power : Consomme peu mais très lente. Sa structure est identique à celle
de la série standard, amis elle fait appel à des valeurs de résistances plus élevées. N'est
plus utilisée de nos jours. (1 mW pour 33 ns)
S : TTL série (Schottky) : Améliore les performances par l'utilisation de diodes et de
transistors Schottky. En voie de remplacement par la série AS et la série F. (19 mW pour 3
ns).
LS : TTL série (Low power Schottky) : C'est une variante peu gourmande de la série S. C'est
une variante fortement utilisée. En cours de remplacement par la série ALS. (2mW pour 10
ns)
ALS : TTL série (advanced Low power Schottky) : C'est une version améliorée de la série
LS. C'est probablement la série des prochaines décennies. Elle améliore dans un rapport de
2 les performances de la série LS (1mW pour 4 ns).
AS : TTL série (Advanced Schottky) : C'est la série la plus rapide de la famille TTL. Son
utilisation demande beaucoup de précaution. (8.5 mW pour 1.5 ns).
F : TTL série (Fast) : Plus rapide que la série LS et consomme moins que la série S. A les
mêmes règles d'utilisation que la série S.
III.4.2 Alimentation et température de fonctionnement :
Famille civile : 74
Famille militaire :
54
Alimentation
5V±5%
[ 4.75 - 5.25 ]
5 V ± 10 %
[ 4.5 - 5.5 ]
Température
[ 0°C - 70°C ]
[ -55°C - 125°C ]
En logique TTL la tension d'alimentation doit être bien stabilisée, elle doit pouvoir accepter
les appels brusques de courant. Les pointes de courant se produisent quand plusieurs circuits
changent d'état en même temps. Pour aider l'alimentation à suivre les variations instantanées
de courant, des condensateurs jouant le rôle de réservoirs donc de filtres sont placés le plus
près possible des circuits afin de fournir les courants instantanés éliminant ainsi les pointes
de tension. Des condensateurs au tantale sont fabriqués spécialement pour cet effet.
Chapitre III: FAMILLES DES CIRCUITS LOGIQUES
34
III.4.3 Série TTL standard
Vcc=5V
R2
1.6K
R1
4K
R4
130Ω
B3
Q3
B1
Vi
B2
Q1
Q2
D3
Vo
C1
B4
Q4
R3
1K
Fig. III.3 : Porte Nand SN7400
Le schéma électrique de la porte élémentaire de cette série est illustré sur (Fig. III.3a).
Cette porte possède une sortie qui a une structure dite totem-pole formée de R4, Q3, D3, et
Q4, on verra par la suite que d'autre structure de sortie existent.
B1
Le transistor Q1 ne fonctionne pas en transistor car les deux jonctions de
l'émetteur et du collecteur vont fonctionner en directe. Il est équivalent à des
diodes dont on a relié les anodes.
III.4.3.1 Fonctionnement de la porte :
• Entrée á l’état bas
Si l’entrée est à l'état bas = 0.2V, ⇒ VB1 = 0.2+0.7=0.9V, Q2 ne peut conduire car il faudrait
que VB1 soit de l'ordre de 2x0.7V pour faire conduire les deux jonctions VBC1 et VBE2 , Q2
bloqué ⇒ VB4 = 0 donc Q4 bloqué.
Q3 voit le circuit de la figure (Fig. III.4a), donc il conduit, la valeur de la tension de sortie ne
peut être déterminée avec précision car on ne connaît pas le gain β du transistor Q3. On peut
tout de même en donner une valeur approchée sachant que le courant de sortie est faible, le
courant IB3 peut être négligé, le seuil des jonctions (peu conductrices) est entre 0.5V et 0.6V :
Vo = VOH = 5 - 1.6k IB3 - 0.6 - 0.6 ≈ 3.8V
• Entrée á l’état haut
Si Vi = 5V ⇒ la jonction VBE1 est bloquée car les trois jonctions VBC1, VBE2 et VBE4 conduisent
et imposent VB1=2.1V. Q2 et Q4 sont saturés. Q3 et D3 sont bloqués.
Vo = VOL = 0,2V
•
Caractéristique de transfert
Voyons maintenant comment les chose se passent Quant on fait varier la tension d’entrée entre les
2 valeur précedentes.
Si les tensions d'entrées Vi augmentent à partir de 0. Vers vi= 0.6V, ⇒ VB1 = 1.2V, Q2 commence à
conduire, Q4 ne peut conduire car VB4 ≈ 0V , Q2 fonctionne en amplificateur de gain -R2/R3=-1.6 et Q3
en émetteur suiveur, la sortie suit VC2 à deux seuils de jonction près (Fig. III.4b). Q2 voit la valeur de la
tension d'entrée Vi à son entrée car : VB2 = VB1 - 0.6 = Vi + 0.6 -0.6 = Vi. Si Vi continue de monter, Vo va
Electronique Numérique par A. OUMNAD
35
diminuer 1.6 fois plus vite, quand Vi atteint 1.2V, (Vo est de l'ordre de 2.8V) Q4 commence à conduire
mais il n'est pas encore saturé, la jonction BE4 shunte la résistance R3, le gain de l'ampli augmente et
devient de l'ordre de 50. Si Vi continue d'augmenter, Vo va diminuer 50 fois plus vite, quand elle
atteint 0.2V, Q4 se sature et Vo ne diminue plus, en ce moment on a VC2=0.2+2x0.6=1.4V, si Vi continue
à augmenter, VC2 continue à diminuer et Q3 se bloque et dès que VC2 est de l'ordre de 0.7+0.2=0.9, Q2
se sature. La chute de la tension Vo de 2.8V à 0.2 V est quasiment verticale, de ce fait quand elle est de
l'ordre de 0.2V Vi est à peine légèrement supérieure à 1.2V et VB1 est de l'ordre de 1.8V, si Vi continue à
augmenter, VB1 ne peut continuer à augmenter car elle voie les trois jonction BC1, BE2 et BE4 donc la
jonction BE1 se bloque et le courant d'entrée qui était sortant devient entrant (très faible). La courbe
de la figure (Fig. III.4c) illustre le fonctionnement détaillé ci-dessus.
•
Rôle de la diode D3 :
Le rôle de la diode D3 est d'assurer que le transistor Q3 soit bloqué quand le transistor Q4
est saturé. En l'absence de cette diode, quand Q2 et Q4 sont saturés, on a VC2 = VBE4 = 0.7+0.2 =
0.9V, cette tension est largement suffisante pour faire conduire Q3 car on aura VBE3 = 0.9-0.2 =
0.7V, ill en résultera un courant statique permanent traversant Q3 et Q4. Ce courant augmente
inutilement la consommation de la porte sans en améliorer les performances.
Vcc=5V
Vo
Vcc=5V
R2
1.6K
4
3.8
R2
1.6K
R4
130Ω
pente -1.6
3
Q3
2.4
Vi
Q3
Q2
pente -50
2
D3
Vo
D3
Voh
R3
1K
1
0.4
Vi
0.8 1
(a)
(b)
2
3
4
(c)
Fig. III.4 : fonctionnement et caractéristique de transfert d'une porte 7400
III.4.4 Niveaux logiques de la famille TTL Standard
De la caractéristique de transfert précédente, on peut déduire les valeurs suivantes :
Entrée
VILmax = 1.2V
VIHmin = 1.3V
Sortie
VOHmin = 2.8V
VOLmax = 0.2V
Les constructeurs nous disent que pour s'assurer d'un bon fonctionnement même dans les
conditions les plus défavorables (Température, alimentation, charge), avec une petite marge
de sécurité, il faut adopter les limites suivantes
Entrée (à respecter)
VILmax = 0.8V
VIHmin = 2.0V
Sortie (garantie par le constructeur)
VOHmin = 2.4V
VOLmax = 0.4V
Chapitre III: FAMILLES DES CIRCUITS LOGIQUES
36
III.4.5 Immunité au bruit :
Vo1
3
Niveau haut
2
1
Niveau bas
t
Fig. III.5 : marge de bruit d'un signal TTL
Comme la tension d'entrée
2
1
d'une porte n'est rien d'autre
Vi2
Vo1
que la tension de sortie de la
porte qui la précède, on va définir la marge de bruit
qui peut subsister sur la tension VOL sans que cela
n'altère le fonctionnement normal.
Etat bas : Dans le plus mauvais cas Vo1 est de 0.4 V,
on sait que la porte 2 considère Vi2=Vo1 comme un
niveau bas tant qu'elle inférieure à 0.8V, donc un
signal parasite de 0.4 V qui viendrait s'ajouter à Vo1
n'altérerait pas le fonctionnement normal, ceci est la
marge de bruit au niveau bas
∆VNL = 0.8 -0.4 = 0.4 V
Etat haut : Au pire des cas Vo1 = 2.4V, la porte 2 considère Vi2=Vo1 comme un niveau haut
tant qu'il est supérieur à 2V, donc là aussi on peut tolérer un parasite de 0.4V sur Vo1 sans
altérer le fonctionnement normal.
∆VNH = 2.4 - 2 = 0.4 V
L'immunité au bruit est donc :
∆VN = 0.4 V
III.4.6 Courant d'entrée Ii de la porte standard
Vcc=5V
III.4.6.1 Courant d'entrée à l'état bas IIL
Le courant d'entrée à l'état bas IIL sur une entrée dépends comme
R1
on peut le constater sur la figure ci-contre du nombre d'entrée qui
4K
sont reliées au niveau bas. En effet le courant I1 qui circule dans la
I1
base du transistor Q1 se partage sur les entrée qui sont reliée à un
niveau bas.
Vi1
V − VB1 5 − ( 0. 2 + 0. 6)
Q1
I1 = CC
=
mA = 1. 05mA
Vi2
R1
4k
IIL
Si n entrées sont reliées au niveau bas, le courant IIL sur une entrée est
Fig. III.6 : circuit d'entrée
I1/n.
Les constructeurs nous assurent que dans le cas le plus défavorable le courant IIL ne peut
dépasser 1.6 mA. (IILmax = - 1.6 mA ; le (-) indique que le courant est sortant)
IILmax = 1.6 mA
III.4.6.2 Courant d'entrée à l'état haut IIH
Si une entrée est reliée à un état haut, la jonction BE luit correspondant est bloquée, donc le
courant d'entrée n'est rien d'autre que le courant inverse d'une jonction qui on le sait, très
faible mais dépend beaucoup de la température.
Les constructeurs nous assurent que dans le cas le plus défavorable le courant IIH ne peut
dépasser 40 µA.
IIHmax = 40 µA
Electronique Numérique par A. OUMNAD
37
III.4.7 Courant de sortie Io de la porte standard
III.4.7.1 Courant de sortie à l'état bas IOL
I
Le courant de sortie IOL est injecté dans la porte par les
autres portes qui lui sont connectées ou par une éventuelle
I
charge résistive reliée à Vcc comme cela est illustré sur la
IOL
figure 3.5.
I
Pour les valeurs faibles de IOL, la tension de sortie VOL est
Q4
de l'ordre de 0.2V. si on augmente IOL, VOL augmente aussi.
Vol
Sachant que la valeur max tolérée de VOL est 0.4V , il ne faut
I
pas injecter un courant IOL trop important qui fasse dépasser
Fig. III.7 : courant de sortie à l'état bas
cette valeur.
Les constructeurs nous assurent que dans les conditions les plus défavorables VOL reste
inférieure à 0.4V tant que IOL est inférieur à 16 mA.
IOLmax = 16 mA
IL
IL
IL
IL
III.4.7.2 Courant de sortie à l'état haut IOH
Vcc=5V
Quand la sortie est au nivaux haut, la porte fournit le
courant de sortie IOH aux circuits qui lui sont connectés et à
R2
I
R4
une charge résistive éventuelle reliée à la masse.
1.6K
130Ω
Dans le cas d'un fonctionnement normal où la charge
I
n'est constituée que de portes logiques de la même famille,
Q3
I
le courant IOH reste très faible et la tension VOH reste bien
D3
supérieure à VOHmin. Les constructeurs recommandent la
I
Voh
valeur :
IOHmax = 0.4 mA
I
ce qui garantit que ∀ les conditions, VOH reste > VOHmin tant
Fig. III.8 : courant de sortie à l'état haut
que IOH < 0.4 mA.
Dans le cas d'une charge résistive, il faut faire attention car quand IOH augmente, VOH
diminue et peut descendre en dessous de VOHmin et de ce fait ne sera plus utilisable d'un point
de vue LOGIQUE.
Si on observe la courbe A2 (du constructeur) qui illustre la variation de VOH en fonction de
IOH, on s'aperçoit que la valeur de 0.4mA est vraiment trop confortable alors qu'on peut
demander à la porte un courant bien plus important ( ≈ 8 mA) avant que la tension VOH ne
descende en dessous du seuil autorisé (2.4 V) .
IH
IH
IH
OH
IH
III.4.8 Sortance (Fan out)
La sortance est le nombre maximum de portes de la même famille que l'on peut connecter à
la sortie d'une porte sans que les débits de courant n'altèrent les valeurs de la tension de
sortie, VOH doit rester supérieure à VOHmin = 2.4V et VOL doit rester inférieure à VOLmax = 0.4V.
C'est surtout l'état bas de la sortie qui va limiter la sortance, IOLmax = 16 mA, chaque porte
connectée apporte IILmax = 1.6 mA (voir Fig. 3.5) ce qui donne une sortance de 10. Quand la
sortie est à l'état haut, le courant de sortie maximum sera IOH = 10 x IIHmax = 10 x 40 µA = 0.4
mA, c'est la valeur recommandée par les constructeurs mais on est loin du courant de sortie
critique (8 mA) tel que le montre la courbe A2.
III.4.9 Courant de court circuit
C'est le courant IOS (Short circuit Output Curent) qui est fournie par une sortie normalement
à l'état haut et qui à été court-circuitée à la masse. Ce courant peut être important et peut
détruire le circuit si on n'y prend pas garde. Les constructeur recommandent de ne pas mettre
Chapitre III: FAMILLES DES CIRCUITS LOGIQUES
38
plus d'une sortie en court-circuit par boîtier et pour certaines séries comme la série LS, le
court-circuit ne doit pas durer plus d'une seconde.
III.4.10
Courant d'alimentation et puissance consommée
Le courant que fournit l'alimentation à un boîtier est noté Icc, il permet de calculer la
puissance consommée par ce circuit. Ci le boîtier contient plusieurs portes et on s'intéresse au
courant consommé par une seule porte, il faut diviser par le nombre de portes contenues dans
le boîtier. Pour le boîtier 7400, la valeur typique de ICCH (sortie à l'état haut) est 4 mA ce qui
fait 1mA par porte, et la valeur typique de ICCL (sortie à l'état bas) est 12 mA soit 3 mA par
porte. La puissance moyenne dissipée par une porte est donc :
P=1mA+3mA×5V =10mW
2
Il faut remarquer que le courant consommé présente des pics pendant les transitions de la
sortie, ceci est dû au fait que les transistors Q3 et Q4 vont conduire tous les deux pendant un
très court instant, il en résulte une circulation de courant dans le totem-pole, elle est
heureusement limitée par la résistance R4. La conséquence de ces pics de courant est une
légère augmentation de la consommation avec l'augmentation de la fréquence des transitions.
Ce phénomène est comme on va le voir beaucoup plus marqué chez la famille CMOS.
III.4.11
Temps de propagation
tPHLtyp = 8ns tPHLmax = 15 ns
tPLHtyp = 12ns tPLHmax = 22 ns
le temps de propagation moyen est :
tp = 10 ns
Entrée
Sortie
t
Fmax =
III.4.12
TPLH
t PLH
Fig. III.9 : Temps de propagation
PHL
1
1
=
= 50 MHz
+ TPHL 20 ns
Portes à sortie collecteur ouvert (OC : Open Collector)
Vcc=5V
La figure Fig. III.10 montre une porte à sortie
collecteur ouvert, l'étage de sortie se réduit au transistor
Q4, la partie supérieure du totem-pole a été supprimée.
Pour assurer un niveau logique 1 en sortie, il faut
compléter la polarisation de Q4 par une résistance de tirage à
VCC (pull up resistor)
Ces portes ont l'avantage de pouvoir piloter des
charges externes quand la tension et le courant de sortie
d'une porte normale ne suffisent plus pour le faire. Sur
Fig. III.11, la tension d'alimentation de la charge VL peut
être supérieure à 5V et le courant IL peut être plus
important que le courant de sortie maximum d'une
porte TTL à sortie totem-pole.
R2
1.6K
R1
4K
Vi1
Vi2
Vo
Q2
Q1
Q4
D1
D2
R3
1K
Fig. III.10 : Porte Nand à sortie collecteur ouvert
Electronique Numérique par A. OUMNAD
39
Une deuxième application de ces portes est la
Vcc
possibilité de réaliser ce qu'on appelle un ET câblé
VL
sans recours à l'utilisation d'une porte ET
RL
supplémentaire. Cette structure (Fig. III.11) ne
RL
présente aucun risque de circulation de courant
A
S
d'une porte vers l'autre car une porte OC ne peut que
IL
recevoir du courant en sortie. On vérifie facilement
B
que cette structure réalise la fonction S= A . B car on
Fig. III.11 : pullup resistor
Fig. III.12 : ET cablé
ne peut avoir un niveau haut en S que si les deux
transistors de sortie sont bloqués soit un niveau haut sur les deux sorties A et B.
III.4.13
Porte à sortie 3 états (tri-state)
Ces portes présentent en plus des deux niveaux logiques
classiques dits à basse impédance, un 3ème état où la sortie est
à haute impédance "HZ", les deux transistors du totem-pole
sont bloqués. Une porte trois états possède en plus des entrées
logiques classiques une entrée supplémentaire (Fig. III.13) qui
permet de mettre la sortie en HZ.
Le schéma de la figure Fig. III.14 montre le
principe d'une porte Tri-state :
•
•
Si Vc = "L", Q5 bloqué, la porte fonctionne en
porte NAND classique.
Si Vc = "H", Q5 saturé, VC2 = 0.2V, La jonction
base
collecteur
de
Q2
conduit,
VB2=0.7+0.2=0.9, la jonction base émetteur
conduit aussi, Q2 ne fonctionne pas en
transistor, les deux jonctions conduisent
dans le sens direct, il en résulte :
- VB3 = 0.2 V
Q3 bloqués,
- VB4 = 0.2V
Q3 bloqués
La sortie est donc isolée, =
haute
impédance..
III.4.14
"H"
HZ
"L"
HZ
Fig. III.13 : Portes 3 états
Vcc=5V
R2
1.6K
R1
4K
R4
130Ω
Q3
Vi1
Vi2
Vc
D3
Q5
Q2
Q1
Vo
Q4
D2
D1
R3
1K
Fig. III.14 : Porte Nand Avec sortie 3 états
Porte à entrée Trigger de Schmitt
Ces portes présentent deux seuils de
basculement comme le montre Fig. Fig. III.15.
Grâce à une structure de contre réaction positive
les basculements sont quasiment instantanés. Les
portes trigger de Schmitt trouvent de nombreuses
applications comme la mise en forme des signaux,
retardateur d'impulsions, élargisseur d'impulsions,
oscillateurs...
Vo
4
3
2
1
Vi
0.4
0.8
1.2
1.6
2
Fig. III.15 : courbe de transfert d'un trigger de schmitt TTL
Chapitre III: FAMILLES DES CIRCUITS LOGIQUES
40
III.4.14.1
Retardateur d'impulsion
R=100k
Ve
C=100n
Vs
θ
Calculer la durée θ introduite par le retardateur
1.6
0.8
Fig. III.16 : retardateur d'impulsion
III.4.15
Variante TTL Schottky ou TTL-S
est une diode à
La diode Schottky
Vcc=5V
jonction métal semi-conducteur, elle a un seuil
de conduction de 0.3V et un temps de
R2
R6
commutation très faible. Elle
possède la
900Ω
50Ω
propriété de limiter l’accumulation des porteurs
R1
2.8K
Q3
de charges au voisinage de la jonction PN. Les
temps de changement d’état (passant-bloqué et
Q4
bloqué-passant) s’en trouvent donc fortement
Q1
Q2
R5
diminués.
3.5k
Vo
Son utilisation comme diode de désaturation
des transistors améliore nettement les Vi1
Q6
performances temporelles. Un transistor Vi2
R3
R4
Schottky est un transistor sur lequel on a rajouté
500Ω
250Ω
D1
une diode Schottky en // sur la jonction base
D2
Q5
collecteur.
Quand le transistor tend vers la saturation,
VBE=0.7V et VCE diminue vers 0.2V, dès qu'elle
atteint 0.4V, la diode Schottky conduit et freine
la saturation par un effet de contre réaction
Fig. III.17 : Porte Schottky 74S00
négative car, si la saturation continue, VCE
diminue, donc VBE=VCE+VD diminue aussi, ce qui diminue la conduction du
transistor. VCE reste voisin de 0.4V, on empêche ainsi le transistor de se
saturer, cela évite le stockage des charges dans la base et de ce fait, on diminue
le temps de commutation.
L'emploi des diodes et des transistors Schottky a donné naissance à la série
TTL-S dont la porte élémentaire est illustrée sur la figure. Elle a un temps de
propagation de seulement 3 ns, mais l'utilisation de résistances de faibles valeurs porte la
consommation à 23 mW.
La structure (R3, R4,Q5) dite LSD (Limited Saturation device) limite le courant de base de
Q6 pour en accélérer la commutation. En effet le courant qui arrive de Q2 se partage entre Q5
et Q6, en effet si IB6 ↑ ⇒ VB6 ↑ ⇒ IB5 ↑ ⇒ IC5 ↑ ⇒ IB6 ↓ C'est une sorte de contre réaction
négative.
Electronique Numérique par A. OUMNAD
III.4.16
41
Variante TTL Low Pwer Schottky ou TTL-LS
Pour régler le problème de consommation de
la technologie TTL S, on effectue un mixage avec
le principe de la basse consommation des TTL L.
Le résultat est la technologie TTL LS qui joue "sur
les deux tableaux" de la consommation et de la
vitesse. La structure correspondante est illustrée
sur la figure Fig. III.18. On remarquera une
complexité accrue de la structure. Cette
technologie restait cependant jusqu’à il y a Vi1
encore peu de temps la TTL la plus utilisée.
Notons que des versions de cette porte
avec un transistor Schottky multiémetteur à
l'entrée existent.
Cette série améliore considérablement les
caractéristiques de la série TTL-Standard,
pour un même temps de propagation (10
ns), elle ne consomme que 2mW.
Vcc=5V
R1
20K
R2
8K
R3
120Ω
Q3
Q4
D1
R7
4k
Q1
Vi2
D2
12k
D3
D4
Vo
R4
Q5
R5
1.5k
R6
3k
Q2
Fig. III.18 : Porte Nand 74LS00
La caractéristique de transfert est illustrée sur la figures D1 et D2 (du constructeur) et la
variation de la tension de sortie en fonction du courant de sortie est illustrée sur les figures
D3 et D5.
Voici les valeurs typiques des courant de la famille TTL LS :
IILmax = 0.4 mA
IOLmax = 8 mA ⇒
Sortance = 20
IIHmax = 20 µA
ICCHtyp = 0.8mA
ICCLtyp = 2.4 mA
Remarque : IOHmax n'est en général pas précisé, d'après la courbe D5 du constructeur, On peut
adopter une valeur de 25 mA pour IOHmax
III.4.17
Variantes TTL avancée AS et ALS
Dérivées des technologies présentées précédemment, les technologies avancées Advanced Schottky
et Advanced low power Schottky (A pour advanced) mettent en oeuvre les progrès récent (fin des
années 80) en matière de circuits intégrés bipolaires.
III.4.18
Variante TTL-F ou TTL Fast
Dans le souci toujours plus marqué de favoriser la rapidité des composants (toujours plus vite !), la
technologie F (F pour fast) apporte sa contribution par l’emploi de transistors bipolaires plus rapides
que la série S avec une consommation 5 fois plus faible environ.
Chapitre III: FAMILLES DES CIRCUITS LOGIQUES
42
III.4.19
Performances typiques de la technologie bipolaire
VILmax
VIHmin
VOLmax
VOHmin
Tp (ns)
Pd (mW)
IILmax (mA)
IIHmax (µA)
IOLmax (mA)
IOHmax
Icch(typ, mA)
Iccl(typ, mA)
Fmax (Mhz)
III.4.20
74
74S
74LS
0.8
2
0.4
2.4
10
10
1.6
40
16
0.4
1
3
35
0.8
2
0.5
2.7
3
19
2
50
20
1
2.5
5
125
0.8
2
0.5
2.7
9.5
2
0.4
20
8
0.4
0.2
0.8
40
74AS
74AL
S
0.8
0.8
2
2
0.5
0.5
2.7
2.5
1.5
4
8.5
1
0.5
0.2
20
20
8
8
2
0.4
0.125 0.5
0.375 1.5
200
70
Caractéristiques de sortie de quelque famille TTL
VOH(V)
4
3
2
S
STD
1
AS
LS
0
ALS
5
10
15
IOH(mA)
Fig. III.19 : Tension de sortie VOH en fonction du courant de sortie IOH
VOL(V)
4
STD
ALS
3
LS
S
2
AS
1
0
50
100
150
Fig. III.20 : Tension de sortie VOL en fonction du courant de sortie IOL
IOL(mA)
Electronique Numérique par A. OUMNAD
43
III.5 Les Familles CMOS (Complementary MOS)
La famille CMOS présente la caractéristique que chaque étage est constitué d'un MOSFET
canal n et d'un MOSFET canal p. Cette famille aussi est constituée de plusieurs séries :
•
•
•
•
•
•
•
•
•
•
•
•
•
•
•
•
Serie 4000 ou série C : CMOS standard (l'ancètre)
AC : advanced CMOS
ACT : advanced CMOS compatible TTL
HC : High-Speed CMOS Logic
HCT : High-Speed CMOS Logic compatible TTL
AHC : Advanced High-Speed CMOS Logic
AHCT : Advances High-Speed CMOS Logic compatible TTL
BCT : BiCMOS technology
ABT : Advanced BiCMOS
LV : Low Voltage HCMOS Technology
LVC : Low Voltage CMOS
ALVC : Advanced Low Voltage CMOS
LVT : Low Voltage Technology
ALVT : Advanced Low Voltage Technology
ALB : Advanced Low voltage BiCMOS
CBTLV : Low Voltage Bus Switches (Crossbar technology)
III.5.1 Série 4000
Nous allons commencer par étudier la série 4000, c'est la série qui est apparue la première.
A titre d'exemple le circuit CD4011B est la référence du boîtier contenant 4 portes Nand à
deux entrées. Le suffixe B indique que les portes comportent un buffer en sortie, nous y
reviendrons plus tard dans ce document.
La figure Fig. III.21 rappelle les conditions de conduction et de blocage des MOS-FET à
enrichissement utilisés.
Canal n
ID
D
G
Canal p
ID
D
B
G
B
S
S
VTH
VGS < VTH
VGS >> VTH
OFF
ON
VGB
VGB
VTH
VGS > VTH
VGS << VTH
OFF
ON
Fig. III.21 : Caractéristiques d'un MOS à enrichissement
III.5.1.1 Alimentation
Les circuits de la famille CMOS ne sont pas forcément alimentés entre une tension positive
fixe et la masse comme c'est le cas de la famille TTL, ils peuvent être alimentés entre une
tension VDD et VSS quelconques en respectant les limites suivantes 3V < VDD-VSS < 18V. Les
niveaux logiques haut et bas seront définis ultérieurement avec plus de précision mais on
peut déjà dire que VOH ≈ VDD et VOL ≈ VSS.
Chapitre III: FAMILLES DES CIRCUITS LOGIQUES
44
III.5.1.2 Température de fonctionnement
La plage de température de fonctionnement est :
[-40 , 85]°C pour la série commerciale
[-55,125]°C pour la série militaire.
III.5.1.3 Porte élémentaire de la famille CMOS
V
C'est l'inverseur représenté sur la figure Fig. III.22
• Vi = "L" = Vss ⇒
VGS1 = - (VDD-VSS) < -3V
⇒ Q1 Conducteur
⇒ Q2 Bloqué
VGS2 ≈ 0
DD
Q1
V o
V i
Vo = VOH =VDD
Q2
• Vi = "H" = VDD ⇒
VGS1 ≈ 0
VGS2 = (VDD-VSS) > 3V
⇒ Q1 Bloqué
⇒ Q2 Conducteur
V
SS
Fig. III.22 : Inverseur CMOS
Vo = VOL = VSS
III.5.1.4 Caractéristique de transfert
La tension de transition des circuits CMOS est de
V +V
l'ordre de VT = DD SS . Le circuit CMOS que nous
2
venons de voir ne possède pas un gain très élevé, par
conséquent, la caractéristique de transfert n'est pas très
raide dans la région de transition (Erreur ! Source du
envoi introuvable.). Des versions "bufferisées" sont
disponibles, sur ces circuits, on a rajouté un
amplificateur (buffer) à deux étage à la sortie (Fig.
III.23), l'amplification dans la région de transition passe
de ≈15 (sans buffer) à ≈2500 (avec buffer).
Si les portes sans buffer ont une caractéristique
de transfert non idéale ce qui diminue leur
immunité au bruit, elles ont l'avantage d'avoir un
meilleur temps de propagation puisque constituées
d'un seul étage. Un autre avantage de ces portes, est
que si on les utilise en linéaire pour réaliser des
amplificateurs ou des oscillateurs, la faiblesse du
gain se manifeste par une stabilité accrue et des
signaux de sortie plus "propres."
III.5.1.5 Portes NAND et NOR
On obtient les deux portes de base NAND et NOR
en connectant les transistors MOS-FET soit en série
soit en parallèle. Pour la porte NAND (fig. 3.19a), il
suffit qu'une entrée soit "L" pour que la sortie soit
"H" car Q1 et Q2 en // ≡ 'OU'. Pour que la sortie soit
Vo
Vdd
avec buffer
sans buffer
Vi
Vss
VT
VDD
Buffer
Q1
Vo
Vi
Q2
VSS
Fig. III.23 : Inverseur CMOS avec Buffer
Electronique Numérique par A. OUMNAD
45
"L" il faut que les deux entrées soient "H" car Q3 et Q4 en série ≡ 'ET'. Pour la porte NOR (fig.
3.19b), il suffit qu'une entrée soit "H" pour que la sortie soit "L" et il faut que les deux entrées
soit "L" pour que la sortie soit "H".
VDD
Vi1
VDD
Q1
Q2
Vo
Vi2
Q1
Vi1
Q2
Vi2
Vo
Q3
Q3
Q4
Q4
VSS
VSS
Fig. III.24 : Porte NAND CMOS
Fig. III.25 : Porte NOR CMOS
III.5.2 Porte analogique
Q2
VDD
Vea
VSS
VDD
Vsa
Vdd
14
13
12
11
10
9
8
1
2
3
4
5
6
7
Vss
Q1
C
VSS
Fig. III.26 : Porte analogique
Fig. III.27 : Boîtier 4016
Cet interrupteur analogique commandé par un signal logique n'est pas réellement un
circuit logique, Je l'ai quand même cité dans ce chapitre car je n'aurai pas l'occasion de le faire
dans un autre cours.
III.5.2.1 Niveaux logiques à l'entrée
On a vu sur la caractéristique de transfert que le seuil de basculement se situe vers la
moitié de la tension d'alimentation, cette valeur n'est pas tout à fait exacte et le basculement
Vo
peut se faire un peut avant ou un peut
après selon les portes et selon la
température de fonctionnement. Pour la VDD
porte NAND par exemple le seuil de
basculement peut ne pas être le même si les
deux entrées sont reliées ou si une entrée
est à l'état haut et on considère l'autre
entrée.
VSS
Vi
On va définir une zone de basculement
VSS
VILmax
VDD
VIHmin
VT
(sécurité) autour de cette tension de
∆VI
∆V I
basculement idéale, ce qui définit les
Fig. III.28 : Zone de basculement d'une porte CMOS
Chapitre III: FAMILLES DES CIRCUITS LOGIQUES
46
valeurs limites des tensions d'entrée VIL et VIH. On garantit alors que ∀ les conditions de
fonctionnement,
•
•
Vi < VILmax ⇒ Vo = VOH
Vi > VIHmin ⇒ Vo = VOL
Les plages constituant le niveau bas et le niveau haut sont données par :
∆VI = 30% de Us
Us est la tension d'alimentation : US = Vdd – Vss
exercice :
On dispose d'une porte alimentée entre VDD=+10V et VSS=–5V, donner les valeur de VT , VILmax
et VIHmin . Même chose pour VDD=+7V et VSS=–7V
III.5.2.2 Niveaux logiques à la sortie
Pour ce qui concerne la tension de sortie, elle varie beaucoup avec la charge comme on
peut le voir sur les courbes de la figure Fig. III.29.
Dans le cas où le courant de sortie Io est inférieur à 1µA, (charge = porte CMOS), on a
:
VOL = VSS
VOH = VDD
Dans le cas de charges donnant lieu à des courants Io plus important, il faut se
référer aux courbes de sorties (Fig. III.29).
Vdd=5v Vss=masse
VOH
VOL
5
5
4
4
-55°
3
2
1
IOH
1
2 3
4
5
25° -55°
3
25°
125°
2
125°
6
1
IOL
mA
7
8
mA
1
2
Fig. III.29 : Caractéristique de sortie d'une porte CMOS
3
4
5
Electronique Numérique par A. OUMNAD
47
III.5.2.3 Immunité au bruit
L'immunité au bruit est : ∆Vn = VILmax - VOLmax = ∆VI - ∆VO
Dans les conditions de charge normales (utilisation de circuits de la même famille),
l'immunité au bruit est bien meilleure que celle de la TTL. On a vu que dans ces conditions, la
tension de sortie est voisine de la tension d'alimentation (déviation < 0.05V) et la tension de
basculement de l'ordre de US/2, ce qui donne une immunité au bruit à peine plus faible que
US/2. On peut donc garantir une immunité au bruit voisine de :
∆VN = 30% de Us
La différence par rapport à la TTL est que ici,
on peut améliorer l'immunité au bruit on
augmentant la valeur de la tension
d'alimentation.
t
p(ns)
200
T=25°C
5V
10V
III.5.2.4 Temps de propagation
Le temps de propagation tp en CMOS dépend
fortement de la tension d'alimentation et de la
capacité de charge CL et de la température,
comme le montre la figure Fig. III.30.
100
15V
C L(pF)
100
200
Fig. III.30 : Variation du temp de propagation
III.5.2.5 Consommation
P(mw)
La puissance statique
consommée est quasiment
Vo
1.5
nulle, car, que la porte soit
à l'état haut ou à l'état bas,
1
un des deux transistors
constituant un étage est
Idd
bloqué, il n'y a donc pas de
0.5
courant absorbé par la
Vi
f(Hz)
porte. (IDD < 4µA).
Quand
la
tension
1k
10k
100k
1M
Us
2
d'entrée est voisine de la
Fig. III.31 : Consommation dynamique d'une porte CMOS
moitié de la tension
d'alimentation, on est dans la zone de transition, les deux transistors sont conducteurs, (un
est entrain de se bloquer, l'autre de se débloquer) un courant circule entre Vcc et la masse.
Une autre source de consommation est que à chaque transition, il faut charger/décharger les
capacités de structure.
On dit alors que les circuits CMOS consomment pendant les transitions ou ont une
consommation dynamique. La figure Fig. III.31 montre la variation du courant consommé
lors d'une transition et la variation de la consommation avec la fréquence d'un boîtier
contenant 4 portes NAND . Notons que cette courbe est tracée en fonction de la fréquence
avec une capacité de charge CL fixée. Si on augment CL, la consommation augmente aussi.
III.5.2.6 Sortance
Si des sorties CMOS sont connectées à des entrées CMOS, il n'y a alors pratiquement aucune
charge de sortie en courant continue, la sortance n'est donc pas limitée par cet aspect mais
surtout par la capacité de charge qui ne doit pas dépasser 1 nF. Puisque chaque entrée a une
capacité max. de 7.5 pF, on obtient une sortance de 133. Mais sachant que la capacité de
charge agit fortement sur le temps de propagation et sur la consommation dynamique, il est
conseillé de ne pas dépasser une sortance de 50.
Chapitre III: FAMILLES DES CIRCUITS LOGIQUES
48
III.5.3 Série High speed CMOS : HC, HCT, AHC et AHCT
Les circuits sont les même que ceux de la CMOS sauf que les transistors sont à grille
silicium et la technologie de fabrication plus avancée (autoalignement de source et de drain,
implantation ionique) permet d'obtenir une longueur de canal et une capacité de grille plus
faibles d'où une augmentation de la vitesse de commutation.
P
On obtient ainsi des circuits ayant les caractéristique
dynamique de la TTL-LS et les avantages de la CMOS en
TTL-LS
terme de consommation et d'immunité au bruit.
Ceci dit, au voisinage de la fréquence maximum, (Fig.
III.32) la consommation devient comparable à celle de la TTLHC
LS. Cependant dans un système numérique, seulement une
f
fraction des portes fonctionnent à la fréquence d'horloge,
Fig. III.32 : Consommation de la TTL-LS et
donc un gain significatif en consommation peut être réalisé.
de la HC
L'immunité au bruit est meilleure que celle de la TTL-LS,
elle est de l'ordre de 0.4V pour cette dernière alors qu'elle est de l'ordre de 1V pour la HC
alimentée sous 5V.
VOH
VOL
Pour la sortance, elle
5
5
n'est limitée que par la
Vdd=5v
capacité de charge qui 4
4
Vss=masse
s'accumule
et
peut
T=25°C
3
3
détériorer
les
2
2
performances
dynamiques.
Notons 1
1
IOH
IOL
qu'une sortie HC normale
mA
mA
10
20
30
40
50
peut piloter jusqu'à 10
10
20
30
40
50
Fig. III.33 : Tension de sortie en fonction de la charge d'une porte HCMOS
portes TTL-LS. Si on
observe les courbes de la figure Fig. III.33, on remarque qu'on peut même piloter jusqu'à 10
entrées TTL standard ou 20 entrés TTL-LS.
La famille CMOS rapide est constituée de la série HC dont l'alimentation peut aller de 2V à
6V et la série HCT qui est compatible TTL. Les série avancées AHC et AHCT ont des
performances accrues.
La référence commerciale des circuits HCMOS est similaire à celle de la famille TTL avec
laquelle les circuits sont interchangeables pin par pin. Le circuit 74HC00 ainsi que le circuit
74HCT00 ont exactement le même brochage que le circuit 74LS00.
III.5.4 Caractéristiques typiques des technologies CMOS et HCMOS
SERIE Vcc (V)
VILMAX
4000B 3 - 15 Vss+30%Vcc
HC
AHC
HCT
AHCT
AC
ACT
VIHMin
Vdd-30%Vcc
2
4.6
6
0.3
0.9
1.2
1.5
3.15
4.2
VT
Vcc/
2
1.4
2.25
3
4.5 .. 5.5
0.8
2
1.4
3
4.5
5.5
4.5 .. 5.5
0.9
1.35
1.65
0.8
2.1
3.15
3.85
2
1.5
3.25
2.75
1.4
Tp ns
40
45
9
8
8/5.2(3.3/5V)
11(4.5V)
5.5(5V)
6.25(3.3V)
5.25(5V)
4.75
Electronique Numérique par A. OUMNAD
49
III.5.5 La Technologie BiCMOS : BCT et ABT
La technologie BCT (BiCMOS technology) combine les avantages de la technologie bipolaire
et de la technologie CMOS. L'étage d'entrée est constitué essentiellement de transistor MOS et
l'étage de sortie de transistors bipolaires.
Grâce à ses performances accrues, la technologie ABT (Advanced BiCMOS) remplace la
famille BCT.
Vcc
Vcc
D1
D1
chute de
tension
R1
R2
Q1
Q2
Vi
inverseur
d'entrée
p
n
Q3
M1
Vo
contre
réaction
Fig. III.34 : étage d'entrée BiCMOS simplifié
Fig. III.35 : étage de sortie BiCMOS simplifié
La technologie BiCMOS regroupe les avantages de faible consommation et de fort taux
d'intégration de la technologie CMOS et de vitesse et de "driving" élevés de la technologie
bipolaire. Les performances typiques sont :
tp ≈ 2-3 ns ICCmax/100MHz ≈ 35 mA IOL ≈ 64 mA
IOH ≈ 32 mA
III.5.5.1 Considérations sur la consommation
Il y a deux aspects de base à considérer pour le calcul de la puissance consommée par un
circuit logique, la puissance statique et la puissance dynamique.
La puissance statique est calculée en utilisant la valeur du courant Icc fourni dans la fiche
technique qui correspond au courant consommé par le circuit non chargé
La puissance dynamique est due à la charge et à
I CC (mA)
la décharge des capacités internes et des capacités
180
de charge externes. C'est cette puissance
160
advanced Bipolar
dynamique qui représente la majeure partie de la
140
puissance consommée. La figure Fig. III.36 illustre
120
la variation de cette puissance en fonction de la
100
fréquence pour les trois technologies.
80
60
advanced CMOS
L'utilisation des transistors bipolaires dans
40
l'étage de sortie présente un double avantage.
20
advanced BiCMOC
Premièrement, la dynamique de la tension de
f (MHz)
20 40 60 80 100
sortie U=VOH - VOL est plus faible que celle de la
Fig. III.36 : Icc en fonction de la fréquence
CMOS ce qui réduit la consommation dynamique
due à la capacité de charge
Wdyn = CL U2 f
Deuxièmement, le transistor bipolaire a la propriété de passer à l'état bloqué d'une façon
plus efficace que le transistor MOS, ceci réduit le courant de fuite qui passe de Vcc à la masse
Chapitre III: FAMILLES DES CIRCUITS LOGIQUES
50
pendant le basculement. La combinaison de ces deux propriétés réduit la consommation de
puissance en haute fréquence.
III.5.5.2 Caractéristique d'entrée
Les circuits de la famille ABT sont conçus pour être compatibles avec la famille TTL. Le
seuil de basculement en entrée se situe entre 0.8V et 2 V, il est typiquement de 1.5V. L'étage
d'entrée est constitué d'un inverseur CMOS (Fig. III.34) pour réduire le courant et la capacité
d'entrée afin de minimiser la charge globale du Bus qui distribue les signaux à tout les circuit
d'un système numérique. Avec cet étage d'entrée CMOS, la tension de basculement serait de
Vcc/2=2.5V, pour la ramener à 1.5V, on utilise un circuit de chute de tension (D1 et Q1) pour
abaisser la tension d'alimentation de l'étage d'entrée.
III.5.5.3 Caractéristique de sortie
La figure Fig. III.34 montre un schéma simplifié de l'étage de sortie de la famille ABT. Son
fonctionnement et très similaire à celui de la famille TTL.
• Si le transistor M1 est conducteur, le courant à travers R1 et M1 fait conduire Q4 et
engendre un niveau bas à la sortie. En même temps, la tension sur la base de Q2 est
suffisamment faible pour que le Darlington soit bloqué.
• Si M1 est bloqué, Q4 l'est aussi. Le Darlington conduit à l'aide du courant de R1 et engendre
un niveau haut en sortie. La résistance R2 limite le courant de sortie IOH .
La diode D1 évite le retour du courant vers Vcc dans le cas d'applications avec mise hors tension
partielle de sous-ensemble de circuits.
En plus de la réduction de l'excursion de la tension de sortie ce qui diminue la
consommation dynamique, l'utilisation de transistors bipolaires dans l'étage de sortie
augmente le "driving capability" des circuits qui peuvent ainsi fournir un courant de sortie
important sans une dégradation notable de la tension de sortie. La figure Fig. III.37 donne les
caractéristiques de sortie pour l'état bas et l'état haut.
VOH (V)
VOL (V)
6
0.8
5
4
0.6
3
2
0.4
0.2
1
0 20 40 60 80
100 120 140
I OL(mA)
-100
-80
-60
-40 -20
0
I OH (mA)
Fig. III.37 : caractéristiques de sortie typiques de la famille ABT
Les valeurs typiques de IOL est de 64 mA et celle IOH est de 32 mA. Cependant d'après les
courbes de la figure Fig. III.37, on voit que la technologie ABT peut fournir jusqu'à 80 mA
pour les deux courants.
Electronique Numérique par A. OUMNAD
51
III.5.6 Familles Low voltage
LV : Low Voltage HCMOS Technology
LVC : Low Voltage CMOS
ALVC : Advanced Low Voltage CMOS
LVT : Low Voltage Technology
ALVT : Advanced Low Voltage Technology
ALB : Advanced Low voltage BiCMOS
CBTLV : Low Voltage Bus Switches (Crossbar technology)
La tension de 5 V a longtemps été adoptée comme standard d'alimentation des circuits
logiques. Ceci a été dicté par le fait que les transistors multiémetteurs utilisés sur les familles
bipolaires avaient une tension d'avalanche de 5.5 V. Depuis, plusieurs raisons font que la
demande pour une alimentation plus faible ne cesse d'augmenter :
• Pour diminuer les temps de propagation internes des circuits, les dimensions des
transistors on été très fortement réduite grâce aux nouvelles techniques de fabrication des
circuits intégrés. La tension d'alimentation de 5V produit des champs assez forts, qui à la
longue, fatigue les composants et augmente le risque de claquage des oxydes dans les
transistor MOS.
• L'utilisation des CI dans la fabrication d'équipements portables alimentés sur pile nécessite
l'utilisation de circuits à faible consommation, celle ci peut être réduite en diminuant la
valeur de la tension d'alimentation. La consommation en puissance dépend linéairement
de la fréquence et de la capacité de charge, et varie comme le carré de la tension
d'alimentation (Wdyn ≈ CL Vcc2 f).
• Une faible tension d'alimentation diminue la chaleur dissipée par le circuits ce qui facilite
la conception de circuits et de systèmes à forte densité de composants tout en améliorant
leur sécurité et leur durée de vie.
Les familles HC, AHC, et AC permettaient déjà l'utilisation d'une tension d'alimentation
inférieure à 5V (jusqu'à 2V pour HC et AHC et 3 V pour AC). Mais la diminution de Vcc diminue
la vitesse de ces circuit et leur driving capability . Le tableau ci-dessous illustre cette
constatation.
HC245
Vcc=4.5V
Vcc=2V
TPLH type
15 ns
40 ns
TPHL type
26 ns
130 ns
IOH max
-6 mA
-20 µA
IOL max
6 mA
20 µA
(TPLH type ≡ VOH spécifiée jusqu'à)
AHC245
Vcc=4.5V Vcc=3.3 V
5.5 ns
8.5 ns
-8 mA
8 mA
8.3 ns
13.5 ns
-4 mA
AC245
Vcc=4.5V Vcc=3.3
V
3.5 ns
5 ns
7 ns
9 ns
-24 mA
-12 mA
24 mA
12 mA
Il était donc nécessaire de développer de nouvelles familles logiques offrant de meilleures
performances en dépit d'une faible tension d'alimentation.
Chapitre III: FAMILLES DES CIRCUITS LOGIQUES
52
III.5.6.1 Caractéristiques typiques
Les circuits des familles LV, LVC, ALVC, LVT et ALB ont été développé pour une tension
d'alimentation typique de 3.3 V. Ce sont des améliorations des familles HC, AC et ABT, elles
ont donc une structure interne très voisine.
LV
LVC
ALVC
LVT
ALB
Famille (5V)
HC
AC
BCT & ABT
≈ AC
correspondante
Procédé
CMOS 2.0 µm CMOS 0.8 µm CMOS 0.6 µm BiCMOS 0.8µm BiCMOS 0.6µm
Vcc min
2V
2.7 V
2.3 V
2.7 V
3.0 V
Input
TTL-compatible
Input accepte
TTL 5V
Output
TTL-compatible
Vcc
2.7V .. 5.5V
2.7V .. 3.6V
2.3V .. 3.6V
2.3V .. 3.6V
3.0V .. 3.6V
Input threshold
Vcc/2
Vcc/2
Vcc/2
1.4V
None
voltage
Typ. = 1.65V Typ. = 1.65V Typ. = 1.65V
Output
VOH
Vcc
Vcc
Vcc
Vcc
Vi-0.2V
Voltage
VOL
0V
0V
0V
0V
Vi+0.2V
Output
IOH
-8 mA
-24 mA
-24 mA
-32 mA
-25 mA
Curent
IOL
8 mA
24 mA
24 mA
64 mA
25 mA
Maximum ICCH
20 µA
20 µA
40 µA
190 µA
5.6mA/buffer
Static
ICCL
20µA
20 µA
40 µA
5 mA
5.6mA/buffer
Curent
ICCZ
20 µA
20 µA
40 µA
190 µA
0.8 mA
Propagat. Typ.
9.0 ns
4.0 ns
2.2 ns
2.4 ns
Delay
Max
14.0 ns
6.5 ns
4.0 ns
3.9 ns
Pour plus d'information voir : "Design Considerations for logic products SDYAE01" de Texas.
III.5.7 Positions comparées des familles logiques
64
ALVT
LVT
ABT
5V
3.3V
BCT
74F
56
48
40
32
24
ALB
ALVC
LVC AC/ACT
16
AC
8
AHC
AHCT
CBT
5
AHC
10
LV
15
HC/HCT
20
25 ns
Electronique Numérique par A. OUMNAD
53
CIRCUITS COMBINATOIRES USUELS
Chapitre IV:
IV.1 Les multiplexeurs
IV.1.1 Choix d'une voie (entrée) parmi N
E0
E1
S
E N-1
A0 A1
A n-1
Fig. IV.1 : Multiplexeur 1 parmi N (1/N)
Pour choisir une voie parmi N, il faut n entrées d'adressage avec
la relation 2n ≥ N .
A chaque instant la sortie S est égale (connectée) à l'entrée E
"pointée" par le mot adresse An-1 ... A1A0.
1 MXR 1/4 a 4 entrées + 2 entrées d'adresse
1 MXR 1/8 a 8 entrées + 3 entrées d'adresse
1 MXR 1/10 a 10 entrées + 4 entrées d'adresse
1 MXR 1/16 a 16 entrées + 4 entrées d'adresse
Exemple : Multiplexeur 1 parmi 4 (1/4)
Faisons la synthèse d'un multiplexeur à 4 entrées E0, E1, E2 et E3. et 2 entrées adresse A0 et A1 .
L'expression logique de la sortie est :
⇒ (Fig. IV.2a)
S = E0 A0 A1 + E1 A0 A1 + E2 A0 A1 + E3 A0 A1
Pour réaliser des multiplexeurs qui ont un grand nombre d'entrées, on peut utiliser de
"petits" multiplexeurs montés en pyramide. (Fig. IV.2b)
E
0
E
1
S
E
2
E
3
A
1
Fig. IV.2
A
0
(a) : Multiplexeur 1 parmi 4
E0
E1
E2
E3
1/4
E4
E5
E6
E7
1/4
1/4
S
E8
E9
E 10
E 11
1/4
E 12
E 13
E 14
E 15
1/4
A0 A1
(b) : Multiplexeur 1 parmi 16
A2
A3
IV.1.2 Choix d'un mot parmi N
Il s'agit d'un multiplexeur plus élaboré qu'on appelle sélecteur de donné, qui permet de choisir un
mot de n bits parmi N mots tous de la même taille (n bits).
Là aussi on va utiliser des multiplexeurs classiques montés de façon adéquate.
La figure Fig. IV.3 montre un sélecteur qui permet de choisir un mot parmi 4 mots de 8 bits, et la
figure Fig. IV.4 montre un sélecteur qui permet de choisir un mot parmi 8 mots de 4 bits.
Chapitre IV: CIRCUITS COMBINATOIRES USUELS
54
D'une manière générale, pour choisir un mot de M bits parmi N mots, il faut M multiplexeurs
permettant de choisir une entrée parmi N. Chaque multiplexeur a n bits d'adresse tels que 2n
≥ N.
S7
S6
S5
S4
7
S3
6
S2
5
S1
4
S0
3
2
A7
1
A6
0
A5
B7
A4
A3
B6
B5
A2
A1
B4
C7
B3
C6
C5
A0
C4
D7
MXR 1/4
B2
D6
B1
B0
C3
D5
C2
C1
D
A 43
C0
D3
D2
D1
D
A 03
A0
A1
Fig. IV.3 : Sélecteur de données, 1 mot de 8 bits parmi 4 mots
S3
S2
S1
S0
3
2
1
0
A3
A2
A1
B3
A0
B2
B1
B0
C3
C2
C1
C0
D3
D2
MXR 1/8
D1
E3
D
A 03
E2
E
1
F3
E0
F2
F1
F0
G3
G2
G1
G0
H3
H2
H1
H
A 03
A0
A1
A2
Fig. IV.4 : Sélecteur de données, 1 mot de 4 bits parmi 8 mots
Electronique Numérique par A. OUMNAD
55
IV.1.3 Exemple de multiplexeur du commerce
E0
E1
E2
E3
E4
E5
E6
E7
Le 74 LS 151 est un
S
multiplexeur en technologie
74LS151
S
TTL-LS. Il permet de choisir
une entrés parmi 8. Il a deux
sorties, une sortie normale
plus une sortie inversée. Il
E A A A
dispose aussi d'une entrée de
Fig. IV.6 : MXR 1/8 du
Validation E, E="0" ⇒
commerce
multiplexeur normal, E="1" ⇒ sortie ="0" ∀ l'état
des entrées et des adresses
2
1
E
E
E
E
E
E
E
E
13
74LS151
12
S
11
10
9
E
8
0
S0
S1
E
SN
A
n
14
S
E
E
E
E
E
E
E
E
IV.2 Les démultiplexeurs
A
15
1
A
0
Fig. IV.7 : Démultiplexeur
7
6
5
4
S
3
2
1
E
0
A3A
2
A
1
A
0
Fig. IV.5 : Multiplexeur 1/16 utilisant deux 74LS151
Le démultiplexeur est
le circuit complémentaire du multiplexeur. Il a une entrée et
plusieurs sorties ainsi qu'un certain nombre d'entrées d'adresse. La
sortie "pointée" par l'adresse est connectée à l'entrée. Les autres
sorties peuvent être soit à l'état bas soit à l'état haut.
IV.2.1 Démultiplexeur 1 parmi 4
On se propose de réaliser un démultiplexeur à 4 sortie S3, S2, S1, S0 , une entre E et deux bits
d'adresse A0, A1. Les sorties non sélectionnées sont à l'état bas.
A1
0
0
1
1
A0
0
1
0
1
S3
0
0
0
E
E
A1
A0
(a) : démultiplexeur 1/4
S2
0
0
E
0
S1
0
E
0
0
S0
E
0
0
0
S0 = EA1 A0
S1 = EA1A0
S2 = EA1 A0
S3 = EA1A0
E
S0 E
S0
S0
S1
S1
S1
S2
S2
S2
S3
S3
S3
A1
A0
G
(b) : démultiplexeur 1/ 4 avec entrée de
validation G
Fig. IV.8 : variantes de démuliplexeur
A1
A0
(c) : démultiplexeur 1/4 avec entrées non
sélectionnées = "H"
Chapitre IV: CIRCUITS COMBINATOIRES USUELS
56
Le schéma de Fig. IV.8b montre un démultiplexeur avec entrée de validation, G=0 ⇒ toutes les
sortie sont "L' ∀ l'état de E et des adresses. G=1 ⇒ Le circuit fonctionne en démultiplexeur normal.
Etudions maintenant un DMXR 1/4 dont les sorties non sélectionnées sont à l'état haut. Si on
rajoute des inverseurs à la sortie du DMXR de Fig. IV.8a (ce qui revient à remplacer les AND
par des NAND), les sorties sont sélectionnées sont "H" mais la sortie sélectionnée est égale au
complément de E, il faut donc inverser l'entrée aussi. On obtient le DMXR de la figure Fig.
IV.8c
IV.2.2 Les décodeurs
Les décodeurs sont des démultiplexeurs particulier. La sortie sélectionnée est à l'état bas, les autres
sont à l'état haut. On peut utiliser le circuit de Fig. IV.8a et on relie E à la masse ce qui revient à
supprimer cette entrée et on obtient le schéma de Fig. IV.9b
A1
S0
S0
S1
S1
S2
S2
S3
S3
A1
A0
(a)
A0
(b)
Fig. IV.9 : Décodeur
IV.2.3 Exemple de démultiplexeur du commerce
Le 74LS139 est un décodeur démultiplexeur 1 parmi 4. Son schéma est le même que celui de Fig.
IV.8c. Il peut être utilisé en décodeur ou en démultiplexeur. En décodeur l'entrée E est considérée
comme une entrée de validation, E=0 ⇒ fonctionnement en décodeur. E = 1 ⇒ circuit inhibé, toutes les
sorties sont "H".
G0
G1
74154
S0
S1
S2
S3
S4
S5
S6
S7
S8
S9
S 10
S 11
S 12
S 13
S 14
S 15
A3 A0 A2 A 1
Fig. IV.10 : Décodeur/démultiplexeur 1/16
Le 74154 est décodeur / démultiplexeur 1/16 avec 4 bits
d'adresse et deux entrées qui servent de validation ou
d'entrée logique dans le cas d'utilisation en démultiplexeur.
Le fonctionne en décodeur est obtenu pour G0=G1= "L".
Le fonctionnement en démultiplexeur est obtenu en
prenant une des deux entrées G comme entrée logique,
l'autre entrée étant à la masse.
Dans le cas G0 = G1 = "H", toutes les sorties sont "H".
Electronique Numérique par A. OUMNAD
57
IV.3 Les comparateurs
a0
a1
an
S
b0
b1
bn
Fig. IV.11 : Comparateur
ai
bi
0
Les comparateurs Logiques dits aussi circuits d'identification
permettent de tester l'égalité de deux nombres. A = B ⇒ S=1, A ≠ B
⇒ S=0.
Deux nombre A = an...a1a0 et B = bn ... b1b0 sont égaux si tous les
bits du même poids sont égaux.
Etudions un circuit de comparaison entre deux bits :
ai = bi ⇒ si=1, ai ≠ bi ⇒ si=0.
1
Si = ai bi + ai bi
ai
= ai + bi
bi
0
1
0
1
0
1
Si
Fig. IV.12 : coparateur 2 bits
L'expression logique de la sortie d'un comparateur de a
0
deux mots A et B est donc :
So
b0
S = a 0 ⊕ b 0 . a 1 ⊕ b1 ... a n ⊕ b n
a1
S1
b1
S
Son schéma est représenté sur Fig. IV.13
an
Sn
bn
Fig. IV.13 : comparateur 2 mots de n+1 bits
IV.3.1 Comparateurs du commerce
Le 74LS85 (Erreur ! Source du renvoi introuvable.) est un comparateur de deux mots de 4 bits A
et B. il peut tester si A=B ou si A<B ou si A>B.
A0
A1
A2
A3
74LS85
B0
B1
B2
B3
A<B
A<B
A=B
A=B
A>B
A>B
Chapitre IV: CIRCUITS COMBINATOIRES USUELS
58
Son fonctionnement est illustré dans le tableau ci-dessus :
•
•
•
A>B
A<B
A=B
OA>B = 1, OA<B = 0, OA=B = 0
OA<B = 1, OA>B = 0, OA=B = 0
OA=B est connectée à IA=B , pour les autres voir tableau
Les E/S de cascadage permettent de réaliser des comparateurs de mots de longueur quelconques
sans l'utilisation de circuits supplémentaires (Fig. IV.14).
Le comparateur de poids faible doit avoir IA=B=1, IA>B=0, IA<B=0, Pour les autres, les entrées de
cascadage sont reliées au sorties du comparateur précèdent
A0
A4
An-4
A1
A5
An-3
A2
A6
An-2
A3
A7
74LS85
74LS85
An-1
B0
B4
B -4
B1
B5
B -3
B2
B6
B -2
B3
B7
B -1
1
I A=B
I A> B
I A<B
O A=B
OA> B
O A<B
I A=B
I A> B
I A<B
O A=B
OA> B
O A<B
74LS85
I A=B
I A> B
I A<B
O A=B
OA> B
O A<B
0
Fig. IV.14 : Comparaison de deux mots de plus de 4 bits chacun
Le schéma ci-dessous illustre la technique de cascadage parallèle qui permet de réduire le temps de
comparaison. L’exemple montre la comparaison de 2 mots de 24 bits. Le cascadage classique aurait
produit un temps de comparaison de 6 fois le délai d’un comparateur, avec la méthode parallèle on
réduit ce temps à seulement 2 délais.
Electronique Numérique par A. OUMNAD
59
IV.4 Les additionneurs
IV.4.1 Additionneurs à propagation de la retenue
r n-2
a n-1
r1 ro
a2 a1 ao
b n-1
b2 b1 bo
r n-1 s n-1
s2 s1 so
Quand on additionne "manuellement" deux mots n bits A et
B, on refait n fois l'addition des bit du même poids en faisant
attention de ne pas oublier d'inclure dans cette addition le reste
de l'addition précédente. Donc la réalisation d'un additionneur
de deux mots revient à cascader des additionneurs 3 bits.
Faisons l'étude d'un additionneur élémentaire de 3 bits.
+
si
b i a i r i-1
ri
biai
ri si
biai
ri-1
00
01
11
10
ri-1
00
01
11
10
0
0
1
0
1
0
0
0
1
0
1
1
0
1
0
1
0
1
1
1
Fig. IV.15 : Additionneur élémentaire
(
)
(
si = ri −1 ai bi + ai bi + ri −1 ai bi + ai bi
)
ri = ai bi + ai bi ri −1 + ai bi ri −1
ri = ai bi + ri −1 (ai ⊕ bi )
si = ri −1 ai ⊕ bi + ri −1 ai ⊕ bi
si = ai ⊕ bi ⊕ ri −1
Pour l'expression de ri, on a fait exprès de ne pas choisir la
fonction la plus simple sur la table de Karnaugh afin d'avoir le
terme ai⊕bi en commun avec l'expression de si ce qui permettra
une réalisation plus économique (Fig. IV.16).
bi
La figure Fig. IV.17 montre un additionneur 4 bits. Sur une
machine qui a des registres de 4 bits, si le bit r3 est égal à 1,
il est perdu, il y a dépassement de capacité (overflow). Ce
genre d'additionneur est dit à propagation de la retenue, car
chaque étage doit "attendre" que l'étage précédent
"termine" son calcul pour lui fournir le reste. Plus le nombre
de bits est grand plus le délai de calcul est important, pour
cette raison ce genre de circuit n'est guerre utilisé dans des
applications professionnelles.
r
a
i
r
si
i
Fig. IV.16 : Additionneur élémentaire
b
3
a
b
3
Σ
2
a
b
2
Σ
s
3
a
b
1
Σ
s
2
0
a
re
0
Σ
r1
r2
r3
1
r0
s
1
Fig. IV.17 : additionneur de 2 mots de 4 bits
s
0
i-1
Chapitre IV: CIRCUITS COMBINATOIRES USUELS
60
IV.4.2 Additionneur à retenue anticipée.
Pour augmenter les performances
de l'additionneur, on calcule à
chaque étage la retenue ri en fonction
des ai bi de tous les étages
précédents. Ceci évite d'attendre que
ri-1 qui lui même n'est élaboré
qu'après ri-2 etc... On dit que la
retenue est anticipée (look-ahead
carry). On a ainsi un calcul parallèle
de toutes les retenues qui sont
calculées toutes en même temps. La
figure Fig. IV.18 montre le schéma
symbolique correspondant.
Revenons à la table de Karnaugh,
l'expression la plus simple de ri
est :
ri = ai bi +(ai +bi).ri-1
b3 a 3
b2 a 2
a1
b1
ao
bo
re
calcul
calcul
calcul
calcul
r3
r2
r1
r0
Σ
Σ
Σ
Σ
r3
s3
s2
s1
so
Fig. IV.18 : Schéma de principe d'un additionneur à retenue anticipée
Si on note Gi = ai bi
Pi = ai +bi on a : ri = Gi + Pi .ri-1
Gi est appelé terme de génération de retenue car si ai = bi = 1, Gi = 1 et on a une retenue
indépendamment de ce qui ce passe sur les étages précédents.
Pi est appelé terme de propagation de la retenue, car
s'il est égal à 1 (ai =1 ou bi=1), la retenue de l'étage
précèdent est propagée.
On détermine aisément l'expression de ri au nivaux de
chaque étage en partant du premier étage. La
première retenue (retenue entrante) injectée dans
l'additionneur par un autre additionneur éventuel est
notée re.
ro = G o + P o re
r 1 = G 1 + P 1 r o = G 1 + P 1G0 + P 1P0 r e
r2 = G2 + P2 r1 = G2 + P2G1 + P2P1G0 + P2P1P0 re
r 3 = G 3 + P 3 r 1 = G 3 + P 3G 2 + P 3P2G1 + P 3P2P1G0 +
P3P 2P 1P0 r e
Le calcul d'une retenue ri quel que soit son rang nécessite toujours trois étages logiques
IV.4.3 Additionneurs du commerce
Le 7482 (Fig. IV.19) est un additionneur à retenue série de deux mots
de 2 bits. Les sommes est les retenues sont calculées d'une façon assez
originale pour en améliorer les performances. re est la retenue entrante,
r0 n'est pas accessible, r1 = retenue de la somme de a1 et b1 est la
retenue sortante, elle sert éventuellement à propager la retenue vers un
autre additionneur.
Le 74LS83A est un additionneur à retenue anticipée de deux mots
de 4 bits. Il correspond au schéma de la figure Fig. IV.18.
b1 bo
a 1 a o re
7482
r1
s1 s o
Fig. IV.19 : additionneur 2 mots de
2 bits
Electronique Numérique par A. OUMNAD
61
IV.5 Unité arithmétique et logique (ALU)
A
C
Le schéma de la figure Fig. IV.20 montre un exemple
(74LS382) d'ALU. Les nombres A et B constituent les deux
opérandes. Le nombre C constitue le code de la fonction à
réaliser. Le nombre S est le résultat de l'opération. Re et Rs
sont les retenues entrante et sortante. OVR indique qu'il y a un
dépassement. Le tableau ci-dessous résume le fonctionnement
de cette ALU.
B
A3 A2 A1 A0 B 3 B 2 B 1 B 0 Re
C0
C1
C2 S3 S2 S1 S 0
OVR
Rs
S
Fig. IV.20 : Unité arithmétique et logique
C2 C1 C0
0 0 0
0 0 1
0 1 0
0 1 1
1 0 0
1 0 1
1 1 0
1 1 1
Opération réalisée
S = 0000
S = B moins A
S = A moins B
S = A plus B
S=A+B
S=A⊕B
S=A.B
S = 1111
Opérations
Arithmétiques
Opérations
Logiques
IV.6 Décodeurs BCD-7 segments
Les afficheurs les plus couramment utilisés pour l'affichage numérique sont les afficheurs sept
segments qui ne sont rien d'autre qu'une association de 7 LEDs disposées comme le montre la
figure Fig. IV.21a. On distingue deux types d'afficheurs, les Anodes communes et les cathodes
communes.
a
AC
a
b
c
d
e
f
g
b
f
g
e
c
d
(a)
(a) : Dispositions des LEDs,
CC
(b)
(b) : cathode commune,
Fig. IV.21 : Afficheur sept segments
a
b
c
d
e
f
g
(c)
(c) : anode commune
Les afficheurs cathode commune se commandent par niveau haut et ceux à anode commune
se commandent par niveau bas.
Les nombres à afficher sont codés en BCD, chaque digit est codé en binaire sur 4 bits. Le rôle
du décodeur BCD-7segment et de générer à partir du code binaire DCBA d'un chiffre, la
configuration adéquate des entrée a, b, c, d, e, f et g de l'afficheur afin d'allumer les LEDs qui
forment le chiffre considéré.
Chapitre IV: CIRCUITS COMBINATOIRES USUELS
62
Faisons l'étude d'un décodeur pour afficheurs cathode commune
D
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
C
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
B
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
A
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
Dec
0
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
a
1
0
1
1
0
1
1
1
1
1
x
x
x
x
x
x
b
1
1
1
1
1
0
0
1
1
1
x
x
x
x
x
x
c
1
1
0
1
1
1
1
1
1
1
x
x
x
x
x
x
d
1
0
1
1
0
1
1
0
1
1
x
x
x
x
x
x
e
1
0
1
0
0
0
1
0
1
0
x
x
x
x
x
x
f
1
0
0
0
1
1
1
0
1
1
x
x
x
x
x
x
g
0
0
1
1
1
1
1
0
1
1
x
x
x
x
x
x
Tableau IV-1 : table de vérité d'une décodeur BCD 7 segment CC
On obtient les expressions
suivantes
pour
les
différents A
segments ce qui donne le décodeur
représenté sur la figure Fig. IV.22.
a
B
a = B + D + AC + AC
b = C + AB + AB
c = B + A+C
C
d = D + AB + BC + AC + ABC
e = AB + AC
b
D
f = D + C + AB
c
g = AB + BC + BC + D
Les chiffres générés par ce
décodeur sont :
d
.
Il parait évident que ce décodeur
ne doit être utilisé que pour des
nombres d'entrées < 9.
On peut étendre l'utilisation de ce
genre de décodeur en affectant
des symboles (caractères) aux
combinaisons d'entrée
10,11,12,13,14 et 15.
On peut par exemple étudier un
décodeur BCH-7segment
e
f
g
Fig. IV.22 : Décodeur BCD-7segments pour afficheurs CC
Electronique Numérique par A. OUMNAD
63
(Hexadécimal codé en binaires), ce décodeur générera les fontes suivantes :
.
Le tableau ci-dessous fournit l'état des segments d'un afficheur AA pour les différentes
combinaisons d'entrée.
D
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
C
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
D
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
A
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
Dec
0
1
2
3
4
5
6
7
8
9
A
B
C
D
E
F
a
0
1
0
0
1
0
0
0
0
0
0
1
0
1
0
0
b
0
0
0
0
0
1
1
0
0
0
0
1
1
0
1
1
c
0
0
1
0
0
0
0
0
0
0
0
0
1
0
1
1
d
0
1
0
0
1
0
0
1
0
0
1
0
0
0
0
1
e
0
1
0
1
1
1
0
1
0
1
0
0
0
0
0
0
f
0
1
1
1
0
0
0
1
0
0
0
0
0
1
0
0
g
1
1
0
0
0
0
0
1
0
0
0
0
1
0
0
0
Tableau IV-2 : table de vérité d'un décodeur BCH-7 segment AA
a = ABC D + ABC D + ABCD + ABCD e = BC D + ABC + AD
b = ABC + ACD + ABC D + ABD
f = AC D + ABCD + BC D + AB D
c = ABC D + ACD + BCD
g = ABCD + BC D + ABC D
d = ABC D + ABCD + ABC D + ABC
IV.6.1 Pilotage des afficheurs
Les LEDs on en général un seuil de conduction VD compris entre 1V et 1.5 V. Les courants
nécessaires pour produire un éclairement correct dépendent des afficheurs. Des précautions doivent
être prises lors du pilotage d'un afficheur 7 segments pour éviter de détruire les LEDs ou le décodeur
et pour garantir un éclairement correct.
Vcd
IV.6.2 Pilotage des afficheurs Anode commune.
Les afficheurs anodes communes se commandent par
niveau bas. La configuration de branchement est celle
de la figure Fig. IV.23 que ce soit avec des décodeurs à
sortie deux états ou à collecteur ouvert.
Dans certains cas, les décodeurs sont conçus pour que
Vcd puisse être > à la tension d'alimentation Vcc du
décodeur et que les sorties a, b, c, d, e, f et g puissent
"encaisser" des courant IOL plus important que IOLmax
prévus pour la famille dont fait partie le décodeur. Si Idn
est le courant nominal de chaque LED et VOLn (≈0.2V)
est la tension de sortie du décodeur correspondant à Idn
.
Décodeur
a
b
R
R
g
R
a
b
g
Fig. IV.23 : Pilotage d'un afficheur AC
Chapitre IV: CIRCUITS COMBINATOIRES USUELS
64
on a
R=
Vcd − VD − VOLn
I dn
IV.6.3 Pilotage des afficheurs Cathode commune.
Les afficheurs cathode commune se commandent par niveau haut. La façon de piloter ce
afficheurs diffère selon que le décodeur a des sortie 2 états ou des sorties collecteur ouvert.
Dans le premier cas c'est le schéma de la figure Fig. IV.24 qui est utilisé, dans le deuxième,
c'est celui de la figure Fig. IV.24.
Pour la commandes avec des sorties 2 états, si Idn est le courant nominal de chaque LED et
VOHn est la tension de sortie "H" du décodeur correspondant à Idn ,
V − VD
on a R = OHn
, dans la majorité des cas, cette solution ne permet pas d'avoir le courant
I dn
suffisant pour obtenir un éclairement correcte, on est souvent amené à supprimer les
résistances R (R=0), dans tous les cas il faut faire attention à ce que la puissance consommée
par le décodeur ou les circuits qui le constituent ne dépasse pas la puissance maximum
autorisée.
V − VD
Pour le cas de la commande par des sortie OC, R = cd
, là aussi il faut faire attention à la
I dn
puissance, car quand les LED sont éteintes, les transistors de sortie des circuits de commande
V − VOL
"encaissent" les courants R = cd
(VOL≈0.2V). Avec ce type de configuration, on
R
consomme plus quand les afficheurs sont éteints que lorsqu'ils sont allumés.
Vcd
a
Décodeur
b
R
R
g
b
R
a
Décodeur
b
g
R
R
R
g
g
b
a
Fig. IV.24 : Pilotage d'un afficheur CC
Fig. IV.25 : Pilotage d'un afficheur CC avec décodeur à sortie OC
IV.6.4 Décodeur BCD-7 segments du commerce
N
A
B
C
D
LT
RBI
a
a
b
c
d
e
f
g
N
A
B
C
D
a
b
c
d
e
f
g
BI
BI/RBO
7446/47/48
7449
Fig. IV.26 : décodeur BCD-7segments 7446/47/48
Electronique Numérique par A. OUMNAD
•
65
7446, 7447 pour anode commune
TYPE
Ce sont des décodeurs sortie collecteur ouvert à commande
par niveau bas, la tension Vcd d'alimentation des LED peut
être supérieure à la tension d'alimentation Vcc=5v du
décodeur. Le brochage est représenté sur la figure Fig. IV.26
.
•
7448 pour cathode commune
Vcd
Pd
7446A
30V
320 mW
74L46
30V
133 mW
7447A
15V
320 mW
74L47
15V
133mW
74LS47
15V
35 mW
C'est un décodeur à sortie 2 états à commande par niveau haut. Il est
conçu pour attaquer directement les LEDs de l'afficheur sans résistances
extérieures supplémentaires. L'étage de sortie (Fig. IV.27) est doté d'une
résistance de 2K. Ceci en fait un décodeur facile à utiliser mais le courant de
sortie de l'ordre de 2 mA reste assez faible et l'éclairement obtenu sur la
majorité des afficheurs est insuffisant.
Vcc
2K
sortie
Fig. IV.27 : étage de sortie d'un
7448
Le brochage est le même que celui du 7446/47 (Fig. IV.26).
Les broche LT, RBI et BI/RBO fonctionnent de la même façon sur les
décodeur 7446,7447 et 7448 :
•
•
L'entrée LT permet de tester les LEDs de l'afficheur en les allumant tous.
L'entrée RBI permet d'éteindre l'afficheur quand son contenu est égal à zéro, ceci dans le
but de ne pas afficher les zéros de gauche d'un nombre à plusieurs digits. 00012458 →
12458
RBI
0
N ≠ 0 , il est affiché et RBO = 1
N = 0, l'afficheur est éteint et RBO passe à 0
1
Le nombre d'entrée est affiché, y compris le zéro, RBO = 1.
•
La broche BI/RBO peut fonctionner soit en entrée BI (Blanking input) soit en sortie RBO
Le schéma de la figure Fig. IV.28 montre comment connecter les décodeurs pour que les zéros de
gauche ne soient pas affichés.
LT
RBI
D C B A
RBO
g f e d c b a
LT
RBI
D C B A
RBO
g f e d c b a
LT
RBI
D C B A
RBO
g f e d c b a
LT
D C B A
RBI
RBO
g f e d c b a
Fig. IV.28 : Configuration permettant d'effacer les zéros de gauche avec les décodeur 7446/47/48
•
7449
N
A
B
C
D
BI
a
b
c
d
e
f
g
Fig. IV.29 : SN7449
C'est un décodeur (14 broches) sortie collecteur ouvert à commande
par niveau haut. L'alimentation Vcd des lampes doit être égale à
l'alimentation Vcc du décodeur. L'entrée BI permet quand elle est "L"
d'éteindre l'afficheur ∀ l'état des entrées.
IOLmax = 8 mA (trop faible)
Chapitre V: CIRCUITS SEQUENTIELS USUELS
66
CIRCUITS SEQUENTIELS USUELS
Chapitre V:
V.1 Les Bascules
V.1.1 La Bascule RS
S
Q
QN
R
S
R
Q
S R
0
0
1
1
QN
0
1
0
1
Q
mémoire
0
1
Indéterminé
V.1.2 La Bascule RSH
H=1
S R
0
0
1
1
•
•
0
1
0
1
Q
mémoire
0
1
Indéterminé
H = 1, Bascule fonctionne normalement, les sorties suivent les entrées (selon la table de
vérité). Nous dirons que la bascule est transparente ou qu’elle a les yeux ouverts
H = 0, la bascule passe en état mémoire. Les sorties restent bloquées dans le même état et
ne suivent pas les entrées, on dit qu’elles sont latchés. Nous dirons aussi que la bascule est
opaque ou qu’elle a les yeux fermés
V.1.3 La Bascule JK et JKH
J
K
Q
0
0
mémoire
0
1
0
1
0
1
1
1
basculement
Electronique Numérique par A. OUMNAD
67
En injectant les sorties à l’entrée, on lève l’indétermination pour l’état 00
H=1
J
K
Q
0
0
mémoire
0
1
0
1
0
1
1
1
basculement
V.1.4 La Bascule réagissant sur front d’horloge
Ces bascules sont fortement utilisées en électronique, essentiellement pour le réaliser des
compteurs, des registres à décalage et autres.
Pour les réaliser, deux technique :
•
•
Utilisation de détecteur de front sur l’entrée Horloge
Utilisation de la structure maître esclave
V.1.5 Bascule JK réagissant au front descendant
Q
J
Détecteur
De front
H
H’
K
/Q
H
H’
H J
J
Q
Clk
K
Q
K Q
Observation
0
0
Qp Mémoire
0
1
0
1
1
0
1
Remarque : Notez la convention de dessin pour l’entrée Horloge
Sortie
1
suit J
Qp Alternance
Chapitre V: CIRCUITS SEQUENTIELS USUELS
68
J
Q
H
K
J
Q
H
Q
K
J
Q
Bascule réagissant sur Bascule réagissant sur
niveau haut de H (latch)
niveau bas de H (latch)
K
Q
H
H
Q
J
Q
K
Q
Bascule réagissant sur Bascule réagissant sur
front montant de H
front descendant de H
V.1.6 Exemple de détecteur de Front
On
exploite
le
retard élémentaire
des portes logiques
V.1.7 Bascule RS Maître Esclave
Electronique Numérique par A. OUMNAD
Maître transparent
Esclave Opaque
69
Esclave
transparent
Maître Opaque
Transfert des sorties du
maître vers la sortie
En analysant cette structure, on constate que les entrées ne sont répercutées sur les sorties
que pendant le front descendant de l’horloge
V.1.8 Bascule JK Maître Esclave
V.1.9 Bascule D
D
Q
Clk
Q
H
D Q
0
0
1
1
Observation
Sortie
suit D
D
J/S
Q
Clk
K/R
Q
V.1.10 Les entrés de forçage CLear et Preset
Les entrées de forçage force la sortie de la bascule à 0 ou à 1 quelque soit l’état de ses entrées. Le
forçage est immédiat et ne dépend pas de l’horloge, on parle de forçage asynchrone.
Les entrées de forçage interviennent en général sur le dernier étage de la bascule
Pr
J
Q
H
K
Q
C
On remarquera que cet exemple correspond à des entrées de forçage actifs au niveau bas :
Chapitre V: CIRCUITS SEQUENTIELS USUELS
70
Pr
0
0
1
1
C
Q
0 Interdit
Forçage simultané à 0 et à 1
1
1
Sortie forcée à 1
0
0
Sortie forcée à 0
1
libre
Bascule fonctionne normalement
V.2 Les registres
Les registres, dits aussi registres tampons ou registres de mémorisation sont en général
une association de plusieurs bascules
V.2.1 Les registres à réaction sur fronts
Un exemple de ces registres est représenté
sur la figure Fig. V.1. Au coup d'horloge
l'information présente en A3A2A1A0 passe en
Q3Q2Q1Q0 et y restera jusqu'au coup d'horloge
suivant. Les changements du mot d'entrée ne
sont répercutés sur la sortie qu'aux coups
d'horloge.
Clk A 3
Clk
D
A2
Clk
D
Q
Q
Q3
Q2
A1
Clk
D
A0
Clk
Q
Q1
Fig. V.1 : Registre à réaction sur front
Exemple du commerce :
D
Q
Q0
Electronique Numérique par A. OUMNAD
71
V.2.2 Les Registres Latches
Un exemple de ces registres est représenté
sur la figure Fig. V.2. Tant que l'entrée de
validation G="H", la sortie Q3Q2Q1Q0 recopie
l'entrée A3A2A1A0. Quand G passe à "L", l'état
de la sortie restera inchangé (mémorisé, latché)
jusqu'au moment où G repasse à "H".
A3
G
G
A2
G
D
D
A1
G
A0
G
D
D
Q
Q
Q
Q
Q3
Q2
Q1
Q0
Fig. V.2 : registre Latche à 4 bits
V.3 Les registres à décalage
A
ES
B
C
J/
S
Clk
Q
J/
S
Clk
Q
J/
S
Clk
Q
K/R
Q
K/R
Q
K/R
Q
D
(SS)
J/
S
Clk
K/R
Q
Q
Clk
Fig. V.3 : Registre à décalage à bascules JK ou RS, 4 bits entrée série sortie parallèle / série
A
ES
D
Clk
Q
B
D
Clk
Q
C
D
Clk
Q
D
D
(SS)
Q
Clk
Clk
Fig. V.4 : Registre à décalage à bascules D ,4 bits entrée série sortie parallèle / série
Un registre à décalage est obtenu comme le montre la figure Fig. V.3 par la connexion de
plusieurs bascules J-K ou R-S, ou comme le montre la figure Fig. V.4 par l'association de
plusieurs bascule D.
A chaque coup d'horloge (en général front montant), la sortie de chaque bascule prend la
valeur de la sortie de la bascule qui la précède. ES est l'entrée série. Le mot ABCD constitue la
sortie parallèle et SS est la sortie série.
Différents genres de registres à décalage existe :
•
Décalage à droite
•
Décalage à gauche
•
Décalage à droite / gauche
•
Entrée série sortie série
•
Entrée série sortie parallèle / série
•
Entrée parallèle sortie série
•
entrée parallèle sortie parallèle ...
Chapitre V: CIRCUITS SEQUENTIELS USUELS
72
V.3.1 Registres à décalage entrée parallèle sortie parallèle
QB
QA
QC
QD
S/L
ES
Q
D
Q
D
H
Q
D
H
Q
D
H
H
H
A
B
C
D
Fig. V.5 : Registre à décalage 4 bits entrée parallèle sortie parallèle
L'entrée D de chaque bascule est précédée d'un multiplexeur 1 parmi 2. Si l'entrée S/L
(Shift / Load) est "H", on Di = Qi-1, au coup d'horloge, il y a décalage à droite. Si S/L est "L", Di
= bit de poids i du nombre d'entrée ABCD, au coup d'horloge, Le nombre ABCD est chargé
dans QAQBQCQD.
Parmi les application de ce genre de registre on trouve la conversion série-parallèle ou
parallèle série. Dans le premier cas, le registre est placé en mode décalage (S/L=1), on charger
le registre en série (4 coups d'horloge sont nécessaires), et on vient lire le nombre de sortie
QAQBQCQD. Dans le deuxième cas, on commence par charger le nombre d'entré ABCD dans le
registre (S/L=0 suivi d'un coup d'horloge), puis on repasse en mode
Chargement
Synchrone
décalage (S/L=1) et on envoie une suite de 4 coups d'horloges, à chaque
coup d'horloge, un bit est disponible sur la sortie série = QD.
Le mode de chargement parallèle décrit ci-dessus est dit chargement Clk
synchrone, car le chargement se fait au front d'horloge qui suit le passage S/L
de S/L à "L". Le chargement est synchrone avec l'horloge. Il arrive que
Chargement
certaines applications nécessitent que le chargement parallèle se fait au
Asynchrone
moment ou S/L passe à "L" sans attendre le front d'horloge, on parle alors
d'un chargement asynchrone.
QA
ES
D
P
Q
H
QB
D
P
H
c
Q
D
P
Q
H
c
QD
QC
D
P
Q
H
c
c
H
S/L
A
B
C
Fig. V.6 : Registre à décalage à chargement // asynchrone
D
Electronique Numérique par A. OUMNAD
73
V.4 les compteurs
V.4.1 Les compteurs Asynchrones
A
1
J
H
B
1
Q
J
1
Q
J
H
H
1
C
K
1
Q
J
1
Q
Q
H
H
K
1
Q
D
K
K
1
Q
Q
Fig. V.7 : Compteur asynchrone 4 bits
Les compteurs asynchrones son obtenu par association de bascule J-K comme le montre la
figure Fig. V.7 Toutes les bascules ont leurs entrées J et K forcées à 1, il en résulte qu'à chaque
coup d'horloge, leurs sortie changent d'état. Pour ce qui concerne l'horloge, la "première"
bascule, celle dont la sortie constitue le LSB, reçoit l'horloge externe. Les autres bascules,
reçoivent chacune sur son entrée horloge, la sortie de la bascule (précédente) de poids juste
inférieur.
Le chronogramme de la figure Fig. V.8 montre l'évolution du compteur en fonction du temps
(de l'horloge).
H
A
0
1
B
0
0
C
0
D
0
Décimal 0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
0
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
0
0
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
0
1
Fig. V.8 : Chronogramme d'un compteur asynchrone 4 bits (modulo 16)
Les compteurs ainsi construits sont dits asynchrones car, à
chaque coup d'horloge les bascules réagissent l'une après
l'autre. Chacune doit attendre que la bascule précédente lui
délivre l'information horloge. Les bascules ne sont pas A
synchronisées sur l'horloge qui d'une certaine façon constitue la
B
commande du système.
7
états
transitoires
6
4
0
8
Le fait que toutes les bascules ne changent pas d'état C
simultanément, il apparaît des états transitoires fugitifs chaque
D
fois qu'on passe d'un état à un autre. Si on note Tp le temps de
propagation de chaque bascule, examinons en détail ce qui se
Tp Tp Tp
produit quand on passe de l'état 7 à l'état 8. (Fig. V.9). Quand A
passe à 0, B en fait de même mais seulement après un retard Tp,
il en résulte un état 0110=6 qui va exister pendant Tp. De la même façon, quand B passe à 0, C
en fait de même mais après un retard Tp, il en résulte l'état transitoire 0100=4. Quand C
passe à 0, D passe à 1 mais après Tp, il en résulte l'état transitoire 0000=0.
On remarque donc que pendant le changement d'état 7 → 8, le système en réalité passe par
la séquence suivante : 7 → 6 → 4 → 0 → 8 .
Fi
Chapitre V: CIRCUITS SEQUENTIELS USUELS
74
En général, ceci n'est pas très gênant car les états transitoires durent très peut de temps.
Mais dans certains cas, on est obligé d'utiliser d'autres compteurs qui ne présentent pas cet
inconvénient.
V.4.2 Les Décompteurs Asynchrones
Il existe deux façons d'obtenir un décompteur asynchrone. la première consiste à connecter
l'horloge de chaque bascule à la sortie inversée de la bascule précédente. (Fig. V.10). la figure
Fig. V.11 montre l'évolution des états du système.
A
1
J
1
Q
B
J
1
K
1
Q
J
H
H
H
C
1
Q
D
1
Q
J
H
H
K
K
1
Q
Q
K
1
Q
Q
Fig. V.10 : Décompteur Asynchrone 4 bits
H
A
0
1
0
1
0
1
0
1
0
1
0
1
0
1
B
0
1
1
0
0
1
1
0
0
1
1
0
0
1
C
0
1
1
1
1
0
0
0
0
1
1
1
1
D 0
1
1
1
1
1
1
1
1
0
0
0
0
Décimal 0
15
14
13
12
11
10
9
8
7
6
5
1
0
1
0
0
0
0
0
0
0
0
0
0
4
3
2
1
0
Fig. V.11 : Chronogramme d'un décompteur asynchrone 4 bits (modulo 16)
Une deuxième méthode consiste à prendre les sorties du compteur sur les sorties inversées
des bascules (Fig. V.12 et Fig. V.13)
1
J
Q
1
H
H
1
K
J
1
Q
J
H
Q
1
A
K
1
Q
J
H
1
Q
K
B
Fig. V.12 : Décompteur asynchrone 4 bits
Q
H
1
Q
C
K
Q
D
Electronique Numérique par A. OUMNAD
D
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
0
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
75
C
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
B
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
A
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
D
C
B
A
1
1
1
1
1
1
1
1
0
0
0
0
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
0
0
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
15
14
13
12
11
10
9
8
7
6
5
4
3
2
1
0
Fig. V.13 : Séquence de comptage et de décomptage.
V.4.3 Les Compteurs/Décompteurs Asynchrones
Un exemple est illustré sur la figure Fig. V.14. L'horloge de chaque bascule est prélevée soit sur la sortie Q
soit sur la sortie Q de la bascule précédente selon si l'on désire fonctionner en compteur ou en décompteur. Ceci
est réalisé grâce à 3 "petits'" multiplexeurs 1 parmi 2. L'entrée de contrôle U/d permet de choisir le sens de
comptage. U/D=1 ⇒ comptage ascendant (compteur). U/D =0 ⇒ comptage descendant (décompteur)
A
D
C
B
j
Q
1
j
Q
1
j
Q
1 j
Q
1 k
Q
1 k
Q
1 k
Q
1 k
Q
1
H
U/D
A
H
1 J
>H
1 K
Q
B
1 J
>H
1 K
Q
C
1 J
>H
1 K
U/D
Fig. V.14 : Compteur / décompteur 4 bits
Q
D
1 J
>H
1 K
Q
Chapitre V: CIRCUITS SEQUENTIELS USUELS
76
V.4.4 Comptage incomplet
Jusqu'ici nous avons étudié des compteurs qui parcourent toutes les valeurs possibles de 0
à 2n-1 (nombre de bascules). Il arrive qu'on ait besoin de compteurs à cycle incomplet, c.a.d.
des compteurs modulo N avec N≠2n, qui comptent de 0 jusqu'à N-1 et recommence à 0.
Pour le cas des compteur asynchrones, pour construire un compteur [N], (modulo N) avec N≠
2n, on détecte l'état N, et on s'en sert pour remettre le compteur à 0 d'une façon asynchrone :
Le compteur est remis à 0 au moment où l'état N essaye d'apparaître, donc celui ci est
remplacé par 0. la figure Fig. V.15 montre un compteur modulo 5 et un compteur modulo 6.
A
B C
D
A
Compteur
[5]
H
B C
D
Compteur
[6]
H
C
C
Fig. V.15 : Compteurs modulo 5 et 6
Pour ce qui concerne les compteurs synchrones, le problème ne se pose pas, car la
séquence de comptage est prise en considération lors de la synthèse des compteurs.
V.4.5 Mise en cascade des compteurs Asynchrone
Un boîtier compteur contient généralement 4 étages. Pour constituer un compteur de plus
grande taille, il faut associer plusieurs boîtiers en cascade.
Pour le cascadage des compteurs asynchrones, il suffit de relier la sortie MSB (significative) de
chaque boîtier à l'entrée horloge du compteur de rang supérieur.
La figure Fig. V.16 montre deux exemples de compteurs. Un compteur 8 bits construit avec
deux compteurs 4 bits et un compteur BCD modulo 100 construit avec deux décades.
A
H
B C
D
A
Compteur
B C
Compteur
[16]
B C
D
A
Compteur
H
[16]
H
A
D
D
Compteur
[10]
compteur [256]
B C
[10]
H
compteur BCD
[100]
Fig. V.16 : Compteur modulo 256 et compteur BCD modulo 100
A
H
B C
D
A
Compteur
[10]
B C
Compteur
H
compteur BCD
[6]
[60]
A
D
H
B C
D
A
Compteur
[10]
B C
Compteur
H
[6]
compteur BCD [60]
Fig. V.17 : Compteur des secondes (à gauche) suivi du compteur des minutes
D
Electronique Numérique par A. OUMNAD
77
V.4.6 Les compteurs Synchrones
Les compteurs synchrones sont aussi réalisés à l'aide de bascule J-K. Mais à la différence
des compteurs asynchrones, ici toutes les bascules reçoivent la même horloge. Il en résulte
qu'a chaque coup d'horloge toutes les sorties changent en même temps, il n y a donc pas
d'états transitoires.
H Q n Q n+1 J
J
Q
K J
Pour
la
synthèse
des
compteurs
synchrones, on va présenter la table de vérité
de la bascule J-K d'une façon un peut
différentes (Fig. V.18). Pour différentier "un
peut" des compteurs asynchrones, on va
prendre des bascules réagissant sur front
montant.
K
0 0 0 x
0 1
1 1
1 x
H
1 0
1
1
1
x 1
0 1
K
Q
0
0
1
1 0 x 0
Fig. V.18 : Table des transitions d'une bascule J-K
0
0
0
1
0
1
V.4.6.1 Synthèse d'un compteur synchrone 4 bits
0
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
D
C
B
A
JA
KA
JB
KB
JC
KC
JD
KD
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
1
x
1
x
1
x
1
x
1
x
1
x
1
x
1
x
x
1
x
1
x
1
x
1
x
1
x
1
x
1
x
1
0
1
x
x
0
1
x
x
0
1
x
x
0
1
x
x
x
x
0
1
x
x
0
1
x
x
0
1
x
x
0
1
0
0
0
1
x
x
x
x
0
0
0
1
x
x
x
x
x
x
x
x
0
0
0
1
x
x
x
x
0
0
0
1
0
0
0
0
0
0
0
1
x
x
x
x
x
x
x
x
x
x
x
x
x
x
x
x
0
0
0
0
0
0
0
1
JA
BA
DC
JB
BA
DC
JD
JC
00 01 11 10
BA
DC
BA
DC
00 01 11 10
00
0
1 x
x
00
00 01 11 10
0 0 1 0
00
0
0
0 0
01
11
1
x
x
1
01
0
1 x
x
01
x
x
x
x
01
0
0
1 0
1
x
x
1
11
0
1 x
x
x
x
x
x
11
x
x
x x
10
1
x
x
1
10
0
1 x
x
11
10
0
0
1
0
10
x
x
x x
00
00 01 11 10
1 x x 1
JA = 1
JB = A
JC = AB
JD = ABC
Chapitre V: CIRCUITS SEQUENTIELS USUELS
78
KA
KC
KB
KD
BA
DC
00 01 11 10
BA
DC
00 01 11 10
BA
DC
00 01 11 10
BA
DC
00
x
1
1
x
00
x
0
00
x
x
x
x
00
x
x
x
x
01
x
1
1
x
01
x
x
1
0
01
0
0
1
0
01
x
x
x
x
11
10
x
x
1
1
1
1
x
x
11
10
x
x
x
x
1
1
0
0
11
10
x x x x
0 0 1 0
11
0
0
0
0
1
0
0
0
x
1
KB = A
KA = 1
A
1
J
J
H
1
K C = AB
B
Q
Q
KD = ABC
C
Q
J
B
Q
J
H
H
K
10
K
Q
K
00 01 11 10
Q
H
Q
K
Q
H
Fig. V.19 : Compteur synchrone 4 bits
V.4.6.2 Généralisation
Compteur synchrone : Ja = Ka = 1
Jb = Kb = A
Jc = Kc = AB
Jd = Kd = ABC
Jn = Kn = Q0Q1Q2 …Qn-1
Décompteur synchrone :
ja = ka = 1
jb = kb = A
jc = kc = A B
jd = kd = A B C
jn = kn = Q0Q1Q2 …Qn-1
A
1
J
Q
H
1
K
B
J
Q
K
J
Q
H
H
Q
C
Q
K
H
Figure V-1 : Décompteur Synchrone 4 bits
D
J
Q
H
Q
K
Q
Electronique Numérique par A. OUMNAD
79
A
B
C
D
DIR
J
J
Q
H
1
M
K
Q
Q
J
H
M
K
Q
Q
J
H
H
M
K
Q
Q
K
Q
H
CLR
Figure V-2 : Compteur Décompteur Synchrone
A
C
B
D
DI
1 J
>
1 K
J
>
K
Q
J
>
K
Q
J
>
K
Q
Q
H
Figure V-3 : un autre Compteur Décompteur Synchrone
QA
QB
QC
QD
DIR
J
1
H
K
H
J
Q
M
Q
C
P
Q
H
K
M
Q
C
J
P
Q
H
K
M
Q
C
J
P
Q
H
K
Q
C
P
CLR
L
A
B
C
Figure V-4 : Comteur Décompteur Synchrone avec chargement parallèle et RAZ
D
Chapitre V: CIRCUITS SEQUENTIELS USUELS
80
V.4.6.3 Synthèse d'une décade synchrone
0
1
2
3
4
5
6
7
8
9
D
C
B
A
JA
KA
JB
KB
JC
KC
JD
KD
0
0
0
0
0
0
0
0
1
1
0
0
0
0
1
1
1
1
0
0
0
0
1
1
0
0
1
1
0
0
0
1
0
1
0
1
0
1
0
1
1
x
1
x
1
x
1
x
1
x
x
1
x
1
x
1
x
1
x
1
0
1
x
x
0
1
x
x
0
0
x
x
0
1
x
x
0
1
x
x
0
0
0
1
x
x
x
x
0
0
x
x
x
x
0
0
0
1
x
x
0
0
0
0
0
0
0
1
x
x
x
x
x
x
x
x
x
x
0
1
JA
BA
DC
JB
BA
DC
00 01 11 10
1 x x 1
1 x x 1
00
01
11
10
x
1
x
x
x
x
x
x
00
01
00 01 11 10
0 1 x x
0 1 x x
11
10
x
0
JA = 1
BA
DC
x
x
00
01
11
x
x
10
00 01 11 10
0 0 1 0
x x x x
x
0
00
01
11
10
x
x
x
x
BA
DC
x
x
00
01
00 01 11 10
x x 1 0
x x 1 0
11
10
x
x
x
x
x
x
BA
DC
x
x
KB = A
KA = 1
J
Q
1
K
J
Q
K
x
x
00 01 11 10
0 0 0 0
0 0 1 0
11
10
x
x
Q
x
x
x
x
KC
KD
00
01
00 01 11 10
x x x x
0 0 1 0
11
10
x
0
x
x
x
x
x
x
BA
DC
00
01
11
10
00 01 11 10
x x x x
x x x x
x
0
x
1
J
Q
K
H
Fig. V.20 : Décade synchrone
D
J
Q
H
Q
x
x
KD = A
C
H
Q
x
x
JD = ABC
B
H
H
x
x
00
01
K C = AB
A
1
x
0
BA
DC
JC = AB
KB
00 01 11 10
x 1 1 x
x 1 1 x
x
1
x
0
BA
DC
JB = AD
KA
JD
JC
K
Q
x
x
Electronique Numérique par A. OUMNAD
81
V.4.6.4 Mise en cascade de compteur synchrones
La mise en cascade doit être SYNCHRONES, tous les compteurs doivent recevoir la même horloge.
Le problème est que de cette façon ils vont compter en parallèle et on aura pas le comptage désiré.
A B C
H
D
A B C
CTR0
H
A B C
D
CTR1
D
A B C
CTR2
H
D
CTR3
H
H
Il faut qu’un compteur ne s’incrémente que lors du débordement du compteur précédent. On va
rajouter à chaque compteur une entrée de validation V et une sortie de retenue R
L’entrée de validation V permettra de le contrôler : V=1
Comptage,
V=0
arrêt
La sortie de retenue R passe à 1 pour indiquer que le compteur est arrivé en fin de cycle.
Compteur 4 bits, N=15 R=1, N≠15 R=0
Compteur par 10, N=9 R=1, N≠9
R=0
A
B
C
D
R
V
J
H
K
H
Q
J
Q
H
K
Q
J
Q
H
K
Q
J
Q
Q
H
K
Q
Figure V-5 : Compteur Synchrone 4 bits avec E/S de cascadage
H
A B C
D
A B C
D
A B C
D
A B C
V
R
V
R
V
R
V
CTR0
H
CTR1
H
CTR2
H
Figure V-6 : Cascadage de compteurs syncrones
H
CTR3
D
82
Chapitre VI: LES MEMOIRES
Chapitre VI:
LES MEMOIRES
Une mémoire est un dispositif capable d'enregistrer, de conserver et de restituer des informations
codées en binaire.
VI.1 Les différents types de mémoire
Il existe de nombreuses variétés de mémoire à semi-conducteurs. Cette diversité vient du fait que la
mémoire idéale à grande capacité, consommant peu d'énergie, de vitesse élevée, gardant son
information en cas de coupure d'alimentation, n'existe pas. De ce fait, chaque type de mémoire est
utilisé dans le domaine le plus adéquat.
VI.1.1 Mémoire vive ou RAM
La mémoire vive est une mémoire dans laquelle on peut écrire ou lire une information. En anglais
on la désigne sous le sigle RAM (Random Access Memory), mémoire à accès aléatoire, cela signifie
qu'après avoir lu ou écrit dans une position mémoire, on peut lire ou écrire dans une autre position
quelconque. Ceci par opposition avec le s mémoire à accès séquentiel (série), dans lesquels après
avoir lu ou écrit dans une position mémoire, la prochaine opération de lecture/écriture ne peut porter
que sur la position mémoire immédiatement voisine. Remarquons que la nomenclature RWM (read
write memory) aurait été plus appropriée.
Le contenu d'une mémoire vive s'efface quand la tension d'alimentation disparaît, d'où la
qualification de mémoire volatile.
On distingue les RAMs statiques et les RAMs dynamiques :
- Le taux d'intégration des RAM statique est assez faible et leur prix de revient (au Mbits)
reste relativement élevé, par contre, leur temps d'accès est faible. Elles sont utilisées dans
les mémoires caches (interne et externe)
- Le taux d'intégration des RAM dynamique est élevé et leur prix de revient (au Mbits) est
plus faible mais leur temps d'accès est assez élevé. Elles sont utilisées dans la mémoire
centrale.
VI.1.2 Mémoire Morte ou ROM
L'utilisateur ne peut que lire le contenu de cette mémoire. Elle est inscrite par le constructeur au
moment de la fabrication selon les spécifications du client. On utilise ce genre de mémoire quand
l'information qu'on y enregistre est une information figée qui n'est pas susceptible de subir un
changement, comme par exemple les valeurs de la fonction sinus pour les angles compris entre 0 et
90°. S'il arrive malgré tout qu'on soit obligé de changer le contenu, il faut commander un autre boîtier
au constructeur, ce qui demande beaucoup de temps (plusieurs semaines).
L'utilisation des ROM ne devient intéressante que si le nombre de boîtiers identiques est grand
(plusieurs milliers), compte tenu du coût de développement initial (masque du contenu de la
mémoire). Le gros avantage des mémoires ROM est de conserver leur contenu après une coupure
d'alimentation, elle fait partie des mémoires non volatiles.
VI.1.3 Mémoire MORTE PROGRAMMABLE ou PROM
Lorsque l'information que l'on désire enregistrer dans une mémoire non volatile est susceptible de
varier de temps en temps (comme un programme qu'on met au point par exemple), l'utilisation des
ROM ne convient plus. On utilise alors des mémoires PROM programmable par l'utilisateur au moyen
d'un dispositif adéquat appelé programmateur de PROM. Si après inscription et utilisation, le contenu
s'avère inexact, on jette le boîtier et on en reprogramme un autre. L'opération prend quelques
minutes.
Comme les mémoires ROM, le contenu des PROM ne s'efface pas après coupure d'alimentation.
Electronique Numérique par A. OUMNAD
83
VI.1.4 Mémoire morte reprogrammable ou EPROM
Avec les PROM, pour changer le contenu, il faut jeter le boîtier est reprogrammer un nouveau. Cela
peut devenir gênant du point de vue financier si les modifications deviennent trop fréquentes. Les
mémoires EPROM (Electrically Programmable Read Only Memory) appelées aussi ROM effaçables,
constitue une solution à ce problème. Quand on veut changer le contenu d'un boîtier, on n'est pas
obligé de le jeter, on peut effacer son contenu en l'exposant aux rayons ultraviolets à travers une
fenêtre de quartz placée sur le boîtier, puis enregistrer électriquement les nouvelles informations en
appliquant des tensions plus élevées que la tension d'alimentation normale. L'effacement par
ultraviolets dure une vingtaine de minutes. Comme pour les mémoires ROM, l'intégrité de
l'information est conservée après disparition de l'alimentation.
VI.1.5 Mémoire MORTE EFFAÇABLE électriquement ou EEPROM
Ces mémoire non volatiles présentent l'avantage d'être inscriptible électriquement et effaçable
électriquement d'où leur nom EEPROM (Electrically erasable programmable Read Only Memory) .
Cela permet de gagner du temps car l'effacement électrique prend beaucoup mois de temps que
l'effacement par ultraviolets.
VI.1.6 Mémoire FLASH
Les mémoires flash sont des EEPROM à accès rapide. L'accès en lecture est comparable à celui des
RAMs (<= 100 ns). L'accès en écriture est plus long ( <= 10 µs). On distingue des variantes à accès
parallèle et d'autres à accès série. Sur les ordinateurs, elles sont utilisées surtout pour le stockage du
bios. Ailleurs, ces mémoires sont utilisées dans beaucoup d'applications et sont promues à un avenir
très prometteur. Les cartes à puces en sont fournies et elles remplacent déjà les Disques durs sur
certains ordinateurs portables.
VI.1.7 Cellule statique d'une mémoire vive
Dans ce cas, l'information est stockée dans une bascule comme une bascule D par exemple. Comme
on le sait une fois la sortie de la bascule est dans un état, elle y restera tant qu'en ne vient pas la
changer en mettant le bit à enregistrer sur l'entrée D et en envoyant un coup d'horloge sur son entrée
horloge. Les mémoires ainsi construites sont appelées les RAM Statiques (SRAM). Toutes les bascules
(D, R-S, J-K) avec ou sans horloge peuvent servir de point de mémorisation, mais pour des raisons
d'encombrement, on utilise des bascules bistables constituées de 6 transistors MOS ou de 2 transistors
bipolaires. Les MOS sont plus utilisés du fait de leur facilité d'intégration et de leur faible
consommation. Même cette solution reste trop encombrante ce qui fait qu'en général les RAM
statiques n'ont pas une très grande capacité. la figure Fig. VI.1 illustre le principe de fonctionnement
d'une cellule SRAM
Vcc
Vcc
T4
T3
T3
T4
T1
T1
T2
ligne de sélection
ligne de sélection
Colonnes de lecture écriture
Colones de lecture ecriture
D
T2
D
D
Fig. VI.1 : schéma général d'une cellule SRAM
D
84
Chapitre VI: LES MEMOIRES
VI.1.8 Organisation matricielle
C0 C1 C2 C3
Quelque soit le type de mémoire, les cellules son
L0
organisées en matrice XY. Une cellule est repérée par son
décodeur
numéro de ligne et son numéro de colonne qui constituent ce
L1
qu'on appelle l'adresse de la cellule. L'exemple de Fig. VI.2
lignes
L2
illustre l'exemple d'une mémoire 16 bits, organisée en 4
L3
lignes et 4 colonnes. En utilisant des décodeurs, on a besoin
de deux bits d'adresse A1A0 Pour sélectionner une ligne, et de
deux bits d'adresse A3A2 pour sélectionner une colonne, soit
Décodeur
colonnes
une adresse globale de 4 bits. Donc en général pour une
mémoire de capacité N bits, il faut n bits d'adresses tels que
A3 A2
A1
Ao
N=2 n .
Fig. VI.2 : structure matricielle
Un décodeur est un circuit numérique qui a n entrées
n
d'adresse et N = 2 sorties. Les entrées d'adresse
0
0
permettent de sélectionner une seule sortie. Selon la
1
1
nature du décodeur utilisé, la sortie sélectionnée passe
2
2
à l'état logique "1" ou "0", toutes les autres sorties sont
3
3
dans l'état logique contraire. La figure Fig. VI.3 montre
la convention de dessin pour faire la différence entre les
A1 A0
A1 A0
deux types de décodeur.
sortie sélectionnée = 1
sortie sélectionnée = 0
Le schéma de Fig. VI.4 illustre l'exemple d'une RAM
Fig. VI.3 : convention de dessin pour décodeur
statique 16 bits organisée en matrice 4 x 4. Si on
applique une adresse A3A2A1A0 = 0110. A1A0 = 10 ⇒ La sortie 2 décodeur colonne est mise à "1" ce qui
rend T7 et T8 conducteurs, on a accès à toutes les cellules de la (double) colonne n° 2 (2, 6, 10 et 14).
Or,. A3A2 = 01 ⇒ La ligne 1 est mise à "1", seul le contenu de la cellule 6 est connectée à la double
colonne n° 2 qui l'achemine vers la sortie à travers les transistors T7 et T8. L'écriture se fait de la même
façon en utilisant les lignes D et D comme entrées. En fait, en utilise une seule entrée de
lecture/ecriture grace au circuit illustré sur Fig. VI.5 qui utilise des circuits à logique 3 états pour
contrôler la lecture et l'écriture. Pour écrire, on fait W=1, R=0, les buffers d'écriture sont validés, alors
que l'ampli de lecture est déconnecté. Pour la lecture on fait R=1, W=0, les buffers d'écriture son
déconnectés, et l'ampli de lecture est validé.
D
D
D
D
Vc
D
D
D
D
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
0
1
décodeu
lign
2
W
3
T
T
D
DW
0
2
1
Décodeur
Circuit de
lecture
écriture
3
de
R
A3
A2
A1
A0
Fig. VI.4 : RAM statique 16 bits organisée en matrice 4 x 4
Electronique Numérique par A. OUMNAD
85
W
buffers
d'écriture
Vers
cellule
D
D
entrée/sortie
+
ampli
de lecture
D
R
Fig. VI.5 : circuit de lecture écriture d'une RAM statique
VI.1.9 Cellule dynamique d'une mémoire vive
L'information est stockée dans une capacité de structure qui en fait la capacité parasite grillesubstrat d'un transistor MOS. Le "1" logique correspond à la capacité chargée et le "0" logique
correspond à la capacité déchargée. La cellule de mémorisation de base peut alors être réalisée de
façon simplifiée par rapport à celle des mémoires statiques comme cela est illustré sure la figure Fig.
VI.7. Cependant, si cette structure occupe peut de place, elle n'a par contre pas d'état stable car la
capacité à tendance à se décharger dans la résistance de fuite associée a la capacité. Il faut donc
constamment rafraîchir la mémoire, pour cela on lit la cellule à intervalle régulier (quelques
millisecondes) et on réinscrit son contenu. Pour cette raison, la mémoire est dite dynamique. Les
mémoires dynamiques sont environ 4 fois plus denses que les mémoires statiques de même
technologies mais plus délicates d'utilisation.
W
• Ecriture : W=1, ⇒ T1 conduit
Si Din = 0 ⇒ C est déchargée
Si Din = 1 ⇒ C est chargée
Din
Dout
∞
• Lecture : W=0, R=1, ⇒ T3 conduit
- Si C chargée ⇒ T2 conduit ⇒ Dout = 0
- Si C déchargée ⇒ T2 bloqué ⇒ Dout = 1
Fig. VI.6 : principe d'une cellule DRAM
On retrouve donc en sortie l'information d'entrée
complémentée.
lignes de sélection
W
R
sélection ligne
T3
T1
T2
C
C
lecture
ecriture
Din
rafraichissement
Dout
Fig. VI.7 : Cellules de mémorisation d’une RAM dynamique
86
Chapitre VI: LES MEMOIRES
0
1
décodeur
lignes
2
3
R
K1
K2
K3
K4
D
0
1
2
3
décodeur
colonnes
A3
A2
W
A1
A0
Fig. VI.8 : RAM Dynamique organisée en matrice 4 x 4 avec son circuit de lecture écriture
Cellule d'une mémoire ROM
VI.1.10
Il s'agit essentiellement de présence ou d'absence d'une connexion entre une ligne et une colonne.
Cette connexion peut être une métallisation (court-circuit), une diode ou un transistor MOS.
Pour lire le contenu cellule (i,j), on met la colonne j à 0 et on lit la sortie D sur la ligne i.
- Si présence de connexion ⇒ D = 0
- Si absence de connexion ⇒ D = 1
V cc
V cc
so rtie
D
y3
y2
y1
Do
D1
Fig. VI.9 : Cellule d'une mémoire ROM
En technologie MOS, le point de connexion est un transistor MOS avec ou sans grille selon si on
désire mémoriser un 0 ou un 1. Pour lire le contenu cellule (i,j), on met la ligne i à 1 et on lit la sortie D
sur la colonne j.
- Si MOS avec grille, il conduit ⇒ Dj = 0
- Si MOS sans grille, il ne conduit pas ⇒ D = 1
Electronique Numérique par A. OUMNAD
87
Vcc
0
0
1
1
décodeur
ligne
décodeur
ligne
2
2
3
3
K1
K2
K3
K1
K4
K2
K3
K4
D
0
1
2
D
3
0
1
décodeur
colonnes
A3
A2
A1
2
3
décodeur
colonnes
A0
A3
A2
A1
A0
Fig. VI.10 : ROM 16 bits (décodeur ligne actif : (a) niveau haut, (b) niveau bas)
VI.1.11
Cellule d'une mémoire PROM
La connexion est remplacée par un micro fusible que l'utilisateur peut laisser intacte ou détruire
selon s'il veut mémoriser un 0 ou un 1. Le fusible peut être détruit par le passage d'un courant très
supérieur au courant normal de lecture. Dans le cas ou le fusible est constitué qu'une diode, celle ci
peut être détruite par claquage en lui appliquant une tension inverse importante. On utilise aussi des
transistor bipolaires dont on détruit la jonction B-E ou des MOS dont on détruit l'oxyde.
Vcc
Vcc
sélection
D
sélection
Fig. VI.11 : Cellule d'une PROM
D
88
Chapitre VI: LES MEMOIRES
VI.1.12
Cellule d'une mémoire EPROM et EEPROM
Le point de connexion est constitué d'un transistor MOS à grille flottante (FAMOS : Floating
avalanche injection MOS.) qui a une grille au silicium polycristallin complètement isolée.
L'oxyde est de 1000 Å environ entre le drain et la grille flottante, les électrons peuvent alors
voyager entre le drain et la grille isolée à travers la couche d'oxyde sous l'effet d’un champ électrique
issu d'une tension (10 à 30 V) entre le drain est la grille de contrôle. Une fois l'impulsion terminée, les
électrons restent piégés grâce à l'isolement de la grille. Si la
grille de contrôle
charge de la grille est supérieure à la tension de seuil, on aura
SiO2
rendu le MOS conducteur et mémoriser un "0". L'effacement de la grille flottante
mémoire est obtenu par rayonnement ultra violet (2537 Å)
d'intensité importante provoquant un photo-courant entre le S
D
substrat et la grille et déchargeant celle-ci. Après effacement,
tous les bits sont à "1".
source
drain
Les EEPROMs utilisent une technologie semblable à l'EPROM
p+
p+
avec la propriété d'être effaçable électriquement. En fait, on peut
réécrire dans la mémoire avec une impulsion électrique sans être
obligé de l'effacer. Ceci est rendu possible car la zone (tunnel)
Substrat n
isolant la grille et le drain a une épaisseur très mince (50 à 200 Å
Fig. VI.12 : transistor FAMOS
contre 1000 pour l'EEPROM) ce qui rend possible le déplacement
des électrons dans les deux sens grâce au mécanisme de Fowler-Nordheim.
Le développement des EEPROMs a ouvert un champ d'utilisation très important car on a enfin des
mémoires électroniques non volatiles. Elles ne sont pas aussi rapides que les RAM, mais en tout cas,
bien plus rapides et surtout moins encombrantes que les mémoires magnétiques. Les plus rapides sont
appelées mémoires flash. Elles remplacent très avantageusement les disquettes et les cartes
magnétiques, mais il faut attendre encore un peu pour arriver à la capacité des disques durs.
VI.2 Organisation par mot
Dans les mémoires que nous venons de voir, on peut adresser un bit à la fois. Dans la pratique, on
désire adresser des mots de plusieurs bits, comme des octets par exemple. Pour faciliter le dessin, la
figure Fig. VI.13 montre une mémoire de 16 mots de 4 bits chacun. Elle est obtenue par association de
4 matrices de 16 bits. Toutes les matrices reçoivent la même adresse ligne et colonne. Quand on écrit
un mot, chaque bit est stocké dans une matrice. Les circuits de lecture écriture ne sont pas
représentés.
Vcc
Vcc
A3
A2
A1
A0
Vcc
Vcc
décodeur
lignes
décodeur
colonnes
D3
D2
Fig. VI.13 : mémoire de 16 demi-octets
D1
D0
Electronique Numérique par A. OUMNAD
89
Pour obtenir une mémoire organisée en octets, il suffit de prendre 8 matrices.
D7
D6
D5
D4
D3
D2
D1
D0
A0
A1
A2
A3
A4
A5
A6
A7
R
W
Fig. VI.14 : mémoire 256 x 8
VI.2.1 Capacité d'une mémoire
Pour éviter toute confusion lors de la détermination de la taille d'une mémoire, se rappeler que : Le
nombre de bits du BUS DE DONNEES détermine la TAILLE DES MOTS que l'on peut mémoriser dans la
mémoire.
Le nombre de bits du BUS D'ADRESSE détermine CAPACITE, c'est à dire le NOMBRE DE MOTS que
la mémoire peut stocker.
D0
D1
D2
cap acité
=
2 n m o ts d e k bits
R
W
B u s d e d o nnées
Dk
An
...
A2
A1
Ao
B u s d 'ad resse
Fig. VI.15 : présentation externe d'une mémoire
VI.2.2 Entrée de sélection de boîtier
Beaucoup de circuits électroniques sont munis de cette entrée. Quand elle est validée, elle permet
au circuit de fonctionner correctement. Si elle n'est pas validée, le circuit est complètement déconnecté
du bus de données. Ceci est très utile quand il s'agit de connecter plusieurs circuits en parallèle sur un
même bus. L'adressage doit être fait de telle sorte qu'il n'y a jamais plus d'un circuit sélectionné.
VI.2.3 Augmentation de capacité mémoire par association de plusieurs boîtiers
Réalisons une mémoire de 4 Mo à l'aide de 4 boîtiers mémoires de 1 Mo chacun. Une mémoire de 1
Mo possède 20 entrées adresse (voir tableau ci-contre), A0...A19. Or, pour adresser 4 Mo il faut 22
entrées adresse, A0...A21. Les 20 premiers bits d'adresse (A0...A19) servent d'adresser le même octet au
90
Chapitre VI: LES MEMOIRES
sein des 4 boîtiers. Les deux bits d'adresses restant (A20 et A21) permettent à l'aide d'un décodeur 1
parmi 4 de sélectionner un boîtier.
D0
D7
Boîtier 3
CS
Boîtier 2
CS
20
Boîtier 1
Boîtier 0
CS
CS
20
20
20
A0
A19
3
2
1
0
Décodeur (1/4)
Fig. VI.16 : association de boîtiers mémoire
Position
Adresse (Hexa)
boîtier 000000→0FFFFF
ème
2
100000→1FFFFF
boîtier
3ème
200000→2FFFFF
boîtier
4ème
300000→3FFFFF
boîtier
1er
Adresse (Dec)
0→1048575
1048576→2097151
2097152→3145727
3145728→4119430
4
tab. VI-1 : répartition des adresses entre boîtiers
Nb bits
adresse
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
A20
A21
Capacité
1024
2048
4096
8192
16384
32768
65536
131072
262144
524288
1048576
2097152
4194304
8388608
16777216
33554432
67108864
1 ko
2 ko
4 ko
8 ko
16 ko
32 ko
64 ko
128 ko
256 ko
512 ko
1 Mo
2 Mo
4 Mo
8 Mo
16 Mo
32 Mo
64 Mo
tab. VI-2 : capacité en fonction du nombre de bits d'adresse