ms - Doc`INSA

N° d’ordre 04ISAL0093
Année 2004
Thèse
Présentée devant
L’institut national des sciences appliquées de Lyon
Pour obtenir
Le grade de docteur
Formation doctorale
Dispositifs de l’électronique intégrée
École doctorale
EEA
Par
Pierre BROSSELARD
(Maître ès sciences)
Conception, Réalisation et Caractérisation
d’interrupteurs (thyristors et JFETs) haute
tension (5kV) en carbure de silicium
Soutenue le 16 décembre 2004 devant la Commission d’examen
Jury MM
M. Amiet
Ingénieur
DGA Paris
Membre invité
J-P. Chante
Professeur
INSA Lyon
Examinateur
P. Merle
Professeur
Univ. Montpellier
Rapporteur
J. Millan
Professeur
CNM Barcelone
Rapporteur
H. Mitlehner
Docteur
SiCED Erlhangen
Examinateur
D. Planson
Docteur
INSA Lyon
Directeur
S. Scharnholz
Docteur
ISL St Louis
Examinateur
Cette thèse a été préparée au laboratoire CEGELY de l’INSA de Lyon
SIGLE
ECOLE DOCTORALE
NOM ET COORDONNEES DU RESPONSABLE
CHIMIE DE LYON
M. Denis SINOU
Université Claude Bernard Lyon 1
Lab Synthèse Asymétrique UMR UCB/CNRS 5622
Bât 308
2ème étage
43 bd du 11 novembre 1918
69622 VILLEURBANNE Cedex
Tél : 04.72.44.81.83
[email protected]
ECONOMIE, ESPACE ET MODELISATION M. Alain BONNAFOUS
E2MC
DES COMPORTEMENTS
Université Lyon 2
14 avenue Berthelot
MRASH
Laboratoire d’Economie des Transports
69363 LYON Cedex 07
Tél : 04.78.69.72.76
[email protected]
ELECTRONIQUE,
E.E.A.
ELECTROTECHNIQUE, M. Daniel BARBIER
AUTOMATIQUE
INSA DE LYON
Laboratoire Physique de la Matière
Bâtiment Blaise Pascal
69621 VILLEURBANNE Cedex
Tél : 04.72.43.64.43
[email protected]
E2M2
EVOLUTION, ECOSYSTEME,
M. Jean-Pierre FLANDROIS
MICROBIOLOGIE, MODELISATION
UMR 5558 Biométrie et Biologie Evolutive
http://biomserv.univ-lyon1.fr/E2M2
Equipe Dynamique des Populations Bactériennes
Faculté de Médecine Lyon-Sud Laboratoire de Bactériologie BP
1269600 OULLINS
Tél : 04.78.86.31.50
[email protected]
EDIIS
INFORMATIQUE ET INFORMATION POUR
M. Lionel BRUNIE
LA SOCIETE
INSA DE LYON
http://www.insa-lyon.fr/ediis
EDIIS
Bâtiment Blaise Pascal
69621 VILLEURBANNE Cedex
Tél : 04.72.43.60.55
[email protected]
INTERDISCIPLINAIRE SCIENCES-SANTE
M. Alain Jean COZZONE
http://www.ibcp.fr/ediss
IBCP
(UCBL1)
7 passage du Vercors
69367 LYON Cedex 07
Tél : 04.72.72.26.75
[email protected]
MATERIAUX DE LYON
M. Jacques JOSEPH
http://www.ec-lyon.fr/sites/edml
Ecole Centrale de Lyon
Bât F7 Lab. Sciences et Techniques des Matériaux et des Surfaces
36 Avenue Guy de Collongue BP 163
69131 ECULLY Cedex
Tél : 04.72.18.62.51
[email protected]
MATHEMATIQUES
MATH IF
ET
INFORMATIQUE M. Franck WAGNER
FONDAMENTALE
Université Claude Bernard Lyon1
http://www.ens-lyon.fr/MathIS
Institut Girard Desargues
UMR 5028 MATHEMATIQUES
Bâtiment Doyen Jean Braconnier
Bureau 101 Bis, 1er étage
69622 VILLEURBANNE Cedex
Tél : 04.72.43.27.86
[email protected]
MECANIQUE, ENERGETIQUE, GENIE CIVIL, M. François SIDOROFF
MEGA
ACOUSTIQUE
Ecole Centrale de Lyon
http://www.lmfa.ec-lyon.fr/autres/MEGA/index.html
Lab. Tribologie et Dynamique des Systêmes
36 avenue Guy de Collongue
BP 163
69131 ECULLY Cedex
Tél :04.72.18.62.14
[email protected]
Bât G8
Novembre 2003
INSTITUTUT NATIONAL DES SCIENCES APPLIQUEES DE LYON
Directeur : STORCK A.
Professeurs :
AMGHAR Y.
LIRIS
AUDISIO S.
PHYSICOCHIMIE INDUSTRIELLE
BABOT D.
CONT. NON DESTR. PAR RAYONNEMENTS IONISANTS
BABOUX J.C.
GEMPPM***
BALLAND B.
PHYSIQUE DE LA MATIERE
BAPTISTE P.
PRODUCTIQUE ET INFORMATIQUE DES SYSTEMES MANUFACTURIERS
BARBIER D.
PHYSIQUE DE LA MATIERE
BASKURT A.
LIRIS
BASTIDE J.P.
LAEPSI****
BAYADA G.
MECANIQUE DES CONTACTS
BENADDA B.
LAEPSI****
BETEMPS M.
AUTOMATIQUE INDUSTRIELLE
BIENNIER F.
PRODUCTIQUE ET INFORMATIQUE DES SYSTEMES MANUFACTURIERS
BLANCHARD J.M.
LAEPSI****
BOISSE P.
LAMCOS
BOISSON C.
VIBRATIONS-ACOUSTIQUE
BOIVIN M. (Prof. émérite)
MECANIQUE DES SOLIDES
BOTTA H.
UNITE DE RECHERCHE EN GENIE CIVIL - Développement Urbain
BOTTA-ZIMMERMANN M. (Mme)
UNITE DE RECHERCHE EN GENIE CIVIL - Développement Urbain
BOULAYE G. (Prof. émérite)
INFORMATIQUE
BOYER J.C.
MECANIQUE DES SOLIDES
BRAU J.
CENTRE DE THERMIQUE DE LYON - Thermique du bâtiment
BREMOND G.
PHYSIQUE DE LA MATIERE
BRISSAUD M.
GENIE ELECTRIQUE ET FERROELECTRICITE
BRUNET M.
MECANIQUE DES SOLIDES
BRUNIE L.
INGENIERIE DES SYSTEMES D’INFORMATION
BUFFIERE J-Y.
GEMPPM***
BUREAU J.C.
CEGELY*
CAMPAGNE J-P.
PRISMA
CAVAILLE J.Y.
GEMPPM***
CHAMPAGNE J-Y.
LMFA
CHANTE J.P.
CEGELY*- Composants de puissance et applications
CHOCAT B.
UNITE DE RECHERCHE EN GENIE CIVIL - Hydrologie urbaine
COMBESCURE A.
MECANIQUE DES CONTACTS
COURBON
GEMPPM
COUSIN M.
UNITE DE RECHERCHE EN GENIE CIVIL - Structures
DAUMAS F. (Mme)
CENTRE DE THERMIQUE DE LYON - Energétique et Thermique
DJERAN-MAIGRE I.
UNITE DE RECHERCHE EN GENIE CIVIL
DOUTHEAU A.
CHIMIE ORGANIQUE
DUBUY-MASSARD N.
ESCHIL
DUFOUR R.
MECANIQUE DES STRUCTURES
DUPUY J.C.
PHYSIQUE DE LA MATIERE
EMPTOZ H.
RECONNAISSANCE DE FORMES ET VISION
ESNOUF C.
GEMPPM***
EYRAUD L. (Prof. émérite)
GENIE ELECTRIQUE ET FERROELECTRICITE
FANTOZZI G.
GEMPPM***
FAVREL J.
PRODUCTIQUE ET INFORMATIQUE DES SYSTEMES MANUFACTURIERS
FAYARD J.M.
BIOLOGIE FONCTIONNELLE, INSECTES ET INTERACTIONS
FAYET M. (Prof. émérite)
MECANIQUE DES SOLIDES
FAZEKAS A.
GEMPPM
FERRARIS-BESSO G.
MECANIQUE DES STRUCTURES
FLAMAND L.
MECANIQUE DES CONTACTS
FLEURY E.
CITI
FLORY A.
INGENIERIE DES SYSTEMES D’INFORMATIONS
FOUGERES R.
GEMPPM***
FOUQUET F.
GEMPPM***
FRECON L. (Prof. émérite)
REGROUPEMENT DES ENSEIGNANTS CHERCHEURS ISOLES
GERARD J.F.
INGENIERIE DES MATERIAUX POLYMERES
GERMAIN P.
LAEPSI****
GIMENEZ G.
CREATIS**
GOBIN P.F. (Prof. émérite)
GEMPPM***
GONNARD P.
GENIE ELECTRIQUE ET FERROELECTRICITE
GONTRAND M.
PHYSIQUE DE LA MATIERE
GOUTTE R. (Prof. émérite)
CREATIS**
GOUJON L.
GEMPPM***
GOURDON R.
LAEPSI****.
GRANGE G. (Prof. émérite)
GENIE ELECTRIQUE ET FERROELECTRICITE
GUENIN G.
GEMPPM***
GUICHARDANT M.
BIOCHIMIE ET PHARMACOLOGIE
GUILLOT G.
PHYSIQUE DE LA MATIERE
GUINET A.
PRODUCTIQUE ET INFORMATIQUE DES SYSTEMES MANUFACTURIERS
GUYADER J.L.
VIBRATIONS-ACOUSTIQUE
GUYOMAR D.
GENIE ELECTRIQUE ET FERROELECTRICITE
HEIBIG A.
MATHEMATIQUE APPLIQUEES DE LYON
JACQUET-RICHARDET G.
MECANIQUE DES STRUCTURES
JAYET Y.
GEMPPM***
JOLION J.M.
RECONNAISSANCE DE FORMES ET VISION
JULLIEN J.F.
UNITE DE RECHERCHE EN GENIE CIVIL - Structures
JUTARD A. (Prof. émérite)
AUTOMATIQUE INDUSTRIELLE
KASTNER R.
UNITE DE RECHERCHE EN GENIE CIVIL - Géotechnique
KOULOUMDJIAN J. (Prof. émérite)
INGENIERIE DES SYSTEMES D’INFORMATION
LAGARDE M.
BIOCHIMIE ET PHARMACOLOGIE
LALANNE M. (Prof. émérite)
MECANIQUE DES STRUCTURES
LALLEMAND A.
CENTRE DE THERMIQUE DE LYON - Energétique et thermique
LALLEMAND M. (Mme)
CENTRE DE THERMIQUE DE LYON - Energétique et thermique
LAREAL P (Prof. émérite)
UNITE DE RECHERCHE EN GENIE CIVIL - Géotechnique
LAUGIER A. (Prof. émérite)
PHYSIQUE DE LA MATIERE
LAUGIER C.
BIOCHIMIE ET PHARMACOLOGIE
LAURINI R.
INFORMATIQUE EN IMAGE ET SYSTEMES D’INFORMATION
LEJEUNE P.
UNITE MICROBIOLOGIE ET GENETIQUE
LUBRECHT A.
MECANIQUE DES CONTACTS
MASSARD N.
INTERACTION COLLABORATIVE TELEFORMATION TELEACTIVITE
MAZILLE H. (Prof. émérite)
PHYSICOCHIMIE INDUSTRIELLE
MERLE P.
GEMPPM***
MERLIN J.
GEMPPM***
MIGNOTTE A. (Mle)
INGENIERIE, INFORMATIQUE INDUSTRIELLE
MILLET J.P.
PHYSICOCHIMIE INDUSTRIELLE
MIRAMOND M.
UNITE DE RECHERCHE EN GENIE CIVIL - Hydrologie urbaine
MOREL R. (Prof. émérite)
MECANIQUE DES FLUIDES ET D’ACOUSTIQUES
MOSZKOWICZ P.
LAEPSI****
NARDON P. (Prof. émérite)
BIOLOGIE FONCTIONNELLE, INSECTES ET INTERACTIONS
NAVARRO Alain (Prof. émérite)
LAEPSI****
NELIAS D.
LAMCOS
NIEL E. AUTOMATIQUE INDUSTRIELLE
NORMAND B.
GEMPPM
NORTIER P.
DREP
ODET C.
CREATIS**
OTTERBEIN M. (Prof. émérite)
LAEPSI****
PARIZET E.
VIBRATIONS ACOUSTIQUES
PASCAULT J.P.
INGENIERIE DES MATERIAUX POLYMERES
PAVIC G.
VIBRATIONS-ACOUSTIQUE
PECORARO S.
GEMPPM
PELLETIER J.M.
GEMPPM***
PERA J.UNITE DE RECHERCHE EN GENIE CIVIL - Matériaux
PERRIAT P.
GEMPPM***
PERRIN J.
INTERACTION COLLABORATIVE TELEFORMATION TELEACTIVITE
PINARD P. (Prof. émérite)
PHYSIQUE DE LA MATIERE
PINON J.M.
INGENIERIE DES SYSTEMES D’INFORMATION
PONCET A.
PHYSIQUE DE LA MATIERE
POUSIN J.
MODELISATION MATHEMATIQUE ET CALCUL SCIENTIFIQUE
PREVOT P.
INTERACTION COLLABORATIVE TELEFORMATION TELEACTIVITE
PROST R.
CREATIS**
RAYNAUD M.
CENTRE DE THERMIQUE DE LYON - Transferts Interfaces et Matériaux
REDARCE H.
AUTOMATIQUE INDUSTRIELLE
RETIF J-M.
CEGELY*
REYNOUARD J.M.
UNITE DE RECHERCHE EN GENIE CIVIL - Structures
RICHARD C.
LGEF
RIGAL J.F.
MECANIQUE DES SOLIDES
RIEUTORD E. (Prof. émérite)
MECANIQUE DES FLUIDES
ROBERT-BAUDOUY J. (Mme) (Prof. émérite)
GENETIQUE MOLECULAIRE DES MICROORGANISMES
ROUBY D.
GEMPPM***
ROUX J.J.
CENTRE DE THERMIQUE DE LYON – Thermique de l’Habitat
RUBEL P.
INGENIERIE DES SYSTEMES D’INFORMATION
SACADURA J.F.
CENTRE DE THERMIQUE DE LYON - Transferts Interfaces et Matériaux
SAUTEREAU H.
INGENIERIE DES MATERIAUX POLYMERES
SCAVARDA S. (Prof. émérite)
AUTOMATIQUE INDUSTRIELLE
SOUIFI A.
PHYSIQUES DE LA MATIERE
SOUROUILLE J.L.
INGENIERIE INFORMATIQUE INDUSTRIELLE
THOMASSET D.
AUTOMATIQUE INDUSTRIELLE
THUDEROZ C.
ESCHIL – Equipe Sciences Humaines de l’Insa de Lyon
UBEDA S.
CENTRE D’INNOV. EN TELECOM ET INTEGRATION DE SERVICES
VELEX P.
MECANIQUE DES CONTACTS
VERMANDE P. (Prof émérite)
LAEPSI
VIGIER G.
GEMPPM***
VINCENT A.
GEMPPM***
VRAY D.
CREATIS**
VUILLERMOZ P.L. (Prof. émérite)
PHYSIQUE DE LA MATIERE
Directeurs de recherche C.N.R.S. :
BERTHIER Y.
MECANIQUE DES CONTACTS
CONDEMINE G.
UNITE MICROBIOLOGIE ET GENETIQUE
COTTE-PATAT N. (Mme)
UNITE MICROBIOLOGIE ET GENETIQUE
ESCUDIE D. (Mme)
CENTRE DE THERMIQUE DE LYON
FRANCIOSI P.
GEMPPM***
MANDRAND M.A. (Mme)
UNITE MICROBIOLOGIE ET GENETIQUE
POUSIN G.
BIOLOGIE ET PHARMACOLOGIE
ROCHE A.
INGENIERIE DES MATERIAUX POLYMERES
SEGUELA A.
GEMPPM***
LaMcos
VERGNE P.
Directeurs de recherche I.N.R.A. :
FEBVAY G.
BIOLOGIE FONCTIONNELLE, INSECTES ET INTERACTIONS
GRENIER S.
BIOLOGIE FONCTIONNELLE, INSECTES ET INTERACTIONS
RAHBE Y.
BIOLOGIE FONCTIONNELLE, INSECTES ET INTERACTIONS
Directeurs de recherche I.N.S.E.R.M. :
KOBAYASHI T.
PLM
PRIGENT A.F. (Mme)
BIOLOGIE ET PHARMACOLOGIE
MAGNIN I. (Mme)
CREATIS**
* CEGELY
CENTRE DE GENIE ELECTRIQUE DE LYON
** CREATIS
CENTRE DE RECHERCHE ET D’APPLICATIONS EN TRAITEMENT DE L’IMAGE ET DU SIGNAL
***GEMPPM
GROUPE D'ETUDE METALLURGIE PHYSIQUE ET PHYSIQUE DES MATERIAUX
****LAEPSI
LABORATOIRE D’ANALYSE ENVIRONNEMENTALE DES PROCEDES ET SYSTEMES INDUSTRIELS
Remerciements
Je voudrais remercier M. Pierre MERLE et M. José Millan pour avoir accepté la fonction de
rapporteur pour ce travail.
Je tenais vivement à remercier Heinz MITLEHNER d’avoir pu participer à mon jury de
thèse.
Cette thèse s’est déroulée au sein du CEGELY sur son site de l’INSA de Lyon sous la
direction de Mr Dominique PLANSON. Ce travail a été soutenu financièrement par l’ISL
dont je tiens tout particulièrement à remercier Mrs Spahn et Scharnholz, tous deux pour leur
confiance et soutien tout au long de ce projet. Je remercie aussi la DGA à travers le soutien
moral et financier de Mr Michel AMIET.
Je remercie également le directeur du CEGELY Mr Hervé MOREL ainsi que le Professeur
Jean Pierre CHANTE et plus particulièrement Dominique PLANSON pour ses conseils
avisés, sa patience et sa disponibilité lors des différentes sollicitations.
Je ne voudrais surtout pas oublier les autres membres de l’équipe “SiC“ qui ont été sollicités
tout au long de la thèse.
Ce projet n’aurait pas pu aboutir sans l’aide d’autres laboratoires français tels que le LETI,
LEOM, LPM, CIME et internationaux RWTH, CNM. Une partie du travail de thèse s’est
déroulé au sein d’IBS dont je tenais à remercier tout particulièrement Thierry BOUCHET et
Jacques ARNOULD pour leurs riches échanges scientifiques.
Pour terminer, un grand merci à tout le personnel du CEGELY qui a su me supporter tout au
long de ces 3 années.
En souvenir de mes grands pères
Sommaire
SOMMAIRE
SOMMAIRE
1
NOMENCLATURE
7
INTRODUCTION
9
CHAPITRE 1 : LE SIC POUR L’ÉLECTRONIQUE DE PUISSANCE
13
1
INTRODUCTION
15
2
SYSTÈMES D’ÉLECTRONIQUE DE PUISSANCE
16
2.1 ....... Conversion directe
16
2.2 ....... Conversion indirecte
17
2.3 ....... Onduleur
18
2.4 ....... Hacheur dévolteur (Buck)
19
2.5 ....... Le hacheur survolteur (boost)
20
2.6 ....... Le redresseur
21
2.7 ....... Power Factor Correction (PFC)
21
3
LES COMPOSANTS POUR L’ÉLECTRONIQUE DE PUISSANCE
3.1 ....... La diode bipolaire
23
23
3.1.1
Principe de fonctionnement
23
3.1.2
Diodes disponibles en Si
24
3.1.3
Performances des diodes en SiC
25
3.2 ....... La diode Schottky
Pierre BROSSELARD ″Conception d’interrupteurs en SiC″ Thèse INSA de Lyon CEGELY -2004
26
1
Sommaire
3.3 ....... La diode JBS (Junction Barrier Schottky) ou MPS (Merged pn Schottky)
27
3.4 ....... Le MOSFET
29
3.5 ....... Le JFET (Junction Field Effect Transistor)
32
3.5.1
Fonctionnement général du JFET
32
3.5.2
Le JFET en SiC
34
3.6 ....... L’IGBT (Insulated Gate Bipolar transistor)
36
3.7 ....... Les transistors Bipolaires
39
3.8 ....... Le thyristor et le GTO
41
3.8.1
Principe de fonctionnement
41
3.8.2
Thyristors disponibles sur le marché
42
3.8.3
Etat de l’art des thyristors-GTO en SiC
43
4
CONCLUSION SUR LES COMPOSANTS DE PUISSANCE
45
5
VERS DES SYSTÈMES INTÉGRÉS DE PUISSANCE EN SIC
46
CHAPITRE 2 : SIMULATION D’INTERRUPTEURS COMMANDABLES EN SIC
49
1
INTRODUCTION
51
2
PRÉSENTATION DE LA SIMULATION
52
2.1 ....... Principe de base pour la simulation MEDICITM
52
2.2 ....... Modèle utilisé
52
2.2.1
Modèles de la mobilité
53
2.2.2
Modèle de durée de vie
54
2.2.3
Coefficient d’ionisation
54
3
STRUCTURE THYRISTOR UNI-DIMENSIONNELLE
4
CONCEPTION DE LA PROTECTION PÉRIPHÉRIQUE DU THYRISTOR ET
JFET
4.1 ....... Pourquoi protéger un composant de puissance
Pierre BROSSELARD ″Conception d’interrupteurs en SiC″ Thèse INSA de Lyon CEGELY -2004
56
57
57
2
Sommaire
4.2 ....... Protection mesa
4.2.1
Influence de l’angle α sur la tenue en tension
59
4.2.2
Influence de la profondeur de gravure (Pgrav) sur la tenue en tension
60
4.3 ....... Protection mesa combinée avec JTE
60
4.3.1
Fonctionnement de la protection JTE
60
4.3.2
Influence de LJTE et NJTE sur la tension de claquage
62
4.3.3
Influence de Pgrav et NJTE sur la tension de claquage
63
4.4 ....... Protection du JFET
5
58
INFLUENCE DE LA PASSIVATION SUR LA TENUE EN TENSION
64
66
5.1 ....... Protection mesa
67
5.2 ....... Protection mesa/JTE
69
6
LE THYRISTOR EN CONDUCTION
71
6.1 ....... La structure planar
71
6.2 ....... Sensibilité du thyristor au dV/dt
72
6.3 ....... Influence de la commande sur la mise en conduction du thyristor planar
73
6.4 ....... Influence de la géométrie sur la mise en conduction du thyristor
76
7
CONCEPTION D’UN JFET
77
7.1 ....... Choix de la structure
77
7.2 ....... Détermination de l’empilement des couches
78
7.2.1
La couche de drift
78
7.2.2
La couche de grille
80
7.3 ....... Création de la zone du canal
81
7.3.1
Optimisation de la largeur du canal
81
7.3.2
Influence du profil de la gravure du canal sur les caractéristiques électriques
82
7.3.3
Détermination du dopage de type N dans le canal
82
7.3.4
Détermination de la couche au dessus de la grille
83
7.3.5
Influence des caractéristiques de la couche de démarrage de la croissance de la couche type N
84
7.3.6
Prise en compte de la non planarisation
85
Pierre BROSSELARD ″Conception d’interrupteurs en SiC″ Thèse INSA de Lyon CEGELY -2004
3
Sommaire
8
CONCLUSION
87
CHAPITRE 3 : TECHNOLOGIE DES COMPOSANTS SIC
89
1
INTRODUCTION
90
2
DÉROULEMENT TECHNOLOGIQUE
92
2.1 ....... Thyristor gravé
2.1.1
Thyristor gravé réalisé par l’ISL
92
2.1.2
Thyristor gravé réalisé par IBS
95
2.2 ....... Thyristor planar
2.2.1
Thyristor planar réalisé avec le soutien financier de l’ISL
2.2.2
Thyristor planar réalisé par IBS
2.3 ....... Le JFET
3
92
98
98
100
103
2.3.1
Gravure du SiC pour formation du canal
103
2.3.2
Reprise d’épitaxie pour former le canal
103
2.3.3
Gravure pour la prise de contact de grille
104
2.3.4
Gravure pour la protection mesa
104
2.3.5
Implantation de la JTE
104
2.3.6
Passivation du JFET
105
2.3.7
Métallisation
105
MASQUES UTILISÉS POUR LA RÉALISATION DES COMPOSANTS
107
3.1 ....... Masques pour le thyristor
107
3.2 ....... Masques du JFET
109
4
TECHNOLOGIE
112
4.1 ....... Photolithographie
112
4.2 ....... Gravure du SiC
113
4.3 ....... Analyse des dopages
116
4.3.1
Implantation d’azote
116
4.3.2
Implantation d’aluminium
117
4.4 ....... Mesure TLM
Pierre BROSSELARD ″Conception d’interrupteurs en SiC″ Thèse INSA de Lyon CEGELY -2004
119
4
Sommaire
5
4.4.1
Présentation des structures TLM
119
4.4.2
Résultats expérimentaux
121
CONCLUSION
125
CHAPITRE 4 : CARACTÉRISATION ÉLECTRIQUE DES COMPOSANTS
127
1
INTRODUCTION
129
2
RÉCAPITULATIF DES DIFFÉRENTS TYPES DE COMPOSANTS
130
3
DESCRIPTION DES BANCS DE MESURE
131
3.1 ....... Développement d’un banc 12,5 kV
131
3.2 ....... Développement du banc de mise en conduction pour le thyristor
132
3.3 ....... Présentation du banc de caractérisation en commutation des composants
133
3.4 ....... Développement d’un banc pour la réalisation du réseau de Kellog’s du JFET
134
4
CARACTÉRISATION THYRISTOR GRAVÉ
135
4.1 ....... Mise en conduction
135
4.2 ....... Blocage du thyristor
137
4.2.1
Thyristor protégé par mesa/JTE
138
4.2.2
Thyristors gravés protégés par mesa
139
4.3 ....... Commutation du thyristor
141
5
CARACTÉRISATION THYRISTOR PLANAR
146
6
CARACTÉRISATION ÉLECTRIQUE DU JFET
148
6.1 ....... Caractérisation électrique des motifs tests
148
6.2 ....... Caractéristiques électriques du JFET
149
6.3 ....... Conclusion et perspectives de l’étude du JFET
152
Pierre BROSSELARD ″Conception d’interrupteurs en SiC″ Thèse INSA de Lyon CEGELY -2004
5
Sommaire
7
PERSPECTIVES DE L’ÉTUDE SUR LE THYRISTOR EN SIC
154
CONCLUSION
156
RÉFÉRENCES
159
Pierre BROSSELARD ″Conception d’interrupteurs en SiC″ Thèse INSA de Lyon CEGELY -2004
6
Nomenclature
Nomenclature
BJT :
Bipolar Junction Transistor
DIMOSFET : Double Ionisation Metal Oxide Semiconductor Field Effect Transistor
GTO :
Gate Turn Off thyristor
ICP :
Inductive Coupled Plasma
IGBT :
Insulated Gate Bipolar Transistor
JBS :
Junction Barrier Schottky diode
JFET :
Junction Field Effect Transistor
JTE :
Junction Termination Extension
LDMOSFET : Lateral Diffused Metal Oxide Semiconductor Field Effect Transistor
LTO :
Low Temperature Oxide
MCT :
Mos Controled Thyristor
MLI :
Modulation de Largeur d’Impulsion
MOSFET :
Metal Oxide Semiconductor Field Effect Transistor
MPS :
Merged Pn Schottky diode
PECVD :
Plasma Enhanced Chemical Vapor Deposition
PFC :
Power Factor Control
PWM :
Pulsed Width Modulation
RIE :
Reactive Ion Etch
RTA :
Rapid Thermal Annealing
SBD :
Schottky Barrier Diode
SIMS :
Secondary Ion Mass Spectroscopy
TGIBS :
Thryistor Gravé fabriqué par IBS
TGISL :
Thryistor Gravé fabriqué par ISL
TLM :
Transmission Line Method
TPIBS :
Thryistor Planar fabriqué par IBS
TPISL :
Thryistor Planar fabriqué par ISL
Pierre BROSSELARD ″Conception d’interrupteurs en SiC″ Thèse INSA de Lyon CEGELY -2004
7
Introduction
Introduction
Cette thèse a fait l’objet d’une collaboration entre un laboratoire universitaire le CEntre de
Génie Electrique de LYon (CEGELY) et l’Institut franco-allemande de Saint Louis (ISL). Elle
s’est déroulée en grande partie au CEGELY
Depuis une dizaine d’année, un des thèmes de recherche du CEGELY repose sur le
développement et la fabrication de composants pour l’électronique de puissance en carbure de
silicium (SiC). L’intérêt de ce type de recherche a été motivé d’une part par les excellentes
propriétés physiques du carbure de silicium et d’autre part par les besoins croissants de
l’électrotechnique dans les domaines des forts courants et haute tension. Cette motivation a débuté
au tout début des années 90. Trois ans auparavant, une société américaine nommée CREETM a été
créée ayant pour but de réaliser et commercialiser des substrats de SiC. La première application de
ce matériau fut la réalisation de diodes électroluminescente [Roun 1907]. Rapidement, grâce à ses
propriétés thermiques, le SiC s’est affiché comme un candidat sérieux pour les systèmes
électroniques travaillant dans des conditions sévères de températures. C’est notamment, à partir de
ces derniers avantages que le SiC est devenu un thème de recherche au CEGELY.
L’ISL est connu pour ses recherches dans le domaine militaire. Des applications telles que
la protection active ou le lanceur à rail utilisent des modules de commutation. Ce genre
d’applications est développé à l’ISL en vue de la réalisation du véhicule tout électrique. Les
modules sont formés par un condensateur stockant l’énergie et des commutateurs permettant la
décharge du condensateur vers l’application qui est une charge de type inductive. Ces
commutateurs sont des thyristors en silicium développés et commercialisés par ABB. Afin
d’améliorer les performances en terme de diminution des pertes et de l’encombrement, le SiC est
un candidat prometteur. Deux thèses se sont déroulées à l’ISL concernant les dispositifs de
puissance en SiC. En collaboration avec l’université d’Aix la Chapelle, Mr Volker Zorngiebel a
réalisé deux lots de thyristors. Pendant ces travaux, il a du développer des étapes technologiques
telles que la gravure profonde du SiC. En parallèle, la thèse de Mr Naji Arssi s’est déroulée au
CEGELY. Le but de cette thèse était de justifier les résultats électriques des premiers thyristors
réalisés et de concevoir une structure thyristor possédant une tenue en tension de 5 kV.
Les travaux qui vous sont présentés s’inscrivent dans la continuité de ceux initiés. D’un
point de vue chronologique, il m’a été confié le développement d’un banc de caractérisation
électrique afin de montrer les performances électriques du premier lot de thyristors SiC conçus par
le CEGELY. En parallèle, la conception d’un transistor JFET m’a été confiée. Cet interrupteur
Pierre BROSSELARD ″Conception d’interrupteurs en SiC″ Thèse INSA de Lyon CEGELY -2004
9
Introduction
vise une application nécessitant un calibre en courant plus faible et un temps de commutation très
faible (10 ns). Il est developpé avec une technologie novatrice de reprise d’épitaxie sur des
surfaces non plane possédant une tenue en tension de 5 kV. Par la suite, du fait des limitations
technologiques pour la fabrication du thyristor gravé (électrodes non co-planaire) et remplir le
cahier des charges qui est une tenue en tension supérieure à 5 kV, une nouvelle structure thyristor
à électrodes coplanaires a été conçue, c’est le thyristor planar. Ces travaux de conception ont pris
en compte les caractéristiques du matériau et les limites technologiques pour sa fabrication
(gravure, implantation, recuit). Le déroulement technologique des différents interrupteurs a
suscité de nombreux échanges entre les différents acteurs (CEGELY, LETI, IBS, LEOM, LPM)
afin de diminuer le temps de fabrication et de répondre aux questions des technologues. De plus,
j’ai participé à la mise au point de certaines étapes technologiques critiques telles que la gravure
du SiC, la métallisation. Puis les différents composants réalisés ont été caractérisés et les résultats
ont permis de valider les simulations. Des conclusions et des propositions ont été avancées tant
sur les structures des composants que sur les étapes technologiques telles que cela sera montré à la
fin du chapitre 4.
Les composants issus de ces travaux de thèse auront pour application les modules de
commutation de l’ISL. De plus, d’autres domaines tels que le transport féroviaire, aérien,
l’aérospatiale sont intéressés par le SiC pour ses bonnes propriétés thermiques. Ainsi, le
développement de ces dispositifs ne se limite pas uniquement aux applicaions militaires.
La première partie du manuscrit a pour but de montrer l’apport du SiC en électronique de
puissance. Une brève introduction sur l’électronique de puissance précède à un état de l’art des
composants de puissance en Si et SiC. Le dernier paragraphe illustre l’intérêt du SiC dans les
convertisseurs d’électronique de puissance et une des utilisations possibles du JFET.
La deuxième partie présente la démarche de conception ainsi que les résultats de
simulation. C’est la base de l’étape de conception des structures thyristor planar et JFET. Après
une brève présentation du simulateur, la conception de la protection périphérique des dispositifs a
fait l’objet d’une attention toute particulière. Ensuite, la mise en conduction du thyristor a été
simulée afin d’obtenir des éléments pour la conception du jeu de masques pour la fabrication des
composants. Le dernier paragraphe concentre l’étude du JFET et de la reprise d’épitaxie. La
simulation a permis de déterminer les caractéristiques de la structure élémentaire du JFET telles
que les dimensions du canal et les caractéristiques des différentes couches tout en prenant en
compte les contraintes technologiques.
Durant la conception, l’enchaînement des étapes technologiques des différents composants
a été défini et sa description fait l’objet de la troisième partie. La définition des masques est
décrite à la suite des procédures de fabrication. Quelques étapes technologiques telles que la
Pierre BROSSELARD ″Conception d’interrupteurs en SiC″ Thèse INSA de Lyon CEGELY -2004
10
Introduction
gravure du SiC et la métallisation ont subi une première optimisation. Cette troisième partie se
termine par la caractérisation des différentes étapes technologiques telles que des analyses SIMS
(Secondary Ion Mass Spectroscopy) pour l’implantation.
Les dispositifs fabriqués ont été caractérisés. Les résultats sont présentés au cours de la
quatrième partie. La présentation des différents bancs de caractérisation électrique a précédé aux
résultats des thyristors gravés. Puis les résultats électriques des thyristors planar et JFET ont été
présentés avant de passer aux perspectives de la thèse et à la présentation de nouvelles structures.
Pierre BROSSELARD ″Conception d’interrupteurs en SiC″ Thèse INSA de Lyon CEGELY -2004
11
Chapitre 1 : Le SiC pour
l’électronique de puissance
Pierre BROSSELARD ″Conception d’interrupteurs en SiC″ Thèse INSA de Lyon CEGELY -2004
13
Chapitre 1
1 Introduction
1 Introduction
Au début des années 70, l’électronique de puissance a connu un développement très
important grâce aux nombreuses propriétés des dispositifs à base de semi-conducteur. Les deux
premiers interrupteurs ont été la diode bipolaire pour assurer la commutation spontanée et le
thyristor comme interrupteur à commutation commandée ou forcée. Ainsi, l’association antiparallèle de ces deux interrupteurs forme une cellule de commutation qui permet de nombreuses
applications en électronique de puissance (en remplacement des commutateurs à relais). Puis, la
gamme des composants de puissance s’est enrichie du thyristor-GTO, du transistor MOS et de
l’IGBT (dans les années 80).
Le matériau semi-conducteur, le plus utilisé aujourd’hui, est le silicium. Les composants de
puissance ont bénéficié du développement technologique et des propriétés du silicium. Ainsi, le
silicium a permis de vulgariser l’électronique de puissance. Pour passer du tout mécanique (relais)
au tout électrique en passant par les commutateurs à gaz, il faut concevoir des dispositifs
permettant de travailler dans des conditions de plus en plus difficile, augmentation de la
température de fonctionnement, diminution de la taille des composants et augmentation des
calibres courant/tension. Les compromis sont de plus en plus serrés et le silicium atteint ses
limites. Aujourd’hui, le silicium répond au marché mais de nouvelles applications apparaissent
pour lesquelles de nouveaux composants sont développés sur des nouveaux matériaux tels que
SiC, GaAs ou carbone sous sa forme diamant.
Depuis le début des années 90, le CEGELY s’investit dans le développement de
composants de puissance en carbure de silicium. Grâce à ses propriétés physiques telles que la
largeur de bande d’énergie interdite, la mobilité, la conductivité thermique et la faiblesse du
niveau de dopage intrinsèque, les composants en carbure de silicium vont repousser de façon
significative la frontière du possible et ainsi pouvoir répondre aux principales exigences énoncées
ci-dessus.
En première partie de ce chapitre, les principales applications de l’électronique de puissance
vont être répertoriées. La seconde partie va porter sur les différents types de composants de
puissance tels que la diode, le MOSFET, l’IGBT et le thyristor. Pour chaque interrupteur, le
fonctionnement sera rappelé ainsi que les différentes disponibilités sur le marché de chaque
dispositif. De plus, un état de l’art sera fait sur les avancées de la recherche sur les composants en
SiC. Cette partie permettra de situer le travail de cette thèse.
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15
Chapitre 1
2 Systèmes d’électronique de puissance
2 Systèmes d’électronique de puissance
En électrotechnique, selon le type de machines, les besoins en énergie sont différents. Il faut
adapter, convertir cette énergie. L’électronique de puissance, c’est l’interface entre la source
d’énergie et la machine. Cette partie est la conversion d’énergie.
=
=
Onduleur
Redresseur Hacheur
=
Energie alternative
Convertisseur
de fréquence
=
=
Energie continue
figure 1 : Récapitulatif des différentes types de conversion ou transfert d’énergie électrique
Selon, la forme d’onde des sources d’entrée et de sortie, il existe quatre types de
conversion. Les différents exemples sont illustrés par la figure 1. Selon, la nature de l’entrée et de
la sortie, une conversion sera dite directe si les sources sont de natures différentes (courant/tension
ou tension/courant). La convention d’écriture employée est entrée du convertisseur/sortie du
convertisseur. La conversion indirecte est réalisée par des sources d’entrée et de sortie de même
nature (tension/tension ou courant/courant). Chaque type de conversion est décrit en détail cidessous.
2.1 Conversion directe
La source est déterminée par sa nature (courant ou tension), par la réversibilité ou non en
tension ou/et en courant et par sa forme d’onde (alternative ou continue). Tout d’abord, les
problèmes de réversibilité sont mis de côté dans cette partie. Il existe deux montages possibles
selon la nature du convertisseur direct tension/courant ou courant/tension. La figure 2 illustre la
conversion tension/courant. La charge est de type inductive. La figure 3 illustre la conversion
courant/tension.
La réversibilité des différentes sources est déterminée par le choix des interrupteurs. La
réversibilité provient des propriétés de la source qui permet une inversion de signe d’une ou deux
grandeurs électriques (courant et/ou tension). Pour rendre un transistor réversible en courant, il
suffit d’associer une diode anti-parallèle. Pour assurer la réversibilité en tension, il faut mettre
deux composants tête bêche.
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16
Chapitre 1
V
2 Systèmes d’électronique de puissance
+
K1
-
K2
I
K3
K1
I
K3
+V-
K2
K4
K4
figure 2 : Schéma de principe d’un convertisseur direct figure 3 : Schéma de principe d’un convertisseur direct
tension/courant
courant/tension
2.2 Conversion indirecte
La conversion indirecte a lieu si les sources d’entrée et de sortie sont de même nature. Afin
de se ramener à une conversion directe, un étage tampon peut être ajouter, de type inductif dans la
conversion tension/tension ou capacitif pour le domaine courant/courant. Le principe du
convertisseur tension est illustré par la figure 4. L’étage tampon est l’inductance. Lorsque
l’interrupteur K5 conduit (a) l’inductance L stocke de l’énergie provenant de la source d’entrée.
Les autres interrupteurs sont ouverts. L restituera l’énergie à la charge quand K5 sera ouvert (b ou
c).
K5
+
Vin
C
L
K1
K2
-
K5
+
L
Vin
-
V
+ out-
K1
L
+
-
Vout L
b
K5
Iin
K4
K4
a
K3
K3
K3
Iout
K2
C
K1
- V
out
+
Iin
+ K
2
c
K1
Iout Iin
K4
C
K1
K5
K4
Iout
K4
b
a
figure 4 : Schéma de principe d’une conversion
figure 5 : Schéma de principe d’une conversion
tension/tension
courant/courant
La figure 5 illustre la conversion courant/courant. Tout d’abord, le condensateur se charge
quand K5 est ouvert et par exemple K2, K3 conduisent. Lorsque le condensateur se décharge, K5
est fermée car il faut que Iin ne soit pas ouvert et K1, K4 (b) ou K2, K3 conduisent.
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17
Chapitre 1
2 Systèmes d’électronique de puissance
Après avoir expliqué globalement, l’architecture des convertisseurs direct et indirect,
quelques exemples usuels vont illustrer cette partie.
2.3 Onduleur
L’onduleur en tension assure la conversion de l’énergie continue vers l’alternatif. Cette
application est très répandue dans le monde de la conversion d’énergie et aujourd’hui, la
réalisation d’onduleur à base de composants SiC est un nouvel axe de recherche au laboratoire. Il
s’agit d’une conversion directe à partir d’une source de tension réversible en courant (ou
instantanément condensateur électrochimique). La charge est une source de courant réversible en
courant et en tension qui peut être une machine synchrone. L’onduleur peut être utilisé à
fréquence fixe, par exemple alimenter un système alternatif à partir d’une batterie. L’onduleur est
aussi utilisé en fréquence variable pour faire de la variation de vitesse pour des machines
électriques (MLI, Modulation de largeurs d’Impulsion ou PWM, Pulse Width Modulation). Selon
l’utilisation, les interrupteurs sont commandables soit à l’ouverture ou à la fermeture (fréquence
fixe) ou à l’ouverture et à la fermeture (MLI). Deux cas de figures peuvent se produire soit le
courant est en déphasage arrière par rapport à la tension ou le courant est en déphasage avant. La
figure 6
illustre le schéma électrique d’un onduleur monophasé. Seul un demi bras formé des
interrupteurs K1, D1 et K2, D2 est nécessaire pour montrer le fonctionnement. La figure 7 illustre le
courant de sortie et la tension de sortie. Lorsque Iout est positif, K1 est mis en conduction alors D2
se bloque et donc Vout est égal à E. Lorsque K1 est bloqué D2 se met en conduction si Iout est
toujours positif. Si Iout est négatif, K2 est bloqué alors D1 conduit et assure le court-circuit de la
source de courant de sortie ainsi Vout est égal à 0. Si K2 est fermé et Iout toujours négatif, D1 se
bloque et Vout est égal à E. Les interrupteurs K1, D1 sont couplés à K4, D4 et K2, D2 à K3, D3. Pour
une application MLI monophasé, il faut 4 transistors à commande au blocage et à l’amorçage ainsi
que leurs diodes antiparallèles associées. A cet effet, ce sont des MOS ou des IGBT suivant le
calibre en puissance de l’application, qui sont utilisés.
Après une brève présentation de l’onduleur, la conversion continue/continue est abordée à
travers deux exemples.
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18
Chapitre 1
Vin
-
K1
K2
D1 K
3
Iout
D3
V : tension de sortie
out
Vout
D2 K4
D4
courant / tension (u.a.)
+
2 Systèmes d’électronique de puissance
E
0
Tdécoup.
AK1 AD2
BD2 BK1
AK1
BD2
AK2 AD1
BK1 BK2
A : amorçage, B : Blocage
0
T/2
Iout : courant
Tmodulation
temps [u.a.]
figure 6 : Schéma d’un onduleur monophasé
figure 7 : Représentation de Vin et Iout en fonction de l’angle
2.4 Hacheur dévolteur (Buck)
Les hacheurs sont des convertisseurs direct tension/courant assurant une transformation de
l’énergie continue en énergie continue. L’entrée est une source de tension unidirectionnelle en
courant. Dans cette partie, la charge est considérée très inductive donc elle peut être assimilée à
une source de courant unidirectionnelle en tension. Le schéma du hacheur dévolteur est représenté
sur la figure 8. Le fonctionnement du hacheur se fait en deux phases. Lorsque l’interrupteur K1 est
fermé, l’interrupteur K2 est ouvert, la tension d’entrée Vin se retrouve aux bornes de la source de
courant. Au moment où K1 est ouvert, l’interrupteur K2 se met en conduction spontanément pour
assurer la continuité du courant de sortie c’est la deuxième phase. L’interrupteur K1 est un
transistor commandé au blocage et à l’ouverture. C’est souvent un PMOS car sa tension de
commande (VGS) pour le blocage est négative. Le potentiel le plus élevé est la borne positive de la
source de tension. T étant la période de découpage du hacheur, αT est le temps de la première
phase, la tension de sortie est égale à Vin. Lors de la phase 2, la tension de sortie est nulle. La
tension moyenne de sortie est égale à αE. Comme α est inférieur à 1, la tension moyenne de sortie
est inférieure à la tension d’entrée. La partie suivante va illustrer le fonctionnement hacheur
survolteur.
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19
Chapitre 1
Vin
=
2 Systèmes d’électronique de puissance
K1
+
K1
V
K2
Iout
=
-
Vin
K2
Iin
=
V
+
Vout
- =
Vout
Ph2
Ph1
V [V]
V [V]
Ph1
0
Ph2
0
0
Π
2Π
α [radian]
4Π
0
Π
2Π
α [radian]
4Π
figure 8 : Schéma électrique et temporel du hacheur
figure 9 : Schéma électrique et temporel du hacheur
dévolteur
survolteur
2.5 Le hacheur survolteur (boost)
Le principe de fonctionnement de ce hacheur est illustré car il se trouve à la base d’un
montage redresseur (PFC Power Factor Control) dont l’utilisation de diodes SiC a montré une
amélioration du rendement. L’étage d’entrée est une source de courant unidirectionnelle en
tension. Quant à la sortie, la charge sera considérée comme très capacitive, donc ce sera une
source de tension non réversible en courant. Il s’agit aussi d’une conversion continue/continue. Le
fonctionnement se déroule en deux phases. Tout d’abord l’interrupteur K1 conduit et K2 est
ouvert. La source de courant débite dans la capacité représentée par la tension Vout. C’est le
déroulement de la première phase. L’interrupteur K2 est fermée à ce moment K1 s’ouvre, le
courant dans la charge est nulle. Puis l’interrupteur K2 est ouvert, c’est de nouveau la phase une.
Si T est la période de fonctionnement et Vout la tension de sortie (constante). Si αT est le temps de
la phase 1, la tension moyenne aux bornes de la source de courant est égale à α Vout. La tension
d’entrée αVout est inférieure à la tension de sortie Vout car α est inférieure à 1 donc il s’agit bien
d’un hacheur survolteur. Le prochain paragraphe présente la conversion de type alternative
continue.
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20
Chapitre 1
2 Systèmes d’électronique de puissance
2.6 Le redresseur
Un redresseur est un convertisseur direct tension/courant. L’entrée est une source de tension
réversible en courant et en tension. La sortie est une source de courant réversible en tension. Il
s’agit d’une conversion de l’énergie alternative en énergie continue. Les composants utilisés sont
la diode et/ou le transistor. Parmi les trois configurations existantes (parallèle, parallèle double et
série), seul le montage parallèle double sera développé. La figure 10 illustre un pont redresseur à 4
diodes.
Posons la tension d’entrée comme une sinusoïde parfaite de pulsation ω et d’amplitude Vin.
Si ωt est inférieur à π, la tension Vin est positive. Les diodes D1 et D3 sont en conduction. La
tension Vout est égale à Vin à la chute de tension près des 2 diodes en conduction. Par contre, si ωt
est supérieur à π, la tension Vin est négative. Ce sont les diodes D2 et D4 qui conduisent. La
tension Vout est l’opposée de la tension Vin donc Vout est positive. Une représentation temporelle
de la tension Vin et Vout est illustrée sur la figure 11.
D2
Vin
D4
D3
Iout
=
Vout
Iout
tension/courant [u.a.]
D1
Vin
0
π
2π
3π
4π
angle [radian]
figure 10 : Schéma d’un pont de Graëtz à diodes
figure 11 : Représentation temporelle de Vin , Vout et Iout
L’énergie transmise pour la sortie se fait pendant la conduction des commutateurs. Il existe
une création d’harmoniques qui correspondent à la conduction du pont. D’un point de vue
pollution harmonique, ce type de montage n’est pas du tout souhaitable. Une solution alternative a
été trouvée et elle est développée dans le paragraphe suivant. Les redresseurs sont utilisés dans les
montages faible puissance quelques watts ou très fortes puissances quelques mégawatts. Le
paragraphe suivant montre une alternative possible au redressement par pont pour les applications
de moyennes puissances.
2.7 Power Factor Correction (PFC)
La conversion présentée dans ce paragraphe est de type indirect. L’entrée est une source de
tension réversible en courant et tension. L’étage de sortie est une source de tension réversible en
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21
Chapitre 1
2 Systèmes d’électronique de puissance
courant. Le convertisseur est réalisé à partir d’un redresseur (direct tension/courant) et d’un boost
(convertisseur direct courant/tension). La figure 12 illustre le PFC. La tension VR est une sinusoïde
redressée par le pont. L’interrupteur K’2 fait un découpage de la tension sous une forme plus
communément appelé MLI ou PWM. L’interrupteur et la diode doivent avoir des temps de
commutation les plus faible possibles. De plus, la charge stockée dans la diode doit être la plus
faible possible afin de limiter le sur-courant dans l’interrupteur lors de sa mise en conduction. Les
applications de ces PFC sont dans les alimentations à découpage où le calibre en tension est de
600 V pour les composants en vue des applications domestiques. En technologie silicium, la diode
est de type bipolaire et le transistor est un MOSFET. La société INFINEON commercialise des
diodes Schottky 600 V possédant des charges stockées très faibles par rapport aux diodes
bipolaires en silicium. L’utilisation de diode schottky SiC a permis de diminuer les temps de
commutation ce qui conduit à l’augmentation des fréquences de découpage. Ainsi, la taille des
composants passifs sera diminuée. Des nouvelles alimentations AC/DC sont disponibles sur le
marché et l’utilisation de la diode schottky SiC a permis d’améliorer de 4 % le rendement global
des alimentations possédant une puissance de 300 W [HUMB 04].
D1
D2
L
VR
Vin
D4
K'1
K'2
D3
Vout
=
figure 12 : Montage PFC
Pour des faibles puissances (<100 W), le redresseur utilisé est un pont à diodes suivi d’un
condensateur. Pour les applications allant de la centaine à quelques milliers de watts, la solution
de redresseur retenue est des convertisseurs à absorption sinusoïdale de courant. Pour les fortes
puissances, ce sont les ponts à diode ou mixtes (thyristor) qui sont retenus.
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22
Chapitre 1
3 Les composants pour l’électronique de puissance
3 Les composants pour l’électronique de puissance
Les premiers composants d’électronique de puissance sont la diode bipolaire et le thyristor
[ARNO 92]. Pour les applications très haute tension, modules de commutation de l’ISL, les
tensions désirées sont supérieures à 10 kV [SPAH 93]. Une association en série de composants
doit avoir lieu pour satisfaire l’application. Pour les forts courants, le problème reste le même et
une mise en parallèle est réalisée afin d’augmenter le calibre en courant total. Ces différentes
associations forment ce qui est plus communément appelé un module. Le but de cette partie est de
faire un état des différents composants (diodes, MOSFET, IGBT, transistors bipolaires, thyristors
et GTO). Les tableaux regroupant les différents composants en silicium sont issus d’une sélection
parmi les plus grands fournisseurs de composants de puissance. Ils possèdent les caractéristiques
électriques les plus performantes du marché. De plus, un état de l’art sera présenté pour chaque
type de composant en SiC.
3.1 La diode bipolaire
3.1.1 Principe de fonctionnement
La diode bipolaire est le composant bipolaire usuel en électronique de puissance. A la base,
il est simplement issu d’une jonction PN. En électronique de puissance, cette jonction est
améliorée pour satisfaire aux exigences de ce domaine. Un compromis doit être trouvé entre la
tenue en tension, le courant de fuite, la chute de tension à l’état passant et le temps de
commutation. Selon les applications, les compromis sont différents et l’optimisation se fera plus
vers une caractéristique désirée (haute tension, fort courant ou temps de commutation).
En régime direct, la tension anode-cathode est positive, la partie P va injecter des trous dans
la partie N qui de même injecte des électrons dans la partie P. En inverse, la jonction PN est
polarisée négativement. Une zone de charge d’espace se crée et va se propager dans la partie la
plus faiblement dopée. Le claquage aura lieu lorsque le champ électrique atteindra une valeur
critique (c.f. chapitre 2). En électronique de puissance, la diode bipolaire est souvent appelée
diode PIN où I désigne une région peu dopée de type N. Ainsi, le profil du champ électrique en
régime inverse est trapézoïdal et les tenues en tensions seront augmentées par rapport à une diode
PN dont le profil du champ électrique sera triangulaire [ARNO 92]. Ceci est vrai si la zone de
type N pour la jonction PN et I pour la diode PIN est de même épaisseur pour un dopage plus
faible pour la diode PIN.
Pierre BROSSELARD ″Conception d’interrupteurs en SiC″ Thèse INSA de Lyon CEGELY -2004
23
Chapitre 1
3 Les composants pour l’électronique de puissance
3.1.2 Diodes disponibles en Si
La diode bipolaire, étant l’un des premiers composants d’électronique de puissance et
aujourd’hui le plus utilisé, est développée par l’ensemble des industriels fabricant des composants
de puissance. Elles sont classées en deux catégories, les diodes haute tension, fort courant d’une
part pour les applications de type redresseur et les diodes rapides d’autre part pour les onduleurs et
hacheurs. Les diodes fortes puissances sont très souvent présentées sous forme de modules ou de
boîtier ″press-pack″. Elles sont classées par ordre décroissant de tenue en tension. Il peut être
remarqué d’après le tableau 1 que les boîtiers ″isotop″ sont les plus répandus. Pour les diodes très
forts courant ou/et très forte tension, ce sont les boîtiers ″press-pack″ qui sont utilisés.
Noms
Tension de blocage [V]
Courant en direct [A]
Eupec : 2601nh
9000
1400 sous 5V
4400
2000
4000
435
3000
4000 sous 1,5 V
2000
600
600
6000 sous 1,3V
″press-pack″ [EUPE 04-1]
Powerex : PS414420
module ″isotope″ [POWE 04-1]
Eupec : dd435n
module ″isotope″ [EUPE 04-2]
Semikron : SKN400
vissé [SEMI 04-1]
International Rectifier : IRKD600
module ″isotope″ [INTE 04-1]
Semikron : SKN6000
″press-pack″ [SEMI 04-2]
tableau 1 : Caractéristiques électriques de quelques diodes haute tension
5 cm
5 à 15 cm de diamètre
10 à 30 cm
A : boîtier plastique
B : module ″isotop″
C : boîtier vissé
D : boîtier ″press-pack″
(TO218)
tableau 2 : Récapitulatif des différents boîtiers pour les composants de puissance
Le tableau 2 illustre quelques boîtiers utilisés pour les composants de puissance. Le module
″isotop″ couvre l’ensemble du marché. Le boîtier plastique est utilisé pour des composants de
faible calibre en courant. Le tableau 3 illustre quelques exemples de diodes rapides utilisés pour des
applications de type PFC.
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24
Chapitre 1
3 Les composants pour l’électronique de puissance
Noms
Tension de blocage [V]
Courant en direct [A]
Temps de recouvrement [ns]
Semikron SKR67F
600
67 sous 1,7 V
60
1200
100 sous 2,5 V
110
1800
63 sous 1,9 V
300
4500
900 sous 2,9 V
5500
Boîtier plastique
[SEMI 04-3]
APT 2x100D120J
Module ″isotop″ [APT
04-1]
Ixys DSDI60
Boîtier plastique
[IXYS 04-1]
International
Rectifier : SD853c-k
″Press-pack″
[INTE 04-2]
tableau 3 : Caractéristiques électriques de quelques diodes rapides
Le tableau 3 montre que le temps de recouvrement dépend de la tenue en tension. Plus la
tenue en tension augmente, plus le recouvrement est important due à l’augmentation de la charge
stockée pour des couches de plus en plus épaisses.
Grâce à ses propriétés électriques, le SiC va permettre d’améliorer les compromis entre
tenue en tension, différence de potentiel en direct et temps de commutation.
3.1.3 Performances des diodes en SiC
La diode bipolaire en SiC-4H possédant la tenue en tension la plus élevée (19 kV), a été
réalisée par Sugawara et Takayama [SUGA 01]. Sa structure est représentée sur la figure 13.
Deux types de diodes sont fabriqués avec trois diamètres différents (200, 500, 1000 µm). Le
tableau 4
résume les propriétés physiques et électriques du composant obtenu. La protection de
cette diode est une combinaison entre le type MESA et JTE (Junction Termination Extension)
avec une longueur de poche égale à 500 µm. La densité de courant en inverse notée JR, augmente
lorsque la tension en inverse est supérieure à 6 kV pour les deux types de diode. Des mesures de
courant de fuite ont été réalisées et mettent en évidence une augmentation du courant pour une
température supérieure à 250°C. En direct, la tension de seuil diminue lorsque la température
augmente. Des mesures de temps d’ouverture de cette diode sont réalisées sous un courant de 100
mA pour une tension de blocage de 400 V. Par rapport à une diode silicium (6 kV), le temps de
commutation est quatre fois plus faible pour la diode en SiC. A titre de comparaison, la tension de
seuil d’une diode en silicium pouvant supporter une tension de blocage égale à 14 kV serait égale
à 25 V [SUGA 01]. De plus, cette étude met en évidence le bon comportement en température des
diodes en carbure de silicium.
Pierre BROSSELARD ″Conception d’interrupteurs en SiC″ Thèse INSA de Lyon CEGELY -2004
25
Chapitre 1
3 Les composants pour l’électronique de puissance
Dopage couche N-
Epaisseur couche
Vbr
JR
[cm-3]
N-[µm]
[kV]
[A.cm-2]
2 10
14
8 10
13
120
14,9
200
19
2 10
10
VF à J =100 A.cm-2
[V]
-3
4,4
-3
6,5
tableau 4 : Caractéristiques électriques des diodes bipolaires [SUGA 01]
Anode
Anode
JTE (P)
Epitaxie P+
JTE type P
Epitaxie N
Contact
Schottky
JTE (P)
Epitaxie N
JTE type P
Substrat N
Substrat N+
Cathode
Cathode
figure 13 : Coupe de la diode bipolaire en SiC-4H
figure 14 : Coupe d’une diode schottky en SiC-4H
protégée par MESA/JTE [SUGA 01]
[SING 02]
+
Cette partie a récapitulé les performances des différentes diodes bipolaires et le praragraphe
suivant présente les diodes schottky.
3.2 La diode Schottky
Nous allons rappeler très brièvement le fonctionnement des diodes Schottky. La figure 14
représente une diode Schottky. La différence des travaux de sortie entre le métal et le semiconducteur va induire un champ électrique et ainsi une zone de charge d’espace est créée. Si une
tension positive est appliquée entre anode et cathode, le métal va jouer le rôle d’émetteur de
porteurs. C’est le régime passant de la diode. Au contraire, si une tension négative est appliquée
entre anode et cathode, le champ électrique s’accroît et ainsi la zone de charge d’espace s’étend
dans le semi-conducteur, la diode est polarisée en inverse. Le claquage a lieu lorsque le champ
électrique atteint une valeur pour laquelle le mécanisme de génération de porteurs par impact est
déclenché. En silicium, les diodes Schottky possèdent des tensions de blocage de l’ordre de 150 à
200 V (tableau 5). La tenue en tension est limitée par le silicium.
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26
Chapitre 1
3 Les composants pour l’électronique de puissance
Nom
Tension de blocage [V]
Courant en direct [A]
I230 IXYS double diode
180
2 * 15 A
150
80
600
20
1200
7,5
Boîtier plastique [IXYS 04-2]
80cpq150
Boîtier plastique [INTE 04-3]
20sc60K APT SiC
Boîtier plastique [APT 04-2]
SCH 1200-785 SiC
Boîtier plastique [ROCK 04]
tableau 5 : Caractéristiques électriques de quelques diodes schottky Si et SiC
En SiC, les diodes Schottky sont essentiellement réalisés avec le polytype SiC-4H avec du
nickel comme métal. Le premier démonstrateur de diode Schottky a été réalisé par Bhatnagar
[BHAT 92]. La tenue en tension était de 400 V pour une épaisseur de couche égale à 10 µm dopée
à 3.6 1016 cm-3. Cette diode n’avait pas de protection périphérique.
La diode schottky possédant un courant en direct le plus élevé a été développée par Singh
[SING 02]. En direct, la résistance spécifique est seulement de 7,4 mΩ.cm2, le courant maximal
atteint est de 130 A pour une surface active de 0,64 cm2. La tension de claquage est égale à 300 V.
La couche épitaxiée de type N est dopée à 5x1015 cm-3 avec une épaisseur de 15 µm. De plus, une
diode Schottky a été développée afin d’augmenter la tenue en tension. Avec une couche épitaxiée
de 100 µm d’épaisseur dopée à 7x1014 cm-3, la tension de claquage est de 4500 V. Sous une
densité de courant égale à 25 A·cm-2, la tension à l’état passant est égale à 2,4 V. La protection
périphérique de cette diode est réalisée par implantation d’anneaux de garde en bore. La dose
totale d’implantation est de 1013 cm-3.
Courant 2002, la société INFINEON a commercialisé des diodes Schottky. Leurs
caractéristiques électriques sont une tension de blocage de 600 V. Les calibres en courant sont de
6 ou 12 A [INFI 04]. Aujourd’hui, il existe 5 fabricants de diodes Schottky en SiC (Infineon,
APT, Fairchild, Rockwell, CREE).
3.3 La diode JBS (Junction Barrier Schottky) ou MPS (Merged pn
Schottky)
Une idée originale a été de développer une diode en combinant les avantages d’une diode
Schottky en direct (faible tension de seuil à l’état passant et peu de charges stockées) et d’une
diode bipolaire en inverse (tenue en tension élevée et faible courant de fuite). Ainsi, la
performance des diodes Schottky sera améliorée en régime bloqué [BALI 92].
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27
Chapitre 1
3 Les composants pour l’électronique de puissance
Alexandrov et Wright ont développé deux types de démonstrateurs pour des diodes MPS
[ALEX 01]. Elles présentent l’avantage d’avoir un courant de 140 A sous une tension de 4 V en
direct. En inverse, la tenue en tension obtenue est de 600 V. La protection périphérique est assurée
par une MJTE (Multi-step Junction Termination Extension). La figure 15 illustre une coupe du
composant.
Température [°C]
Courant [A]
Tension [V]
Surface [mm2]
25
140
4
9,4
250
25
4
9,4
tableau 6 : Caractéristiques électriques en direct des diodes JBS
Des mesures sont réalisées en commutation et comparées à une diode bipolaire en silicium
(600 V, 120 A, temps d’ouverture = 35 ns). La charge stockée dans la diode en silicium est trois
fois plus importante que dans la MPS. De plus, pour une élévation de température de 200°C, la
charge stockée dans la diode silicium est multipliée par cinq par rapport à sa charge à température
ambiante alors que pour la diode en carbure de silicium, elle reste sensiblement la même (de 0,31
à 0,54 µC). Le courant de recouvrement est divisée par 8 pour une température de 250°C (tableau
6).
Ces mesures mettent en évidence le bon comportement thermique des diodes en SiC.
Anode
Anode (Ti Schottky)
P+
MJTE
Epitaxie N 2,1x1016 cm-3
Substrat N+
P+
6 µm
Ls
Lp
Epitaxie N 1,5x10 15 cm -3
30 ou 50
µm
Substrat N +
Cathode (Ni ohmique)
Cathode
figure 15 : Structure diode MPS en SiC-4H [ALEX 01]
figure 16 : Structure diode JBS en SiC-4H [SUGA 00-
protégée par MJTE
1]
Un travail réalisé par Sugawara [SUGA 00-1] a été développé afin de comparer trois types
de diodes (Schottky, JBS et bipolaire). Pour une couche épitaxiée de 30 µm d’épaisseur dopée à
environ 1,5 1015 cm-3, le tableau 3 récapitule les performances électriques. Pour la JBS, les
paramètres Lp et Ls sont définis par la figure 16. Ainsi, la variable Rp peut être définie par la
relation : Rp=Lp/(Lp+Ls). D’après le tableau 7, la diode MPS paraît très performante pour un Rp
de 0,5 car la densité de courant de fuite est de 4 décades inférieures par rapport à la diode
Schottky et la tension en direct passe de 0,5 à 0,7 V.
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28
Chapitre 1
3 Les composants pour l’électronique de puissance
diodes
Schottky
Densité de courant de fuite à
10
-2
VAK =-1500 V [A·cm-2]
MPS
bipolaire
0,5 < Rp < 0,8
10-6
10-7 < J < 10-6
VAK à J = 10 A·cm-2 [V]
0,5
0,5 < Rp < 0,8
4
0,7 < V < 4
tableau 7: Récapitulatif des caractéristiques électriques pour les trois types de diode
La première partie de ce chapitre a été dédiée à l’application des composants. Il a été mis en
évidence qu’il fallait l’association d’un transistor et de sa diode anti-parallèle pour former une
cellule de commutation. Après avoir présenté les différentes diodes bipolaires, Schottky et MPS,
la partie suivante va traiter des transistors unipolaires de type MOSFET qui sont utilisés dans le
domaine de la faible puissance.
3.4 Le MOSFET
Le MOSFET (Metal Oxide Semiconductor Field Effect Transistor) est le transistor
unipolaire (à porteurs majoritaires), le plus utilisé en électronique de puissance du fait qu’il soit
normalement fermé. La figure 17 illustre un MOSFET vertical en silicium. Si une tension VDS
positive est appliquée à la structure, la jonction P+Ν est en inverse. Pour mettre en conduction
l’interrupteur, il suffit d’appliquer une tension VGS positive. A l’interface P/oxyde, dans le semiconducteur, une zone de porteurs minoritaires est créée (appelée canal). Ainsi les charges créées
sont des électrons. Le drain et la source se retrouvent court-circuités par la grille. Le transistor est
conducteur et la résistance du composant est modulée par l’électrode de grille.
Grille
Source
P+
N+
P
Source
P
N+
P+
Grille
Source
P+
N+
P
N+
P+
Type
TypeNN
N-
Type NType N+
Source
P
Type N+
Drain
figure 17 : Structure MOSFET verticale en Si [ARNO
Drain
figure 18 : Structure CoolMOS en Si
92]
[PERR 03]
La figure 18 illustre la structure d’un transistor CoolMOSTM. La réalisation d’une zone de
type N dont le dopage est dix fois supérieur à la zone N-, permet de diminuer la résistivité de la
zone où le courant circule et donc la résistance du composant à l’état passant. Par contre, afin de
ne pas diminuer la tenue en tension, il faut augmenter la profondeur de jonction des îlots P en
implantant des caissons profonds. Ainsi, ces transistors sont entrain de révolutionner le transistor
MOS de puissance par la diminution significative du RDson. Le tableau 8 montre que pour un
Pierre BROSSELARD ″Conception d’interrupteurs en SiC″ Thèse INSA de Lyon CEGELY -2004
29
Chapitre 1
3 Les composants pour l’électronique de puissance
transistor CoolMOSTM possédant une tension de blocage de 800 V, le RDSon est diminué d’un
facteur 2 par rapport à un MOS possédant une tension de blocage de 500 V.
Les transistors MOSFET de puissance sont réputés pour leur temps de commutation très
faible car ce sont des transistors unipolaires et ils ne possèdent pas de charges stockées à évacuer
lors de l’ouverture. Mais, leur capacité en terme de tension de blocage n’est pas très élevée. Une
sélection a été réalisée parmi les différents fournisseurs et leurs caractéristiques électriques sont
les plus performantes qui existent telles que le calibre en courant, la tenue en tension. Les
applications utilisant des MOSFET sont dans le domaine domestique (tension de blocage 600 V)
notamment dans les convertisseurs de type PFC à la base des alimentations à découpage des
ordinateurs.
Les transistors MOSFET disponibles sur le marché sont pour des applications dont la
tension ne dépasse pas 1200 V. Les calibres en courant sont inférieurs aux composants bipolaires,
ceci est dû à la conduction par un seul type de porteur.
Nom
Tension de blocage
Courant en direct [A]
RDSon [Ω]
1000
6,1
2
500
38
0,13
400
1,8
7
1200
32
0,35
600
10
1
800
44
0,074
800
11
0,45
[V]
NMOS IRFPG50PbF
Boîtier plastique [INTE 04-4]
NMOS FA38SA50LC
Module [INTE 04-5]
PMOS IRFRU9310
Boîtier plastique [INTE 04-6]
NMOS Ixys IXNF 32N120
Module [IXYS 04-3]
PMOS Ixys IXTH 10P60
Boîtier plastique [IXYS 04-4]
CoolMOS Ixys IXKN 45N80C
Module [IXYS 04-5]
CoolMOS APT11N80KC3
Boîtier plastique [APT04-3]
tableau 8 : Caractéristiques électriques de quelques MOS et CoolMOS Si
L’élaboration d’interrupteurs du type MOSFET en carbure de silicium connaît quelques
problèmes. L’interface semi-conducteur/oxyde présente des densités de défauts élevées, réduisant
les performances électriques des transistors MOSFET (canal très résistif) [PERR 03]. La mobilité
des porteurs dans le canal est très réduite. De plus dans le SiC, la structure MOSFET verticale
« classique » en Si doit être adaptée aux exigences technologiques du SiC en terme de profondeur
de jonction. Or les coefficients de diffusion des impuretés dopantes (10-4 cm2.s) pour le bore et 108
cm2.s pour l’aluminium ne permettent pas la réalisation de zones dopées localement profondes
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30
Chapitre 1
3 Les composants pour l’électronique de puissance
par cette technique. De plus, la mobilité dans le canal est très faible, surtout pour le SiC-4H à
température ambiante (4 à 5 cm²·V-1·s-1). Ces faibles valeurs sont dues aux charges à l’interface
semiconducteur/oxyde. Cependant, des travaux sont développés afin de rendre attractif le
MOSFET en SiC.
Spitz et Melloch [SPITZ 98] ont élaboré un démonstrateur de LDMOSFET en SiC-4H.
Dans ce cas, l’épaisseur qui permet la tenue en tension est celle entre les plots P et N+ (anneau de
garde), ici elle est égale à 35 µm. Ainsi la tension de claquage théorique peut être égale à 4,5 kV.
Des caractérisations électriques effectuées sous « Fluorinert » donnent une tension maximale de
blocage de 2,6 kV. La tension de seuil du transistor est égale à 6 V. En mode passant, le courant
est égal à 1µA sous une tension VDS de 20 V pour VGS égal à 24 V. La résistance spécifique est
ainsi égale à 200 mΩ.cm2.
Grille
Source
N+ P
Drain
SiO2
P 35 µmN
Source
Grille
N+
+
15 µm
Type N : 5x1014 cm-3
Substrat semi-isolant 4H-SiC
Source
Caisson P
20 µm
Type N 2,5x10 cm
Substrat N+
-
15
-3
Drain
figure 19 : LDMOSFET en SiC-4H
figure 20 : MOSFET en SiC-4H [Ryu 01]
[SPITZ 98]
Le transistor MOS SiC-4H possédant la tenue en tension la plus élevée a été réalisé sur la
base d’une structure DMOSFET [RYU 04]. L’épitaxie permettant la tenue en tension est dopée
6¯1014 cm-3 sur une épaisseur de 115 µm. La tenue en tension maximale obtenue par mesure est
égale à 10 kV. La protection du composant est assurée par 3 poches. La passivation du composant
est réalisée à l’aide d’un dépôt de 1,5 µm de SiO2. L’épaisseur de l’oxyde thermique de grille est
égale à 80 nm. En conduction, pour une tension de commande VGS égale à 25 V, sous une tension
VDS de 10 V, le courant est égal à 150 mA. La surface active du composant est égale à 4,2¯10-2
cm². Ainsi, le RDSon est égal à 7 Ω.cm2.
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31
Chapitre 1
3 Les composants pour l’électronique de puissance
Source
N+
P+
Grille
Source
N
P+
+
caisson P
P : caisson
115 µm
Type N- 6x1014 cm-3
Substrat N+
Drain
figure 21 : DMOSFET en SiC-4H [RYU 04]
Des mesures de C(V) sont réalisées sur des capacités MOS [SCHO 99] pour les différents
polytypes SiC utilisés en électronique (4H, 6H et 15R). La mobilité des porteurs dans le canal est
beaucoup plus élevée pour le 15R et le 6H que pour le 4H. La mobilité des porteurs pour le
régime d’inversion de la capacité diminue lorsque la densité de pièges dans la bande interdite
augmente. Par contre, la tension de claquage des capacités MOS en SiC-4H est plus élevée que
pour les autres.
Des travaux sont réalisés pour tenter d’améliorer les mobilités dans le canal. Des transistors
MOSFET canal N sont fabriquées sur des couches de SiC-4H afin d’extraire la mobilité des
porteurs dans la zone d’inversion. Il a été montré que la face (Si ou C) du SiC et le traitement
thermique (température, durée, ambiance) jouent un rôle sur les valeurs. En optimisant ces
différents paramètres, une mobilité moyenne (entre mobilité du canal et en dehors) a été mesurée
et elle est égale à 127 cm².V-1.s-1 [FUKU 04].
L’ensemble de ces travaux montre que le transistor MOS a encore beaucoup
d’améliorations à subir. Depuis 10 ans, certaines améliorations et développements ont permis
d’améliorer la mobilité dans le canal (127 cm2.V-1.s-1). Le paragraphe suivant montre une
alternative possible au MOSFET, le JFET.
3.5 Le JFET (Junction Field Effect Transistor)
3.5.1 Fonctionnement général du JFET
Ce paragraphe a pour but de rappeler le principe de fonctionnement d’un JFET. Comme le
montre la figure 22 la conduction entre drain et source s’effectue à travers le canal de type N entre
les deux couches de type P connectées à la grille. Ce canal a une longueur L définie par les
dimensions des diffusions ou des implantations P et une épaisseur 2a modulée par les extensions
xn des zones de charge d’espace des jonctions PN (cf. figure 22). Une tension VGS négative
appliquée sur la grille polarise ces jonctions en inverse entraînant une plus grande extension des
zones de charge d’espace, réduisant ainsi la section du canal et augmentant la résistance de celui-
Pierre BROSSELARD ″Conception d’interrupteurs en SiC″ Thèse INSA de Lyon CEGELY -2004
32
Chapitre 1
3 Les composants pour l’électronique de puissance
ci. Pour une valeur Vpi de VGS (tension de pincement), les deux zones se rejoignent sur toute la
longueur L du canal bloquant ainsi la conduction. L’expression de Vpi du canal est de la forme:
Vpi =
qN D a 2
-Vbi
2ε r ε 0
(1)
Où Vbi est le potentiel de diffusion de la jonction et ND le dopage de la zone de canal et en
supposant ce dopage beaucoup plus faible que celui des zones P+.
Type N
xN
Source
TRIODE
2a
L
Type P+
Grille
IDRAIN
Drain
Grille
Type P+
PENTODE
L : longueur du canal
2a : largeur du canal
figure 22 : Schéma de principe d’un JFET
VDS
figure 23 : Caractéristiques électriques générales
La tension VDS positive appliquée sur le drain a pour effet d’accroître la polarisation en
inverse des jonctions PN et, par conséquent, d’augmenter l’extension des zones de charge
d’espace au voisinage du drain ainsi montrée par la figure 22. Selon la configuration du canal,
comme cela sera discuté ci-dessous, lorsque les deux zones de charge d’espace se rejoignent du
côté du drain pour une valeur VDSsat,le canal est pincé et le niveau de courant peut rester constant
pour les valeurs supérieures de tension (comportement en pentode).
Dans le but de diminuer la chute de potentiel à l’état passant il est toujours possible
d’appliquer une tension légèrement positive sur la grille afin de polariser les jonctions PN
faiblement en direct. Il y a alors une injection de trous de la grille dans la couche N peu dopée,
modulant la résistivité de cette couche en réduisant la zone de charge d’espace.
Pour obtenir un transistor possédant de bonnes performances à l’état passant, il faut définir
un dopage élevé et une épaisseur importante pour le canal. Par contre, en inverse, la recherche
d’une tenue en tension va nous conduire à un dopage faible dans le canal et la zone de drain. Un
compromis sur le dopage et l’épaisseur est donc nécessaire pour obtenir de bonnes performances
dans les deux états. Dans le cas où la largeur reste inférieur au double de l’extension de la zone de
charge d’espace créée par la jonction PN à l’équilibre, le JFET est bloqué au repos, cette gamme
de composant est appelée « Normally-off ».
Les caractéristiques électriques d’un JFET sont caractérisées en deux groupes, pentode et
triode. La figure 23 illustre ces deux possibilités. Si 2a est petit devant L, la caractéristique
Pierre BROSSELARD ″Conception d’interrupteurs en SiC″ Thèse INSA de Lyon CEGELY -2004
33
Chapitre 1
3 Les composants pour l’électronique de puissance
électrique est du type pentode. En effet, le pincement du canal aura lieu vers le drain lorsque la
somme des potentiels de drain et grille sera égale à Vpi, le courant continuera à circuler grâce au
champ électrique dans le canal. Pour un accroissement de la tension de drain, si le déplacement du
pincement est négligeable alors le champ dans le canal reste identique d’où le courant ne varie
pas, l’état de saturation est alors atteint. Si VGS est supérieure à Vpi et si la tension drain augmente
alors le transistor restera bloqué tant que la hauteur de barrière de potentiel dans le canal sera
suffisamment grande pour s’opposer au passage des porteurs. Ce genre de fonctionnement est
valable dans le cas où L/2a est grand.
Pour un rapport L/2a faible, la zone de pincement est très petite et nous n’observons pas de
saturation du courant. Les caractéristiques électriques du transistor sont alors de type triode
3.5.2 Le JFET en SiC
En SiC, le JFET est un composant d’électronique de puissance plus avancé que le MOSFET
car la faible mobilité des porteurs dans le canal du MOSFET implique des résistances en direct
plus élevée que celle du JFET. Le JFET étant un transistor unipolaire, les temps de commutation
sont beaucoup plus faible que ceux des transistors bipolaires. Par contre, ce transistor est de type
″Normally-ON″ ce qui rend plus difficile sa mise en œuvre dans des applications telles que
l’onduleur car à la mise sous tension tout (entrée et sortie) se trouve court-circuité.
Grille
Type P
Source
N+
Grille
Type P
20 µm
Type N- 2,5x1015 cm-3
Substrat N+
Drain
Source
Grille
Source
N+
P+
P+
h
SiC semi-isolant
Type P enterré
d = 2,5 µm P
P+
Type N : 6,8x1015 cm-3
Substrat N+
Drain
figure 24 : Schéma d’un JFET en SiC-4H
figure 25 : JFET vertical en SiC-4H
[ONOS 02]
[ZHAO 01]
H. Onose et A. Watanabe [ONOS 02] ont développé un JFET en SiC-4H vertical dont les
caissons de grille sont réalisés par implantation ionique. L’épaisseur de la couche épitaxiée de
type N est égale à 20 µm et elle est dopée à 2,5¯1015 cm-3. La tension de blocage est égale à 2000
V avec un courant de fuite de l’ordre de 2 mA. La valeur de RDson diminue lorsque la dose
d’implantation de la grille diminue et la largeur du canal augmente. La valeur moyenne du RDSon
est de 60 mΩ.cm2. La grille est réalisée par implantation d’ion Al+ avec une énergie comprise
Pierre BROSSELARD ″Conception d’interrupteurs en SiC″ Thèse INSA de Lyon CEGELY -2004
34
Chapitre 1
3 Les composants pour l’électronique de puissance
entre 730 et 870 keV. Après les trois implantations (grille, contact de source, contact de grille), la
plaquette est recuite à une température de 1650°C sous atmosphère d’Argon.
J.H. Zhao et X. Li [ZHAO 02] ont fabriqué un JFET vertical “normally-off“. Deux
paramètres sont optimisés, la hauteur du canal horizontal (h) et la largeur du canal vertical (d),
ainsi représentés par la figure 25. Ce JFET est basé sur un caisson de type P. Pour une largeur de
2,5 µm et une hauteur de 0,17 µm, la tension de blocage du système est de 1644 V à 300 K et de
1800 V à 600 K. Les zones de type P sont réalisées par co-implantation de Al et C avec des
énergies d’implantation de l’ordre du MeV.
Un JFET a été réalisé sur du SiC-4H présentant des résistances spécifiques faible (21,5
mΩ·cm²) [FRIE 00]. La figure 26 illustre la structure. Trois lots sont réalisés avec différentes
valeurs pour la couche épitaxiée n°1. Le tableau 9 regroupe les différents paramètres du transistor
avec la tension de claquage correspondante. La résistance RDson varie de 21,5 mΩ·cm² à 24,5
mΩ·cm² à température ambiante (T=25°C). Plus la couche épitaxiée n°1 est épaisse et peu dopée,
plus la tension de claquage augmente.
S o u rc e
Gm
Gp
N ++
P ++
T y p e N : é p i2
G rille
P
P+
P+
P+
1800
N- P+
P+
Drain
figure 26 : JFET en SiC-4H [FRIE 00]
1200
Gp
Type N
Substrat N+
D R A IN
600
Gm
++
T y p e N : é p i1
S u b stra t N +
Vbr [V]
Source
N+
ND épi n°1 [cm-3]
1,2¯10
16
5¯10
15
3¯10
15
figure 27 : SIAFET SiC-4H [SUGA 00]
Epaisseur de
ND épi n°2
Epaisseur de
RDson1
l’épi n°1 [µm]
[cm-3]
l’épi n°2 [µm]
[mΩ·cm²]
1,5¯10
16
2
11
1,5¯10
16
2
12
1,5¯10
16
2
13
9
14
23
tableau 9 : Résultats électriques obtenus par simulation pour différentes épaisseurs et dopage de la couche épi1
[FRIE 00]
Une structure originale tels que le SIAFET (Static induction Injected Accumulated FET)
illustré par la figure 27 est développée sur du SiC-4H. D. Takayama et Y. Sugawara travaillent sur
le sujet depuis quelques années [SUGA 00-2] [TAKA 01].. La grille Gm est reliée à un oxyde
donc le composant peut être considéré comme un MOSFET. Par contre, Gp est relié à une zone P+
donc nous pouvons dire que le SIAFET est aussi bien un JFET qu’un MOSFET Gm est une
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35
Chapitre 1
3 Les composants pour l’électronique de puissance
électrode reliée à un oxyde alors que Gp est rattachée à la partie P de la jonction. Un canal de type
P est créé lorsque la jonction PN est polarisée en direct. La structure est du type mesa protégée par
poche en périphérie. Les résultats électriques sont présentés dans le tableau 10. Des améliorations
sont à faire notamment pour diminuer la valeur du courant dans Gp et augmenter le courant en
direct.
K. Asano et Y. Sugawara [ASAN 01] développent un SEJFET (Static Expansion channel
JFET) en SiC-4H. Le SEJFET est un SIAFET à grille commune dont l’oxyde de grille recouvre
Gp (figure 27). Ainsi, une seule métallisation de grille donc un seul contact de grille et ce
composant est de type “Normally-Off“. La grille est réalisée sur une couche de type P+, donc le
canal est créé par une zone de charge d’espace. La protection est de type MESA et une poche est
implantée en périphérie. Les caractéristiques électriques sont regroupées dans le tableau 10.
SIAFET
SEJFET
Normally-off
Normally-off
2 électrodes de grille
1 électrode de grille
50 µm 9×1014 cm-3
50 µm 7×1014 cm-3
Vbr = 2 kV S = 2,25 mm2
Vbr = 4,5 kV S = 1,2 mm2
VTH = 15 V
IDS = 0,3 A sous VDS = 4 V
IDS = 0,03 A sous VDS = 4 V
Pour VGM = 40V et VGP = 7V
Pour VG = 2,6V
75 µm 7×1014 cm-3
75 µm 7×1014 cm-3
Vbr = 4,6 kV S = 0,5 mm2
Vbr = 5,5 kV S = 1,2 mm2
VTH = 6 V
IDS = 12,5 mA sous VDS = 4 V
IDS = 28 mA sous VDS = 3 V
Pour VGM = 20V et VGP = 10V
Pour VG = 2,6V
tableau 10 : Récapitulatif des caractéristiques électriques du SIAFET et SEJFET
Globalement, le SEJFET posséde une électrode de grille de moins. Le gros intérêt de ces
dernières structures est que le composant est “Normally Off“. Après avoir présenter, quelques
réalisations de JFET et de ses dérivés (SIAFET et SEJFET), la partie suivante aborde l’IGBT.
3.6 L’IGBT (Insulated Gate Bipolar transistor)
L’IGBT est l’un des composants en électronique de puissance le plus utilisé actuellement. Il
est présent dans les domaines de la moyenne et forte puissance. Il offre de bons compromis car il
possède la rapidité d’un transistor MOSFET et il offre un niveau de courant élevé grâce à
l’injection de porteurs minoritaires. Des recherches avec du silicium sont développées sur la
montée en tension. Il existe deux types de structures différentes. Une première structure existe,
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36
Chapitre 1
3 Les composants pour l’électronique de puissance
elle est nommée PT (punch through). Le composant est élaboré à partir d’un substrat de type P sur
lequel deux couches sont épitaxiées, une de type N+ servant de couche tampon et l’autre très
épaisse, de type N, utilisée pour la tenue en tension (cf. figure 29). Un second principe est
développé autour d’une plaquette de type N, l’émetteur en face arrière est obtenu en implantant
des ions Al+ ou B+, le porte canal et le collecteur sont obtenus de même par implantation et
diffusion (figure 28). Pour les 2 cas représentés ci-dessous, les couches de type N- n’ont pas la
même épaisseur (3 fois plus faible pour l’IGBT PT) pour une tension de blocage donnée.
Grille
Emetteur
P+
N
P
+
Grille
Emetteur Emetteur
P
N
+
P+
P+
N
+
P
Emetteur
P
N+
P+
Type NType N
Type P+
Type N
Type P+
-
Collecteur
Collecteur
figure 28 : structure IGBT NPT
figure 29 : structure IGBT Punch Through
“En statique, l’IGBT peut être identifié à un MOSFET mis en série avec une diode“. En
direct, la diode injecte des porteurs dans le MOSFET d’où une diminution de la résistance série.
En revanche, à l’ouverture, la présence de la diode implique une évacuation des charges stockées.
Ceci implique la nécessité de déterminer des compromis entre temps de commutation plus élevés
que le MOS mais une densité de courant à l’état passant plus importante que le MOS.
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37
Chapitre 1
3 Les composants pour l’électronique de puissance
Nom
Tension de blocage [V]
Courant en direct [A]
VCEsat [V]
IXYS IXGH 60N60C2
600
75
2,5
1000
50
4
1200
150
2,2
1200
55
2,2
2500
32
3,2
3300
400
5
6500
600
6
6500
600
4,7
Boîtier plastique [IXYS 04-6]
IXYS IXGH25N100U1
Avec diode anti-parallèle
Boîtier plastique [IXYS 04-7] :
IXYS IXDN 75N120 NPT
Boîtier plastique [IXYS 04-8]
IXYS IXRH 40N120 avec diode
en série
Boîtier plastique [IXYS 04-9]
IXYS IXLF 19N250A
Boîtier plastique [IXYS 04-10]
EUPEC ff400r33kf2c
module [EUPE 04-3]
EUPEC fz600r65kf1
module [EUPE 04-4]
EUPEC dd600s65k1
Avec diode anti-parallèle
module [EUPE 04-5]
tableau 11 : Récapitulatif d’un échantillonnage d’IGBT en silicium commercialisé
Le tableau 11 récapitule quelques offres disponibles pour l’IGBT. D’un point de vue tenu en
tension, la plage est très grande car elle va de 600 à 6500 V. Il existe un empiétement de l’IGBT
sur le MOS dans le domaine 600 – 1000 V mais l’IGBT permet un calibre en courant plus élever.
L’arrivée du CoolMOS va peut être faire évoluer ce domaine. Pour les applications haute tension,
tension de blocage allant de 3300 V à 6500 V, l’IGBT offre un meilleur service que le thyristor ou
le GTO par sa commande (commande en tension).
Emetteur
P
+
Grille
N : 1017 cm-3
N+
P
Emetteur
Grille
+
2 µm
Grille
Type P- : 5x1015 cm-3 15 µm
Type P : 1017 cm-3 3 µm
Substrat N+
Collecteur
figure 30 : structure d’un IGBT en SiC-6H [RYU 00]
Grille
P
P
N : 1017 cm-3 1 µm
+
+
Type P- : 5x1015 cm-3 10 µm
Type P : 1017 cm-3 1µm
Substrat N+
Collecteur
figure 31 : IGBT en SiC-4H [SING 01]
Un IGBT en SiC-6H a été élaboré sur une plaquette de type N [RYU 00]. La surface active
est égale à 0,02 cm2. En périphérie, la structure est de type MESA avec une protection par poche.
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38
Chapitre 1
3 Les composants pour l’électronique de puissance
La structure, en inverse, supporte des tensions allant jusqu’à 380 V. La valeur de la résistance
RDson peut varier très fortement avec la température. Elle passe de 80 mΩ·cm² pour T=400°C à
430 mΩ·cm² pour T=30 °C. En direct, le courant de collecteur est égal à 2 A sous VCE = -10 V
avec VGE = -30 V.
Un second IGBT est développé en SiC-4H [SING 99]. Sa structure est de type UMOS avec
un canal P. Cette architecture permet une meilleure densité d’intégration du composant sur la
plaquette par rapport à d’autres possibilités (par exemple la structure latérale). Des
caractérisations électriques en température montrent que la résistance à l’état passant diminue
lorsque la température augmente. En direct, le courant peut atteindre 1,5 A sous une chute de
potentiel de 15 V, pour une tension de commande de –36 V. En inverse, la tension de claquage est
seulement de 85 V comparée à 790 V pour une diode bipolaire réalisée sur la même plaquette.
3.7 Les transistors Bipolaires
Le transistor bipolaire est constitué de trois électrodes, émetteur, base et collecteur. Il existe
deux types de composants, NPN et PNP. Dans le domaine de la puissance, le modèle le plus
utilisé, en technologie silicium est le NPN. La conduction du transistor NPN est assurée par les
électrons or la mobilité des électrons est supérieure à celle des trous donc le transistor NPN
possède une chute de potentielle plus faible à l’état passant que le PNP. La figure 32 montre le
schéma de principe d’un transistor bipolaire NPN.
Emetteur
Type N
Base
P+
Emetteur
N+
Base Type P
Type P+
Type N
Collecteur
1 µm
Type P : 2x10 17 cm -3
Type N - 4x10 15 cm -3
Substrat N +
Collecteur
figure 32 : schéma de principe d’un transistor NPN
figure 33 : Transistor bipolaire en SiC-4H réalisé par
vertical
[TANG 02]
Ce composant est formé de deux jonctions PN. En régime bloqué, si la tension VCE est
positive, la jonction Collecteur/Base est en inverse et elle est optimisée de façon à tenir la tension.
Si un courant de base IB est appliqué positivement, la jonction Emetteur/Base se polarise en direct.
En régime linéaire ainsi l’émetteur injecte des porteurs minoritaires dans la base. Le collecteur a
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39
Chapitre 1
3 Les composants pour l’électronique de puissance
pour rôle de collecter ces porteurs dans la base sous l’effet d’un fort champ électrique (la jonction
base-collecteur est polarisée en inverse).
Aujourd’hui, le transistor bipolaire n’est quasiment plus utilisé car d’un point de vue de la
commande, il n’est pas du tout avantageux. En effet, pour le mettre en conduction, il faut
appliquer un courant positif ou négatif selon le type NPN ou PNP. Pour qu’il reste conducteur, il
faut continuer à appliquer le courant de commande ce qui est très coûteux en énergie. De plus, une
commande en courant est beaucoup plus difficile à réaliser qu’une commande en tension. Avec
ces différents inconvénients, il devient de plus en plus difficile de trouver dans le commerce des
transistors bipolaires de puissance. Cette gamme de composants a été détrônée par l’IGBT qui
offre une commande moins coûteuse en énergie.
Un transistor bipolaire NPN, a été réalisé en SiC-4H [TANG 02]. L’originalité du transistor
repose sur le fait que l’émetteur est obtenu par implantation ionique de phosphore (cf. figure 33).
Les caractérisations électriques de ce démonstrateur montrent que le gain en courant varie
classiquement avec la valeur du courant de collecteur et la température du composant. Pour JCE
égal à 20 A.cm-2, le gain passe de 8 à 3 lorsque la température varie de 25 à 250 °C. En
simulation, il est montré VCE0 augmente lorsque l’épaisseur de la base augmente au détriment du
gain en courant.
Un transistor bipolaire NPN a été conçu par Ryu [RYU 01] en SiC-4H. A partir d’un
substrat de type N+, trois couches sont épitaxiées (cf. figure 34). La protection en périphérie est de
type mésa avec JTE. La dose totale de la poche est de 1,13¯1013 cm-3. La tension de claquage
théorique uni-dimensionnelle est de 3,1 kV. Les premières caractérisations électriques montrent
que la tension de claquage du transistor est de 1,8 kV (VCE0). La tension maximale collecteur
base, l’émetteur étant ouvert, est égale à 2,2 kV (VCB0). La résistance à l’état passant est égale à
10,8 mΩ.cm pour une tension VCE égale à 2 V. Ce transistor bipolaire est parmi ceux dont la tenue
en tension est l’une des plus élevée.
Emetteur
Base
Base N+
P+
P+ -3
17
Type P : 2,5x10 cm
JTE : P
1 µm
JTE : P
20 µm
Type N : 2,5x10 cm
Substrat N+
Collecteur
15
-3
figure 34 : Transistor bipolaire en SiC-4H protégé par mésa et JTE [RYU 01]
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40
Chapitre 1
3 Les composants pour l’électronique de puissance
Ainsi, se termine la présentation du transistor bipolaire dont son utilisation aujourd’hui reste
très faible. La partie suivante présente le thyristor et le GTO qui a été un des pionniers des
transistors de puissance.
3.8 Le thyristor et le GTO
3.8.1 Principe de fonctionnement
Un
thyristor GTO (Gate Turn Off) est un thyristor contrôlable à la fermeture et à
l’ouverture alors qu’un thyristor simple ne se commande qu’à la fermeture. C’est le premier
interrupteur commandé qui fut utilisé dans la production industrielle de convertisseurs de type
onduleurs ou hacheurs. Aujourd’hui, on le rencontre dans quelques rares applications de très
fortes puissances.
Avec l’arrivé de l’IGBT, le thyristor a été de moins en moins utilisé. Le temps de
commutation élevé est du à une durée de vie des porteurs très importante et un temps de
recombinaison des porteurs minoritaires long. Toutefois il existe une méthode pour réduire la
durée de vie des porteurs. Elle repose sur le principe de bombardement protonique d’atomes d’or
ou de platine dans le silicium. Par contre, elle n’est pas valable pour des zones localisées à cause
de la diffusion de ces espèces dans le silicium. A l’heure actuelle, les thyristors fabriqués en
silicium ont des tenues en tension de l’ordre de 6,5 kV. Pour ces raisons, ces interrupteurs
fonctionnent à des fréquences de commutations relativement basses (500 Hz).
Pour élaborer un thyristor en SiC pouvant supporter 5 kV en direct bloqué (tension pour
laquelle le courant de fuite est faible), il faut une couche de 50 µm d’épaisseur (dopée à 1015 cm-3)
pour le SiC [RYU 01.], par contre pour le silicium, il faudrait une couche de 500 µm (dopée à
2¯1013 cm-3). Avec une telle épaisseur, la différence de potentiel aux bornes du composant, en
direct, est très élevée. Le passage au SiC permet une diminution de cette différence de potentiel à
l’état passant. En SiC, un substrat de type P a une résistivité très importante donc un interrupteur
sur ce type de substrat n’est pas envisageable. C’est pourquoi le thyristor en SiC est réalisé à partir
d’une plaquette de type N (substrat) et trois couches épitaxiées P, N et P (figures 35 et 36).
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41
Chapitre 1
3 Les composants pour l’électronique de puissance
Cathode
Type N
Type P
gachette
Anode
J1
Type P
Type N
gachette
J2
Type N
Type P
J1
J2
Type P
J3
Type N
Anode
J3
Cathode
figure 35 : Schéma de principe du thyristor en Si
figure 36 : Schéma de principe du thyristor en SiC
(épaisseurs des couches pas à l’échelle)
(épaisseurs des couches pas à l’échelle)
Le fonctionnement du thyristor peut se découper en trois régimes de fonctionnement (direct,
direct bloqué et inverse). Lorsqu’une tension VAK positive est appliquée, les jonctions J1 et J3 sont
en direct, la jonction J2 se trouve en inverse. Ce type de fonctionnement du thyristor est appelé le
régime direct-bloqué. Si aucun courant n’est appliqué à la gâchette, la fermeture de l’interrupteur
se fera lorsque le champ électrique atteindra des valeurs pour lesquelles le mécanisme de
génération des porteurs par impact sera activé, à ce moment là, J1 injecte des trous qui polarise J3
en directe qui à son tour injecte des électrons polarisant J2 en direct ce qui contribue à la mise en
conduction du thyristor. Pour contrôler la mise en conduction du thyristor à l’aide de la gâchette,
il suffit d’appliquer un courant positif (injection de trous) pour le cas du thyristor en Si ou un
courant négatif (injection d’électrons) pour le thyristor SiC afin de polariser en direct la jonction
J1 .
3.8.2 Thyristors disponibles sur le marché
Le thyristor est un composant utilisé pour des applications très haute tension et très forte
puissance. Lors de l’arrivée sur le marché de l’IGBT, le thyristor a perdu des parts de marché. De
plus, l’IGBT connaît de nouveaux développements en terme de tenue en tension. Le
développement du thyristor est plus tourné vers la très haute tension. Le tableau 12 répertorie
quelques composants de type thyristor existant sur le marché. Le calibre en courant est supérieur à
celui des IGBT.
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42
Chapitre 1
3 Les composants pour l’électronique de puissance
Nom
Tension de blocage [V]
Courant en direct [A]
GTO
Powerex FG6000au-120d
6000
6000
Oui
Boîtier press-pack
4800 DC
6500
1250
non
1800
700
non
[POWE 04-2]
Powerex TBKO_12
Boîtier press-pack
[POWE 04-3]
Powerex PD47-07
Avec diode anti-parallèle
Module [POWE 04-4]
tableau 12 : Quelques thyristors disponibles sur le marché
3.8.3 Etat de l’art des thyristors-GTO en SiC
J.B. Fedison et T.P. Chow [FEDI 01] ont fait varier la forme des doigts d’anode et de
gâchette. L’originalité de ces travaux est le développement de deux types de doigts illustrés par la
figure 37 et la figure 38. Ainsi, l’influence de la géométrie des électrodes sur l’ouverture peut être
illustré. Le temps d’ouverture du thyristor est plus élevé pour la structure représentée par la figure
38
car la surface totale est plus importante pour ce design. Le temps de mise en conduction est
plus court pour le type de doigt représenté par la figure 38 car l’écartement des doigts est constant.
figure 37 : représentation des doigts de gâchette sous
figure 38 : représentation des doigts de gâchette sous la
forme « radiale » [FEDI 01]
forme « involute » [FEDI 01]
Un thyristor GTO asymétrique a été conçu par S.H. Ryu [RYU 01] en SiC-4H. La structure
représentée par la figure 39 est protégée par une gravure et une poche (mesa/JTE). La surface
totale du composant est de 4 mm². Sous une chute de potentiel de 4,97 V en direct, il laisse passer
un courant de 12 A. En direct bloqué, il tient une tension de 3,1 kV. Un montage expérimental est
développé pour commander à la fermeture le GTO avec un générateur d’impulsions délivrant un
courant de 6 A dans la gâchette pendant des durées de 12 µs. Le temps de blocage est estimé à
500 ns et le gain en courant du turn-off est égal à 3,3. Ces résultats montrent que ce thyristor a un
régime de blocage avec une tension 3100 V et commute avec des temps de 500 ns.
Pierre BROSSELARD ″Conception d’interrupteurs en SiC″ Thèse INSA de Lyon CEGELY -2004
43
Chapitre 1
3 Les composants pour l’électronique de puissance
Anode
Anode
Gâchette P+ Gâchette
Gâchette P+ Gâchette
N+
N+ 17 -3
N : 5x10 cm 2,5 µm
JTE
Type P- : de 7 à 9x1014 cm-3
Type P : de 2 à 5x1017 cm-3
Type N+ : 5x1018 cm-3
N+
N+
Type N : ND, eN
JTE
JTE
50 µm
2,5 µm
1µm
Sustrat N+
Type P : NA, eP
JTE
Type P 10 cm 2 µm
Type N+ ND+, eN+
+
17
-3
Substrat N+
Cathode
Cathode
figure 39 : Thyristor gravé en SiC-4H protection mésa
figure 40 : Thyristor gravé en SiC-4H protégé par
et JTE {RYU 01]
mésa et JTE
Des thyristors en carbure de silicium (figure 40) ont été réalisés sur deux plaques
différentes [CAMP 03]. Les caractéristiques des deux plaques sont représentées dans le tableau
13. Ces deux plaques ont subi le même déroulement technologique en même temps. Un morceau
de la plaque 2 a été découpé afin de réaliser une protection de type anneaux implantés. Les
résultats électriques montrent que la protection mesa/JTE est plus efficace que les anneaux
implantés car la tenue en tension passe de 4090 à 5760 V. Pour la plaque 1, la tenue en tension des
thyristors est égale à 4020 V alors qu’en simulation la tension de blocage de la jonction semi
plane infinie est de 6,13 kV. Avec la même protection et la même surface de composant, la
tension est égale à 7040 V pour la plaque 2. La surface du composant joue un rôle sur la tenue en
tension car un composant de 4 mm² possède une tension de blocage de 5760 V alors que pour une
surface de 0,25 mm², la tension est de 7040V. Ceci est due à la qualité du matériau car en terme
d’inclusions de polytypes et d’absence de matière (micropipes), le SiC connaît des densités de
défauts [CREE 04] non négligeables par rapport au Si. En mode passant, sous une tension VAK de
5V, la densité de courant est supérieure à 1000 A.cm-2 pour un thyristor de 4 mm² de la plaque 2.
Diamètre [mm]
Plaque 1
Plaque 2
35
50
ND+ [cm-3]
2¯10
18
3¯10
18
eN+ [µm]
1
1
NA [cm-3]
7,4¯10
5¯10
eP [µm]
14
14
ND [cm-3]
35
8¯10
50
17
10
16
eN [µm]
2,5
2,5
tableau 13 : Caractéristiques des plaques utilisées pour le thyristor gravé [CAMP 03]
L’ensemble des interrupteurs a été présenté et l’intérêt de l’utilisation du SiC a été montré
pour les composants de puissance. Il faut se placer dans le système pour montrer plus finement ce
que peut apporter le SiC aux applications. C’est le but du dernier paragraphe de ce premier
chapitre.
Pierre BROSSELARD ″Conception d’interrupteurs en SiC″ Thèse INSA de Lyon CEGELY -2004
44
Chapitre 1
4 Conclusion sur les composants de puissance
4 Conclusion sur les composants de puissance
Les parties précédentes ont illustré le fonctionnement général de chaque famille de
composant. De plus, les performances électriques ont été illustrées aussi bien pour les dispositifs
en silicium qu’en SiC. La figure 41 illustre le domaine d’application de chaque famille de
composants. Pour les fortes puissances, ce sont les thyristors et les GTO qui sont retenus. L’IGBT
est un composant avec beaucoup de compromis car il permet de travailler jusqu’à 6 kV pour des
fréquences comprises entre 1 et 60 kHz.
Tension [kV]
10
9
8
7
MCT
Thyristors
IGBT
6
GTO
Transistors
Bipolaires
5
1
4
3
Courant [A]
10
MOS
100
2
1000
1
1500
3000
4500
6000
7500
9000
Fréquence [kHz]
figure 41 : Schéma déterminant les performances électriques et fréquentielle pour chaque famille de
composants en Si [DEDO 03]
En SiC, une figure du même genre a été réalisée. Elle ne prend pas en compte la fréquence
car les composants testés, pour la plupart, ne sont pas encapsulés et la mesure en commutation est
très difficile à réaliser car ces composants sont plus rapides et les tenues en tension sont plus
élevées.
La figure 42 fait ressortir que c’est la diode qui a servi de “véhicule test“ pour la tenue en
tension et la montée du calibre en courant.
Il ressort de cette étude bibliographique que le SiC permettra très prochainement d’utiliser
des composants unipolaires à la place des composants bipolaires en Si. Le développement des
composants bipolaires passe par une augmentation ducalibre en courant afin de rivaliser avec le
Si.
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45
Chapitre 1
5 Vers des systèmes intégrés de puissance en SiC
figure 42 : Performances des composants de puissance en SiC [ECN 04]
5 Vers des systèmes intégrés de puissance en SiC
L’intégration de composants peut être modélisée de deux manières ; d’une part les
composants sont sur la même puce (monolithique) ou sur puces différentes (hybride) en vue de
réaliser une fonction complète comme un pont redresseur ou un onduleur.
Une première équipe s’est penchée sur le problème en réalisant un demi bras d’onduleur [LI
04-1]. L’interrupteur utilisé est un IGBT en Si. La diode anti-parallèle est une diode MPS, SiC
dont une coupe est représentée par la figure 15. Les caractéristiques électriques de la cellule de
commutation sont une tension de blocage de 2,5 kV et un calibre en courant de 30 A. Des
caractérisations en commutation ont été réalisées sur une charge inductive de 1 mH. Il a été
montré que le remplacement de la diode Si par la diode SiC induisait une diminution de 42% de
l’énergie dans la diode à l’ouverture de celle-ci et une baisse de 36 % de l’énergie lors de la
fermeture de l’IGBT dans celui-ci.
La société APT commercialise des convertisseurs (hacheur ou onduleur) formés
d’interrupteurs CoolMOSTM et d’une diode schottky SiC [APT 04-]. Des caractérisations en
commutation de la cellule de commutation formée d’une diode schottky SiC et d’un CoolMOSTM
en température ont été réalisées au SATIE [DUPO 04]. Elles montrent la non dérive du courant et
de la tension en fonction du temps pour une température comprise entre 25 et 200°C. Ces résultats
Pierre BROSSELARD ″Conception d’interrupteurs en SiC″ Thèse INSA de Lyon CEGELY -2004
46
Chapitre 1
5 Vers des systèmes intégrés de puissance en SiC
montrent un intérêt croissant pour l’application des composants de puissance en SiC notamment
dans le domaine de la haute température
Un onduleur complet a été réalisé en utilisant des transistors bipolaires et des diodes MPS
en SiC [ZHAO 04]. La puissance développée par l’onduleur est égale à 5,5 kW. Les composants
ont une tension de blocage égale à 600 V et un calibre en courant de 30 A. La fréquence de
fonctionnement de l’onduleur est égale à 20 kHz. Le rendement de l’onduleur est illustré par la
figure 44
. L’encombrement de l’onduleur est assez faible compte tenu de l’échauffement très faible
des composants.
Un deuxième onduleur a été réalisé par les chercheurs de la socité Rockwell [CHAN 04]. Il
a été réalisé à base de “MOS-enhanced JFET“. Les caractéristques électriques des composants
sont une tension de blocage de 1500 V et un courant nominal de 10 A. Cette première réalisation a
permis d’implémenter cet onduleur autour d’un moteur électrique. La tension du bus bar est égale
à 600 V. Des pics de courant de 16 A ont été mesuré et d’autres résultats seront très
prochainement publiés.
figure 43 : Photos de l’onduleur en SiC à base de
figure 44 : Rendement en fonction de la puissance
transistor bipolaire de puissance [ZHAO 04]
d’entrée de l’onduleur [ZHAO 04]
Ces travaux montrent la faisabilité d’un onduleur avec uniquement des composants en SiC.
Le gros intérêt est la diminution des pertes de chaque composant. L’onduleur est loin d’être
optimal notamment sur la nature des transistors mais il a le mérite d’exister et montre un avenir
très prometteur pour le carbure de silicium dans le domaine de l’électronique de puissance.
Pierre BROSSELARD ″Conception d’interrupteurs en SiC″ Thèse INSA de Lyon CEGELY -2004
47
Chapitre 2 : Simulation
d’interrupteurs
commandables en SiC
Pierre BROSSELARD ″Conception d’interrupteurs en SiC″ Thèse INSA de Lyon CEGELY -2004
49
Chapitre 2
1 Introduction
1 Introduction
Le but de ce chapitre est de montrer la démarche permettant de remettre un cahier des
charges au centre technologique en vue de la réalisation d’un dispositif. Ce chapitre sera consacré
à deux structures, le thyristor et le JFET. Cette phase est appelée conception du composant. Les
paramètres des couches utilisées tels que le dopage et l’épaisseur seront déterminés mais aussi des
données technologiques comme la profondeur de gravure ou la dose d’implantation. De plus, la
connaissance de paramètres géométriques (longueur de canal…) est nécessaire pour le
développement des masques qui sera présenté dans le chapitre suivant.
La conception de composants est basée sur l’utilisation d’un code de calcul par éléments
finis qui permet d’obtenir les caractéristiques électriques globales en fonction de l’architecture du
composant. Le logiciel MEDICITM est présenté au début de ce chapitre.
Lors de la conception de dispositifs d’électronique de puissance, la protection périphérique
du composant est primordiale pour la tenue en tension. La deuxième partie de ce chapitre repose
sur la détermination de la protection périphérique pour le thyristor et le JFET précédée d’une
présentation des problèmes rencontrés en périphérie des composants.
L’accent est mis sur la tenue en tension des composants à concevoir. Ils devront possèder
une tension de blocage supérieure à 5000 V. Ainsi, l’environnement proche du composant est à
prendre en compte. En technologie, cette étape est appelée ″passivation″. La simulation sera un
moyen utilisé pour montrer l’influence des paramètres de la ″passivation″ sur les caractéristiques
électriques. Les résultats seront uniquement basés sur le thyristor.
Après les problèmes de tenue en tension, il reste un travail de conception sur le
fonctionnement en conduction du composant. Le thyristor et le JFET sont de ce point de vue assez
différents car il s’agit d’un dispositif bipolaire d’une part et unipolaire d’autre part. Une partie
entière sera consacrée au thyristor et une deuxième au JFET.
Pierre BROSSELARD ″Conception d’interrupteurs en SiC″ Thèse INSA de Lyon CEGELY -2004
51
Chapitre 2 :
2 Présentation de la simulation
2 Présentation de la simulation
L’outil utilisé pour la conception de composants semi-conducteurs est basé sur la méthode
des éléments finis. Il existe plusieurs logiciels tels que ATLASTM, DESSISTM, MEDICITM. Le
laboratoire possède les deux derniers. Des travaux antérieurs ont montré que ces deux logiciels
conduisaient aux mêmes résultats. Nous avons choisi de travailler avec MEDICITM [TMA 01].
Dans la suite du manuscrit, seules des simulations bidimensionnelles seront présentées. Le
simulateur peut aussi être utilisé en 3D mais il est alors très coûteux en temps de calcul.
2.1 Principe de base pour la simulation MEDICITM
La simulation est divisée en deux temps. Tout d’abord, il faut définir chaque zone de la
structure (région semi-conductrice, électrode…) puis réaliser un maillage de chacune des zones.
Ainsi, plusieurs points, appelés nœuds, sont définis. Les paramètres physiques et géométriques
sont fixés pour chaque zone. La phase de simulation proprement dite peut débuter tout en ayant
vérifié et validé le maillage. Il faut déterminer les paramètres ″génériques″ tels que la largeur de
bande interdite, la conductivité thermique pour le SiC. Les paramètres des modèles tels que la
mobilité, la durée de vie, les coefficients d’ionisation sont à fournir au simulateur.
En chaque nœud de la structure, l’équation (2) est résolue. S’il s’agit d’un composant
bipolaire, les deux équations de continuité pour les électrons et trous (3) sont prises en compte.
Par contre, pour un composant de type unipolaire, une des deux équations de continuité est
seulement utilisée pour le type de porteur majoritaire.
ε∇ 2 V = -q × ( p - n + N + D - N - A ) − QS
(2)
δ n 1 ur uur
δ p 1 ur uur
= ∇.J n − U n ,
= ∇.J − U p
δt q
δt q p
(3)
Pour une tension donnée, une sauvegarde des différentes grandeurs physiques telles que le
potentiel, le champ électrique, la concentration des porteurs est réalisée en chaque nœud de la
structure. Ainsi, une visualisation de ces grandeurs permet d’analyser ce qui se passe dans la
structure et de comprendre les caractéristiques électriques obtenues.
2.2 Modèle utilisé
Chaque grandeur physique a été modélisée. L’accent est mis dans ce paragraphe sur la
modélisation de la mobilité, de la durée de vie et des coefficients d’ionisation. Les autres modèles
seront développés en annexe de ce manuscrit. Ces modèles et paramètres pour le SiC ont été
développés et justifiés lors de travaux de thèse précédents [PLAN 94], [NALLET 01].
Pierre BROSSELARD ″Conception d’interrupteurs en SiC″ Thèse INSA de Lyon CEGELY -2004
52
Chapitre 2 :
2 Présentation de la simulation
2.2.1 Modèles de la mobilité
Le modèle de mobilité utilisé est basé sur les travaux de Caughey et Thomas [CAUG 67].
Cette mobilité est utilisée pour la polarisation en direct des jonctions PN. Son équation est
représentée en encart de la figure 45.
Noms des
Valeurs
paramètres
1000
800
MUN.MIN
0
MUN.MAX
947 cm2.V-
µn
600
NREFN
.s-1
1,94 1017
cm-3
2
-1
-1
µn,p [cm .V .s ]
1
400
µp
200
0
15
10
ALPHAN
0,61
XIN
0
NUN (valable
-2,15
pour T> 250 K)
16
10
17
18
10
10
-3
dopage [cm ]
19
20
10
10
MUP.MIN
15,9 cm2.V1
MUP.MAX
124 cm2.V1
NUN,P
⎛ T ⎞
MUN,P.MAX. ⎜
-MUN,P.MIN
⎟
300 ⎠
⎝
(4)
µn,p =MUN,P.MIN+
ALPHAN,P
XIN,P
⎛ N total ( x,y ) ⎞
⎛ T ⎞
1+ ⎜
⎜⎜
⎟⎟
⎟
⎝ 300 ⎠
⎝ N REFN,P ⎠
NREFP
.s-1
.s-1
1,76 1019
cm-3
ALPHAP
0,34
XIP
0
NUP (valable
–2,15
pour T> 250 K)
figure 45 : Variation de la mobilité des électrons et des trous en fonction du
tableau 14 : Récapitulatif des
dopage
valeurs utilisés pour le modèle
de mobilité
Le modèle de mobilité utilisé lors de la simulation du dispositif est illustré par l’équation
(4). Si la jonction PN est polarisée en inverse, la mobilité est modifiée sous l’action d’un fort
champ électrique. Le modèle utilisé est représenté par l’équation (5) où le terme µn,p est donné par
le modèle de Caughey et Thomas (équation 4).
µn,p (E)=
(1+(
µn,p
µn,p .E
vsat
1
α α
(5)
) )
A champ faible, la vitesse des porteurs est proportionnelle au champ électrique (v(E)=µ.E).
Par contre, lorsque le champ électrique devient important (300 kV.cm-1 voir annexe), la vitesse
Pierre BROSSELARD ″Conception d’interrupteurs en SiC″ Thèse INSA de Lyon CEGELY -2004
53
Chapitre 2 :
2 Présentation de la simulation
tend vers une valeur limite. Dans le cas du SiC-4H, la vitesse limite est égale à 2,2.107 cm.s-1 et le
coefficient α est égale à 2.
2.2.2 Modèle de durée de vie
La durée de vie des porteurs est une notion primordiale, notamment pour les composants
bipolaires lors de l’ouverture car la durée de commutation est fortement liée à la charge stockée.
En régime statique, la tension en mode direct dépend de la longueur de diffusion des porteurs dans
la région la plus résistive (la moins dopée). De plus, la durée de vie des porteurs diminue lorsque
la concentration des dopants. Elle est donnée par la relation (6).
τ n,p =
TAUN,P0
⎛ N ( x,y ) ⎞
1+ ⎜ total 17 ⎟
⎝ 3.10
⎠
12
-7
4,0x10
⎛ Ecn , p ⎞
⎟⎟
⎝ E// ⎠
α n , p = ( n, p.ioniza ) .exp ⎜⎜ −
10
-1
ln(α) [cm ]
durée de vie [ns]
-7
5,0x10
(6)
0.3
-7
3,0x10
-7
2,0x10
-7
1,0x10
TAUN,P0 = 500 ns
0,0
14
15
16
17
18
19
20
21
10 10 10 10 10 10 10 10
8
trous
6
4
2
électrons
0
-7
4,0x10
dopage [cm-3]
-7
6,0x10
8,0x10
-7
1,0x10
-6
-1
1/E [cm.V ]
figure 46 : Variation de la durée de vie des porteurs
figure 47 : Illustration des coefficients d’ionisation de
en fonction du dopage
Konstantinov [KONS 97]
2.2.3 Coefficient d’ionisation
Lorsqu’une jonction PN est polarisée en inverse, le champ électrique croit jusqu’à atteindre
une valeur appelée champ critique qui se situe entre 2 et 3 MV.cm-1 [TOUR 03]. Pour ces valeurs
de champ électriques, la force exercée sur les porteurs (F=q.E) accélère ceux-ci lors de leur
parcour entre deux intéractions avec le réseau. Si l’énergie acquise par le porteur (électrons ou
trous) est suffisamment élevée une paire électron-trou est générée qui, elle-même, peut ioniser un
autre atome du réseau. La multiplication des porteurs implique une augmentation rapide du
courant d’où le claquage par avalanche de la jonction. Ce mécanisme est appelé l’ionisation par
impact et peut être modélisé de deux manières. Soit par une approche macroscopique rapide, on
Pierre BROSSELARD ″Conception d’interrupteurs en SiC″ Thèse INSA de Lyon CEGELY -2004
54
Chapitre 2 :
2 Présentation de la simulation
résoud l’équation de Poisson et on considère que le claquage est obtenu lorsqu’en un point de la
structure le champ électrique atteint la valeur critique. Soit, comme nous l’avons fait, nous
résolvons l’équation de Poisson et les équations de continuité. Le terme de génération des porteurs
comporte l’expression des coefficients d’ionisation illustrée en encart de la figure 47. Le claquage
est alors obtenu lorsque le courant total par unité de profondeur est égal à 1 µA/µm. Les
paramètres utilisés pour les coefficients d’ionisation sont donnés par le tableau 15.
Nom des paramètres
Valeurs des paramètres
n.ioniza
4,08 105 cm-1
Ecn
1,67 105 V.cm-1
p.ioniza
1,63 107 cm-1
Ecp
1,67 107 V.cm-1
tableau 15 : Valeurs des paramètres utilisés pour le modèle des coefficients d’ionisation
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55
Chapitre 2 :
3 Structure thyristor uni-dimensionnelle
3 Structure thyristor uni-dimensionnelle
Cette partie est dédiée à la présentation des caractéristiques des différentes couches du
thyristor. La figure 48 illustre la structure thyristor uni-dimensionnelle simulée. Les paramètres
(épaisseur et dopage) de chaque provient du travail de Mr ARSSI [ARSS 01]. Seuls les
paramètres de l’épitaxie de type P- sont modifiés et sont égals à 50 µm au lieu de 35 µm pour la
longueur et 1015 cm-3 au lieu de 5×1014 cm-3 pour le dopage. Ainsi, la tenue en tension du thyristor
passe de 6 kV [ARSS 01] à 7,7 kV. Une coupe verticale du champ électrique a été réalisée et elle
est présentée par la figure 49. La jonction J2 étant la seule des trois à être polarisée en inverse, nous
nous intéresserons uniquement à l’étalement de la zone de charge d’espace de cette jonction. Côté
gâchette, le champ électrique est nul avant d’atteindre l’électrode de gâchette. Ainsi, il n’y a pas
de percement au niveau de la gâchette du thyristor. Il en est de même côté de la jonction J3 mais
lors de la commande du matériau, il faudra bien spécifier que l’épaisseur de la couche P devra être
50 µm
Epitaxie P- 1015 cm-3
1 µm Epitaxie P 5x1017 cm-3 J
3
-1
Anode
Impl. P+ > 1019 cm-3 J1
3 µm
Gâchette
Epitaxie N 1017 cm-3
J2
E [V.cm ]
au moins égale à 1 µm pour un dopage de 5×1017 cm-3.
2,0x10
6
1,5x10
6
1,0x10
6
5,0x10
5
0,0
0
Substrat N 5x10 cm
+
18
-3
10
20
30
40
50
profondeur [µm]
Cathode
figure 48 : Schéma du thyristor uni-dimensionelle
figure 49 : Coupe verticale du champ électrique de J1 à J3
L’étude du thyristor à l’aide de sa structure uni-dimensionnelle se résume uniquement à la
simulation de la tenue en tension en mode direct. Elle nous a permis de mettre évidence que les
paramètres (dopage et longueur) des couches N, P- et P permetteront d’obtenir au mieux une tenue
en tension de 7,7 kV pour le thyristor. Pour la suite du manuscrit, une épaisseur de 2 µm pour
l’épitaxie N est retenue. Ce résultat tient compte du fait que la couche d’anode est réalisée par une
implantation de 1 µm de profondeur qui conduit à une épaisseur de 2 µm pour la couche de
gâchette.
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56
Chapitre 2 :
4 Conception de la protection périphérique du thyristor et JFET
4 Conception de la protection périphérique du
thyristor et JFET
La protection périphérique est une étape essentielle dans la fabrication d’un composant de
puissance. Cette partie est dédiée à montrer l’influence des paramètres physiques et géométriques
pour les solutions envisagées. Tout d’abord, une brève introduction présente les problèmes liés à
la périphérie. Une première solution reposant sur le principe de la gravure de semi-conducteur
nommée protection ″mesa″ sera proposée en montrant l’influence des différents paramètres tels
que la profondeur de gravure sur la tenue en tension. Une combinaison entre deux terminaisons
(″mesa + JTE″) sera présentée. Le symbole JTE est une abréviation de ″Junction Termination
Extension″. Ce principe sera introduit en troisième partie. Les résultats de l’étude sont donnés
pour le thyristor. Les problèmes liés à la protection du JFET sont identiques à ceux du thyristor.
Ainsi, une synthèse des résultats de simulation sera présentée en quatrième partie.
4.1 Pourquoi protéger un composant de puissance
Sur une puce de silicium ou de SiC, une multitude de composants est réalisée. Il faut alors
assurer une isolation galvanique. Dans le cas simple d’une diode bipolaire PIN, l’anode de type P
est réalisée localement par implantation ionique (diode planar). La figure 50 illustre l’exemple de
la diode ″planar″. Rj est défini comme l’extension latérale de la zone de type P+ implantée. Si Rj
est faible, du fait de l’effet de pointes les lignes équipotentielles se resserrent. Si au contraire, Rj
tend vers l’infini, nous nous retrouvons dans la configuration d’une jonction PN
unidimensionnelle donc le claquage se produit en volume. Le cas le plus défavorable est celui où
Rj est égal à zéro (pas d’extension latérale). Un point anguleux est formé, les lignes
équipotentielles sont très rapprochées, induisant localement un champ électrique très élevé qui
provoque le claquage de la structure en périphérie (point A). Dans le cas du SiC, les dopants ne
diffusent pas donc Rj tend vers zéro.
ANODE
Rj
ANODE
Type P+
α
Type P +
A
A'
Type N
Type N
Type N+
Type N +
A'
CATHODE
CATHODE
figure 50 : Illustration d’une diode PIN ″planar″
figure 51 : Illustration d’une diode PIN ″mesa″
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57
Chapitre 2 :
4 Conception de la protection périphérique du thyristor et JFET
Pour une terminaison mesa montrée par la figure 51, la valeur de l’angle α influence la
tenue en tension. En effet, si α est supérieur à 0° et si le diamètre de la structure croît lorsqu’on se
déplace de la zone la plus dopée vers la zone la moins dopée alors les lignes équipotentielles se
resserrent vers la périphérie.Dans ces conditions, pour une tension donnée, le champ électrique
sera beaucoup plus élevé et le claquage aura lieu prématurément en périphérie au point A’ de la
figure 51. Une partie de notre travail de recherche a pour but de limiter ce claquage en périphérie.
La figure 52 illustre le module du champ électrique pour la tension de claquage de la diode
protégée par ″mesa″. Le champ est très élevé à la jonction et au pied de la gravure.
Claquage
Type N
Type P
figure 52 : Image du module du champ électrique pour une tension de 2905 V (tension de claquage pour une
épitaxie de 50 µm dopée à 1015 cm-3 avec une profondeur de gravure de 5 µm et un angle α de 120°)
4.2 Protection mesa
Le but de cette partie est de montrer l’impact des différents paramètres de la protection
″mesa″ sur la tenue en tension. Une coupe du thyristor planar est représentée par la figure 53. En
régime direct bloqué (VAK > 0), les jonctions J1 et J3 sont en direct. Par contre, la jonction J2 est
polarisée en inverse. Le travail d’optimisation s’articule autour de la jonction J2. Afin de diminuer
le nombre de jonctions (diminution du temps de simulation), seule la diode représentée par la
figure 54
sera simulée.
ANODE
GACHETTE
Type P
J1
Type N+
+
CATHODE
2 µm type N+ 1017 cm-3
α
Epitaxie N
J2
Pgrav
50 µm type P 10 cm
15
-3
Effet de pointe
Epitaxie PJ3
Epitaxie P+
Substrat N+
CATHODE
figure 53 : Coupe de la structure planar
1 µm type P+ 5.1017 cm-3
ANODE
figure 54 : Coupe de la jonction (J2) du thyristor
protégée par mesa utilisée pour la simulation
Pierre BROSSELARD ″Conception d’interrupteurs en SiC″ Thèse INSA de Lyon CEGELY -2004
58
Chapitre 2 :
4 Conception de la protection périphérique du thyristor et JFET
protégée par mesa utilisée pour la simulation
Les paramètres étudiés sont la profondeur de gravure (Pgrav) et l’angle de gravure noté α.
²Les paramètres de la couche P+ et N+ permettent de ne pas atteindre le percement ainsi démontrer
dans le paragraphe précédent.
4.2.1 Influence de l’angle α sur la tenue en tension
Pour montrer l’influence de l’angle α sur la tenue en tension, seules les simulations
réalisées pour Pgrav égale à 50,5 µm sont prises en comptes. En d’autres termes, toute l’épitaxie
peu dopée a été gravée. L’effet de pointe imposé pour une profondeur de gravure inférieure à
l’épaisseur de l’épitaxie P- (montré dans la figure 54) et plus ou moins important selon la valeur de
α peut être à l’origine du claquage de la structure. Ainsi, ce phénomène a été écarté pour Pgrav =
50,5 µm. Il est à noter qu’une garvure possédant une profondeur de 50 µm est très difficile à
obtenir notamment avec une rugosité très faible et un flanc de gravure le plus propre possible.
Cette simulation est à la base du raisonnement qui suit.
3
8x10
Pgrav = 50,5 µm
Pgrav = 20 µm
Pgrav = 10 µm
Pgrav = 5 µm
Pgrav = 1 µm
3
Vbr [kV]
6x10
3
4x10
3
2x10
0
20
40
60
α [°]
figure 55 : Tenue en tension en fonction de α pour différents Pgrav
Ainsi pour la profondeur de gravure maximale, l’augmentation de la valeur de l’angle α
implique une diminution de la tenue en tension (cf. figure 55). Si l’angle α augmente, les lignes
équipotentielles vont se resserrer comme représenter dans la figure 56 car elles doivent toujours être
perpendiculaire à l’interface SiC/air. Ceci engendre une diminution de la tenue en tension par
rapport au cas où α est nul (c.f. figure 57) où les lignes équipotentielles se sont desserrées.
Pierre BROSSELARD ″Conception d’interrupteurs en SiC″ Thèse INSA de Lyon CEGELY -2004
59
Chapitre 2 :
4 Conception de la protection périphérique du thyristor et JFET
A
A
Type N+
Type N+
α
Type P
Type P
A'
A'
B
figure 56 : Illustration du recul de la zone de charges d’espace pour un
figure 57 : Illustration des lignes
angle α
équipotentielles pour α nul
4.2.2 Influence de la profondeur de gravure (Pgrav) sur la tenue en tension
La figure 55 met en évidence que la tenue en tension augmente si la profondeur de gravure
croit (α donné). Pour des profondeurs de gravure inférieure à l’épaisseur de l’épitaxie peu dopée
(50 µm), la tension de claquage a tendance à augmenter pour des α croissants. Ainsi, le claquage
est dû aux effets de pointe imposés par la gravure. Par contre, pour une valeur α suffisante (30°),
la tension de claquage va diminuer pour une profondeur de gravure donnée (10 µm), c’est l’effet
de l’angle qui l’emporte sur la pointe (courbes en forme de cloche).
Avec ce type de protection, pour atteindre un objectif de tenue en tension de 5000 V, il faut
réaliser une profondeur de gravure supérieure à 20 µm avec un angle α de 15°. Or, compte tenu
des moyens technologiques actuels qui sont mis à disposition, la vitesse de gravure dans le SiC est
autour de 1,39 nm/s (valeur présentée dans chapitre 3) ce qui impliquerait un temps de gravure de
l’ordre de quatre heures. Une autre solution doit être trouvée pour répondre au cahier des charges
pour la tenue en tension (5 kV) des composants à réaliser.
Pour ce type de protection, compte tenu que les profondeurs de gravure ne sont pas très
importantes, la tenue en tension peut être améliorée en faisant varier l’angle. Pour chaque
profondeur, la valeur de l’angle doit être optimisée. Cette technique de gravure a été étudiée dans
le passé [PLAN 03] mais elle n’a pas été retenue lors de notre travail.
4.3 Protection mesa combinée avec JTE
Une alternative à la protection mesa est d’implanter en plus de la gravure une région du
type opposée à la couche soutenant la tension. Un exemple est illustré par la figure 58. Ce genre de
protection est appelé protection par ″poche″ ou JTE (Junction Termination Extension).
4.3.1 Fonctionnement de la protection JTE
Pierre BROSSELARD ″Conception d’interrupteurs en SiC″ Thèse INSA de Lyon CEGELY -2004
60
Chapitre 2 :
4 Conception de la protection périphérique du thyristor et JFET
Si une zone N est implantée (cf. figure 58), son rôle est d’étaler les lignes équipotentielles et,
ainsi, de limiter la création du ou des points où le champ électrique est localement élevé. Alors la
tension de claquage approche la tension de claquage en volume. On parlera de protection par
poche si la profondeur Pgrav, est nulle sinon, de protection par anneau equipotentiel. Pour le cas où
Pgrav est nul, la zone N implantée est polarisée au potentiel de la jonction PN. Si Pgrav est
supérieure à 0, la zone N sera polarisée lorsque la tension cathode-anode sera suffisante pour
qu’une zone de charge d’espace soit créée et polarise cette zone. Par abus de langage, la
protection sera appelée protection mesa combinée avec JTE ou mesa/JTE.
CATHODE
2 µm type N+ 1017 cm-3
10°
50 µm type P 10 cm
15
-3
A
Pgrav
B
NJTE
LJTE
1 µm type P+ 5.1017 cm-3
ANODE
figure 58 : Coupe de la jonction (J2) du thyristor protégé par mesa/JTE utilisée pour la simulation
La figure 58 illustre la structure et ses paramètres (lJTE longueur de la poche, NJTE dose
d’implantation de la poche et Pgrav profondeur de gravure) qui est utilisée pour simuler la jonction
J2 du thyristor avec la protection mesa/JTE. Si la poche est trop dopée, elle a la même fonction
que l’émetteur (Cathode). Le claquage a lieu en B. Si la zone N (poche) est trop faiblement dopée,
les porteurs désertent la poche pour des tensions trop inférieures par rapport à la tenue en tension
désirée, le claquage a lieu au point A. Pour des largeurs de poche (LJTE) trop faible, le claquage se
trouve en B car la zone désertée n’est pas assez large (similitude avec le claquage en volume, plus
la zone faiblement dopée est fine plus la tenue en tension diminue). Pour se rapprocher de la
tension de claquage en volume, il faut une poche suffisamment large et un dopage assez bien
déterminé. Pour la protection mesa/JTE, trois paramètres sont à optimiser (Pgrav, LJTE et NJTE). Un
quatrième paramètre peut être optimisé, la profondeur de jonction de la poche. Des travaux
montrent son influence [PLAN 03] sur la tenue en tension mais l’implantation de zone profonde
nécessite un implanteur haute énergie. Ce problème sera exposé plus en détail dans le chapitre
suivant.
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61
Chapitre 2 :
4 Conception de la protection périphérique du thyristor et JFET
4.3.2 Influence de LJTE et NJTE sur la tension de claquage
Un premier groupe de simulations est réalisé pour différentes longueurs de poche et dose
d’implantation. La profondeur de gravure, Pgrav est fixée à 1 µm. Ce résultat se justifiera dans la
prochaine partie. Les simulations ne prennent pas en compte des charges fixes à l’interface
SiC/air. De plus, nous considérons un débordement de 5 µm qui pourrait avoir lieu lors de
l’implantation due à un décalage d’alignement lors de la photolithographie. Ainsi, quelquesoit
Pgrav, la zone N implantée étale les lignes équipotentielles. Un schéma de principe illustrant le
débordement, simplifié pour la simulation est présenté en encart de la figure 60. Les résultats de
simulation sont illustrés par la figure 59. Pour une longueur de poche supérieure ou égale à 100 µm,
la tension n’évolue plus pour NJTE inférieure ou égale 9×1012 cm-2 (figure 59). En prenant en
compte le débordement de la poche (figure 60), la tenue en tension diminue de l’ordre de 100 V
mais la dose optimale est toujours égale à 9x1012 cm-2. Pour toutes les simulations, l’activation
électrique des dopants est égale à 100%. Des simulations sont réalisées avec un décalage de la
poche de 10 µm vers la gauche. La tenue en tension diminue très fortement (4 kV). En effet, le
claquage a lieu en fond de gravure (au point A représenté sur la figure 58), la poche n’écarte pas
assez les lignes équipotentielles.
8
8
LJTE = 150 µm
7
Vbr [kV]
Vbr [kV]
LJTE = 100, 150 et 250 µm
6
7
N+
P
JTE
débordement
6
débordement
LJTE = 50 µm
5
12
7,0x10
12
12
8,0x10
5
12
7,0x10
9,0x10
-2
9,0x10
12
NJTE [cm ]
-2
12
12
-2
NJTE [cm ]
figure 59 : Variation de la tenue en tension en
8,0x10
figure 60 : Variation de la tenue en tension en fonction
fonction de NJTE compris entre 7 et 9×10 cm pour
de NJTE compris entre 7 et 9×1012 cm-2 pour LJTE = 150
différents LJTE
µm avec ou sans débordement
Pierre BROSSELARD ″Conception d’interrupteurs en SiC″ Thèse INSA de Lyon CEGELY -2004
62
Chapitre 2 :
4 Conception de la protection périphérique du thyristor et JFET
8
LJTE > 50 µm
débordement
7
Vbr [kV]
N+
6
P
5
JTE
débordement
4
3
LJTE = 50 µm
2
12
12
12
13
13
13
7,0x10 8,0x10 9,0x10 1,0x10 1,1x10 1,2x10
-2
NJTE [cm ]
figure 61 : Variation de la tenue en tension en fonction de NJTE pour différents LJTE
Ces premiers résultats montre une tenue en tension (7690 V) qui est très proche de celle en
volume (7700 V) pour la jonction J2. Le taux de rendement de la protection est égal à 99%.
4.3.3 Influence de Pgrav et NJTE sur la tension de claquage
Des simulations sont réalisées afin de regarder l’influence de la dose et de la profondeur de
gravure sur la tenue en tension. Les résultats sont représentés sur la figure 62. La tenue en tension
est améliorée si Pgrav augmente, mais pour la dose optimale (9x1012 cm-2 compte tenu des valeurs
des autres paramètres de la poche), la tension de claquage est invariante. Pour Pgrav supérieure ou
égale à 4 µm, la dose d’implantation optimale est comprise entre 8 et 9x1012 cm-2.
Pour NJTE égale à 7x1012 cm-2, la différence de tenue en tension pour Pgrav égale 0 et 4 µm
est de 740 V. Une coupe latérale du module du champ électrique est réalisée pour une tension de
polarisation nulle (figure 63). La coupe est située à une profondeur de 0,2 µm à partir de la poche
(figure 58). Le champ électrique est nul dans la poche pour Pgrav égale à 4 µm. De plus, le pic de
champ électrique situé à 200 µm est très petit. Ainsi, sous une polarisation nulle, la poche n’est
pas désertée en porteur. Lorsque Pgav augmente, la tension nécessaire pour polariser la poche va
augmenter. Ainsi, le rôle de la poche va intervenir pour des tensions plus élevées.
Pierre BROSSELARD ″Conception d’interrupteurs en SiC″ Thèse INSA de Lyon CEGELY -2004
63
Chapitre 2 :
4 Conception de la protection périphérique du thyristor et JFET
8
4
5x10
7
-1
|E| [V.cm ]
Vbr [kV]
6
Pgrav = 4 µm
Pgrav = 3 µm
Pgrav = 1 µm
Pgrav = 0 µm
5
4
2
4
3x10
Pgrav = 0 µm
4
2x10
12
8,0x10
12
12
9,0x10
13
1,0x10
1,1x10
13
1,2x10
Pic de
champ
Pgrav = 4 µm
4
1x10
3
7,0x10
poche
4
4x10
0
13
0
50
-2
NJTE [cm ]
100 150 200
longueur [µm]
250
figure 62 : Variation de la tenue en tension en fonction
figure 63 : Coupe latérale du module du champ
de NJTE pour différents Pgrav
électrique pour une tension VKA nulle
En résumé, ont été étudiées les périphéries de type mesa et mesa + JTE. Des travaux
antérieurs [ARSS 01] ont été réalisés sur la protection par anneaux gravés. Il a été mis en en
évidence que la définition de la lithographie devait être au micromètre près. De plus, le CEGELY
a une expérience sur la protection par JTE. La nouveauté pour ce composant est de combiner la
protection mesa et JTE dont les paramètres sont :
-
une longueur de poche au moins égale à 150 µm
-
une dose implantée égale à 9x1012 cm-3
-
une profondeur de gravure de mesa supérieure ou égale 1 µm
-
un recouvrement de la poche sur l’épitaxie N de 10 µm
Pour la diode ainsi simulée, la tension maximale obtenue est appelée tension de claquage
(Vbr), elle permet de déclencher le mécanisme d’ionisation qui implique l’avalanche. Pour le
thyristor, il s’agit du régime direct bloqué, cette tension est appelée tension de retournement (Vbo),
elle engendre le même mécanisme qui permet la mise en conduction du thyristor.
4.4 Protection du JFET
La jonction du JFET à protéger est de type P+N. La périphérie est une combinaison entre
mesa et JTE comme pour le thyristor. Seule l’influence de la dose d’implantation PJTE avec des
dopants de type P est étudiée. Le but de ce paragraphe est de donner les paramètres
technologiques pour la protection du JFET. La figure 64 illustre la structure simulée. Les
paramètres des différentes couches tels que le dopage et l’épaisseur seront déterminés dans la
cinquième partie de ce chapitre.
Les résultats de simulations de tenue en tension sont regroupés dans la figure 65. Ils montrent
que la dose optimale est égale à 1,2x1013 cm-2. L’allure de la courbe est globalement la même que
pour le thyristor. Les simulations sont réalisées pour une profondeur de gravure Pgrav égale à 1 µm
Pierre BROSSELARD ″Conception d’interrupteurs en SiC″ Thèse INSA de Lyon CEGELY -2004
64
Chapitre 2 :
4 Conception de la protection périphérique du thyristor et JFET
et une longueur de poche LJTE de 150 µm qui sont les paramètres à retenir pour la réalisation du
JFET.
SOURCE
GRILLE
1,5 µm
19
-3
5.10 cm Type P
8
Vbr [kV]
Type N
9
Pgrav
PJTE
60 µm 1015 cm-3
Type N
LJTE
Substrat N+
7
6
5
13
13
13
13
13
13
1,0x10 1,1x10 1,2x10 1,3x10 1,4x10 1,5x10
-2
PJTE [cm ]
DRAIN
figure 64 : Coupe du JFET protégée par mesa/JTE
figure 65 : Variation de la tenue en tension en fonction
utilisée pour la simulation
de PJTE
En conclusion, si la dose d’implantation de la JTE est trop élevée, la poche n’est pas
désertée, le claquage a lieu en bout de poche. La tenue en tension est quasiment égale au cas d’une
jonction non protégée. Pour des doses inférieures à la dose optimale, la poche est trop désertée, le
claquage a lieu en bout de l’émetteur.
Pierre BROSSELARD ″Conception d’interrupteurs en SiC″ Thèse INSA de Lyon CEGELY -2004
65
Chapitre 2 :
5 Influence de la passivation sur la tenue en tension
5 Influence de la passivation sur la tenue en tension
La passivation est une étape technologique développée pour tous les dispositifs de
l’électronique. Cette étape se justifie pour plusieurs raisons notamment pour se protéger contre le
milieu extérieur tel que les irradiations. En technologie silicium, le passivant très souvent utilisé
est le SiO2 présentant un champ de claquage 10 fois supérieur, il permet aussi d’assurer la
protection périphérique des dispositifs d’électronique de puissance selon la méthode de la plaque
de champ. Par exemple, dans le cas d’une diode protégée par JTE, la différence de potentiel entre
les deux extrémités de la poche est égale à la tension de blocage. Or la longueur de celle-ci est de
l’ordre de 200 µm donc 5000 V (tension désirée) sur une longueur de 200 µm impliquerait un
champ électrique de 250 kV.cm-1 dans l’air. La figure 66 représente la variation du champ
électrique de claquage dans l’air en fonction de la distance entre deux points [PASC 04]. Cette
courbe montre que pour éviter l’arcage dans l’air, il faudrait une longueur de poche égale à 1000
µm pour assurer une tenue en tension de 5000 V. Pour éviter ce contournement, il faut trouver un
matériau possédant un champ électrique de claquage supérieur à celui de l’air. En technologie
silicium, le matériau utilisé est de l’oxyde de silicium ou du nitrure de silicium qui possède un
champ critique 10 fois supérieur à celui du silicium [VERD 70]. Cette étape est appelée
passivation du composant. Dans cette partie, l’influence de la couche de passivation sur la tenue
en tension du composant est étudiée pour les types de protection périphérique (mesa et mesa/JTE).
5
600
400
2
200
-1
Vbr [kV]
3
EC [kV.cm ]
4
1
0
0
200
400
600
800
distance [µm]
0
1000
figure 66 : Tension et champ électrique de claquage dans l’air en fonction de la distance entre deux électrodes
(P = 1 bar, T = 300 K)
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66
Chapitre 2 :
5 Influence de la passivation sur la tenue en tension
5.1 Protection mesa
La structure de simulation est représentée par la figure 67. Un premier groupe de simulations
a été réalisé pour différentes épaisseurs d’oxyde et différentes profondeurs de gravure. Les
résultats sont représentés par l’encart de la figure 68, la tension de claquage évolue peu si
l’épaisseur d’oxyde est supérieure à 1,5 µm. Ces simulations sont réalisées sans charge à
l’interface SiC/SiO2 (charge notée Qf), la profondeur de gravure Pgrav est égale à 1 µm et l’angle
de gravure α est de 0° (gravure parfaitement verticale). Avec une petite couche d’oxyde de
silicium (eox = 100 nm), la tenue en tension de la jonction est améliorée. Pour une tension de
blocage donnée et en appliquant la continuité du champ électrique en surface (εscEsc = εiEi) plus la
permittivité ει du diélectrique augmente plus le champ électrique (Ei) diminue. Ainsi, la tenue en
tension de la jonction sera améliorée pour des passivants possédant des constantes diélectriques
élevées.
Au vu des résultats représentés par la figure 68, la tenue en tension évoluant de moins en
moins à partir d’une épaisseur de 1,5 µm d’oxyde, 1,5 µm est un bon compromis pour l’épaisseur
de la couche de SiO2. Une coupe verticale (direction AB ou A’B’ α=0°) du champ électrique a été
réalisée pour une tension VAK de 1320V. Cette tension correspond à la tension de claquage de la
jonction non passivée. Le champ électrique maximum se trouve dans l’oxyde à 10 nm de
l’interface SiC/SiO2 ou SiC/air si le composant est non passivé. Dans ce dernier cas, le champ
électrique dans l’air est très supérieur au champ de claquage de l’air (30 kV.cm-1). Les simulations
présentées dans les parties précédentes, ne prennent pas en compte cette contrainte. Par contre, le
champ électrique dans l’oxyde est inférieur au champ électrique critique (10 MV.cm-1). Plus
l’oxyde est épais, plus le champ maximal dans l’oxyde diminue pour une tension donnée. Lorsque
l’épaisseur d’oxyde augmente, le phénomène est le même que dans le semi-conducteur, la tenue
en tension augmente. Les lignes équipotentielles s’étalent. Il y a répartition du potentiel entre la
couche de SiO2 et le SiC.
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67
Chapitre 2 :
5 Influence de la passivation sur la tenue en tension
A
A'
2 µm type N+ 1017 cm-3
-1
α
Pgrav
eox
50 µm type P 1015 cm-3
B
B'
|E| [V.cm ]
4x10
NJTE
LJTE
1 µm type P+ 5.1017 cm-3
3x10
6
6
2,0
2x10
1x10
6
eox = 100 nm
1,6
0,0
6
pas d'oxyde
2,4
Vbr [kV]
CATHODE
0,5 1,0 1,5
e ox [µm]
eox = 1 µm
2,0
Pgrav = 1 µm
0
1
2
3
4
5
profondeur [µm]
ANODE
figure 67 : Coupe de la jonction (J2) du thyristor
figure 68 : Coupe du module du champ électrique en
protégée par mesa/JTE avec couche de SiO2 utilisée
fonction de la profondeur avec ou sans passivant pour
pour la simulation
VKA = 1320 V
Des simulations de tenue en tension sont réalisées en tenant compte également des charges
fixes à l’interface SiC/SiO2. Dans la littérature, ces données sont très diverses et variées [RAYN
01]. Ces charges peuvent provenir d’une contamination externe, des espèces chimiques présente
lors de la gravure RIE ou la croissance de couche (oxyde) par CVD. En fait, chaque bâti de dépôt
d’oxyde donne des résultats spécifiques. Afin de faire une conception réaliste, il faudrait se baser
sur un bâti dédié. Ensuite, des capacités MOS seront à réaliser avec des épaisseurs d’oxyde faibles
(une centaine de nanomètre) pour caractériser les états d’interfaces. En effet, si l’épaisseur de
l’oxyde est élevée, la capacité d’oxyde est faible. Pour obtenir une variation de capacité, il faut
appliquer des tensions supérieures à celle délivrer par l’impédancemètre du laboratoire (HP 4194).
Ainsi, les états d’interface oxyde/semi-conducteur ne peuvent pas être extraits des couches
d’oxydes épaisses.
Le but de ces simulations est de montrer la variation de la tension de claquage en fonction
de la densité de charges. Pour des densités de charges inférieures à 1011 cm-2 de signe positif ou
négatif, la tension de claquage évolue très peu. Cette valeur étant négligeable devant la dose des
dopants dans l’épitaxie de type P- (5x1012 cm-2), il n’y a pas d’évolution de la zone de charge
d’espace. La figure 69 montre que si les charges sont positives, la tenue en tension est améliorée.
En effet, les charges positives dans le SiO2 repoussent les charges positives dans le SiC de type Pqui sont des trous ce qui implique une plus grande extension de la zone de charges d’espace d’où
un étalement des lignes équipotentielles. Si les charges dans l’oxyde sont de type négatives, dans
le SiC les charges sont de types positives (des trous) d’où réduction de l’extension de la zone de
charge d’espace, ainsi la tenue en tension du dispositif diminue.
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68
Chapitre 2 :
5 Influence de la passivation sur la tenue en tension
La figure 70 montre le profil du champ électrique autour du fond de gravure. Pour la même
tension de polarisation (1338 V), le pic du module du champ est beaucoup plus élevé lors de la
présence de charges fixes négatives dans le SiO2. D’après la figure 70 b, la présence de l’oxyde
(largeur > 50 µm) avec les charges positives facilite l’étalement latéral de la zone de charge
d’espace, d’où améliore la tenue en tension.
6
-1
5
12
-2
Qf = 5.10 cm
12
-2
12
-2
- 5.10 cm < Qf < 5.10 cm
4
12
-2
Qf = 10 cm
4x10
6
3x10
6
2x10
6
2
11
-2
Qf = - 10 cm
1
0
10
12
-2
Qf = - 5.10 cm
20
30
40
50
60
12
Qf = -5x10 cm
SiO2
-2
Qf = 0
6
3x10
6
2x10
6
1x10
6
12
-2
12
-2
Qf = 5x10 cm
1x10
0 a
-1
3
|E| [V.cm ]
Vbr [kV]
|E| [V.cm ]
Pgrav = 1 µm
12
Qf = -5x10 cm
-2
Qf = 0
0 b
0
Qf = 5x10 cm
20
α [°]
40
60
80
100
largeur [µm]
figure 69 : Tenue en tension de la jonction J2 en fonction
figure 70 : Profil du module du champ électrique
de l’angle de gravure α pour différents Qf
pour VAK = 1338 V (a) coupe 0,1 µm au dessus du
fond de gravure et (b) coupe 0,1 µm en dessous du
fond de gravure
En conclusion, un dépôt d’oxyde permet d’éliminer les contraintes liées au claquage dans
l’air du composant. En effet, le champ de claquage du SiO2 est 100 fois supérieur à celui de l’air.
Les conditions de croissance de SiO2 qui passent aussi par la préparation de la surface de SiC sont
très importantes. En effet, selon la densité et le type de charges fixes à l’interface SiC/SiO2, la
tenue en tension de la jonction varie énormément. Il faudrait arriver à maîtriser ces paramètres
afin que l’oxyde joue le rôle de passivant idéal.
5.2 Protection mesa/JTE
Le but de ce paragraphe est de montrer l’influence de la passivation sur la tenue en tension
de la jonction J2 lorsqu’elle est protégée par mesa/JTE. L’épaisseur d’oxyde, eox, est fixée à 1,5
µm. La profondeur de gravure, Pgrav, reste identique par rapport à la partie précédente (1 µm).
Pierre BROSSELARD ″Conception d’interrupteurs en SiC″ Thèse INSA de Lyon CEGELY -2004
69
Chapitre 2 :
5 Influence de la passivation sur la tenue en tension
8
12
7
-2
5.10 cm
Vbr [kV]
12
6
12
sans oxyde
-2
10 cm
-2
-10 cm
5
4
12
Qf = -5.10 cm
3
7,0x10
12
8,0x10
12
9,0x10
12
-2
1,0x10
13
1,1x10
13
1,2x10
13
-2
NJTE [cm ]
figure 71 : Tenue en tension de la jonction J2 en fonction de la dose d’implantation de la poche (NJTE) pour
différents Qf
Globalement, la présence d’un oxyde améliore la tenue en tension hormis pour des charges
négatives dont la densité est égale ou supérieure à 5×1012 cm-2. Pour des charges fixes positives
ou négatives dont la densité varie de 0 à 1011cm-2, la tenue en tension de la jonction J2 est
identique. Si la densité de charges est égale à 1012 cm-2, la tension de blocage diminue pour des
charges négatives et inversement pour les charges positives. Pour la dose optimale NJTE égale à
9×1012 cm-2, la densité de charges Qf n’a aucune influence sur la tenue en tension. En présence
d’un oxyde, la dose optimale est comprise entre 8 et 10.1012 cm-2.
Pour Qf égale à 5×1012 cm-2 et la dose d’implantation NJTE supérieure à 8×1012 cm-2, la
tension de blocage (7,69 kV) ne varie plus car le maximum de tension est quasiment atteint (7,7
kV pour la jonction plane semi-infinie). L’étalement de la zone de charges d’espace n’est pas dû à
la poche mais aux charges de l’oxyde qui induisent un accroissement de charges négatives dans le
SiC qui sont les atomes ionisés (SiC type P).
Au contraire, si les charges sont négatives et la densité est égale à 5×1012 cm-2, la tenue en
tension est identique au cas où il n’y a pas d’oxyde (figure 71). La poche permet l’étalement latéral
de la zone de charges d’espace. Comme les charges images dans le SiC sont positives et que la
poche est de type N, les charges images sont les atomes donneurs de la poche.
La partie tenue en tension du thyristor (protection périphérique et passivation) se termine et
la partie suivante présente des résultats de simulations sur la mise en conduction du thyristor.
Pierre BROSSELARD ″Conception d’interrupteurs en SiC″ Thèse INSA de Lyon CEGELY -2004
70
Chapitre 2 :
6 Le thyristor en conduction
6 Le thyristor en conduction
Avant de passer en détail les résultats de simulation, la justification d’une structure thyristor
« planar » (figure 72) s’impose. Lors de l’élaboration du thyristor gravé (c.f. figure 73), des
difficultés ont été rencontrées pour la métallisation de la gâchette en fond de gravure. Avec une
structure à électrodes coplanaires, cette difficulté n’existe plus. Dans la suite du rapport, ce
thyristor sera nommé thyristor « planar » même si les terminaisons de jonctions sont gravées.
Tout d’abord, cette partie débutera par une présentation de la structure du thyristor planar, elle
sera suivie par les résultats de simulation sur la sensibilité de la tension de retournement Vbo, au
dV/dt. Un troisième paragraphe sera dédié à l’influence de la forme du signal de commande Ig
(durée de l’impulsion, le niveau de Ig et le dIg/dt). La dernière partie sera concentrée sur l’impact
de la variation de la géométrie des doigts d’anode et de gâchette sur le temps de mise en
conduction.
6.1 La structure planar
ANODE
Lanode = 15 µm
Type P+ 1019 cm-3
J1
J2
GACHETTE
Lgac = 15 µm
Type N+
15 µm Langa 0,5 µm 1019 cm-3
Epitaxie N 1017 cm-3 2 µm
Epitaxie P- 1015 cm-3 50 µm
J3
Epitaxie P 5.1017 cm-3 1 µm
Substrat N+ 5.1018 cm-3 5 µm
ANODE
Type P+
GACHETTE
Type N
Type PType P+
Substrat N+
CATHODE
CATHODE
figure 72 : Coupe schématique d’une demie cellule du
figure 73 : Coupe schématique d’une demie cellule du
thyristor planar. Les numéros de jonction sont repérés
thyristor gravé
sur ce schéma
La figure 72 illustre la structure planar simulée. La tenue en tension théorique d’un tel
composant est égale à 7,7 kV. L’anode et la gâchette sont dans le même plan pour le cas du
thyristor planar. Ceci facilite la réalisation des doigts d’anode et de gâchette de forme « involute »
(cf les travaux de Mr Fedison [FEDI 01]), ainsi l’allumage du thyristor est amélioré. Le
développement technologique de ce composant doit tenir compte des spécificités du ou des
implanteurs utilisés notamment en terme d’énergie d’implantation.
Pierre BROSSELARD ″Conception d’interrupteurs en SiC″ Thèse INSA de Lyon CEGELY -2004
71
Chapitre 2 :
6 Le thyristor en conduction
6.2 Sensibilité du thyristor au dV/dt
Pour les simulations de mise en conduction, la structure utilisée est celle représentée par la
figure 72.
Par souci de rapidité de calcul, la simulation ne tient pas compte de la périphérie mais de
la cellule active uniquement.
-7
1,0
dV/dt = 0,1 mV.µs
-1
dV/dt = 0,1 V.µs
-1
dV/dt = 1 V.µs
-1
dV/dt = 10 V.µs
-8
1x10
-9
0,6
Ianode [A]
Ianode [A]
0,8
1x10
-1
-1
dV/dt = 10 V.µS
anode gâchette court-circuitée
0,4
1x10
-10
1x10
-11
1x10
0,2
Thyristor planar Ig = 0
-12
1x10
0,0
0
1
2
3
4
5
UAK [kV]
6
7
8
0
1
a
2
3
4
5
UAK [kV]
6
7
8
b
figure 74 : Caractéristiques électriques pour différents dV/dt à IG nul, thyristor associé à une charge résistive 10
kΩ.
La figure 74 montre que la tension de retournement du thyristor varie avec le dV/dt. Plus
dV/dt augmente, plus la tension de retournement diminue. Pour dV/dt = 100 V.µs-1, le thyristor se
met directement en conduction, il n’y a pas de régime direct bloqué. La jonction J2 est polarisée, C
représente la capacité de cette jonction. Grâce à la simulation, la valeur de C a pu être extraite,
elle est de l’ordre de 10-15 F pour 1 µm de profondeur. Le produit C.dV/dt donne un courant de 107
A.µm-1. Cette valeur est suffisante pour mettre en conduction le thyristor. La figure 74 b montre
que lorsque le dV/dt augmente, le courant de fuite fait de même car ce courant est dû à la capacité
de la jonction en inverse J2. Le cas où dV/dt égal à 0,1 mV.µs-1, peut être considérer comme une
simulation de type statique car il n’y a pas de pic de courant comme dans les autres cas à faible
tension.
Par contre, lorsque l’anode et la gâchette sont court-circuitées, le dV/dt n’a plus de rôle sur
l’enclenchement du thyristor car le gain du transistor PNP est nul et l’enclenchement ne peut avoir
lieu prématurément. Ainsi, la tenue en tension théorique du thyristor est égale à 7,7 kV.
Lors de la conception des masques du thyristor, si la fonction d’ouverture par la gâchette
(GTO) n’est pas nécessaire, à ce moment là, les plots d’anode et de gâchette peuvent être courtcircuités. Sinon, lors de l’application de la tension de blocage, le dV/dt sera à contrôler et ne devra
pas dépasser 0,1 mV.µs-1.
Pierre BROSSELARD ″Conception d’interrupteurs en SiC″ Thèse INSA de Lyon CEGELY -2004
72
Chapitre 2 :
6 Le thyristor en conduction
6.3 Influence de la commande sur la mise en conduction du
thyristor planar
Le but de ce paragraphe est de montrer l’influence de la commande sur la mise en
conduction du thyristor planar notamment en terme de rampe de courant et de charge injectée
dans la gâchette. La mise en conduction du thyristor a lieu sur une charge de type résistive,
illustrée par la figure 75 laquelle permettra de fixer la valeur du courant (I = E/R) connaissant la
tension d’alimentation (E). La figure 72 montre la structure simulée.
Les trois paramètres pour cette partie sont :
•
La largeur du plot d’anode : Lanode = 50 µm
•
La largeur du plot de gâchette Lgac = 15 µm
•
La distance entre le plot d’anode et de gâchette Langa = 50 µm
Afin de simplifier l’analyse, des variables vont être définies. La figure 76 représente ces
différentes données. L’origine des temps est définie lors de l’application du courant dans la
gâchette pour la mise en conduction du thyristor.
0
Thyristor
E
td
Icathode [unité arbitraire]
R
IG
tc
tr
0
t [unité arbitraire]
figure 75 : Schéma électrique utilisé pour la mise en
figure 76 : Détermination des paramètres td, tc et tr. Le
conduction du thyristor planar (E = 300 V)
temps de montée du courant de gâchette sera notée tm
Tout d’abord un premier groupe de simulations est réalisé afin de déterminer la variation du
temps de commutation du thyristor vis à vis de la rampe en courant IG appliquée. Les résultats
sont représentés sur la figure 77 où l’origine des temps est l’instant où le courant de gâchette est
appliqué. D'après la figure 77, une pente
dI k
plus faible est observée au début de l'allumage
dt
pendant l’intervalle tc – td.
Le temps de transition du transistor NPN noté tt, se calcule à partir de la valeur de
l’extension
de
la
zone
de
charge
d’espace
(xp)
dans
le
SiC
de
type
P-
2ε 0 ε r V
2.10-12 .300
xp =
=
= 20µm. Le cas est considéré pour une jonction NP sans
qN A
1,6.10-19 .9.1014
Pierre BROSSELARD ″Conception d’interrupteurs en SiC″ Thèse INSA de Lyon CEGELY -2004
73
Chapitre 2 :
6 Le thyristor en conduction
2
(W -x p )2 ⎡⎣ (50-20).10 ⎤⎦
=
troncature. Alors tt = bkT
= 3 × 10-7 =300 ns . Pour les cas où tm est
2 q •µn
2 × 25.10-3 × 600
-4
supérieur à 300 ns, la conduction du thyristor se fait classiquement.
Si tm est inférieur à 300 ns, la charge apportée par la gâchette est d’environ 80 nC. A ce
moment là, la mise en conduction du thyristor se fait sous charge contrôlée.
Des simulations ont été également réalisées sur l’influence du temps de mise en conduction
par rapport au niveau du courant traversant la cathode. Les résultats sont illustrés par la figure 78
pour lesquelles une rampe de 107 A.s-1 a été appliquée dans la gâchette. D’après la figure 78, le
temps t = tc + tr est légèrement supérieur dans le cas où IK est égal à 100 A.
0
0
-2
-20
tI = 1 µs
IK = 10 A
-4
-6
[A]
tI = 500 ns
g
tI = 100 ns
tI = 1 ns
-60
g
g
-40
IK
IK [A]
g
-80
-8
-10
0,0
tI = 10 ns
g
-7
-7
1,0x10
2,0x10
temps [s]
3,0x10
-7
IK = 100 A
-100
0,0
-8
5,0x10
1,0x10
-7
-7
1,5x10
-7
2,0x10
temps [s]
figure 77 : Variation du courant de cathode en fonction
figure 78 : Influence du niveau de courant de cathode
du temps pour Ig = -1 A et différents temps de montée
sur la mise en conduction
tIg pour Ig
D’après la figure 79, les résultats mettent en évidence qu’une charge de 80 nC apportée par le
courant de gâchette permet le déclenchement très rapide de la structure lorsque dIg/dt est très
élevé. Par contre lorsque dIg/dt est plus faible, les transistors internes à la structure ont le temps de
répondre et une charge de 50 nC est suffisante pour déclencher la mise en conduction, entraînant
un temps de retard td relativement long.
Après avoir montré l’influence de la rampe en courant de gâchette sur la mise en
conduction, les prochaines simulations vont déterminer la charge minimale à injecter dans la
gâchette pour la mise en conduction du thyristor. D’après la figure 80, pour une charge égale à
5×10-8 C, le courant de cathode commence à diminuer légèrement au moment où le courant de
gâchette s’annule et le thyristor se met en conduction grâce à la réponse du transistor PNP Par
contre, pour une charge de 7×10-8 C, le thyristor commute de la même façon que si le courant de
gâchette n’était pas interrompu. Une charge minimale de 7×10-8 C avec une rampe de 106 A.s-1
pour le courant est nécessaire pour la mise en conduction du thyristor.
Pierre BROSSELARD ″Conception d’interrupteurs en SiC″ Thèse INSA de Lyon CEGELY -2004
74
Chapitre 2 :
6 Le thyristor en conduction
0
0
Ig arrêt à 100 ns
-2
-8
IG = -1 A
tI = 1 µs
Qg = 5.10 C
-2
g
IG = -0,1 A
tI = 1 µs
-4
IK [A]
IK [A]
-4
g
-6
IG = -0,1 A
tI = 0,1 µs
-8
-8
Qg = 7.10 C
-6
-8
g
-10
0,0
Ig arrêt à 140 ns
-7
2,0x10
-7
4,0x10
6,0x10
temps [s]
-7
8,0x10
Ig sans arrêt
-10
-7
-7
1,0x10
1,2x10
-7
-7
1,4x10
1,6x10
temps [s]
-7
1,8x10
figure 79 : Influence de la quantité de charges et de la
figure 80 : Influence de la charge injectée dans la
rampe de courant de commande sur le temps de mise
gâchette sur la mise en conduction
-7
en conduction td + tr
Toutes les simulations précédentes ont été effectuées en considérant une tension appliquée
de 300 V. Un dernier groupe de simulations a été réalisé pour montrer l’influence de la tension de
blocage sur le temps de mise en conduction. Deux tensions ont été utilisées, 300 et 5000 V.
D’après la figure 81, le temps de commutation du thyristor est beaucoup plus faible lorsque la
tension bloquée est importante. En effet, l’extension de la zone de charge d’espace est beaucoup
plus grande à forte tension. D’où le temps de transition du transistor NPN est beaucoup plus faible
(augmentation de xp) à 5000 V qu’à 300 V.
0
-2
E = 300 V
IK [A]
-4
-6
E = 5000 V
-8
-10
0,0
-7
1,0x10
-7
2,0x10
temps [s]
-7
3,0x10
figure 81 : Influence de la tension de blocage sur le temps de commutation
Pour la suite des simulations, nous prendrons une rampe de 106 A.s-1 avec une tension de
blocage de 300 V. Le temps d’application du courant sera supérieur à 140 ns.
Pierre BROSSELARD ″Conception d’interrupteurs en SiC″ Thèse INSA de Lyon CEGELY -2004
75
Chapitre 2 :
6 Le thyristor en conduction
6.4 Influence de la géométrie sur la mise en conduction du
thyristor
Quelques simulations sont réalisées afin de montrer l’influence des différents paramètres
géométriques sur le temps de mise en conduction. Le courant de gâchette est le même pour les
différentes simulations (-1 A avec dIg/dt = 1 A.µs-1). Les valeurs des paramètres proviennent des
cotes des différents motifs issues des masques qui ont servi à l’élaboration des thyristors planar.
Icathode [A]
0
Rond1
-2
T12
Ancre2
-4
T13
Ancre1
Lanode [µm]
Lgac [µm]
Langa [µm]
Rond1
260
10
100
Ancre2
155
4
50
Ancre1
24
4
181
T14
11,5
4
25
T13
11,5
4
16
T12
11,5
4
11,5
T14
-6
-8
Nom
P+
N+
L a n od e
L gac
L a n ga
T y pe N
-10
0,0
5,0x10
-8
-7
1,0x10
temps [s]
-7
1,5x10
figure 82 : Influence géométrique sur le temps de mise en
tableau 16 : Récapitulatif des différents
conduction pour différents motifs
paramètres géométriques en fonction des noms
de structure
Pour les thyristors T12, T13 et T14, seule la longueur du plot N+ (gâchette) varie. D’après
la figure 82, le temps de mise en conduction varie très peu en fonction de la largeur du plot de
gâchette. D’après les thyristors ancre2 et ancre1, plus la longueur du plot P+ (anode) plus le temps
de mise en conduction est long car pour une même valeur de courant de gâchette, le temps de
charge de la capacité de jonction augmente.
En conclusion, il faut avoir des thyristors avec des longueurs de plot d’anode faible. Il faut
aussi une bonne inter-digitation des plots d’anode et de gâchette pour une meilleure répartition de
la mise en conduction d’où un meilleur dIA/dt.
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76
Chapitre 2 :
7 Conception d’un JFET
7 Conception d’un JFET
Après quelques rappels sur le fonctionnement du JFET, dans le premier chapitre du
manuscrit, cette partie est dédiée à la détermination du type de structure et des paramètres des
différentes couches.
7.1 Choix de la structure
Le JFET à concevoir doit assurer une tenue en tension de 5 kV. Cette tension de claquage
ne peut être tenue que par une couche épaisse et peu dopée. Elle est choisie de type N du fait de la
mobilité des électrons supérieure à celle des trous. Il existe plusieurs familles de JFET : JFET à
grille enterrée, JFET à grille en surface. La figure 83 et figure 84 illustrent ces différentes variantes.
GRILLE
SOURCE
Type N
L
SOURCE
+
L
P+
2a
P+
P+
P+
2a
P+
P+
P+
P+
GRILLE
Type N
Type N
Substrat N +
Substrat N +
DRAIN
DRAIN
figure 83 : Structure à grille enterrée
figure 84 : Structure à grille en surface
La largeur 2a du canal est définie par la distance entre les couches P, elle doit être suffisamment
grande pour que la résistance du canal ne soit pas trop élevée. En conséquence, le composant sera
de type « normally ON » et le rapport L/2a étant petit, les caractéristiques électriques souhaitables
sont de type triode. Pour bloquer le JFET, il suffit d’appliquer une tension négative entre la grille
et la source.
Source
Grille
N+
P
N
P
P
Epitaxie N
Substrat N+
Drain
figure 85 : Structure JFET à canal enterré avec prise de contacts de grille
Pierre BROSSELARD ″Conception d’interrupteurs en SiC″ Thèse INSA de Lyon CEGELY -2004
77
Chapitre 2 :
7 Conception d’un JFET
SOURCE
Type N 5.1018 cm-3
Type N : ND1
L1
ND2
+
TRIODE
IDRAIN
GRILLE
L2
P+ = 1019 cm-3
2a = 3 µm
PENTODE
1 µm
2 µm
GRILLE
L = 1,5 µm
A
e
Type N : N
Substrat N+ 2.1018 cm-3
DRAIN
VDS
figure 86 : Caractéristiques électriques ID (VDS) de
figure 87 : Structure en coupe du JFET et des
principe pour un JFET
différentes couches épitaxiées
Les premiers résultats de simulation ont mis en évidence une meilleure tenue en tension et
une meilleure aptitude au blocage de la structure à grille enterrée (figure 85). Sa réalisation repose
sur une technologie de reprise d’épitaxie. C’est donc cette structure à grille enterrée qui a été
conçue et qui fait l’objet des paragraphes suivants.
7.2 Détermination de l’empilement des couches
7.2.1 La couche de drift
L’objectif étant de bloquer 5 kV, le dopage de la zone de drain, appelée couche de drift sera
de 1015 cm-3 pour une épaisseur de 60 µm. Une diode PIN, avec de telles valeurs pour la zone peu
dopée, permet d’obtenir une tenue en tension de 8,8 kV. Ce résultat est obtenu pour une jonction
unidimensionnelle (abstraction faite des problèmes de périphérie), par simulation sous
MEDICITM. Compte tenu de résultats antérieurs [ISOI 01], les performances de la périphérie ne
sont pas optimales à cause de problèmes liés à la technologie tel que la gravure, la passivation et
l’implantation de la JTE , d’où le surdimensionnement de l’épaisseur de cette couche de drift. A
titre de comparaison, une couche de 35 µm pourrait être suffisante, la tenue en tension dans les
mêmes conditions que précédemment serait alors de 5,7 kV [ARSS 01]. Ce paragraphe a pour but
de montrer en simulation, l’influence du dopage et de l’épaisseur de la zone de drift sur les
caractéristiques électriques. Les paramètres utilisés pour la zone du canal, sont L2, ND1 et ND2 et
ils seront justifiés dans les parties suivantes. La couche d’épaisseur L2, dopée à ND2 illustre un
surdopage lors de la reprise de l’épitaxie des couches de type N situées au dessus de la couche de
type P (figure 87).
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78
Chapitre 2 :
7 Conception d’un JFET
Pour L2 = 0,25 µm, , ND1 = 5 1015 cm-3 et ND2 = 1016 cm-3 (paramètres optimaux justifiés
dans les parties suivantes):
e [µm] (N = 1015 cm-3)
55
60
65
UDSoff [kV] à VGS = -50 V
6,60
6,98
7,27
1280
1240
1200
-2
JDS [A.cm ] à VDS = 100 V
VGS = 0 V
tableau 17 : Caractéristiques électriques du JFET pour différentes épaisseurs de la zone de drift
La surface définissant la densité de courant est définie par la zone active. La périphérie
n’est pas prise en compte pour le calcul. D’après la figure 88, le transistor ne se trouve pas en
saturation de courant pour une tension VDS de 100V. Au vu des paramètres du canal (2a et L), ce
n’est pas un fonctionnement de type triode qui est obtenu. Ainsi, pour obtenir une densité de
courant importante, nous allons nous fixer une tension VDS de 100 V en mode passant. De plus,
l’application visée a des durées d’impulsion d’une vingtaine de nanosecondes ce qui engendre des
densités d’énergie de l’ordre de 4 mJ.cm-2.
N [cm-3] (e = 60 µm)
6 1014
8 1014
1015
2 1015
UDSoff [kV] à VGS = -50 V
8,23
7,58
6,98
4,08
847
1060
1240
1880
-2
JDS [A.cm ] à VDS = 100 V
VGS = 0 V
VGS = 0 V
1,5x10
-4
1,0x10
-4
667
5,0x10
-5
333
e = 60 µm
14
-3
N = 8x10 cm
1000
-2
JDrain [A.cm ]
IDrain [A]
tableau 18 : Caractéristiques électriques du JFET pour différents dopages de la zone de drift
VGS = -15 V
0,0
0
20
40
60
UDS [V]
80
0
100
figure 88 : Caractéristiques électriques du JFET en conduction pour différentes tensions VGS
Ces simulations mettent en évidence la sensibilité de la tenue en tension vis à vis de
l’épaisseur et du niveau de dopage de la couche de drift. Ces différentes évolutions sont connues
et présentées dans des ouvrages telles que [ARNO 92].
Le dopage de la couche est donné avec une marge d’erreur de +/- 50%. Si le dopage
demandé est égal à 1015 cm-3, la valeur maximale peut atteindre 1,5.1015 cm-3. Pour un dopage de
Pierre BROSSELARD ″Conception d’interrupteurs en SiC″ Thèse INSA de Lyon CEGELY -2004
79
Chapitre 2 :
7 Conception d’un JFET
2.1015 cm-3, la tenue en tension passe en dessous de 5 kV ce qui n’est plus en accord avec le cahier
des charges. Ainsi, le dopage doit être égal à 8×1014 cm-3. Les épaisseurs des épitaxies possèdent
une erreur de +/- 10 %. Au vu des résultats présentés dans le tableau 17, l’épaisseur de l‘épitaxie
sera de 60 µm.
Tous ces résultats de simulations sont valables pour la cellule active. Les problèmes de
périphérie ne sont pas pris en considération (notamment l’incidence sur le Vbr). Les paramètres de
cette couche utilisés lors des simulations suivantes seront égaux à 8.1014 cm-3 pour le dopage et 60
µm pour l’épaisseur.
7.2.2 La couche de grille
Le but de ce paragraphe est de montrer l’influence de l’épaisseur et du dopage de la couche
épitaxiée de type P sur les caractéristiques électriques. La figure 87 illustre la structure utilisée en
simulation. Les paramètres L2, ND1 et ND2 sont identiques à la partie précédente.
Le tableau 19 regroupe les résultats électriques. Plus le canal est long (L grand), plus la tenue
en tension augmente au détriment de la densité de courant étant donné que la résistance du canal
augmente avec la longueur du canal. La tenue en tension est très sensible à L. Par contre, le
niveau de dopage de la zone P influence peu les caractéristiques électriques. Dans le cas où L est
égale à 1,65 µm, la tension de blocage est inférieure à la tenue en tension de la jonction
grille/drain (8,8 kV). Cette différence est due au percement de la grille. C’est à dire que la zone de
type P n’est pas suffisamment épaisse au dessus du contact de grille. Pour contacter la grille, une
gravure est nécessaire ce qui diminue l’épaisseur de la couche P+ située au dessous de l’électrode
engendrant un percement. Si L est égal à 1,35 µm, le claquage se fait par percement de la zone de
type P à l’extrémité du canal car celle-ci n’est pas assez épaisse.
L [µm]
1,35
1,5
1,65
UDSoff [kV] à VGS = -50 V
5,66
6,98
8,19
JDS [A.cm-2] à VDS = 100 V
1267
1240
1240
VGS = 0 V
tableau 19 : Récapitulatif des caractéristiques électriques pour différents L (P = 1019 cm-3)
P [cm-3]
5 1018
1019
1,12 1019
UDSoff [kV] à VGS = -50 V
6,86
6,98
7
JDS [A.cm-2] à VDS = 100 V
1260
1240
1240
VGS = 0 V
tableau 20 : Récapitulatif des caractéristiques électriques en faisant varier P (L = 1,5 µm)
La tension de blocage du JFET diminue lorsque le dopage (P) de la couche de grille
diminue (cf tableau 20) car pour une épaisseur donnée, le pic du champ électrique diminue. La figure
Pierre BROSSELARD ″Conception d’interrupteurs en SiC″ Thèse INSA de Lyon CEGELY -2004
80
Chapitre 2 :
89
7 Conception d’un JFET
montre le principe que pour NA1 > NA2, la surface déterminée entre E et X augmente lorsque NA
augmente. C’est ce phénomène qui se passe au dessous de l’électrode de grille.
P+
E
N
NA1
NA2
Jonction
X
figure 89 : Coupe du champ électrique en fonction de profoindeur pour différents dopages de la zone P+
Les paramètres de l’épitaxie de cette couche sont fixés à 1019 cm-3 pour le dopage et 1,5 µm
d’épaisseur au minimum.
7.3 Création de la zone du canal
7.3.1 Optimisation de la largeur du canal
La résistance du canal du JFET varie inversement proportionnelle à la largeur du canal. Les
simulations de ce paragraphe vont quantifier la variation de la tenue en tension et de la densité de
courant en mode passant lorsque la largeur du canal varie.
2a [µm]
2,7
3
3,3
UDSoff [kV] à VGS = -50 V
8,4
8,4
6,3
555
740
887
-2
JDS [A.cm ] à VDS = 100 V
VGS = 0 V
tableau 21 : Récapitulatif des caractéristiques électriques pour différentes valeurs de 2a
La structure simulée est illustrée par la figure 90. Le tableau 21 montre que pour une largeur de
canal, 2a, égale à 3,3 µm, la tenue en tension diminue fortement. Si le module de la tension de
commande est augmenté (VGS = -100V), la tension de blocage est égale à 8740 V. Le claquage se
produit à la jonction PN, en bord de canal coté drain (point A figure 87).
Pour le cas où 2a est égal à 2,7 µm, le claquage est dû au percement de la jonction P+N qui
se situe en dessous du contact de grille. C’est la même chose lorsque 2a est égal à 3 µm. Une
tension de commande inférieure à -50 V est un peu élevée, ainsi nous choisissons une largeur de
canal égale à 3 µm.
Pierre BROSSELARD ″Conception d’interrupteurs en SiC″ Thèse INSA de Lyon CEGELY -2004
81
Chapitre 2 :
7 Conception d’un JFET
7.3.2 Influence du profil de la gravure du canal sur les caractéristiques
électriques
SOURCE
GRILLE
type N
Type N+ 5.1018 cm-3
Type N : ND1
L1
ND2
L2
P+ = 1019 cm-3
1 µm
2 µm
P+
type N
GRILLE
L = 1,5 µm
X'
80°
X
2a = 3 µm
e
Type N : N
Substrat N+ 2.1018 cm-3
DRAIN
figure 90 : Structure en coupe du JFET et des différentes couches
figure 91 : Schéma illustrant la
épitaxiées
pente du flanc de gravure
Un angle de gravure de 80° illustré par la figure 91, a été considéré dans les simulations. Les
résultats sont regroupés dans le tableau 22. La tenue en tension du composant n’est pas influencée
par l’angle de gravure. Par contre, la densité de courant diminue car la résistance du canal a
augmenté étant donné que la largeur diminue.
X’ [µm]
3
3
X [µm]
3
2,54
UDSoff [kV] à VGS = -50 V
8,4
8,4
740
484
-2
JDS [A.cm ] à VDS = 100 V VGS = 0 V
tableau 22 : Récapitulatif des caractéristiques électriques en fonction de la largeur gravée
7.3.3 Détermination du dopage de type N dans le canal
Le but de ce paragraphe est de montrer à l’aide de la simulation l’influence du dopage dans
le canal sur la tension de blocage et la résistance à l’état passant du JFET. La structure simulée est
représentée par la figure 92. Les résultats électriques sont récapitulés dans le tableau 23. La tension
de blocage ne varie pas en fonction du dopage. En effet, les conditions sur le pic du champ
électrique ne sont pas changées aussi bien à la jonction grille/source que grille/drain. Par contre,
en conduction, la résistance du JFET diminue fortement quand le dopage du canal augmente. La
zone la plus résistive pour le JFET est le canal ce qui engendre une forte baisse du niveau de
courant sous une polarisation donnée si la résistivité de la couche du canal diminue.
Pierre BROSSELARD ″Conception d’interrupteurs en SiC″ Thèse INSA de Lyon CEGELY -2004
82
Chapitre 2 :
7 Conception d’un JFET
Ncan [cm-3]
2.1015
1016
UDSoff [kV] à VGS = -50 V
8,41
8,40
JDS [A.cm-2] à VDS = 100 V
87
740
VGS = 0 V
Type N+ 5.1018 cm-3
1 µm
Type N : ND2 = 1015 cm-3
2 µm
P+ 1019 cm-3
Ncan
1,5 µm P+
tableau 23 : Récapitulatif des caractéristiques électriques
figure 92 : Structure JFET simulée pour la
en fonction du dopage du canal
détermination du dopage du canal
7.3.4 Détermination de la couche au dessus de la grille
La couche de type N se trouvant au dessus de la grille a un rôle primordiale sur la tenue en
tension du JFET. Par la suite, cette couche sera nommée ″Réépi1″. Ce nom provient du fait
qu’elle est obtenue par réépitaxie. Elle intervient notamment sur la tenue en tension de la jonction
grille/source. Ce paragraphe a pour but de montrer l’influence de ses caractéristiques physiques
(dopage et épaisseur) sur les résultats électriques.
Des simulations ont été réalisées pour montrer l’influence du dopage de la couche ″Réépi1″.
La structure simulée avec ses paramètres sont représentés par la figure 93. L’épaisseur de la couche
a été fixée à 2 µm. Les caractéristiques électriques sont répertoriées dans le tableau 24. Si VGS est
égale à –100 V, la tension de blocage est égale à 8,34 kV dans les deux cas. Le pic de champ de la
jonction grille/source est le même pour la tension de commande de –100 V. C’est coté grille/drain
que le mécanisme d’ionisation va être déclenché. Le claquage est dû au percement du champ
électrique sous le contact de grille. Le dopage ND intervient sur le niveau de la tension de
commande.
Si le dopage ND augmente, la tension de blocage chute pour une tension de commande VGS,
égale à –50 V. Comme le pic de champ électrique augmente lorsque le dopage augmente (figure
89),
le mécanisme d’ionisation est déclenché pour des tensions VDS plus faibles, côté de la
jonction grille/source.
Pour l’application dans le système, une tension de commande égale à – 100V est un peu
trop élevée. Le choix se rabat sur un dopage ND, de la couche égal à 1015 cm-3.
Pierre BROSSELARD ″Conception d’interrupteurs en SiC″ Thèse INSA de Lyon CEGELY -2004
83
Chapitre 2 :
7 Conception d’un JFET
ND [cm-3]
1015
1016
UDSoff [kV] à VGS = -50 V
8,40
2,92
JDS [A.cm-2] à VDS = 100 V
740
1380
L [µm]
2
3,5
UDSoff [kV] à VGS = -50 V
8,40
8,40
JDS [A.cm-2] à VDS = 100 V
740
733
Type N+ 5.1018 cm-3
1 µm
Type N : ND
VGS = 0 V
P+ 1019 cm-3
Ncan = 1016 cm-3
L
1,5 µm P+
VGS = 0 V
tableau 24 : Récapitulatif des caractéristiques électriques
figure 93 : Structure JFET simulée pour
en fonction du dopage et de l’épaisseur de la couche
déterminer le dopage et l’épaisseur de la couche
″Réépi1″
″Réépi1″
Un deuxième groupe de simulations est réalisé en faisant varier l’épaisseur de la couche L.
Le dopage ND, de la couche a été fixé à 1015 cm-3. Dans le tableau 24, il apparaît que l’augmentation
de l’épaisseur de la couche n’influence pas la tenue en tension du JFET pour une tension de
commande VGS égale à – 50 V. A l’état passant, la densité de courant sous 100 V diminue
légèrement. Si L est égal à 3,5 µm, la tenue en tension ne varie pas pour VGS de –50V. En effet, le
mécanisme d’ionisation se déclenche à la jonction grille/drain or cette zone ne varie pas donc la
tension de blocage ne change pas. L’augmentation de l’épaisseur de la couche ne présente pas
d’intérêt pour le blocage. Pour le mode passant, l’augmentation de l’épaisseur diminue
sensiblement le niveau de courant. En effet, l’augmentation de 1,5 µm d’épaisseur diminue la
densité de courant de 7 A.cm-2. La résistance du canal ne varie pas par contre c’est la résistance de
la couche qui augmente de 70 mΩ.cm2.
7.3.5 Influence des caractéristiques de la couche de démarrage de la
croissance de la couche type N
Le centre de technologie a indiqué qu’il serait très difficile d’obtenir, un niveau de dopage
de 1015 cm-3 lors du démarrage de la réépitaxie. Des simulations sont réalisées pour montrer,
l’influence d’une couche fine (250 nm) dont le dopage est dix fois supérieur au dopage demandé.
Cette couche est déterminée par les paramètres ND2 et L2.. La figure 94 illustre la structure
simulée. Cette couche n’a pas d’influence sur les caractéristiques électriques (cf. tableau 25). La
tenue en tension de la jonction ne varie pas.
Pierre BROSSELARD ″Conception d’interrupteurs en SiC″ Thèse INSA de Lyon CEGELY -2004
84
Chapitre 2 :
7 Conception d’un JFET
L2 [µm]
0
0,25
UDSoff [kV] à VGS = -50 V
8,40
8,39
JDS [A.cm-2] à VDS = 100 V
740
760
Type N+ 5.1018 cm-3
1 µm
Type N : ND1 = 1015 cm-3
2 µm
VGS = 0 V
L2 = 0,25 µm
P+ 1019 cm-3
ND2 = 1016 cm-3
1,5 µm P+
tableau 25 : Récapitulatif des caractéristiques électriques
figure 94 : Structure JFET simulée pour montrer
en fonction de la présence ou non du surdopage de la
l’influence du surdopage de la couche ″Réépi1″
couche ″Réépi1″
La couche se situant en dessous de la source permet d’une part l’atténuation du champ
électrique de la jonction grille/source et d’autre part la diminution de la résistance du contact de
source. Les caractéristiques sont une épaisseur supérieure à 1 µm et un dopage au moins égale à
5.1018 cm-3.
Cette partie a permis de déterminer les différents paramètres tels que les dopages et
épaisseurs des différentes épitaxies, les paramètres géométriques du canal. La figure 94 regroupe
les différents paramètres. La couche du canal est formée par réépitaxie dont l’épaisseur est égale à
1,5 µm et le dopage à 1016 cm-3. Après une gravure ou un polissage de la couche pour obtenir une
surface plane au dessus du canal, deux couches sont à réaliser par épitaxie, la première ″Réépi1″
dont l’épaisseur est égale à 2 µm et le dopage à 1015 cm-3. Les paramètres de la seconde sont une
épaisseur de 1 µm et un dopage supérieur à 5.1018 cm-3.
SOURCE
Type N+ 5.1018 cm-3
Type N : 1015 cm-3
GRILLE
P+ = 1019 cm-3
1 µm
2 µm
Ncan = 1016 cm-3
GRILLE
L = 1,5 µm
2a = 3 µm
Type N : 8.1014 cm-3
60 µm
Substrat N+ 2.1018 cm-3
DRAIN
figure 95 : Structure JFET avec paramètres optimisés
7.3.6 Prise en compte de la non planarisation
Les paramètres optimisés ont été présentés au LETI. Lors des essais de réépitaxie, deux
paramètres ne pouvaient être satisfaits. D’une part, un dopage égal à 1015 cm-3 d’une couche
Pierre BROSSELARD ″Conception d’interrupteurs en SiC″ Thèse INSA de Lyon CEGELY -2004
85
Chapitre 2 :
7 Conception d’un JFET
réépitaxie est très difficile à réaliser. Il a été montré que les valeurs reproductibles sont égales à
5.1015 cm-3 D’autre part, le LETI ne souhaite pas réaliser une gravure ou un polissage pour aplanir
la surface car il n’existe pas de moyens fiables pour arrêter la gravure lorsque la couche de type P
est atteinte. Les trois couches réépitaxiées vont engendrer un effet ″d’empilement de tapis″. Cet
effet est montré par la figure 96. L’épaisseur e est primordiale pour la tenue en tension du
composant. En effet, plus elle sera faible moins le canal pourra être pincé donc la tenue en tension
diminuera comme le montre le tableau 26.
e [µm]
0,5
1
UDSoff [kV] à VGS = -50 V
4,84
7,26
JDS [A.cm-2] à VDS = 100 V
1120
1020
VGS = 0 V
1 µm
N+ 5.1018 cm-3
1,75 µm
N 5.1015 cm-3
e
P+ 1019 cm-3
ND2 = 1016 cm-3
0,25 µm
1,5 µm P+
tableau 26 : Récapitulatif des caractéristiques électriques
figure 96 : Structure JFET simulée pour montrer
en fonction de la présence ou non du surdopage de la
les couches réépitaxiées non planarisées
couche ″Réépi1″
Lors de la croissance de ″Réépi1″, il faut contrôler la vitesse de croissance latérale pour
qu’elle ne soit pas supérieure à la vitesse de croissance verticale. Si tel était le cas, il y aurait une
absence de matière dans le canal qui impliquerait le non blocage du transistor JFET. En résumé,
les paramètres pour l’élaboration du transistor sont :
•
Un substrat dopé de type N+
•
Une première épitaxie de type N dopée à 8.1014 cm-3 sur une épaisseur de 60 µm
•
Une épitaxie de type P+ dopée à 1019 cm-3 sur une épaisseur de 1,5 µm
•
La gravure du canal
•
Une première couche de réépitaxie (″Réépi1″) de type N dopée à 5.1015 cm-3 dont
l’épaisseur doit respecter la condition sur e (e > 2µm, cf. figure 96)
•
Une deuxième couche de réépitaxie de type N+ dont le dopage est supérieur à 5.1018
cm-3 et l’épaisseur de 1 µm
La largeur du canal est fixée à 3 µm. Lors de la conception des masques, il serait
souhaitable de faire varier cette largeur. Dans le chapitre suivant, une partie sera consacrée à la
conception des masques.
Pierre BROSSELARD ″Conception d’interrupteurs en SiC″ Thèse INSA de Lyon CEGELY -2004
86
Chapitre 2 :
8 Conclusion
8 Conclusion
Après une brève introduction au logiciel de simulation MEDICITM, le chapitre 2 a montré
les différentes étapes à réaliser lors de la conception des composants de puissance.
Tout d’abord, le travail a été concentré sur l’optimisation de la périphérie du thyristor
planar. Deux solutions ont été envisagées, la protection de type ″mesa″ et une combinaison entre
la protection ″mesa″ et JTE. Il a été montré que la protection de type ″mesa″ ne peut pas répondre
seule, au cahier des charges, compte tenu de la profondeur de SiC à graver (supérieure à 16 µm) et
des vitesses de gravure des bâtis de type RIE disponibles (200 nm/min). Au vu de ces résultats, un
autre type de protection doit être étudié, il s’agit d’une combinaison entre ″mesa″ et JTE. Les
paramètres ont été optimisés en tenant compte des règles principales de la technologie des semiconducteurs. Un court paragraphe a été consacré au cas du JFET.
Une étude a été réalisée sur l’influence de la couche de passivation sur la tenue en tension
du thyristor. Après avoir déterminé une épaisseur optimale de SiO2 (1,5 µm), la densité et le type
de charges à l’interface SiC/SiO2 ont montré une influence non négligeable sur la tenue en
tension.
Ensuite, un travail de conception a été réalisé pour le thyristor planar afin de déterminer la
géométrie des doigts d’anode et de gâchette. Il a été mis en évidence que la structure devait
posséder des doigts inter-digités et cela sera possible grâce à l’originalité du thyristor (anode
réalisée par implantation). Les paramètres des couches (dopage et épaisseur) ont été optimisés
dans des travaux antérieurs [RYU 01] [ARSS 01]. Des simulations ont été réalisées sur la mise en
conduction du thyristor afin de montrer l’influence du dIg/dt à l’allumage. De plus, la sensibilité
du thyristor au dV/dt a été étudiée. Un court-circuit anode-gâchette permet la diminution de la
sensibilité mais le thyristor perd sa fonction d’interrupteur ouvrable par la gâchette (GTO).
Pour terminer ce chapitre, la conception d’un JFET a été réalisée. Les caractéristiques
(dopage et épaisseur) des différentes couches ont été déterminées. De plus, le dimensionnement
du canal JFET a conduit a une longueur de 1,5 µm et une largeur de 3 µm. L’influence de
problèmes liés à la technologie (sur-dopage, non planarisation) a été étudiée et des compromis ont
été trouvés pour répondre au cahier des charges.
Un travail complet de conception passe par la connaissance des résultats électriques, des
composants réalisés et des problèmes rencontrés en technologie pour confronter les résultats de
simulations et expérimentaux. Cette dernière étape sera réalisée dans le dernier chapitre de ce
manuscrit.
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87
Chapitre 3 : Technologie
des composants SiC
Pierre BROSSELARD ″Conception d’interrupteurs en SiC″ Thèse INSA de Lyon CEGELY -2004
89
Chapitre 3 :
1 : Introduction
1 Introduction
Ce chapitre est dédié à la description et à l’optimisation des différentes étapes
technologiques. Les équipements utilisés pour la réalisation des composants en SiC sont les
mêmes que pour le silicium. Seul le four de recuit post-implantation dont les températures
peuvent atteindre 1800°C, n’est pas un matériel rencontré dans la filière silicium.
Le coût de deux plaques de SiC avec les épitaxies optimisées pour le thyristor planar est de
30 k€. Peu de sociétés fabriquent des substrats de SiC avec des épitaxies épaisses. Seule la société
américaine CREE commercialise ce genre de wafer pour des quantités faibles (supérieure à 2
tranches). Le diamètre du wafer est égal à 2 pouces. Etant donné le coût du matériau, le substrat
est coupé en plusieurs petits morceaux. Ainsi, il faut utiliser des équipements technologiques
permettant de travailler sur des échantillons de faibles dimensions.
La première partie de ce chapitre est dédiée à la description du déroulement de la
fabrication des différents composants (process flow). Cette partie sera divisée en trois
paragraphes, selon les trois types de composants caractérisés dans le chapitre suivant. Tout
d’abord le thyristor ″gravé″ fera l’objet de la première partie selon deux lieux de fabrications
différents : l’ISL avec la participation du RWTH d’Aix la Chapelle (″TGISL″) et la société IBS de
Peynier-Rousset (″TGIBS″). L’accent sera mis sur le thyristor planar fabriqué d’une part par le
CEGELY et des collaborateurs sous soutien financier de l’ISL (″TPISL″) et d’autre part par la
société IBS (″TPIBS″). Le JFET est le troisième composant faisant l’objet de l’étude dont sa
fabrication a eu lieu au CEA/LETI de Grenoble.
Nom
Thyristor gravé
Thyristor gravé
Thyristor planar
Thyristor planar
JFET
Nomenclature
TGISL
TGIBS
TPISL
TPIBS
JFET
Lieu de
ISL/RWTH
IBS
ISL/CEGELY
IBS
LETI
fabrication
Tableau 27 : Récapitulatif des différents composants fabriqués et leur lieu
Chronologiquement, les masques ont été conçus avant la réalisation mais pour la
compréhension, la conception des masques fera l’objet du deuxième paragraphe de ce chapitre.
Les masques pour le thyristor gravé et planar ont été réalisés à partir du travail de Volker
ZORNGIEBEL qui a élaboré le ″TGISL″. Certains niveaux sont en commun entre le thyristor
gravé et le thyristor planar. Les masques décrits serviront à réaliser ″TGIBS″, ″TPISL″ et
″TPIBS″. Le paragraphe se terminera avec quelques mots sur les masques du JFET.
La troisième partie du chapitre fera l’objet de la description de chaque étape technologique
utilisée pour la réalisation des composants. Un accent sera mis sur la gravure du SiC,
Pierre BROSSELARD ″Conception d’interrupteurs en SiC″ Thèse INSA de Lyon CEGELY -2004-
90
Chapitre 3 :
1 : Introduction
l’implantation ionique et la métallisation. L’optimisation de ces étapes passe par des
caractérisations optiques (MEB, AFM), physico-chimique (SIMS) et électrique (motif TLM).
Pierre BROSSELARD ″Conception d’interrupteurs en SiC″ Thèse INSA de Lyon CEGELY -2004-
91
Chapitre 3 :
2 : Déroulement
technologique
2 Déroulement technologique
Cette partie va montré les différentes étapes technologiques nécessaires pour la fabrication
des composants en SiC. Lors de l’élaboration d’un composant, les différents niveaux
technologiques sont définis dans un ordre bien précis. A chaque niveau correspond une étape de
photolithographie. Tout d’abord les thyristors gravés ″TGISL″ et ″TGIBS″ feront l’objet de la
première partie. La tenue en tension en volume de ces composants est égale à 6,1 kV. Ensuite, les
thyristors planar ″TPISL″ et ″TPIBS″ seront décrits dans le deuxième paragraphe. Cette partie se
terminera par la description de l’ordre des niveaux technologiques pour le JFET. Pour ces
derniers, la tension simulée en volume est égale à 8,4 kV.
2.1 Thyristor gravé
2.1.1 Thyristor gravé réalisé par l’ISL
Le thyristor gravé ″TGISL″ a été réalisé sur une plaque dont les caractéristiques sont
représentées par la figure 97. Les caractéristiques en terme de dopage et d’épaisseurs des
différentes couches sont différentes de ceux présentées dans la partie précédente car le travail de
simulation a été réalisé dans le travail de Mr ARSSI [ARSS 02]. Ce travail est l’objet d’une partie
des travaux de thèse de Volker ZORNGIEBEL [ZORN 03]. La tranche de SiC de deux pouces a
été découpée en petits morceaux de 1 cm2. Ce lot de thyristors a été réalisé selon trois types de
protection périphérique : mesa, EGR (Etch Guard Ring) et une combinaison entre la protection
mesa et JTE notée mesa/JTE. Ce composant est réalisé à l’aide de 5 à 6 niveaux lithographiques
selon la protection périphérique.
Type P+ : 1,2x1019 cm-3
Type N : 2x1017 cm-3
P+
1 µm
J
2 µm 1
J2
Type P- : 5x1014 cm-3
Type P : 3,6x1017 cm-3
35 µm
1 µm
Substrat N+: ρ = 0,018 Ω
Type N
Type PType P
Substrat N+
J3
366 µm
figure 97 : Représentation sous forme de coupe
figure 98 : Coupe de la plaque de SiC après gravure
verticale de la plaque n°Q0697-06 de SiC pour le
de prise de contact de gâchette
thyristor ″TGISL″
2.1.1.1 Gravure contact de gâchette
La première étape du thyristor est la gravure de l’épitaxie de type P pour permettre de
prendre le contact pour la gâchette. La profondeur de gravure visée, doit être supérieure à
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92
Chapitre 3 :
2 : Déroulement
technologique
l’épaisseur de l’épitaxie P+ mais inférieure à l’épaisseur de la couche N. Au total, 16 morceaux
ont permis la réalisation des thyristors. L’ensemble de ces échantillons n’ont pas subi le traitement
technologique en même temps. Les profondeurs de gravure mesurées à l’aide d’un profilomètre,
sont comprises entre 1,35 et 1,45 µm ce qui est bien supérieur à l’épaisseur de l’épitaxie de type
P+ (1 µm).
2.1.1.2 Gravure pour la protection de la jonction (J2)
P+
X
Type N
P+
Y
JTE
Type N
N
N
Type PType P
Substrat N+
Type PType P
Substrat N+
figure 99 : Coupe de la plaque de SiC après gravure
figure 100 : Coupe de la plaque de SiC après
pour la protection (ici mesa ou mesa/JTE)
implantation pour la protection JTE
Une deuxième étape de gravure est nécessaire à ces thyristors afin de réaliser la protection
de la jonction J2. La figure 99 illustre une structure élémentaire du thyristor protégée par mesa ou
mesa/JTE. Les profondeurs de gravure varient selon le type de protection et les échantillons. Un
récapitulatif de la profondeur des 2 gravures est présenté par le tableau 28. Les variations de
profondeur de gravure influencent sur la tenue en tension. Les résultats sont montrés en
simulation au cours du chapitre 2. Cette tendance sera validée ou non expérimentalement grâce
aux différentes valeurs de profondeurs de gravure.
Pour obtenir, des profondeurs de gravure tels que 11,9 µm, le bâti de gravure utilisé est de
type ECR/RIE [Zorn 03]. Il permet de travailler à plus haute énergie qu’un bâti RIE classique et
par conséquent, la vitesse de gravure est plus élevée.
Pierre BROSSELARD ″Conception d’interrupteurs en SiC″ Thèse INSA de Lyon CEGELY -2004-
93
Chapitre 3 :
Référence
2 : Déroulement
Terminaison
technologique
Epaisseur SiO2
Profondeur gravure
Profondeur gravure (X)
[µm]
(Y) MESA [µm]
anode/gâchette [µm]
échantillon
PQ04
MESA
1,3
11,9
1,4
PQ05
MESA
1,3
11,9
1,45
PQ06
MESA
0,7
2,8
1,4
PQ10
MESA
1,3
8,33
1,4
PQ11
MESA
0,7
2,8
1,4
PQ13
MESA + JTE
1,6
2,98
1,35
PQ14
MESA + JTE
1,3
2,98
1,35
PQ16
MESA + JTE
1,6
2,98
1,35
tableau 28 : Récapitulatif des profondeurs de gravures et épaisseurs d’oxyde pour les différents échantillons de
la plaque n°Q0697-06
2.1.1.3 Implantation d’azote pour la JTE
Anode
P+
G
Type N
P+
Gâchette
Type N
Type PType P
Substrat N+
Type PType P
Substrat N+
Cathode
figure 101 : Coupe de la plaque de SiC après dépôt
figure 102 : Thyristor gravé final, les métallisations sont
d’oxyde (zones hachurées) et ouverture pour la prise
représentées en noire
des contacts
Ce niveau technologique est uniquement réalisé pour les thyristors dont la protection
périphérique est de type JTE. Pour obtenir un profil de type “carré“, une multi-implantation doit
être réaliser. Les caractéristiques de l’implantation sont :
Energie [keV]
-2
Dose [cm ]
300
220
14
4,25×10
2,3×10
150
14
2×10
14
95
1,7×10
50
14
1,35×10
20
14
8×1013
La dose totale (1,24×1015 cm-2) est élevée par rapport aux doses utilisées dans le chapitre
précédent pour une implantation de JTE. A la suite des résultats électriques de cet échantillon,
cette dose totale fera l’objet d’une critique. Cette étape a été suivie d’un recuit post-implantation
réalisé au CEGELY d’une durée de 30 min sous une température de 1650°C dans un milieu inerte
(Argon).
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94
Chapitre 3 :
2 : Déroulement
technologique
2.1.1.4 Passivation
L’étape de passivation est décomposée en deux phases. Tout d’abord, un dépôt d’oxyde par
PECVD a été réalisé au CEA/LETI de Grenoble. L’épaisseur varie selon les échantillons. Pour
chacun d’entre eux, le tableau 28 regroupe l’épaisseur de l’oxyde. Ensuite, une photolithographie
puis une attaque de SiO2 va permettre d’ouvrir l’oxyde pour la prise de contact.
2.1.1.5 Métallisation
L’étape de métallisation est divisée en 3 parties. Tout d’abord, une étape de
photolithographie a été réalisée. Comme les contacts sont réalisés avec des métaux de différentes
natures (Al/Ti sur type P (contact d’anode) et Ti/Ni sur type N (contact de gâchette)). L’écriture
métal1/métal2 est métal1 déposé sur le SiC suivi du métal2. Cette convention sera utilisée tout au
long du document. Le premier métal déposé est de l’aluminium avec une épaisseur de 150 nm
puis du titane avec 120 nm. Le lift-off a été réalisé pour former le contact d’anode. Une nouvelle
photolithographie a eu lieu puis du titane (20 nm) et du nickel (120 nm) ont été déposés. Le
deuxième lift-off engendre la formation du contact de gâchette. Du titane puis du nickel a été
déposé pour des épaisseurs respectivement de 20 et 200 nm sur la face arrière. Ces différentes
étapes ont été suivies d’un recuit RTA (Rapid Thermal Annealing) sous une température de
1100°C pendant 180 s permettant de recuire les contacts en face avant et face arrière. Ce recuit
met fin de la réalisation technologique des composants. Ainsi, ils vont être caractérisés
électriquement. C’est l’objectif du prochain chapitre.
2.1.2 Thyristor gravé réalisé par IBS
Le thyristor ″TGIBS″ a été réalisé par la société IBS. Nous avons contribué à l’élaboration
du diagramme de cheminement. Il a été développé sur une demi-plaque de SiC fourni par l’ISL
dont les caractéristiques sont représentées par la figure 103. Elles sont très voisines par rapport à la
plaque du “TGISL“. La procédure repose sur cinq niveaux lithographiques.
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95
Chapitre 3 :
2 : Déroulement
Type P+ : 1,2x1019 cm-3
Type N : 2x1017 cm-3
1 µm
J
2 µm 1
J2
Type P- : 5,4x1014 cm-3
Type P : 4,2x1017 cm-3
35 µm
1 µm J
Substrat N : ρ = 0,020 Ω
P+
Type N
Type PType P
Substrat N+
3
409 µm
+
technologique
figure 103 : Représentation sous forme de coupe verticale
figure 104 : Coupe de la plaque de SiC après
de la plaque n°AE0631-04 de SiC pour le thyristor
gravure de prise de contact
″TGIBS″ (Vbr = 6,1 kV en volume)
2.1.2.1 Gravure contact de gâchette
Le premier niveau lithographique repose sur la gravure de l’épitaxie de type P+ pour venir
prendre contact sur la zone N. La figure 104 illustre une coupe de la plaque de SiC après gravure.
Il faut que la profondeur de gravure soit supérieure à l’épitaxie de type P+ pour permettre de
contacter la couche de type N de gâchette. Une mesure au TENCOR (profilomètre) a montré une
profondeur de gravure égale à 1,5 µm
2.1.2.2 Gravure pour la protection mesa
P+
P+
Type N
Type N
N
N
Type PType P
Substrat N+
Type PType P
Substrat N+
figure 105 : Coupe de la plaque de SiC après gravure
figure 106 : Coupe de la plaque de SiC après
pour la protection mesa et mesa/JTE
implantation pour la protection mesa/JTE
Ce niveau est dédié à la protection périphérique du composant. D’un point de vue technologique,
ce niveau est sensiblement le même que précédemment. Seule la profondeur de gravure augmente.
D’après une mesure au profilomètre, la marche est égale à 3,1 µm. A l’issue de cette étape, il a été
choisi de réaliser deux types de protections périphériques différents mesa et mesa/JTE.
L’échantillon (demi-plaque) a été découpé en deux. La photolithographie sera réalisée sur un
quart de plaque de 2 pouces.
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96
Chapitre 3 :
2 : Déroulement
technologique
2.1.2.3 Implantation de la poche (JTE)
Ce niveau est dédié uniquement au quart de wafer possédant la protection de type
mesa/JTE. L’implantation est réalisée avec des dopants azote. Pour obtenir un profil de type
“carré“, une multi-implantation doit être réaliser. Les paramètres sont :
Energie [keV]
-2
Dose [cm ]
190
135
12
3,5×10
2,25×10
90
12
2,12×10
50
12
2,0×10
20
12
1,37×1012
Cet échantillon a subi un recuit post implantation au CEGELY de 1700°C pendant une
durée de 30 mn. La température de recuit est supérieure de 50°C par rapport au “TGISL“, car
l’activation des dopants augmente si la température de recuit augmente.
2.1.2.4 Passivation du thyristor
Anode
P+
G
Type N
Gâchette
Type N
N
N
P+
N
N
Type PType P
Substrat N+
.
Type PType P
Substrat N+
Cathode
figure 107 : Coupe de la plaque de SiC après dépôt
figure 108 : Coupe du thyristor ″TGIBS″ protégé par
d’oxyde et ouverture pour prise de contact
mesa/JTE
Cette étape est dédiée à la passivation. Dans ce cas, la passivation est assurée par un dépôt
de SiO2 LTO (Low Temperature Oxide). Son épaisseur a été fixée à 1 µm. Une photolithographie
a été réalisée pour graver l’oxyde pour la prise de contact. La même étape a été réalisée sur
l’échantillon dont le thyristor est protégé par mesa.
2.1.2.5 Métallisation du thyristor
L’étape de métallisation s’est déroulée en deux phases. Tout d’abord, un dépôt de nickel de
250 nm sur la face avant a été réalisé. Ensuite, une étape de photolithographie a permis de séparer
les contacts en gravant le nickel. Ainsi, la même métallisation a été utilisée pour les contacts
d’anode et de gâchette. Après retrait de la résine servant à la lithographie, un dépôt de nickel de
250 nm a eu lieu en face arrière. Le thyristor gravé a nécessité cinq niveaux lithographiques. Les
difficultés rencontrées sont liées à la faible taille des échantillons pour assurer un bon alignement.
Pierre BROSSELARD ″Conception d’interrupteurs en SiC″ Thèse INSA de Lyon CEGELY -2004-
97
Chapitre 3 :
2 : Déroulement
technologique
2.2 Thyristor planar
L’élaboration du cheminement des étapes technologiques en vue de la réalisation du
thyristor planar s’est appuyée sur le travail du thyristor ″TGIBS″. Cette partie décrit l’ordre des
différents niveaux pour la réalisation technologique du thyristor planar. Les masques utilisés pour
le ″TPISL″ et le ″TPIBS″ sont absolument les mêmes.
2.2.1 Thyristor planar réalisé avec le soutien financier de l’ISL
Les caractéristiques des couches de la plaquette utilisée sont représentées par la figure 109.
Sa réalisation a eu lieu dans plusieurs centres technologiques partenaires du CEGELY. La
plaquette de SiC n°FQ0094-13 a été confiée au CEGELY par l’ISL. Une découpe a permis de
former quatre échantillons (quart de 2’’). Tout le cheminement technologique présenté ci-dessous
se déroule sur un quart de plaque de 2 pouces.
Type N : 8,5x1016 cm-3
N+
3 µm
N+
Type N
Type P- : 9,8x1014 cm-3
Type P : 5x1017 cm-3
60 µm
1 µm
Substrat N+: ρ = 0,017 Ω
Type PType P
Substrat N+
389 µm
figure 109 : Représentation sous forme de coupe
figure 110 : Coupe de la plaque de SiC après
verticale de la plaque n°FQ0094-13 de SiC pour le
implantation d’azote pour le contact de gâchette
thyristor ″TPISL″ (Vbr = 8,4 kV en volume)
2.2.1.1 Gravure pour alignement
La première étape de lithographie s’est déroulée au CIME de Grenoble. Elle a pour but de
graver légèrement le SiC en surface afin de marquer les croix d’alignement. Le masque de gravure
a été utilisé à cet effet. La profondeur de gravure est d’environ 0,2 µm.
2.2.1.2 Implantation du contact de gâchette
Le dépôt d’Al servant de masque d’implantation et de gravure a été réalisé au CIME. La
photolithographie s’en est suivie avec la gravure de l’Al. L’implantation d’azote a eu lieu à
l’IN2P3 d’Orsay. Pour obtenir un profil de type “carré“, une multi-implantation doit être réaliser.
Les paramètres de l’implantation sont :
Energie [keV]
-2
Dose [cm ]
190
135
14
7,5×10
4,5×10
90
14
4,5×10
50
14
4,0×10
20
14
3×1014
Cette zone N+ va permettre de diminuer la résistance de contact de gâchette. Cette étape n’a pas
été réalisée dans le ″TGIBS″.
Pierre BROSSELARD ″Conception d’interrupteurs en SiC″ Thèse INSA de Lyon CEGELY -2004-
98
Chapitre 3 :
2 : Déroulement
technologique
2.2.1.3 Implantation de l’anode
N+
N+
N+
P+
N+
P+
Type N
Type N
Type PType P
Substrat N+
Type PType P
Substrat N+
.
figure 111 : Coupe de la plaque de SiC après
figure 112 : Coupe de la plaque de SiC après gravure
implantation d’aluminium pour former l’anode
du SiC pour réaliser la protection mesa
De même que précédemment la photolithographie a eu lieu au CIME (dépôt + gravure du
masque) et l’implantation à l’IN2P3 d’Orsay. Les paramètres de l’implantation sont :
Energie [keV]
200
-2
130
14
Dose [cm ]
6×10
80
3,3×10
14
30
2,4×10
14
1,4×1014
Cette étape a utilisé un masque de polarisation opposée au masque de gravure de la gâchette
du thyristor gravé, laissant ainsi un intervalle de 7 µm entre les implantations N+ et P+ au niveau
des dogts interdigités.
2.2.1.4 Gravure pour la protection
Ce niveau est dédié à la première partie de la protection mesa/JTE. Le dépôt du masque de
gravure (Al) et la photolithographie ont eu lieu au CIME. La gravure a été réalisée au LEOM de
Lyon. Un paragraphe sera dédié à l’optimisation de la gravure. Des photos au MEB ont été
réalisées et seront présentées dans la partie gravure. La profondeur de gravure visée devait être
supérieure à 4 µm. D’après les mesures au profilomètre, la marche de gravure est comprise entre
6,8 et 7 µm.
2.2.1.5 Implantation JTE
N+
P+
G
N+
N+
Type N
N
Type N
N
Type PType P
Substrat N+
Anode G
N+
P+
N
N
Type PType P
Substrat N+
Cathode
figure 113 : Coupe de la plaque de SiC après
figure 114 : Coupe schématique du thyristor planar
implantation de la poche
achevé sans passivation
Pierre BROSSELARD ″Conception d’interrupteurs en SiC″ Thèse INSA de Lyon CEGELY -2004-
99
Chapitre 3 :
2 : Déroulement
technologique
Cette étape traite de l’implantation de la poche. La photolithographie a été réalisée au
CIME. L’échantillon a été implanté à l’institut IN2P3 sur le site d’Orsay. Les caractéristiques de
l’implantation d’azote sont :
Energie [keV]
190
135
90
50
20
Dose [cm-2]
3,5×1012
2,25×1012
2,12×1012
2,0×1012
1,37×1012
La plaquette a subi un recuit post-implantation au CEGELY sous une température de 1650°C
pendant 45 min. L’augmentation du temps de recuit permet d’améliorer l’activation des dopants et
la diminution de la température (1650 contre 1700 °C) améliore la rugosité de surface [LAZA 02].
Ensuite, une gravure ″pleine plaque″ a été réalisée au LEOM pour éliminer une centaine de
nanomètre afin que le dopage réaliser par implantation soit maximal en surface.
2.2.1.6 Métallisation du thyristor planar
La photolithographie a été réalisée au LEOM. De même que pour le ″TGISL″, le procédé
de lift off a été retenu.. L’échantillon a subi un dépôt d’aluminium et de nickel de 300 nm chacun.
En face arrière, un dépôt de nickel de 300 nm a été réalisé. L’ensemble de ces étapes a eu lieu au
LEOM
2.2.2 Thyristor planar réalisé par IBS
Ce thyristor a été développé sur une plaquette de SiC achetée chez CREE. Les
caractéristiques sont illustrées par la figure 115. Ce thyristor est réalisé sur la plaque entière. Elle
sera découpée en quatre quarts à l’issue de l’implantation de la JTE car un wafer de 2’’ de
diamètre ne rentre pas dans le four de recuit du CEGELY. Les masques sont identiques à
″TPISL″. Quelques variantes seront exposées dans la suite de ce chapitre.
Type N : 8,5x1016 cm-3
3 µm
Type N
Type P- : 9,8x1014 cm-3
Type P : 5x1017 cm-3
60 µm
1 µm
Substrat N+: ρ = 0,017 Ω
Type PType P
Substrat N+
389 µm
figure 115 : Caractéristiques de la plaque de SiC pour
figure 116 : Coupe de la plaque de SiC après gravure
le thyristor ″TPIBS″
du SiC pour la protection
2.2.2.1 Gravure pour la protection
Pour ce lot de composants, la gravure du SiC a été réalisée en premier. L’avantage par
rapport au “TPISL“ est un niveau de lithographie en moins. Une mesure au profilomètre donne
Pierre BROSSELARD ″Conception d’interrupteurs en SiC″ Thèse INSA de Lyon CEGELY -2004-
100
Chapitre 3 :
2 : Déroulement
technologique
une marche de 4,2 µm. Cette profondeur est 0,2 µm à celle demandée ce qui ne joue pas de rôle
sur la tenue en tension. Dans ce cas, les photolithographies suivantes seront plus difficiles. Selon
les niveaux technologiques, le flanc de gravure devra être recouvert ou non de résine. Après
chaque lithographie, le flanc sera la cible d’observations particulières sur la présence ou non de
résine.
2.2.2.2 Implantation de l’anode
N+
P+
Type N
N+
P+
Type N
Type PType P
Substrat N+
Type PType P
Substrat N+
figure 117 : Coupe de la plaque de SiC après
figure 118 : Coupe de la plaque de SiC après
implantation d’aluminium pour former l’anode
implantation d’azote pour former le contact de
gâchette
Chez IBS, un seul implanteur est disponible. L’ordre des implantations a été fixé de façon à
faire suivre les deux implantations d’azote. Pour obtenir un profil de type “carré“, une multiimplantation doit être réaliser. Les caractéristiques de l’implantation d’aluminium sont :
Energie [keV]
-2
Dose [cm ]
200
14
6×10
130
3,3×10
70
14
2,4×10
30
14
1,4×1014
De plus, l’implantation a été effectuée sous une température de 300°C ce qui permet
d’améliorer le taux de mise en site des atomes de dopants [LAZA 02].
2.2.2.3 Implantation de la gâchette
Ce niveau est dédié à l’implantation pour déterminer et diminuer la résistance du contact de
gâchette. Pour obtenir un profil de type “carré“, une multi-implantation doit être réaliser. Les
caractéristiques sont :
Pierre BROSSELARD ″Conception d’interrupteurs en SiC″ Thèse INSA de Lyon CEGELY -2004-
101
Chapitre 3 :
2 : Déroulement
Energie [keV]
200
-2
130
14
Dose [cm ]
6×10
3,3×10
technologique
70
14
30
2,4×10
14
1,4×1014
2.2.2.4 Implantation de la JTE
N+
N+
P+
Type N
N
N
Type PType P
Substrat N+
figure 119 : Coupe de la plaque de SiC après implantation d’azote pour former la JTE
Ce niveau présente une originalité par rapport au ″TPISL″ du fait que la plaque a été découpée en
quatre secteurs. Sur chacun, la dose totale de la JTE a été multipliée par 0,7 ; 1 ; 1,5 et 2. Pour
obtenir un profil de type “carré“, une multi-implantation doit être réaliser. Les caractéristiques
″élémentaires″ de l’implantation sont :
Energie [keV]
190
-2
135
12
Dose [cm ]
3,5×10
2,25×10
90
12
50
2,12×10
12
2,0×10
20
12
1,37×1012
A ce jour, l’échantillon est en cours d’implantation de la JTE et les doses définies ci-dessus
sont celles demandées à IBS.
2.2.2.5 Passivation et Métallisation
N+
G Anode G
N+
P+
Type N
N
N+
N
N+
P+
Type N
N
Type PType P
Substrat N+
N
Type PType P
Substrat N+
Cathode
figure 120 : Coupe de la plaque de SiC après
figure 121 : Thyristor planar achevée avec passivation
implantation d’azote pour former la JTE
et métallisation
La passivation sera assurée par une couche de SiO2 de 1,5 µm d’épaisseur mais la nature de
l’oxyde est de nature inconnue. La métallisation sera du même type que pour le “TGIBS“ c'est-àdire 250 nm de Nickel. Les contacts d’anode et de gâchette seront de même nature.
Ainsi, se termine la description des différentes phases de réalisations des thyristors gravés
et planar. Le prochain paragraphe illustre le déroulement technologique du JFET.
Pierre BROSSELARD ″Conception d’interrupteurs en SiC″ Thèse INSA de Lyon CEGELY -2004-
102
Chapitre 3 :
2 : Déroulement
technologique
2.3 Le JFET
La fabrication du transistor JFET a été confiée au LETI. Huit plaquettes ont été utilisées
pour fabriquer ce lot de composants. L’originalité de ce projet est la provenance du matériau. Six
substrats ont été achetés chez CREE et les épitaxies ont été réalisées par le LETI. Les deux autres
échantillons (substrats + épitaxies) proviennent de chez CREE. Les caractéristiques de chaque
plaque diffèrent mais elles restent dans le même ordre de grandeur. La figure 122 illustre les
caractéristiques moyennes des plaques.
Type P+ : 6 1018 cm-3
1,5 µm
Type N- : 8 1014 cm-3
60 µm
Substrat N+: ρ = 0,02 Ω
400 µm
figure 122 : Valeurs moyennes des caractéristiques des plaques de SiC pour le JFET (Vbr = 6,1 kV en volume)
2.3.1 Gravure du SiC pour formation du canal
P+
N+
P+
P+
Type NSubstrat N+
N
P+
Type NSubstrat N+
figure 123 : Coupe de la plaque de SiC après gravure
figure 124 : Coupe de la plaque de SiC après réépitaxie
pour le canal
des couches N et N+
Le premier niveau de lithographie a été réalisé afin de graver le SiC pour définir le canal
vertical. Les valeurs visées des marches de gravure sont égales à 1,5 µm. Les mesures au
profilomètre n’ont pas été réalisées. Le temps de gravure a été déterminé selon l’épaisseur de SiC
et la vitesse de gravure déterminée lors du développement de la gravure de SiC.
2.3.2 Reprise d’épitaxie pour former le canal
Le LETI possède des moyens technologiques en terme de croissance par épitaxie du SiC.
La technologie du JFET est basée sur ces moyens. Ainsi, la formation du canal et de la couche de
source a été réalisée par réépitaxie. L’épaisseur de la couche N+ est égale à 1 µm pour un dopage
Pierre BROSSELARD ″Conception d’interrupteurs en SiC″ Thèse INSA de Lyon CEGELY -2004-
103
Chapitre 3 :
2 : Déroulement
technologique
de 1019 cm-3. Le lot est partagé en deux parties selon l’épaisseur de la couche N réépitaxiée qui est
égale à 6 ou 7 µm pour un dopage de l’ordre de 3x1015 cm-3.
2.3.3 Gravure pour la prise de contact de grille
N+
P+ N
N+
P+
P+ N
P+
Type NSubstrat N+
Type NSubstrat N+
figure 125 : Coupe de la plaque de SiC après gravure
figure 126 : Coupe de la plaque de SiC après gravure
du SiC pour la prise du contact de grille
du SiC pour la protection
Cette étape concerne la gravure de la couche de type N obtenue par réépitaxie. Ainsi, le
contact de grille pourra être déposé sur le SiC de type P. La profondeur de gravure visée est égale
à 7,2 µm pour le premier lot et 8,2 µm pour le second lot. Les échantillons n’ont pas subi de
mesure au profilomètre. Le bâti de gravure utilisé utilise un plasma à haute densité (ICP).
2.3.4 Gravure pour la protection mesa
Cette étape est analogue à la précédente mais la profondeur de gravure est plus faible de
l’ordre de 2,5 µm. La hauteur des différentes marches de gravure n’a pas été mesurée avec le
profilomètre. La lithographie devient particulièrement difficile à réaliser en raison de la présence
des deux marches. Entre le fond de gravure et la face avant, il existe une différence d’altitude
supérieure à 10 µm
2.3.5 Implantation de la JTE
N+
P+ N
N+
P+
P+ N
P
P
P+
P
P
Type NSubstrat N+
Type NSubstrat N+
figure 127 : Coupe de la plaque de SiC après
figure 128 : Coupe de la plaque de SiC après dépôt de
implantation d’aluminium pour la JTE
passivant (zone hachurée) et ouverture des contacts
Pierre BROSSELARD ″Conception d’interrupteurs en SiC″ Thèse INSA de Lyon CEGELY -2004-
104
Chapitre 3 :
2 : Déroulement
technologique
Ce niveau technologique correspond à l’implantation de la JTE par de l’aluminium. Le
masque d’implantation est identique à celui de gravure donc il n’y a pas eu de lithographie.
2.3.6 Passivation du JFET
Le matériau utilisé pour passiver le composant est une couche de SiO2 réalisée par une fine
oxydation puis un dépôt PECVD dont l’épaisseur n’est pas connue. Le dioxyde de silicium est
considéré comme une passivation primaire. En effet, la passivation de ces composants est assurée
par cette première couche de matériau, puis un second matériau sera déposé en fin de procédé.
Ensuite, une étape de photolithographie a eu lieu afin de réaliser la gravure de l’oxyde pour la
prise de contact de la grille et de la source.
Un polyimide a été déposé pour faire la passivation secondaire du composant. Une
lithographie a eu lieu afin de prendre contact pour les électrodes de source et de grille.
2.3.7 Métallisation
Source
N+
P+ N
G
P+
P+ N
P
P
N+
G
P+
P
P
Type NSubstrat N+
Type NSubstrat N+
Drain
figure 129 : Coupe de la plaque de SiC après dépôt de
figure 130 : Coupe schématique de la structure finale
métallisation et surmétallisation
du JFET
Une couche de Ni a été déposée. Ce dépôt a été suivi d’une lithographie pour graver le
métal. Ainsi, les contacts de source et de grille sont de même nature. Le contact de drain est
réalisé par un dépôt de Ni. Les plaques ont subi un recuit post-implantation. Ensuite les contacts
ont été sur-épaissis. De nouveau, une lithographie a été faite pour séparer les contacts.
Au total, sept niveaux de lithographie ont été nécessaires pour réaliser ce JFET.
L’originalité porte sur la formation du canal par réépitaxie. Seule une implantation ionique a suffi.
De plus, ce JFET présente l’avantage de posséder deux passivations et des contacts métalliques
épais qui faciliteront la mise en boîtier.
Pierre BROSSELARD ″Conception d’interrupteurs en SiC″ Thèse INSA de Lyon CEGELY -2004-
105
Chapitre 3 :
2 : Déroulement
technologique
Cette partie a montré les différentes étapes technologiques pour la fabrication des
composants dont les résultats électriques seront présentés dans le chapitre suivant. Les masques
du thyristor et du JFET sont présentés dans la partie qui suit.
Pierre BROSSELARD ″Conception d’interrupteurs en SiC″ Thèse INSA de Lyon CEGELY -2004-
106
Chapitre 3 :
3 : Masques
utilisés pour la réalisation des composants
3 Masques utilisés pour la réalisation des composants
3.1 Masques pour le thyristor
Ce travail s’est inspiré du jeu de masques réalisé à l’ISL. Des modifications ont été
apportées prenant en compte les problèmes rencontrés lors de l’élaboration de ″TGISL″. Le dessin
du jeu de masques a été réalisé conjointement entre IBS et le CEGELY. Le jeu de masques de
l’ISL offrait 3 types de protections différentes, mesa, EGR (Etched Guard Ring-anneaux gravés)
et mesa + JTE. Seule cette dernière protection a été retenue. Ce jeu va être utilisé pour la
réalisation du thyristor gravé et planar. Dans la figure 131, seul le niveau de masque permettant de
définir le contact d’anode a été représenté. Pour le thyristor planar, l’anode est réalisée par
implantation ionique et donc le masque doit être inversé par rapport au thyristor gravé où l’anode
est définie suite à une gravure du SiC. La photolithographie est réalisée en résine positive.
Tout d’abord, les extrémités des doigts d’anode et de gâchette ont été arrondies afin de
limiter les effets de pointes qui sont néfastes pour la tenue en tension (cf. figure 131). Les
simulations ont mis en évidence l’influence de la géométrie sur le temps de mise en conduction du
thyristor. Il a été décidé de réaliser 4 largeurs différentes de doigts d’anode et de gâchette. Sur la
figure 131,
les 4 largeurs de doigts d’anode différentes sont représentées pour une même largeur de
doigt de gâchette. Les zones sombres déterminent les doigts d’anode.
23
a
31
42
b
c
d
figure 131 : Différentes largeurs d’anode : 23 (a), 31 (b), 42 (c) et 58 (d) µm, niveau utilisé pour former l’anode
Les thyristors réalisés avec ces motifs ont une surface active égale à 0,2 mm2. D’autres
motifs sont également réalisés afin de multiplier la surface du composant par 2, 4 et 9. De plus,
des structures dites complémentaires ont été développées. C’est à dire que le plot d’anode se
retrouve au centre (figure 132 et 137) alors qu’il se trouvait sur les bords pour le thyristor initiale
(figure 131 et 136 a 2 plots d’anode). D’autres structures de thyristors ont été dessinées et sont
représentées par la figure 133. Elles possèdent aussi leur version complémentaire (anode au centre).
Le motif ancre a été développé afin de répartir au mieux le courant de gâchette pour diminuer le
Pierre BROSSELARD ″Conception d’interrupteurs en SiC″ Thèse INSA de Lyon CEGELY -2004-
107
Chapitre 3 :
3 : Masques
utilisés pour la réalisation des composants
temps de commutation du thyristor. Cette structure permet d’avoir une surface d’anode
importante. De plus, nous désirons montrer expérimentalement l’influence de la géométrie sur le
temps de mise en conduction du thyristtor.
motif rond
motif ancre
figure 132 : Niveau anode
figure 133 : Niveau anode pour les thyristors motif
pour le thyristor
ancre et rond
figure 134 : Motif TLM
complémentaire
A
G
A
G
A
G
P+
N+
P+
N+
P+
N+
Type N
Type N
Type PType P
Substrat N+
Cathode
Type PType P
Substrat N+
Cathode
figure 135 : Coupe de la structure d’un thyristor
figure 136 : Coupe de la structure d’un thyristor
planar à gâchette au centre
planar à anode au centre
Des motifs, pour réaliser des analyses SIMS afin de vérifier les doses d’implantation, pour
tester la profondeur de gravure et la résistivité de contacts (TLM), ont été rajoutés.
Deux types de motifs TLM sont développés afin d’utiliser deux méthodes d’exploitation
différente pour remonter à la valeur de résistance des contacts métalliques ainsi que les résistances
carrées des couches N+ et P+ (cf. figure 134). Les motifs de tests SIMS (Secondary Ion Mass
Spectrocopy) sont développés pour analyser l’implantation de la JTE de type N, ainsi que pour
déterminer les dopages de l’anode de type P (thyristor planar) et de la gâchette de type N+. La
limite inférieure de 1016 cm-3 pour déterminer la concentration des porteurs par analyse SIMS
n’est pas un souci car la concentration des différentes zones implantées sera supérieure à cette
limite. Un exemple est illustré par la figure 137.
La disposition des motifs a été optimisée afin de garantir une distance minimale de 250 µm
entre composants et couvrir également le plus possible la surface des champs par les motifs de
Pierre BROSSELARD ″Conception d’interrupteurs en SiC″ Thèse INSA de Lyon CEGELY -2004-
108
Chapitre 3 :
3 : Masques
utilisés pour la réalisation des composants
composants et structures de tests. La figure 138 représente la disposition des structures dans les
champs de base. A savoir que ces champs sont répétés plusieurs fois sur l’échantillon de SiC. La
famille T10 regroupe les thyristors dont la surface est égale à 0,2 mm2. Les familles T20, T40 et
T90 sont les composants dont la surface a été multipliée par 2, 4 et 9 respectivement. “Tpb“ est un
thyristor avec un motif d’anode et de gâchette rond. S, G et A sont les motifs servant à
l’alignement des masques (A), permettant le contrôle de la profondeur de gravure (G) et aux
analyses SIMS (S).
5,35 mm
S
T90
T 40
S
A
T 10
5,98 mm
figure 138 : Motif pour
analyse du profil
d’implantation de l’anode
S
A
T pb
T 40
T 20
T90
T10
T40
T 16
T10
T pb
T 20
T20
T10
T10
T10
T10
T10
T16
T 20
G
T20
T 10
A
T10
T 10
chemin de décou pe
figure 137 : Répartition des différentes structures en 2 champs élémentaires
3.2 Masques du JFET
Le dessin des masques a été réalisé par le LETI avec la participation du CEGELY. La
surface d’un plot pour prendre un contact doit être au moins égale à 0,01 mm2. Or, pour un seul
canal on utilise un contact. Il a été décidé de réaliser des structures à doigts de grille dont un seul
plot relie tous les doigts (structure peigne). Un schéma de principe est illustré par la figure 140. La
largeur de la gravure pour le contact de grille sera égale au moins à 50 µm. Cette valeur a été
définie par le LETI. Il reste le paramètre “X“ à optimiser. Pour des raisons technologiques
(lithographique) ce paramètre ne doit pas descendre en dessous de 10 µm. Les résultats électriques
sont récapitulés dans le tableau 29. La variation de X ne change pas la tenue en tension. A l’état
passant, la valeur du courant varie peu mais comme la surface augmente avec X la densité de
courant est modifiée.
Pierre BROSSELARD ″Conception d’interrupteurs en SiC″ Thèse INSA de Lyon CEGELY -2004-
109
A
Chapitre 3 :
3 : Masques
X [µm]
-2
JDS [A.cm ]
utilisés pour la réalisation des composants
5
10
15
20
866
490
341
278
@ VDS = 100 V
tableau 29 : Récapitulatif des densités de courant en fonction de la largeur du caisson P
Pour VGS = 0 V et VDS = 100 V
* : 5 1018 cm-3 ** : 5 1015 cm-3
figure 139 : JDS en fonction du nombre de caissons P
figure 140 : Coupe en 2D sans périphérie
Plus le nombre de caissons de type P augmente, plus la densité de courant sera élevée car
un seul plot de contact de grille sera considéré pour n’importe quelles valeurs de X. Il sera fixé
lors de la conception des masques. Si N est égal au nombre de caissons de largeur X, la densité de
courant est égale à :
J DS =
I DS *(N+1)
2*50+(N+1)*2a+(N+2)*X
(7)
où 50 µm est la largeur du contact de grille, “2a“ la largeur du canal et “X“ la largeur du
caisson P. La figure 139 représente une approximation de la densité de courant en fonction du
nombre de caissons P. Le courant par unité de profondeur IDS est considéré constant et égal à 5,63
10-5 A.µm-1. L’épaisseur du canal (2a) est égale à 3 µm et 50 µm pour la prise du contact de grille.
La figure 139 montre que pour N > 40, la densité de courant augmente moins rapidement.
Quatre champs différents ont été réalisés. Le premier champ nommé ″champ de base″
possède des JFET ayant différents paramètres tels que la largeur du canal (2a), largeur du doigt de
grille (X) et le nombre de doigts. De plus, des transistors simples et à double source sont
développés. La figure 141 illustre le champ de base avec la superposition de tous les niveaux. Les
Pierre BROSSELARD ″Conception d’interrupteurs en SiC″ Thèse INSA de Lyon CEGELY -2004-
110
Chapitre 3 :
3 : Masques
utilisés pour la réalisation des composants
zones sombres représentent les plots de source, les plots clairs hachurés sont les grilles et les
couronnes autours des électrodes sont les poches.
Trois champs différents présents une seule
fois chacun sur le même masque ont été
dessinés en intégrant les structures tests telles
que :
-
les motifs Van Der Paw (effet Hall) ;
-
les capacités MOS ;
-
les motifs pour analyse SIMS ;
-
les motifs TLM ;
-
les motifs de gravure ;
-
des diodes verticales P+NN+.
Le champ de base est reproduit une trentaine
de fois pour un échantillon de 2’’ de
diamètre.
figure 141 : Schéma d’un champ de base possédant
uniquement différentes structures de JFET
Après une description sommaire des masques utilisés pour la réalisation des composants, la
partie suivante va montrer les difficultés rencontrées et les résultats caractérisant quelques étapes
technologiques.
Pierre BROSSELARD ″Conception d’interrupteurs en SiC″ Thèse INSA de Lyon CEGELY -2004-
111
Chapitre 3 :
4 : Technologie
4 Technologie
Cette partie est dédiée à la description et à la caractérisation des différentes étapes
technologiques. La photolithographie est une étape clef dans le déroulement de la réalisation, car
elle est utilisée pour chaque niveau de masque. Elle fera l’objet du premier paragraphe. La
gravure est une étape qui a nécessité une validation avant la réalisation du ″TPISL″. La seconde
partie fera l’objet de cette validation et donnera quelques informations notamment sur la nature
des gaz utilisés pour la réalisation des thyristors chez IBS. La troisième partie sera une
confrontation entre résultats de simulations et d’analyses chimiques de la concentration des
dopants des différentes zones réalisées par implantation ionique. Le dernier paragraphe présentera
les différents résultats des caractérisations électriques des contacts métalliques.
4.1 Photolithographie
L’étape de photolithographie se décompose en plusieurs étapes tels que :
-
préparation de la surface ;
-
l’étalement de la résine ;
-
le recuit de la résine “pré-bake“;
-
alignement et insolation à l’ultra violet (UV) ;
-
développement ;
-
rinçage et séchage ;
-
durcissement recuit “post-bake“.
Dans chaque centre technologique, les paramètres des différentes phases sont bien connus.
Pour l’ensemble des étapes technologiques, la résine utilisée est de type positif, c’est à dire qu’elle
s’élimine lorsqu’elle a été insolée et développée. L’épaisseur est de l’ordre du micromètre pour
une vitesse d’étalement donnée.
Pour la métallisation du JFET, il a fallu utiliser une résine négative afin de bien éliminer le
métal sur les flancs de gravure car la résine utilisée n’était pas satisfaisante. Ces quelques
développements supplémentaires ont permis le bon déroulement de cette étape. Il peut être noté
que l’alignement se complique lorsque la taille des échantillons diminue. En effet, l’épaisseur
n’est pas homogène aux bords, elle tend à augmenter (sur-épaisseur) ce qui peut entraîner une
mauvaise ouverture du masque au final.
Pierre BROSSELARD ″Conception d’interrupteurs en SiC″ Thèse INSA de Lyon CEGELY -2004-
112
Chapitre 3 :
4 : Technologie
4.2 Gravure du SiC
Pour réaliser le ″TPISL″, une gravure en périphérie du composant est nécessaire pour la
protection. Des travaux antérieurs sur l’optimisation de la gravure du SiC [LANO 97] ont été
réalisés mais aujourd’hui le CEGELY n’a plus accès à cet équipement. L’épaisseur à graver doit
être supérieure à 4 µm. Le bâti de gravure libre d’accès est un NEXTRAL 110 d’ALCATEL
appartenant au LEOM. La gravure est de type RIE (Reactive Ion Etching). Le CEGELY avait
optimisé une gravure de quelques dizaines de nanomètres sur cet équipement. Le point de départ
de l’étude est le jeu de paramètres utilisé pour cette gravure. Or une gravure de 4 µm d’épaisseur
ne peut pas être réalisée avec ces paramètres car la durée serait beaucoup trop longue et le masque
de gravure se dégraderait (vitesse de gravure de l’ordre du nanomètre par seconde). Les
paramètres fixés sont la nature et le débit des gaz (25 Sccm de SF6 et 6,7 Sccm de O2) ainsi que la
nature du masque (Al). Les paramètres à optimiser sont la durée, la puissance et la pression à
l’intérieur du bâti pendant la gravure ainsi que l’épaisseur du masque.
Des essais de gravure ont été réalisés sur des petits échantillons (quart de wafer 1’’3/8).
L’influence des différents paramètres a été étudiée. Tout d’abord, les premières gravures ont
permis de mettre en évidence le rôle de la puissance du plasma (cf figure 142). Plus la puissance
augmente, plus la vitesse de gravure augmente. La limite du bâti étant de 300 W, nous retenons
arbitrairement une puissance de 250 W. La deuxième campagne d’essais a permis de mettre en
évidence l’influence de la pression sur la vitesse de gravure. Si la pression diminue, la vitesse
augmente (cf figure 143). La nature de la gravure change, elle est de type chimique pour des
pressions faibles et physique pour des pressions fortes [LANO 97]. Par contre, la rugosité est
beaucoup plus élevée pour des pressions faibles. Un compromis doit être trouvé entre vitesse de
profondeur de gravure [µm]
Profondeur de gravure [µm]
gravure et rugosité. La pression retenue est de l’ordre de 60 mTorr.
2,0
20 min - 30 mTorr
1,5
1,0
0,5
0,0
100
120
140
160
180
Puissance [W]
200
6
5
P = 15 mT
Puissance = 250 W
Masque d'Al ne tient pas
4
3
2
P = 80 mT
Puissance = 250 W
1
300
600
900
1200
temps [s]
figure 142 : Variation de la profondeur de gravure en
figure 143 : Variation de la profondeur de gravure en
fonction de la puissance (t = 20 mn, Pr = 30 mTorr)
fonction du temps pour différentes pressions en
fonction de la durée
Pierre BROSSELARD ″Conception d’interrupteurs en SiC″ Thèse INSA de Lyon CEGELY -2004-
113
Chapitre 3 :
4 : Technologie
Les campagnes précédentes ont permis de fixer la pression et la puissance du bâti pour la
gravure. Il reste à fixer la durée de gravure et à mesurer l’épaisseur de masque consommée par la
gravure. La figure 144 illustre la variation de la profondeur de gravure et l’épaisseur du masque
d’aluminium restante en fonction du temps. L’épaisseur initiale du masque d’aluminium est de 1
µm. Ces gravures ont été réalisées sur du silicium afin de visualiser l’évolution de l’épaisseur du
masque qui est la même selon la nature du semiconducteur gravé. Pour une gravure de 20
minutes, il reste seulement 100 nm d’épaisseur du masque d’aluminium ce qui est très faible.
Ainsi, pour une gravure de 20 minutes, durée qui semblerait être nécessaire pour graver 4 µm de
20
15
10
profondeur gravure Si
épaisseur restante masque Al
0,4
0,2
0,0
600
800
1000
temps [s]
1200
épaisseur, profondeur [µm]
épaisseur, profondeur [µm]
SiC (figure 143), il est nécessaire d’avoir un masque d’aluminium de 2 µm d’épaisseur.
Profondeur de gravure
8
7
6
5
1,0
0,5
Epaisseur restante d'Al
1
2
3
numéro d'échantillon
4
figure 144 : Variation de l’épaisseur du masque
figure 145 : Variation de l’épaisseur du masque
restante et de la profondeur de gravure en fonction du
restante et de la profondeur de gravure pour
temps de gravure (Pr = 60 mTorr, P = 250 W)
différents échantillons (Pr = 60 mTorr, P = 250 W)
Quatre échantillons ont été gravés selon le protocole suivant :
•
Echantillon n°1 : 4 gravures de 5 minutes chacune ;
•
Echantillon n°2 : 2 gravures de 10 minutes chacune ;
•
Echantillon n°3 : 1 gravure de 20 minutes ;
•
Echantillon n°4 : 5 gravures de 5 minutes.
La pression de gravure est égale à 60 mTorr et la puissance est de 250 W. La figure 145
regroupe les résultats. Lors de la gravure de l’échantillon n°3, le plasma s’est déstabilisé et a
oscillé. Ainsi, la mesure est faussée car la profondeur de gravure devrait être un peu plus
importante que pour l’échantillon n°2. Le temps de repos entre chaque étape de gravure est égal à
5 minutes. Lors du démarrage d’une étape, la vitesse de gravure n’est pas maximale car il existe
une phase de transition. Ainsi, pour une durée totale égale, la profondeur de gravure diminue
lorsque le nombre de phases augmente. Par contre, la consommation d’aluminium diminue ce qui
implique une évaporation moins importante de l’aluminium et une probabilité plus faible d’avoir
Pierre BROSSELARD ″Conception d’interrupteurs en SiC″ Thèse INSA de Lyon CEGELY -2004-
114
Chapitre 3 :
4 : Technologie
de l’aluminium qui “coule“ sur le flanc de gravure. La solution retenue est une gravure de 20
minutes réalisée en 4 étapes. La vitesse moyenne mesurée est égale à 0,27 µm/min.
figure 146 : photos MEB de l’échantillon n°1 après retrait masque Al. L’encart illustre un “hiloc“
Quelques photographies comparent la rugosité du SiC gravé et initial. Les résultats sont
satisfaisants car la gravure n’a pas trop dégradé l’état de surface du SiC. Quelques ″Hiloc″
apparaissent sur le SiC (cercle sur la photo). La surface initiale du SiC n’étant pas de très bonne
qualité d’un point de vue rugosité, la rugosité de la surface gravée sera plus élevée.
Les paramètres retenus pour la gravure sont regroupés dans le tableau 30.
Pr [mTorr]
P [W]
T [s]
Epaisseur d’Al [µm]
Nombre d’étapes
60
250
1200
2
4
tableau 30 : Paramètres retenues pour une gravure de 4 µm de SiC
Pour la réalisation du ″TGIBS″, la gravure a été optimisée pour une profondeur de gravure
égale à 3 µm. Les gaz utilisés sont du CF4 et O2. Le masque utilisé est de l’aluminium. La vitesse
moyenne de gravure mesurée est égale à 1,39 nm/s. Pour la gravure de la protection périphérique,
(profondeur 3 µm), la rugosité moyenne a été mesurée avec un microscope à force atomique
(AFM), elle est égale à 50 nm. Ces valeurs sont relativement élevées.
La gravure du ″TPIBS″ a nécessité une nouvelle optimisation car avec CF4 et O2, et pour
une profondeur de gravure de 4 µm, la rugosité était inacceptable. Le gaz utilisé est du SF6. Le
masque de gravure est du chrome. Des mesures AFM ont abouti à une rugosité de 5 nm pour une
profondeur de 4 µm.
Cette partie a présenté les résultats de 3 gravures différentes. Le SF6 est un gaz satisfaisant
pour la gravure. La vitesse de gravure moyenne est égale à 5 nm/s. Après avoir présenté la
gravure qui est une étape nécessaire à la protection périphérique du composant, la deuxième étape
utile pour la terminaison est l’implantation de poche.
Pierre BROSSELARD ″Conception d’interrupteurs en SiC″ Thèse INSA de Lyon CEGELY -2004-
115
Chapitre 3 :
4 : Technologie
4.3 Analyse des dopages
Deux types de dopants ont été utilisés pour réaliser l’implantation du SiC. Cette étape est
très critique pour la tenue en tension du composant. L’azote est l’impureté utilisée pour réaliser la
protection des thyristors. Les résultats obtenus feront l’objet de la première partie qui sera suivie
des résultats d’implantations de l’aluminium qui permettent la formation de l’anode du thyristor et
la protection du JFET.
4.3.1 Implantation d’azote
Une possibilité d’analyser les profils d’implantation est de type chimique. Il s’agit des
analyses SIMS (Secondary Ion Mass Spectrometry). Le principe repose sur le bombardement de
l’échantillon (cible) à l’aide d’un faisceau primaire. Ainsi, la cible émet des ions secondaires qui
sont analysés par spectroscopie de masse [LAZA 02]
Ce moyen a été retenu pour extraire le profil d’implantation de la poche des différents
thyristors. Pour chaque implantation, des simulations de type Monte-Carlo [MORV 99] sont
réalisées en utilisant les énergies et doses d’implantation pour former la zone désirée.
La figure 148 illustre un résultat d’expérience et de simulation de l’implantation du
“TGISL“. Il met en évidence une non-corrélation des résultats. Au vu des résultats présentés dans
le chapitre 4 un autre profil de dopage sera demandé.
Lors de la réalisation du ″TGIBS″, un échantillon témoin a été mis dans le bâti lors de
l’implantation et du recuit. Une analyse SIMS a été initiée et les résultats sont représentés sur la
figure 148. La simulation se rapproche de la mesure. Ce résultat montre que la poche a un profil
d’implantation très proche de celui souhaité (simulation). Ainsi, la dose d’implantation de la
poche ne peut être remis en cause car au cours du chapitre 2, il a été démontré que la tenue en
tension était très sensible vis-à-vis de la dose implantée. Cette tendance sera renforcée par les
-3
Concentration Dopants [cm ]
-3
Concentration Dopants [cm ]
résultats présentés dans le chapitre 4.
20
10
19
10
Simulation
SIMS
18
10
Bruit de mesure
17
10
16
10
0,0
0,2
0,4
0,6
0,8
10
18
10
17
10
16
SIMS
0,0
Profondeur [µm]
figure 147 : Profil des dopants (mesuré et simulé)
Simulé
0,2
0,4
Profondeur [µm]
figure 148 : Profil des dopants (mesuré et simulé) pour
Pierre BROSSELARD ″Conception d’interrupteurs en SiC″ Thèse INSA de Lyon CEGELY -2004-
116
Chapitre 3 :
4 : Technologie
pour la poche de ″TGISL″
la poche de ″TGIBS″
La figure 149 illustre les résultats de simulation et de mesure du profil de l’azote dans les
poches du ″TPISL″. Les conclusions sont les mêmes que pour ″TGIBS″.
Une implantation d’azote est réalisée pour permettre d’augmenter le dopage de la gâchette
en dessous de l’électrode (passage de 1017 cm-3 à 8¯1019 cm-3) afin de diminuer la résistance de
contact de la gâchette. Le profil de concentration des dopants est illustré par la figure 150. Cette
implantation n’étant pas critique pour le fonctionnement du thyristor, nous n’avons pas réalisé
d’analyse SIMS. Par contre, des mesures TLM (développées dans la partie suivante),
permettraient de remonter à la concentration des dopants. Mais les résultats n’étant pas de bonnes
18
10
Mesuré
SIMS
17
10
Bruit de
mesure
16
10
0,00
0,25
Profondeur [µm]
0,50
Concentration Dopants [cm-3]
-3
Concentration Dopants [cm ]
qualités (partie suivante), la concentration des porteurs n’a pas pu être extraite.
19
10
17
10
15
10
0,0
0,2
0,4
0,6
Profondeur [µm]
0,8
figure 149 : Concentration de l’azote en fonction de la
figure 150 : Concentration de l’azote en fonction de la
profondeur pour le contact de gâchette de ″TPISL″
profondeur pour le contact de gâchette de ″TPIBS″ et
″TPISL″
Différentes analyses ont été réalisées pour déterminer expérimentalement la concentration
chimique des dopants. L’analyse SIMS, plus fine, a été réalisée pour le dopage des poches qui
joue un rôle primordial sur la tenue en tension des thyristors. La partie suivante va montrer le
même type de travail pour l’aluminium.
4.3.2 Implantation d’aluminium
Tout d’abord, pour le thyristor planar, une implantation d’aluminium doit être réalisée pour
former l’anode. Le profil de l’aluminium ne joue aucun rôle sur la tenue en tension du thyristor. Il
intervient sur la mise en conduction du thyristor. Un profil de dopage simulé est illustré par la
figure 151
qui représente le résultat de simulation Monté Carlo. Pour le thyristor, les zones de type
P sont réalisées par épitaxie. L’analyse du profil de dopage n’est pas primordiale pour la
Pierre BROSSELARD ″Conception d’interrupteurs en SiC″ Thèse INSA de Lyon CEGELY -2004-
117
Chapitre 3 :
4 : Technologie
compréhension d’un dysfonctionnement. Ainsi se termine l’analyse des profils de dopage pour le
20
10
19
10
18
10
17
10
16
0,0
-3
10
Concentration Dopants [cm ]
-3
Concentration Dopants [cm ]
thyristor.
0,2
0,4
0,6
Profondeur [µm]
0,8
19
10
18
10
17
10
16
10
0,0
0,5
1,0
1,5
2,0
2,5
Profondeur [µm]
figure 151 : Profil simulé de la concentration de
figure 152 : Mesure SIMS de la concentration de
l’aluminium en fonction de la profondeur pour l’anode
l’aluminium de la couche de grille du JFET
de ″TPIBS″ et ″TPISL″
Le dopage aluminium a été utilisé pour réaliser la couche de grille du JFET. Cette couche
est réalisée par épitaxie, nous ne ferons donc pas de comparaison avec la simulation Monte-Carlo.
Les résultats sont représentés par la figure 152. Ainsi, sous le contact de grille la concentration
d’aluminium est maximale, elle est égale à 5¯1018 cm-3. L’épaisseur de la couche de type P est de
l’ordre de 1,5 µm. D’autres mesures SIMS permettent de montrer que la couche totale a une
épaisseur supérieure à 1,5 µm. Lors de la conception du JFET, l’épaisseur demandée de la zone de
type P était de 1,5 µm pour un dopage de 1019 cm-3. Les valeurs réelles sont assez proches des
-3
Concentration Dopants [cm ]
valeurs souhaitées.
10
19
10
18
10
17
10
16
0,0
SIMS
Profil demandé
simulé
0,2
0,4
0,6
0,8
Profondeur [µm]
figure 153 : Mesure SIMS de la concentration de
figure 154 : Mesure SIMS de la concentration
l’aluminium pour la poche du JFET
d’aluminium et d’azote dans le JFET
Des analyses SIMS ont été réalisées pour extraire le profil de concentration des poches du
JFET. La concentration est beaucoup trop élevée par rapport à celle demandée comme la figure
Pierre BROSSELARD ″Conception d’interrupteurs en SiC″ Thèse INSA de Lyon CEGELY -2004-
118
Chapitre 3 :
4 : Technologie
153 le montre. Les poches ne jouent pas leur rôle de protection périphérique. Nous pouvons
d’ores et déjà dire que la tenue en tension du JFET sera très faible.
Le profil du dopage de la couche de source a été estimé à l’aide d’un SIMS. Ainsi, il est
égal à 1019 cm-3 sur une épaisseur de 1 µm. Ce sont les valeurs qui avaient été demandées lors de
la conception. Avec une analyse SIMS pour l’impureté azote, le dopage minimum détectable est
de 1017 cm-3 donc le dopage du canal et de la couche se trouvant au dessus de la couche P (5¯1015
cm-3) ne peut être mesuré. Par contre une autre méthode, mesure à la sonde de mercure (C(V)) a
permis de mesurer le dopage du canal qui est égal à 4¯1015 cm-3. Cette valeur est proche de celle
demandée.
Cette partie est très importante pour la compréhension des résultats électriques qui seront
présentés dans le chapitre suivant. Nous pouvons déjà dire que le JFET n’aura pas une tenue en
tension élevée. Pour le régime bloqué du ″TGISL″ protégée par JTE la tenue en tension sera
faible. La partie suivante va montrer les résultats électriques des structures TLM qui permettent
d’évaluer la résistance de contact et de remonter au niveau de la concentration de l’anode pour le
″TPISL″, de la gâchette pour le ″TGIBS″.
4.4 Mesure TLM
La structure TLM (Transmission Line Method) permet d’extraire les valeurs de résistances
spécifiques de contact et de la couche (résistance carrée). De plus, si la valeur de mobilité est
connue, la résistance spécifique permet d’estimer le dopage de la couche se trouvant au dessous
du contact. Des échantillons de test ont été réalisés afin d’optimiser la métallisation. Trois
métallisations différentes ont été faites. Les structures TLM ne sont pas toutes identiques. Le
premier paragraphe a pour but de décrire les différentes structures et d’exposer la méthode
d’extraction des résistances spécifiques (rc) et carré (R…). Une deuxième partie sera dédiée aux
résultats de la métallisation sur type P. Puis, la troisième partie traitera de la métallisation sur type
N.
4.4.1 Présentation des structures TLM
Les structures TLM sont divisées en 2 parties. Les TLM à motifs carrés sont des structures
dont les électrodes sont carrées. La méthode d’extraction est différente de celle des motifs ronds
qui sera présentée dans un deuxième paragraphe [LAZA 02], [DASC 88]. Entre deux plots
métalliques, une tension est appliquée et le courant est mesuré. Ainsi, les lignes de courant se
ferment dans la couche étudiée. La structure peut être décrite sous la forme d’un ensemble de
résistances placées en série proportionnelles à la résistance carrée qui permet de caractériser le
semi-conducteur. De plus, des résistances sont placées en parallèles entre elles, elles sont
proportionnelles à la résistance spécifique de contact (figure 155).
Pierre BROSSELARD ″Conception d’interrupteurs en SiC″ Thèse INSA de Lyon CEGELY -2004-
119
Chapitre 3 :
4 : Technologie
4.4.1.1 TLM carré
La structure TLM carrée est de la forme de celle représentée par la figure 156.
I
L
V(d)
α'rc
αR
L
d
Métal
figure 155 : Schéma électrique
figure 156 : Structure TLM de principe avec paramètres
équivalent de la couche de SiC
pour la détermination rc et R…
La distribution du potentiel est donnée par la relation (8) :
Φ (x) = I.R .
L T cosh(x / L T )
.
L sinh(L / L T )
(8)
où LT est la longueur de transfert qui est définie par :
LT 2 =
rc
R
(9)
La tension obtenue entre 2 plots métalliques situés à une distance d est :
V ( d ) = 2Φ ( L ) + IR
d
L
(10)
Si nous considérons le cas où LT << L, la résistance déduite de la mesure courant tension entre
deux électrodes distantes de ‘d’ chacunes est égale à :
L ⎞
⎛d
R = R ⎜ +2 T ⎟
L
L ⎠
⎝
(11)
Dans le plan R en fonction de d, l’ensemble des points mesurés (quatre d’après la figure 155) forme
une droite. Le coefficient directeur de la droite est
R
R LT
et l’ordonnée à l’origine est 2
.
L
L
Avec la relation(9), la résistance spécifique peut être définie.
4.4.1.2 TLM ronds
La figure 157 illustre le motif TLM rond avec le paramètre D variable et D1 fixe. Ces motifs
présentent l’avantage de ne pas nécessiter une gravure de confinement des lignes de courant
comme pour les motifs carrés. En effet, comme les plots métalliques sont ronds, les lignes de
courant sont radiales.
Pierre BROSSELARD ″Conception d’interrupteurs en SiC″ Thèse INSA de Lyon CEGELY -2004-
120
Chapitre 3 :
4 : Technologie
D1
D
Métal
figure 157 : Structure TLM à motifs ronds
L’expression du flux est similaire à l’expression (8). Ainsi, en faisant l’approximation que
D/LT > 8 [MARL 82], [SPIE 97], l’expression de la résistance mesurée est :
R=
⎛ 1 1 ⎞⎞
R ⎛ ⎛D⎞
⎜⎜ ln ⎜ ⎟ + 2L T ⎜ +
⎟ ⎟⎟
2π ⎝ ⎝ D1 ⎠
⎝ D D1 ⎠ ⎠
(12)
De plus, si D est très grand devant D-D1, l’expression (12) devient :
L ⎞
⎛ D − D1
R=R ⎜
+2 T ⎟
L ⎠
⎝ 2πD
(13)
Ainsi, la même méthode d’extraction peut être employée que précédemment. Après avoir
répertorié les différents types de structures, les résultats de résistances sont présentés dans la
partie suivante.
4.4.2 Résultats expérimentaux
Les résultats de mesures des structures TLM vont se diviser en deux parties. D’un point de
vue travaux de sortie, le nickel est un des métaux les mieux adaptés pour faire des contacts
ohmiques sur type N. La formation de siliciure se fait de façon homogène à l’interface SiC/Ni.
Pour le type P, c’est l’aluminium qui est le plus adapté mais par contre, la formation de siliciure
est difficile et se fait de façon irrégulière à l’interface SiC/Al [CHOY 97]. Tout d’abord, le contact
ohmique sur type P va être élaboré suivi du contact sur type N.
4.4.2.1 Contact de type P
Un premier échantillon a été dédié aux essais de métallisation en vue de réaliser un contact
ohmique sur le type P avec un alliage Al/Ni où l’épaisseur d’Al est égale à celle de Ni (300 nm).
Le tableau 31 récapitule les résultats de résistance spécifique et de résistance carrée. De plus, les
échantillons ont subi un recuit post-métallisation afin de rendre ohmique le contact car les
mesures réalisées après recuit ont montré des contacts de type redresseur. Dans la littérature, les
résistances spécifiques sont de l’ordre de 10-6 Ω.cm2 à 10-4 Ω.cm2, selon le dopage de la couche et
la nature du métal [Choy].
Pierre BROSSELARD ″Conception d’interrupteurs en SiC″ Thèse INSA de Lyon CEGELY -2004-
121
Chapitre 3 :
4 : Technologie
Echantillons
H0939-05 F2
ρc [Ω.cm2]
R… [Ω]
OK
1,9×10-3
11240
-3
11260
11270
Température [°C]/
Comportement
Temps [s]
Four
950 / 60
H0939-05 F3
1000 / 60
OK
2,8×10
H0939-05 F4
950 / ~90
Disjoncteur off à ~90 s
2,8×10-3
tableau 31 : Récapitulatif des mesures TLM sur type P avec métallisation Al/Ni
Pour le ″TGISL″, la métallisation a été réalisée avec 150 nm d’Al et 120 nm de Ti. Les
paramètres du recuit sont une température de 1000°C et une durée de recuit de 180 s. Ainsi, la
résistance carrée mesurée est égale à 651 Ω et la résistance spécifique est égale à 6,1 10-4 Ω.cm2
[ZORN 03]. Les résultats sont en accord avec les valeurs de la littérature.
Les mesures des structures TLM pour le ″TGIBS″ ont montré que les contacts sur type P ne
sont pas ohmiques. La figure 158 illustre deux exemples de mesure. La caractéristique présente
l’allure d’une diode en direct pour des tensions positives et négatives. La tension de seuil est
supérieure à 1 V. Le schéma électrique équivalent est 2 diodes connectées ″tête bêche″. Afin
d’obtenir des contacts ohmiques, l’échantillon devra subir un recuit post-métallisation dont les
paramètres tels que la durée de recuit, la température et le temps de montée seront justifiés par une
campagne d’essais préliminaires.
Pour le JFET, les mesures de contacts sur type P (contact de grille) montrent un effet
redresseur. La figure 159 illustre les résultats de mesure TLM. L’échantillon a subi un dépôt de Ni
puis un recuit post-métallisation. Le LETI avait réalisé des tests de métallisation dans les mêmes
conditions. La résistance spécifique était de l’ordre de 10-3 Ω.cm2. Deux explications sont
possibles pour ces résultats. D’une part, il y a eu un problème lors de la réalisation ou le contact
n’est pas sur une couche de type P mais sur une couche de type N faiblement dopée.
Pour chaque composant, les mesures TLM montrent que des contacts ohmiques sur du SiC
de type P sont difficiles à obtenir. La partie suivante va illustrer les résultats des TLM sur type N.
Pierre BROSSELARD ″Conception d’interrupteurs en SiC″ Thèse INSA de Lyon CEGELY -2004-
122
4 : Technologie
-3
3x10
-3
2x10
2x10
-3
1x10
1x10
-3
5x10
TLM 1
TLM 2
-3
-4
I [A]
I [A]
Chapitre 3 :
0
0
-4
-1x10
-3
-5x10
-2x10
-3
-1x10
-3x10
-3
-3
-3
-2x10
-3
-2
-1
0
1
2
3
-4
-2
U [V]
figure 158 : Mesure TLM type P du ″TGIBS″
0
U [V]
2
4
figure 159 : Mesure TLM type P du JFET
4.4.2.2 Type N
Des structures TLM ont été réalisées sur du SiC de type N. La métallisation utilisée est une
couche de Ni de 300 nm d’épaisseur. Le tableau 32 regroupe les résultats de mesure des résistances
de contact et carrées. Les résultats sont un peu plus élevés que ceux de la littérature qui sont de
l’ordre de 3¯10-7 Ω.cm2 à 10-6 Ω.cm2.
Echantillons
H0939-05 D3
ρc [Ω.cm2]
R… [Ω]
OK
1,5×10-4
261.5
-4
284
Température [°C]/
Comportement
Temps [s]
Four
902 / 60
H0939-05 D4
1000 / 60
OK
1,7×10
H0939-05 D2
900 / 119
Disjoncteur off à 119 s
7,2×10-5
277
-4
286
348
H0939-05 B4
950 / 60
OK
3,1×10
H0939-05 B3
950 / ~90
Disjoncteur off à ~90 s
3,3×10-5
tableau 32 : Récapitulatif des mesures TLM sur type P avec métallisation Al/Ni
La métallisation du ″TGISL″ a été réalisée avec 20 nm de Ti et 200 nm de Ni. Un recuit a
suivi la métallisation. La température était de 1000°C pendant une durée de 180 s. La résistance
spécifique est de 2,3¯10-3 Ω.cm2. La résistance carrée est égale 163 Ω [ZORN 03]. La résistance
est un peu plus élevée que les échantillons tests car le dopage est plus faible pour le ″TGISL″
7,7¯1016 cm-3 contre 5¯1019 cm-3 pour les échantillons tests.
Pour le ″TGIBS″, des mesures sur motifs TLM ont permis de montrer un contact ohmique.
La résistance spécifique de contact est comprise entre 3¯10-3 et 10-2 Ω.cm2. Ces résultats n’étant
pas très bons il a été demandé de refaire la métallisation de cet échantillon.
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123
Chapitre 3 :
4 : Technologie
Des mesures TLM ont été réalisées sur des échantillons de JFET. Un exemple est illustré
par la figure 160. Avec la méthode des TLM motifs carrés, la résistance de contact a été estimée à
3,56¯10-6 Ω.cm2. Elle est tout à fait en accord avec les valeurs de la bibliographie.
175
-5
2
rC = 3,56 10 Ω.cm
LT = 4,86804 µm
Rˆ = 150,22 Ω
125
100
75
50
mesure
modélisation
25
0
0
50
100
150
S. SCHARNHOLZ 02/07/2004 fig64.ORG
Resistance R [Ω]
150
200
Distance de contact d [µm]
figure 160 : Caractéristiques électriques motifs TLM pour JFET
Cette partie a permis d’illustrer les valeurs de résistances de contact. Pour le SiC de type N,
tous les contacts sont ohmiques avec des valeurs variant de 3,6¯10-6 Ω.cm2 (pour le JFET) à 10-2
Ω.cm2 pour le ″TGIBS″. Pour le type P, les contacts ne sont pas tous ohmiques notamment pour le
″TGIBS″. Sinon, les valeurs se situent autour de 10-3 Ω.cm2. Des travaux importants doivent être
réalisés sur la métallisation, en terme d’ohmicité des contacts sur type P.
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124
Chapitre 3 :
5 : Conclusion
5 Conclusion
Ce chapitre est très orienté technologie. Pour chaque composant, le déroulement
technologique a été présenté. Il nous a semblé essentiel de le faire car, en cas de
dysfonctionnement du composant, il faut se pencher sur la technologie pour trouver la faille
éventuelle. Quelques étapes technologiques ont nécessité un développement supplémentaire
notamment la gravure et la métallisation pour le ″TPISL″. Ces étapes ne sont pas encore
totalement optimisées mais ce travail a permis de développer de nouvelles collaborations pour la
technologie. Les analyses de dopage de la poche sont primordiales pour la compréhension du
fonctionnement du composant en régime bloqué et pour la justification de la tenue en tension. Du
travail reste encore à faire pour améliorer les différentes étapes technologiques pour la gravure et
la métallisation.
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125
Chapitre 4 : Caractérisation
électrique des composants
Pierre BROSSELARD ″Conception d’interrupteurs en SiC″ Thèse INSA de Lyon CEGELY -2004-
127
Chapitre 4
1 : Introduction
1 Introduction
Ce chapitre va illustrer la caractérisation électrique des composants dont les détails de la
fabrication ont été présentés dans le chapitre précédent. Pour le thyristor, deux régimes de
fonctionnement nous intéressent, le direct bloqué et le mode passant. Deux bancs de
caractérisation électrique ont été développés à cet effet. L’explication des résultats s’appuiera sur
des analyses réalisées au cours ou après la fabrication des composants présentée dans le chapitre
précédent. De plus, quelques simulations supplémentaires tenant compte de la technologie et des
analyses physico-chimiques (épaisseur de gravure, épaisseur d’oxyde, dopage …) permettront de
confronter les résultats expérimentaux et de simulation.
La première partie fera l’objet de la description des montages électriques utilisés pour la
caractérisation électrique. Ces montages ont été développés au sein du ″CEGELY″. De plus, un
banc de commutation sur charges résistives a été adapté au thyristor. Les propriétés de blocage du
thyristor-GTO ont été utilisées afin d’éviter l’utilisation d’un circuit d’aide à la commutation.
En deuxième partie de ce chapitre, les caractérisations électriques du thyristor gravé ISL et
IBS seront présentées. A partir de ces résultats, des conclusions et des perspectives seront déduites
pour la réalisation d’un prochain thyristor.
Le ″TPISL″ est une variante du thyristor gravé. Ainsi, la troisième partie va présenter les
résultats de caractérisation électrique du ″TPISL″. Une synthèse des résultats des différents
thyristors fera l’objet de la fin de cette partie.
La quatrième partie du chapitre présentera les performances électriques du JFET. La
démarche sera la même que précédemment, à savoir, l’analyse des différentes étapes
technologiques pour expliquer les éventuels défauts.
Les perspectives des différentes études sur le thyristor seront présentées dans la cinquième
partie de ce chapitre.
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129
des différents types de composants
2 Récapitulatif des différents types de composants
2 : Récapitulatif
des
Etapes technologique
Enchaînement
périphérique
Protection
Lieu de fabrication
étapes technologies.
- métallisation anode
- métallisation gâchette
- métallisation anode
- métallisation gâchette
- métallisation (A. et G)
- passivation
- métallisation (A et G)
- implantation JTE
- gravure mesa
- reprise d’épitaxie
- implantation P+ anode
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130
- sur-métallisation
- passivation secondaire
- métallisation (source et grille)
- passivation primaire (oxyde)
- implantation JTE
- gravure mesa
- gravure grille
- gravure canal
MESA/JTE
LETI
JFET
- implantation N+ gâchette
MESA/JTE
“TPISL“
ISL
Planar
tableau 33 : Récapitulatif des différents composants caractérisés dans ce paragraphe
- passivation
- implantation JTE
- implantation JTE
- passivation
- gravure mesa
- gravure mesa
- gravure mesa
- gravure anode
MESA/JTE
“TGIBS“
- gravure anode
MESA/JTE
“TGISL“
“TGISL“
IBS
- gravure anode
MESA
ISL
ISL
Gravé
THYRISTOR
Le tableau 33 récapitule les différents types de composants en fonction de leur lieu de fabrication, de leur type de protection et du déroulement des
Chapitre 4
Chapitre 4
3 : Description
des bancs de mesure
3 Description des bancs de mesure
Cette partie est dédiée au développement ou à l’adaptation des bancs de mesures pour la
caractérisation électrique des composants. Pour l’ensemble de la thèse, quatre montages ont été
utilisés. Le développement et l’adaptation ont porté sur trois d’entre eux qui feront l’objet des
trois premières parties. Le quatrième banc est un développement informatique pour le pilotage de
plusieurs alimentations de tension et courant en même temps.
3.1 Développement d’un banc 12,5 kV
Ce montage s’articule autour d’une alimentation 12500 V/100 mA de marque FUG. Pour
ces calibres de tension, des règles de sécurité sont à respecter. Lors du test d’un composant, si le
dispositif est détruit pour une tension donnée, deux cas de figure peuvent se produire. Soit, le
circuit est ouvert et à ce moment là, les différents appareils de mesure sont naturellement
protégés. Soit le composant se comporte comme un court-circuit. Ainsi, il faut protéger la source
de tension et les appareils de mesure. Une protection simple est d’ajouter une résistance en série
avec le dispositif à tester afin de limiter le courant. La résistance doit pouvoir supporter la pleine
puissance, c’est à dire une tension de 12500 V pour un courant de 100 mA soit une puissance de
1,25 kW si la résistance de charge est égale à 125 kΩ. Des résistances ″cernet haute impédance″
sont utilisées à cet effet. Elles permettent de pouvoir travailler sous haute tension (15 kV cc). Pour
le montage, il a été choisi d’utiliser 7 résistances de 3 MΩ chacune. Ainsi, le courant limité en
court-circuit est de 0,6 mA. Afin de limiter la puissance dissipée dans le composant sous test nous
considérerons un critère d’arrêt de la caractérisation à un niveau de courant de 1 µA sous
polarisation. La chute de potentiel aux bornes de la résistance est de 21 V. Lors du développement
du pilotage de ce banc de test, il a été tenu compte des résistances pour la “mesure“ de la tension.
A cet effet, l’alimentation étant pilotable par bus GPIB, la tension enregistrée est celle délivrée
par la source diminuée de la chute de potentiel aux bornes des résistances, qui devient non
négligeable à partir de 1 µA. Ainsi, nous n’avons pas utilisé de voltmètre. Par contre la mesure du
courant est assurée par un pico-amperemètre. La figure 161 illustre le montage complet. Par la
suite, ce banc sera nommé FUG du nom de la source de tension. Il servira à tester les composants
en mode bloqué uniquement. Ces tests nécessitent l’utilisation de liquide à forte constante
diélectrique tels que le GaldenTM ou le FluorinertTM. Ces liquides fluorés jouent le rôle de
passivant secondaire et limitent le claquage dans l’air. Pour la mise en conduction du thyristor, un
second montage a été développé et fait l’objet de la partie suivante.
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131
Chapitre 4
3 : Description
R
E
C
G
A
pA
des bancs de mesure
C
G
V
0
Traceur Boîte de
commande
A
pA : picoamèremètre
DAT : Dispositif A Tester
figure 161 : Schéma électrique du banc de test 12,5
figure 162 : Schéma électrique du banc de mise en
kV ″FUG″
conduction du thyristor ″cond″
3.2 Développement du banc de mise en conduction pour le
thyristor
L’idée principale pour le développement de ce banc était de pouvoir caractériser en
conduction le thyristor avec le traceur TEKTRONIX 370 (figure 162). Le traceur se décompose
en deux parties. D’une part, le signal de puissance qui peut être de type continu (positif ou
négatif), sinusoïdal redressé (positif ou négatif) ou sinusoïdal. D’autre part, un signal de
commande peut être délivré sous forme de courant ou de tension pulsée. Ce genre d’appareil peut
être utilisé pour tracer des réseaux de Kellog’s pour un transistor en réglant le nombre
d’impulsions de commande.
Pour le banc, la configuration de l’onde utilisée est de type sinusoïdale redressée négative
50 Hz. En effet, le thyristor est polarisé négativement entre cathode et anode. Ainsi, l’anode doit
se trouver à la masse car la commande de gâchette est référencée par rapport à l’anode (une seule
jonction entre anode et gâchette). Le signal est redressé car le composant a un comportement
asymétrique (tension de blocage en direct supérieure à la tension en inverse).
Pour le circuit de commande, une carte a été développée et mise dans un boîtier. Le signal
d’entrée, issu du traceur, est une impulsion de tension d’amplitude 2 V. Le but de ce boîtier est de
générer le signal de gâchette qui doit être un courant négatif. La figure 163 illustre une
représentation temporelle de la tension aux bornes du thyristor, du courant principal et du courant
de gâchette. Les trois paramètres réglables pour le courant de gâchette sont représentées par la
figure 163
(retard, durée et amplitude IG). Le courant de gâchette est compris entre – 20 et – 3 mA
pour une durée réglable de 0 à 10 µs.
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132
Chapitre 4
Tension, Courant [U.A.]
3 : Description
Ianode
retard
0
durée
IG
Tension
blocage
Tension en
mode passant
0
des bancs de mesure
5
10
Temps [ms]
15
20
figure 163 : Représentation idéale de VAK, IA et IG en fonction du temps
Le signal de commande est appliqué toutes les deux alternances, le retard peut être compris
entre 0 et 5 ms. Ainsi, la deuxième alternance permet de montrer que le thyristor a un régime de
blocage. La valeur du courant principal (Ianode) est fixée par la tension délivrée par le traceur et sa
résistance interne. Cette résistance peut varier selon le calibre en tension et en puissance du
traceur. Ce montage permet la caractérisation des composants en régime de conduction sous
pointes c’est à dire sans la mise en boîtier.
Un troisième banc est développé pour caractériser les temps de commutation des dispositifs
et sa description fait l’objet de la partie suivante.
3.3 Présentation du banc de caractérisation en commutation des
composants
Ce banc fait l’objet depuis de nombreuses années de développements pour la caractérisation
en commutation des composants. Ce montage est aujourd’hui entièrement automatisé. Pour
caractériser le thyristor, une platine dédicacée a été développée. Les moyens de commande de la
source de tension et d’acquisition des données sont utilisés.
Une source de tension fixe la tension de blocage aux bornes du thyristor (figure 164). La mise
en conduction se fait par un courant de gâchette négatif de 20 mA. La durée de l’impulsion est
comprise entre 0,8 et 11,5 µs. Le temps au bout duquel l’impulsion de courant positive est
appliquée pour l’ouverture du thyristor est égal à 40 µs. En effet, le thyristor est bloqué grâce à sa
fonction GTO en appliquant un courant de gâchette positif de 80 mA La durée de cette impulsion
est réglable entre 0,8 et 11,5 µs. Le niveau du courant d’anode est fixé par la résistance de charge
(Rcharge). Deux configurations sont possibles avec Rcharge égale à 680 Ω ou 3,9 kΩ. La mesure du
Pierre BROSSELARD ″Conception d’interrupteurs en SiC″ Thèse INSA de Lyon CEGELY -2004-
133
Chapitre 4
3 : Description
des bancs de mesure
courant principal se fait à l’aide d’une sonde placée sur la borne positive de la source de tension.
La référence de l’oscilloscope se fait sur l’anode du thyristor. Le courant est calculé à partir de
cette mesure et de la résistance Rcharge. La mesure de la tension VAK se fait entre l’anode qui est la
référence de l’oscilloscope et la cathode. Ainsi, deux sondes de mesures sont nécessaires pour la
caractérisation dynamique. La première se situe au potentiel positif de la source de tension et la
seconde au potentiel de la cathode.
Rcharge
SMU A
K2410
1A
Commande
courant
+
-
A G
C
SMU
236
0,1 A
figure 164 : Schéma électrique du banc de
figure 165 : Schéma électrique du banc de
commutation du thyristor
caractérisation du JFET
Pour réaliser la caractérisation des thyristors, un fil de connexion a été déposé sur les
contacts. Ainsi, se termine la présentation du développement des différents montages pour le
thyristor.
3.4 Développement d’un banc pour la réalisation du réseau de
Kellog’s du JFET
La caractérisation en mode direct du JFET sera réalisée à l’aide des deux sources de
tensions de type ″SMU″ (Source Meter Unit). Elles présentent l’avantage d’être commandable par
un ordinateur via le bus GPIB. De plus, elles possèdent un ampèremètre intégré qui permet la
mesure du courant. Seul un développement logiciel a été nécessaire pour ce banc. La répartition
des SMU n’a pas été faite au hasard, elle a tenue compte du fait que le courant de commande était
beaucoup plus faible que le courant principal. La figure 165 illustre le schéma électrique du
montage expérimental.
Après avoir fait une présentation des différents montages développés ou adaptés pour les
composants à tester, la caractérisation va être abordée.
Pierre BROSSELARD ″Conception d’interrupteurs en SiC″ Thèse INSA de Lyon CEGELY -2004-
134
Chapitre 4
4 : Caractérisation
thyristor gravé
4 Caractérisation thyristor gravé
Cette partie est dédiée aux caractérisations électriques des thyristors gravés ISL et IBS. Une
grosse partie du travail repose sur le régime bloqué du thyristor. Avant de passer en détails les
résultats électriques, les différentes protections périphériques réalisées pour le thyristor gravé sont
rappelées sur la figure 166.
Anode
P+ Gâchette
J1
N
J2
J3
Anode
P+ Gâchette
J1
N
J2
N
PP
Substrat N
Cathode
+
J3
Substrat N+
Cathode
a
PP
b
figure 166 : Coupe des thyristors pour 2 protections périphériques mesa (a) et mesa/JTE (b)
Le plan de cette partie s’articule autour de la mise en conduction des différents thyristors.
Puis en seconde partie, c’est le régime direct bloqué qui est présenté. La troisième partie montrera
des résultats de caractérisations dynamiques du thyristor.
4.1 Mise en conduction
Les composants caractérisés dans ce paragraphe font partie de la catégorie des ″TGISL″. La
figure 167
illustre les résultats de caractérisation électrique. On obtient une densité de courant de
l’ordre de 250 A.cm-2 sous une tension de 13 V. La durée de l’impulsion de gâchette (0,55 µs) est
très faible devant le temps de conduction du thyristor ce qui implique que le courant de gâchette
n’a pas besoin d’être maintenu pour assurer la conduction du thyristor. La valeur élevée de cette
tension provient de la mauvaise qualité des contacts qui sont très résistifs. Le but de ces
caractérisations électriques est de montrer la valeur maximale du courant traversant le thyristor.
La figure 168 illustre la mise en conduction des “TGISL“. Le but de la caractérisation de ces
composants est uniquement de montrer la mise en conduction. C’est la raison pour laquelle la
densité de courant est seulement de 2,6 A.cm-2 sous 4 V. Le courant de maintien (IH) est de l’ordre
de 2 mA.
Pierre BROSSELARD ″Conception d’interrupteurs en SiC″ Thèse INSA de Lyon CEGELY -2004-
135
Chapitre 4
4 : Caractérisation
341
1,5
0,0
0
5
10
15
Ianode [A]
0,010
2,6
0,005
1,3
-2
-2
Ianode [A]
114
Thyristors protégés par mesa
IG = 2,5 mA pendant 1,5 ms
Janode [A.cm ]
0,5
Janode [A.cm ]
227
3,9
0,015
IG = 9 mA pendant 0,55 µs
1,0
thyristor gravé
0
0,000
0
0
UAC [V]
10
20
30
40
50
UAC [V]
figure 167 : Caractérisation électrique en conduction
figure 168 : Caractérisation électrique en conduction
des thyristors gravés fabriqués par l’ISL
des thyristors gravés fabriqués par l’ISL
La figure 169 illustre les résultats de la mise en conduction des thyristors ″TGIBS″ protégés
par mesa. Ici un seul composant est caractérisé et il représente la tendance des différents
composants de l’échantillon. Pour une tension à l’état passant égale à 10 V, la densité de courant
égale 260 A.cm-2. Globalement, la chute de potentiel est beaucoup plus élevée pour le ″TGIBS″
car les contacts (anode et cathode) ne sont pas ohmiques comme il a été montré dans le chapitre
300
0,2
0,0
0
200
100
20
40
60
0
80
UAC [V]
300
T40
200
T90
100
Ianode [A]
0,4
IG = 0
IG = - 17,5 mA
pendant 12 µs
Janode [A.cm-2]
Ianode [A]
-2
0,6
Janode [A.cm ]
précédent.
IG = -24 mA
10 µs
0
3
2
1
0
T90
T40
0
5
10
UAC [V]
15
figure 169 : Caractérisation électrique en conduction
figure 170 : Caractérisation électrique en conduction
des thyristors gravés protégés par mesa fabriqués par
des thyristors gravés protégés par mesa/JTE fabriqués
IBS
par IBS
La caractérisation électrique “TGIBS“ protégé par mesa/JTE est représentée par la figure 170.
La tendance est toujours la même pour les différents composants (300 A.cm-2 sous 12 V). En
diminuant la résistance des contacts, la tension à l’état passant en fera autant. Si la résistance à
l’état était passant dûe uniquement à celle de la couche épaisse et peu dopée, la chute de
potentielle serait de 130 V pour une densité de courant de 300 A.cm-2. Ainsi, il y a bien
modulation de la zone de type P-.
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136
Chapitre 4
4 : Caractérisation
0,030
-4
1x10
-5
8x10
Ianode [A]
0,015
Ianode [A]
thyristor gravé
0,000
-0,015
-5
6x10
-5
4x10
-5
2x10
-0,030
-5,0
-2,5
0,0
2,5
5,0
0
-5,0
-2,5
UAG [V]
0,0
2,5
5,0
UAG [V]
figure 171 : Caractéristiques électriques de la jonction
figure 172 : Caractéristiques électriques de la jonction
anode/gâchette du “TGIBS“ protégé par mesa/JTE
anode/gâchette du “TGIBS“ protégé par mesa/JTE
sans état passant
avec état passant
La caractérisation électrique de la jonction anode/gâchette représentée par la figure 171
montre un courant de fuite très élevé. Il semblerait que le contact de gâchette ne soit pas sur du
SiC de type N. Pour un thyristor de surface plus grande commutant, la jonction anode/gâchette a
bien une caractéristique de jonction (figure 172). Lors de l’étape de photolithographie du niveau de
gravure déterminant la prise de contact de gâchette, il se peut que la résine n’ait pas été totalement
éliminée sur les zones à graver. Ainsi, la gravure de SiC n’a pas été réalisée sur toutes les zones
désirées. Par conséquent, la gâchette ne se situe pas sur du SiC de type N. Cette hypothèse sera
justifiée en éliminant la métallisation complète et en mesurant la marche au profilomètre. Cette
mesure n’a pas encore été faite.
4.2 Blocage du thyristor
Cette partie est dédiée à la détermination de la tenue en tension des thyristors gravés. Pour
ce type de composant, il existe deux régimes pour lesquels le thyristor a une tension de blocage.
Lors du chapitre 2, seul le régime direct bloqué du thyristor a été optimisé. La tension VAK est
déterminée positivement. C’est le montage ″FUG″ qui a été utilisé à cet effet. Cette partie va se
décomposer en trois parties. Un premier lot de ″TGISL″ protégés par mésa/JTE a été caractérisé et
les résultats seront confrontés à ceux du ″TGIBS″ possédant la même protection périphérique. Des
simulations permettront d’expliquer les différences de résultats et de proposer des solutions pour
la nouvelle fabrication de composants. La deuxième partie traitera des ″TGISL″ protégés par mesa
et EGR (Etch Guard Ring). La profondeur de gravure pour la protection périphérique et
l’épaisseur de l’oxyde de passivation ont évolué selon les échantillons. De même que pour la
partie précédente, les résultats expérimentaux seront confrontés avec la simulation et par la suite
un bilan sur le thyristor gravé sera dressé.
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137
Chapitre 4
4 : Caractérisation
thyristor gravé
4.2.1 Thyristor protégé par mesa/JTE
Cette partie présente les caractéristiques électriques au blocage des thyristors protégés par
mesa/JTE. Deux lots ont été fabriqués dans des lieux différents avec des matériaux de
caractéristiques techniques très voisines.
échantillon n°1
échantillon n°2
Q = - 10
0
200
400
600
800
12
cm
-2
1000
Ianode [A]
Ianode [A]
-5
1x10
-6
1x10
-7
1x10
-8
1x10
-9
1x10
-10
1x10
-11
1x10
-12
1x10
-13
1x10
1x10
-7
1x10
-8
1x10
-9
1x10
-10
1x10
-11
1x10
-12
1x10
-13
composant n°1
composant n°2
12
-2
12
-2
Qit = -2 10 cm
Qit = -3 10 cm
0
U AC [V]
1000
2000
3000
4000
UAC [V]
figure 173 : Caractéristiques courant tension au
figure 174 : Caractéristiques courant tension du
blocage du "TGISL" protégé par mesa/JTE
"TGIBS" protégé par mesa/JTE
La figure 173 illustre les caractéristiques électriques des "TGISL". La tension de blocage est
très faible de l’ordre de 600 V. Après analyse du déroulement technologique, des soupçons se sont
portés sur la formation de la poche. En effet, les résultats des SIMS ont montré que la
concentration de la JTE était beaucoup trop élevée. Ainsi des simulations ont été réalisées avec le
profil SIMS des dopants de la poche et les résultats montrent une bonne corrélation avec les
mesures expérimentales. Ainsi lors de la réalisation du "TGIBS", une attention toute particulière a
été de rigueur pour l’implantation de la poche.
La figure 174 montre que la tenue en tension des “TGIBS“ est bien plus élevée que celles des
“TGISL“. Les résultats des analyses SIMS de la concentration de la poche ont été présentés au
cours du chapitre3 et sont en accord avec le dopage demandé lors de la fabrication des
composants. Ainsi, la performance moyenne des “TGISL“ était bien dû à la dose trop élevée dans
les poches. En simulation, la tension de blocage des “TGIBS“ est égale à 6 kV. Or les
caractéristiques électriques de la figure 174 montrent une tenue en tension de l’ordre de 3500 V.
Pour corréler les résultats de simulations et expérimentaux, un seul paramètre a été pris en
compte, la densité de charges à l’interface SiC/SiO2.
Les simulations peuvent indiquer des éléments de réponse sur la densité de charges à
l’interface SiC/SiO2. Pour le "TGISL“, la densité serait de 1012 cm-2 et pour le TGIBS, elle serait
comprise entre 2 et 3×1012 cm-2. Entre les deux thyristors, l’ordre de grandeur de la densité de
charges est le même, elle varie légèrement car la nature de l’oxyde est différente et la préparation
de la surface est différente. Pour le “TGIBS“, l’oxyde est de type LTO (Low Temperature Oxide).
Pour le “TGISL“, nous n’avons aucun renseignement précis sur la nature, notamment, s’il y a eu
Pierre BROSSELARD ″Conception d’interrupteurs en SiC″ Thèse INSA de Lyon CEGELY -2004-
138
Chapitre 4
4 : Caractérisation
thyristor gravé
une phase de croissance d’oxyde avant le dépôt. Toutefois, ces résultats sont relativement
satisfaisants car le “TGIBS“ a bénéficié de l’expérience sur le “TGISL“ afin d’améliorer les
résultats. La présence de ces charges négatives à l’interface SiC/SiO2 diminue l’extension latérale
de la zone de charges d’espace ce qui réduit la tenue en tension par rapport à une interface
SiC/SiO2 idéale. En effet, la tension de blocage des “TGIBS“ simulée est égale à 6 kV pour une
interface sans charge au lieu de 3500 V obtenu expérimentalement (figure 174). Une analyse du
même genre va être réalisée dans la prochaine partie sur les résultats du “TGISL“ protégé par
mesa et EGR.
4.2.2 Thyristors gravés protégés par mesa
Cette partie regroupe les résultats des différents thyristors gravés protégés par mesa. Afin
d’éviter de faire un catalogue des résultats, la présentation sera plus orientée sur l'analyse et la
confrontation entre composants avec un seul paramètre variant à la fois. La figure 175 représente
une coupe du thyristor protégé par mesa avec les paramètres utilisés qui sont la profondeur de
gravure (Pgrav) et l’épaisseur de l’oxyde (eSiO2).
Anode
Type P+
Gâchette
Type N
Pgrav
eSiO2
Type PType P
Substrat N+
Cathode
figure 175 : Coupe du thyristor gravé protégé par mesa
Une première série de mesure est présentée par la figure 176 pour le “TGISL“ protégé par
EGR. Le paramètre variant est eSiO2. La profondeur de gravure Pgrav est égale à 1,2 µm.
D’après les mesures expérimentales, la tenue en tension est plus élevée pour les composants
dont l’épaisseur d’oxyde est grande. Cette augmentation est comprise entre 200 et 300 V (figure
176).
En simulation, cet écart est beaucoup plus faible, de l’ordre de 50 V tout au plus pour une
densité de charges de 5×1012 cm-2. L’arrêt de la carctérisation électrique des thyristors possédant
une épaisseur d’oxyde de 0,7 µm est dû à un claquage dans l’air (arcage). Pour l’échantillon n°1,
l’arrêt de la caractérisation électrique est dû à un courant de fuite qui a atteint la limite de 1 µA.
Quand à l’échantillon n°2, la tension de blocage est déterminée avant le claquage dans l’air. Lors
des simulations, le claquage dans l’air n’a pas été pris en compte. C’est pour cela que les résultats
Pierre BROSSELARD ″Conception d’interrupteurs en SiC″ Thèse INSA de Lyon CEGELY -2004-
139
Chapitre 4
4 : Caractérisation
thyristor gravé
expérimentaux sont plus faibles que ceux de simulation. Les résultats présentés sont pour les
composants les plus performants. D’un point de vue statistique, ceci représente 15 % du total des
composants des différents échantillons.
-5
Ianode [A]
1x10
-6
1x10
-7
1x10
-8
1x10
-9
1x10
-10
1x10
-11
1x10
-12
1x10
échantillon n°1
échantillon n°2
Simulation
12
-2
Q = - 5 10 cm
eSiO2 = 1,6 µm
Ianode [A]
-6
1x10
-7
1x10
-8
1x10
-9
1x10
-10
1x10
-11
1x10
-12
1x10
échantillon n°1
eSiO2 = 0,7 µm
0
500
1000
Simulation
12
-2
Q = - 5 10 cm
1500
2000
2500
UAC [V]
figure 176 : Caractéristiques électriques des TGISL pour Pgrav = 1,2 µm
La confrontation entre échantillon de même périphérie mais d’épaisseurs de couche
d’oxyde différentes a mis en évidence que la qualité de l’interface oxyde/semi-conducteur jouait
un rôle important. De plus, l’influence de l’épaisseur de SiO2 a été validée expérimentalement.
La figure 177 illustre les résultats de caractérisation électrique des “TGISL“ protégés par
mesa. Le paramètre qui varie est la profondeur de gravure. La passivation des composants est
réalisée par une couche d’oxyde de 1,3 µm d’épaisseur. Globalement, la tenue en tension
augmente lorsque Pgrav augmente. Cette variation a été montrée et justifiée en simulation dans le
chapitre 2 de ce manuscrit. Expérimentalement, cette tendance est confirmée. Au niveau de la
densité de charges à l’interface SiC/SiO2, il peut être dit qu’elle est la même sur les deux
échantillons. Seul un composant possède une tension de blocage supérieure aux valeurs de
simulation ce qui implique une interface SiC/SiO2 de meilleure qualité ou une modification locale
des caractéristiques du matériau. En conclusion, l’expérience a permis de justifier le sens de
variation de la tenue en tension en fonction de la profondeur de gravure. De plus, une certaine
inhomogénéité de la densité de charges à l’interface SiC/SiO2 a été relevée dans ce cas.
Pierre BROSSELARD ″Conception d’interrupteurs en SiC″ Thèse INSA de Lyon CEGELY -2004-
140
Chapitre 4
4 : Caractérisation
Ianode [A]
Ianode [A]
-6
1x10
-7
1x10
-8
1x10
-9
1x10
-10
1x10
-11
1x10
-12
1x10
-13
1x10
1x10-6
1x10-7
1x10-8
1x10-9
1x10-10
1x10-11
1x10-12
1x10-13
1x10
thyristor gravé
échantillon
Pgrav = 10,3 µm
12
-2
Q = - 2 10 cm
12
-2
Q = - 5 10 cm
-5
échantillon
Pgrav = 6,7 µm
simulation
12
-2
Q = - 5 10 cm
0
1000
2000
3000
4000
UAC [V]
figure 177 : Caractéristiques électriques des TGISL protégés par mesa pour eSiO2 = 1,3 µm
Cette partie a été dédiée à la tenue en tension des thyristors gravés. La réalisation de
composants avec différents paramètres tels que la profondeur de gravure, l’épaisseur d’oxyde a
permis de valider expérimentalement les tendances montrées en simulation. La méconnaissance
de la phase d’oxydation rend plus difficile le travail de corrélation entre les résultats
expérimentaux et de simulation. Toutefois les comparaisons entre simulations et caractérisations
sont assez encourageantes et permettent de valider l’outil de conception qu’est la simulation. La
partie suivante va illustrer la commutation des thyristors.
4.3 Commutation du thyristor
Cette partie est dédiée à la présentation de la caractérisation dynamique des composants.
L’extraction des temps de commutation du thyristor doit être faite à l’aide d’un circuit présentant
le moins d’inductance possible. Or, la caractérisation sous pointes nécessite des fils de longueurs
non négligeable qui impliquent des inductances parasites. Ainsi, les composants doivent être
monter en boitier ce qui nécessite d’épaissir les contacts d’anode et de gâchette. Ce travail a été
réalisé sur un échantillon du “TGISL“ à l’IMTEK de Freiburg. Seuls trois composants peuvent
être caractérisés car la phase de connexion a nécessité de nombreux essais afin d’obtenir une
bonne accroche du fil de lien sur les électrodes.
Pierre BROSSELARD ″Conception d’interrupteurs en SiC″ Thèse INSA de Lyon CEGELY -2004-
141
Chapitre 4
4 : Caractérisation
thyristor gravé
Rcharge
+
-
Commande
courant
A G
C
figure 178 : Schéma du montage électrique permettant la caractérisation dynamique
La caractérisation dynamique du “TGISL“ va être présentée en deux parties. En effet, le
montage possède deux configurations possibles pour la résistance de charge. La première partie
regroupe les résultats pour Rcharge de 680 Ω. La limite en tension est imposée par le niveau de
courant traversant l’anode. Des essais préliminaires ont permis de mettre en avant que le courant
d’ouverture du thyristor injecté à la gâchette doit être seulement deux fois plus faible que le
courant traversant le thyristor. Un courant de gâchette positif a été fixé à 50 mA pour ouvrir le
thyristor. Cette limite est due à la nature de la commande externe employée. Ainsi, le courant de
cathode doit être inférieure à 100 mA. Si la résistance de charge Rcharge est égale à 680 Ω, la
tension de blocage d’alimentation maximale est de 68 V. Le thyristor a été caractérisé pour trois
tensions d’alimentations différentes (30, 50 et 70 V).
figure 179 : Courbes temporelles tension et courant du “TGISL“ pour Rcharge = 680 Ω lors de la fermeture et
l'ouverture
La figure 179 illustre le courant et la tension du thyristor en fonction du temps. Les courbes
sont non bruitées. Globalement le niveau de tension n’a pas d’influence sur le temps de
Pierre BROSSELARD ″Conception d’interrupteurs en SiC″ Thèse INSA de Lyon CEGELY -2004-
142
Chapitre 4
4 : Caractérisation
thyristor gravé
commutation. La tension VAK lors de la conduction du thyristor est de l’ordre de 3,5 V. Ce résultat
est comparable à la tension de seuil du thyristor en simulation qui est égale à 3 V. L’estimation du
temps de mise en conduction se fait à partir d’un grossissement de la figure 179. Un exemple est
proposé par la figure 180. Le temps de mise en conduction est de l’ordre de 750 ns.
figure 180 : Courant d’anode en fonction du temps pour l’extraction du temps de mise en conduction
Le temps de mise en conduction est défini entre l’instant où le signal de commande est
appliqué et l’instant où le courant dans le thyristor est constant. D’après la figure 180, ton est de
l’ordre de 750 ns. Ce temps de commutation ne varie pas en fonction de Valim. Des mesures
complémentaires seraient à réaliser pour des calibres en courant plus élevés (> 500 mA). Une
deuxième campagne de mesures a été réalisée en faisant varier la résistance de charge, elle passe
de 680 à 3900 Ω. Tenant compte des limites de notre banc à ouvrir le GTO ce qui implique un
courant maximal traversant le thyristor de 100 mA, la tension de blocage est au plus égale à 390
V. Or lors de la caractérisation du thyristor pour une tension Valim de 300 V, un petit problème a
été rencontré ce qui a entraîné une détérioration des fils de bonding. Ainsi, seul des
caractérisations pour trois tensions différentes (70, 120 et 190 V) sont représentées. La figure 181
illustre la tension et le courant en fonction du temps pour les trois tensions différentes. Les
courbes ont la même forme que celles de la figure 179. Des pics de sur-tension et sur-courant à
l’allumage peuvent être observés notamment pour Valim faible (70 et 120 V). Ils disparaissent pour
une tension de 190 V car la source de tension est un banc de capacités chargées par une source de
tension Xantrex XKW 300-10 (10 A 300 V).
Pierre BROSSELARD ″Conception d’interrupteurs en SiC″ Thèse INSA de Lyon CEGELY -2004-
143
Chapitre 4
4 : Caractérisation
thyristor gravé
figure 181 : Courbes temporelles tension et courant du “TGISL“ pour Rcharge = 3,9 kΩ
La figure 182 illustre l’évolution du courant d’anode traversant le thyristor en fonction du
temps pour une tension Valim égale à 70 V. Le temps de mise en conduction du thyristor augmente
quand le calibre en courant augmente. Dans le chapitre 2, des résultats de simulations ont mis en
évidence que c’était la forme du courant de gâchette notamment le dIg/dt et la quantité de charge
apportée à la gâchette (Ig.t) qui influençait le temps de mise en conduction.
figure 182 : Evolution temporelle du courant d’anode pour différentes valeurs Rcharge et Valim = 70 V
Les thyristors gravés “TGISL“ et “TGIBS“ ont été caractérisés ce qui a permis de montrer
les premières caractéristiques électriques. Le tableau 34 regroupe les différents résultats. D’un point
de vue tenue en tension, de bons résultats ont été obtenus pour les protections de type mesa et
Pierre BROSSELARD ″Conception d’interrupteurs en SiC″ Thèse INSA de Lyon CEGELY -2004-
144
Chapitre 4
4 : Caractérisation
thyristor gravé
mesa/JTE. D’après les résultats de simulations, la protection mesa/JTE est plus intéressante car
elle ne nécessite pas une profondeur de gravure importante (de l’ordre de 3 µm) par rapport à 10
µm pour la protection mesa. Cette tendance se confirme par l’expérience car les résultats obtenus
par simulation coïncident avec celle-ci.
Noms
Vbo [V]
Jon / Von
ton [ns]
TGISL mesa
4000
2,6 A.cm-2
750
4V
TGISL mesa/JTE
800
TGIBS mesa/JTE
3600
300 A.cm-2
-
12 V
tableau 34 : Récapitulatif des caractéristiques électriques obtenus pour les différents types de thyristor gravé.
La caractérisation électrique a permis d’illustrer quelques caractéristiques du thyristor. Des
densités de courant importantes supérieures à 300 A.cm-2 ont été obtenues mais sous des tensions
relativement élevées (> 10 V). Ce dernier point sera à améliorer en se focalisant sur les problèmes
de métallisation sur le SiC de type P.
La dernière partie de ce paragraphe a permis de chiffrer le temps de mise en conduction du
thyristor. Ces premiers résultats permettent de montrer expérimentalement que le SiC est un
candidat sérieux au développement de composants de puissance mais il reste encore du travail à
faire pour améliorer les performances.
Pierre BROSSELARD ″Conception d’interrupteurs en SiC″ Thèse INSA de Lyon CEGELY -2004-
145
Chapitre 4
5 : Caractérisation
thyristor planar
5 Caractérisation thyristor planar
La réalisation des thyristors gravés a permis de développer les différentes étapes
technologiques à Aachen [ZORN 03] et chez IBS. La grosse difficulté rencontrée a été de réaliser
la métallisation de la gâchette en fond de gravure. Afin de remédier à ce genre de problème, une
structure a été proposée dont les électrodes d’anode et de gâchette sont sur le même plan.
La réalisation de ces composants est toujours en cours. Pour le “TPIBS’, la caractérisation
électrique de ce composant ne sera pas présentée car l’échantillon se trouve toujours en phase de
fabrication.
La caractérisation électrique des “TPISL“ se résume au mode direct bloqué car l’étape de
métallisation n’a pas été optimisée. En fait, un problème persiste du point de vue de l’adhésion du
métal sur SiC. La moitié des dispositifs de l’échantillon présente cette anomalie. La proposition
retenue a été de caractériser les thyristors au blocage en attendant d’optimiser la phase de
Ianode [A]
métallisation.
1x10
-5
1x10
-6
1x10
-7
1x10
-8
1x10
-9
1x10
-10
1x10
-11
1x10
-12
0
200
400
600
UAC [V]
figure 183 : Caractéristiques courant tension au blocage du "TPISL" protégé par mesa/JTE
L’ensemble des thyristors possédant du métal sur les contacts a été caractérisé. La figure 183
illustre la caractéristique électrique de quatre “TPISL“ possédant la meilleure tenue en tension. La
tension de blocage atteint seulement 600 V au lieu des 5 kV voire 7,8 kV (valeur de simulation).
Ces faibles valeurs de tenue en tension ne s’expliquent pas seulement par l’absence de passivant
car la caractérisation a eu lieu en présence de FluorinertTM. Des photographies ont été prises au
microscope à balayage électronique (MEB) de l’échantillon processé juste après l’étape de
gravure profonde. Un exemple est illustré par la figure 184. La profondeur de gravure mesurée à
l’aide d’un profilomètre se situe autour de 7 µm. Au pied du flanc de gravure, des sur-gravures de
Pierre BROSSELARD ″Conception d’interrupteurs en SiC″ Thèse INSA de Lyon CEGELY -2004-
146
Chapitre 4
5 : Caractérisation
thyristor planar
SiC apparaissent, elles sont appelées “trenching“. L’épaisseur d’aluminium consommée est égale
à 1 µm par rapport à la couche d’origine qui est égale à 2 µm d’épaisseur. Lors de la gravure du
SiC, des particules chargées sont accélérées et bombardent le flanc de gravure. Sous certaines
conditions, il est possible que l’angle du flanc favorise le rebond de ces ions qui entraîne un
bombardement supplémentaire au pied du flanc de gravure. Ce phénomène engendre l’apparition
de sur-gravure au pied de la gravure. Une description complète de ce mécanisme est illustrée dans
[PLAN 94] et [LANO 97]. Ce “trenching“ est à l’origine de la mauvaise performance de ces
composants en terme de tenue en tension.
figure 184 : Photo MEB du “TPISL“ après gravure mesa
En conclusion, la gravure profonde de SiC n’est pas encore optimisée vis-à-vis du
trenching. De nouveaux essais sont en cours avec l’utilisation de nouveaux masques telles que Cr
ou Ni [ZORN 03] et des premiers résultats ont été présentés dans la partie dédicée à la gravure du
chapitre 3. L’étape de métallisation est en cours d’optimisation. Une fois le contact ohmique
obtenu, des travaux de sur-métallisation puis de bonding seront développés sur cet échantillon.
Pierre BROSSELARD ″Conception d’interrupteurs en SiC″ Thèse INSA de Lyon CEGELY -2004-
147
Chapitre 4
6 : Caractérisation
électrique du JFET
6 Caractérisation électrique du JFET
Plusieurs plaquettes contenant des JFET en SiC ont été livrées au CEGELY pour la
caractérisation électrique. Globalement, les résultats sont identiques pour l’ensemble des plaques.
Dans ce document, une seule plaque sera prise comme exemple. Elle est référencée XL0990-02R1 par le LETI. Les caractéristiques matériaux de cet échantillon sont regroupées dans le tableau
35.
Nom plaquette
XL 0990-02-R1
Epitaxie N-
67 µm 8×1014 cm-3
Pour caractériser les structures tests ou les
JFET, un générateur de tension faisant en
même
-3
office
de
voltmètre
et
1,5 µm 6×10 cm
ampèremètre (SMU) a été utilisé. Les résultats
Epitaxie N
6 µm 3×1015 cm-3
de caractérisations électriques sont classés en
Epitaxie N+
1 µm 8×1018 cm-3
Epitaxie P
18
temps
+
deux parties. Les caractéristiques des motifs
tests sont présentées puis celles des JFET.
tableau 35 : Caractéristiques plaquettes
JFET
6.1 Caractérisation électrique des motifs tests
Des diodes verticales illustrées par la figure 186, ont été réalisées pour tester l’efficacité de la
périphérie. Leurs caractéristiques I(V) sont présentées dans la figure 185. Les résultats montrent
qu’il n’y a pas de jonctions PN. Une première hypothèse est de considérer que le contact de grille
ne se situe pas sur du SiC de type P. La profondeur de gravure est soit trop faible ou trop grande.
Cette partie illustre que la caractéristique électrique de la jonction grille/drain n’est pas celle d’une
jonction (pas d’effet redresseur).
Source
-3
Ianode [A]
2,50x10
-3
1,25x10
diode
diode
diode avec JTE
diode avec JTE
P
TypeP
+
+
Grille
Type N Type P+
JTE
0,00
Anode
P+
JTE
TypeN
Type N+ : substrat
-3
-1,25x10
Drain
-3
-2,50x10
-5,0
.
Type N+
Grille
Anode
-2,5
0,0
2,5
UAC [V]
figure 185 : I(V) diodes bipolaires
5,0
P+
figure 186 : Schéma structure JFET
Pierre BROSSELARD ″Conception d’interrupteurs en SiC″ Thèse INSA de Lyon CEGELY -2004-
148
Chapitre 4
6 : Caractérisation
électrique du JFET
6.2 Caractéristiques électriques du JFET
Deux groupes de caractérisation sont réalisés. Tout d’abord, une caractérisation sourcedrain est illustrée par la figure 187, une valeur de la résistance RDSON a pu être estimée et elle est
égale à 500 Ω dans le meilleur des cas. Puis les résultats IG en fonction de VGS montre un court
circuit métallique parfait entre grille et source car une résistance de quelques ohms a été mesurée
(cf. figure 188). Les deux paliers sont dûs à la limite en courant imposé par la source de tension.
Une mauvaise séparation de la métallisation des plots source et grille est probablement à l’origine
de ce défaut.
0,015
0,10
0,005
ID [A]
IG [A]
0,05
C4
C5
C8
0,010
champ C5
champ C6
champ C7
champ C8
0,00
-0,05
0,000
-0,005
R = 500 Ω
-0,010
-0,10
-0,015
-5,0
-2,5
0,0
2,5
-4
5,0
VGS [V]
-2
0
UDS [V]
2
4
figure 187 : ID en fonction de VDS
Source
Type N+
Type N
Type P
Grille
+
Métal
SiO2
figure 188 : IG en fonction de VGS avec schéma
illustrant le court-circuit source/grille
L’interrupteur n’étant pas commandable, il a été demandé au LETI d’éliminer le court
circuit métallique entre grille et source. Le moyen, le plus simple est d’éliminer la passivation qui
se trouve en dessous de la couche de métal. La structure est représentée comme telle par la figure
188.
Ainsi, la métallisation des plots source et grille n’est pas éliminée. Cette expérience est basée
sur le principe du lift off. Les JFET ont de nouveau été caractérisés. Le court circuit métallique
entre grille et source a bien été éliminé mais reste ohmique (figure 189). Il n’y a, de plus, toujours
pas de profils de jonction entre grille et source (figure 190). Le JFET ne peut pas être bloqué.
Pierre BROSSELARD ″Conception d’interrupteurs en SiC″ Thèse INSA de Lyon CEGELY -2004-
149
Chapitre 4
6 : Caractérisation
électrique du JFET
-3
4x10
0,010
C4
C5
C8
-3
0,005
ID [A]
IG [A]
2x10
0
R = 471 Ω
-3
-2x10
0,000
-0,005
R = 1 kΩ
-3
-4x10
-2
-1
1
2
-0,010
-5,0
-2,5
0,0
2,5
5,0
UDS [V]
Source
Source
Type N+
Type N
Type P
0
UGS [V]
Type N+
Type N
Grille
Grille
Type P+
+
Source
Type N+
Type N
Type P+
Grille
figure 189 : IG en fonction de VGS après élimination
figure 190 : ID en fonction de VDS après élimination
passivation avec schéma de la structure après
passivation avec schéma des structures dont la grille
élimination du court-circuit
est non contactée sur le P+
Une analyse SIMS de la JTE a été présentée dans le chapitre 3 de ce document. Elle a été
réalisée sur un bord de plaque et elle a mis en évidence un dopage beaucoup trop élevé de celle-ci.
De plus, une deuxième analyse a été réalisée sous le contact de grille et elle met en évidence que
l’électrode de grille est bien connectée sur le SiC de type P ce qui contredit l’hypothèse présentée
auparavant. La nature du contact n’a pas pu être déterminée car sur cet échantillon, il n’y a pas de
structures TLM. Quelques caractéristiques de composants sont présentées ci-dessous.
Pierre BROSSELARD ″Conception d’interrupteurs en SiC″ Thèse INSA de Lyon CEGELY -2004-
150
6 : Caractérisation
8x10
-3
6x10
-3
4x10
-3
2x10
-3
électrique du JFET
-5
8x10
-5
4x10
Igrille [A]
Igrille [A]
Chapitre 4
0
-5
-4x10
0
-5
-10
-5
0
5
-8x10
-5,0
10
UGS [V]
-2,5
0,0
2,5
5,0
UGD [V]
figure 191 : Caractéristiques I(V) de la jonction
figure 192 : Caractéristiques I(V) de la jonction
grille/source
grille/drain
La figure 191 illustre la caractéristique électrique de la jonction grille/source. Un effet
redresseur est observé mais en inverse le courant traversant la jonction est très élevée de l’ordre de
0,5 mA sous 10 V. L’effet transistor peut maintenant avoir lieu mais auparavant une
caractéristique de la jonction grille/drain est représentée par la figure 192. Cette jonction
responsable de la tenue en tension, présente un courant de fuite élevé et il est difficile d’observer
une caractéristique de diode de puissance.
La figure 193 représente un réseau de Kellog’s du JFET. La tension grille/source est comprise
entre -50 V correspondant au régime bloqué du transistor et 0 V en mode passant. Un effet
transistor peut être observé car pour une tension VDS de 10 V, le courant est égal à 15 mA en
mode passant et 3 mA pour le mode bloqué. Sous polarisation nulle, le courant de fuite est plus
élevé lorsque la tension de commande est négative car la jonction grille/source possède un courant
de fuite élevé. Les caractéristiques électriques observées sont très en dessous de celles attendues
(tension de blocage 8 kV) et la tension bloquée est de 50 V.
Pierre BROSSELARD ″Conception d’interrupteurs en SiC″ Thèse INSA de Lyon CEGELY -2004-
151
Chapitre 4
6 : Caractérisation
électrique du JFET
0,015
VGS = 0 V
VGS = -5 V
VGS = -10 V
VGS = -20 V
VGS = -30 V
VGS = -50 V
ID [A]
0,010
0,005
0,000
0
2
4
6
8
10
VDS [V]
figure 193 : Caractéristiques I(V) du JFET pour différents VGS
6.3 Conclusion et perspectives de l’étude du JFET
Les résultats électriques du JFET ne sont pas du tout ceux attendus. Des analyses SIMS
sont à réaliser sur différentes plaques en différents lieux (bord et centre de plaque). Ce travail doit
permettre de déterminer si l’électrode de grille se trouve ou non sur du SiC de type P. La dernière
caractérisation a mis en évidence que la grille était connectée au bon endroit. Mais ce cas est
particulier car il se trouve sur un bord de plaque.
De plus, la concentration des JTE devra être déterminée. Si elle est de l’ordre de grandeur
des résultats illustrés dans le chapitre 3, quelques 1019 cm-3 par rapport à 1017 cm-3 (valeur
demandée) alors le travail sera à refaire complètement. Si tel est le cas, des modifications
nécessaires sont à apporter. La réalisation des composants a été très difficile d’un point de vue
lithographique car la surface n’était pas plane.
C’est pourquoi, il est proposé une nouvelle structure qui est représentée par la figure 194. Les
électrodes de source et grille se trouvent sur le même plan. Quelques simulations ont été réalisées
en tenant compte des paramètres optimisés pour la structure tels que l’épaisseur et le dopage de la
couche N, la largeur du canal, le dopage de la couche P+. Avec les paramètres énoncés sur la figure
194,
la tenue en tension du JFET est de 8,7 kV pour une tension VGS de -80 V. En direct, la densité
de courant est de 150 A.cm-2 sous une tension VDS de 100 V. Les paramètres ne sont pas du tout
optimisés mais sur le principe cette structure pourrait répondre en partie au cahier des charges
(tenue en tension 5000 V, densité de courant à l’état passant 2000 A.cm-2). D’un point de vue
Pierre BROSSELARD ″Conception d’interrupteurs en SiC″ Thèse INSA de Lyon CEGELY -2004-
152
Chapitre 4
6 : Caractérisation
électrique du JFET
technologique, l’alignement du masque pour la réalisation du caisson N+ de source sera très
important pour les caractéristiques électriques du composant.
figure 194 : Structure JFET planarisée
La structure de la figure 194 est présentée avec une protection de type JTE. Les simulations
ne prennent pas en compte les problèmes liés à la périphérie. La réalisation technologique d’un
point de vue lithographique, de cette structure est beaucoup plus simple du fait de la surface plane.
La nature de la couche P+ est différente selon les JFET. Elle est déterminée par épitaxie puis le
canal est défini par gravure (c.f. étape n°1 du JFET). Pour cette nouvelle structure, la couche P+
est définie par implantation ionique. Or la profondeur de jonction désirée est de 2 µm ce qui est
irréalisable par des implanteurs ioniques possédant des énergies classiques (200 – 400 keV) mais
réalisable pour des énergies d’implantation supérieures au MeV. Cette partie a permis de proposer
des solutions ou alternatives pour la continuité du travail sur le JFET. Cette même démarche est
entreprise dans la partie suivante concernant le thyristor.
Pierre BROSSELARD ″Conception d’interrupteurs en SiC″ Thèse INSA de Lyon CEGELY -2004-
153
Chapitre 4
7 : Perspectives
de l’étude sur le thyristor en SiC
7 Perspectives de l’étude sur le thyristor en SiC
Tout au long de ce travail, deux problèmes ont été rencontrés :
•
La réalisation de lithographie sur des surfaces non planes
•
L’optimisation de la gravure
Le premier point a été résolu en partie avec le développement du thyristor à électrodes coplanaires. Néanmoins, la lithographie après gravure reste difficile à cause du flanc de gravure. En
effet, l’adhésion de la résine sur le flanc peut poser problème mais ceci peut être résolu en
utilisant de la résine de forte épaisseur.
La quatrième partie de ce chapitre a montré l’impact d’une gravure de mauvaise qualité sur
la tenue en tension. Compte tenu, de ces deux difficultés, une nouvelle structure a été imaginée,
elle est représentée par la figure 195.
G
JTE :
type N
G
Anode
0,5 P+
µm
Type N
J1
3 µm
60 µm
J3
1 µm
J2
Type P- : 1015 cm-3
Type P : 5 1017 cm-3
Substrat N+ : 5 1018 cm-3
Cathode
figure 195 : Nouvelle structure thyristor planar
L’originalité de cette structure réside dans la nature de la couche de gâchette (type N) qui
est réalisée par implantation ionique profonde. Il est nécessaire d’utiliser de l’implantation sous
forte énergie car l’épaisseur de cette couche est de l’ordre de 3 µm. Un profil d’implantation
représenté par la figure 196, a été obtenu avec le logiciel de simulation SRIM. Pour l’anode de cette
nouvelle structure thyristor, le profil est identique à celui de “TPISL“.
Des simulations électriques sont réalisées pour déterminer la tension de blocage d’une telle
structure. Elles ne prennent pas en compte les problèmes liés à la périphérie. Ainsi, la tenue en
tension en volume est égale à 7683 V. Elle est identique à celle de la diode formée par la jonction
J2 .
Pierre BROSSELARD ″Conception d’interrupteurs en SiC″ Thèse INSA de Lyon CEGELY -2004-
154
Chapitre 4
-3
Concentration [cm ]
7 : Perspectives
1x10
20
1x10
19
1x10
18
1x10
17
1x10
16
1x10
15
1x10
14
de l’étude sur le thyristor en SiC
Anode
Gâchette
-
Epitaxie N
0
2
4
6
8
Profondeur [µm]
figure 196 : Profil de concentration de l’anode, gâchette et de l’épitaxie N-
Les deux solutions proposées pour continuer le développement des interrupteurs haute
tension en SiC nécessitent l’utilisation de l’implantation à forte énergie. La structure thyristor
nécessite un développement supplémentaire car la jonction J1 est déterminée par deux zones
implantées. En SiC, quelques travaux d’implantation d’Al ont eu lieu pour des énergies allant
jusqu’à 2 MeV [MORV 99]. Des travaux préliminaires devront être développés sur des structures
tests pour optimiser le profil de gravure obtenu par implantation ionique sous fortes énergies et
estimer les caractéristiques en direct de cette jonction. Le LAMEL de Bologne (Italie) possède un
implanteur qui permet de travailler sous des énergies au plus égales à 4 MeV. En France, le
laboratoire PHASE de Strasbourg ainsi que l’IN2P3 d’Orsay possèdent des accélérateurs Van de
Graff pouvant atteindre des énergies de 4 MeV. Néanmoins, le développement des structures
possédant des gravures comme protection tels que le thyristor planar ne doit pas s’arrêter et il doit
passer par une amélioration de la gravure d’une part en optimisant la gravure avec un bâti RIE et
d’autre part en développant la gravure dans un bâti à haute densité (ICP).
Pierre BROSSELARD ″Conception d’interrupteurs en SiC″ Thèse INSA de Lyon CEGELY -2004-
155
Conclusion
Conclusion
Ce travail de thèse s’articule autour des trois domaines du composant de puissance, la
conception, la fabrication et la caractérisation électrique. Après une brève introduction sur
l’apport du SiC pour les composants de puissance et leurs applications, un travail de conception a
été présenté. Il se base sur l’état de l’art des composants de puissance SiC ou Si et sur l’utilisation
d’un logiciel de simulations des dispositifs à semi-conducteur nommé MEDICITM. Un thyristor
planar et un JFET basé sur la technique de reprise d’épitaxie, ont été conçus lors du travail de
thèse et les résultats ont été présentés au cours du chapitre 2. Cette conception a tenu compte des
possibilités et des limites technologiques des centres technologiques impliqués dans la réalisation
de ces composants.
La phase de réalisation du composant est non négligeable en terme de temps, d’imprévus et
de limites des équipements. Pour la réalisation du thyristor planar en collaboration avec l’ISL
(“TPISL“), des développements technologiques ont eu lieu notamment en terme de gravure et de
métallisation. Les composants réalisés par la société IBS sont les tous premiers produits par cette
société. Durant la période de la thèse, IBS a dû développer et optimiser la gravure du SiC.
Aujourd’hui, les premiers substrats de 3’’ de diamètre arrivent sur le marché mais le coût étant
très élevé (30 k€ pour deux plaques de 2’’ de diamètre), il a été décidé de réaliser les composants
sur des quarts de tranche de 2’’ de SiC. Par conséquent, les équipements doivent permettre de
travailler avec des échantillons de faible taille. La mise en place de cette nouvelle technologie un
peu différente de celle du silicium nécessite des équipements non utilisés pour la fabrication en
grande série. Ainsi, la technologie sur SiC est coûteuse en temps par rapport au silicium.
La phase de caractérisation des composants a suscité des adaptations et développements de
bancs de caractérisation spécifiques. Tout d’abord, les thyristors gravés “TGISL“ont été
caractérisés. Le développement de ces composants a été réalisé lors de travaux antérieurs [Zorn
04], [Arss 02] pour la conception. En mode passant, la densité de courant est de l’ordre de 300
A.cm-2 sous 10 V. Des tenues en tension de 4 kV ont été obtenues avec la protection de type mesa.
Ces premiers résultats ont permis de valider notre outil de conception à travers les résultats de
caractérisation. De plus, à travers ces résultats, un nouveau jeu de masques a été développé en
tenant compte des difficultés rencontrées lors de la réalisation des “TGISL“. La fabrication de ces
nouveaux thyristors gravés a été effectuée en collaboration avec la société IBS. Les résultats de
caractérisations électriques ont permis de valider la protection mesa/JTE jusqu’à une tension de
3,5 kV, valeur jugée très satisfaisante vis-à-vis de la littérature. Cette structure a montré des
Pierre BROSSELARD ″Conception d’interrupteurs en SiC″ Thèse INSA de Lyon CEGELY -2004-
156
Conclusion
limites d’un point de vue technologique notamment en terme de lithographie sur des surfaces non
planes. L’avenir de cette structure sera discuté lorsque la fabrication des thyristors planar sera
achevée.
Le tableau 36 permet de situer la performance électrique de nos thyristors vis-à-vis des
travaux menés par d’autres équipes. La tenue en tension de nos thyristors est en accord avec les
résultats de [CAMP 03]. Par contre en régime de conduction, des progrès sont à réaliser sur la
métallisation afin de diminuer les résistances.
NA+
EP+
NA-
EP-
ND
EN
Vbo
[cm-3]
[µm]
[cm-3]
[µm
[cm-3]
[µm]
[kV]
JAC [A.cm-2] IAC [A]
]
CEGELY
3,6×1017
1
5×1014
35
2×1017
2
4
[CAMP 03]
1017
2
7,4×1014
35
8×1016
2,5
4.02
-
7
-2
10
17
2
5×10
14
50
10
17
2,5
300 A.cm-2 (1,3 A) 13 V
1000 A.cm (40 A) 5 V
tableau 36 : Récapitulatif des caractéristiques électriques les plus performantes des thyristors
Le tableau 37 montre la faisabilité d’un JFET possédant une tenue en tension de 14 kV. Notre
cahier étant de 5 kV, nous n’avons pas jugé d’utiliser une couche plus faiblement dopée et plus
épaisse. En effet, notre composant possède une résistance à l’état passant plus faible à l’état
passant ce qui est plus intéressant en terme de pertes en condcution.
CEGELY
[LI 04-2]
type
ND [cm-3]
EN [µm]
VDSOFF [kV]
JDSON [A.cm-2]
Normally-on
8×1014
60
7,3
1020 (VDS = 100 V)
(VGS = -50V)
RDSon = 98 mΩ.cm2
14
160 (VDS = 50 V) (VGS = 2,75 V)
(VGS = 0 V)
RDSon = 313 mΩ.cm2
Normally-off
5,6×1014
115
tableau 37 : Récapitulatif des caractéristiques électriques simulées les plus performantes des JFET
Les thyristors planar, en cours de fabrication, ont été partiellement caractérisés. Seul le
mode direct bloqué a fait l’objet de résultats car l’étape de métallisation des composants n’est pas
tout à fait terminée. La tenue en tension se situe en dessous de celle espérée mais une défaillance
(état de surface du matériau gravé) a été détectée et des solutions sont en cours de validation. La
réalisation du thyristor a permis de révéler les difficultés technologiques. D’autres thyristors
planar, aussi en cours de fabrication sont attendus car ils présentent l’avantage d’être réalisés avec
une gravure de meilleure qualité et des doses d’implantation des poches variant selon les
échantillons.
Le JFET se trouve être un composant complexe d’un point de vue réalisation technologique
du fait de la non-planarité de la surface et de la technique de reprise d’épitaxie dans le canal. Les
résultats de caractérisation électrique ont mis en avant des défaux de fabrication du transistor. Des
analyses SIMS supplémentaires sont à réaliser afin de définir un plan de travail pour modifier
Pierre BROSSELARD ″Conception d’interrupteurs en SiC″ Thèse INSA de Lyon CEGELY -2004-
157
Conclusion
cette structure. L’enchaînement technologique n’a pas été validé mais un démonstrateur final a été
obtenu. Les étapes innovantes telles que la reprise d’épitaxie formant le canal, ont été validées par
des mesures à l’aide d’une sonde mercure. Les analyses SIMS ont permis de confirmer les valeurs
demandées des épaisseurs et dopages des couches de grille et source.
Des nouvelles structures de thyristor et JFET ont été proposées. L’étape technologique à
développer est la réalisation de jonction profonde à l’aide d’implanteurs travaillant sous des fortes
énergies allant jusqu’à 4 MeV. En parallèle, la métallisation des composants doit faire l’objet d’un
travail complet en vu d’obtenir des contacts ohmiques dont les résistances d’accès seraient les
plus faibles possibles avec la même métallisation sur le SiC de type N et type P. A l’issue, une
sur-métallisation devra être réalisée afin de monter en boîtier les composants. De plus, des travaux
sont en cours en vue d’optimiser l’étape de gravure profonde du SiC à l’aide d’un bâti à plasma
haute densité (ICP).
Aujourd’hui, l’intérêt du carbure de silicium pour les composants de puissance n’est plus à
remettre en cause. La commercialisation des diodes Schottky en SiC a permis de mieux faire
connaître le SiC aux utilisateurs mais son application reste encore limitée du fait de la nonexistence de l’interrupteur associé (MOS ou JFET). Des sociétés telles que Infineon ou Cree
montrent des intérêts pour le développement de cet interrupteur mais ils sont confrontés aux
mêmes problèmes que nous tels que la qualité du matériau limitant la surface des composants et
les difficultés technologiques qui sont liées à la nouveauté du matériau tel que le silicium au début
des années 70. Ainsi, les rendements de fabrication des composants en SiC sont encore trop
faibles pour l’industrialisation de ces produits. Le MOSFET en SiC n’est pas très compétitif en
terme de RDSon car la mobilité dans le canal est très faible du fait de la mauvaise interface
SiC/oxyde. Le transistor JFET SiC est un candidat très sérieux pour le développement mais du fait
que ce transistor est normally-on, les utilisateurs ne sont pas très enthousiastes de l’utiliser car
l’architecture des convertisseurs est à revoir complètement. La recherche sur le SiC a encore de
belles années devant elle et elle profite des travaux sur le silicium pour diminuer le temps de
développement.
Pierre BROSSELARD ″Conception d’interrupteurs en SiC″ Thèse INSA de Lyon CEGELY -2004-
158
Références
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FOLIO ADMINISTRATIF
THESE SOUTENUE DEVANT L'INSTITUT NATIONAL DES SCIENCES APPLIQUEES DE LYON
NOM : BROSSELARD
DATE de SOUTENANCE : 16 décembre 2004
(avec précision du nom de jeune fille, le cas échéant)
Prénoms : Pierre
TITRE : Conception, Réalisation et Caractérisation d’interrupteurs haute tension en carbure de silicium
NATURE : Doctorat
Numéro d'ordre : 04 ISAL
Ecole doctorale : E.E.A.
Spécialité : Dispositifs de l’électronique intégrée
Cote B.I.U. - Lyon : T 50/210/19
/
et
bis
CLASSE :
RESUME :
L’électronique impulsionnelle a connu de grandes évolutions en terme de commutateurs depuis le début des années 70. Jadis, ils étaient de type
mécanique ou à gaz et avec l’avancée de la microélectronique, ils sont à base de matériaux semi-conducteurs. En terme de performances, les
dispositifs à semi-conducteur en silicium sont satisfaisants mais connaissent des limites en terme de rapidité, température de travail et
d’encombrement. Elles sont dues aux caractéristiques physiques du matériau. Le CEGELY conçoit, réalise et caractérise des composants de
puissance en carbure de silicium depuis une dizaine d’année. Le premier dispositif fabriqué au CEGELY avec différentes collaborations a montré
l’intérêt du SiC pour l’électronique de puissance. Aujourd’hui les performances s’améliorent d’année en année grâce aux travaux de plusieurs
équipes de chercheurs dans le monde. Le travail réalisé au cours de cette thèse repose sur la réalisation de démonstrateurs de type thyristor et JFET.
Les caractéristiques électriques souhaitées sont une tenue en tension de 5 kV et un calibre en courant le plus élevé possible. Un transistor de type
JFET a été conçu. Sa réalisation repose sur la maîtrise d’une nouvelle technologie, la reprise d’épitaxie sur surface non plane. Les résultats
électriques ne sont pas ceux attendus mais l’élaboration du JFET a permis de montrer les faiblesses de quelques étapes technologiques et une
nouvelle structure JFET est proposée. En parallèle, une structure thyristor à électrodes co-planaires a été développée. Pour son élaboration, un
premier travail d’optimisation de la gravure et de la métallisation a débuté. Les premiers résultats électriques du thyristor planar montrent une tenue
en tension de 600 V. Un deuxième lot est au cours de fabrication et devrait se terminer très prochainement. Des thyristors à électrodes non coplanaires ont été caractérisés. Ils ont montré une tenue en tension de 4 kV et un courant de 1,3 A sous 13 V. Pour chaque résultat électrique, des
simulations permettent de justifier d’un problème issu de la technologie ou non pris en compte lors de la conception. Les résultats électriques sont en
nette progression mais sont légèrement en dessous de ceux attendus. Les travaux de thèse révèlent un travail important à faire sur la passivation de
composants qui font l’objet d’une thèse débutée depuis un an.
MOTS-CLES : carbure de silicium, protection périphérique, JFET, Thyristor, composants de puissance, SiC-4H
Laboratoire (s) de recherches : CEntre de GEnie de LYon (CEGELY)
Directeur de thèse: Dominique PLANSON
Président de jury :
Composition du jury :
J.P. CHANTE, P. MERLE, J. MILLAN, H. MITLEHNER, D. PLANSON, S. SCHARNHOLZ