Présentation - Polytechnique Montréal

Conception et test d’un VCO en anneau par des
méthodes de test numérique (DFT) et analogique
Présenté par :
R. Chebli et M.F. Navong
Cours ELE6306
TESTS DE SYSTÈMES ÉLECTRONIQUES
Automne 2004
École Polytechnique de Montréal
Département de Génie électrique
1
Plan de la présentation
 I. Introduction
 II. Circuit sous test
 Conception du VCO en anneau
 III. Méthodes de test du VCO en anneau
 IV. Test et résultats
 V. Conclusion
2
Introduction
1
 Un VCO est le module principal utilisé pour créer des horloges
avec une plage fréquentielle qui peuvent aller de quelques Hertz à
plusieurs Gigahertz
 Applications : systèmes de télécommunications, les ordinateurs et
réseaux d’ordinateurs, multimédia, biomédicale, et d’autres
applications analogiques et numériques
 Son importance nécessite l’utilisation d’une technique de test
fiable et efficace pour la détection des fautes
 Dans le cadre de ce projet un VCO en anneau est conçu avec une
large plage fréquentielle pour une application biomédicale
3
2
Introduction (Suite)
 Avantages : faible surface, faible consommation de
puissance, moins de complexité et faible coût par rapport
aux autres types de VCO
 Principe de fonctionnement
 
N
VDD
Ictr
Ictr
Ictr
VoscC g
I ctrl
Vctr1
f osc 
1
2 N
Vctr2
4
3
CIRCUIT SOUS TEST
CONCEPTION DU VCO
 Ajouter une résistance
contrôlable à l'entrée de chaque
étage
N
 
 Augmentation du délai
 Fréquence d'oscillation peut être
changée en variant la valeur de la
résistance RV
f osc 
1/gm
Rv
Vout
Vin
C g (1  g m RV )
gm
gm
2 NCg (1  g m RV )
Rv
Vout
Vin
Cg
Cg
5
CIRCUIT SOUS TEST (Suite)
4
VDD
CONCEPTION DU VCO
IN
 Résistance contrôlable
réalisée avec une porte
de transmission
OUT
 
 Ajout d’une capacité
contrôlable à l'entrée de
chaque étage
C g  CC
gm
Vc
gm
f osc 
2 N (Cg  CC )
VDD
Vp
 Capacité réalisée par
un transistor NMOS
M3
M5
M6
M4
M2
Vn
Vc
Vctr
M1
6
5
CIRCUIT SOUS TEST (Suite)
CONCEPTION DU VCO
 Diagramme bloc du VCO est composé de :
 Cinq étages de cellule
one delay stage
de délai (D1 à D5)
 Buffer
 Diviseur de fréquence
D1
Driving
circuit
D2
D3
QB
D
CLK
Q
D4
D5
H/L
control
Vout
 Multiplixeur
7
MÉTHODES DE TEST
6
 VCO est un circuit analogique
Drain ouvert
 Fautes catastrophiques « hard
Grille ouverte
fault » des courts-circuits ou des
circuits ouvert peuvent engendrer des
Source ouverte
comportements complètement
différents du fonctionnement
Court-circuit grille-source
normal du VCO
Court-circuit grille-drain
 Fautes paramétriques « soft fault »
Court-circuit drain-source
fautes dûes à des déviations des
paramètres du circuits crées par les
variations du processus de
fabrication (W,L,R et C)
8
MÉTHODES DE TEST (Suite)
7
 Méthodes de test d’un oscillateur en anneau :
 Test de courant d’alimentation :
 En mode fonctionnel «Operating Idd Test »
 En mode non-fonctionnel « Non-operating Idd
 VCOBIST
 Méthodes de test numérique (DFT) :
 Test statique avec VCO reconfigurable
 Test dynamique avec VCO reconfigurable
9
MÉTHODES DE TEST (Suite)
8
 Test de courant d’alimentation en mode fonctionnel
«Operating Idd Test » :
 Comparaison du courant RMS de l’alimentation du VCO
fautif avec le courant nominal RMS du VCO correct
Méthodologie
 Injection des fautes catastrophiques et laisser osciller le
VCO pendant quelques microsec
 Faute détectée => valeur RMS de courant proche de
quelques nano ampères
 Faute non détectée => valeur proche de la valeur RMS
nominale dans un intervalle de tolérance de 20%
10
MÉTHODES DE TEST (Suite)
9
 Test de courant d’alimentation en mode nonfonctionnel « Non-operating Idd Test » :
 Comparaison du courant RMS de repos de l’alimentation
du VCO fautif avec le courant nominal RMS du VCO correct
Méthodologie
 Injection des fautes catastrophiques, laisser osciller le VCO
pendant quelques ns et puis ramener le Vctr du VCO à zéro
 Faute détectée => valeur RMS de courant proche de
quelques microampère
 Faute non détectée => valeur proche de la valeur RMS
nominale (quelques nano ampère) dans un intervalle
de tolérance de 20%
11
MÉTHODES DE TEST (Suite)
10
 VCOBIST
 OSC #2 et OSC #1, avec OSC #2 légèrement plus rapide que
OSC #1
Méthodologie
 BIST mesure le temps entre deux fronts d'horloge successifs
 Mesure le nombre de cycle d’oscillation qui se produit avant
que les deux signaux se coïncident
12
MÉTHODES DE TEST (Suite)
11
 VCOBIST
 Diagramme bloc du VCOBIST
13
MÉTHODES DE TEST (Suite)
12
Méthodes de test numérique (DFT)
 Principe est basé sur le concept de reconfiguration, qui consiste
à modifier le VCO afin de le rendre en une structure numérique
pour le mode test
 VCO se compose de trois parties: (i) l’étage d’entrée de
contrôle, (ii) l’oscillateur en anneau et (iii) le buffer de sortie
14
MÉTHODES DE TEST (Suite)
13
Méthodes de test numérique (DFT)
 Méthode propose d'ouvrir la boucle de l’oscillateur
 Ajout deux interrupteurs supplémentaires
 VCO reconfigurable fonctionne comme un oscillateur en
anneau à délai contrôlé (Test = 1) ou comme une série
d'inverseurs (Test = 0)
15
MÉTHODES DE TEST (Suite)
14
Méthodes de test numérique (DFT) :
Test statique avec VCO reconfigurable
 Test dynamique avec VCO reconfigurable
 Méthode de test numérique statique
 Consiste à appliquer un test booléen classique (ou tension
statique), qui permet à vérifier la fonctionnalité logique du circuit
 Avantage :Simple à implémenter et ne nécessite pas
d’équipement de test sophistiqué
16
MÉTHODES DE TEST (Suite)
15
 Méthode de test numérique dynamique
 Basé sur l'évaluation de la propagation de délai des chaînes
d’inverseurs au lieu des tensions statiques
 Consiste à appliquer un signal carré dissymétrique sur l'entrée
des chaînes d’inverseurs et à mesurer le temps au niveau bas du
signal de sortie
 tL(OUT) = tH(IN) + (tLH - tHL)
où tLH et le tHL sont les délais de
propagation dynamique
 Intervalle de tolerance 10%
17
TEST ET RESULTATS
16
 Test fonctionnel
o Caractéristiques transitoires du VCO à la fréquence de 13 Hz et de 407MHz
o Fonction de transfert : fréquence de sortie
en fonction de la tension de contrôle
 Fréquence centrale mesuré est de 225
MHz, correspondant à une tension de
contrôle de 1.5V
18
TEST ET RESULTATS (Suite)
17
 Test numérique statique
 Injection des fautes catastrophiques unitaires dans la chaîne de
cinq inverseurs
 Faute court-circuit est modélisée par un résistance de 100Ω et
la faute de circuit ouvert est modélisée par une résistance de
100MΩ.
 Grille du transistor MOS est modélisée par un interrupteur
19
TEST ET RESULTATS (Suite)
18
 Test numérique statique
20
TEST ET RESULTATS (Suite)
19
 Résultats du test numérique statique
 Application de deux vecteurs de test en entrée du VCO : 0 et 1
logiques
 0 logique correspond à Vss et 1 logique correspond à Vdd
DO
GO
SO
GDS
GSS
DSS
0
1
0
1
0
1
0
1
0
1
0
1
M1
V
N
V
N
V
N
V
V
V
N
N
V
M2
N
V
N
V
N
V
V
V
N
V
N
N
M3
N
V
N
N
N
V
N
N
N
N
N
N
M4
N
V
V
N
N
V
V
V
N
V
V
N
M5
V
N
N
V
V
N
V
V
V
N
N
N
M6
V
N
N
N
N
N
N
N
N
N
N
N
M7
V
N
V
N
V
N
V
V
V
N
N
V
M8
N
V
N
V
N
V
V
V
N
V
N
N
M9
V
V
N
N
N
V
N
N
N
N
N
N
M10
N
V
V
N
N
V
V
V
N
V
V
N
M11
V
N
N
V
V
N
V
V
V
N
N
N
M12
V
N
N
N
N
N
N
N
N
N
N
N
M13
V
N
V
N
V
N
V
V
V
N
N
V
M14
N
N
N
N
N
V
V
V
N
V
N
N
M15
V
V
N
N
N
V
N
N
N
N
N
N
TC 
Nombre _ de _ fautes _ détectées
Nombre _ de _ fautes _ totales
Nombre de fautes totales= 85
Nombre de fautes détectées= 56
TCbooléen = 66%.
V=faute détectée
N=fautes non-détectée
21
TEST ET RESULTATS (Suite)
 Résultats du test numérique statique
o Faute équivalente : Source ouverte M 8-Drain ouvert M 9
20
o Faute non-détectée du court-circuit
drain-source sur le transistor M 9
o Faute détectée court-circuit drain-source M 1
22
TEST ET RESULTATS (Suite)
 Test numérique dynamique
21
 Injection d’un signal carré dissymétrique de fréquence de 1MHz,
avec un niveau haut de 400 ns et un niveau bas 600 ns
 Mesure du paramètre : Temps au niveau bas tL(OUT) du signal de
sortie
 Décision est prise en comparant la valeur mesurée à la valeur
nominale selon un intervalle de tolérance de [-10%,+10%]
tL(OUT) = tH(IN) + (tLH - tHL)
= 400 + (2.4-2.75)
tL(OUT) = 399.65ns
23
TEST ET RESULTATS (Suite)
22
 Résultats du test numérique dynamique
 Test numérique dynamique permet de détecter quelques fautes qui ne
sont pas détectées par le test numérique statique
 Taux de couverture augmente de TCbooléen= 66% à TCdyn= 68%
DO
GO
SO
GDS
GSS
DSS
M1
V
V
V
V
V
V
M2
V
V
V
V
V
N
M3
V
N
V
N
N
N
M4
V
V
V
V
V
V
M5
V
N
V
V
V
N
M6
V
N
V
N
N
N
M7
V
V
V
V
V
V
M8
V
V
V
V
V
N
M9
V
N
V
N
N
N
M10
V
V
V
V
V
V
M11
V
N
V
V
V
N
M12
V
N
V
N
N
N
M13
V
V
V
V
V
V
M14
V
V
V
V
V
N
M15
V
N
V
N
N
N
TC 
Nombre _ de _ fautes _ détectées
Nombre _ de _ fautes _ totales
Nombre de fautes totales = 85
Nombre de fautes détectées = 58
TCdyn=68%
V= faute détectée
N=fautes non-détectée
24
TEST ET RESULTATS (Suite)
23
 Résultats du test numérique dynamique
 Les défauts non-détectés sont des court-circuits drain-source dans
les transistors de contrôle du courant
o Faute non-détectée du court-circuit
drain-source sur le transistor M 9
o Faute détectée de la grille ouverte
sur le transistor M 7
25
TEST ET RESULTATS (Suite)
24
 Test de courant d’alimentation en mode fonctionnel
«Operating Idd Test »
 Les tests ont été effectué sur le VCO en mode normal sans addition
d’interrupteurs comme pour les tests précédents
 La valeur moyenne du courant nominal a été mesuré à la fréquence
centrale de 225 MHz, correspondant à une tension de contrôle de
1.5V
26
TEST ET RESULTATS (Suite)
25
 Résultats du test de courant d’alimentation en mode fonctionnel
 Faute détectée => courant RMS proche de quelques micro ampères
 Faute non détectée => courant RMS proche de courant nominale
dans un intervalle de tolérance de 20%
DO
GO
SO
GDS
GSS
DSS
M1
V
V
V
V
V
V
M2
V
V
V
V
V
V
M3
V
N
V
N
N
N
M4
V
V
V
V
V
V
M5
V
N
V
V
V
V
M6
V
N
V
N
N
N
M7
V
V
V
V
V
V
M8
V
V
V
V
V
V
M9
V
N
V
N
N
N
M10
V
V
V
V
V
V
M11
V
N
V
V
V
V
M12
V
N
V
N
N
N
M13
V
V
V
V
V
V
M14
V
V
V
V
V
V
M15
V
N
V
N
N
N
TC 
Nombre _ de _ fautes _ détectées
Nombre _ de _ fautes _ totales
Nombre de fautes totales = 85
Nombre de fautes détectées = 63
TCIdd = 74%
V= faute détectée
N=fautes non-détectée
27
TEST ET RESULTATS (Suite)
26
 Résultats du test de courant d’alimentation en mode fonctionnel
o Faute non-detectée du court-circuit drain-source sur le transistor M 9
o Faute détectée du court-circuit drain-source sur le transistor M 4
28
COMPARAISON DES TROIS METHODES DE TEST
27
Test statique
• Avantages: simple a implementer
• Inconvenient: l’ajout de composants détériore les performances
du circuit, augmentation de la surface
Test dynamique
• Avantages: détecte les fautes que le test statique ne détecte pas.
• Inconvenient: idem test statique, nécessite des mesures plus
élaboré.
Idd fonctionnel
• Avantages: aucun ajout de composants, pas d’augmentation de
la surface
• Inconvenient: temps de test long
29
CONCLUSION
Taux de couverture des trois
méthodes de test appliquées
au VCO:
28
74
80
70
66
68
60
50
TCbooleen: 66%
40
30
TCdyn:68%
20
10
TCIdd: 74%
0
statique
dynamique
Idd fonctionnel
Cout de test faible
Réduction des temps de test
Mise sur le marché plus rapide
Cout de test d’une puce = 50% du cout total de
production => le choix d’une méthode de test
fiable et efficace est très important
30