Distance en Y [µm] - Les Thèses de l`INSA de Lyon

N° d’ordre 2006ISAL0064
Année 2006
THÈSE
présentée devant
L’Institut National des Sciences Appliquées de Lyon
pour obtenir
LE GRADE DE DOCTEUR
Ecole doctorale : Électronique Électrotechnique Automatique (E.E.A.)
…………………………………………
Spécialité : Génie Electrique
par
Elena Ivanova DIMITROVA – FREY
Ingénieur de l’Université Technique de Sofia
Analyse et modélisation du JFET de puissance
en carbure de silicium en régime statique
Soutenue publiquement le 10 octobre 2006 devant la Commission d’examen
Jury
M.
M.
M.
M.
M.
Gérard ROJAT
Hervé MOREL
Christian SCHAEFFER
Stéphane LEFEBVRE
Stéphane RAËL
Professeur UCB Lyon 1
Directeur de recherche CNRS
Professeur INP Grenoble
Maître de conférence HDR ESCPI CNAM
Maître de conférences Green – INPL
Président
Directeur de thèse
Rapporteur
Rapporteur
Examinateur
Cette thèse a été préparée au Laboratoire CEGELY (Centre de Génie Electrique de Lyon)
UMR n° 5005 de l’INSA de Lyon, Futur Laboratoire Ampère.
2005
SIGLE
ECOLE DOCTORALE
M. Denis SINOU
Université Claude Bernard Lyon 1
Lab Synthèse Asymétrique UMR UCB/CNRS 5622
Bât 308
Responsable : M. Denis SINOU
2ème étage
43 bd du 11 novembre 1918
69622 VILLEURBANNE Cedex
Tél : 04.72.44.81.83 Fax : 04 78 89 89 14
[email protected]
ECONOMIE, ESPACE ET MODELISATION M. Alain BONNAFOUS
Université Lyon 2
DES COMPORTEMENTS
14 avenue Berthelot
MRASH M. Alain BONNAFOUS
Responsable : M. Alain BONNAFOUS
Laboratoire d’Economie des Transports
69363 LYON Cedex 07
Tél : 04.78.69.72.76
Alain.bonnafous∂ish-lyon.cnrs.fr
ELECTRONIQUE, ELECTROTECHNIQUE, M. Daniel BARBIER
AUTOMATIQUE
INSA DE LYON
Laboratoire Physique de la Matière
Bâtiment Blaise Pascal
M. Daniel BARBIER
69621 VILLEURBANNE Cedex
Tél : 04.72.43.64.43 Fax 04 72 43 60 82
[email protected]
M. Jean-Pierre FLANDROIS
EVOLUTION, ECOSYSTEME,
MICROBIOLOGIE, MODELISATION
UMR 5558 Biométrie et Biologie Evolutive
http://biomserv.univ-lyon1.fr/E2M2
Equipe Dynamique des Populations Bactériennes
Faculté de Médecine Lyon-Sud Laboratoire de Bactériologie BP
1269600 OULLINS
M. Jean-Pierre FLANDROIS
Tél : 04.78.86.31.50 Fax 04 72 43 13 88
E2m2∂biomserv.univ-lyon1.fr
M. Lionel BRUNIE
INFORMATIQUE ET INFORMATION
POUR LA SOCIETE
INSA DE LYON
http://www.insa-lyon.fr/ediis
EDIIS
Bâtiment Blaise Pascal
M. Lionel BRUNIE
69621 VILLEURBANNE Cedex
Tél : 04.72.43.60.55 Fax 04 72 43 60 71
[email protected]
INTERDISCIPLINAIRE SCIENCES-SANTE M. Alain Jean COZZONE
http://www.ibcp.fr/ediss
IBCP
(UCBL1)
7 passage du Vercors
69367 LYON Cedex 07
M. Alain Jean COZZONE
Tél : 04.72.72.26.75 Fax : 04 72 72 26 01
[email protected]
M. Jacques JOSEPH
MATERIAUX DE LYON
http://www.ec-lyon.fr/sites/edml
Ecole Centrale de Lyon
Bât F7 Lab. Sciences et Techniques des Matériaux et des
M. Jacques JOSEPH
Surfaces
36 Avenue Guy de Collongue BP 163
69131 ECULLY Cedex
Tél : 04.72.18.62.51 Fax 04 72 18 60 90
[email protected]
M. Franck WAGNER
MATHEMATIQUES ET INFORMATIQUE
FONDAMENTALE
Université Claude Bernard Lyon1
http://www.ens-lyon.fr/MathIS
Institut Girard Desargues
UMR 5028 MATHEMATIQUES
M. Franck WAGNER
Bâtiment Doyen Jean Braconnier
Bureau 101 Bis, 1er étage
69622 VILLEURBANNE Cedex
Tél : 04.72.43.27.86 Fax : 04 72 43 16 87
[email protected]
MECANIQUE, ENERGETIQUE, GENIE
M. François SIDOROFF
CIVIL, ACOUSTIQUE
Ecole Centrale de Lyon
http://www.lmfa.ec-lyon.fr/autres/MEGA/index.html Lab. Tribologie et Dynamique des Systêmes Bât G8
36 avenue Guy de Collongue
M. François SIDOROFF
BP 163
69131 ECULLY Cedex
Tél :04.72.18.62.14 Fax : 04 72 18 65 37
[email protected]
CHIMIE DE LYON
E2MC
E.E.A.
E2M2
EDIIS
EDISS
Math IF
MEGA
NOM ET COORDONNEES DU RESPONSABLE
Introduction générale
Introduction générale
Dans le domaine de l’électronique de puissance, les dispositifs semi-conducteurs en
carbure de silicium se sont développés pour l’utilisation dans des conditions de haute
température, haute puissance, haute tension et haute radiation. Dans ces conditions, les
matériaux semi-conducteurs classiquement utilisés (notamment le silicium) sont souvent
moins performants. Le carbure de silicium (SiC) possède en effet des caractéristiques en
température et de tenue aux champs électriques bien supérieures au silicium.
Ces
caractéristiques
peuvent
permettre
le
développement
d’améliorations
significatives dans une grande variété d’applications et de systèmes. Les bonnes performances
en tenue en tension peuvent notamment permettre le développement de commutateurs forte
tension pour les applications de distribution d’électricité qui nécessitent des interrupteurs de
forte tension. Les capacités de fonctionnement sous hautes températures peuvent permettre de
développer des convertisseurs fortement intégrés et dans des environnements de hautes
températures comme dans l’aéronautique par exemple, mais aussi des dispositifs innovants
comme des limiteurs de courant. De même, ce matériau semble prometteur dans des
applications haute fréquence comme pour les radars ou les dispositifs de communication
radio-fréquences (RF).
De très grands progrès ont été accomplis pour obtenir des composants de bonne
qualité, il est toutefois nécessaire d’optimiser au mieux les structures et la conception des
composants en carbure de silicium afin de tirer la meilleure partie des qualités du matériau. Le
SiC possède un fort champ critique, il est toutefois nécessaire de veiller à ne pas dépasser les
valeurs maximale de champ électrique dans les structures. Ceci pourra être atteint notamment
en dimensionnant au mieux les protections périphériques des composants.
Analyse et modélisation du JFET de puissance en carbure de silicium en régime statique
Thèse INSA de Lyon – CEGELY
Elena Ivanova DIMITROVA – FREY
1
Introduction générale
Nous allons dans cette thèse regarder dans le premier chapitre les principales
caractéristiques des composants en SiC qui ont été présentés. Nous nous intéresserons plus
particulièrement aux transistors unipolaires de type JFET.
Nous allons notamment dans le deuxième chapitre tenter de comprendre le
fonctionnement d’un JFET présentant la caractéristique de posséder deux canaux dans lequel
le courant devra passer successivement. Ce type de structure semble être celle utilisée par le
fabricant de composants SiCED. Nos études seront basées sur le logiciel de simulation de
dispositifs MediciTMA.
Nous présenterons ensuite dans le troisième chapitre, un modèle de la résistance du
composant en fonction des paramètres physiques et géométriques du JFET. Nous
comparerons nos résultats avec ceux obtenus par le logiciel MediciTMA.
Enfin, nous regarderons dans le quatrième chapitre la tenue en tension en périphérie
des composants de puissance en étudiant plus particulièrement un type de protection
périphérique qui est l’extension latérale de jonction (JTE).
Le JFET est un composant disponible au niveau industriel. De très nombreuses études
ont été lancées mais les modèles simples du JFET ne sont pas adaptables. Ainsi nous voulons
étudier le transistor JFET en mode direct et inverse.
Analyse et modélisation du JFET de puissance en carbure de silicium en régime statique
Thèse INSA de Lyon – CEGELY
Elena Ivanova DIMITROVA – FREY
2
Liste des illustrations et des tableaux
Liste des illustrations et des tableaux
Figure ‎1-1 : Représentation schématique du canal non pincé dans une structure JFET à canal N avec le
sens d’orientation des axes (La structure présente une symétrie verticale. L’origine de l’axe des y est située
en haut du canal.).......................................................................................................................................... 11
Figure ‎1-2 : Symboles du transistor JFET et convention de signes............................................................... 12
Figure ‎1-3 : Répartition des porteurs dans le canal du JFET non polarisé (De chaque côté du canal la
jonction PN crée une zone de charge d’espace) ........................................................................................... 13
Figure ‎1-4 : Conduction par champ électrique (dérive)................................................................................ 14
Figure ‎1-5 : Transistor JFET qui a la même zone de charge d’espace dans la coupe AA′ (a) que la diode
PIN équivalente (b). La différence de potentiel de cette diode est notée [VA – VC ] ..................................... 16
Figure ‎1-6 : a) Deux matériaux de type « p » et « n » sont mis ensemble pour former une jonction ; b) Un
champ électrique E apparaît suite à la nécessité d’aligner le potentiel à travers la jonction ...................... 17
Figure ‎1-7 : Région du canal d’un JFET qui montre la variation de la largeur de la zone de charge
d’espace le long du canal quand la tension de drain est beaucoup plus grande que la tension de source .. 19
Figure ‎1-8 : Structure utilisée pour illustrer la modélisation ohmique dans la caractéristique statique du
canal du JFET. La simulation a été faite avec le logiciel éléments finis Medici pour VDS = 20 V et VGS = 0
V. (La largeur du canal est 2a = 2.6 µm, sa longueur est h=1 µm ; les autres paramètres sont
respectivement b = 0.2 µm et L = 2.6 µm.)................................................................................................... 20
Figure ‎1-9 : ZCE dans un JFET : (a) Régime ohmique : le canal assure la conduction en zone neutre. (b)
sat
Condition de pincement : Quand VDS augmente jusqu’à V DS , les ZCE des deux côtés du canal se
rencontrent au point de pincement pour y=l. (c) En régime de saturation le point de pincement pour y = l′
se déplace vers la source............................................................................................................................... 24
Figure ‎1-10 : Mobilité des électrons dans le canal vertical simulée par Medici........................................... 25
Figure ‎1-11 : Réseau de caractéristiques électriques statiques ID =f(VDS ) à VGS donné d’un JFET canal N
pour Z = 1 µm (2a = 2.6 µm ; h = 1 µm ; VBI = 3 V ; ND=5×1015cm-3, µn = 400 V/cm.s ; VP = 4.81 V ;
on
R DS
= 1.56 Ω ; R0 = 0.14 Ω ; IDSS = 0.725 A ; VT0 = – 2.25 V) avec ses zones de fonctionnement simulé
avec le logiciel éléments finis Medici............................................................................................................ 27
Figure ‎1-12 : Lignes de courant au pincement avec l et l′............................................................................ 28
Figure ‎1-13 : Caractéristique de transfert normalisée d’une jonction abrupte d’un JFET (courbe bleue)
comparée avec la caractéristique racine carrée (courbe rose) .................................................................... 30
Figure ‎1-14 : Caractéristique de transfert du JFET avec l’extraction du paramètre VT0 tracée à partir des
simulations Medici ........................................................................................................................................ 32
Figure ‎1-15 : Modèle statique d’un transistor JFET canal N sur une vue schématique du composant........ 34
Figure ‎1-16 : Caractéristiques I-V calculées à partir des équations SPICE (33) ......................................... 35
Figure ‎1-17 : Réseau de caractéristiques ID = f(VDS) en polarisation inverse tracées à partir des équations
SPICE............................................................................................................................................................ 36
Figure ‎2-1 : Structure schématique du JFET à canal vertical ...................................................................... 44
Figure ‎2-2 : Section transversale schématique du Trench JFET vertical 4H-SiC......................................... 44
Figure ‎2-3 : Section transversale de la structure de base d’un trench JFET vertical 4H-SiC ...................... 46
Figure ‎2-4 : Section transversale du dispositif .............................................................................................. 46
Figure ‎2-5 : (a) ID = f(VDS) pour VGS = 2 V à 25°C pour quatre VJFETs avec différentes tensions de seuil
VT0 ; (b) Caractéristiques de blocage à VGS = – 10 V pour les mêmes dispositifs (A VGS = – 20 V les
dispositifs bloquent 600 V à température ambiante)..................................................................................... 47
Figure ‎2-6 : ID = f(VDS) à VGS = 0 V pour des dispositifs normally-on et quasi-on ...................................... 48
Figure ‎2-7 : Influence de la largeur de la mesa sur le blocage en direct et la résistance spécifique à l’état
passant à température ambiante : la profondeur de la tranchée h est de 3 µm ; l’épaisseur de l’oxyde sur
les côtés TOX = 50 nm et le dopage de la couche épitaxiée ND = 1×1016 cm-3.............................................. 49
Figure ‎2-8 : Représentation schématique d’une demi-cellule d’un VJFET 4H-SiC...................................... 50
Figure ‎2-9 : Section transversale du VJFET ................................................................................................. 50
Figure ‎2-10 : Section transversale de la structure VJFET SiC ..................................................................... 53
Figure ‎2-11 : Section transversale du VJFET SiC......................................................................................... 53
Figure ‎2-12 : Pouces de la source (1.5 µm) du VJFET SiC et la grille P+ implantée [13]........................... 54
Figure ‎2-13 : Section transversale d’un JFET vertical en SiC [39].............................................................. 54
Figure ‎2-14 : Vue de dessus du DI-JFET fabriqué [41]................................................................................ 57
3
Liste des illustrations et des tableaux
Figure ‎2-15 : Section transversale du TI-VJFET [42], [43] ......................................................................... 57
Figure ‎2-16 : Section transversale d’une demi-cellule du nouveau JFET vertical 4H-SiC........................... 60
Figure ‎2-17 : Amélioration de la résistance à l’état passant après réduction du renforcement localisé du
champ aux bords de la grille enterrée........................................................................................................... 60
Figure ‎2-18 : Caractéristiques de sortie du VJFET 1800 V avec une surface active de 4.1 mm2 ................. 61
Figure 2-19 : Structure de base du JFET verticale symétrique utilisée en simulations ................................ 62
Figure 2-20 : Structure du JFET avec une grille enterrée ............................................................................ 62
Figure 3-1 : Structure réelle du JFET……………………………………………………………………………… 96
Figure 3-2 : Composantes de la résistance à l’état passant d’un JFET vertical de puissance ..................... 98
Figure 3-3 : Lignes de courant dans la couche épitaxiée pour VDS = 1 V et VGS = 0 V ................................ 99
Figure 3-4 : Présentation de la résistance trapézoïdale dans le JFET vertical .......................................... 100
Figure 3-5 : Résistance spécifique à l’état passant et tenue en tension pour les transistors de puissance à
grand gap. Les lignes noires et rouges sont les limites théoriques des dispositifs unipolaires en silicium et
4H-SiC respectivement. Les symboles rouges représentent les MOSFETs SiC, les symboles bleus – les
JFETs SiC, les symboles verts – les transistors bipolaires SiC et les symboles noirs – les HEMTs GaN. Les
astérisques indiquent les dispositifs normally-on [20]. Les valeurs des résistances sont présentées dans le
tableau 3-1. ................................................................................................................................................. 103
Figure 3-6 : Géométrie du système modélisé............................................................................................... 106
Figure 3-7 : Schéma électrique équivalent du JFET à deux canaux ........................................................... 108
Figure 3-8 : Détail du canal horizontal....................................................................................................... 109
Figure 3-9 : Extension de la zone de charge d’espace dans la zone N+ du canal horizontal et la zone P+ de
la grille ........................................................................................................................................................ 110
Figure 3-10 : Equipotentielles dans le JFET à VDS = 1 V et VGS = 0 V....................................................... 111
Figure 3-11 : Détail du canal vertical ......................................................................................................... 113
Figure 3-12 : Réseau de caractéristiques pour les différents canaux tracées avec Excel pour 2a = 2.6 µm, h
= 1 µm, b = 0.2 µm, L = 2.6 µm, ND = 5×1015 cm-3, NDD = 1.5×1017 cm-3 : a) Equation (1-18) du chapitre
1 ; b) I D =
2 q N DD µn Z b ⎡
2ε
2
⎛⎜ (V − V + V )3 −
⎢VDS −
BI
GS
DS
2
L
3 q N DD b ⎝
⎣⎢
(VBI
3 ⎤
− VGS ) ⎞⎟⎥ ........ 115
⎠⎦⎥
Figure 3-13 : Détail des différentes parties du canal .................................................................................. 117
Figure 3-14 : Comparaison des résultats avec et sans saturation du canal vertical................................... 119
Figure 3-15 : Comparaison des simulations MEDICI (traits pleins) et du modèle (pointillés) .................. 120
Figure 3-16 : Comparaison des courbes simulées avec Medici (a) et avec le modèle (b) pour différentes
valeurs de longueur du canal horizontal..................................................................................................... 122
Figure 4-1 : Champ électrique et zone de charge espace tronquée dans une diode PN ............................. 149
Figure 4-2 : Différentes protections périphériques : (a) MESA ; (b) électrode (plaque) de champ ; (c)
anneaux de garde ; (d) couche semi-résistive (SIPOS) ; (e) JTE (poche)................................................... 151
Figure 4-3 : Structure schématique d’une protection par JTE .................................................................... 152
Figure 4-4 : Structure 2D du composant protégé par une protection périphérique de type poche (demicellule) avec les noms des différents paramètres géométriques.................................................................. 156
Figure 4-5 : Définitions des points caractéristiques du maillage................................................................ 156
Figure 4-6 : Maillage 2D de la diode protégée par JTE simulée par Medici ............................................. 158
Figure 4-7 : Profil de dopage de l’émetteur (4×1019 cm-3) implanté à partir du logiciel I2SiC .................. 159
Figure 4-8 : Profil de dopants à la jonction (2×1017 cm-3) à partir du logiciel I2SiC ................................. 160
Figure 4-9 : Profil analytique de l’émetteur dopé à 4×1019 cm-3 ................................................................ 160
Figure 4-10 : Profil analytique de la concentration de dopants à jonction dopée à 2×1017 cm-3 ............... 161
Figure 4-11 : Claquage de la diode sans JTE (Emax = 2 MV/cm)................................................................ 162
Figure 4-12 : Profil du champ électrique simulé au claquage (dose 1×1013 cm-2 de la JTE) ..................... 163
Figure 4-13 : Répartition du module du champ électrique entre l’anode et la poche au claquage (6047 V)
pour une dose de la JTE de 9×1012 cm-2. Le champ électrique maximum Em = 2.811 MV/cm. L’abscisse et
l’ordonnée sont exprimées en microns et le module du champ électrique ⏐E⏐ – en V/cm......................... 164
Figure 4-14 : Location du pic du champ entre l’anode et la JTE pour une dose de la poche de 1×1013 cm-2.
Le champ électrique maximum Em = 2.702 MV/cm et la tension de claquage VBR = 6047 V. Les deux axes
sont exprimés en microns et ⏐E⏐ – en V/cm ............................................................................................... 165
4
Liste des illustrations et des tableaux
Figure 4-15 : Répartition du module du champ électrique à l’extrémité droite de la JTE pour une dose de
9×1012 cm-2. La valeur du champ électrique maximum est Em = 2.657 MV/cm. L’abscisse et l’ordonnée sont
exprimées en microns et le module du champ en V/cm ............................................................................... 166
Figure 4-16 : Distribution du module des lignes du champ à l’extrémité de la poche pour une dose
de1×1013 cm-2. Le champ électrique maximum Em = 3.059 MV/cm pour une tension de claquage VBR =
6047 V. les deux axes sont exprimées en microns et ⏐E⏐ – en V/cm .......................................................... 166
Figure 4-17 : Variation de la tenue en tension en fonction de la dose implantée de la JTE avec comme
limite inférieure la diode non-protégée en trait bleu et comme limite supérieure la diode plane parallèle 1D
..................................................................................................................................................................... 167
Figure 4-18 : Influence de la longueur de la JTE sur la tension de claquage pour une diode.................... 168
Figure 4-19 : Influence de la dose de la JTE et de sa longueur sur la tension de claquage ....................... 169
Figure 4-20 : Influence du dopage de la JTE sur la tension de claquage ................................................... 170
Figure 4-21 : Répartition du champ électrique lors du claquage en bord de la zone P+ et de la JTE avec la
limite de la zone de charge d’espace en pointillés rouges pour une tenue en tension de 5447 V avec des
charges d’interface...................................................................................................................................... 171
Tableau 1 : Liste des acronymes utilisés ......................................................................................................... 6
Tableau 2 : Liste des symboles utilisés............................................................................................................ 7
Tableau ‎1-1 : Relation entre le paramètre β et la tension VGS ...................................................................... 35
Tableau ‎1-2 : Paramètres du modèle du JFET.............................................................................................. 36
Tableau ‎2-1 : Paramètres géométriques des VJFETs ................................................................................... 46
Tableau ‎2-2 : Paramètres électriques des VJFETs ....................................................................................... 46
Tableau ‎2-3 : Tableau des résultats en fonction de la tension de seuil [14] ................................................. 49
Tableau ‎2-4 : Relation VT0 = f(ID ) pour VDS = 10 V et VGS = 0 V des dispositifs normally-on à quasi-on
[14]................................................................................................................................................................ 49
Tableau ‎2-5 : Relation linéaire de la tension de seuil VT0 extrapolée pour différentes températures [14]... 49
Tableau ‎2-6 : Tension de grille VGS, tension de drain VDS, densité de courant JDS et résistance spécifique à
on
l’état passant R DS à température ambiante et à 150°C [23]-[27] .............................................................. 52
Tableau ‎2-7 : Résultats électriques pour différentes tensions de grille......................................................... 53
Tableau ‎2-8 : Comparaison des résultats électriques du VJFET présenté par différents auteurs ................ 53
SAT
Tableau ‎2-9 : Influence de la température sur la tension de seuil VT0 (a), le courant de saturation I D et
la résistance à l’état passant (b) ................................................................................................................... 54
Tableau ‎2-10 : Variation de la tension drain-source en fonction de la température .................................... 54
Tableau ‎2-11 : Propriétés du dispositif VJFET 4H-SiC [35] ........................................................................ 56
Tableau ‎2-12 : Variation des paramètres d’optimisation à la tension de blocage en direct......................... 57
Tableau ‎2-13 : Récapitulatif des trench JFET verticaux SiC à deux canaux ................................................ 58
Tableau ‎2-14 : Résultats calculés à partir de la relation entre la tension de blocage [V] et la longueur h et
la largeur 2a du canal [40]........................................................................................................................... 59
Tableau ‎2-15 : Récapitulatif des paramètres électriques du DI-VJFET et TI-VJFET .................................. 60
Tableau ‎2-16 : Paramètres de la couche épitaxiée des VJFETs ................................................................... 61
Tableau 2-17 : Liste des symboles utilisés pour l’analyse et la modélisation de la structure de référence
pour les simulations ...................................................................................................................................... 65
Tableau 3-1 : Meilleures performances pour les dispositifs de puissance à grand gap en ordre augmentant
2
on
des figures de mérite ( V BR / R DS ). Cette figure a un maximum théorique d’environs 2,000 MW/cm2 pour le
4H-SiC. A cause de la modulation de la conductivité dans la couche épitaxiée les transistors bipolaires et
2
on
les JFETs peuvent avoir des valeurs de V BR / R DS supérieures à 2,000 MW/cm2. .................................... 105
Tableau 3-2 : Caractéristiques des deux canaux......................................................................................... 107
Tableau 3-3 : Courant de saturation en fonction de la largeur du canal horizontal calculé avec la formule
du chapitre 1, adaptée du fait de la présence de la ZCE sur le dessus de la puce et du fait que la ZCE ne
s’étend pas exclusivement dans le canal ..................................................................................................... 127
5
Index des abréviations, des acronymes et des sigles utilisés
Index des abréviations, des acronymes et des sigles utilisés
Tableau 1 : Liste des acronymes utilisés
Acronyme
1D, 2D, 3D
BJT
IGBT
JFET
VJFET
DI-VJFET
TI-VJFET
SEJFET
MOS
MOSFET
DMOS
UMOS
SIAFET
HEMT
ZCE
JTE
I-V
Al
B
Si
Ni
AlN
GaN
NO
SiN
SiC
4H-SiC
6H-SiC
SiO2
TiW
FOM
DGD
DGS
RF
SPICE
G
Ox
G
Oy
Signification
2, 3 dimensions, page 20
Bipolar Junction Transistor, page 103
Insulated Gate Bipolar Transistor, page 42
Junction Field Effect Transistor, page 1
Vertical Junction Field Effect Transistor, page 45
Deep-implanted gate Vertical Junction Field effect Transistor, page 56
Trench-implanted Vertical Junction Field Effect Transistor, page 56
Static Expansion channel Junction Field Effect Transistor, page 103
Metal-Oxide Semiconductor, page 30
Metal-Oxide Semiconductor Field Effect Transistor, page 42
Double-diffused MOS, page 103
U-grooves etched gate MOS (Transistor MOS à tranchées), page 103
Static induction Injected Accumulated Field Effect Transistor, page 103
High Electron Mobility Transistor, page 103
Zone de charge d’espace, page 12
Junction Termination Extension, page 9
Current-Voltage (Courant-Tension) page 76
Aluminium, page 44
Boron, (Bore), page 150
Silicon (silicium), page 15
Nickel, page 57
Aluminium Nitride (Nitrure d’aluminium), page 62
Gallium Nitride (Nitrure de gallium), page 44
Nitric oxide (Nitrure d’azote), page 167
Silicon Nitride (Nitrure de silicium), page 167
Silicon Carbide (carbure de silicium), page 1
Polytype du SiC, page 44
Polytype du SiC, page 15
Silicon dioxide, silica (dioxyde de silicium, quartz, silice vitreuse), page 44
Titanium-Tugsten Composites, page 57
Figure of Merit (Figure de mérite), page 104
Diode d’entrée grille-drain, page 34
Diode d’entrée grille-source, page 34
Radio-fréquences, page 8
Simulation Program with Integrated Circuit Emphasis for PC
(programme de simulation pour circuits intégrés), page 33
Silicon Carbide Electronics Development, page 9
Secondary Ion Mass Spectroscopy, page 156
Système international, page 8
Technology Modelling Associates, page 9
Minimal, page 32
Maximal, page 27
Saturation, page 24
Région de type N, page 10
Région de type P+, page 11
Drain, page 12
Grille, page 10
Source, page 10
Direction de l’axe des x, page 20
Direction de l’axe des y, page 20
CEGELY
INSA
CEntre de Génie Electrique de Lyon, page 1
Institut National des Sciences Appliquées, page 1
SiCED
SIMS
S.I.
TMA
min
max
sat
N
P+
D
G
S
3
6
Nomenclature des symboles, des constantes et des notations
Nomenclature des symboles, des constantes et des notations
Tableau 2 : Liste des symboles utilisés
Symbole
Définition
Angle d’épanouissement, page 100
Transconductance, page 33
α
β
ε0
Permittivité diélectrique du vide (ε0=
1
S.I.), page 15
36π .10 9
Unité courante
Degrés (°)
A/V2
8.854178×10–12 F.m-1
Permittivité diélectrique relative du silicium
11.9
ε R6 H − SiC
ε RSiO
Permittivité diélectrique relative du 6H-SiC, page 15
9.72
Permittivité diélectrique relative de l’oxyde
3.9
ε
εSi
εSiC
λ
µn
µnsub
ρ
Ψ(y)
∆Ψdébut
∆Ψmilieu
∆Ψfin
2a
b
E
EG
EMAX
G0
H
h
h0
hε
Permittivité diélectrique absolue d’un matériau (ε = ε0.εr), page 15
Constante diélectrique du silicium
Constante diélectrique du carbure de silicium
Facteur de modulation de la longueur du canal, page 33
Mobilité des électrons, page 14
Mobilité des électrons dans le substrat, page 101
Densité volumique de charges fixes, page 69
Potentiel électrique dans le semiconducteur, page 11
Potentiel électrostatique à y 0.2 µm, page 78
Potentiel électrostatique à y = 0.7 µm, page 78
Potentiel électrostatique à y = 1.2 µm, page 78
Largeur du canal vertical, page 11
Largeur du canal horizontal, page 20
Champ électrique, page 14
Bande interdite
Champ électrique maximum dans le 6H-SiC atteint pour V = VSAT, p. 146
Conductance du canal sans zone de charge d’espace, page 23
Distance entre la zone P+ et le substrat, page 61
Epaisseur du canal vertical P+, page 11
Largeur minimale de passage du courant, page 100
Epaisseur symbolique dans le modèle pour éviter le court-circuit grillesource, page 11
Courant, page 19
Courant drain-source, page 12
Courant du drain maximal, page 47
Courant de saturation de drain, page 27
F.m– 1
10-12 F. m-1
8.85×10-13 F. m-1
V–1
cm2.V–1.s–1
cm2.V–1.s–1
Ω/cm
V
V
V
V
µm
µm
V/cm
3.2 eV
3×106 V/cm
Ω–1
µm
µm
µm
µm
Valeur maximale du courant de saturation du drain, page 27
Courant grille-source, page 12
Courant de saturation grille-jonction, page 37
Courant minimal, page 32
Densité de courant, page 14
Densité de courant de drain, page 51
Densité de courant des électrons, page 14
Epaisseur du canal horizontal, page 20
Epaisseur du substrat, page 101
Concentration d’électrons, page 12
Dopants accepteurs dans les zones P+, page 13
Concentration de dopants dans le canal vertical et la couche épitaxiée, p.11
Dopage de la première couche épitaxiée, page 60
Dopage de la deuxième couche épitaxiée, page 60
Concentration de dopants dans le canal horizontal, page 61
Dopage du substrat, page 101
A
A
A
A
A.cm-2
A.cm-2
A.cm-2
µm
µm
cm-3
(Atomes).cm–3
(Atomes).cm–3
(Atomes).cm–3
(Atomes).cm–3
(Atomes).cm–3
(Atomes).cm–3
ε RSi
2
i
IDS, ID
ID MAX
sat
sat
I DS
, ID
IDSS
IGS, IG
IS
IMIN
J
JD
Jn
L
Lsub
n
NA
ND
ND Epi 1
ND Epi 2
NDD
Nsub
A
A
A
A
7
Nomenclature des symboles, des constantes et des notations
Suite des symboles utilisés
Symbole
P
p
q
R
R0
R0_Vertical
RON
on
R DS
Rcv
Rch
Répi
Rsub
rD
rS
S
T
TOX
UB(y)
V
VA
VC
VBI
VBR, VB
VDS , VD
sat
VDS
VGD
VGS
VP
VS
VSAT
Vth
VT0
VT01
VT02
VT03
W
Wcomp
Wdébut
Wmilieu
Wfin
WN
x
y
Z
Zeffectif
Z1
Z2
Z3
Définition
Unité courante
Puissance, page 97
Concentration des trous, page 12
Charge élémentaire électrostatique, page 14
Résistance de la région linéaire du canal N, page 100
Résistance du canal sans zone désertée, page 23
Résistance du canal vertical pour une épaisseur de 1 cm, page 140
Résistance apparente à l’état passant, page 102
Résistance drain-source à l’état passant, page 25
W
cm-3
1.602177×10–19C
Ω
Ω
Ω
Ω
Ω
Résistance du canal vertical, page 97
Résistance du canal horizontal, page 97
Résistance de la couche épitaxiée, page 97
Résistance du substrat, page 97
Résistance ohmique du drain, page 34
Résistance ohmique de la source, page 34
Surface, page 44
Température, page 48
Epaisseur d’oxyde sur les côtés, page 48
Hauteur de la barrière de potentiel dans la zone de charge d’espace, page 15
Tension électrique aux bornes de la zone de charge d’espace, page 16
Tension appliquée au contact d’anode d’une diode, page 16
Tension appliquée au contact de cathode d’une diode, page 16
Tension de barrière (Potentiel de diffusion), page 16
Tension de claquage, page 31
Tension drain-source, page 11
Tension drain-source à la saturation, page 24
Ω
Ω
Ω
Ω
Ω
Ω
mm2
°C
nm
V
V
V
V
V
V
V
V
Tension grille-drain, page 33
Tension grille-source effective, page 11
Tension de pincement ou tension de perçage, page 22
Tension appliquée à la source, page 11
Vitesse de saturation des porteurs dans le SiC, page 25
Tension de seuil du JFET, page 30
Tension de seuil à VDS = 0 et 27°C (paramètre SPICE), page 27
Tension de seuil obtenue comme l’intersection de la tangente de la courbe
I Dsat = f (VGS ) avec l’axe de VGS, page 32
Tension de seuil (concentration des charges du canal est la même qu’au
départ, mais les porteurs sont de nature opposée), page 32
Tension de seuil obtenue au passage d’une valeur IMIN de courant dans le
canal, page 32
Largeur de la zone de charge d’espace, page 11
Longueur totale du composant en simulation, page 139
Etalement de la zone de charge d’espace à y 0.2 µm, page 74
Etalement de la zone de charge d’espace à y = 0.7 µm, page 74
Etalement de la zone de charge d’espace à y = 1.2 µm, page 74
Epaisseur de la couche épitaxiée, page 185
Axe des abscisses, page 11
Axe des ordonnées, page 11
Profondeur du dispositif en simulation, page 63
Profondeur effective du dispositif, page 63
Etalement de la ZCE sur le côté gauche du canal vertical, page 24
Etalement de la ZCE sur le côté droite du canal vertical, page 24
Augmentation de la ZCE du côté du drain après le pincement, page 24
V
V
V
V
2×107 cm.s–1
V
V
V
V
V
µm
µm
µm
µm
µm
µm
µm
µm
µm
cm
µm
µm
µm
8
Table de matières
Chapitre 1 : Modélisation du JFET
Table de matières
1.
PRINCIPE DU JFET ..................................................................................................... 10
1.1
MODELE STATIQUE .................................................................................................. 13
1.1.1 CARACTERISTIQUE DIRECTE .................................................................................. 13
1.1.1.1 Détermination de la zone de charge d’espace ............................................... 13
1.1.1.2 Calcul du courant .......................................................................................... 18
1.1.1.3 Différents régimes de fonctionnement .......................................................... 23
1.1.2 CARACTERISTIQUES DE SORTIE ID = F(VDS, VGS) .................................................. 26
1.1.2.1 Analyse des résultats obtenus........................................................................ 31
1.1.2.1.1 Caractéristique de transfert..................................................................... 31
1.1.3 LIMITATION DE LA THEORIE IDEALE ...................................................................... 32
1.1.4 IMPLANTATION DU MODELE STATIQUE DANS SPICE ............................................. 33
1.1.4.1 Mode normal ................................................................................................. 33
1.1.4.2 Mode inverse ................................................................................................. 33
2.
CONCLUSION............................................................................................................... 37
REFERENCES BIBLIOGRAPHIQUES............................................................................. 38
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9
Fonctionnement du JFET
1. Principe du JFET
Le transistor à effet de champ (JFET) est un dispositif semi-conducteur qui repose sur
un contrôle du courant de drain à l’aide d’un champ électrique généré par une polarisation
entre grille et source [1]. Il est basé sur l’existence d’un canal conducteur dont la conductance
peut être modulée à l’aide d’une tension appliquée à la grille. Ce type de composant
semiconducteur présente l’avantage de ne faire intervenir qu’un seul type de porteurs dans le
processus de conduction du courant et pour cela il est dit transistor « unipolaire » [2] par
opposition au transistor bipolaire. Pour les JFETs canal N que nous allons utiliser, il s’agit des
électrons.
La Figure 1-1 qui se rapporte au canal d’un transistor à effet de champ de type N [3]
précise les notations et le sens de référence pour l’analyse.
Dans la pratique le canal JFET peut prendre plusieurs formes : vertical, horizontal,
symétrique, asymétrique (oxyde), etc.
Nous allons dans un premier temps étudier une structure générique qui pourra
s’appliquer à plusieurs cas de figure par la suite.
Le schéma présenté ici de la structure générique est un schéma de principe.
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10
Fonctionnement du JFET
Source (VS)
y=0
a–W
+
P
h Grille (V )
GS
Ψ(y)
W(y)
hε
ND
+
P
W(y)
Grille (VGS)
Drain (VDS)
x
a
a
y
Figure 1-1 : Représentation schématique du canal non pincé dans une structure JFET à
canal N avec le sens d’orientation des axes (La structure présente une symétrie verticale.
L’origine de l’axe des y est située en haut du canal.)
Puisqu’on a une symétrie, on ne modélise qu’une seule partie de la structure sachant
que :
hε est une épaisseur très faible, symbolique dans le modèle, pour éviter le
court-circuit grille-source ;
Ψ(y) est le potentiel électrique dans le semi-conducteur le long du centre du
canal.
Pour une pleine utilisation de l’aire de conduction et pour disposer d’une « base »
large et peu dopée indispensable à la tenue en tension pour les composants que nous voulons
étudier, la structure du composant est verticale. En règle générale, le matériau de base est de
type N pour bénéficier de la plus grande mobilité des électrons [4].
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11
Fonctionnement du JFET
Le JFET ici présenté est constitué d’un canal le long duquel peut circuler le courant
[5]. Le canal possède deux contacts ohmiques, l’un qui joue le rôle de cathode (source) et
l’autre – d’anode (drain). La circulation du courant est due à l’application d’une tension
appropriée entre les bornes drain et source du composant. La troisième électrode (la grille)
forme une jonction P-N avec le canal dopé N [5]. Pour contrôler le courant, on va polariser la
jonction grille-source. Une zone de charge d’espace, ZCE, se développera dans la région
faiblement dopée qui sépare les grilles de la couche N en fonction de la tension appliquée [4].
Cette ZCE modulera le passage du courant.
Une polarisation convenable de la grille par rapport à la source permet de contrôler
l’étendue W(y) de la zone de charge d’espace au niveau de la jonction P-N qui modulera la
largeur du canal, 2[a – W(y)], jusqu’à l’annuler (c’est le phénomène de pincement). On peut
donc contrôler la résistance à l’état passant du JFET en jouant sur la largeur du canal c'est-àdire sur l’extension de la zone de charge d’espace dans celui-ci [6]. En appliquant une
polarisation négative sur la grille et une tension de drain positive (pour le JFET canal N) un
courant s’établit du drain vers la source. Le JFET canal P exige des polarités de tension
opposées [3], [6], [7].
Les symboles et la convention de signes pour un transistor JFET canal N et P sont
indiqués à la Figure 1-2.
D
D
ID
VDS
IG
G
VGS
S
Canal N
ID
G
VGS
VDS
IG
S
Canal P
Figure 1-2 : Symboles du transistor JFET et convention de signes
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Fonctionnement du JFET
Pour le JFET de type N le drain est à un potentiel positif par rapport à la source et la
jonction grille-canal est polarisée en inverse pour réduire le courant. Pour le JFET de type P la
flèche change de sens.
Nous allons maintenant présenter les équations qui régissent le fonctionnement du
JFET.
1.1 Modèle statique
Cette partie souligne les aspects de base du comportement d’un transistor à effet de
champ à jonction afin d’obtenir son modèle statique.
1.1.1 Caractéristique directe
1.1.1.1 Détermination de la zone de charge d’espace
La jonction PN de la grille du transistor JFET permet aux porteurs majoritaires de
chacun des deux côtés de diffuser l’un vers l’autre. A cause de la migration dans la jonction
deux zones différentes sont alors observées :
1) Une zone en régime de désertion, la zone de charge d’espace, désertée de porteurs à
cause du champ électrique [8] (zone hachurée sur la Figure 1-1).
2) Une zone neutre [9] disposée entre les deux zones de charge d’espace dans laquelle
passe le courant.
x
y
W
P
p = NA
région neutre
W
N
EG
P
région neutre
ZCE
ZCE
n = ND
Figure 1-3 : Répartition des porteurs dans le canal du JFET non polarisé (De chaque côté du
canal la jonction PN crée une zone de charge d’espace)
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Fonctionnement du JFET
La densité des charges mobiles dans la zone de charge d’espace est négligeable devant
la densité des charges fixes (+ du côté n et – du côté p). On admet qu'il n'y a donc pas de
porteurs mobiles dans la zone de charge d’espace (hypothèse de la zone totalement désertée
de porteurs de charge). Ce qui reste est la zone neutre.
La densité d’électrons dans la zone neutre du JFET est constante et est égale à la
densité de donneurs ND [10]. Sous la condition de faible injection [11] :
(1-1)
n = ND
où :
n et p représentent les densités de porteurs libres [12] ;
ND – la densité de donneurs en [cm-3].
Dans un JFET de type N la condition de faible injection s’écrit comme suit :
(1-2)
p << N D
On peut négliger la concentration des trous dans le mécanisme de conduction [13].
Donc à partir de l’équation de dérive-diffusion, la densité de courant [14] peut être calculée de
la manière suivante :
J = J n = qµn nE
(1-3)
où :
J désigne la densité de courant d’électrons ;
E – le champ électrique ;
µn – la mobilité des électrons ;
q – la charge électronique élémentaire.
E
Figure 1-4 : Conduction par champ électrique (dérive)
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14
Fonctionnement du JFET
L’équation de Faraday se simplifie et le domaine d’étude se réduit à une dimension
aussi :
E=−
∂Ψ ( x, y )
∂x
(1-4)
où Ψ(x,y) désigne le potentiel électrostatique.
La hauteur de barrière de potentiel UB [15] d’une zone de charge d’espace caractérisée
par un dopage ND pour une jonction P+N- asymétrique vaut :
U B (y) =
q N D W (y)
2ε
2
(1-5)
où :
W(y) est la largeur de la zone de charge d’espace à la position y [16] ;
ε = ε 0 .ε R représente la permittivité diélectrique absolue du SiC avec ε0 = 8.85×10-12 F/m ;
ε R6 H − SiC = 9.72 .
Cette expression repose sur l’intégration de l’équation de Poisson avec les hypothèses
simplificatrices suivantes :
Les deux grilles sont identiques et fortement dopées P+ ;
Les jonctions grilles-canal P+N sont supposées planes et abruptes [17]. Les profils de
dopage du SiC sont encore plus abruptes que ceux du Si. Cette hypothèse est donc
satisfaisante ;
Le dopage de la couche faiblement dopée (le canal) est uniforme, ND est constant et
réalisé par épitaxie. Cette hypothèse est également satisfaisante.
La formule (1-5) peut s’écrire également sous la forme suivante [18], [19] :
W (y) =
2ε U B (y)
q ND
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(1-6)
15
Fonctionnement du JFET
Source (VS)
A′′
Ψ(0)=0
P+
Grille (VGS)
Ψ(y)
P+
V
A
UB(y)
A′
Grille (VGS)
y
Drain (VD)
(a)
Anode (VA)
+
P
ZCE
UB(y)
Cathode (VC)
N
(b)
Figure 1-5 : Transistor JFET qui a la même zone de charge d’espace dans la coupe AA′ (a)
que la diode PIN équivalente (b). La différence de potentiel de cette diode est notée [VA – VC ]
La relation entre la différence de potentiel et la hauteur de barrière UB dans la
coupe AA′ de la Figure 1-5a est donnée par la relation classique de la diode PIN équivalente
[20] illustrée sur la Figure 1-5b.
V A − VC = VBI − U B ( y )
(1-7)
où :
VA est la tension appliquée au contact d’anode ;
VC est la tension appliquée au contact de cathode ;
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16
Fonctionnement du JFET
VBI est la tension de barrière (potentiel de construction) qui prend en compte le
potentiel dans les zones semi-conductrices de contact ainsi que les chutes de tension dans le
contact [21], [22] (VBI = const).
a)
p
n
b)
VBI
Figure 1-6 : a) Deux matériaux de type « p » et « n » sont mis ensemble pour former une
jonction ; b) Un champ électrique E apparaît suite à la nécessité d’aligner le potentiel à
travers la jonction
La différence entre la zone de charge d’espace de la coupe AA′ et la diode PIN
équivalente est que la diode possède un contact de cathode. Mais le JFET sur la coupe AA′A′′
possède le même contact de source en A′′. Pour le JFET (1-7) devient (1-8) ce qui permet
d’écrire :
VGS = VG − VS = VBI − U B ( y ) + Ψ ( y ) − Ψ (0 )
(1-8)
où :
Ψ est le potentiel local dans le semi-conducteur le long de la ligne A′A′′ sur la
Figure 1-6a.
La tension Ψ(y) le long de l’ordonnée y dans le canal dépend de la tension VDS ainsi
que de la tension appliquée sur la grille.
A cause de la tension drain-source, il existe dans le canal un potentiel tel que :
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17
Fonctionnement du JFET
Ψ(0) à la source et Ψ(L) = VD au drain. A l’ordonnée y, on a le potentiel : [Ψ(y) – Ψ(0)]. On
choisit Ψ(0) = 0.
De ce fait l'épaisseur W(y) de la zone de charge d’espace n'est pas constante sur la
longueur de la jonction. Elle dépend de la tension inverse dans cette zone, soit [VGS – Ψ(y)]
[23] qui est la différence de potentiel aux bornes de la diode PIN associée (Figure 1-5).
La somme des potentiels de contact est indépendante du courant et des tensions. Une
expression de la largeur de la zone de charge d’espace pourra être établie en fonction de la
tension [VGS – Ψ(y)] en utilisant le potentiel local du canal (voir le chemin le long du trait
mixte AA′A′′ sur la Figure 1-5a). Ainsi de (1-5) et (1-8) nous obtenons [24] :
W (y) =
2ε
(VBI − VGS + Ψ ( y ))
q ND
(1-9)
1.1.1.2 Calcul du courant
Avec une tension VGS arbitraire, la tension entre le canal et la grille est une fonction de
la position « y ». Par conséquent, la largeur de la zone de charge d’espace et donc la section
transversale du canal varient avec la position. La tension le long du canal est plus élevée près
du drain que près de la source dans ce dispositif à canal N. Alors la zone de charge d’espace
est plus large près du drain [7], comme il est montré sur la Figure 1-7.
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18
Fonctionnement du JFET
x
y=0
V=0
h VGS
y
P+
Ψ (y,t)
W(y)a–W(y)
dy
Canal
N
y=h
V = VDS
a
Figure 1-7 : Région du canal d’un JFET qui montre la variation de la largeur de la zone de
charge d’espace le long du canal quand la tension de drain est beaucoup plus grande que la
tension de source
Dans une zone neutre comme canal :
divJ = 0
(1-10)
Mais classiquement l’hypothèse plus forte de densité de courant uniforme à une
position « y » dans le canal est faite :
J (y) =
i
2(a − W )Z
(1-11)
où :
i est le courant [A] ; à cause de (1-10) il ne dépend pas de y ;
a – la demi-largeur du canal vertical ;
Z est la profondeur du canal vertical dans la direction Z ;
2(a – W)Z est la section conductrice.
On rappelle que le JFET est une structure unipolaire dans laquelle seuls les électrons
contribuent au courant ID.
En remplaçant (1-4) et (1-11) dans l’équation (1-3) on obtient :
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19
Fonctionnement du JFET
i
dV
= − qµn N D
dy
2(a − W )Z
(1-12)
et i = ID = const comme cela est représenté sur la Figure 1-8 ci-dessous :
Source
Source
b
L
Grille
Grille
2a
h
Drain
Figure 1-8 : Structure utilisée pour illustrer la modélisation ohmique dans la caractéristique
statique du canal du JFET. La simulation a été faite avec le logiciel éléments finis Medici
pour VDS = 20 V et VGS = 0 V. (La largeur du canal est 2a = 2.6 µm, sa longueur est
h=1 µm ; les autres paramètres sont respectivement b = 0.2 µm et L = 2.6 µm.)
Les JFETs posent généralement un problème 2D lié à l’existence d’une composante du
champ électrique parallèle et perpendiculaire au courant [25]. Pour cela le problème 2D peut
se décomposer en deux modèles 1-D couplées :
L’équation de Poisson pour le potentiel électrostatique Ψ(y) et les distributions de
G
charge, ici dans la direction Ox ;
L’équation de transport de charges pour le courant dans le canal, ici dans la
G
direction Oy .
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20
Fonctionnement du JFET
Afin de pouvoir faire la résolution de manière analytique [17], on suppose que le
G
champ électrique est dirigé selon Ox (perpendiculaire à la jonction) dans la zone de charge
G
d’espace et qu'il est parallèle à Oy dans la zone neutre du canal (Shockley 1952) [7], [10],
[26].
Ceci implique qu’on approxime la largeur de la zone de charge d’espace en utilisant
l’approche de la largeur de la jonction PN 1-D [27]. Ceci est valable pour la totalité de la
longueur du canal avec comme restriction de rester dans la région ohmique. Cela est résumé
dans l’équation (1-9).
Dans le canal la conduction est assurée par les porteurs majoritaires, les électrons.
Ainsi la densité de courant est donnée par l’équation de dérive-diffusion (1-3) :
J = J n = − q n µn
dΨ
dy
(1-13)
On suppose la mobilité des porteurs dans le canal constante et indépendante du champ
électrique présent. (L’hypothèse n’est pas vraie en réalité mais elle est indispensable afin de
réaliser le calcul.).
Comme n = ND dans le canal d’après (1-1) et que nous considérons la distribution du
courant uniforme dans le canal, l’équation (1-13) devient :
−
ID
dΨ
= −qN D µn
2(a − W ( y ))Z
dy
(1-14)
Compte tenu de l’orientation de l’axe des y, la densité de courant J est négative mais
ID est le courant entrant dans le drain et donc de signe contraire. C’est aussi l’équation (1-12)
que nous avons obtenu plus directement.
Le passage du courant ID dans une petite tranche du canal dy de largeur 2(a – W) [28]
située à l’ordonnée y (Figure 1-7) soumis à une différence de potentiel dψ [23], peut se
réécrire à partir de (1-14) :
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21
Fonctionnement du JFET
I D dy = 2 q N D µn Z (a − W ( y ))dV
(1-15)
En remplaçant (1-9) dans (1-15) le courant peut maintenant être décrit comme une
fonction de la tension de grille et de la tension de drain :
⎡
2 ε (VBI − VGS + Ψ ( y )) ⎤
I D dy = 2 q N D µn Z ⎢a −
⎥ dV
q ND
⎢⎣
⎥⎦
(1-16)
En intégrant l’équation de y = 0 à y = h pour le premier membre et de 0 à VDS pour le
second membre on obtient une relation entre le courant et la tension du JFET.
h
VDS
0
0
∫ I D dy =
∫
⎡
⎛
2 ε (VBI − VGS + Ψ ( y )) ⎞⎤
⎟⎥ dV
⎢2 q N D µn Z ⎜⎜ a −
⎟
q
N
D
⎝
⎠⎦⎥
⎣⎢
(1-17)
Et en divisant les deux côtés de l’équation (1-17) par h, on obtient :
ID =
2 q N D µn Z a ⎡
2ε ⎛
2
3
⎜ (VBI − VGS + VDS ) −
⎢V DS −
2
⎝
h
3 q ND a
⎢⎣
(VBI
3 ⎤
− VGS ) ⎞⎟⎥
⎠⎥⎦
(1-18)
L’expression (1-18) fournit une relation explicite de ID en fonction de VDS et VGS. A
partir de cette équation on pourra tracer le réseau de caractéristiques de sortie ID = f(VDS) à
VGS constante [29].
L’analyse de l’équation (1-18) montre que lorsque VDS augmente ID va d’abord croître
pour atteindre un maximum pour VDS satisfaisant la condition de pincement. La tension de
pincement VP est définie par :
VP =
q ND a2
2ε
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(1-19)
22
Fonctionnement du JFET
1.1.1.3 Différents régimes de fonctionnement
Dans l’équation (1-18) on pose R0 =
canal sans zone désertée est G0 =
h
. En sachant que la conductance du
2 q µn N D a Z
2 q N D µn a Z
1
. Alors [30], [31]
, G0 =
R0
h
3
3 ⎤
⎡
1 ⎢
2 (V BI − VGS + VDS ) 2 − (VBI − VGS ) 2 ⎥
ID =
VDS −
1
⎥
3
R0 ⎢
⎢⎣
⎥⎦
VP2
(1-20)
avec la condition de pincement qui est atteinte au maximum de ID :
⎡
∂ ID
1 ⎢ ⎛ VBI − VGS + VDS
1− ⎜
=
VP
∂ VDS R0 ⎢ ⎜⎝
⎢⎣
1
⎤
⎞2 ⎥
⎟⎟
⎠ ⎥⎥
⎦
(1-21)
L’équation (1-21) indique que ID atteint un maximum lorsque VBI – VGS + VDS = VP.
La condition de pincement peut être représentée par :
V BI − VGS + VDS ≥ VP
(1-22)
Ce maximum correspond à la limite de validité de cette analyse. Au-delà le courant
dans le canal doit traverser une zone de charge d’espace alors que jusque là il traversait une
zone neutre.
La Figure 1-5 permet d’exprimer simplement le potentiel dans le canal au niveau du
drain par :
V DS = ψ (h )
(1-23)
Donc l’équation (1-9) peut s’écrire pour y = h, soit au niveau du drain :
W (h ) =
2ε
(VBI − VGS + VDS )
q ND
(1-24)
Et donc pour la condition de pincement :
W (h ) =
2ε
VP = a
q ND
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(1-25)
23
Fonctionnement du JFET
La condition de pincement exprime donc que les deux zones de charge d’espace se
rejoignent pour y = h, c’est-à-dire à la fin du canal.
En effet à partir de la Figure 1-9 on peut voir que la tension de drain augmente, la
largeur du canal de conduction près du drain diminue jusqu’à ce qu’à la fin le canal soit
complètement déplété dans cette région [7]. C’est la condition de pincement atteinte à la
Figure 1-9b.
N+
ND
VGS
N+
ND
VGS
VGS
VDS
Z1
VGS
y
0
P+
P+
P+
P+
S
S
S
S
VDS
Z2
D
D
a)
b)
S
S
Z1
Z2
N+
ND
VGS
y
VGS
P+
P+
l′
l
VDS
Z3
D
c)
Figure 1-9 : ZCE dans un JFET : (a) Régime ohmique : le canal assure la conduction en zone
sat
, les ZCE des deux
neutre. (b) Condition de pincement : Quand VDS augmente jusqu’à VDS
côtés du canal se rencontrent au point de pincement pour y=l. (c) En régime de saturation le
point de pincement pour y = l′ se déplace vers la source.
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24
Fonctionnement du JFET
Pour des tensions VDS encore supérieures, les électrons du canal doivent franchir une
zone de charge d’espace en fin de canal (Figure 1-9c).
Les électrons franchissent la zone de charge d’espace en vitesse limite [32] ce qui
Vitesse moyenne des électrons Vn [cm/s]
explique d’un point de vue physique le phénomène de saturation obtenu (Figure 1-10) [33].
VSAT
7
2,0x10
7
VSAT = 2x10 cm/s
7
1,5x10
7
1,0x10
6
5,0x10
0
4
4
1x10
2x10
4
3x10
4
4x10
4
5x10
Champ électrique [V/cm]
Figure 1-10 : Mobilité des électrons dans le canal vertical simulée par Medici
C’est donc cette zone de charge d’espace de fin de canal qui « encaisse » toute
nouvelle augmentation de la tension VDS.
Le courant de grille étant très faible en régime statique (jonction polarisée en inverse),
le matériau P de grille est équipotentiel. Du côté source, la tension de polarisation de la
jonction est VGS<0 alors que du côté drain elle est [VGS – VDS], avec VDS>0.
Dans la zone ohmique des caractéristiques courant-tension du JFET la résistance à
l’état passant représente la pente du courant de drain à faible VDS. Par définition cette
résistance est appelée la résistance à l’état passant (Figure 1-11) et vaut :
on
=
R DS
1
∂I D
(V DS = 0, VGS = 0)
∂V DS
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(1-26)
25
Fonctionnement du JFET
De (1-18) et (1-26), il s’en suit que [34] :
R
on
DS
h
=
2qµn N D Z
⎡
⎤
2ε
VBI ⎥
⎢a −
qN D
⎣
⎦
−1
(1-27)
1.1.2 Caractéristiques de sortie ID = f(VDS, VGS)
La caractéristique de sortie ID en fonction de VDS pour différentes VGS peut être
divisée en trois régions [35], [36] (Figure 1-11) :
(1) La région ohmique, appelée également zone de fonctionnement linéaire [37]
correspond à une évolution quasi linéaire du courant de sortie IDS pour de faibles valeurs de la
tension de drain (à VGS donnée). En effet la section du canal conducteur est presque uniforme
puisqu’elle dépend principalement de la commande VGS. Cette zone est utilisée pour l’état
passant. Dans cette zone le JFET est assimilable à une résistance contrôlée par la tension de
grille. On ne représente que la partie positive de la caractéristique, mais en fait, le canal
conducteur peut laisser passer le courant dans les deux sens. Il se comporte comme un barreau
de SiC conducteur dont on pilote la largeur. Le seul défaut qui limite les valeurs négatives de
VDS est le fait qu’au-delà d’une certaine tension négative de drain, la tension grille-canal
devient positive, la jonction grille-canal étant alors polarisée en direct ; le JFET ne fonctionne
plus correctement et un fort courant de grille circule. Néanmoins, et à condition de rester dans
le domaine des petits signaux (inférieur à VBI), on peut considérer le JFET comme une
résistance dont la valeur est pilotée en tension [5].
Au fur et à mesure que VDS augmente, l’extension de la zone de charge d’espace
devient de plus en plus large dans le canal côté drain, ce qui provoque le resserrement de ce
dernier et en conséquence la saturation du courant ID.
(2) Dans la zone de saturation le courant reste relativement constant avec
l’augmentation de la tension de drain. Dans ces conditions le JFET est utilisé par exemple en
amplification de petits signaux de la même manière que pour le transistor bipolaire.
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26
Fonctionnement du JFET
(3) La zone d’avalanche est dangereuse car elle représente le phénomène d’avalanche
et correspond à la valeur maximale de la tension.
Réseau de caractéristiques Id = f(Vds)
0,9
I Dsat
0,8
0,7
Id [A]
0,6
1
on
RDS
Zone ohmique
0,5
0,4
0,3
Vgs = 0V
Vgs=-0.5V
Vgs=-1V
Vgs=-2V
Zone de saturation
I Dsat
0,2
0,1
0
0
2
4
VP 6
8
10
12
14
16
18
20
Tension Vds aux bornes du composant [V]
Figure 1-11 : Réseau de caractéristiques électriques statiques ID =f(VDS ) à VGS donné d’un
JFET canal N pour Z = 1 µm (2a = 2.6 µm ; h = 1 µm ; VBI = 3 V ; ND=5×1015cm-3,
on
= 1.56 Ω ; R0 = 0.14 Ω ; IDSS = 0.725 A ; VT0 = – 2.25 V)
µn = 400 V/cm.s ; VP = 4.81 V ; R DS
avec ses zones de fonctionnement simulé avec le logiciel éléments finis Medici
Comme nous l’avons déjà dit, les équations ne sont alors valides que pour VDS audessous de la tension de pincement VP pour lequel le canal se pince. Au delà le canal est pincé
et les électrons doivent franchir une zone de charge d’espace à la fin du canal côté drain
(Figure 1-9c). Le modèle analytique classique considère que le courant de saturation se
poursuit à la même valeur indépendamment de VDS.
La vitesse à laquelle les électrons circulent dans le canal est déterminée par le champ
électrique localisé dans la région et la mobilité à faible champ [38]. Dans la zone de charge
d’espace, le champ attire les électrons du canal vers le drain. Les électrons franchissent la
zone de charge d’espace à grande vitesse, proche de la vitesse limite VSAT (Figure 1-10).
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27
Fonctionnement du JFET
Au-delà de la condition de pincement le canal est pincé et toute augmentation de VDS
conduit à l’augmentation de la zone de charge d’espace de drain (nommée Z3 sur la Figure
1-9c) et le point de pincement « l » se déplace légèrement vers la source (point l′) [7]. Par
simplification nous ne tenons pas compte de ce déplacement de « l » vers « l′ » et nous
considérons le courant en régime de saturation constant.
Source
Source
Grille
Grille
l′
l
Drain
Figure 1-12 : Lignes de courant au pincement avec l et l′
La tension de drain pour laquelle survient le pincement et où le canal est entièrement
déplété près de l’électrode de drain est calculée à partir de l’équation (1-22) :
sat
V DS
=
q ND a2
− (VBI − VGS ) = VP − VBI + VGS
2ε
(1-28)
En régime statique la condition de saturation est réécrite sous la forme suivante :
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Fonctionnement du JFET
(1-29)
VGS − VDS < VT 0
Puisque la tension de grille devient de plus en plus négative, la saturation de la tension
de drain et le courant correspondant diminuent. On atteint la tension de seuil VT0 (Fig. 1-11)
qui est à priori de valeur négative. Elle peut être calculée à partir des équations (1-28) et
(1-29) :
VT 0 = V BI − VP = V BI −
q ND a2
2ε
(1-30)
quand I Dsat = 0 [39].
A partir des équations (1-18) et (1-28) l’expression du courant de saturation du drain
est calculée :
⎧⎪ q N D a 2
⎡ 2 2ε (VBI − VGS ) ⎤ ⎫⎪
− (VBI − VGS ) ⎢1 −
⎥⎬
⎨
q N D a 2 ⎦⎥ ⎪⎭
⎪⎩ 6 ε
⎣⎢ 3
3
⎡
⎛ VBI − VGS ⎞ ⎤⎥
VBI − VGS
VP ⎢
⎟
⎜
1− 3
=
+2 ⎜
⎟ ⎥
VP
3 R0 ⎢
⎠ ⎦
⎝ VP
⎣
I Dsat =
1
R0
(1-31)
Cette relation exprime la variation du courant de saturation en fonction de la tension
de grille, c’est la caractéristique de transfert. Pour une tension de grille suffisamment négative
le courant de saturation du drain devient nul.
La valeur maximum de I Dsat qui pourra circuler dans le composant (désignée IDSS) est
obtenue pour VGS = 0. Au-delà de condition de pincement le modèle simplifié suppose que le
courant ID donné par l’équation (1-31) vaut I Dsat .
L’équation (1-31) montre que le courant de saturation s’annule si
VBI − VGS
= 1.
VP
En fait au-delà le courant est bloqué soit si :
VGS < VBI – VP = VT0
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29
Fonctionnement du JFET
Dans les modèles SPICE l’expression du courant de saturation est très souvent
approximée par la relation suivante :
1,0
IDSAT/IDSS
0,8
0,6
Idssat/Idss
Formule
0,4
0,2
0,0
0,0
0,1
0,2
0,3
0,4
0,5
0,6
0,7
0,8
0,9
1,0
VGS/VP
Figure 1-13 : Caractéristique de transfert normalisée d’une jonction abrupte d’un JFET
(courbe bleue) comparée avec la caractéristique racine carrée (courbe rose)
I
sat
D
⎛ 1 − VGS
= I DSS ⎜⎜
⎝ VTH
⎞
⎟⎟
⎠
2
(1-32)
avec : IDSS = 0.725 A
et VTH = VT0.
Si VGS = VTH alors I Dsat = 0 .
La figure 1-12 montre l’évolution du courant I Dsat en fonction de la tension VGS. Cette
expression est celle du modèle du MOS.
On nomme, courant de saturation IDSS, la valeur maximale du courant de drain, ou le
courant limite pour lequel le transistor commence à rentrer dans la zone de saturation, lorsque
la tension de polarisation de grille VGS est égale à 0 V. Dans ce cas IG = 0.
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30
Fonctionnement du JFET
L’expérience montre que le courant de saturation n’est pas un maximum mais un
palier car lorsque VDS > VP en pratique n’y a qu’un élargissement de la longueur de la zone de
pincement [23] et une légère augmentation du courant.
on
ainsi que le
Notons enfin que dans le SiC la résistance spécifique à l’état passant R DS
courant de saturation diminuent en fonction de la température [28].
La tension d'avalanche est notée VBR (tension de rupture ou claquage). En fait, il s’agit
du claquage de la diode drain-grille.
A cause de la physique du dispositif, l’équation (1-31) prévoit que le courant va
diminuer quand une tension de grille négative est appliquée [3] (Figure 1-13).
Pour des applications de type amplification, les transistors à effet de champ
fonctionnent souvent en régime de saturation où le courant de sortie ne dépend pas de la
tension de sortie (du drain) mais seulement de la tension d’entrée (de la grille). Pour cette
condition de polarisation, le JFET est une source de courant presque idéale contrôlée par la
tension d’entrée.
1.1.2.1 Analyse des résultats obtenus
1.1.2.1.1 Caractéristique de transfert
La caractéristique de transfert I Dsat = f (VGS ) résume bien les limites du FET : courant
de drain nul pour une tension VGS égale à la tension de pincement VP, et courant maximal IDSS
pour une tension VGS nulle. La courbe est assez bien approximée par la parabole
d’équation (1-32).
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31
Fonctionnement du JFET
0,008
JFET vertical 6H-SiC
sqrt (IDS [A/µm])
0,007
V
= 20 V
DS
0,006
2a = 2.6 µm;
0,005
h = 1 µm
15
-3
N = 5x10 cm ;
D
17
-3
N
= 1.5x10 cm
DD
0,004
0,003
0,002
V = 5.25 V;
P
0,001 VT03
-2,5
VT02
VT01
-2,0
-1,5
-1,0
-0,5
0,0
V = - 2.25 V
T0
VGS [V]
Figure 1-14 : Caractéristique de transfert du JFET avec l’extraction du paramètre VT0 tracée
à partir des simulations Medici
La tension de seuil VT0 du JFET peut être définie de trois manières :
VT01 – la valeur de la tension de seuil obtenue comme l’intersection de la
tangente de la courbe I Dsat = f (VGS ) avec l’axe de VGS ;
VT02 – la valeur de la tension de seuil obtenue lorsque la concentration des
charges dans la région du canal est la même qu’au départ, mais les porteurs
sont de nature opposée. C’est la définition que nous allons utiliser par la suite.
VT03 est obtenue au passage d’une valeur IMIN de courant dans le canal
(Figure 1-14).
Tout d’abord afin de tester la validité des simulations avec la théorie, nous avons
comparé la tension mesurée VT0 avec sa valeur théorique calculée. La valeur théorique
calculée de – 2.44 V obtenue à partir des équations (1-28) et (1-30) correspond bien à la
valeur simulée de – 2.25 V (Figure 1-14) ce qui prouve la bonne précision du modèle.
1.1.3 Limitation des modèles analytiques
Nous avons identifié deux modèles analytiques : le modèle du canal du JFET ((1-18),
(1-31)) et le modèle SPICE adapté du MOSFET ((1-33), (1-34)). La correspondance entre les
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32
Fonctionnement du JFET
deux est bonne comme le montre la figure 1-13. La principale limite de ces modèles est le
régime de saturation, car le courant de saturation est constant dans les deux modèles
analytiques et augmente légèrement dans la mesure et la simulation Medici.
1.1.4 Implantation du modèle statique dans SPICE
Le fonctionnement du JFET est divisé en trois régions (Figure 1-11) basées sur la
polarisation drain-source (VDS) et grille-source (VGS).
1.1.4.1 Mode normal
Le mode normal de fonctionnement du JFET est caractérisé dans le simulateur
électrique SPICE [40] par les relations suivantes (pour VDS ≥ 0) [41] :
(canal pincé )
pour VGS − VT 0 ≤ 0
⎧0
⎫
⎪
⎪
2
I D = ⎨β (VGS − VT 0 ) (1 + λV DS )
pour 0 < VGS − VT 0 ≤ VDS ( zone de saturation)⎬
⎪βV [2(V − V ) − V ](1 + λV ) pour 0 < V < V − V ( zone ohmique)
⎪
GS
T0
DS
DS
DS
GS
T0
⎩ DS
⎭
(1-33)
1.1.4.2 Mode inverse
Le mode inversé de fonctionnement est caractérisé dans SPICE par les relations
suivantes (pour VDS < 0) :
(canal pincé )
pour VGD − VT 0 ≤ 0
⎧0
⎫
⎪
⎪
2
I D = ⎨β (VGD − VT 0 ) (1 − λV DS )
pour 0 < VGD − VT 0 ≤ −VDS ( zone de saturation)⎬
⎪βV [2(V − V ) + V ](1 − λV ) pour 0 < −V < V − V ( zone ohmique)
⎪
GD
T0
DS
DS
DS
GD
T0
⎩ DS
⎭
(1-34)
Le modèle statique SPICE du JFET est élaboré à partir du modèle quadratique de FET
de Shichman et Hodges [42]. A l’origine c’est un modèle prévu pour le transistor MOS mais
il représente bien la caractéristique statique du JFET (voir Figure 1-16 et 1-17) et pour cela il
est utilisé également en tant que modèle empirique du transistor à effet de champ.
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33
Fonctionnement du JFET
Les caractéristiques statiques sont définies par le paramètre λ qui détermine la
conductance de sortie, IS – le courant de saturation des deux jonctions de grille (λ = 0), VTO et
un autre paramètre β qui détermine la variation du courant de drain avec la tension de grille.
Les résultats qui proviennent des paragraphes précédents peuvent être utilisés afin de
définir le modèle statique du JFET.
Le modèle statique SPICE d’un JFET canal N et l’origine physique du schéma
équivalent sont montrés sur la Figure 1-15.
L’élaboration du modèle électrique débute par le choix d’une topologie traduisant la
signification physique de chaque élément localisé dans le modèle [43].
Source
rS
VGS
Grille
VDS
DGS
UDS
UGS
DGD
rD
Drain
Figure 1-15 : Modèle statique d’un transistor JFET canal N sur une vue schématique du
composant
Figure 1-15 montre le modèle du JFET canal N. Les caractéristiques statiques de ce
modèle sont représentées par une source non-linéaire de courant ID dont la valeur est
déterminée par l’équation (1-33).
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34
Fonctionnement du JFET
Les deux diodes montrées sur la Figure 1-15 sont modélisées en utilisant les équations
correspondantes qui décrivent le modèle d’une diode idéale à jonction PN sans les
caractéristiques d’avalanche. Elle représente les jonctions grille-drain et les courants et les
tensions des diodes à jonction PN dans le modèle du JFET sont représentés par IGD et VGD
pour la diode à jonction grille-drain et par IGS et VGS pour la diode à jonction grille-source.
Id = f(Vds) Equations SPICE - Equation canal horizontal
0,5
0,45
Vgs=0V
Vgs=-0,5V
Vgs=-1V
Vgs=-2V
Vgs=0V (analytique)
Vgs=-0,5V (analytique)
Vgs=-1V (analytique)
Vgs=-2V (analytique)
0,4
Courant Id [mA]
0,35
0,3
0,25
0,2
0,15
0,1
0,05
0
0
0,5
1
1,5
2
2,5
3
3,5
4
4,5
5
Tension Vds [V]
Figure 1-16 : Caractéristiques I-V calculées à partir des équations SPICE (33)
avec des valeurs de β obtenues à partir de l’équation (1-33) pour λ = 0 et représentées dans le
tableau ci-dessus :
VGS
β
0
– 0.5
–1
–2
0.07904
0.05072
0.02896
0.003984
Tableau 1-1 : Relation entre le paramètre β et la tension VGS
Il y a un certain décalage entre les résultats du calcul et les courbes simulées avec le
logiciel éléments finis Medici. Pour une meilleure correspondance entre les courbes SPICE et
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35
Fonctionnement du JFET
les courbes simulées avec Medici une meilleure optimisation du modèle SPICE du JFET est
nécessaire en tenant compte de l’existence des deux canaux. Le décalage entre les deux
courbes pourra provenir également des différences entre le profil gaussien et le « box » profil.
(en simulations nous supposons que nous avons un profil rectangulaire, à angle droit).
Courbes Id = f(Vds) en inverse (Equations SPICE)
-12
-10
-8
-6
-4
-2
0
0
-2
Courant Id [A]
-4
-6
-8
Vgs=0V
Vgs=-0,5V
Vgs=-1V
Vgs=-2V
-10
-12
-14
Tension Vds [V]
Figure 1-17 : Réseau de caractéristiques ID = f(VDS) en polarisation inverse tracées à partir
des équations SPICE
En résumé, le modèle statique SPICE d’un transistor JFET est caractérisé par les
paramètres suivants [44] :
Paramètre
Symbole
Description
Unité
Valeur par
défaut
VT0
BETA
LAMBDA
VT0
β
λ
Tension de seuil
Transconductance
Facteur de
modulation de la
longueur du canal
Courant de saturation
grille-jonction
Résistance ohmique
du drain
Résistance ohmique
de la source
[V]
A/V2
– 2.0
1.0E-4
1/V
0
A
1.0E-14
Ω
0
Ω
0
IS
IS
RD
rD
RS
rS
Tableau 1-2 : Paramètres du modèle du JFET
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36
Fonctionnement du JFET
Le plus grand avantage de ce modèle est sa simplicité [45]. Les temps de simulation
sont courts et il est assez facile d’extraire les paramètres manuellement à partir du réseau de
courbes ID-VDS. Mais le modèle ne comporte pas la vitesse de saturation, des valeurs non
physiques de β et RS sont nécessaires pour ajuster le courant de saturation I Dsat pour les
valeurs les plus élevées de VGS surtout pour les dispositifs à canal court. Ceci mène à une
valeur zéro de RS quand on ajuste la région ohmique et ainsi la symétrie du dispositif est
détruite ce qui signifie que le mode inverse (VDS < 0) ne sera pas représenté judicieusement.
sat
prise comme [VGS – VTH] est surestimée.
Aussi, la tension de saturation VDS
2. Conclusion
Dans ce chapitre on a rappelé la modélisation standard du JFET avec un soin
particulier pour sa validité. On a regardé le modèle analytique du canal ainsi que le modèle
on
en fonction des
SPICE et plus précisément la résistance spécifique à l’état passant R DS
paramètres du canal (largeur « 2a » et longueur « h ») ainsi que de son dopage ND et de la
profondeur Z du composant. Dans le chapitre suivant nous allons aborder quelques éléments
sur des structures réelles avec les liens possibles avec les modèles du canal.
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37
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Table des matières
Chapitre 2 : Analyse des simulations d’un transistor JFET
vertical en carbure de silicium
Table des matières
1
INTRODUCTION.......................................................................................................... 42
2
ETAT DE L’ART DU JFET VERTICAL SIC............................................................ 42
2.1 LE JFET A CANAL VERTICAL SIMPLE ........................................................................ 43
2.1.1 TRENCH JFETS ..................................................................................................... 44
2.2 LE JFET A DEUX CANAUX .......................................................................................... 49
2.2.1 TRENCH JFETS ..................................................................................................... 53
2.2.2 JFETS SPECIAUX ................................................................................................... 56
2.2.2.1. Le DI-VJFET................................................................................................ 56
2.2.2.2. Le TI-VJFET ................................................................................................ 57
2.2.3 CAS DU JFET SICED ............................................................................................ 58
3
CONCEPTION DU DISPOSITIF ................................................................................ 60
3.1 CONSTITUTION DU JFET............................................................................................ 62
3.1.1 DESCRIPTION D’UNE CELLULE ............................................................................... 62
3.1.2 DESCRIPTION DU SYSTEME SIMULE ....................................................................... 63
3.1.1.1 Maillage du dispositif simulé ........................................................................ 64
3.1.1.2 Dopage du JFET............................................................................................ 69
3.2 ELEMENTS INFLUENÇANT LA ZONE DE CHARGE D’ESPACE ....................................... 70
3.2.1 FONCTIONNEMENT AVEC POLARISATION DE GRILLE NULLE (VGS = 0)................... 70
3.2.2 FONCTIONNEMENT AVEC POLARISATION DE GRILLE (VGS < 0) .............................. 74
3.3 REPARTITION DU COURANT DANS LA STRUCTURE ..................................................... 78
3.4 REPARTITION DES EQUIPOTENTIELLES ...................................................................... 81
4
SIMULATIONS ELECTRIQUES STATIQUES A L’ETAT PASSANT................. 83
4.1
INFLUENCE DES DIFFERENTS PARAMETRES SUR LES CARACTERISTIQUES STATIQUES
83
4.1.1 LARGEUR DES CANAUX ......................................................................................... 84
4.1.2 EPAISSEUR DES CANAUX ....................................................................................... 85
4.1.3 DOPAGE DES CANAUX ........................................................................................... 86
4.2 ANALYSE DES RESULTATS OBTENUS ........................................................................... 87
5
CONCLUSION............................................................................................................... 88
REFERENCES BIBLIOGRAPHIES................................................................................... 89
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41
Introduction
1 Introduction
L’objectif est l’étude d’un transistor JFET vertical 2D en carbure de silicium. L’étude
s’articule autour de l’analyse de la structure et de l’architecture du canal. La structure du
dispositif, ainsi que ses paramètres géométriques ont été étudiés en simulation grâce à
l’utilisation du simulateur par éléments finis MediciTMA qui permet de résoudre les équations
des dispositifs à semi-conducteurs (l’équation de Poisson et les équations de transport des
électrons et les trous).
Le carbure de silicium est un matériau semi-conducteur prometteur connu pour ses
potentialités dans le domaine de l’électronique de puissance [1]. Ses caractéristiques le
rendent tout particulièrement intéressant pour les applications haute puissance, haute tension
et haute température [2].
Dernièrement, des améliorations importantes dans la technologie de fabrication du
matériau ont stimulé l’intérêt dans les dispositifs en SiC [3]. Des dispositifs de puissance tels
que des diodes, des transistors à effet de champ de type MOSFETs, des transistors à effet de
champ à jonction (JFETs), des thyristors et des transistors bipolaires à grille isolée (IGBTs)
ont été réalisés [3-6].
Ce chapitre présente l’analyse et la caractérisation des performances en régime
statique d’un JFET vertical SiC [7] qui est aujourd’hui le seul interrupteur disponible
industriellement.
2 Etat de l’art du JFET vertical SiC
Dans la littérature, différentes structures de JFETs verticaux SiC sont décrits. La
structure à canal vertical est très avantageuse pour le JFET puisque la cellule fabriquée est
plus petite que celle du JFET à canal latéral, permet d’obtenir des tensions plus élevées que
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42
Etat de l’art du JFET vertical SiC
ces dernières [8], [9] et une résistance spécifique à l’état passant relativement comparable à
celle que l’on pourrait obtenir avec un MOSFET. Il s’avère toutefois assez difficile de
contrôler le champ électrique dans la région du canal pour le JFET à canal vertical.
Les JFETs verticaux peuvent être classés selon deux types :
Ceux ne disposant qu’un seul canal vertical ;
Ceux disposant de deux canaux (un canal horizontal et un canal vertical). C’est
un JFET de cette catégorie que nous analyserons par la suite.
2.1 Le JFET à canal vertical simple
La structure la plus simple pour les JFETs verticaux est celle composée d’un seul
canal vertical. Le principe de base est de créer deux jonctions grille-source de chaque côté de
la source afin de créer un canal.
Les figures 2-1 et 2-2 montrent deux structures de JFETs verticaux. La Figure 2-1
montre un JFET présenté par Onose [10], la Figure 2-2 – un transistor présenté par
Gupta [11].
Grille
Source
Grille
Source
+
source N
grille p
largeur
du canal
épitaxie NND =2.5×1015cm-3
drain N+
(substrat)
P+
p
20 µm
Figure 2-1 : Structure schématique du
JFET à canal vertical
N+
P+
p
≈
Epitaxie N-
≈
≈
P++
≈
Drain
Figure 2-2 : Section transversale schématique du
Trench JFET vertical 4H-SiC
Le transistor présenté par Onose (Figure 2-1) montre la présence de deux couches
implantées. Ses paramètres géométriques et électriques sont présentés dans le Tableau 2-1 et
2-2. Il a plus particulièrement considéré l’effet de la largeur du canal sur les propriétés d’un
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43
Etat de l’art du JFET vertical SiC
JFET vertical. Afin d’atteindre une tension VDS élevée, une forte dose et un canal étroit sont
nécessaires. La profondeur de la jonction est fixée aux environs de 2 µm afin de réduire la
tension inverse de la grille pour une tension de blocage élevée, le canal étant pour sa part
relativement étroit. Les résultats montrent qu’un JFET vertical peut assurer simultanément
une faible résistance à l’état passant et une tenue en tension élevée tout en optimisant la
structure de la grille.
2.1.1 Trench JFETs
Gupta (Figure 2-2) [11] présente pour sa part, un composant dans lequel la grille est
implantée assez profondément dans la structure. Il s’agit donc ici d’une structure Trench
normally-on. La résistance spécifique mesurée pour une tension de grille de 0 V est
on
R DS
= 5mΩ*cm2. La couche épitaxiée ayant, elle, une résistance spécifique est d’environs
0.75 mΩ*cm2. En estimant la résistance aux environs de 0.75 mΩ*cm2 pour le substrat, il
reste 3.75 mΩ*cm2 pour le canal. Afin de bloquer le dispositif il est nécessaire d’avoir une
tension de grille élevée de – 20 V. Gupta a présenté un JFET de 2 A avec une tension
moyenne à l’état passant de 1 V.
Référence
Année
Hidekatsu
Onose [9], [10]
2002
R.Gupta [11], [12]
E.Hanna [13]
2002; 2004
J.Neil
[14]
2003
Polytype
4H-SiC
4H-SiC
4H-SiC
4H-SiC
Implant des tranchées
NA
NA (côtés)
2a [µm]
Al
Polysilicium
Al
Polysilicium
Oxyde
SiO2
2 µm
Oxyde isolant
2 µm
h [µm]
3-6 µm
3 µm
S [mm2]
1 mm2
Epaisseur de l’épitaxie
H
ND (épitaxie)
b [µm]
Merrett
Lin Zhu, T. Paul Chow
[15]
2005
20 µm
10 µm
12 µm
2.5×1015cm-3
1016 cm-3
1016 cm-3
0.5 µm
Tableau 2-1 : Paramètres géométriques des VJFETs
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44
Etat de l’art du JFET vertical SiC
Référence
Hidekatsu Onose
[9], [10]
R.Gupta [11], [12]
E.Hanna [13]
J.Neil Merrett
[14]
Normally-on;
Quasi-on
600 V
600 V
2A
20 µA
2.2 A
Lin Zhu ; T. Paul Chow
[15]
Normally-on;
Normally-off
1600 V
100 A/cm2
5 mΩ*cm2
6.8 mΩ*cm2
1.2 mΩ*cm2
20 A
VDS = 7 V
VGS = 4 V
VGS min = - 21 V
IDS = 1.753.5A
VDS = 10V ;
VGS = 0–2 V
25–125°C
VDS = 600V
VGS = – 20V
IDS = 6×10-62×10-5 A
Normally-on
25 – 300°C
Type de régime
Tension de blocage
Tension nominale
Courant nominal
Courant de fuite du drain
2000 V
I Dsat
80 mA
Normally-on
600 V
600 V
20 A
Densité de courant
2
70 mΩ*cm
on
R DS
ID [A] sous VDS [V]
pour VG [V]
VDS = 10 V
VGS = 2.5V
IDS = 80 mA
VDS=2000V
VGS= – 40V
IDS= 20mA
VGS= – 83V
IGS = 10 µA
Température
Tableau 2-2 : Paramètres électriques des VJFETs
Merrett [14] a fabriqué des VJFETs 4H-SiC sur des substrats n+. Les tranchées
implantées avec Al forment des grilles de type p. Elles sont remplies avec de l’oxyde. La
section transversale du dispositif 2 A 600 V de base est montrée sur la Figure 2-3.
SiO2
Source
contact de source
N+
N+
N+
grille
implantée couche épitaxiée type N
type P
substrat 4H-SiC type N
Oxyde
N+
P Poly
+
P+
P+
Oxyde sur les côtés
Couche épitaxiée NSubstrat N+
contact de drain
Figure 2-3 : Section transversale de la structure
de base d’un trench JFET vertical 4H-SiC
Figure 2-4 : Section transversale du dispositif
Un avantage dans la conception présentée ici est que la tension de seuil peut être
négative ou positive en augmentant ou diminuant la largeur nominale du doigt
respectivement. Certains de ces dispositifs ont été conçu d’avoir une tension de seuil négative
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45
Etat de l’art du JFET vertical SiC
et alors d’être normally-on à une polarisation grille-source zéro tandis que d’autres ont été
conçu d’avoir un faible VT0 négatif ou positif. En général plus le JFET est « normally-on »,
plus la résistance spécifique à l’état passant est faible. Toutefois plus la tension de seuil est
négative, plus on demande de tension de grille pour pincer le courant de drain, surtout pour
les tensions de drain élevées (Figure 2-5)
VT0
VT0
(a)
(b)
Figure 2-5 : (a) ID = f(VDS) pour VGS = 2 V à 25°C pour quatre VJFETs avec différentes
tensions de seuil VT0 ; (b) Caractéristiques de blocage à VGS = – 10 V pour les mêmes
dispositifs (A VGS = – 20 V les dispositifs bloquent 600 V à température ambiante)
Sur la Figure 2-5b on remarque que le dispositif avec la tension de seuil VT0 la plus
positive manifeste le plus faible courant de fuite quand il bloque VBR = 600 V avec un VGS de
– 10 V. D’un autre côté le dispositif qui conduit le plus de courant en polarisation directe ne
peut pas bloquer 200 V avec les mêmes – 10 V sur la grille. Toutefois il est important de noter
que les deux dispositifs qui montrent d’ailleurs un claquage prématuré sur la Figure 2-5b,
peuvent tenir 600 V avec – 20 V sur la grille. Les JFETs normally-off demandent des
polarisations de grille faibles afin d’atteindre le blocage mais ils ont des courants de saturation
plus faibles que les dispositifs normally-on.
Un compromis entre le FET normally-on et normally-off est le dispositif « quasi-on »
qui est en effet une variation du normally-on. Ce régime est défini à polarisation de grille
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46
Etat de l’art du JFET vertical SiC
nulle quand le courant de drain a assez diminué par rapport à sa valeur de saturation mais il
est beaucoup au-dessus du courant de fuite observé au pincement. Il offre un courant de
saturation du drain et une résistance spécifique similaires au VJFET normally-on et un
meilleur comportement en régime transitoire. Toutefois la résistance à l’état passant est assez
élevée à VGS = 0 V afin de limiter le courant de drain et de protéger le dispositif et le circuit
en cas de fonctionnement anormal [16]. Comme un exemple on considère la Figure 2-6 qui
montre ID en fonction de VDS pour les quatre dispositifs de la Figure 2-5b mais avec VGS = 0V
au lieu de VGS = 2 V.
VT0
Figure 2-6 : ID = f(VDS) à VGS = 0 V pour des dispositifs normally-on et quasi-on
Les caractéristiques électriques des dispositifs avec une tension de blocage
VBR = 600 V sont présentées dans les tableaux 2-3, 2-4 et 2-5 :
Type de VJFET
VGS
ID MAX
Tension de seuil VT0
Normally-on
Normally-on
2V
0V
3.8 A
2.2 A
– 3.73 V
Quasi-on
Quasi-on
2V
0V
2.6 A
0.24 A
– 0.45 V
Tableau 2-3 : Tableau des résultats en fonction de la tension de seuil [14]
ID [A]
VT0 [V]
0.02
0.15
0.24
– 0.45
1.73
– 2.74
2.21
– 3.73
Tableau 2-4 : Relation VT0 = f(ID ) pour VDS = 10 V et VGS = 0 V des dispositifs normally-on
à quasi-on [14]
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Etat de l’art du JFET vertical SiC
T [°C]
VT0 [V]
25
0.45
100
0.51
150
0.58
200
0.61
250
0.68
Tableau 2-5 : Relation linéaire de la tension de seuil VT0 extrapolée pour différentes
températures [14]
Le courant de drain en fonction de la tension de grille a été mesuré à VDS constant de
10 V. A températures élevées le courant diminue en polarisation directe. Le courant de drain à
300°C est 30% de celui à 250°C.
Lin Zhu et T. Paul Show [15] ont simulé un Trench JFET (Figure 2-4). Le dispositif
est protégé par mesa. La structure trench peut faciliter le pincement du canal par la région de
déplétion et ainsi bloquer le dispositif. L’oxyde sur les côtés peut réduire le courant de fuite ce
qui est dû surtout à la génération dans la zone de charge d’espace. Les dispositifs possèdent
une résistance spécifique assez élevée à l’état passant puisque la largeur effective de la mesa
diminue (Figure 2-7).
on
R DS
h
Figure 2-7 : Influence de la largeur de la mesa sur le blocage en direct et la résistance
spécifique à l’état passant à température ambiante : la profondeur de la tranchée h est de
3 µm ; l’épaisseur de l’oxyde sur les côtés TOX = 50 nm et le dopage de la couche épitaxiée
ND = 1×1016 cm-3
La résistance du JFET est contrôlée par la tension de grille qui peut changer la
conductivité du canal. A la différence des JFETs conventionnels les murs des grilles P+ sont
isolés de la région du canal. Avec la structure trench il est plus facile de pincer la conduction
dans le canal [12]. Comparé au JFET vertical à grille latérale [17], le JFET de Zhu est plus
facile à fabriquer. Dans le dispositif de Zhu le chemin de conduction est vertical. Ceci va
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48
Etat de l’art du JFET vertical SiC
réduire la résistance spécifique à l’état passant et va augmenter la densité de la cellule du
dispositif. Mais les tranchées du JFET de Zhu vont diminuer la largeur effective de l’épitaxie
et ainsi la capacité de blocage. Pour cela le JFET à grilles latérales nécessite une épitaxie plus
étroite pour tenir la même tension.
A partir des simulations Medici l’influence de la largeur de la mesa sur le phénomène
de conduction et le blocage en direct sont présentés sur la Figure 2-7. La résistance spécifique
augmente rapidement avec la diminution de la largeur de la mesa.
Comme compromis la capacité de blocage augmente pour les faibles largeurs de mesa.
La capacité de blocage sature pour une profondeur de tranchée au-dessus de 3 µm mais la
résistance spécifique continue à augmenter.
Il existe un deuxième type de JFET vertical décrit dans la littérature – c’est le JFET à
deux canaux (vertical et horizontal).
2.2 Le JFET à deux canaux
Qiong Shui et al. [18], [19] ont présenté un VJFET normally-off de type N (Figure
2-8). Le régime normally-off est identifié quand le courant de drain est très faible pour une
polarisation de grille nulle même pour des tensions nominales de drain significatives.
0.5
Grille
0.5 1.0 Source
n+
Grille
0.5
0.6
p+
P
1.0
52
-
n
n+
Drain
Figure 2-8 : Représentation schématique d’une
demi-cellule d’un VJFET 4H-SiC
P
Source
N
Passivation
P
P
7.9×1016cm-3 0.58µm
Grille inférieure
NA = 4.5×1017 cm 3 0.8 µm
N
+
Canal vertical
Type N
Canal vertical
trench
15
-3
ND = 5.7×10 cm 15 µm 4H-SiC
Couche tampon
Substrat N+
Drain
Figure 2-9 : Section transversale du VJFET
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Etat de l’art du JFET vertical SiC
Dans le processus de conception du VJFET les propriétés essentielles considérées sont
une haute tension de blocage, une densité de courant élevée et la minimisation de la résistance
spécifique à l’état passant [20].
Une couche épitaxiée N- (canal latéral) est disposée entre la source et la grille. Le
canal vertical se trouve à droite de la grille. L’épaisseur du canal vertical et latéral (0.6 µm et
1.0 µm, resp.) sont les paramètres critiques nécessaires afin d’obtenir une tension de blocage
et une densité de courant élevées. L’épaisseur et la largeur du canal sont choisies de telle
façon qu’à polarisation nulle de la grille la zone de charge d’espace s’étend dans le canal
vertical et horizontal à l’aide de la tension de barrière (potentiel de diffusion) VBI [21].
La densité de courant de fuite est de 1×10-13 A/µm ce qui est équivalent à 1×10-5
A/cm2. Pour une polarisation de grille de 2.9 V (VDS = 10 V) la densité de courant de grille est
de 1×10-6 A/µm ce qui est comparable à la densité de courant de drain.
L. Fursin et al. [22] ont fabriqué et caractérisé un VJFET à double grille avec un canal
vertical implanté (Figure 2-9) qui élimine la nécessité d’une nouvelle croissance par épitaxie
au milieu du processus de fabrication du dispositif. A température ambiante le courant de fuite
est de 15 mA.
Le VJFET conduit un courant de drain de 1.13 A (227 A/cm2) à VGS = 3.5 V et
VDS = 5 V mais un défaut a été commis et le courant de fuite de la grille est assez élevée
(16 mA). La surface active des larges JFETs est de 1.33 mm2 et la surface active des petits
JFETs est de 0.5 mm2. La grille enterrée de type P est dopée à 4.5×1017 cm-3.
La couche enterrée de type P est dopée à NA ≈ 7×1017 cm-3. Une multi-poche est
formée. Ce JFET est basé sur une tranchée au milieu du canal vertical type N. L’épaisseur
totale de la source est de b = 1.7 µm et celle de la grille est de 0.8 µm. Trois lots sont réalisés
avec différentes surface de la zone active et différentes implantations du canal. Les
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50
Etat de l’art du JFET vertical SiC
tableaux 2.6 et 2.7 regroupent les résultats électriques des différents lots de JFET avec la
résistance spécifique correspondante :
Type de JFET
VGS [V]
VDS [V]
JD [A/cm2]
on
R DS
[mΩ/cm2]
T [°C]
3.5
0.84
1.75
50
100
16.8
17.5
25
150
50
100
21
25.8
25
150
Petit
Surface active 0.5 mm2
Dose P+ (NA) – faible
Large
Surface active 1.33 mm2
Dose P+ (NA) – faible
3.5
Tableau 2-6 : Tension de grille VGS, tension de drain VDS, densité de courant JDS et résistance
on
à température ambiante et à 150°C [23]-[27]
spécifique à l’état passant R DS
T [°C]
VG [V]
IG [mA] (petit JFET) IG [mA] (large JFET)
2.5
94 µA
270 µA
3
2.7 mA
18 µA
25
3.5
16 mA
75 µA
4
43 mA
> 100 mA
Tableau 2-7 : Résultats électriques pour différentes tensions de grille
On remarque que plus le canal est peu dopé plus le courant de grille est faible. Le
rapport entre le courant de drain et de grille est plus élevé pour les faibles doses du canal. Le
courant de fuite en mode de blocage pour une polarisation de grille zéro dépend non
seulement de la dose et de l’implantation P+ du canal vertical mais également de sa structure.
Dans le Tableau 2-8 nous avons essayé de faire une comparaison des résultats électriques du
JFET présenté par différents auteurs :
Références
Polytype
Type de
régime
Epaisseur
de
l’épitaxie
H [µm]
50
Dopage
de
l’épitaxie
ND [cm-3]
VBR VDS
[kV] [V]
on
JD
T
R DS
2
[A/cm ] [mΩ*cm2]
5
185
Shui [17], 4H-SiC Normally5.0×1014 8
Gu [18]
off
(type N)
K. Asano
Normally5.3
15
69
[20]
off
17.5
L. Fursin 4H-SiC Normally15
5.7×1015 1.53 0.84 50
[21]
off
(type N)
Kashyap
5
1.2
2.5 A
1×1016
[23], [28]
Tableau 2-8 : Comparaison des résultats électriques du VJFET présenté par différents
auteurs
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300 K
300 K
25°C ;
450°C
51
Etat de l’art du JFET vertical SiC
Kashyap [24], [28], [29] analyse la caractérisation électrique des JFET verticaux en
SiC [30]. La couche de contact d’épaisseur 0.2 µm est dopée à ≈ 1×1019 cm– 3. Le prototype
réalisé par SiCED a une surface de 2.8 mm2 avec un courant ID = 2.5 A.
La caractéristique directe dépend surtout de la largeur du canal et de la profondeur des
implants de la grille [31] comme il est illustré sur la Figure 2-10. Le pincement est fonction de
l’espacement entre les grilles ou la largeur du canal. Les JFETs atteignent la tension de seuil à
VGS = – 12 V. A 450°C la résistance drain-source augmente à VGS = 0 V [32]. En augmentant
la température la tension de seuil et le courant de saturation changent de la manière suivante
(§ 1.1.2) :
T [°C]
VT0 [V]
200
–13
300
–14
450
–15
T [°C]
I DSAT [A]
R DS [Ω]
Type de
caractéristique
25
3.5
450
0.7
1.33
10.0
Pentode
Triode
(grille profonde) (grille peu profonde)
(a)
(b)
Tableau 2-9 : Influence de la température sur la tension de seuil VT0 (a), le courant de
saturation I DSAT et la résistance à l’état passant (b)
Pour un courant donné la chute de tension drain-source varie comme suit :
0.5
ID [A]
0.7
6
VDS [V]
25
450
T [°C]
Tableau 2-10 : Variation de la tension drain-source en fonction de la température
– 2V +
G
métal
n+
n-
+ 2V –
Contact
de grille
G
S
+
n
canal
P+
zone de charge
d’espace
Contact de source
+
n
P+
N+
N+
P+
N+
N+
P+
P+
N-
W
+
n
Substrat N+
Contact de drain
métal
D
Figure 2-10 : Section transversale de la
structure VJFET SiC
Figure 2-11 : Section transversale du VJFET SiC
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Etat de l’art du JFET vertical SiC
Pour éviter le fonctionnement « normally on » le JFET SiC est monté en cascode avec
un MOSFET Si comme un interrupteur de contrôle afin de convertir le dispositif « normally
on » en « normally off » [33]. Une solution alternative est présentée par Kelley [34] qui a
conçu le dispositif « quasi-off » prévu pour bloquer la moitié de la tension à une polarisation
zéro de la grille et atteindre un blocage complet à une polarisation négative de 0 à – 5 V. Une
section transversale du VJFET de Kelley avec des grilles trench est montrée sur la Figure
2-11. Le dispositif a un canal vertical et des grilles trench. La tension drain-source, la
résistance à l’état passant, la tension de seuil et la tension de pincement du canal (qui
détermine la tension de blocage à une polarisation grille-source donnée) sont ajustées en
optimisant la largeur et le dopage du canal.
Il est pratique de réaliser ce JFET normally-on ou quasi-off. Pour le dispositif
normally-on la tension de seuil est strictement négative tandis que pour la partie quasi-off elle
est légèrement positive sachant que le régime normally-on est défini pour un courant de
saturation de drain à une polarisation zéro de la grille ou proche de zéro.
La plupart des JFETs à deux canaux sont des structures symétriques réalisées avec des
grilles enterrées. Cette structure appelée trench JFET sera analysée par la suite.
2.2.1 Trench JFETs
Mazzola [35] a développé des JFETs verticaux canal N basés sur la technologie trench
à grille implantée. Les composants manifestent des courants de drain allant jusqu’à 4 A et
peuvent fonctionner en régime « normally-off », « normally-on » et « quasi-on ».
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Etat de l’art du JFET vertical SiC
Contact de source
Contact de grille
Profondeur
de la
tranchée
Contact de grille
Implant de grille
Implant de grille
Largeur de doigt
Contact de drain
Figure 2-12 : Pouces de la source (1.5 µm)
du VJFET SiC et la grille P+ implantée [13]
Figure 2-13 : Section transversale d’un JFET vertical en
SiC [39]
Les dispositifs présentés montrent des largeurs de grille de l’ordre de 1.5-2 µm formées par
implantations P+. Figure 2-12 montre la région grille-source d’un VJFET typique. Le courant
de saturation de drain est le même pour le cas normally-on et quasi-on mais il est plus faible
pour le cas normally-off. Les paramètres considérés du dispositif sont présentés dans le
Tableau 2-11 :
Paramètre
Unité de mesure
Valeur numérique
Surface
effective de
la jonction
[mm2]
0.72
Epaisseur
du substrat
I DSAT
Résistance Température
thermique
[mm]
0.4
[A/cm2]
500
[Ω/°C]
0.1
[°C]
25
Tableau 2-11 : Propriétés du dispositif VJFET 4H-SiC [35]
Les JFETs offrent une impédance d’entrée élevée [36] sans oxyde de grille critique.
Ceci supprime plusieurs phénomènes classiques des matériaux présents dans les MOSFETs
tels que la réduction de la mobilité du canal, le claquage de l’oxyde et la fiabilité de l’oxyde.
Le processus de fabrication des JFETs est plus simple que celui des MOSFETs et le JFET
peut fonctionner pour des températures de jonction supérieures à 250°C, la limite pratique
supérieure des MOSFETs [37]. La plupart des systèmes de contrôle de puissance exigent le
mode de fonctionnement « normally-off » pour que le système soit en état « sûr » même si le
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54
Etat de l’art du JFET vertical SiC
contrôle de puissance est interrompu [36]. Une manière d’éviter ce problème est de connecter
un JFET en mode de déplétion en configuration cascode avec un dispositif « normally-off »
comme un MOSFET de puissance Si [38].
La structure normally-off présentée à la Figure 2-13 [39] avec une largeur de doigt de
1.9 µm (700 K) présente une meilleure tension de blocage de 1200 V. Une couche épitaxiée
fortement dopée ND = 1×1019 cm-3 est déposée au-dessus. Toutes les résistances de contact
sont de 1×10-4 Ωcm2. Les implants pour la grille ont une profondeur de 0.5 µm à la base et de
0.35 µm sur les côtés. La base des tranchées possède également une couche fortement dopée
afin d’éviter le pincement le long de la zone de charge d’espace sous forte polarisation. La
concentration de la grille est de 1×1018 cm-3 (1×1014 cm-2). La variation de la tension de
blocage est négligeable (à 400 K et 700 K elle varie de 1214 V à 1267 V resp.).
La valeur de la largeur critique du doigt prise comme paramètre d’optimisation et
résumée dans le Tableau 2-12 dépend de la température.
Température [K]
Largeur critique du doigt [µm]
300
2.20
400
2.17
500
2.13
600
2.09
700
2.04
Tableau 2-12 : Variation des paramètres d’optimisation à la tension de blocage en direct
Les caractéristiques électriques des Trench JFET sont regroupées dans le Tableau 2-13 :
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55
Etat de l’art du JFET vertical SiC
Référence
Robin L. Kelley [34]
Année
2005
Polytype
Type de régime
Normally-on
Quasi-off
NA
2a [µm]
Michael S.
Mazzola [13]
2003
P. Bhatnagar [39],
A. B. Horsfall [40]
2005 ; 2003
4H-SiC
4H-SiC
Normally-on;
Normally-off;
Quasi-on
Al
1 – 2 µm
Normally-off
h [µm]
Al
1.9 µm
2 µm
2
2
S [mm ]
1 mm
Epaisseur de l’épitaxie H
ND (épitaxie)
10 µm
3×1015 cm-3
b [µm]
0.1 µm
Tension de blocage
Tension nominale
Courant nominal
Courant de fuite du drain
600 V
4A
500 A/cm2
4.5 mΩ*cm2
Densité de courant
on
R DS
Température
800 V
600 V
3A
100 µA
I Dsat
ID [A] sous VDS [V]
pour VG [V]
398 V
VDS = 600V
VGS = –20V
Normally-on
VDS = 600V
VGS= – 5V Quasi-off
75 – 150 A/cm2
VGS = 2V
Quasi-on
VGS>2-2.5V
Normally-off
5×10-3 A
Normally-on
5×10-4 A
Quasi-on
2×10-6 A
Normally-off
300 – 700 K
Tableau 2-13 : Récapitulatif des trench JFET verticaux SiC à deux canaux
Après avoir présenté quelques réalisations du JFET vertical, les paragraphes suivants
abordent deux de ses dérivés possibles (le DI-VJFET et le TI-VJFET).
2.2.2 JFETs spéciaux
2.2.2.1.
Le DI-VJFET
Mizukami [41] a réalisé un deep-implanted gate vertical JFET (DI-VJFET) 4H-SiC
600 V avec une résistance à l’état passant de 10 mΩcm2. La vue de dessus du DI-VJFET est
montrée sur la Figure 2-14 :
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56
Etat de l’art du JFET vertical SiC
électrode de grille
électrode de source
longueur
du
canal
métal au-dessus de source 3.8
Source
trench
passivation
Grille
+
grille P ouverture canal
source N+
du canal
couche épitaxiée N-
p++
p+ body
p++
p+ body
9.6 µm
Couche épi n7×1015 cm-3
Drain n+
0.45 µm
6.25 µm
Drain
électrode de drain
Figure 2-14 : Vue de dessus du DI-JFET fabriqué
[41]
Figure 2-15 : Section transversale du TI-VJFET
[42], [43]
Des cellules compactes ont été introduites dans la zone active du DI-VJFET afin
d’atteindre des plus hautes densités du canal. La simplicité dans le processus de l’implantation
de la grille est importante afin de produire des dispositifs économiquement.
Les relations entre les dimensions du canal et la tension de blocage sont montrées sur
le Tableau 2-14 :
Epaisseur du canal h [µm]
1.5
2.0
2.5
3.0
1.5
423.8
38.0
0.1
0.0
Longueur du canal 2a [µm]
2.0
1707.8
185.3
8.4
0.0
2.5
1848.4
674.4
40.0
0.0
Tableau 2-14 : Résultats calculés à partir de la relation entre la tension de blocage [V] et la
longueur h et la largeur 2a du canal [40]
2.2.2.2.
1.45
Le TI-VJFET
Une structure intéressante telle que le TI-VJFET a été fabriquée par Zhao (Fig. 2-15)
[42], [43]. Le canal vertical et la couche épitaxiée sont implantés par une couche N. La
couche de blocage représente la couche épitaxiée de type N– entre le body P+ et le substrat N+.
Une gravure est réalisée de la passivation à partir des sommets de la mesa et la formation du
contact de source par TiW/Ni (90/20 nm).
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57
Etat de l’art du JFET vertical SiC
Le canal vertical défini par tranchées et implantation angulaire d’Al permet un
contrôle précis des dimensions du canal ce qui résulte en une très faible résistance spécifique
à l’état passant. Le processus technologique permet une fabrication simplifiée.
La zone active du composant est de 320×293 µm. La tenue en tension est mesurée
pour ID = 1 mA et VG = 0 V. ID en direct atteint 0.28 A (JD = 300A/cm2) pour VG = 5 V et
VD = 3 V. La résistance à l’état passant est mesurée pour VG = 5 V et JD = 100 A/cm2
(VD=0.277 V). La mobilité du canal vertical est déterminée 561 cm2/Vs ce qui est plus que
10 fois plus grand que la meilleure mobilité du canal inverse pour un MOSFET 4H-SiC.
Nom du dispositif
Référence
Polytype
Type de régime
Surface active [cm2]
Longueur du canal h [µm]
Largeur du canal 2a [µm]
Dopage du canal ND [cm-3]
Type de protection
Tension de source (Bus voltage) [V]
Tension de blocage [V]
VTH [V]
on
Résistance à l’état passant R DS
[mΩcm2]
DI-VJFET
Makoto Mizukami [41]
4H-SiC
ID [A] sousVDS [V]
pour VGS [V]
ID = 6.1 A; IG = 70 mA
VD = 5 V; VG = 1 V
1×10-3
2.5
1.0-4.5
600
1300
10
TI-VJFET
Jian H. Zhao [42],[43]
4H-SiC
Normally-off
9.38×10-4 & 2.03×10-2
9.4
7×1015
Double JTE et MESA
600
1726
1741
2.77
Tableau 2-15 : Récapitulatif des paramètres électriques du DI-VJFET et TI-VJFET
2.2.3 Cas du JFET SiCED
Friedrichs [1] a développé le concept du VJFET 4H-SiC [27] contrôlé latéralement et
on
de
capable de bloquer 1800 V avec une résistance spécifique à l’état passant R DS
14.5 mΩ*cm2. Le VJFET tient un courant de 15 A et la tension à l’état passant est de 2 V
[44]. La technologie est considérée fiable pour des tensions jusqu’à 4.5 kV [45]. Une
deuxième couche épitaxiée de 2 µm est déposée sur la couche implantée de type P. Les
dispositifs spécifiés tiennent des courants de l’ordre de 5 A. Afin de diminuer le prix face aux
solutions existantes en silicium la résistance spécifique à l’état passant a été diminuée par la
réduction de la concentration des lignes de champ électrique localisées en bordure [46] de la
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58
Etat de l’art du JFET vertical SiC
grille enterrée. Le substrat utilisé pour les JFETs est du 4H-SiC type N de Cree avec une
résistivité spécifique d’approximativement 20 mΩcm. Une couche enterrée de type P qui joue
le rôle de l’électrode de contrôle est implantée sélectivement dans la première couche
épitaxiée (Figure 2-16). Dans la zone de la source la couche N++ est implantée en utilisant de
l’azote. Une métallisation d’aluminium de 3 µm est déposée. La largeur de la grille est de 32
cm et la surface active est de 4.1 mm2 [47]-[49].
Source
N++
++
P
Grille
+
N Couche épitaxiée 2
n+ Couche épitaxiée 1
Drain
N++
Figure 2-16 : Section transversale d’une demi-cellule du nouveau JFET vertical 4H-SiC
On remarque que la résistance du dispositif optimisé a beaucoup diminué tandis que la
résistance du canal est restée relativement constante.
résistance normalisée
1,0
résistance de l'épitaxie
résistance du dispositif
0,8
0,6
0,4
0,2
0,0
JFET 1500 V
JFET optimisé 1500 V
Figure 2-17 : Amélioration de la résistance à l’état passant après réduction du renforcement
localisé du champ aux bords de la grille enterrée
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Etat de l’art du JFET vertical SiC
Le Tableau 2-16 résume les paramètres des couches épitaxiées utilisées pour les
dispositifs avec une tension de blocage de 600 V, 1200 V et 1800 V [47].
Paramètre/VBR
600 V
1200 V
1800 V
-3
16
15
ND Epi 1 [cm ]
1.2×10
8×10
4.5×1015
8
12
15
Epaisseur Epi 1 [µm]
ND Epi 2 [cm-3]
>1.5×1016
>1.5×1016
>1.5×1016
2
2
2
Epaisseur Epi 2 [µm]
Tableau 2-16 : Paramètres de la couche épitaxiée des VJFETs
La caractéristique de sortie du VJFET 1800 V est la suivante :
Figure 2-18 : Caractéristiques de sortie du VJFET 1800 V avec une surface active de
4.1 mm2
Dietrich Stephani de SiCED en Allemagne a également présenté le progrès et l’état de
l’art du JFET vertical développé à SiCED avec une tenue en tension de 3 kV. En mode
bloqué, le dispositif normally-off montre un courant de fuite <10 µA à 3 kV et <10 nA à
2 kV. La résistance à l’état passant du dispositif de surface 2.4 mm2 est de 3 Ω à 25 ºC et
augmente jusqu’à 4.9 Ω à 150 ºC.
3 Conception du dispositif
Afin d’analyser le comportement du transistor JFET, nous avons réalisé des
simulations sur un JFET vertical symétrique 2D en SiC. La structure du dispositif retenue
pour les simulations est la suivante :
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Conception du dispositif
b
h
Source
Grille
SiO2
air
L
P+
NDD
NA
Epitaxie N
ND
H
air
-
2a
P+
Source
Grille
Substrat N + 6H-SiC
3×1018 cm-3
Drain
Figure 2-19 : Structure de base du JFET verticale symétrique utilisée en simulations
Cette structure n'est pas réaliste car en pratique on ne peut pas mettre les grilles sur les
côtés de la puce. En fait la grille est sur la partie supérieure et la structure est avec une grille
en surface ou bien avec une grille enterrée (des caissons de type P descendent pour se relier à
la grille). Des figures de ce type sont présentées dans l’état de l’art des JFETs SiC du
Canal horizontal
Chapitre 1.
Source
Grille
Grille
P+
P+
Canal vertical
Epitaxie N-
Substrat N+
Drain
Cellule complète
Figure 2-20 : Structure du JFET avec une grille enterrée
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Conception du dispositif
3.1 Constitution du JFET
3.1.1 Description d’une cellule
Le JFET est constitué d’une couche épitaxiée de type N- de profondeur [H + h] et de
dopage ND (Figure 2-19) qui permet d’assurer la tenue en tension. Cette couche est épitaxiée
sur un substrat 6H-SiC fortement dopé N+ (≈3×1018 cm-3) d’épaisseur 400 µm. Par simplicité
pour les simulations son épaisseur a été réduite à 5 µm sans réduire la précision dans la
couche active. Tous les essais sont réalisés sans tenir compte de la tenue en tension.
Dans la partie supérieure de la couche épitaxiée N-, sont implantées deux zones P+
fortement dopées (NA [cm-3]) reliées aux électrodes de grille. Elles sont séparées par une zone
dopée ND de longueur 2a qui constitue le canal vertical. A celui-ci s’ajoute une couche N+
dopée NDD d’épaisseur b qui permet de relier entre eux le canal vertical et les deux électrodes
de source. Dans cette zone un canal horizontal est formé de longueur L et d’épaisseur b
également. Ces deux parties réunies (canal horizontal et vertical représentés sur la Fig. 2-21)
constituent la partie active du transistor JFET autorisant le passage du courant du drain vers la
source [50]. Au-dessus des électrodes de source, une couche d’isolant d’épaisseur 0.3 µm est
placée afin de rendre plus réaliste la répartition des lignes équipotentielles dans les
simulations. Une couche de SiO2 d’épaisseur 0.3 µm est déposée entre les contacts. En
pratique au-dessus des électrodes il y a un isolant (polysilicium, SiO2, AlN [51] ou autres
[52]-[55]).
Source
Canal horizontal Source
+
N
+
P
dop P
P+
Canal vertical
N-
Epitaxie ND
Figure 2-21 : Emplacement des deux canaux
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Conception du dispositif
Les différents dopages du canal et des zones P+ ont pour but de créer une zone de
charge d’espace lorsque la jonction P+-N- formée par ceux-ci sera polarisée convenablement.
La structure du composant rend celui-ci normalement passant quand la jonction n’est pas
polarisée. Le blocage se fera en appliquant une tension négative entre grille et source comme
nous l’avons vu au § 1. Du fait des dopages respectifs du canal et des zones P+, la zone de
charge d’espace se développera de façon plus importante dans les zones N (verticale et
horizontale). Elle réduira la section de passage effective des électrons dans le canal, ce qui
permettra de moduler le courant qui le traverse.
Les valeurs des paramètres par défaut utilisées par les simulations sont citées dans le
Tableau 2-17 représenté ci-dessous :
Symbole
Signification
Valeur par défaut
a
h
ND
b
L
NDD
H
NA
Z
Zeffectif
Largeur du canal vertical
Epaisseur du canal vertical
Dopage du canal vertical
Largeur du canal horizontal
Epaisseur du canal horizontal
Dopage du canal horizontal
Distance entre la zone P+ et le substrat
Dopage de la zone P+
Profondeur du dispositif en simulation
Profondeur effective du dispositif
1.3 µm
1 µm
5×1015 cm-3
0.2 µm
2.6 µm
1.5×1017 cm-3
4 µm
3×1017 cm-3
1 µm
10 cm
Tableau 2-17 : Liste des symboles utilisés pour l’analyse et la modélisation de la structure de
référence pour les simulations
3.1.2 Description du système simulé
Nous allons nous intéresser uniquement dans les simulations à une cellule du JFET. Le
but étant ici d’étudier son comportement à l’état passant et plus spécifiquement sa résistance.
Un transistor JFET est composé d’un grand nombre de cellules élémentaires ou d’une
structure en serpentin. La simulation d’un composant complet 3D serait trop coûteuse en
termes de temps de calcul et d’espace mémoire. La simulation d’une cellule pour représenter
le comportement est suffisante du fait de la structure du JFET et de ses axes de symétrie. Pour
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63
Conception du dispositif
obtenir le courant total, il suffit de multiplier les résultats obtenus pour une seule cellule par le
nombre total de cellules équivalentes du composant.
Pour représenter le dopage des différentes implantations, on a utilisé un profil
d’implantation analytique généré automatiquement par le logiciel de simulations
MediciTMA [7].
L’objectif est d’étudier et de développer un JFET vertical compatible avec celui de
SiCED pour des applications de puissance avec une tension de grille VGS allant jusqu’à – 40 V
avec une tension de pincement VP de l’ordre de – 10 à – 15 V et un courant I Dsat de l’ordre de
2 A. Afin d’atteindre cet objectif, il sera nécessaire d’améliorer la structure de base du
transistor JFET vertical présentée sur la Figure 2-19 et notamment en jouant sur les
paramètres du canal (largeur, longueur, dopage).
3.1.1.1
Maillage du dispositif simulé
Pour pouvoir résoudre les équations des semi-conducteurs en simulation, il est
nécessaire de mailler la structure [56] en utilisant un maillage paramétré manuellement ou
automatiquement qui prend en compte les problèmes de convergence aux jonctions. Les
simulateurs de type éléments finis permettent la simulation de structures, à une, deux ou trois
dimensions à géométrie quelconque [57]. La méthode des éléments finis et des intégrales des
frontières (pour l’équation de continuité) permet d’associer au maillage un système numérique
[58].
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Conception du dispositif
L
S
2a
S
NDD
G
+
P
+
P
NA
Epitaxie NND
b
G h
H
Substrat N+
D
Figure 2-22 : Emplacement des zones du JFET simulé avec les valeurs des différents
paramètres présentés dans le tableau 2-17 (En traits roses sont représentées les différentes
électrodes : grille, drain, source)
La précision de la simulation sera liée au nombre de nœuds définis dans le maillage.
Le dispositif est divisé en éléments de dimensions différentes afin de bien représenter les
détails à des endroits où cela s’avère nécessaire (maillage fin) et de gagner en temps de calcul
à d’autres endroits (maillage grossier).
Les figures 2-23 à 2-26 représentent une vue du maillage adapté pour les simulations.
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Conception du dispositif
Source
Grille
Source
Grille
Figure 2-23 : Vue globale du maillage du JFET en simulation par Medici (Les paramètres du
transistor sont représentés dans le Tableau 2-17.)
Le maillage doit être affiné dans les zones présentant des variations importantes des
grandeurs (dopage, lignes de courant, champ électrique, lignes équipotentielles, concentration
des électrons) [60]. On détaille notamment au niveau de la jonction P-N du canal et des
contacts de source.
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Conception du dispositif
Source
Source
Grille
Figure 2-24 : Zoom du maillage du canal du JFET simulé
Figure 2-25 : Zoom de la jonction PN au bord de la zone P+
Le maillage est plus grossier dans les zones où le dopage varie peu.
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Conception du dispositif
noeuds
élément fini
Figure 2-26 : Zoom du contact de source en surface avec la discrétisation du domaine
Nombre de noeuds
Nombre de triangles
Taille de la maille la plus petite
Taille de la maille la plus grande
13910
13674
0.01
0.41667
Tableau 2-18 : Statistiques du maillage utilisé
Des coupes à l’intérieur du canal permettent de mieux appréhender le comportement
du composant. On regarde le dopage, les lignes de courant, le potentiel et le champ électrique
à trois endroits différents : au milieu du canal vertical, au milieu du canal horizontal et suivant
la verticale.
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Conception du dispositif
c) x = 5.2 µm
a) y = 0.1 µm
b) y = 0.7 µm
Source
Grille
N
P+
+
Source
P+
Grille
N-
N+
y
Drain
Figure 2-27 : Localisation des plans de coupe
3.1.1.2
Dopage du JFET
La différence entre la densité des atomes accepteurs et celle des atomes donneurs (ND–
NA) exprime la densité volumique de charges fixes, encore appelée profil de dopage. Cette
valeur peut être variable dans l'espace, mais est invariante dans le temps. C'est une donnée
technologique, qui définit le type de composant [61].
On peut schématiquement différencier deux principaux modes de fonctionnement
(§ 1.1.1.1.).
La zone de charge d’espace (zone non neutre)
Dans le cas où la densité de porteurs libres est négligeable devant la densité de charges fixes,
le profil spatial du champ électrique est essentiellement déterminé par le profil de dopage (cas
d'une zone désertée).
(
)
La zone neutre ρ = q p + n + N D+ + N A− = 0 (ρ – densité volumique de charges fixes)
Le matériau est électriquement neutre. Sa charge globale et locale est nulle (condition de
neutralité électrique).
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69
Conception du dispositif
3.2 Eléments influençant la zone de charge d’espace
Le fonctionnement du JFET est conditionné par deux différences de potentiel. Le potentiel
grille-source et le potentiel drain-source qui influencent l’étalement de la zone de charge
d’espace et donc la conduction du JFET. Afin de découpler l’analyse des deux phénomènes
nous regarderons dans un premier temps le fonctionnement du JFET avec polarisation de
grille nulle et seulement en fonction du potentiel de drain, puis, nous regarderons l’influence
de la polarisation de grille.
C
B
Courant IDS [A]
6
5
4
17
-3
NDD = 1.5x10 cm
3
2
JFET vertical 6H-SiC
L = 2.6 µm; b = 0.2 µm;
2a = 2.6 µm; h = 1 µm
15
-3
ND = 5x10 cm ;
VGS = 0 V;
A
VGS = - 0.5 V;
VGS = - 1 V;
1
D
0
0
5
10
15
VGS = - 2 V
T = 300 K
20
Tension VDS [V]
Figure 2-28 : Réseau des caractéristiques électriques statiques ID = f(VDS) pour un transistor
JFET vertical SiC simulé à température ambiante sous différentes tensions de grille. Les
caractéristiques montrent la saturation du courant de drain. Les points A, B, C et D sont
utilisés comme points particuliers dans le texte.
3.2.1 Fonctionnement avec polarisation de grille nulle (VGS = 0)
On met la grille et la source à la masse et on applique une tension positive variable sur
le drain [62]. La répartition de la charge dans le canal va être modifiée par le champ électrique
ainsi exercé.
Comme nous l’avons vu dans le chapitre 1 (§ 1.1.2.) pour de faibles valeurs de la
tension drain-source, le courant entre la source et le drain est faible. Le potentiel dans le canal
est pratiquement le même de la source au drain. La grille est fortement dopée P, par contre le
canal vertical et le canal horizontal ont des dopages très différents. Il en résulte que dans le
canal vertical qui est faiblement dopé N, la zone de charge d’espace s’étale essentiellement
dans la zone N et elle est d’épaisseur presque constante. Pour le canal horizontal, le dopage
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Conception du dispositif
est beaucoup plus élevé. La zone de charge d’espace s’étend à la fois dans la zone N et dans la
zone P+ de grille. De plus, on voit apparaître une petite zone de charge d’espace sur le dessus
de la puce.
Les porteurs peuvent circuler librement de la source vers le drain dans un canal
d’épaisseur constante, donc la résistance entre source et drain est constante. Dans ces
conditions de faible tension VDS, le courant de drain ID varie linéairement en fonction de la
tension VDS. Donc, pour de faibles tensions drain-source, le JFET se comporte comme une
résistance presque constante.
Source
Canal horizontal
Canal horizontal
Source
Grille
Grille
Canal vertical
vers le drain
Drain
Figure 2-29 : Comportement du JFET simulé avec le logiciel Medici pour le cas VDS = 1 V,
iD = 1.67 A (point A de la figure 2-28) : étalement de la zone de charge d’espace (Les
pointillés rouges délimitent la largeur de la zone de charge d’espace dans le canal vertical.)
Les paramètres du JFET sont présentés dans le tableau 2-17.
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Conception du dispositif
C’est une simulation réalisée avec le logiciel Medici. On remarque que le canal
vertical a la forme d’une bobine. Pour les tensions drain-source plus importantes que
VP = 2.25 V on observe l’apparition d’une zone de charge d’espace dans le canal horizontal
bien que sur les caractéristiques statiques (point B de la figure 2-28) le courant n’ait pas
encore atteint le régime de saturation. Il y a toujours une zone neutre. On observe le
pincement au sens qu’il y a une zone de charge d’espace mais il y a pas la saturation. On
arrive à la conclusion que le modèle standard ne sera donc pas directement applicable.
Source
Canal horizontal ZCE du canal horizontal
Source
Grille
Grille
électrons en vitesse limite
Canal
vertical
Drain
Figure 2-30 : Comportement du JFET SiC à VDS = 5 V et VGS = 0, iD = 5.19 A (point B de la
figure 2-28), zone de charge d’espace pincée dans le canal horizontal ; (Les zones en
pointillés rouges correspondent à la largeur de la zone de charge d’espace dans le canal.)
Lorsque la tension drain-source VDS est supérieure à la tension de pincement VP, le
point de pincement progresse dans le canal en direction de la source on constate en plus
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Conception du dispositif
l’apparition d’un deuxième pincement au niveau de la zone épitaxiée dans le canal vertical
(Figure 2-31).
Source
Zone de charge d’espace horizontale
Source
Grille
Grille
Canal vertical
Zone de charge d’espace verticale
Drain
Figure 2-31 : Comportement du JFET pour le cas VDS > VP, VGS = 0, zones de charge
d’espace dans le canal vertical et horizontal pincées (Les zones en pointillés rouges
correspondent à la largeur de la zone de charge d’espace dans le canal.)
En outre, on constate qu’entre une tension de 20 et 40 V, la saturation du canal
horizontal a peu évolué alors que celle du canal du canal vertical a fortement progressé. Le
canal vertical semble très influencé par les fortes valeurs de VDS. On observe l’apparition
d’une zone de charge d’espace dans les deux canaux mais le point C de la figure 2-28 n’est
pas complètement en saturation. On quitte la région linéaire.
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73
Conception du dispositif
3.2.2 Fonctionnement avec polarisation de grille (VGS < 0)
Si on donne à VGS une valeur différente de zéro et négative, on aura exactement le
même type de comportement que précédemment. La polarisation de la grille va modifier la
zone de charge d’espace en diminuant la section de passage des porteurs et va donc diminuer
le courant dans le JFET. Il en résultera d’une part une diminution de la pente de la portion
linéaire de la caractéristique I(V) et d’autre part un courant de saturation correspondant au
pincement plus faible. Ceci se constate aisément en comparant les deux diagrammes sur les
figures 2-32 et 2-33, notamment dans le canal horizontal près des électrodes de source. Afin
de pouvoir contrôler le courant de drain, il faut donc que la jonction grille-canal soit toujours
polarisée en inverse. Pour un JFET canal N, la grille doit être négative (VGS < 0) par rapport à
la source et donc au drain. Le courant de grille est toujours faible car c’est le courant
traversant une jonction polarisée en inverse.
Source
Source
Wdébut
Grille
Wmilieu
Grille
Wfin
Drain
Figure 2-32 : Comportement du JFET pour des valeurs de VGS = 0, iD = 6.36 A (point C de la
figure 2-28), zone de charge d’espace pincée
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74
Conception du dispositif
Source
Source
Grille
Grille
Drain
Figure 2-33 : Comportement du JFET pincé à VDS = 20 V et VGS = –1.2 V simulé avec Medici
avec les paramètres du tableau 2-17
Comme on l’a vu au § 1 pour des faibles valeurs de la tension drain-source, la zone
désertée a presque la même épaisseur tout le long du canal, ce dernier est de plus en plus étroit
quand la tension de grille devient de plus en plus négative. La largeur du canal et donc la
section de passage du courant va diminuer. La résistance est donc plus importante.
La résistance présentée par le composant devient de plus en plus grande quand la grille
est polarisée de plus en plus négativement par rapport à la source. Le JFET se comporte
comme une résistance commandée en tension :
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Conception du dispositif
Courant IDS [A]
2
VGS = 0 V;
VGS = - 0.5 V;
VGS = - 1 V;
VGS = - 2 V
1
0
0,0
0,2
0,4
0,6
0,8
1,0
Tension VDS [V]
Figure 2-34 : Réseau de caractéristiques représentant l’évolution linéaire de la résistance
dans la zone ohmique simulée avec Medici
VGS = 0 V;
VGS = - 0.5 V;
VGS = - 1 V;
VGS = - 2 V
Courant IDS [A]
5
4
3
2
1
0
0
1
2
3
4
5
Tension VDS [V]
Figure 2-35 : Caractéristiques I-V simulées pour différents VGS représentant le début de la
saturation (zone ohmique pour VDS faibles, zone non-linéaire pour VDS plus importants)
Pour les tensions drain-source plus importantes, la zone de charge d’espace s’étend au
fur et à mesure que l’on se rapproche du drain. Dans ces conditions, le courant de drain ID ne
varie plus linéairement en fonction de la tension VDS. Pour une tension de saturation VDS le
phénomène de pincement apparaît et le courant atteint sa valeur de saturation I Dsat . Cette
valeur est d’autant plus faible que VGS est négatif.
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76
Conception du dispositif
Enfin pour des valeurs de VGS inférieures ou égales à [VBI – VP], les deux zones de
charge d’espace se rejoignent sur toute la partie du canal située dans la zone épitaxiée. Le
JFET n’est pas totalement bloqué. La résistance entre la source et le drain est très grande et le
composant peut être considéré comme un circuit ouvert.
Source
Source
Grille
Grille
Drain
Figure 2-36 : Comportement du JFET pour VGS < – VP, VDS > 0, iD = 0.163 A (point D sur la
figure 2-28), zone de charge d’espace pincée ; (Les zones en pointillés correspondent à la
largeur de la zone de charge d’espace dans le canal.)
On constate en outre que le canal horizontal est beaucoup plus sensible aux variations
de VGS. Avec les paramètres utilisés, on constate que la tension VGS de blocage (VT0) est
obtenue pour VGS = – 2.44 V.
Nous avons également observé l’extension de la zone de charge d’espace W (la
distance entre la zone de charge d’espace et la zone P+) en fonction de la tension VGS. La
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77
Conception du dispositif
valeur maximale de W est égale à la moitié de la largeur du canal vertical, c’est-à-dire au
paramètre a pour avoir le pincement.
W
fin
Etalement de la ZCE [µm]
1,30
W
milieu
1,25
W
début
1,20
1,15
1,10
1,05
1,00
0,95
-2,0
-1,5
-1,0
-0,5
0,0
Tension VGS [V]
Figure 2-37 : Etalement de la zone de charge d’espace en fonction de sa position dans le
canal vertical et de la valeur de la tension VGS (VDS = 20 V) où Wdébut est à ∆Ψdébut = 1 V et
y = 0.2 µm; Wmilieu est à ∆Ψmilieu = 2 V et y = 0.7 µm; et Wfin est à ∆Ψfin = 3 V et y = 1.2 µm
avec 0 < W < a
avec les paramètres Wdébut, Wmilieu et Wfin marqués sur la Figure 2-32.
Dans la zone linéaire et la zone saturée, on peut « contrôler » la valeur de la résistance
ou du courant de drain par l’intermédiaire de la tension VGS.
La Figure 2-37 montre ce phénomène. On peut toutefois voir que le canal horizontal
est plus affecté par l’effet de la polarisation de grille et le canal vertical par celui de VDS.
Nous allons maintenant regarder le courant dans la structure.
3.3 Répartition du courant dans la structure
Dans les deux canaux le courant se sépare en deux avec une zone de charge d’espace
de chaque côté.
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78
Conception du dispositif
Source
Source
Grille
Grille
déplétion de la zone active
Drain
Figure 2-38 : Schéma du passage du courant dans la structure
On remarque l’épanouissement du courant dans la couche épitaxiée. Lors de
l’établissement du modèle il faudra donc tenir compte de la résistance de cette zone.
Le courant est limité par la zone de charge d’espace.
Nous avons également observé le champ transversal et longitudinal ainsi que la densité
de courant. L’hypothèse de la désertion absolue n’est pas parfaite. Au bord de la zone de
charge d’espace il y a des porteurs libres.
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79
Conception du dispositif
Champ électrique [V/cm]
2
Densité de courant [A/cm ]
2
J [A/cm ]
champ [V/cm]
5
4
2,5x10
1,4x10
4
1,2x10
5
2,0x10
4
3
8,0x10
3
6,0x10
ZCE
3
4,0x10
3
5
1,5x10
5
1,0x10
ZCE
Canal vertical
1,0x10
4
5,0x10
2,0x10
0,0
0,0
3,5
4,0
4,5
5,0
5,5
6,0
6,5
7,0
Distance [µm]
Figure 2-39 : Représentation des phénomènes électriques dans le canal vertical
Dans le cas du canal horizontal l’essentiel du courant circule au milieu du canal. Donc
l’hypothèse du canal est donc bonne.
La figure 2-39 montre qu’environ 20 % du courant se répartit sur le bord de la zone de
charge d’espace.
4
3,5x10
5
4
3,0x10
4
2,5x10
6x10
Champ électrique [V/cm]
2
Densité de courant [A/cm ]
2
J [A/cm ]
champ [V/cm]
5
5x10
5
4x10
5
2,0x10
4
3x10
4
2x10
Canal
horizontal
5
1,5x10
5
1,0x10
4
1x10
4
5,0x10
ZCE
0
0,00
0,05
0,10
0,0
0,15
0,20
Distance [µm]
Figure 2-40 : Densité de courant et champ électrique dans le canal horizontal
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80
Conception du dispositif
En conclusion, le courant est concentré à l’intérieur du canal, même si, surtout pour le
canal vertical, on a à la fois une zone de charge d’espace et du courant transversal.
3.4 Répartition des équipotentielles
Nous avons visualisé le contour des potentiels dans la structure qui se distribuent
inégalement surtout pour des tensions élevées – sous l’effet de bord les lignes équipotentielles
s’accumulent aux courbures de la zone P+ et le potentiel devient constant en fin du canal
vertical et horizontal. La tension augmente régulièrement dans le reste de la structure. On
devine alors que les régions critiques seront les extrémités de la zone P+.
Figure 2-41 : Cartographie de la répartition des équipotentielles avec épaisseur du canal
horizontal L = 2.6 µm et contours de 1 V par pas. En pointillés rouges est marqué l’étalement
de la zone de charge d’espace et en pointillés bleus – les différentes électrodes.
De plus et comme le montre la figure 2-41, sous une polarisation inverse de la jonction
grille-source, les équipotentielles s’étalent au bord de la zone P+ et dans le canal horizontal N+
sous la source en se resserrant aux angles des deux zones [46]. Ceci est dû aux effets de bord
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81
Conception du dispositif
et se traduira par un pic de champ électrique très localisé à l’extrémité de la zone P+
(Figure 2-41).
L’augmentation de la tension drain-source VDS conduit à une extension de la zone de
Potentiel [V]
charge d’espace. (voir les pointillés en rouge).
12
10
8
6
4
2
0
-2
Potentiel électrique
+
dans les zones P
2a = 2.6 µm;
h = 1 µm; L = 7.8 µm
b = 0.2 µm;
15
-3
ND = 5x10 cm ;
17
-3
NDD = 1.5x10 cm
T = 300 K
+
0
P
2
P
4
6
+
8
10
Distance en X [µm]
Figure 2-42 : Simulations Medici du potentiel électrique dans les zones P+ du canal vertical
à VDS = 20 V et VGS = 0 V (L’identification des plans de coupe est donnée sur la Figure 2-27.)
Potentiel électrique
+
dans la zone N
2a = 2.6 µm;
h = 1 µm; L = 7.8 µm
b = 0.2 µm;
Potentiel [V]
10
8
15
-3
6
ND = 5x10 cm ;
4
NDD = 1.5x10 cm
T = 300 K
17
-3
2
+
+
P
P
0
0
2
4
6
8
10
Distance en X [µm]
Figure 2-43 : Potentiel électrique dans la zone N+ appartenant au canal horizontal simulé
avec Medici à VDS = 20 V et VGS = 0 V
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Conception du dispositif
22
14
Potentiel électrique
suivant la verticale
2a = 2.6 µm;
h = 1 µm;
L = 7.8 µm;
b = 0.2 µm;
12
ND = 5x10 cm ;
10
NDD = 1.5x10 cm
T = 300 K
Potentiel [V]
20
18
16
15
-3
17
+
P
0
2
4
6
8
-3
10
Distance en Y [µm]
Figure 2-44 : Simulations Medici du potentiel électrique suivant la verticale pour VDS = 20 V
et VGS = 0 V
Nous pouvons nous apercevoir que les lignes équipotentielles se recourbent suivant le
bord de la zone P+, ce qui peut s’expliquer par le fait que le potentiel de cette zone fortement
dopée est imposé par la grille. On remarque également que la valeur des équipotentielles
augmente en se rapprochant vers le drain ce qui est tout à fait normal puisque le potentiel du
drain est le plus élevé.
4 Simulations électriques statiques à l’état passant
4.1 Influence des différents paramètres sur les caractéristiques
statiques
Nous allons étudier ici l’influence des paramètres géométriques sur les caractéristiques
électriques en régime statique du dispositif à l’aide des simulations. Pour ces essais, les
paramètres principaux que nous avons fait varier sont le dopage NDD et la largeur b du canal
horizontal ainsi que la longueur h et L du canal vertical et horizontal respectivement.
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Simulations électriques statiques à l’état passant
4.1.1 Largeur des canaux
En augmentant la tension drain-source VDS pour différentes polarisations de la grille
du JFET vertical SiC, on obtient le réseau de caractéristiques ID = (VDS) en régime statique à
température ambiante présenté sur la figure 2-45.
Courant ID [A]
3
2
VGS = 0 V;
VGS = - 0.5 V;
1
VGS = - 1 V;
VGS = - 2 V
0
0
5
10
15
20
Tension VDS [V]
Figure 2-45 : Caractéristique électrique en régime statique ID = f(VDS) avec une épaisseur du
canal horizontal L =3.9 µm
La tension positive VDS implique la circulation d’un courant de porteurs majoritaires
entre les deux électrodes en passant successivement par le substrat, la couche épitaxiée et
ensuite le canal.
Pour la valeur de b utilisée ci-dessus le courant augmente avec l’augmentation de la
surface considérée. Ceci est normal puisque l’augmentation de la largeur du canal permet un
passage plus facile du courant, donc, une diminution de la résistance.
De plus, il faudra appliquer une tension VGS d’autant plus négative pour bloquer le
transistor que le canal est large. En effet, pour le bloquer, il faut que la zone de charge
d’espace s’étende entièrement dans le canal. Plus celui-ci est grand plus la zone de charge
d’espace devra être importante.
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Simulations électriques statiques à l’état passant
Du fait de la différence des dopages entre la couche épitaxiée et la zone P+ et du fait de
la polarisation de la grille, il se crée une zone de charge d’espace. La largeur de cette zone est
commandée par la tension inverse appliquée à la jonction grille-source.
Lorsqu’on augmente VDS à partir de zéro le courant IDS se met à croître. Du fait que
VDS > 0 et VGS < 0 la largeur de la zone de charge d’espace augmente et le transistor
fonctionne en zone ohmique si VDS est petit. C’est dans cette zone ohmique qu’on va essayer
d’extraire la résistance du transistor à l’état passant. En effet, c’est là que les lignes de courant
sont perpendiculaires aux lignes équipotentielles.
L’étude suivante a pour but d’estimer l’influence des paramètres du canal, tels que le
dopage NDD et la largeur b du canal horizontal et la longueur (h, L) des deux canaux sur la
caractéristique électrique statique I(V) du composant.
La figure 2-46 résume les résultats obtenus à travers les différentes caractéristiques
ID = f (VDS) ayant comme paramètre la longueur du canal.
b = 0.7 µm;
b = 0.6 µm;
b = 0.5 µm;
b = 0.4 µm;
b = 0.3 µm;
b = 0.2 µm
Courant ID [A]
25
20
15
10
5
0
0
5
10
15
20
Tension VDS [V]
Figure 2-46 : Influence de la largeur du canal horizontal du JFET sur le réseau de
caractéristiques IDS = f(VDS)
4.1.2 Epaisseur des canaux
La figure 2-47 résume les résultats obtenus à travers différentes caractéristiques
ID = f(VDS) paramétrées en fonction de la longueur du canal.
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Simulations électriques statiques à l’état passant
60
h = 1 µm;
h = 2 µm;
h = 3 µm;
h = 4 µm;
h = 5 µm;
h = 6 µm;
h = 7 µm;
h = 8 µm;
h = 9 µm;
h = 10 µm
Courant ID [A]
50
40
30
20
10
0
0
5
10
15
20
Tension VDS [V]
Figure 2-47 : Réseau de caractéristiques statiques pour différentes longueurs du canal
vertical
Les courbes ID = f(VDS) pour sept valeurs différentes de L sont représentées sur la
figure 2-48. Un composant avec une longueur du canal horizontal de 13 µm offre une pente
quasi-parfaite. Plus on augmente la longueur du canal, plus le I Dsat diminue et le
comportement du composant est meilleur mais on a plus du mal à graver. Si la longueur du
canal est suffisante, le pincement est meilleur mais la surface du composant augmente.
12
L = 1.3 µm ;
L = 2.6 µm ;
L = 3.9 µm ;
L = 5.2 µm ;
L = 7.8 µm ;
L = 10.4 µm ;
L = 13 µm
Courant ID [A]
10
8
6
4
2
0
0
5
10
15
20
Tension VDS [V]
Figure 2-48 : Courbes ID = f(VDS) pour des composants aux dimensions du canal horizontal
comprises entre 1.3 et 13 µm. Le courant dégrade fortement la pente des composants à petites
longueur du canal
4.1.3 Dopage des canaux
L’étude suivante a pour but d’estimer l’influence du dopage du canal horizontal NDD
sur le réseau de caractéristiques électriques ID = f(VDS) statiques du composant. D’une façon
générale le niveau de dopage règle la caractéristique électrique statique du composant [35].
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Simulations électriques statiques à l’état passant
La figure 2-49 montre la gamme de caractéristiques présentant différentes valeurs du
courant du drain pour différentes VDS en fonction du dopage du canal horizontal. Le niveau du
dopage règle l’intensité du courant et, d’une façon générale, la caractéristique électrique en
régime statique du composant JFET SiC. Par soucis de dopages réalistes le dopage du canal
horizontal varie régulièrement de jusqu’à 3.3×1017 cm-3. Par contre les dopages réalistes
peuvent descendre au-dessous de 1x1017 cm-3.
Le JFET est pincé pour un dopage du canal horizontal de 3.3×1017 cm-3 pour la
configuration envisagée. Le composant montre un courant de 18 à 23 A dans le canal
horizontal.
17
-3
17
-3
17
-3
17
-3
17
-3
17
-3
NDD = 3.3x10 cm ;
NDD = 3.0x10 cm ;
NDD = 2.5x10 cm ;
NDD = 2.0x10 cm ;
25
NDD = 1.5x10 cm ;
NDD = 1.0x10 cm
Courant IDS [A]
20
15
10
5
0
0
5
10
15
20
Tension VDS [V]
Figure 2-49 : Réseau de caractéristiques IDS = f(VDS) pour différentes concentrations de
dopants NDD [cm-3] dans le canal horizontal
4.2 Analyse des résultats obtenus
Lors de notre étude, nous avons été confrontés aux problèmes d’optimisation de la
structure du JFET standard tel que la difficulté de saturation des caractéristiques statiques I-V
sous MediciTMA. Le principal problème étant le choix de la largeur du canal horizontal (‘b’),
ce qui entraîne une difficulté du pincement du canal vertical. Ceci est également dû au canal
horizontal (et ses paramètres b et L) qui joue un rôle important dans le comportement du
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Simulations électriques statiques à l’état passant
JFET lors du pincement. La solution que nous avons retenue a été de diminuer la largeur du
canal horizontal. Nous supposons que le canal vertical sert à tenir la tension et que le canal
horizontal sert à pincer le JFET.
Une autre solution aurait pu être d’augmenter l’épaisseur du canal vertical aux
environs de 6 µm. La courbe I-V aurait alors été totalement plate. Mais une telle épaisseur du
canal n’est pas pratiquement réalisable à cause du coût assez élevé de l’implantation du canal
même s’il est créé par épitaxie.
5 Conclusion
Dans ce chapitre on a mis en évidence la zone neutre du canal et la zone de charge
d’espace. Nous avons réalisé une étude sur l’influence des différents paramètres géométriques
b, h, L et NDD du canal sur les paramètres électriques ID, VDS et VGS. La zone de charge
d’espace se traduit par une non-linéarité dans la caractéristique mais pas forcément par une
saturation.
Dans le chapitre suivant la modélisation de la résistance à l’état passant dans les
différentes régions du transistor SiC sera étudiée de façon à établir un modèle analytique du
canal.
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Table de matières
Chapitre 3 : Analyse et conception du JFET SiC
Table de matières
INTRODUCTION.................................................................................................................. 95
1
PRESENTATION DE LA STRUCTURE DU JFET SIC VERTICAL .................... 95
1.1
Résistance à l’état passant pour un JFET de puissance réel.............................. 96
1.1.1
Résistance de la couche épitaxiée .................................................................... 99
1.1.2
Résistance du substrat .................................................................................... 101
1.1.3
La résistance du canal .................................................................................... 101
1.1.4
Les autres résistances ..................................................................................... 102
1.2
La résistance spécifique (RON.S) ......................................................................... 102
2
CALCUL DES RESISTANCES ET PRESENTATION DU MODELE ................. 105
2.1
Présentation du système modélisé....................................................................... 105
2.1.1
Caractéristiques du dispositif ......................................................................... 105
2.1.2
Modélisation du système................................................................................ 107
2.1.3
Tracé de la caractéristique globale ................................................................. 114
3
COMPARAISON DES SIMULATIONS MEDICI AVEC LES RESULTATS DU
MODELE ANALYTIQUE .................................................................................................. 120
3.1
Influence de la tension VGS .................................................................................. 120
3.2
Variation des paramètres du canal horizontal .................................................. 121
3.3
Variation des paramètres du canal vertical....................................................... 126
3.4
Discussion sur les caractéristiques des canaux .................................................. 129
3.4.1
Caractéristique des canaux ............................................................................. 130
3.4.2
Calcul de l’extension de la zone de charge espace......................................... 135
3.5
Comparaison entre les mesures des composants SiCED et le modèle analytique
des deux canaux................................................................................................................ 137
4
OPTIMISATION DU CANAL VERTICAL ET HORIZONTAL .......................... 139
4.1
Epaisseur de la couche épitaxiée ......................................................................... 139
4.2
Résistance des canaux .......................................................................................... 141
4.2.1
Méthode de dimensionnement ....................................................................... 141
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93
Table de matières
4.2.2
Dimensionnement du canal horizontal........................................................... 142
4.2.3
Dimensionnement du canal vertical ............................................................... 142
4.3
Résistance totale du JFET ................................................................................... 143
5
CONCLUSION............................................................................................................. 144
REFERENCES BIBLIOGRAPHIQUES........................................................................... 145
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94
Présentation de la structure du JFET avec deux canaux
Introduction
Dans le chapitre 2, nous avons regardé le comportement vis-à-vis des différents
paramètres géométriques et physiques du JFET à deux canaux. Après avoir étudié le
fonctionnement de ce JFET, nous allons présenter un modèle permettant de tracer les
caractéristiques et d’évaluer la résistance à l’état passant du JFET à deux canaux. Pour cela, il
faudra tenir compte de l’interaction entre les deux canaux et de l’influence de la couche
épitaxiée. Nous comparerons ces résultats avec des simulations MEDICI. Nous proposerons
enfin une possibilité d’optimisation des paramètres d’un JFET pour obtenir des performances
données.
1 Présentation de la structure du JFET SiC vertical
Dans la structure réelle du JFET représentée sur la Figure 3-1 les phénomènes
principaux à prendre en compte sont les suivants :
La variation de la mobilité sous l’effet du champ électrique longitudinal et
transversal ;
Dans un cas plus général, la non-uniformité du dopage dans le canal dans la
direction drain-source.
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95
Présentation de la structure du JFET avec deux canaux
Source VS
Source VS
L
Grille (VGS)
≈
N+
+
P
h
x
y
+
P
2a
Epi SiC type N
Grille (VGS)
≈
Substrat type N
Drain VDS
Figure 3-1 : Structure réelle du JFET
1.1 Résistance à l’état passant pour un JFET de puissance réel
Les transistors JFET de puissance sont utilisés à l’état passant dans le régime linéaire.
Dans ce mode de fonctionnement pour un transistor JFET de type N, le canal N formé assure
la conduction des porteurs entre la source et le drain. Lorsqu’un transistor fonctionne à l’état
on
passant il se comporte comme une résistance, notée RDS
(voir § 1), qui impose une chute de
tension aux bornes du composant.
La résistance à l’état passant d’un JFET de puissance représente la résistance totale qui
apparaît entre la source et le drain lorsque le transistor conduit en régime linéaire (zone
ohmique présentée plus en détails dans § 1.1.2 du chapitre 1). Cette zone correspond à une
faible tension drain-source VDS. Cette valeur correspond à l’inverse de la pente de la
caractéristique de sortie pour une tension VGS donnée lorsque la tension VDS tend vers zéro
(Figure 1-11 du chapitre 1). La résistance à l’état passant est un des paramètres les plus
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96
Présentation de la structure du JFET avec deux canaux
importants pour un composant de puissance car elle détermine les pertes en conduction
approximées par [1] :
on 2
P = RDS
ID
(3-1)
Ainsi, il est clair que la résistance à l’état passant est un des soucis majeurs pour
l’électronicien de puissance : plus elle sera faible, plus les pertes seront faibles.
Dans le cas d’un transistor JFET vertical de puissance cette résistance correspond à la
mise en série des résistances « internes » [2] qui forment la résistance totale de la puce en
carbure de silicium.
Dans le cas d’un JFET vertical les résistances internes sont les suivantes (Figure 3-2) :
La résistance du canal horizontal (Rch) ;
La résistance du canal vertical (Rcv) ;
La résistance de la couche épitaxiée N- faiblement dopée (Repi) ;
La résistance du substrat N+ relié au drain (Rsub).
Soit pour toute la puce
on
R DS
=
Rch
+ Rcv + Répi + Rsub
2
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(3-2)
97
Présentation de la structure du JFET avec deux canaux
Source (VS)
Source (VS)
N+
Grille (VGS)
Rch
Rch
P+
Rcv
P+
Grille (VGS)
Repi
Epitaxie type N-
Rsub
Substrat type N
Drain (VDS)
Figure 3-2 : Composantes de la résistance à l’état passant d’un JFET vertical de puissance
On pourra également considérer une deuxième famille de résistances « externes » à la
puce. Les résistances externes comprennent, quant à elles :
Les résistances des métallisations de drain et de source ;
Les résistances des contacts de drain et de source ;
Les résistances des fils d’interconnexion entre le boîtier et la puce ;
Les résistances des pattes de drain et de source.
Les différentes résistances internes et externes se calculent de différentes manières
selon leurs caractéristiques : pour certaines, essentiellement les résistances des canaux, à
partir des paramètres géométriques et technologiques ainsi que des différentes tensions de
polarisation (VDS et VGS) ; pour les autres, elles s’obtiennent à partir de la formule classique
de calcul de la résistance d’un barreau :
R=
ρL
S
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(3-3)
98
Présentation de la structure du JFET avec deux canaux
1.1.1 Résistance de la couche épitaxiée
Dans la pratique il faudra prendre en compte l’influence de la couche épitaxiée qui
possède une résistance avec un poids non négligeable par rapport à la variation de la
résistance du canal vertical et horizontal. Cette résistance traduit la contribution de la partie
on
volumique de la couche épitaxiée N- à la résistance à l’état passant R DS
. L’épaisseur et le
faible dopage de l’épitaxie servent à assurer la tenue en tension des transistors. D’un autre
côté, ces paramètres contribuent à l’accroissement de la résistance totale à l’état passant du
transistor. Cet effet est d’autant plus accentué que le transistor est prévu pour fonctionner en
haute tension. Cette résistance est également prépondérante pour des transistors de « nouvelle
génération » tels que le trench JFET vertical [3].
Les simulations Medici nous montrent que la section de passage du courant dans la
couche épitaxiée n’est pas constante. Du fait des dopages et de la géométrie, le courant a
tendance à s’épanouir. Nous allons proposer une modélisation de la résistance à l’intérieur de
la couche épitaxiée. En première approximation nous pouvons considérer qu’elle est formée
de deux zones :
Une première (zone 1) où la largeur de la section de passage du courant est à
peu près constante et qui dépend de l’extension de la zone de charge d’espace
dans la couche épitaxiée ;
Une deuxième (zone 2) que l’on peut assimiler à un trapèze et qui caractérise
l’épanouissement du courant dans la couche épitaxiée.
Zone 1
Zone 2
Figure 3-3 : Lignes de courant dans la couche épitaxiée pour VDS = 1 V et VGS = 0 V
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99
Présentation de la structure du JFET avec deux canaux
La résistance de la zone 1 est relativement facile à calculer. Par contre nous allons
détailler le calcul de la résistance de la zone 2. Pour cela nous allons considérer une section de
la zone « trapezoïdale » du JFET.
h0
dx
α
H
Figure 3-4 : Présentation de la résistance trapézoïdale dans le JFET vertical
La figure 3-4 présente schématiquement le passage du courant. Nous avons choisi de
définir comme paramètres :
la largeur minimale de passage du courant (h0) ;
la hauteur du trapèze (H) ;
l’angle d’épanouissement α.
La résistance dR d’une couche de section infiniment petite (dx) située à la distance x
de h0 est égale à l’expression suivante :
dR( x ) = ρ
dx
S (x )
(3-4)
Alors
dx
S (x )
(3-5)
S ( x ) = Z .h( x )
(3-6)
h
R=∫ ρ
0
où :
Z étant l’épaisseur suivant la coordonnée Z perpendiculaire à la figure.
Mais
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100
Présentation de la structure du JFET avec deux canaux
h( x ) = h0 + 2. tan (α ).x
(3-7)
En remplaçant (3-6) et (3-7) dans (3-5), on obtient :
R=∫
h
0
ρ
dx
Z [h0 + 2. tan (α ).x ]
(3-8)
En faisant l’hypothèse que h = 1, on a :
⎧ ρ
Repi = ⎨
[ln(2. tan (α ).h + h0 ) − ln(h0 )]⎫⎬
⎩ 2 tan (α )
⎭
(3-9)
1.1.2 Résistance du substrat
Les contributions de la couche N+ du substrat sont généralement négligeables pour les
transistors JFET haute tension. La résistance du substrat N+ peut être calculée tout simplement
à partir de la formule classique de calcul d’une résistance d’un barreau présentée
précédemment (Eq. (1-3) de § 1.1.).
Ainsi la résistance du substrat N+ a comme expression :
Lsub
(3-10)
q x µnsub x N sub
S
où 1/ q×µnsub×Nsub est la résistivité du substrat, qui dépend de la mobilité et du dopage
Rsub =
1
x
dans cette couche ;
Lsub – l’épaisseur du substrat ;
S – la surface d’une cellule élémentaire
avec Rsub = 0.0076 Ω dans notre cas.
1.1.3 La résistance du canal
La dernière résistance présente dans le JFET est celle des canaux. L’équation a déjà
été présentée dans le chapitre 1. Elle dépend des paramètres géométriques du canal (longueur
et largeur), mais également des paramètres physiques (dopage des différentes parties formant
la jonction P+N-). L’équation est vraie pour les deux canaux avec comme paramètres – les
paramètres respectifs pour chacun des deux canaux.
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101
Présentation de la structure du JFET avec deux canaux
Nous rappelons ci-dessous la formule de la résistance du canal du JFET :
R
on
DS
⎡
⎤
h
2ε
=
VBI ⎥
⎢a −
qN D
2qµn N D Z ⎣
⎦
−1
valable pour les deux canaux.
1.1.4 Les autres résistances
Les autres résistances sont externes à la puce. Il s’agit des résistances des
métallisations de drain et de source, des résistances des contacts de drain et de source, des
résistances des fils d’interconnexion entre le boîtier et la puce et des résistances des pattes de
drain et de source.
Ces résistances étaient souvent négligées par le passé non seulement pour les
transistors haute tension mais aussi pour les transistors basse tension, où les principales
composantes de la résistance à l’état passant étaient la résistance du canal vertical, la
résistance du canal horizontal et la résistance de la couche épitaxiée.
En première approximation, les résistances de métallisation de source et de drain
peuvent être considérées comme des couches résistives de résistivités, d’épaisseurs et de
sections données ; on peut les calculer à partir de la relation classique de la résistance dans les
conducteurs (§ 1.1. Eq. (1-2)).
Les expressions théoriques des autres résistances peuvent également être obtenues en
appliquant cette relation à partir de la résistivité, de la longueur et de la section des fils ou
pattes qui les composent.
1.2 La résistance spécifique (RON.S)
Nous avons vu dans le paragraphe § 1.1 ci-dessus qu’une des préoccupations des
fabricants de composants de puissance est la réduction de la résistance à l’état passant. Par
contre le paramètre le plus important en conduction n’est pas la résistance à l’état passant
on
×S). Ce produit est
mais le produit de cette résistance par la surface active de la puce ( R DS
considéré comme un facteur de mérite dans certains travaux [4]. Pour notre part, nous allons
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102
Présentation de la structure du JFET avec deux canaux
nous inspirer de la littérature anglo-saxonne [5] qui l’a baptisé « specific on-resistance ».
Nous allons donc employer le terme de « résistance spécifique à l’état passant » (ou résistance
passante spécifique).
Il apparaît plus intéressant d’exprimer les différentes résistances en termes de
« résistances spécifiques à l’état passant », en calculant les produits de chacune de ces
résistances élémentaires par la surface active S d’une cellule élémentaire.
Nous rappelons ici que la résistance spécifique à l’état passant est une fonction de
l’épaisseur et du dopage de la couche épitaxiée.
Afin de placer nos résultats dans le contexte, la Figure 3-5 montre une courbe
théorique des résultats obtenus dans la littérature de la résistance spécifique à l’état passant en
fonction de la tension de claquage pour le Si et le 4H-SiC. Les lignes dérivent de la relation
suivante [6]-[19] :
on
R DS
=
2
4 VBR
µn ε Ε 3MAX
(3-11)
Figure 3-5 : Résistance spécifique à l’état passant et tenue en tension pour les transistors de
puissance à grand gap. Les lignes noires et rouges sont les limites théoriques des dispositifs
unipolaires en silicium et 4H-SiC respectivement. Les symboles rouges représentent les
MOSFETs SiC, les symboles bleus – les JFETs SiC, les symboles verts – les transistors
bipolaires SiC et les symboles noirs – les HEMTs GaN. Les astérisques indiquent les
dispositifs normally-on [20]. Les valeurs des résistances sont présentées dans le tableau 3-1.
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Présentation de la structure du JFET avec deux canaux
JFETs
Dispositif
Tension de
on
R DS
[mΩ*cm2]
blocage [kV]
2
on
FOM ( V BR
/ R DS
)
Référence
[MW/cm2]
JFET 4H-SiC
5.5
218
139
Kansai EP/Cree
JFET 4H-SiC
4.45
121
164
Kansai EP/Cree
SEJFET 4H-SiC
5.0
69
362
Kansai EP/Cree
JFET 4H-SiC
4.3
40
471
Rutgers/USCI
JFET 4H-SiC
3.5
25
490
SiCED
TI-VJFET 4H-SiC
11
168
720
Rutgers/USCI
JFET 4H-SiC
1.7
3.6
828
Rutgers Univ.
Tableau 3-1 : Meilleures performances pour les dispositifs de puissance à grand gap en
2
on
ordre augmentant des figures de mérite ( V BR
/ R DS
). Cette figure a un maximum théorique
2
d’environs 2,000 MW/cm pour le 4H-SiC. A cause de la modulation de la conductivité dans
la couche épitaxiée les transistors bipolaires et les JFETs peuvent avoir des valeurs de
2
on
V BR
/ R DS
supérieures à 2,000 MW/cm2.
Il est important de noter que les redresseurs en SiC possèdent une résistance à l’état
passant beaucoup plus faible pour une tension de claquage donnée que leurs homologues en
silicium ou bien de manière équivalente une tension de claquage beaucoup plus élevée pour
une résistance à l’état passant donnée (Figure 3-5) [21]. L’avantage dans les propriétés du
on
matériau SiC s’expriment par le fait que la résistance à l’état passant, R DS
, pour un redresseur
4H-SiC peut être plus que cent fois plus faible que celle d’un redresseur en Si à la même
tension de claquage VBR [9].
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104
Calcul des résistances et présentation du modèle
2 Calcul des résistances et présentation du modèle
Dans les paragraphes qui suivent nous allons essayer de présenter un modèle en
partant des paramètres physiques réels du JFET afin de comprendre son fonctionnement et de
pouvoir modéliser les caractéristiques ID = f(VDS). A partir de ce réseau de caractéristiques
électriques statiques il est assez aisé de retrouver la résistance du JFET. Dans un premier
temps nous allons présenter les différentes parties du JFET et regarder son comportement de
manière détaillée. Cela se fera à partir de simulations effectuées avec le logiciel éléments finis
Medici. Une fois le modèle écrit, nous allons comparer nos résultats avec les courbes données
par Medici.
2.1 Présentation du système modélisé
2.1.1 Caractéristiques du dispositif
La figure 3-6 présente la structure de base du transistor JFET vertical composé de
deux canaux.
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105
Calcul des résistances et présentation du modèle
Canaux horizontaux
Source
N+
Source
N+
Grille gauche
ZCE
P+
NCanal
vertical
P+
Grille droite
ZCE
N-
N+
Drain
Figure 3-6 : Géométrie du système modélisé
On constate que le courant va passer successivement dans les deux canaux.
Néanmoins le courant dans les deux canaux horizontaux sera deux fois plus faible que celui
présent dans le canal vertical.
On dispose donc de deux canaux dont les caractéristiques géométriques (longueur et
largeur) ainsi que les caractéristiques physiques (dopage) sont différentes. Celles-ci sont
détaillées ci-dessous :
Canal horizontal
Canal vertical
1.5×1017 cm-3
5×1015 cm-3
Longueur
2.6 µm
1.0 µm
Largeur
0.2 µm
2.6 µm
Dopage
Tableau 3-2 : Caractéristiques des deux canaux
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106
Calcul des résistances et présentation du modèle
Il faut toutefois noter que si une zone de charge d’espace se développe des deux côtés
du canal vertical (nous avons une jonction P+N- de chaque côté), elle ne se développe, en
première approximation, que d’un seul côté du canal horizontal. Par la suite nous verrons ce
canal de manière plus détaillée.
2.1.2 Modélisation du système
Afin de pouvoir modéliser correctement le fonctionnement du JFET et de tracer ses
caractéristiques électriques statiques à l’état passant, dans un premier temps nous allons
étudier plus précisément les différentes parties qui composent celui-ci.
En effet on peut décomposer le JFET en quatre parties essentielles :
Un canal horizontal qui va moduler le passage du courant en fonction d’un
certain nombre de paramètres ;
Un canal vertical qui tiendra un rôle similaire à celui du canal horizontal ;
Une couche épitaxiée qui présentera vis-à-vis du courant une résistance qu’il
sera nécessaire de déterminer ;
Le substrat, fortement dopé qui présentera également une résistance vis-à-vis
du courant.
Ce dernier sera toutefois négligé devant les autres phénomènes. Si sa taille réelle
(quelques centaines de micromètres d’épaisseur) est bien supérieure à celle des autres parties
du JFET, son très fort dopage (1.5×1017 cm-3) fera que son influence sera minimale. Le
schéma électrique équivalent de la structure est donc la suivante (Figure 3-7).
Nous avons modélisé les canaux comme des sources de courant commandées par le
potentiel VGS et VDS.
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Calcul des résistances et présentation du modèle
SOURCE
ID
ID /2
ID /2
ID
RCouche épitaxiée
RSubstrat
DRAIN
Figure 3-7 : Schéma électrique équivalent du JFET à deux canaux
2.1.2.1 Le canal horizontal
Dans un premier temps nous allons commencer par l’étude du canal horizontal.
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Calcul des résistances et présentation du modèle
Source
Source
Zone de charge espace
Zone de charge espace
Grille
Grille
vers le drain
Drain
Figure 3-8 : Détail du canal horizontal
Le canal horizontal est situé sur la partie supérieure du composant. Il subit
essentiellement l’influence de la tension grille-source VGS. On constate qu’il se forme une
zone de charge d’espace à la jonction P+N- au niveau de la grille. Cette zone de charge
d’espace est d’autant plus importante que la polarisation de la grille est importante. Par
rapport aux hypothèses faites dans le chapitre 1 sur l’extension de la zone de charge d’espace
qui s’effectue de façon essentielle dans la zone du canal, ici nous n’avons pas ce phénomène.
En effet, les dopages respectifs des deux zones étant proches l’un à l’autre (1.5×1017 cm-3
pour le canal N+ et 3×1017 cm-3 pour la zone P+), l’extension de la zone de charge d’espace
s’effectue des deux côtés de la jonction. Alors il faut tenir compte de l’extension réelle de la
zone dans le canal en la recalculant.
La figure 3-9 présente la forme du champ dans le canal horizontal [22] :
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Calcul des résistances et présentation du modèle
E(x)
[MV/cm]
Zone P+
3×1017 cm-3
Zone N+
1.5×1017 cm-3
Canal
EMAX
ψ (x ) =
−Xn
∫ E (x ) dx
−X p
-Xp
SiC
P
Xn
0
X1
2 * X1
NA-
ND+
SiC
N
Jonction métallurgique
Figure 3-9 : Extension de la zone de charge d’espace dans la zone N+ du canal horizontal et
la zone P+ de la grille
Du fait des dopages respectifs, le champ électrique va s’étaler plus dans la zone N+
que dans la zone P+. Dans notre cas il va s’étendre deux fois plus. Le rapport général entre
l’extension dans la zone N+ et celle de la zone P+ est (extension N+)/(extension P+) = NA/NDD.
Il faut donc en tenir compte lors du calcul de l’extension de la zone de charge d’espace dans
le canal horizontal (§ 3.4.1). Alors le pincement s’effectuera plus tardivement.
De façon plus surprenante une zone de charge espace apparaît également sur la partie
supérieure du composant. Quand même son épaisseur est beaucoup plus faible que celle au
niveau de la jonction. Cette zone de charge d’espace s’étend au niveau de la jonction entre le
composant et le milieu environnant du dispositif. La figure 3-10 présente les équipotentielles
dans les canaux du JFET pour une tension drain-source VDS de 1 V et une tension grillesource VGS de 0 V. On remarque que la tension sur la partie supérieure du composant n’est
pas nulle en tout point. On voit en outre apparaître une tension qui peut atteindre 2 V dans
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Calcul des résistances et présentation du modèle
notre cas dans la structure, comme le présente la figure 3-10 et cela même en l’absence de
polarisation de grille.
1.3V
1.66V
1.72V
1.66V
1.3V
1.78V
1.84V
1.42V
1.42V
1.36V
1.36V
1.3V
1.3V
1.84V
vers le drain
Drain
Figure 3-10 : Equipotentielles dans le JFET à VDS = 1 V et VGS = 0 V
Afin de tenir compte du fait que la zone de charge d’espace s’étale à la fois dans le
canal (dopé NA) mais également dans le canal (noté ND), nous devrons modifier la formule du
courant pour le canal vertical. En effet, celui-ci pincera plus difficilement car la zone de
charge d’espace ne s’étalera pas exclusivement dans le canal. L’équation voit alors apparaître
⎛
N ⎞
un terme de la forme ⎜⎜1 + D ⎟⎟ qui traduit ce phénomène. La nouvelle formule est la
NA ⎠
⎝
suivante :
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Calcul des résistances et présentation du modèle
⎡
⎢
2ε
1 ⎢
2
⎛⎜ (V − V + V )3 −
ID =
VDS −
BI
GS
DS
⎢
3
R0
⎛
ND ⎞ ⎝
2
⎢
⎟
q a N D ⎜⎜1 +
N A ⎟⎠
⎢⎣
⎝
⎤
⎥
3 ⎞⎥
(VBI − VGS ) ⎟⎥
⎠
⎥
⎥⎦
(3-12)
On remarque que cette formule donne des résultats cohérents. La caractéristique qui est
présentée sur la Figure 3-12 a été établie sans tenir compte de la présence de la zone de charge
d’espace sur le dessus du composant, ni de l’extension de la zone de charge d’espace dans la
zone P+ de la grille (équation (1-18) du chapitre 1). On constate une saturation autour de
0.5 A. Avec l’équation (3-12) présentée ci-dessus, les résultats des simulations effectuées
(Figure 3-15) donnent des résultats beaucoup plus proches des courbes Medici (courant de
saturation I Dsat de l’ordre de 0.6 A).
Les équations représentatives ont été présentées dans le chapitre 1 et sont rappelées cidessous :
Equation de VT0 : VT 0
⎛
N
q b 2 N DD ⎜⎜1 + DD
NA
⎝
= VBI − VP = VBI −
2ε
⎞
⎟⎟
⎠
Equation de I Dsat :
⎧ 2
⎛
N
⎪ q b N DD ⎜⎜1 + DD
NA
1 ⎪
⎝
I Dsat =
⎨
R0 ⎪
6ε
⎪
⎩
⎡
G0VP ⎢
V − VGS
1 − 3 BI
=
+2
VP
3 ⎢
⎣
Equation de R
on
DS
: R
on
DS
⎡
⎞
⎟⎟
⎢
2ε (VBI − VGS )
⎠ − (V − V ) ⎢1 − 2
BI
GS ⎢
3
⎛
N
⎢
q b 2 N DD ⎜⎜1 + DD
NA
⎢⎣
⎝
⎛ VBI − VGS
⎜⎜
⎝ VP
⎞
⎟⎟
⎠
3
⎤⎫
⎥⎪
⎥⎪
⎬
⎞ ⎥⎪
⎥
⎟⎟
⎠ ⎥⎦ ⎪⎭
⎤
⎥
⎥
⎦
⎤
1 ⎡
2ε
VBI ⎥
=
⎢a −
R0 ⎣
qN D
⎦
−1
avec R0 =
h
⎛
N ⎞
2 q µn a ZN D ⎜⎜1 + D ⎟⎟
NA ⎠
⎝
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2.1.2.2 Canal vertical
La deuxième partie du JFET est composée d’un canal vertical. Là, contrairement au
canal horizontal, où seulement une jonction était présente, on possède une de chaque côté du
canal.
Canal
vertical
vers le drain
Drain
Figure 3-11 : Détail du canal vertical
La figure 3-11 nous détaille le canal vertical. Sa largeur est beaucoup plus importante
que celle du canal horizontal. On remarque l’apparition de deux zones de charge d’espace de
chaque côté du canal. Ces zones sont symétriques par rapport à l’axe du canal.
On constate également que la largeur de la zone de charge d’espace tend à augmenter
lorsque l’on se rapproche du drain (§ 3.2, chapitre 2). Comme nous l’avons vu dans le premier
chapitre sur les équations de conduction dans le JFET, ceci est tout à fait normal. Les
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Calcul des résistances et présentation du modèle
équations qui ont été développées dans cette première partie pourront donc être utilisées pour
cette modélisation.
En conclusion, le canal vertical semble quant à lui, influencé à la fois par la
polarisation de la grille qui va provoquer une extension de la zone de charge d’espace et par la
tension VDS qui va engendrer une extension de cette zone à la fin du canal. Le résultat est une
saturation plus rapide de celui-ci.
2.1.2.3 Evaluation de la résistance de la zone épitaxiée
La zone épitaxiée va présenter une résistance vis-à-vis du passage du courant. La
Figure 3-3 montrée précédemment présente les lignes de courant à l’intérieur de la couche
épitaxiée. On constate qu’il y a la présence de deux zones distinctes :
Une première zone de forme rectangulaire dans laquelle les lignes de courant
sont sensiblement parallèles (Figure 3-3, zone 1) ;
Une zone de forme « trapézoïdale » dans laquelle les lignes de courant
s’épanouissent comme décrit dans le premier paragraphe de ce chapitre
(Figure 3-3, zone 2).
2.1.3 Tracé de la caractéristique globale
2.1.3.1 Caractéristique de chaque canal
L’équation (1-18) du chapitre 1 permet de déterminer le courant ID dans le canal en
fonction de la tension VDS et de la tension VGS appliquée à ses bornes. On dispose donc de
deux équations (une pour chacun des deux canaux). Ceci va conduire à deux réseaux de
caractéristiques ID=f(VDS) : un pour le canal horizontal et un autre pour le canal vertical. La
figure 3-12 présente ces deux réseaux de caractéristiques tracés avec les paramètres
précédents :
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Calcul des résistances et présentation du modèle
Ids = f (Vds) (Canal vertical)
16
14
12
Id (mA)
10
Vgs=0V
Vgs=-0,5V
Vgs=-1V
Vgs=-2V
8
6
4
2
0
0
5
10
15
20
25
30
Vds (V)
a) Caractéristique du canal vertical
Id=f(Vds) (Canal horizontal)
0,7
0,6
Id [mA]
0,5
Vgs=0V
Vgs=-0,5V
Vgs=-1V
Vgs=-2V
0,4
0,3
0,2
0,1
0
0
0,2
0,4
0,6
0,8
1
1,2
1,4
1,6
1,8
2
Vds [V]
b) Caractéristique du canal horizontal
Figure 3-12 : Réseau de caractéristiques pour les différents canaux tracées avec Excel pour
2a = 2.6 µm, h = 1 µm, b = 0.2 µm, L = 2.6 µm, ND = 5×1015 cm-3, NDD = 1.5×1017 cm-3 :
a) Equation (1-18) du chapitre 1 ;
2 q N DD µn Z b ⎡
2ε
2
⎛⎜ (V − V + V )3 − (V − V )3 ⎞⎟⎤⎥
b) I D =
⎢VDS −
BI
GS
DS
BI
GS
2
⎠⎥⎦
3 q N DD b ⎝
L
⎢⎣
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Calcul des résistances et présentation du modèle
Les caractéristiques présentées ci-dessus n’ont de sens que dans leur phase ascendante.
Lorsque ces caractéristiques atteignent leurs valeurs maximales, cela veut dire que nous
sommes à la saturation (§ 1.1.2). A partir de ce moment nous allons considérer que la
caractéristique est horizontale. Ceci n’est bien évidemment valable que si le JFET a une
caractéristique de type pentode. Cette hypothèse sera discutée par la suite lorsque nous allons
comparer les résultats de notre modèle avec les simulations Medici (§ 3.1, § 3.2 et § 3.3).
Pour pouvoir déterminer la caractéristique ID = (VDS) du JFET composé des deux
canaux, il faut lier les deux réseaux de caractéristiques. Différents paramètres sont à prendre
en compte.
2.1.3.2 Liens entre les caractéristiques des canaux
Les courants circulant dans les deux canaux ne sont pas indépendants. Le courant dans
le canal vertical est deux fois plus grand que celui dans chacun des canaux horizontaux. Ceci
permet de déterminer la tension aux bornes du canal horizontal et du canal vertical pour un
VGS et un ID donnés.
Les canaux vont également avoir une influence au niveau du courant de saturation du
JFET. En effet, les deux canaux auront un courant de saturation qui leur sera propre. Ce
courant dépend des caractéristiques de chacun des canaux, ainsi que de la tension VGS
appliquée, il résulte qu’en première approximation le courant de saturation du JFET
correspond au courant de saturation le plus faible des deux canaux.
2.1.3.3 Tension VGS appliquée aux canaux
Nous avons vu précédemment que les caractéristiques courant-tension d’un canal
dépendent fortement de la tension VGS appliquée à celui-ci (Figure 2-28 du chapitre 2). Dans
l’équation que nous utilisons, une hypothèse simplificatrice a été faite en supposant que la
tension appliquée à la grille est référencée par rapport à la source du canal. Mais si cette
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Calcul des résistances et présentation du modèle
hypothèse est vraie pour le canal horizontal, pour le canal vertical on constate la présence du
canal horizontal entre lui et la source du composant. La figure 3-13 présente les deux canaux
en se limitant à une demi-structure.
Source
Canal horizontal
« Source » canal
vertical
« Source » canal
horizontal
VDS horizontal
Canal
vertical
VDS vertical
Grille
Figure 3-13 : Détail des différentes parties du canal
Nous allons négliger les chutes de tension dans la zone N+ située sous la source et
entre les deux canaux. On peut considérer que celle-ci sera faible en comparaison avec la
tension aux bornes des canaux.
On voit que la tension VGS prise pour référence lors du calcul du courant dans le canal
horizontal est la tension appliquée aux bornes du JFET. Par contre, pour le cas du canal
vertical ceci n’est pas valable.
La tension de « source » du canal vertical est décalée de la tension VDS du canal
horizontal par rapport à la source du composant. Il résulte que la tension VGS qu’il faut
prendre en compte pour le calcul du canal vertical sera plus négative que celle appliquée au
composant.
2.1.3.4 Méthode de résolution
Différents problèmes se présentent pour tracer la caractéristique du JFET complet. Si
l’on peut aisément déterminer la caractéristique du JFET horizontal, on a plusieurs inconnues
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Calcul des résistances et présentation du modèle
pour le canal vertical, comme la tension VDS aux bornes du canal horizontal qui va influencer
directement la tension VGS équivalente du canal vertical.
La méthode de résolution va se décomposer en plusieurs étapes :
Détermination de la caractéristique du canal horizontal ;
A partir du couple de valeurs (ID, VDS horizontal) obtenu et des caractéristiques
du canal vertical, trouver la valeur de VDS correspondante.
L’équation (1-18) du chapitre 1 liant ID, VDS et VGS est relativement complexe à
inverser. Il n’est pas possible d’obtenir VDS en fonction de ID et VGS directement.
La méthode de résolution qui a été choisie est de déterminer pour chacune des valeurs
de la caractéristique du canal horizontal, la valeur de VDS correspondante pour le canal
vertical. Ceci est possible car on connaît la tension VGS et le courant qui traverse le canal
vertical (deux fois celui du canal horizontal).
2.1.3.5 Prise en compte de la saturation des deux canaux
Dans notre dispositif, le courant du JFET passera successivement dans le canal vertical
puis le canal horizontal. Nous verrons par la suite dans l’optimisation que nous chercherons à
obtenir que le canal horizontal sature avant le canal vertical. Toutefois, si l’on choisit un
mauvais jeu de paramètres pour les canaux horizontaux et verticaux, il peut arriver que ce soit
le canal vertical qui sature de façon prématurée.
Il est nécessaire de prendre en compte cette possibilité dans le modèle. Dans ce cas de
figure, pour certaines valeurs de courant dans le canal horizontal, il n’y aura pas de solution
pour la caractéristique du canal vertical. Celui-ci saturant pour une valeur de courant plus
faible.
La figure 3-14 présente les courbes obtenues dans deux types de configurations. Dans
le cas a), le canal horizontal sature en premier et dans le cas b), c’est le canal vertical qui
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Calcul des résistances et présentation du modèle
sature en premier, il résulte une modification de la caractéristique avec une deuxième cassure
(Figure 3-14b). Cette modification n’est pas une caractéristique réelle, mais un défaut voulu
pour signaler le problème.
1,0
1,0
VGS = 0 V;
0,8
VGS = -1.0 V;
0,6
Courant ID [A]
Courant ID [A]
0,8
VGS = -2.0 V
0,4
0,2
0,0
0
5
10
15
20
25
30
35
40
VGS = 0 V;
VGS = -1.0 V;
0,6
VGS = -2.0 V
0,4
0,2
0,0
0
5
10
Tension VDS [V]
a) Résultat de simulation avec le canal horizontal
qui sature avant le canal vertical
15
20
25
30
35
40
Tension VDS [V]
b) Résultat de simulation avec le canal vertical qui
sature avant le canal horizontal
Figure 3-14 : Comparaison des résultats avec et sans saturation du canal vertical
Entre les deux courbes, on a diminué la largeur du canal vertical afin de le faire saturer
plus tôt et de voir apparaître l’effet du canal vertical.
2.1.3.6 Prise en compte de la résistance de la couche épitaxiée
Dans le début de ce chapitre, nous avons modélisé la résistance présente dans la
couche épitaxiée vis-à-vis du passage du courant. Cela va engendrer une chute de tension
supplémentaire égale à Repi×ID. Les équations utilisées sont celles présentées dans le
paragraphe § 1.1.1., la largeur de la zone 2 et du h0 de la zone 1 étant la largeur à l’extrémité
du canal vertical. Alors il dépendra des caractéristiques du JFET et de ses tensions de
polarisation.
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Comparaison des simulations Medici avec les résultats du modèle analytique
3 Comparaison des simulations MEDICI avec les résultats
du modèle analytique
3.1 Influence de la tension VGS
Maintenant nous allons comparer les résultats obtenus à l’aide du modèle analytique
des deux canaux et ceux donnés par Medici avec la même structure. Nous allons voir le
comportement du modèle vis-à-vis des paramètres du JFET et plus particulièrement ceux du
canal horizontal qui contrôlent le pincement.
La figure 3-15 présente les résultats de la caractéristique ID = f(VDS) pour différentes
valeurs de VGS en comparant les résultats obtenus avec Medici et ceux obtenus grâce au
modèle que nous avons implanté.
Id fonction de Vds et Vgs
0,7
0,6
Vgs=0V
(Medici)
Vgs=0V
(modèle)
Vgs=-0,5V
(Medici)
Vgs=-0,5V
(modèle)
Vgs=-1V
(Medici)
Vgs=-1V
(modèle)
Courant [A]
0,5
0,4
0,3
0,2
0,1
0
0
2
4
6
8
10
12
14
16
18
20
Tension Vds [V]
Figure 3-15 : Comparaison des simulations MEDICI (traits pleins) et du modèle (pointillés)
on
est très satisfaisante, le
On constate que la modélisation de la résistance R DS
comportement dans la région ohmique suit bien la courbe Medici. De plus, la valeur du
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120
Comparaison des simulations Medici avec les résultats du modèle analytique
courant de saturation est également tout à fait correcte par rapport aux valeurs obtenues à
l’aide de Medici.
On constate que pour des valeurs des tensions VGS inférieures à – 2 V, le courant est
toujours nul. Cela sous-entend donc que le canal est pincé en permanence. Cela correspond
bien aux résultats de simulations obtenus avec Medici. Avec les paramètres du canal
horizontal choisis pour les simulations, nous obtenons une valeur de VT0 qui vaut – 2.44 V.
On voit apparaître deux différences notables entre les deux courbes. La première se
situe au niveau de la transition entre la zone ohmique et la saturation. Il semble que ce
phénomène soit dû à l’action du canal vertical. En effet, en jouant sur les paramètres de ce
dernier, puisque les autres paramètres restent constants, on peut suivre plus ou moins bien les
courbes Medici.
La deuxième est située au niveau du courant de saturation. En effet, le courant obtenu
par le modèle est parfaitement plat. Cela est dû à l’hypothèse que nous avons faite
précédemment que le courant dans le canal est constant lorsque le courant de saturation est
atteint. Cela sera précisé par la suite (§ 3.4.1). Maintenant nous allons regarder le
comportement du modèle vis-à-vis de la variation des paramètres du JFET.
3.2 Variation des paramètres du canal horizontal
Deux paramètres peuvent varier, la longueur (L) et l’épaisseur (b) du canal horizontal.
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Comparaison des simulations Medici avec les résultats du modèle analytique
Courant ID [A]
1,2
1,0
L = 1.3 µm;
L = 2.6 µm;
L = 3.9 µm;
L = 5.2 µm;
L = 7.8 µm;
L = 10.4 µm;
L= 13 µm
0,8
0,6
0,4
0,2
0,0
0
5
10
15
20
Tension VDS [V]
(a)
Variation de Id en fonction de la longueur du canal horizontal
1,2
1
Courant Id [A]
L=1,3 um
0,8
L=2,6um
L=3,9um
L=5,2um
0,6
L=7,8um
L=10,4um
0,4
L=13um
0,2
0
0
2
4
6
8
10
12
14
16
18
20
Tension Vds [V]
(b)
Figure 3-16 : Comparaison des courbes simulées avec Medici (a) et avec le modèle (b) pour
différentes valeurs de longueur du canal horizontal
On remarque que les valeurs des courants de saturation obtenus sont correctes. Par
contre, la saturation n’est pas aussi nette avec les résultats Medici.
Nous avons également observé la variation du courant de saturation en fonction de la
longueur du canal.
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Comparaison des simulations Medici avec les résultats du modèle analytique
10
Rdson [Ω]
8
6
4
Modèle analytique
Simulations Medici
2
0
1
2
3
4
5
6
Longueur du canal horizontal L [µm]
Figure 3-17 : Variation de la résistance spécifique à l’état passant en fonction de la longueur
du canal horizontal
Modèle analytique;
Simulations Medici
1,0
Idssat [A]
0,8
0,6
0,4
0,2
0,0
2
4
6
8
10
12
Longueur du canal horizontal L [µm]
Figure 3-18 : Variation du courant de saturation avec la longueur du canal horizontal
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Comparaison des simulations Medici avec les résultats du modèle analytique
Influence de la variation de b sur Id = f(Vds)
3
2,5
b=0.6um
b=0.4um
b=0.3um
b=0.2um
1,5
1
0,5
0
0
2
4
6
8
10
12
14
16
18
20
Vds [V]
(a)
3,0
b = 0.6 µm;
b = 0.4 µm;
b = 0.3 µm;
b = 0.2 µm
2,5
Courant ID [A]
Id [A]
2
2,0
1,5
1,0
0,5
0,0
0
5
10
15
20
Tension VDS [V]
(b)
Figure 3-19 : Comparaison des résultats du modèle (a) et des simulations Medici (b)
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Comparaison des simulations Medici avec les résultats du modèle analytique
2,0
1,8
Idssat [A]
1,6
Modèle analytique;
Simulations Medici
1,4
1,2
1,0
0,8
0,6
0,4
0,2
0,3
0,4
0,5
0,6
Largeur du canal horizontal b [µm]
Figure 3-20 : Influence de la largeur du canal horizontal sur la variation du courant de
saturation
10
Rdson [Ω]
8
Modèle analytique;
Simulations Medici
6
4
2
0
0,2
0,3
0,4
0,5
0,6
Largeur du canal horizontal b [µm]
Figure 3-21 : Influence de la largeur du canal horizontal sur la résistance spécifique à l’état
passant
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Comparaison des simulations Medici avec les résultats du modèle analytique
On constate que le modèle indique une augmentation du courant lié à l’augmentation
de l’épaisseur du canal horizontal et laisse apparaître une saturation. Cette saturation n’est pas
liée au canal horizontal comme le montre le tableau 3-3. Le calcul de I Dsat a été effectué à
l’aide de l’équation présentée dans la partie sur le canal horizontal (§ 2.1.2.1.).
Epaisseur du canal horizontal b
0.1
0.2
0.3
0.4
0.5
0.6
0.315
0.600
5.247
20.3
45.3
84.2
[µm] avec une longueur de canal
horizontal de 2,6 µm
I Dsat [A]
Tableau 3-3 : Courant de saturation en fonction de la largeur du canal horizontal calculé
avec la formule du chapitre 1, adaptée du fait de la présence de la ZCE sur le dessus de la
puce et du fait que la ZCE ne s’étend pas exclusivement dans le canal
En effet, pour une largeur de 0.3 µm, la saturation devrait avoir lieu pour 6 A. On
constate que le modèle laisse apparaître une saturation de l’ordre de 1.8 A. Ceci provient
probablement de la saturation liée à la présence du canal vertical. D’ailleurs les courbes
Medici présentent un courant dont l’allure générale est cohérente.
3.3 Variation des paramètres du canal vertical
Nous allons maintenant regarder l’influence des paramètres du canal vertical sur les
caractéristiques du JFET. Nous allons varier l’épaisseur h de celui-ci.
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Comparaison des simulations Medici avec les résultats du modèle analytique
Variation de Id = f(Vds) en fonction de h
0,7
0,6
Id [A]
0,5
h = 1 um
h = 2 um
h = 3 um
h = 4 um
h = 6 um
h = 10 um
0,4
0,3
0,2
0,1
0
0
2
4
6
8
10
12
14
16
18
20
Vds [V]
(a)
0,7
Courant ID [A]
0,6
h = 1 µm;
h = 2 µm;
h = 3 µm;
h = 4 µm;
h = 6 µm;
h = 10 µm
0,5
0,4
0,3
0,2
0,1
0,0
0
5
10
15
20
Tension VDS [V]
(b)
Figure 3-22 : Comparaison des caractéristiques calculées (a) et simulées avec Medici (b)
On constate que le courant varie bien de la même façon. Quand même les valeurs du
courant de saturation, notamment pour les grandes valeurs de h sont un peu plus élevées dans
notre modèle que dans les résultats obtenus avec le simulateur Medici. Cela peut également
provenir d’une difficulté de modélisation du canal vertical.
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Comparaison des simulations Medici avec les résultats du modèle analytique
Nous avons également visualisé l’évolution du courant de saturation avec la longueur
du canal vertical.
0,6
Modèle analytique
Simulations Medici
Idssat [A]
0,5
0,4
0,3
0,2
0,1
1
2
3
4
5
6
7
8
9
10
Longueur du canal horizontal h [µm]
Figure 3-23 : Evolution du courant de saturation avec la longueur du canal vertical
Simulations MEDICI
Modèle analytique
Résistance RDSon [Ω]
20
18
16
14
12
10
8
6
2
4
6
8
10
Longueur du canal vertical h [µm]
Figure 3-24 : Variation de la résistance spécifique avec la longueur h du canal vertical
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Comparaison des simulations Medici avec les résultats du modèle analytique
3.4 Discussion sur les caractéristiques des canaux
Lorsque nous avons comparé les résultats de simulation obtenus à l’aide de Medici et
ceux obtenus avec le modèle que nous avons développé, nous avons vu apparaître plusieurs
différences notables. La principale concerne l’influence du canal vertical et le courant dans le
JFET en régime de saturation. En effet, lorsque nous avons élaboré les caractéristiques ID en
fonction de VDS et VGS nous avons fait l’hypothèse qu’une fois que la caractéristique atteint
I Dsat , le courant dans le JFET reste constant pour les valeurs supérieures de VDS
(Caractéristique de type pentode). Or, les simulations Medici laissent apparaître une
augmentation du courant même en saturation.
Le modèle des deux canaux dans les conditions de pincement n’est plus modélisable
simplement et l’approximation à un courant de saturation constant est simpliste.
Sur la figure 3-16, où la saturation est due au canal horizontal, on constate une légère
augmentation du courant dans la phase de saturation. La saturation est présente, néanmoins, le
courant ne reste pas parfaitement constant.
Sur la figure 3-19, où pour les valeurs de b élevées, la saturation est due au canal
vertical, on voit que le courant en saturation continu d’augmenter de façon constante. On peut
constater ici que l’épaisseur du canal vertical dans le modèle que nous proposons est
inférieure à sa largeur. En regardant les courbes Medici on constate que la largeur de la zone
de charge d’espace varie de façon relativement importante le long du canal, notamment aux
bords des couches P+ de la grille. Cette variation est due aux caractéristiques du JFET. Il
résulte que ces effets d’extrémités, non pris en compte dans la théorie qui nous permet
d’élaborer l’équation du courant IDSS ont un effet non négligeable.
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Comparaison des simulations Medici avec les résultats du modèle analytique
3.4.1 Caractéristique des canaux
Une explication peut être liée aux caractéristiques des deux canaux. Dans la littérature,
des résultats ont déjà été présentés mais concernent seulement des JFETs à base de silicium.
En fonction des différents paramètres géométriques et physiques, on y extrapole les
caractéristiques attendues du JFET. Dans [23], on nous donne, en fonction des paramètres
géométriques et physiques des canaux, le type de caractéristiques du canal.
Afin de mieux comprendre le comportement des caractéristiques statiques et de définir
au mieux leur type, nous avons étudié de façon séparée le canal horizontal et le canal vertical.
3.4.1.1 Etude du canal vertical
Afin, de n’étudier que le canal vertical du JFET, nous avons repris la structure à deux
canaux mais cette fois-ci avec une seule source au droit du canal vertical. La structure étudiée
est présentée sur la figure suivante.
Source
Figure 3-25 : Lignes de courant du JFET à canal vertical avec une source au milieu de la
structure
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Comparaison des simulations Medici avec les résultats du modèle analytique
Figure 3-26 : Equipotentielles du JFET à canal vertical avec une source au milieu de la
structure
On constate en observant les lignes de courant et les équipotentielles qu’il n’existe
bien qu’un seul canal vertical. Afin d’étudier l’influence des paramètres, nous avons tracé sur
la figure ci-dessous, les caractéristiques I-V pour différents paramètres géométriques du canal
vertical. Pour cela, nous avons introduit la variable β qui vaut le rapport entre la longueur du
canal et sa largeur.
β = h/2a
(3-13)
Afin de simplifier la lecture des courbes et mieux identifier la saturation, ces courbes
ont été normalisées avec la valeur de la caractéristique I-V pour VDS = 1 V.
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Comparaison des simulations Medici avec les résultats du modèle analytique
Caractéristique I-V normalisée pour différentes valeurs de h/2a
8
[Id courbe X] / [Id courbe X (1V)]
7
6
h/2a=0,38
5
h/2a=0,5
h/2a=1
4
h/2a=2
h/2a=3
3
h/2a=3,85
h/2a=5,77
2
h/2a=7,69
h/2a=10
1
0
0
2
4
6
8
10
12
14
16
18
20
Vds (V)
Figure 3-27 : Caractéristiques I-V normalisées du canal vertical pour différentes valeur du
rapport β = h/2a tracées avec Medici
Les résultats de la Figure 3-27 montrent que le rapport entre longueur et largeur du
canal horizontal a une influence directe sur la forme de la caractéristique à la saturation. On
constate notamment que plus ce rapport est important, plus le courant sera constant dans la
phase de saturation. On peut considérer ici que pour un rapport qui vaut de l’ordre de 7 à 10,
la caractéristique à la saturation est quasiment plate. Nous allons maintenant effectuer la
même étude concernant le canal horizontal.
3.4.1.2 Etude du canal horizontal
Afin d’étudier le canal horizontal du JFET et pour conserver des propriétés
géométriques proches de celles effectivement présentes, nous allons étudier la structure
présentée à la Figure 3-28 qui ne prend en compte que le canal horizontal.
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Comparaison des simulations Medici avec les résultats du modèle analytique
Source
Source
N+
Grille
P+
P+
Grille
Drain
Figure 3-28 : Structure du JFET à canal horizontal
Les figures 3-29 et 3-30 permettent de mettre en évidence les lignes de courant dans la
structure ainsi que les équipotentielles.
Figure 3-29 : Lignes de courant du JFET à canal horizontal
Figure 3-30 : Equipotentielles du JFET à canal horizontal
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Comparaison des simulations Medici avec les résultats du modèle analytique
Tout comme pour le canal vertical, nous avons étudié le type de caractéristiques du
canal horizontal en fonction du rapport β.
La Figure 3-31 présente les caractéristiques I-V normalisées pour le canal horizontal.
Caractéristique I-V normalisée en fonction du rapport h/2a
12
[Id] / [Id (1V)]
10
8
β=0,5
β=1
β=2
β=3,25
β=4,33
β=6,5
β=9,75
β=13
β=19,5
6
4
2
0
0
2
4
6
8
10
12
14
16
18
20
Vds [V]
Figure 3-31 : Caractéristique I-V normalisée du canal horizontal en fonction du rapport β
Tout comme pour le canal vertical, on constate que pour des valeurs de β proches ou
supérieures à 7, la caractéristique à la saturation du JFET est quasiment une horizontale. Le
paramètre β peut donc permettre de déterminer la caractéristique de pincement du canal. Plus
β est grand, plus le canal aura un courant constant à la saturation et aura donc une
caractéristique pentode.
Il faut noter qu’aussi bien pour le canal horizontal que pour le canal vertical, la valeur
du paramètre β pour laquelle on a un courant de saturation fixe est sensiblement la même.
Ceci est d’autant plus remarquable que les dopages des deux canaux sont très différents.
(5×1015 cm-3 pour le canal vertical, 1.5×1017 cm-3 pour le canal horizontal). En plus, nous
avons vu précédemment que si l’extension de zone de charge espace se fait exclusivement
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134
Comparaison des simulations Medici avec les résultats du modèle analytique
dans le canal vertical, il n’en est pas de même pour le canal horizontal dont le dopage est
relativement proche de celui de la zone P+ de la grille.
On peut donc conclure, que cette valeur de paramètre β permet de donner une
première idée de rapport entre la longueur et la largeur du canal afin d’obtenir une saturation
satisfaisante. Il sera toutefois nécessaire de prendre en compte plus finement le dopage du
canal ou encore la tension VBI qui n’apparaît pas dans cette formule. Dans l’exemple que nous
avons simulé précédemment, le coefficient β du canal vertical vaut 0.38 mais plus important,
la valeur de β du canal horizontal, qui et le canal qui conditionne la saturation est de 6.1. Cette
valeur est un peu faible pour assurer une saturation bien plate. Cela peut se voir en regardant
la figure 3-16a. En effet, si on augmente la longueur du canal (L), sans modifier sa largeur, on
constate que la saturation est beaucoup plus plate.
3.4.2 Calcul de l’extension de la zone de charge espace
Un deuxième phénomène qui peut expliquer les différences peut être dû à des
problèmes de modélisation de l’extension de la zone de charge d’espace. En effet, dans le
calcul de la largeur de la zone de charge espace, on fait l’hypothèse que le champ électrique
dans la zone déplétée est perpendiculaire à la jonction P+N-.
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Comparaison des simulations Medici avec les résultats du modèle analytique
Figure 3-32 : Champ électrique dans le canal vertical du JFET
On constate que dans la zone de charge d’espace la direction du champ électrique
(flèches blanches) n’est pas perpendiculaire à la jonction grille-canal. Le résultat est que
l’extension de la zone de charge d’espace ne sera pas aussi importante que prévue. Ceci peut
expliquer les différences au niveau du comportement entre les caractéristiques du JFET
simulé et du modèle, notamment lorsqu’on effectue la variation de l’épaisseur du canal
vertical.
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136
Comparaison des simulations Medici avec les résultats du modèle analytique
3.5 Comparaison entre les mesures des composants SiCED et le
modèle analytique des deux canaux
Nous avons essayé de comparer le modèle analytique des deux canaux avec des mesures à
température ambiante du premier lot des transistors JFET de l’entreprise SiCED (Figure 3-33)
réalisées au cours des travaux de thèse de Melle Sabrine M’RAD.
Pour mettre en œuvre, le modèle analytique, il est nécessaire de pouvoir connaître,
même approximativement, les paramètres physiques et géométriques des deux canaux de ce
composant. A partir des données technologiques fournies par SiCED dans divers publications
[27]-[29], on connaît le dopage des deux canaux (ND = 1.2×1016 cm-3 et NDD = 1.5×1016 cm-3)
ainsi que la largeur du canal horizontal b = 2 µm (Tableau 2-16 du chapitre 2).
En outre, à partir du schéma de SiCED (Figure 2-16 du chapitre 2) et de leur
simulation du champ électrique (Figure 3-33), on a constaté que la longueur et la largeur du
canal horizontal sont à peu près identiques.
Pic du champ électrique (=Ecrit)
Figure 3-33 : Distribution du champ en mode de blocage direct, le pic du champ au bord de
la grille enterrée est clairement visible
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137
Comparaison des simulations Medici avec les résultats du modèle analytique
A partir de la courbe mesurée pour VGS = 0 (Figure 3-34), en appliquant la relation
sat
, VBI, VP et VGS (équation (1-28) du chapitre 1), on peut
entre la tension de saturation VDS
extraire la tension de pincement VP.
Comparaison des caractéristiques mesurées et simulées
3,5
3
Vg=0V (mesures)
2,5
Courant [A]
Vg=-1V (mesures)
Vg=-2V (mesures)
2
Vg=-3V (mesures)
Vg=-4V (mesures)
Vg=0V (analytique)
1,5
Vg=-1V (analytique)
Vg=-2V (analytique)
1
Vg=-3V (analytique)
Vg=-4V (analytique)
0,5
0
0
2
4
6
8
10
12
14
Vds [V]
Figure 3-34 : Comparaison entre les simulations du modèle analytique (pointillés) et les
mesures des transistors du SICED réalisées dans le cadre de la thèse de Melle Sabrine M’RAD
(trait plein)
En utilisant l’équation (1-19) du chapitre 1 qui donne la tension VP en fonction des
paramètres du canal, on obtient la largeur du canal vertical ‘a’ que l’on estime à 0.85 µm. Le
dernier paramètre, qui est la longueur du canal horizontal L, a été ajusté afin d’obtenir le
courant de saturation adéquat.
Ainsi les paramètres utilisés dans notre modèle analytique représenté sur la Fig. 3-34
sont les suivants :
Canal vertical
Canal horizontal
ND = 1.2×1016 cm-3
NDD = 1.5×1016 cm-3
a = 0.85 µm
b = 2 µm
h = 1 µm
L = 2 µm
Tableau 3-6 : Paramètres du modèle analytique de la Figure 3-34
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138
Comparaison des simulations Medici avec les résultats du modèle analytique
On remarque que la courbe mesurée correspond bien à notre modèle à part les
problèmes de représentation du courant dans la zone saturée que nous avons déjà évoqués.
Le modèle semble donc donner des résultats cohérents et compatibles avec les
résultats des mesures. Les paramètres mis en œuvre ne sont que des estimations extrapolées à
partir de différents résultats. Si ce jeu de paramètres donne des résultats cohérents, il est
impossible de dire si celui-ci est effectivement celui utilisé lors de la conception du JFET.
4 Optimisation du canal vertical et horizontal
Nous allons maintenant déterminer les paramètres du JFET en partant des
caractéristiques que nous souhaitons obtenir. Nous allons fixer la tenue en tension du JFET,
on
. Lors de la
ainsi que les caractéristiques à l’état passant de celui-ci, notamment VT0, I Dsat et R DS
conception du JFET, il faut à la fois dimensionner la couche épitaxiée pour assurer la tenue en
tension et la conception des canaux.
4.1 Epaisseur de la couche épitaxiée
Le premier paramètre à fixer est l’épaisseur de la couche épitaxiée. Celle-ci va
imposer la tenue en tension du composant. Pour les composants haute tension, la bonne
détermination sera critique.
A partir des simulations (Figure 3-35) et d’un modèle du SiC (Figure 3-36), nous
avons extrait l’épaisseur de la couche épitaxiée.
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139
Tension de claquage [kV]
Optimisation du canal vertical et horizontal
15
100 µm
14
13
90 µm
12
80 µm
11
70 µm
10
60 µm
9
8
50 µm
7
40 µm
6
5
30 µm
4
20 µm
3
2
10 µm
1
0
14
10
15
16
10
10
Dopage [cm-3]
3
4H-SiC
6H-SiC
10
18
10
2
10
17
10
1
10
16
10
0
10
15
10
-1
14
10
10
-2
10
13
1
10
2
10
3
10
4
10
10
5
10
Niveau optimal du dopage [cm-3]
Largeur optimale de la couche épitaxiée [µm]
Figure 3-35 : Simulations de la tension de claquage du SiC en fonction du dopage de la
couche épitaxiée [24]
Tension de claquage [V]
Figure 3-36 : Modèle du la tension du claquage du 4H- et 6H-SiC en fonction de l’épaisseur
de la couche épitaxiée et de son dopage [25]
Nous avons obtenu pour une tension de claquage de 1500 V, une épaisseur de la
couche épitaxiée de 4.69 µm pour le 6H-SiC.
La résistance de la couche épitaxiée calculée à partir de la formule
Répi =
H
= 5.048 Ω .
qµn N DWcomp Z effectif
On suppose que le courant ne s’épanouit pas dans la couche épitaxiée et qu’il a sa
valeur maximale. Ici on estime que le composant a une profondeur Zeffectif = 10 cm.
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140
Optimisation du canal vertical et horizontal
Si on suppose que l’angle α = 45° [26] on obtient pour Repi une valeur de 2.25 Ω. On
on
. Il faut maintenant déterminer les
connaît donc une des parties de la résistance R DS
résistances du canal vertical et horizontal.
4.2 Résistance des canaux
4.2.1 Méthode de dimensionnement
Le canal horizontal a pour vocation de permettre le contrôle (et donc le blocage) du
JFET. Pour dimensionner le canal horizontal, il faudrait fixer le blocage avec VT0, puis le
courant de saturation ( I Dsat ). Ces paramètres vont permettre de déterminer les caractéristiques
du canal horizontal. Pour le canal vertical, il faut s’assurer qu’il ne sature pas avant le canal
horizontal et il faut ajuster ses paramètres afin d’avoir une résistance minimale.
Dans le tableau 3-7 ci-dessous, nous avons résumé l’influence des différents paramètres
géométriques sur les paramètres électriques du JFET. Nous allons considérer que le canal
horizontal permet le contrôle le JFET. Nous ajoutons également les paramètres liés à la tenue
Tenue en tension
X
I Dsat
X
canal
horizontal (L)
du
Longueur
horizontal (b)
du
Largeur
horizontal (NDD)
canal
canal
X
VT0
on
R DS
Dopage
vertical (h)
Longueur
(2a)
du
canal
Largeur canal vertical
et canal vertical (ND)
Dopage zone épitaxiée
électriques
épitaxiée (l)
Paramètres
Epaisseur de la couche
en tension.
X
X
X
X
X
X
X
X
X
X
X
Tableau 3-7 : Influence des paramètres du JFET sur ses caractéristiques électriques
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141
Optimisation du canal vertical et horizontal
Maintenant nous allons présenter un exemple de dimensionnement des canaux. On
constate qu’à partir de VT0 et de I Dsat , nous pouvons fixer les paramètres du canal horizontal.
Le dopage et l’épaisseur de la couche épitaxiée étant fixés par la tenue en tension, il ne reste
plus qu’à déterminer la largeur et la longueur du canal vertical.
4.2.2 Dimensionnement du canal horizontal
Dans notre JFET, le rôle du canal horizontal est de fixer les caractéristiques du JFET.
Comme nous venons de le voir, la valeur de VT0 qui fixe la tension VGS pour laquelle le
transistor se bloque, mais également les caractéristiques I Dsat du transistor sont à prendre en
compte.
Pour découpler les problèmes, nous allons d’abord fixer la largeur du canal et le
dopage à l’aide de VT0, puis nous allons fixer le courant de saturation à l’aide de l’équation de
I Dsat ce qui permettra d’en tirer la longueur du canal horizontal et à partir de là sa résistance.
Nous allons, par exemple, nous fixer un I Dsat de 0.6 A et un VT0 de – 2.44 V.
En se fixant un dopage de 1.5×1017 cm-3 pour le canal, nous obtenons une largeur du
canal horizontal (b) de 0.2 µm. Puis en utilisant l’équation de I Dsat , nous allons trouver la
longueur du canal horizontal qui vaut 2.6 µm. A partir de là, on peut retrouver la résistance
R0_Horizontal du canal horizontal qui vaut dans notre cas 0.677 Ω pour une profondeur de 1 cm.
4.2.3 Dimensionnement du canal vertical
A partir de maintenant, nous allons pouvoir dimensionner le canal vertical. Ce canal
devra à la fois présenter une résistance relativement faible vis-à-vis du passage du courant
pour ne pas trop détériorer la résistance totale du transistor et en même temps ne pas saturer
avant le canal horizontal. La longueur du canal vertical devra donc être limitée. On en tire
donc une longueur maximale et une largeur.
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142
Optimisation du canal vertical et horizontal
Nous avons choisi dans notre cas une largeur de 2.6 µm (afin qu’elle soit égale à la
longueur des canaux horizontaux par commodité) et une profondeur de 1 µm. On obtient un
VT0 du canal vertical de – 4.63 V ce qui laisse supposer qu’il va saturer après le canal
horizontal. On obtient un I Dsat de 0.664 A (ce qui est légèrement plus que le canal horizontal)
et une résistance R0_Vertical de 1.2 Ω pour une épaisseur de 1 cm.
4.3 Résistance totale du JFET
Nous pouvons maintenant déterminer la résistance totale du JFET et la répartition de
la résistance entre les différentes parties du JFET. Le tableau 3-8 ci-dessous compare les
résistances pour les différentes parties du JFET :
Résistance R0 [Ω] pour
Canal horizontal
Canal vertical
Zone épitaxiée
0.677
1.2
2.25
une épaisseur de 1 cm
Tableau 3-8 : Résistance de chaque partie du JFET
On constate que le canal horizontal présente la plus faible résistance du fait de son
dopage élevé. La résistance la plus importante provient de la couche épitaxiée qui assure la
tenue en tension, phénomène classique dans les composants haute tension. Le canal vertical
présente une résistance faible du fait de sa grande largeur par rapport à son épaisseur. Il est
important de noter que cette résistance R0 est calculée en considérant qu’il n’y a pas de zone
on
de charge d’espace dans aucun des deux canaux. Il faut tenir compte de VBI pour calculer R DS
effectif du transistor.
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143
Conclusion
5 Conclusion
Dans ce chapitre nous avons réalisé une modélisation du JFET vertical à deux canaux
en partant des caractéristiques physiques de celui-ci. Afin de valider et de voir les limites de
notre modèle, nous l’avons comparé avec des simulations éléments finis du même JFET
effectuées à l’aide du logiciel Medici. Le modèle réalisé correspond bien au JFET simulé dans
la partie ohmique. La modélisation de la résistance à l’état passant donne des résultats très
satisfaisants. Des limites sont apparues au niveau de la représentation de la saturation. Les
différences peuvent provenir de la géométrie des canaux. En effet, en fonction de leurs
caractéristiques, on constate que la saturation est plus ou moins nette.
Au niveau du dimensionnement du JFET, nous proposons une méthode de
dimensionnement des canaux en partant de l’hypothèse que la caractéristique du JFET (VT0 et
saturation) est conditionnée par le canal horizontal. Le canal vertical sert à tenir la tension et
doit saturer plus tard.
Après avoir regardé le comportement et le dimensionnement du JFET à l’état passant,
nous allons étudier la tenue en tension périphérique du JFET à l’état bloqué.
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144
Références bibliographiques
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Table des matières
Chapitre 4 : Analyse des simulations d’une diode PIN en carbure
de silicium
Table de matières
1
INTRODUCTION....................................................................................................................... 148
2
LA TENUE EN TENSION DANS LES TRANSISTORS JFET ............................................ 148
2.1LES LIMITES DE TENUE EN TENSION ........................................................................................ 149
2.2TENUE EN TENSION DANS LE VOLUME..................................................................................... 150
2.3TENUE EN TENSION A LA PERIPHERIE ..................................................................................... 150
2.4LA PROTECTION PERIPHERIQUE JTE (JUNCTION TERMINAISON EXTENSION) ................... 152
3
PRESENTATION DE L’ETUDE.............................................................................................. 154
3.1PORTEE DE L’ETUDE ................................................................................................................. 154
3.2METHODE UTILISEE.................................................................................................................. 154
4 SIMULATIONS ELECTRIQUES PAR LA METHODE DES ELEMENTS FINIS D’UNE
DIODE PIN 5 KV PROTEGEE PAR JTE ..................................................................................... 155
4.1OPTIMISATION DES SIMULATIONS ........................................................................................... 157
4.1.1 INFLUENCE DU MAILLAGE ............................................................................................. 157
4.1.2 PROFILS DE DOPAGE ...................................................................................................... 158
4.1.2.1 Profils obtenus à partir du logiciel I2SiC................................................................. 159
4.1.2.2 Profils analytiques................................................................................................... 160
4.2RESULTATS DE SIMULATIONS .................................................................................................. 162
4.2.1 PRESENTATION DES CARACTERISTIQUES DES JTE ........................................................ 162
4.2.1.1 Localisation des champs maximaux ....................................................................... 163
4.2.1.2 Localisation dans la profondeur.............................................................................. 164
4.2.1.2.1 Champ électrique entre l’anode et la poche..................................................... 164
4.2.1.2.2 Champ à l’extrémité de la poche ..................................................................... 165
4.2.1.3 Influence du dopage ................................................................................................ 167
4.2.1.4 Influence de la longueur de la JTE.......................................................................... 168
4.2.1.5 Influence de la passivation...................................................................................... 170
4.2.1.6 Analyse du champ électrique dans la protection périphérique................................ 172
4.2.1.6.1 Champ électrique en fonction de la tension appliquée .................................... 172
4.2.2 REPARTITION DES LIGNES EQUIPOTENTIELLES AU CLAQUAGE...................................... 174
5
CONCLUSION ........................................................................................................................... 178
REFERENCES BIBLIOGRAPHIQUES ........................................................................................ 180
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147
Introduction
1 Introduction
Après avoir étudié le transistor JFET à l’état passant, nous allons regarder son
comportement à l’état bloqué, ainsi que les contraintes sur son dimensionnement. Les
composants doivent tenir la tension selon deux contraintes :
En volume, afin de ne pas dépasser le champ maximum à l’intérieur de la
structure. Il en résulte le choix de dopage de la couche épitaxiée et de son
épaisseur. C’est ce que nous avons présenté précédemment.
L’autre point critique dans la réalisation de composants planar est d’étudier
leur protection périphérique. Le but est de limiter le champ maximum à la
surface de la puce sur sa périphérie (effet de bord).
Pour ce deuxième point, le comportement à l’état bloqué du transistor JFET est
similaire à celui d’une diode PIN.
2 La tenue en tension dans les transistors JFET
La tenue en tension VBR d’un composant est fortement conditionnée par la périphérie
de sa jonction PN (en surface ainsi qu’en volume). C’est la zone où le champ électrique
devient sensiblement supérieur au champ en volume lorsqu’une polarisation en inverse est
appliquée à la jonction. Les points critiques où le claquage pourra éventuellement se produire
sont notamment les angles du caisson P+ où le resserrement des lignes équipotentielles qui
émergent de la courbature au bord de la jonction [1] est assez important. Ces zones de fort
champ électrique entraînent un claquage prématuré de la jonction PN à une tension inverse
plus faible que dans le cas d’une jonction plane infinie. Il est convenable donc de réduire le
champ électrique au bord de la jonction, c’est-à-dire de protéger la diode par le biais d’une
protection périphérique. Cette dernière va augmenter le rayon de courbure des lignes
équipotentielles en les redistribuant sur une surface latérale.
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148
Tenue en tension dans les transistors JFET
2.1 Les limites de tenue en tension
La tenue en tension des composants semi-conducteurs dépend fortement de leur
conception. Celle-ci est assurée par l’apparition d’une zone de charge espace. La Figure 4-1
montre un exemple de zone de charge espace dans une diode PN et le champ électrique
présent à l’intérieur de la structure.
Plan de coupe
N-
N+
Zone de charge d’espace
P+
E(x) [V/cm]
EMAX
Tension bloquée
y [µm]
Figure 4-1 : Champ électrique et zone de charge espace tronquée dans une diode PN
La limite de la tenue en tension sera atteinte lorsqu’il y aura claquage dans le
composant. Le claquage se produit à cause de deux raisons principales :
On atteint le champ électrique maximum que le matériau peut supporter. Audelà un courant d’avalanche apparaît. Nous avons présenté dans le chapitre
précédent une courbe permettant de déterminer l’épaisseur de la couche
épitaxiée en fonction de la tenue en tension souhaitée et du dopage de celle-ci.
La zone de charge d’espace s’étend sur toute la longueur du composant.
Lorsque la tension de claquage est atteinte, le courant augmente rapidement.
Ceci peut engendrer une destruction de la diode car elle supporte à la fois la
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149
Tenue en tension dans les transistors JFET
pleine tension et des courants importants, ce qui peut l’amené à être détruite
par échauffement [2], [3].
Il est donc nécessaire au moment de la conception de la diode de tenir compte de ces
deux critères afin d’optimiser la tenue en tension des composants.
La capacité des diodes de tenir la tension en polarisation inverse est donc limitée
surtout par le claquage par avalanche résultant de l’ionisation par impact. De son côté
l’ionisation par impact est fortement dépendante du pic du champ électrique [4].
Nous allons maintenant voir comment ces deux contraintes influent sur la tenue en
tension.
2.2 Tenue en tension dans le volume
La tenue en tension dans ce type de composant se fait pour partie dans le volume du
composant. Elle est essentiellement assurée par la zone épitaxiée. Si l’on souhaite avoir un
composant haute tension cette zone devra avoir une épaisseur importante et un dopage faible,
l’inconvénient de l’augmentation de l’épaisseur de cette zone et de la diminution du dopage
étant une augmentation de la résistance à l’état passant du JFET.
2.3 Tenue en tension à la périphérie
La tenue en tension périphérique est un critère très important pour les composants
haute tension. Dans les structures planar le champ électrique le plus élevé est toujours observé
dans la zone de charge d’espace à proximité des jonctions. Une protection périphérique
efficace distribue le champ électrique uniformément en volume et au bord de l’électrode afin
de limiter les renforcements de champ très intenses sur les parties supérieures des composants
de puissance. Cela permet en outre de mieux exploiter les capacités de tenue en tension dans
le volume et d’approcher la tenue en tension de composant à celle que l’on aurait
théoriquement en vue des caractéristiques de la couche épitaxiée. Ces renforcements peuvent
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150
Tenue en tension dans les transistors JFET
engendrer un claquage au niveau du composant semi-conducteur mais également entraîner de
fortes contraintes sur le milieu isolant qui entoure la puce (la passivation). Ceci est d’autant
plus critique pour des composants SiC car ce matériau possède un champ critique élevé.
Il est clair la nécessité de développer des protections périphériques efficaces afin
d’augmenter la tenue en tension des composants semi-conducteurs en SiC. A ce jour-là
plusieurs techniques pour les dispositifs SiC ont été proposées afin de réduire le renforcement
localisé des lignes de champ. Les structures les plus connues sont les anneaux de garde [5],
[6], les plaques de champ [6]-[13], les couches à haute résistivité [14], les structures MESA
[15]-[17] qui ont déjà été étudiées au Cegely [18], [19] et les structures JTE (Junction
Terminaison Extension) [20]-[30] que nous utiliserons effectivement.
Anode
EDC
Anode
SiO2
Anode
P+
ZCE
+
P
+
P
SiO2
P+ P+
anneau anneau
N-
N-
N-
N+
N+
N+
Cathode
(a)
Cathode
(b)
Cathode
(c)
Haute
Anode
SIPOS tension
P+
Anode
SiO2
SiO2
P+
P-
N-
N-
N+
N+
Cathode
(d)
Cathode
(e)
Figure 4-2 : Différentes protections périphériques : (a) MESA ; (b) électrode (plaque) de
champ ; (c) anneaux de garde ; (d) couche semi-résistive (SIPOS) ; (e) JTE (poche)
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151
Tenue en tension dans les transistors JFET
Entre toutes ces protections périphériques la JTE est la structure de protection la plus
facile à mettre en œuvre pour les dispositifs SiC haute tension à cause de sa conception et
fabrication facile.
L’efficacité de la JTE dépend énormément du profil de dopage puisque le domaine de
dose d’impuretés dans lequel la tension de claquage maximum peut être obtenue est très
étroit. Ceci peut représenter une difficulté pour les dispositifs SiC puisque la température de
recuit est très élevée.
2.4 La
protection
périphérique
JTE
(Junction
Terminaison
Extension)
Nous nous intéressons ici aux dispositifs de type planar où la protection périphérique
de type « JTE » est réalisée de la manière suivante : des « poches » de même type mais moins
dopées que la jonction principale qui sont créées autour de celle-ci afin d’étaler les
équipotentielles au niveau de la surface du dispositif [31]. Pour une tension inverse donnée le
champ électrique au niveau des zones critiques de claquage sera alors plus faible que dans le
cas où les poches sont absentes.
La JTE est utilisée pour des tenues en tension élevées car cette technique présente les
avantages d’utiliser de manière efficace la surface de la protection et d’obtenir une tension de
claquage proche de la valeur idéale.
La figure 4-3 présente une structure classique de protection périphérique de type JTE.
Anode
Emetteur p+
Passivation
JTE p-
Type n
Figure 4-3 : Structure schématique d’une protection par JTE
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152
Tenue en tension dans les transistors JFET
Dans une jonction PN, la concentration de dopants de type P+ est très élevée. Par
conséquent, la zone de charge d’espace s’étale faiblement dans la zone P+. Il en résulte alors,
que le champ électrique maximum localisé à la jonction sera très intense. La protection par
JTE introduit une zone de type P supplémentaire (B+ ou Al+) [32] comme il est présenté sur la
figure 4-3. Cette JTE, plus faiblement dopée que la couche P+ sous l’anode, permet un plus
grand étalement de la zone de charge d’espace dans les zones de type P. Par conséquent,
l’augmentation de la région d’étalement de la zone de charge d’espace dans la zone P entraîne
une réduction du champ électrique en surface. En effet la plupart de la zone de charge
d’espace qui s’étale au bord de la poche se situe dans la zone dopée P-. L’objectif est de
diminuer progressivement la concentration de dopants de type P+ jusqu’à une concentration
de type P- le long de la surface de la structure afin de minimiser le pic du champ électrique qui
se produit au niveau de la surface du semi-conducteur. On ajoute une couche de passivation
sur la partie supérieure de la puce afin de supporter les forts champs qui subsistent malgré tout
à la surface de la puce et que les matériaux qui entourent la puce ne pourraient pas supporter.
De plus la JTE étale latéralement le champ électrique en l’éloignant de la jonction principale
[8], [33].
Le dopage de la JTE est donc un paramètre essentiel dans la conception de la simple
JTE. Il exige donc un contrôle précis des dopants afin de la dépléter complètement à la tenue
en tension maximum en jouant le rôle d’une couche de haute résistivité capable de supporter
des forts champs [1].
Pour un dopage et une épaisseur de la couche épitaxiée donnés, le niveau du dopage et
l’extension de la JTE sont les paramètres principaux qui affectent la tenue en tension du
composant. Nous regarderons de plus près ces paramètres par la suite.
.
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153
Présentation des diodes 5 kV
3 Présentation de l’étude
3.1 Portée de l’étude
Des diodes haute tension 5 kV 6H-SiC ont été fabriquées au laboratoire CEGELY.
Dans la perspective de développement de composants haute tension SiC, nous nous sommes
intéressés aux problèmes de conception et optimisation des diodes PIN 5 kV. C’est donc aussi
l’étude de la tenue en tension d’un JFET de 5 kV.
Ce chapitre est donc consacré à l’étude de la jonction P+N. C’est la jonction principale de la
diode bipolaire de puissance dont nous rappelons ici les principales caractéristiques. Cette
diode est protégée par des extensions latérales appelées « JTE ». Nous verrons également
l’influence du dopage et de la profondeur de ces extensions sur la tenue en tension simulée du
composant [34].
3.2 Méthode utilisée
Afin de mener à bien cette étude et également de regarder les caractéristiques des
structures en polarisation directe et inverse, nous allons mettre en œuvre un logiciel de
simulations numériques bidimensionnelles MediciTMA basé sur les éléments finis [35]-[37].
Nous comparerons les résultats de nos simulations avec des mesures effectuées sur les
diodes 5 kV.
Par rapport aux simulations 1D où seulement la partie active de la diode est observée
(ce qui permet néanmoins de déterminer la tension de la jonction plane du composant, c'est-àdire la tension maximale que le composant peut tenir en volume), les simulations 2D
permettent d’étudier la structure complète de la diode 5 kV et donc de tenir compte des
problèmes liés à la JTE [38].
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154
Présentation des diodes 5 kV
L’objectif étant l’optimisation de la tension de claquage, différents paramètres vont
être étudiés. Nous verrons notamment l’influence de la localisation du bord de la JTE par
rapport à l’électrode d’anode sur la tension de claquage [1] et l’impact de son dopage sur la
tenue en tension. Le champ électrique critique et la distribution des lignes équipotentielles au
claquage ont été étudiés en détails à l’aide du simulateur. Il a été démontré que les protections
procurent des meilleurs résultats en améliorant la tension de claquage.
4 Simulations électriques par la méthode des éléments
finis d’une diode PIN 5 kV protégée par JTE
Afin d’optimiser le fonctionnement des protections périphériques le simulateur
bidimensionnel MediciTMA basé sur les éléments finis est utilisé pour l’analyse des dispositifs.
L’étude en deux dimensions est nécessaire pour pouvoir prendre en compte les phénomènes
qui apparaissent à la fois dans l’épaisseur de la diode et au niveau de la JTE. La section
transversale de la protection périphérique mise en oeuvre est illustrée à la Figure 4-12. Dans
ce modèle la région intrinsèque et la couche N+ sont de type gaussien par contre le dopage de
la couche P+ est considéré uniforme.
Par rapport aux composants réels dont l’épaisseur du substrat est d’environ 400 µm,
nous allons réduire cette épaisseur à seulement 5 µm. L’intérêt est de diminuer la taille du
système à modéliser ce qui permet de gagner en espace mémoire nécessaire et en temps de
simulation. Cette approximation n’aura pas d’influence sur notre étude des JTE qui ne seront
pas affectées. En effet, le substrat n’a pas d’influence sur la tenue en tension périphérique. En
plus, du fait du dopage des différentes zones de la diode simulée (notamment la zone
épitaxiée), la zone de charge d’espace s’étend peu dans le substrat. On ne risque donc pas
d’avoir un claquage dans l’épaisseur de la puce lié à une trop grande extension de la JTE.
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Simulations électriques par la méthode des éléments finis d’une diode PIN 5 kV protégée par JTE
width
a ir
la n o d e
Anode
lp i
ln u
Implantation p+
doppplus
JTE p
doppi
wpi
epal
wpplus
epin
rpi
rpplus
dopepin
Couche épitaxiée n
dopwafer
wafer
Substrat n+
Cathode
Figure 4-4 : Structure 2D du composant protégé par une protection périphérique de type
poche (demi-cellule) avec les noms des différents paramètres géométriques
xpi1 xpaspi1 xpi2 xpaspi2
xend
xdist0 xpasdis0
xpasend
xpplus xpaplus
ystart ypastart
xstart
xpastart
xanode xpanode
xdist1
xpasdist1
air
yepal ypaepal
ypplusm
ypaplusm
ypplus
ypaplus
Anode
yair ypasair
+
Implantation p
ypim ypaspim
ypi ypaspi
JTE p
yepinm ypasepinm
Couche épitaxiée n
yepin ypasepin
yendm ypasendm
Substrat n+
yend ypasend
Cathode
Figure 4-5: Définitions des points caractéristiques du maillage
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156
Simulations électriques par la méthode des éléments finis d’une diode PIN 5 kV protégée par JTE
4.1 Optimisation des simulations
4.1.1 Influence du maillage
Il est important de concevoir des géométries de structures adaptées aux conditions
d’utilisation (tenue en tension à l’état bloqué) et aux paramètres propres au SiC (physiques et
technologiques).
Le principal problème des simulations éléments finis est de réaliser un maillage
adéquat. Si les mailles sont petites, la précision de la simulation sera importante,
malheureusement le coût du calcul (au niveau temps de calcul et espace mémoire nécessaire)
sera important [46]. Si le maillage est large, le calcul sera imprécis et cela pourra mener à des
problèmes de convergence.
Il faut donc avoir un maillage précis dans les zones où le champ électrique est intense
(essentiellement les jonctions, le bord des électrodes et les bords de la JTE) et un maillage
plus grossier dans les zones moins importantes (au milieu de la couche épitaxiée, par
exemple).
La figure 4-6 présente un maillage mis en œuvre.
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métallisation
p+
JTE
epi
Figure 4-6 : Maillage 2D de la diode protégée par JTE simulée par Medici
Pour calculer le fonctionnement d’un dispositif il faut connaître le profil de dopage net
[ND(X) – NA(X)] au voisinage des jonctions.
4.1.2 Profils de dopage
Différents profils de dopage sont utilisables pour l’implantation de la couche P+ et
pour la JTE. Nous avons à disposition un profil analytique de dopage calculé par Medici et un
profil de dopage issu du simulateur I²SiC déjà mis en œuvre dans la thèse d’E. Morvan [47].
Le profil de dopage utilisé va avoir une influence au niveau des résultats de simulation. C’est
ce que nous allons voir dans les paragraphes qui suivent.
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158
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4.1.2.1 Profils obtenus à partir du logiciel I2SiC
Le profil de dopage issu du simulateur I2SiC a l’avantage d’être beaucoup plus réaliste
que le profil analytique. Il est vérifié par analyses SIMS (Secondary Ion Mass Spectroscopy)
qui ont pour but de vérifier que les concentrations chimiques des dopants implantés et la
profondeur des jonctions sont équivalentes à celles souhaitées. Elles permettent également de
constater les différentes étapes technologiques sur le profil des atomes.
La figure suivante montre le type de résultats obtenus avec I2SiC pour un dopage
d’implantation utilisé dans les simulations. Ces profils tiennent compte de la gravure en
-3
log ( Concentration [cm ] )
épaisseur effectuée en pratique après le recuit post-implantation ionique.
19
10
2
Profil I SiC
18
10
+
couche implantée P
17
10
16
10
15
10
14
10
0,0
0,2
0,4
0,6
0,8
1,0
1,2
1,4
Distance en Y [µm]
Figure 4-7 : Profil de dopage de l’émetteur (4×1019 cm-3) implanté à partir du logiciel I2SiC
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159
-3
log ( Concentration [cm ])
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19
2
10
Profil I SiC JTE
18
10
17
10
16
10
15
10
14
10
0,0
0,2
0,4
0,6
0,8
1,0
1,2
1,4
Distance en Y [µm]
Figure 4-8 : Profil de dopants à la jonction (2×1017 cm-3) à partir du logiciel I2SiC
4.1.2.2 Profils analytiques
-3
log (Concentration [cm ])
Le dopage net [(ND – NA)] au voisinage de la jonction est le suivant :
Profil analytique
19
10
+
couche implantée P
18
10
17
10
16
10
15
10
14
10
0,0
0,2
0,4
0,6
0,8
1,0
1,2
1,4
Distance en Y [µm]
Figure 4-9 : Profil analytique de l’émetteur dopé à 4×1019 cm-3
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-3
log (Concentration [cm ])
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19
10
Profil analytique JTE
18
10
17
10
16
10
15
10
14
10
0,0
0,2
0,4
0,6
0,8
1,0
1,2
1,4
Distance en Y [µm]
Figure 4-10 : Profil analytique de la concentration de dopants à jonction dopée à 2×1017 cm-3
Nous avons constaté que le modèle analytique décrit beaucoup mieux le voisinage de
la jonction. Il en résulte un meilleur maillage automatique. La simulation s’effectuera donc
plus rapidement. Le tableau 4-1 ci-dessous nous montre la tension de claquage obtenue à
géométrie et dopage constant, mais en changeant les profiles de dopage utilisés.
zone P+
Profil
Profil
analytique
I2SiC
Profil analytique
5345 V
5363 V
Profil I2SiC
6047 V
6080 V
JTE
Tableau 4-1: Tension de claquage en fonction du profil de dopage de la zone P+ et de la JTE
Nous concluons de nos essais que le couplage « profil analytique de l’émetteur – profil
I2SiC de la JTE » est le plus réaliste. Il reste donc la tension de claquage de 6047 V.
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4.2 Résultats de simulations
Dans la partie qui vient, nous allons regarder l’influence des principaux paramètres de
la JTE sur la répartition des champs électriques et sur la tenue en tension. Nous allons plus
particulièrement nous intéresser à l’influence de la dose et de la taille de la JTE sur la
localisation du renforcement du champ.
4.2.1 Présentation des caractéristiques des JTE
L’efficacité de la protection périphérique peut facilement être prouvée en comparant la
tension de claquage de 6047 V de la simulation avec JTE par rapport à la tenue en tension de
1415 V de la diode non-protéée.
Module du champ électrique Vbr = 1415 V
Figure 4-11 : Claquage de la diode sans JTE (Emax = 2 MV/cm)
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Simulations électriques par la méthode des éléments finis d’une diode PIN 5 kV protégée par JTE
Après avoir présenté la structure de la diode protégée par « JTE » dans le paragraphe
qui suit nous allons nous concentrer sur la distribution du champ électrique au niveau de la
jonction.
4.2.1.1 Localisation des champs maximaux
La Figure 4-12 illustre les résultats d’une simulation effectuée pour le profil du champ
électrique simulé au claquage d’une diode avec JTE pour une dose de 1×1013 cm-2 sur laquelle
on observe l’étalement du champ aux deux extrémités de la protection périphérique. De plus
fortes doses (1.2×1013 cm-2) engendrent un pic du champ à droite de la JTE (Figure (4-15))
tandis que dans le cas des doses plus faibles le pic de champ sera observé au niveau de la
jonction principale. Ceci tendra à réduire ainsi les performances au claquage [48].
Figure 4-12 : Profil du champ électrique simulé au claquage (dose 1×1013 cm-2 de la JTE)
avec la limite de la zone de charge d’espace en pointillés rouges
Dans les structures avec une simple JTE, il y a en général toujours deux pics de champ
électrique qui apparaissent. Ils sont localisés aux bords de la protection périphérique. C’est à
ces endroits que le composant est le plus contraint et où les claquages peuvent se produire
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Simulations électriques par la méthode des éléments finis d’une diode PIN 5 kV protégée par JTE
[41]. Comme nous l’avons dit précédemment les paramètres prépondérants qui influent sur la
valeur du pic de champ sont les dimensions et le dopage de la JTE ainsi que l’éloignement de
la JTE du bord du composant. D’autres phénomènes comme les charges d’interface jouent
également un rôle.
Un autre point important est de localiser, dans l’épaisseur de la puce où se situent les
renforcements de champ.
4.2.1.2 Localisation dans la profondeur
4.2.1.2.1 Champ électrique entre l’anode et la poche
La figure 4-13 illustre le module du champ électrique [49] pour la tension de claquage
[50] de la diode protégée par JTE. En simulations la tension de claquage est définie comme la
tension pour laquelle l’intégrale d’ionisation est égale à 0.9998 en utilisant les coefficients
d’ionisation de Konstantinov [51].
La cartographie ci-dessous reflète un champ élevé à la périphérie de la jonction et au
bord de l’émetteur.
Zone P+ d’anode
Figure 4-13 : Répartition du module du champ électrique entre l’anode et la poche au
claquage (6047 V) pour une dose de la JTE de 9×1012 cm-2. Le champ électrique maximum
Em = 2.811 MV/cm. L’abscisse et l’ordonnée sont exprimées en microns et le module du
champ électrique ⏐E⏐ – en V/cm
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Simulations électriques par la méthode des éléments finis d’une diode PIN 5 kV protégée par JTE
Il est important de préciser que bien que la JTE est généralement considérée comme la
technologie de protection la plus moderne, elle s’avère comme assez difficile à optimiser à
cause de sa sensibilité assez importante de la concentration du dopage de la région de la JTE.
Zone P+ d’anode
Figure 4-14 : Location du pic du champ entre l’anode et la JTE pour une dose de la poche de
1×1013 cm-2. Le champ électrique maximum Em = 2.702 MV/cm et la tension de claquage
VBR = 6047 V. Les deux axes sont exprimés en microns et ⏐E⏐ – en V/cm
Une tension de claquage (VBR) de 6047 V en polarisation inverse a été obtenue.
Il est nécessaire de faire un compromis entre la résistance à l’état passant et la tenue en
tension de la diode et ainsi de dépasser les limites conventionnelles du silicium. (Plus la tenue
en tension augmente, plus la résistance à l’état passant augmente.) En effet, la jonction plane
est un composant qui présente des tenues en tension assez élevées et des résistances passantes
spécifiques fortement améliorées. Le compromis entre la résistance passante spécifique et la
tenue en tension a toujours été un point pénalisant les performances statiques des composants
de puissance [52].
4.2.1.2.2 Champ à l’extrémité de la poche
La distribution du champ électrique à la tension de claquage à l’extrémité de la poche
pour une dose de 9×1012 cm-2 de la JTE peut être observée sur la Figure 4-15.
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Simulations électriques par la méthode des éléments finis d’une diode PIN 5 kV protégée par JTE
Figure 4-15 : Répartition du module du champ électrique à l’extrémité droite de la JTE pour
une dose de 9×1012 cm-2. La valeur du champ électrique maximum est Em = 2.657 MV/cm.
L’abscisse et l’ordonnée sont exprimées en microns et le module du champ en V/cm
On observe de nouveau une intensification du champ électrique au voisinage des
pointes ; c’est l’effet de pointe.
Pour une dose de 1×1013 cm-3 le champ électrique est plus renforcé à droite de la JTE.
Figure 4-16 : Distribution du module des lignes du champ à l’extrémité de la poche pour une
dose de1×1013 cm-2. Le champ électrique maximum Em = 3.059 MV/cm pour une tension de
claquage VBR = 6047 V. les deux axes sont exprimées en microns et ⏐E⏐ – en V/cm
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Les courbes montrent un pic du champ en bordure droite de la JTE. On peut déduire
de ce comportement que la JTE est un peu trop dopée pour être totalement efficace.
4.2.1.3 Influence du dopage
Le dopage de la JTE s’avère comme un paramètre critique et la dose implantée doit
être sélectionnée et contrôlée attentivement. Le dopage doit être suffisamment élevé afin de
limiter le champ électrique entre la zone P+ et la JTE et donc le risque de claquage dans cette
zone. En même temps, il ne doit pas être trop grand pour ne pas engendrer un champ
électrique en surface à droite de la JTE ce qui est observé dans notre cas.
Le pic du champ à droite de la JTE (Figure 4-16) obtenu en simulations laisse penser
Tension de claquage VBR [V]
que les diodes fabriquées sont légèrement trop dopées.
11000
10000
VBR = f(ND)
LJTE = 250 µm
9000
8000
7000
6000
5000
4000
3000
2000
1000
12
6,0x10
12
8,0x10
13
1,0x10
13
1,2x10
13
1,4x10
Dose de la JTE (Φ) [cm-2]
Figure 4-17 : Variation de la tenue en tension en fonction de la dose implantée de la JTE
avec comme limite inférieure la diode non-protégée en trait bleu et comme limite supérieure
la diode plane parallèle 1D
Lors des simulations, afin de comprendre l’influence de la JTE et pour pouvoir
optimiser son dimensionnement, nous avons varié son dopage. La figure 4-17 nous montre
que le dopage a une grande influence sur la tenue en tension et qu’une valeur optimale semble
se dégager avec un maximum de 6401 V. En outre, on voit également apparaître la tenue en
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Simulations électriques par la méthode des éléments finis d’une diode PIN 5 kV protégée par JTE
tension de la diode sans protection de 1415 V et la tenue en tension de la diode 1D de
11312 V.
Afin d’évaluer plus finement, l’efficacité des poches (JTE) il est nécessaire de
connaître précisément le lieu de claquage des composants et la répartition du champ électrique
dans la structure.
Dose [cm-2]
6×1012 cm-2
8×1012 cm-2
1×1013 cm-2
1.2×1013 cm-2
1.4×1013 cm-2
150 µm
Gauche
Gauche
Droite
Droite
Droite
200 µm
Gauche
Gauche
Droite
Droite
Droite
250 µm
Gauche
Gauche
Droite
Droite
Droite
LJTE [µm]
Tableau 4-2: Localisation du claquage en fonction de la dose et la longueur de la JTE
Il en résulté que pour un claquage à gauche de la JTE, le dopage de la JTE s’avère
insuffisant et pour un claquage à droite – la JTE est trop dopée.
4.2.1.4 Influence de la longueur de la JTE
L’autre paramètre qui peut avoir une influence importante est la longueur de la JTE.
Les courbes ci-dessous nous montrent l’évolution de la tenue en tension en fonction de la
Tension de claquage VBR [V]
longueur de la JTE.
6100
6000
5900
5800
VBR = f (LJTE)
Φ = 1x1013 cm-2
5700
5600
5500
5400
50
100
150
200
250
300
Longueur de la JTE [µm]
Figure 4-18 : Influence de la longueur de la JTE sur la tension de claquage pour une diode
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Simulations électriques par la méthode des éléments finis d’une diode PIN 5 kV protégée par JTE
Sur la figure 4-18 on constate que l’augmentation de la longueur de la JTE permet
d’augmenter la tenue en tension. Néanmoins, on constate que si l’on augmente de façon trop
importante la longueur de la JTE, la tension de claquage a tendance à redescendre. Cela laisse
sous entendre qu’il doit exister une longueur optimale pour la JTE qui assure une tenue en
tension maximale. Dans notre cas de figure cette longueur est d’environ 250 µm.
Un autre paramètre important est la dose implantée dans la JTE. La figure 4-19 montre
pour différentes valeurs de la dose et pour différentes longueurs de JTE, la tension de
Tension de claquage VBR [V]
claquage obtenue.
6500
L = 250 µm;
L = 200 µm;
L = 150 µm;
L = 100 µm;
L = 50 µm
6000
5500
5000
4500
4000
3500
3000
12
6,0x10
12
8,0x10
13
1,0x10
13
1,2x10
13
1,4x10
Dose de la JTE (Φ) [cm-2]
Figure 4-19 : Influence de la dose de la JTE et de sa longueur sur la tension de claquage
On peut remarquer, comme nous l’avons déjà vu figure 4-18 que plus la longueur de la
JTE augmente, plus la tension de claquage augmente. En outre, on constate qu’il existe un
optimum de dose pour lequel on a la tension maximale. Ici la dose optimale semble se situé
vers 1.1×1013 cm-2.
Jusqu’à cette dose, la tension de claquage augmente régulièrement. De plus, quelle que
soit la longueur de la JTE, la tension de claquage est globalement la même. Dans ces cas de
figure, le claquage se produit essentiellement à gauche de la JTE (pour les doses de
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8×1012 cm-2 et 9×1012 cm-2). Au-delà de cette dose, la JTE est trop dopée et le claquage se
Tension de claquage VBR [V]
produit à droite de la JTE.
6500
6000
5500
5000
4500
4000
3500
3000
2500
2000
16
6,0x10
LJTE = 250 µm
LJTE = 200 µm
LJTE = 150 µm
16
8,0x10
17
1,0x10
17
1,2x10
17
1,4x10
-3
Dopage de la JTE (Φ) [cm ]
Figure 4-20 : Influence du dopage de la JTE sur la tension de claquage
La tenue en tension de la JTE passe par un maximum lorsque la dose varie. Comme
les pentes avant et après sont très différentes, nous avons intérêt à choisir une valeur de dose
légèrement inférieure à la valeur optimale.
4.2.1.5 Influence de la passivation
Les jonctions p-n haute tension sont généralement passivées avec un isolant (oxyde
[53], SiO2, NO [54]) ou avec une couche semi-conductrice (a-Si, polysilicium, SiC poreux
déposé sur du SiC type n [55], SiN [56], AlN [57]). L’objectif du passivant est de rendre la
jonction située en dessous moins sensible aux charges externes, humidité et contamination
[58] après la réalisation du dispositif. La passivation réduit ainsi la corrosion et l’oxydation
[59]-[62]. Au niveau pratique, une couche passivante semi-conductrice est nécessaire non
seulement pour augmenter la tension de claquage des dispositifs mais également afin d’éviter
un claquage irréversible et destructeur à l’intérieur des boîtiers.
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La figure ci-dessous montre la distribution du champ électrique dans la diode passivée
avec du SiO2 et des charges d’interface de – 5×1011 cm-2.
Figure 4-21 : Répartition du champ électrique lors du claquage en bord de la zone P+ et de la
JTE avec la limite de la zone de charge d’espace en pointillés rouges pour une tenue en
tension de 5447 V avec des charges d’interface
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Champ électrique [V/cm]
-
2,5x10
6
2,0x10
6
1,5x10
6
1,0x10
6
5,0x10
5
+
Diode PN N
6H-SiC type N
Profondeur:
0.0 µm ;
0.1 µm ;
0.2 µm
0,0
0
50
100
150
200
250
300
350
400
450
Distance en X [µm ]
Figure 4-22 : Coupe latérale du module du champ électrique à différentes profondeurs
On remarque que le champ maximum est moins intense à la surface qu’en profondeur
ce qui conduit à un claquage en volume et pas en surface.
La simulation bidimensionnelle de la protection périphérique a relevé une tension
inverse de claquage (VBR) d’approximativement 5447 V.
4.2.1.6 Analyse du champ électrique dans la protection périphérique
4.2.1.6.1 Champ électrique en fonction de la tension appliquée
Dans le cas d’une jonction abrupte (c’est-à-dire jonction où le passage de la région "P"
à la région "N" s'effectue sur une épaisseur infiniment fine), pour une tension appliquée de
1000 V la largeur de la zone de charge d’espace (WZCE) est inférieure à l’épaisseur de la
couche épitaxiée (WN). La jonction est non tronquée et l'évolution spatiale du champ
électrique dans la zone de charge d’espace a une forme triangulaire.
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172
Champ électrique [V/cm]
Simulations électriques par la méthode des éléments finis d’une diode PIN 5 kV protégée par JTE
5
6x10
X = 115.0 µm
5
5x10
5
4x10
5
3x10
5
2x10
5
1x10
0
0
10
20
30
40
Distance en Y [µm]
Figure 4-23 : Profil du champ électrique à l’extrémité de la poche à 1000 V sans charges
d’interface et sans air ; simulation avant l’avalanche
Pour améliorer le compromis tenue en tension/résistance spécifique à l’état passant, il
est préférable d’utiliser une couche épitaxiée suffisamment dopée et d’une épaisseur
relativement faible afin que la zone de charge d’espace soit tronquée. Alors quand V = VBR,
WZCE ≈ WN et le profil du champ électrique est trapézoïdal.
Champ électrique [V/cm]
6
2,0x10
X = 115.0 µm
6
1,5x10
6
1,0x10
5
5,0x10
0,0
0
10
20
30
40
Distance en Y [µm]
Figure 4-24 : Profil du champ à gauche de la JTE au claquage sans charges d’interface et
sans air
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173
Simulations électriques par la méthode des éléments finis d’une diode PIN 5 kV protégée par JTE
Une coupe verticale du champ électrique a été réalisée et elle est présentée sur la
Figure 4-25.
Champ électrique [V/cm]
6
1,5x10
X = 115.0 µm
6
1,2x10
5
9,0x10
5
6,0x10
5
3,0x10
0,0
0
10
20
30
40
Distance en Y [µm]
Figure 4-25 : Coupe verticale du champ électrique à l’extrémité gauche de la poche au
claquage (avec des charges d’interface et de l’air)
Après avoir proposé l’optimisation d’une protection périphérique basée sur la
terminaison de jonctions de type JTE [40] et son influence sur le champ électrique et ainsi sur
le comportement au claquage nous allons nous intéresser à la répartition des lignes
équipotentielles dans la structure.
Si la topologie d’un champ vectoriel est donnée par les lignes de champ, la topologie
du potentiel électrique est donné par les équipotentielles [66].
4.2.2 Répartition des lignes équipotentielles au claquage
Si on considère plus précisément le JFET, les équipotentielles sont des lignes pour
lesquelles le potentiel est constant. Ainsi elles relient des points de la surface ayant le même
potentiel. Toutes les équipotentielles sont perpendiculaires à toutes les lignes de champ
électrique et inversement [67].
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174
Simulations électriques par la méthode des éléments finis d’une diode PIN 5 kV protégée par JTE
Pour une électrode ponctuelle, les équipotentielles sont circulaires. Si on utilise une ou
deux électrodes linéaires, les équipotentielles auront une forme linéaire, parallèle aux
électrodes (Figure 4-26). Les lignes de courant traversent le conducteur, les équipotentielles
l'évitent [68].
Figure 4-26 : Distribution des lignes équipotentielles (obtenue par simulations Medici) à la
tension de claquage
Une des principales optimisations du JFET ont été menées au niveau de la tenue en
tension des composants [69], [19]. C’est une propriété critique pour les composants de
puissance. En particulier la géométrie de la périphérie (le lieu de l’avalanche par ionisation)
est un point clé à maîtriser [46]. Les résultats de la tension de claquage peuvent être visualisés
sur la Figure 4-27 et 4-28. L’étude a notamment permis de préciser l’évolution des propriétés
électriques et de tenue en tension des diodes PIN.
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175
Simulations électriques par la méthode des éléments finis d’une diode PIN 5 kV protégée par JTE
Figure 4-27 : Répartition des lignes équipotentielles entre l’anode et la poche au claquage.
La tension de claquage VBR = 5447 V
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Simulations électriques par la méthode des éléments finis d’une diode PIN 5 kV protégée par JTE
Figure 4-28 : Distribution des lignes équipotentielles à l’extrémité droite de la poche à la
tension de claquage
Au voisinage de la pointe (au bord de la JTE), les équipotentielles sont plus resserrées,
conduisant à un champ électrique plus intense (Figure 4-27 et 4-28) : c’est l'effet de pointe
[68].
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177
Conclusions
5 Conclusion
Nous avons abordé à travers cette étude, le problème des terminaisons planar pour des
composants haute tension. Nous avons présenté une analyse des protections périphériques par
JTE sur les dispositifs SiC. Dans un premier temps nous avons étudié les terminaisons de
jonction planar. Dans le cas d’une structure utilisant une JTE latérale, l’efficacité de la
technique dépend fortement des caractéristiques de la protection périphérique. Par simulations
bidimensionnelles nous avons établi le dopage et les dimensions de cette terminaison. Il a été
prouvé que la JTE s’avère assez performante pour atteindre des tensions de claquage proches
de la jonction plane parallèle. Nous avons également discuté de la tenue en tension des
dispositifs protégés en essayant d’optimiser les caractéristiques des JTE à l’aide de
simulations pour améliorer les performances. L’introduction d’une protection périphérique de
type JTE permet d’augmenter sensiblement la tenue en tension du composant par rapport à
une diode non-protégée. Les travaux effectués sur les diodes PIN 5 kV du CEGELY ont mis
en évidence l’intérêt de l’utilisation d’une protection par JTE qui a l’objectif de contrôler le
champ électrique à la périphérie de la diode. Celle-ci résulte en une tension de claquage
maximum de 6047 V obtenue pour un dopage de 2×1017cm-3 de la JTE. Une forte
amélioration de la tenue en tension avec l’augmentation du dopage de la JTE dopée P+ et la
profondeur de la jonction a été mise en évidence à l’aide de simulations bidimensionnelles.
Nous avons établi les distances optimales pour la diode PIN protégée par poche. Pour cette
optimisation, le recours à l'outil numérique de simulation des composants s'est avéré
indispensable pour confirmer les idées sous-jacentes aux procédés d'optimisation. Ceci nous a
permis une compréhension approfondie des mécanismes physiques régissant le comportement
des diodes PIN 5 kV à l’aide de la simulation physique bidimensionnelle. Un certain nombre
de solutions ont été testées. Ensuite nous avons recherché à repousser systématiquement les
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178
Conclusions
limites du claquage pour un choix des niveaux de dopage compatibles avec la distribution du
champ électrique. Les caractéristiques électriques des composants élaborés, donnent de bons
résultats quant aux champs de claquage.
A partir de cet analyse l’effet de la concentration de dopants, la profondeur de la jonction
(JTE) et la tension inverse sur la répartition de la tension et les profils du pic du champ
électrique aux bords ont été analysés. Pour atteindre l’objectif d’un JFET 5 kV il faudra
choisir une épaisseur de JFET supérieure à 100 µm et une dose légèrement inférieure à
1.2×1013 cm-2.
La structure étudiée précédemment repose sur une protection périphérique à simple
JTE. Il est donc alors nécessaire de trouver un compromis entre la longueur de la JTE et son
dopage afin d’avoir la tenue en tension optimale. Une solution pourrait être l’utilisation d’une
structure à multiples JTE. Ceci permettrait de faire varier la concentration des dopants le long
de la JTE.
L’utilisation d’une multiple JTE constituée de plusieurs JTE avec des dopages
différents dont la valeur diminue de manière décroissante en s’éloignant de la zone P+ de
source permettrait de mieux contrôler l’évolution du champ et donc de potentiellement
améliorer le dopage. Ce type de protection périphérique permet de contrôler indépendamment
et d’estomper au mieux les deux pics du champ électrique de part et d’autre de la JTE afin
qu’on aboutisse à une optimisation séparée des deux côtés. La simple JTE est beaucoup plus
sensible aux variations du dopage que son homologue multiple mais avec l’avantage que le
processus de fabrication est beaucoup plus simple à mettre en oeuvre.
La différence entre les résultats simulés et expérimentaux pourra être due aux
connaissances insuffisantes des coefficients d’ionisation dans le SiC estimés à partir d’une
formule empirique et à des phénomènes de surface.
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(consulté le 30/11/2005).
Analyse et modélisation du JFET de puissance en carbure de silicium en régime statique
Thèse INSA de Lyon – CEGELY
Elena Ivanova DIMITROVA – FREY
183
Conclusion générale
Conclusion générale
Avec l’augmentation de la demande pour des convertisseurs de puissance toujours plus
efficaces dans le domaine des hautes puissances et des hautes températures, les industriels
sont face au défi de l’amélioration de la densité de puissance des convertisseurs. Le
développement des semi-conducteurs de puissance a une importance vitale pour atteindre les
objectifs dans le domaine de la conception imposés par l’industrie. Les dispositifs de
puissance en Si ont largement atteint leurs limites en termes de fonctionnement à haute
température. Afin d’éviter et de contourner ces limites la recherche s’est focalisée sur les
semi-conducteurs à grand gap comme le SiC.
Actuellement le dispositif le plus mature techniquement est le VJFET normally-on SiC. Le
dispositif unipolaire JFET a plusieurs avantages. Il a une faible chute de tension et une vitesse
de commutation élevée. Dans ce dispositif, on n’observe pas les problèmes à l’interface de
l’oxyde typiques pour le MOSFET SiC. Le VJFET SiC est généralement un dispositif
normally-on qui peut conduire même si on n’applique pas une tension sur la grille. Pour
arrêter le processus de conduction, il est nécessaire d’appliquer la tension adéquate entre grille
et source.
Avec sa tenue en tension, le JFET SiC peut s’avérer comme une excellente alternative aux
commutateurs électroniques conventionnels comme l’IGBT ou le VDMOS Si notamment
grâce aux propriétés intrinsèques du SiC qui lui confèrent une faible résistance spécifique à
l’état passant et des capacités de fonctionnement à des températures et des fréquences élevées.
Le composant JFET SiC est le seul composant industriel pratique prêt à être vendu.
Afin d’améliorer les capacités actuelles des JFETs haute tension (supérieure à 3 kV), des
dispositifs JFET avec deux canaux ont été proposés par la société SiCED qui est un des
principaux fabricants de JFETs SiC.
Analyse et modélisation du JFET de puissance en carbure de silicium en régime statique
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184
Conclusion générale
Dans le JFET à deux canaux, on peut distinguer d’un côté le canal horizontal bien optimisé
pour contrôler la saturation et de l’autre, le canal vertical destiné à tenir la tension.
Au cours du second chapitre de cette thèse nous avons établi dans un premier temps un état de
l’art des JFETs verticaux existant dans la littérature. Nous avons alors identifié le rôle des
deux canaux ainsi que des différents paramètres de conception du JFET. Des différences de
conception entre les différents JFET verticaux SiC ont été constatées.
Des simulations de type éléments finis ont été réalisées pour analyser le composant JFET à
deux canaux. Nous avons mis en évidence la position et le rôle des différentes zones de
charge d’espace qui apparaissent, notamment en régime linéaire ainsi que pendant la phase de
saturation. L’analyse bidimensionnelle par techniques numériques des caractéristiques
statiques a été réalisée afin de discuter de l’influence des paramètres géométriques sur les
performances du dispositif. Ceci aboutit à une optimisation du VJFET SiC.
Parallèlement, nous avons contribué à la modélisation de ces JFETs. On a rappelé le modèle
du JFET et justifié l’emploi du modèle SPICE qui est relativement équivalent. On a contribué
à l’emploi du modèle équivalent pour justifier le comportement du JFET à deux canaux.
L’intérêt d’avoir un bon modèle du JFET pour évaluer au mieux les performances à l’état
passant et pour avoir les meilleures performances possibles dans la phase d’optimisation est
d’une importance cruciale.
Il est nécessaire de modéliser correctement l’état passant en tenant compte des
caractéristiques physiques et géométriques des JFETs à deux canaux afin d’améliorer les
JFETs. Ainsi, dans le troisième chapitre, nous avons proposé un modèle analytique des deux
canaux. Le modèle retrace correctement le comportement de la résistance à l’état passant.
A partir des résultats des analyses, les simulations éléments finis du comportement de la
structure proposée ont été comparées avec le modèle analytique des deux canaux que nous
avons réalisé.
Analyse et modélisation du JFET de puissance en carbure de silicium en régime statique
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Conclusion générale
Après avoir étudié le comportement à l’état passant et établi un modèle analytique de celui-ci,
nous nous sommes intéressés au comportement à l’état bloqué et plus particulièrement au
dimensionnement des protections périphériques.
Afin d’atteindre la tension de claquage maximale pour la plus faible résistance spécifique à
l’état passant, il est nécessaire de concevoir les dispositifs avec une tenue en tension très
proche de la valeur théorique que permet la couche épitaxiée utilisée. Ceci impose l’utilisation
de protections périphériques optimisées pour éviter la réduction de la tenue en tension. Les
protections périphériques minimisent le renforcement localisé du champ électrique à la
périphérie. L’optimisation de la structure est faite par rapport à la tension de claquage, la
surface consommée, les champs surfaciques et les charges d’interface. La protection
périphérique de type JTE émerge comme une approche prometteuse. Nous avons cherché à
obtenir un couple de valeurs optimales « longueur de JTE – dopage » pour obtenir la
meilleure tenue en tension possible.
L’utilisation d’une JTE à dopage uniforme présente des limites quant à l’utilisation du
composant. Une perspective pourrait être d’utiliser des structures de type multi-poches. Bien
que plus complexes, elles permettraient de mieux contrôler les champs électriques le long de
la JTE en faisant varier le dopage de celle-ci en fonction de la position dans la JTE. Ceci
permettrait d’obtenir une tenue en tension plus élevée.
Un deuxième point serait d’améliorer la modélisation de l’état passant du composant de
puissance. Il est d’une importance primordiale d’affiner le modèle ainsi que de retravailler la
partie saturation afin de pouvoir mieux décrire le fonctionnement du JFET. Si la résistance à
l’état passant est relativement bien modélisée et que les courants de saturation obtenus sont
cohérents, le comportement du JFET au cours de la saturation n’a pas été modélisé finement.
Ceci explique l’écart entre les courbes du modèle analytique et celles du simulateur éléments
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Conclusion générale
finis. La modélisation du comportement du JFET en phase de saturation permettrait
d’améliorer la connaissance et la prédétermination des caractéristiques du JFET. Ceci est
d’autant plus vrai lorsqu’on a des rapports longueur /largeur du canal faibles pour lesquels le
courant évolue de façon importante avec la tension à la saturation.
Enfin, il serait également intéressant d’expliquer de façon plus précise, l’existence de zones
de charge d’espace, notamment sur la partie supérieure du composant en dehors du régime de
saturation. Ceci permettrait de pouvoir mieux appréhender le fonctionnement du canal
horizontal qui dans notre cas a un rôle essentiel sur le fonctionnement du JFET et sa
saturation.
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Annexes
Annexes
Annexe 1
Résultats de Idssat = f(L) pour différents Vgs obtenus
à partir du modèle analytique des deux canaux
(Les valeurs des autres paramètres sont : b=0.2 µm, h=1 µm, 2a=2.6 µm.)
Variation de Idssat en fonction de Vgs et L
1,2
Idssat [A]
1
0,8
L=1,3um
L=2,6um
L=3,9um
L=5,2um
0,6
0,4
0,2
0
-1,5
-1
-0,5
0
Vgs [V]
Variation de Rdson en fonction de L pour différentes valeurs de Vgs
18
16
Rdson [Ωcm2]
14
12
L=1,3um
L=2,6um
L=3,9um
L=5,2um
10
8
6
4
2
0
-1,5
-1
-0,5
0
Vgs [V]
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Annexes
Annexe 2
Résultats des simulations Medici de la structure SiCED
Représentation des la structure modélisée
Une zone de hauteur e = 0.8 µm et dopage ND = 4×1016 cm-3 a été rajoutée (la zone
encerclée en rouge). Elle est disposée sous la zone des sources et les zones P+ des deux grilles.
0.8
Canal horizontal
Grille
Canal
vertical
Grille
Zone épitaxiée
Substrat
Drain
Maillage des deux canaux
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Annexes
Représentation des lignes de courant de la structure SiCED
Les lignes de courant s’orientent vers les deux sources et leur répartition est la suivante :
On constate que les lignes de courant sont bien contenues entre les zones de charge d’espace.
La densité de courant maximale sera atteinte au niveau du pincement du canal. Sur la figure
suivante qui représente les zones de charge d’espace, on constate que le pincement au niveau
du canal s’effectue à la jonction des canaux horizontaux et verticaux.
Représentation de la zone de charge d’espace
Pincement du canal
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Annexes
Caractéristiques électriques statiques
Avec l’insertion d’une zone sous les sources la largeur du canal horizontal augmente et on
arrive à atteindre des tensions VGS jusqu’à – 13 V.
VGS = 0 V
2,5
Courant IDS [A]
VGS = - 1 V;
VGS = - 2 V;
2,0
VGS = - 4 V;
VGS = - 6 V;
1,5
VGS = - 7 V;
VGS = - 8 V;
1,0
VGS = - 9 V;
VGS = - 10 V;
0,5
VGS = - 11 V;
VGS = - 12 V;
0,0
0
5
10
15
20
VGS = - 13 V
Tension VDS [V]
Extraction de la tension de seuil
La tension de seuil est également beaucoup plus faible (– 13 V au lieu de – 6 V).
1,6
sqrt (IDSS) [A]
1,4
1,2
VT0 [V]
1,0
0,8
0,6
0,4
0,2
0,0
-14
-12
-10
-8
-6
-4
-2
0
Tension VGS [V]
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Annexes
Annexe 3
JFET non optimisé à l’état bloqué : H = 4 µm, Emax = 2.72 MV/cm
Valeurs tracées:
2.987500E+1
2.988598E+5
8.965198E+5
1.195350E+6
1.793010E+6
2.091840E+6
2.689500E+6
2.988330E+6
5.976898E+5
1.494180E+6
2.390670E+6
Valeurs tracées:
0
5
10
150
200
250
300
350
400
450
500
550
600
650
700
750
800
850
900
950
1000
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Annexes
H = 4 µm, Emax = 2.99 MV/cm
Valeurs tracées:
2.987500E+1
2.989043E+5
8.966531E+5
1.195528E+6
1.793276E+6
2.092151E+6
2.689900E+6
2.988774E+6
5.977787E+5
1.494402E+6
2.391025E+6
Valeurs tracées:
0
50
100
150
200
250
300
350
400
450
500
550
600
650
700
750
800
850
900
950
1000
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Annexes
Values plotted:
2.831250E+1
2.830041E+5
8.489558E+5
1.131932E+6
1.697883E+6
1.980859E+6
2.546810E+6
2.829786E+6
5.659799E+5
1.414907E+6
2.263834E+6
Figure : Module des lignes de champ d’un JFET à canal vertical « trop » large et canal horizontal
« trop » long à VDS = 600 V et VGS = – 2 V pour 2a = 10 µm, b= 0.2 µm et L = 10 µm
Valeurs tracées:
0
30
60
90
120
150
180
210
240
270
300
330
360
390
420
450
480
510
540
570
600
Figure : Lignes équipotentielles d’un JFET à canal vertical « trop » large et canal horizontal « trop »
long à VDS = 600 V et VGS = – 2 V pour 2a = 10 µm, b = 0.2 µm et L = 10 µm avec la répartition de
la zone de charge d’espace. Les équipotentielles sont tracées toutes les 30 V.
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Annexes
Valeurs tracées:
1.800000E+1
1.800310E+5
5.400569E+5
7.200698E+5
1.080096E+6
1.260109E+6
1.620135E+6
1.800148E+6
3.600439E+5
9.000828E+5
1.440122E+6
Figure : Module des lignes de champ d’un JFET à canal horizontal « trop » large à VDS = 600 V et
VGS = – 2 V pour 2a = 2.6 µm, b = 0.4 µm et L = 2.6 µm
Valeurs tracées:
0
30
60
90
120
150
180
210
240
270
300
330
360
390
420
450
480
510
540
570
600
Figure : Lignes équipotentielles d’un JFET à canal horizontal « trop » large à VDS = 600 V et VGS = –
2 V pour 2a = 2.6 µm, b = 0.4 µm et L = 2.6 µm avec la répartition de la zone de charge d’espace.
Les équipotentielles sont tracées toutes les 3 V.
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Annexes
Values plotted:
3.103125E+01
9.312441E+05
1.862457E+06
2.793670E+06
3.104354E+05
1.241648E+06
2.172862E+06
3.104075E+06
6.208398E+05
1.552053E+06
2.483266E+06
JFET optimisé : H = 4.7 µm ; Emax = 3.104 MV/cm
Values plotted:
0.000000E+00
1.800000E+02
3.600000E+02
5.400000E+02
7.200000E+02
9.000000E+02
1.080000E+03
6.000000E+01
2.400000E+02
4.200000E+02
6.000000E+02
7.800000E+02
9.600000E+02
1.140000E+03
1.200000E+02
3.000000E+02
4.800000E+02
6.600000E+02
8.400000E+02
1.020000E+03
1.200000E+03
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FOLIO ADMINISTRATIF
THESE SOUTENUE DEVANT L'INSTITUT NATIONAL DES SCIENCES APPLIQUEES DE LYON
NOM : DIMITROVA–FREY
DATE de SOUTENANCE : 10 octobre 2006
(avec précision du nom de jeune fille, le cas échéant)
Prénoms : Elena Ivanova
TITRE : Analyse et modélisation du JFET de puissance en carbure de silicium en régime statique
NATURE : Doctorat
Numéro d'ordre : 05 ISAL
Ecole doctorale : E.E.A. (Electronique Electrotechnique Automatique)
Spécialité : Génie Electrique
Cote B.I.U. - Lyon : T 50/210/19
/
et
bis
CLASSE :
RESUME :
Actuellement, les systèmes à base de composants de puissance connaissent un fort développement dans le domaine des hautes
tensions et des hautes températures. Le carbure de silicium (SiC) semble un matériau très prometteur pour remplir ces critères.
Dans ce cadre, nous nous sommes concentrés sur l’analyse de composants de puissance, notamment les transistors JFET ainsi
que leurs protections périphériques. Dans les gammes de tension envisagées, les composants seront de type verticaux afin
d’assurer la tenue en tension.
Le but de la thèse est d’améliorer la compréhension des phénomènes qui régissent le fonctionnement de ces composants. Leur
structure présente la particularité de comporter deux canaux distincts : un canal vertical et un canal horizontal. On cherche
donc à analyser leur fonctionnement interne afin d’optimiser leurs caractéristiques à l’état passant et plus particulièrement le
pincement du canal, les lignes de courant et les équipotentielles.
Pour cela, nous avons mis en œuvre un logiciel de simulation éléments finis (MediciTMA) afin d’étudier les caractéristiques de
ces composants et d’observer l’influence des différents paramètres qui les définissent, qu’ils soient géométriques ou physiques
(dopage des différentes zones).
Nous avons développé un modèle analytique permettant de prédéterminer les caractéristiques statiques de ces transistors afin
d’aider à leur conception. Ensuite nous allons comparer nos résultats avec les caractéristiques réelles des JFET fabriqués par la
société SiCED qui présentent également deux canaux et les modélisations analytiques associées.
Dans la dernière partie nous avons étudié la tenue en tension des composants SiC verticaux. Celle-ci se fait non seulement
dans le volume mais également en périphérie sur la face supérieure de la puce. La structure de protection périphérique que
nous avons plus particulièrement étudiée est de type JTE (Junction Termination Extension). Nous avons analysé l’influence de
la largeur de la JTE et surtout son dopage afin d’obtenir la tenue en tension maximale.
En conclusion, cette thèse permet d’améliorer la connaissance de l’influence des différents paramètres de conception sur le
comportement du JFET à deux canaux, que ce soit à l’état bloqué (JTE) ou à l’état passant. Pour cela un modèle analytique a
été développé qui permet une aide à la conception, mais aussi de mieux prédéterminer les pertes dans ces composants.
MOTS-CLES :
transistor JFET, carbure de silicium, simulations éléments finis, modélisation, résistance à l’état passant, protection périphérique,
composants de puissance
Laboratoire (s) de recherche :
Centre de Génie Electrique (CEGELY)
Futur Laboratoire Ampère
Directeur de thèse:
M. Hervé Morel, Directeur de recherches
Responsable du site INSA du CEGELY
Président de jury : M. Gérard Rojat
Professeur UCB Lyon 1
Composition du jury :
M. Christian Schaeffer
M. Stéphane Lefebvre
M. Stéphane Raël
M. Hervé Morel
Professeur INP Grenoble
Maître de conférences (HDR) ESCPI CNAM
Maître de conférences Green – INPL
Directeur de recherches CNRS