Université d’Aix-Marseille THÈSE Pour obtenir le grade de DOCTEUR DE L’UNIVERSITÉ D’AIX-MARSEILLE Spécialité MICRO ET NANOELECTRONIQUE dans le cadre de l’École Doctorale : Sciences pour l’Ingénieur : Mécanique, Physique, Micro et Nanoélectronique Préparée au sein de la société STMicroelectronics à Rousset en collaboration avec l’équipe Mémoires de l’Institut Matériaux Microélectronique Nanosciences de Provence (IM2NP) Caractérisation et modélisation des mémoires Flash embarquées destinées aux applications faible consommation et à forte contrainte de fiabilité par Guillaume JUST Directeur de thèse : Frédéric LALANDE Présentée et soutenue publiquement le 24 mai 2013 devant le jury composé de : Mireille COMMANDRE Frédéric LALANDE Gérard GHIBAUDO Gilles REIMBOLD Pascal MASSON Jérémy POSTEL-PELLERIN Olivier BONNAUD Jean-Luc OGIER Professeur, Ecole Centrale Marseille Professeur, Université d’Aix-Marseille DR CNRS Alpes - IMEP-LAHC/INPG, UMR 5130 HDR, CEA-Leti, Université de Grenoble Professeur, Université de Nice Sophia Antipolis Maitre de conférences, Université d’Aix-Marseille Professeur, Université de Rennes I Docteur, ST Microelectronics, Rousset Présidente Directeur de thèse Rapporteur Rapporteur Examinateur Examinateur Examinateur Examinateur Remerciements Les travaux de thèse présentés dans ce manuscrit ont été effectués dans le cadre d’une convention CIFRE entre deux entités partenaires, l’entreprise STMicroelectronics1 à Rousset et le laboratoire IM2NP2, de janvier 2010 à janvier 2013. Je tiens d’ores et déjà à remercier la société STMicroelectronics, l’Institut des Matériaux et Microélectronique et Nanoélectronique de Provence (IM2NP), l’Association Nationale de la Recherche Technique (ANRT) ainsi que les personnes qui ont contribué à la mise en place et au financement de cette thèse, en particulier Gérald HALLER, responsable du RCCAL (Rousset Central Characterization Analysis Laboratory) et Rachid BOUCHAKOUR, directeur du laboratoire IM2NP. Je remercie vivement Arnaud RÉGNIER, docteur-ingénieur à STMicroelectronics, qui a été l’un de mes tuteurs industriels et qui m’a accompagné tout au long de ces trois années de thèse. Sa disponibilité, ses encouragements, ses conseils pertinents et son implication dans cette thèse ont été pour moi un vrai soutien au quotidien et je l’en remercie. Je remercie tout particulièrement Jean-Luc OGIER, responsable de l’équipe « Caractérisation électrique » au sein du laboratoire RCCAL de STMicroelectronics (Rousset), pour la confiance qu’il m’a accordée en m’acceptant dans son équipe, pour tout ce qu’il m’a appris, pour les conseils avisés qu’il a su me donner et pour son encadrement de grande qualité. Je tiens à remercier Frédéric LALANDE, directeur de thèse et professeur à l’université d’AixMarseille, ainsi que Jérémy POSTEL-PELLERIN, maître de conférences à l’université d’Aix-Marseille, pour leur disponibilité, leur aide, leurs conseils scientifiques et leurs nombreuses relectures qui m’ont aidé à la rédaction de ce manuscrit. J’exprime toute ma gratitude à Pascal MASSON, professeur à l’Université de Nice Sophia Antipolis. Je lui suis reconnaissant pour son soutien, son aide précieuse et les nombreux conseils qu’il a su me transmettre afin de mener à bien ces travaux. Je tiens à remercier Jean-Luc AUTRAN, directeur adjoint du laboratoire IM2NP, pour sa disponibilité, son implication et son expertise technique. J’ai vraiment apprécié le fait de travailler avec lui sur l’aspect radiatif impactant les mémoires non volatiles. J’exprime toute ma reconnaissance aux professeurs Gilles REIMBOLD, HDR, CEA-Leti, Université de Grenoble, ainsi que Gérard GHIBAUDO, DR CNRS Alpes – IMEP-LAHC/INPG, UMR 5130, pour avoir accepté d’être les rapporteurs de mon manuscrit de thèse et m’avoir fait l’honneur d’être les juges scientifiques de mes travaux. Ma respectueuse reconnaissance s'adresse également à Mireille COMMANDRE, professeure à Centrale Marseille, et à Olivier BONNAUD, professeur à l’Université de Rennes I. Je suis sensible à l'honneur qu'ils m’ont fait de faire partie de mon jury de thèse. Je tiens à remercier chaleureusement tous les membres du laboratoire de caractérisation électrique et du RCCAL de STMicroelectronics Rousset pour leur accueil, leur support technique et leur curiosité scientifique. Ces trois années passées à vos côtés sont passées très vite et ont été fantastiques. Un grand MERCI à : Lorin, Lionel, Olivier, Jean-Luc, Arnaud, Marc, Laurent, Luc, Denis, Patrick, David, Christine. Enfin, je n’oublie pas de remercier tous les thésards que j’ai pu côtoyer à ST et à l’IM2NP, et avec qui j’ai pu partager, échanger, apprendre et passer de bons moments : Jérémy, Gaëtan, Yohan, Vincenzo, Roxane, Marion, Benjamin, Émilie, Fabrice, Julien, Olivier, Aurélie, Alexandre, Abdé, Anthony,… Enfin, que toutes les personnes que j’aurais maladroitement oubliées soient également assurées de ma sincère reconnaissance. 1 ST Microelectronics, 190 Avenue Célestin Coq Zone Industrielle, 13106 Rousset, France IM2NP (UMR CNRS 6242), 38 rue Frédéric Joliot Curie, 13451 Marseille, France 2 Laboratoire Table des matières Tables des matières Liste des symboles et des abréviations ..........................................................11 Introduction générale ...................................................................................15 Chapitre 1 Introduction aux Mémoires Non Volatiles ...................................17 Introduction ................................................................................................................... 19 I.2 Les différents types de mémoires ............................................................................... 19 I.2.1. Les mémoires à semi-conducteurs ........................................................................................... 19 I.2.2. Historique des mémoires non volatiles .................................................................................... 20 I.3 Les mémoires à grille flottante : Architecture et principe de fonctionnement ............. 22 I.3.1. Concept du transistor à grille flottante .................................................................................... 22 I.3.2. La mémoire EEPROM................................................................................................................ 24 I.3.3. La mémoire Flash ..................................................................................................................... 26 I.3.3.1 Description et principe de fonctionnement du point mémoire ........................................ 26 I.3.3.2 Modes de fonctionnement ................................................................................................. 26 I.3.3.3 La cellule Flash au sein d’un plan mémoire........................................................................ 29 I.3.3.4 Les phénomènes de dégradation liés au plan mémoire.............................................. 31 I.3.4. Limitations et solutions envisagées pour le futur des mémoires non volatiles ....................... 34 I.3.4.1 Limites de l’oxyde tunnel ............................................................................................. 35 I.3.4.2 Limites de l’oxyde ONO ............................................................................................... 35 I.3.4.3 Les solutions envisagées pour les mémoires non volatiles ......................................... 36 I.4 La fiabilité des mémoires non volatiles ....................................................................... 38 I.4.1. Notion d’endurance .......................................................................................................... 38 I.4.2. Notion de rétention .......................................................................................................... 38 I.4.2.1 Pertes de charge intrinsèques ..................................................................................... 38 I.4.2.2 Pertes de charge extrinsèques .................................................................................... 39 I.5 Présentation des deux domaines d’étude : caractérisation électrique et test .............. 39 I.5.1. Caractérisation de dispositifs élémentaires...................................................................... 39 I.5.1.1 Caractérisation de capacités et transistors MOS......................................................... 40 I.5.1.2 Caractérisation d’une cellule mémoire Flash unitaire ................................................. 41 I.5.1.3 Caractérisation d’une CAST de cellules ....................................................................... 42 I.5.2. Test de mémoires non volatiles ........................................................................................ 43 I.5.2.1 Test de macrocell mémoire ......................................................................................... 43 I.5.2.2 Présentation de la macrocell mémoire Flash “ANNA“ ................................................ 46 I.5.2.3 Testabilité et modes de fonctionnement .................................................................... 48 I.5.2.4 Outils d’analyse des données ...................................................................................... 51 Conclusion ...................................................................................................................... 53 Table des matières Chapitre 2 Caractérisation et modélisation du phénomène de read-disturb .55 Introduction ................................................................................................................... 57 II.2 Caractérisation du read-disturb ................................................................................. 57 II.2.1 Description du phénomène ...................................................................................................... 57 II.2.2 Mise en évidence sur la macrocell ANNA................................................................................. 58 II.2.3 Modélisation analytique du niveau de défaillance .................................................................. 59 II.2.3.1 Influence du critère de Vt et de ΔVt .................................................................................. 59 II.2.3.2 Influence du temps de stress ............................................................................................ 60 II.2.3.3 Influence de la température.............................................................................................. 61 II.2.3.4 Influence de la tension de stress ....................................................................................... 62 II.2.3.5 Influence de la dégradation en cyclage ............................................................................. 63 II.2.3.6 Résumé des différents coefficients du modèle analytique .............................................. 64 II.3 Le phénomène de SILC .............................................................................................. 65 II.3.1 Définition .................................................................................................................................. 66 II.3.2 Génération, caractérisation et modélisation du SILC ............................................................... 67 II.3.2.1 La génération du SILC ........................................................................................................ 67 II.3.2.2 Les méthodes de caractérisation ...................................................................................... 68 II.3.2.3 Revue bibliographique des modèles de SILC ..................................................................... 71 II.4 Modélisation du read-disturb .................................................................................... 72 II.4.1 Présentation du modèle ........................................................................................................... 72 II.4.2 Implémentation du module de l’ETAP ..................................................................................... 74 II.4.3 Procédure d’utilisation du modèle ........................................................................................... 77 II.4.4 Exploitation du modèle ............................................................................................................ 81 II.4.4.1 Effet de la température ..................................................................................................... 81 II.4.4.2 Effet du cyclage ................................................................................................................. 83 II.4.4.3 Effet d’autres paramètres (épaisseur d’oxyde, dopage, dimensions cellule) ................... 86 Conclusion ...................................................................................................................... 87 Chapitre 3 Fiabilité et performances de la cellule Flash : optimisations liées au procédé de fabrication et aux conditions électriques................................89 Introduction ................................................................................................................... 91 III.1 Description du flot de fabrication CMOS 90nm avec mémoire Flash embarquée ....... 91 III.2 Etude de la fiabilité de l’oxyde tunnel liée à la recette de poly-réoxydation .............. 93 III.2.1 Contexte .................................................................................................................................. 93 III.2.2 Le rôle de l’étape de poly-réoxydation ................................................................................... 93 III.2.3 Notions de piégeage dans l’oxyde et à l’interface Si/Si02 ....................................................... 95 III.2.4 Impact de la recette de poly-réoxydation sur le piégeage de charges ................................... 97 Table des matières III.2.4.1 Caractérisation "Stress à courant constant" ou CCS ........................................................ 97 III.2.4.2 Caractérisation "C(V) après stress CCS" ........................................................................... 99 III.2.5 Impact de la poly-réoxydation sur les faibles courants de fuite ........................................... 103 III.2.6 Conclusion ............................................................................................................................. 104 III.3 Effets de variations de l’énergie d’implantation des LDD et de dopage du canal sur la cellule mémoire Flash ....................................................................................................104 III.3.1 Contexte ................................................................................................................................ 104 III.3.2 Le rôle des implants LDD et du dopage du canal .................................................................. 105 III.3.3 Détails expérimentaux et méthodes de mesure ................................................................... 105 III.3.3.1 Structures de test et détails des variations « process » ................................................. 105 III.3.3.2 Méthodes de mesure liées à l’aspect consommation du point mémoire...................... 106 III.3.4 Effets de variations de l’énergie d’implantation des LDD et de la dose du dopage canal .... 107 III.3.4.1 Influence sur la fenêtre de programmation ................................................................... 107 III.3.4.2 Influence sur le courant de fuite de bit-line ................................................................... 110 III.3.4.3 Influence sur la dégradation en cyclage ......................................................................... 113 III.3.5 Discussion et conclusion........................................................................................................ 114 III.4 Effets des conditions de lecture, de la tension de drain et de l’endurance sur la consommation du point mémoire ..................................................................................116 III.4.1 Contexte ................................................................................................................................ 116 III.4.2 Caractérisation du courant de fuite de bit-line en mode lecture ......................................... 116 III.4.2.1 Effet de la tension de vérification de déplétion ............................................................. 116 III.4.3 Caractérisation de la consommation énergétique du point mémoire lors de sa programmation en fonction de l’endurance et de la tension de drain........................................... 118 III.4.3.1 Impact de la tension de drain sur la fiabilité en endurance ........................................... 119 III.4.3.2 Impact de la tension de drain sur la consommation du point mémoire ........................ 121 III.4.3.3 Comportement de la consommation du point mémoire au cours du cyclage .............. 123 Conclusion .....................................................................................................................125 Chapitre 4 Influence de l’environnement radiatif naturel terrestre sur la fiabilité en rétention des mémoires Flash ................................................... 127 Introduction ..................................................................................................................129 IV.2 L’environnement radiatif terrestre ..........................................................................130 IV.2.1. Les sources de radiations naturelles au niveau du sol ......................................................... 130 IV.2.1.1 Les neutrons atmosphériques ........................................................................................ 132 IV.2.1.2 Les particules alpha ........................................................................................................ 133 IV.2.2. Métrologie des neutrons atmosphériques .......................................................................... 133 IV.3 Caractérisation expérimentale de circuits ................................................................135 IV.3.1. L’apparition des aléas logiques dans les circuits.................................................................. 135 IV.3.2. Mesures du taux d’aléas logiques (SER) ............................................................................... 135 Table des matières IV.3.3. Les approches expérimentales de mesure du SER............................................................... 136 IV.3.3.1 Les tests accélérés .......................................................................................................... 136 IV.3.3.2 Les tests en environnement naturel .............................................................................. 137 IV.3.4. Présentation des plateformes expérimentales .................................................................... 137 IV.3.4.1 La plateforme ASTEP ...................................................................................................... 137 IV.3.4.2 Le laboratoire LSM ......................................................................................................... 138 IV.3.5. Premiers résultats expérimentaux sur les circuits mémoires SRAM ................................... 139 IV.4 Caractérisation expérimentale de mémoires non volatiles de type Flash .................141 IV.4.1. Travaux expérimentaux accélérés par source radiative ...................................................... 141 IV.4.1. Principe de l’expérience ....................................................................................................... 144 IV.4.2. Protocole expérimental........................................................................................................ 144 IV.4.3. Détails de l’expérience ......................................................................................................... 145 IV.4.4. Pré-caractérisation des wafers............................................................................................. 146 IV.4.5. Premiers résultats expérimentaux ....................................................................................... 148 IV.4.5.1 Wafers de référence ...................................................................................................... 148 IV.4.5.2 Wafers exposés sur la plateforme ASTEP ...................................................................... 149 IV.4.5.3 Wafer exposé en laboratoire souterrain (LSM) ............................................................. 152 IV.4.6. Estimations du taux SER et interprétation des résultats ..................................................... 153 IV.4.6.1 Résultats expérimentaux ............................................................................................... 153 IV.4.6.2 Aspect modélisation et simulation................................................................................. 154 Conclusion .................................................................................................. 157 Conclusion générale et perspectives ........................................................... 159 Références bibliographiques ....................................................................... 163 Références de l’auteur ................................................................................ 181 Liste des symboles et des abréviations Liste des symboles et des abréviations Paramètre ASTEP ATE BEOL Unité _ _ _ Bit-line BLL / Bit-line Leakage CAST CD _ _ CD1 F CFIELD F CHE CHISEL CHKB CHKBN CMOS COX / COX’ CPP _ F _ _ _ _ _ F / F.m-2 F CS F CS1 F CVS / CCS _ CX DMA / FDMA F _ DRAM DV / EV / RV / PV ɛ0 EA EC _ _ F.m-1 eV J Ec J ECC EF _ J Description Altitude Single-event effects Test European Platform Automatic Test Equipment (Equipement de test automatique) Back-End Of Line (Étapes de fabrication en fin de procédé liées aux interconnections métalliques) Ligne de bit (Courant de fuite de la bit-line) Cell Array Structure Test Capacité tunnel de recouvrement de la grille flottante sur la zone de drain Capacité de bord entre la grille flottante et la prise de contact de drain Capacités parasites entre les coins de la grille flottante et le substrat Channel Hot Electrons (porteurs chauds) CHannel Initiated Secondary Electron CHecKerBoard (damier) CHecKerBoard inverse (damier inversé) Complementary Metal-Oxide-Semiconductor Capacité / capacité surfacique de l’oxyde de grille Capacité de l’oxyde inter-polysilicium entre la grille flottante et la grille de contrôle Capacité tunnel de recouvrement de la grille flottante sur la zone de source Capacité de bord entre la grille flottante et la prise de contact de source Constant Voltage Stress / Constant Current Stress (Stress à tension ou courant constant) Capacités de couplage entre grilles flottantes adjacentes Direct Memory Access / Fast Direct Memory Access (Accès direct (et rapide) à la mémoire) Dynamic Random Access Memory Depletion Verify / Erase Verify / Read Verify / Program Verify Permittivité diélectrique du vide Energie d’activation en température Energie du niveau le plus bas de la bande de conduction du silicium Energie de consommation du point mémoire lors de l’opération de programmation Error Correction Code (Code correcteur d’erreurs) Énergie du niveau de Fermi dans le silicium 11 Liste des symboles et des abréviations Ei ELAT / EVERT EOX ɛOX ɛSi ET J V.m-1 V.m-1 _ _ eV ETAP EWS FAMOS fech _ _ _ -1 s (Hz) Fimp FIT/Mbit s-1 (Hz) _ Flip-bit FN fp GIDL gm / Gm gmMAX /GmMAX GST High-k HTB IBLL ID IdMAX _ _ _ _ A.V-1 A.V-1 _ _ _ A A A IdSEL A IOFF IRAM / DRAM A _ ISE ISSG ITRS JFG Jn1 _ _ _ A.m-2 A.m-2 Jn2 A.m-2 k L Latches J.K-1 m _ Niveau d’énergie intrinsèque du silicium loin de l’interface Champ électrique latéral / horizontal au niveau du canal Champ électrique aux bornes de l’oxyde Permittivité diélectrique relative de l’oxyde (= 3,9) Permittivité diélectrique relative du silicium (= 11,9) Position énergétique du piège dans l’oxyde (par rapport à la bande de conduction de l’oxyde) Effet Tunnel Assisté par Pièges Electrical Wafer Sort Floating-gate Avalanche-injection MOS Fréquence d’échappement du piège Fréquence d’impact des électrons dans l’oxyde Failure In Time/ Mbits (défaillance dans le temps par quantité de données) (Basculement de bit) Fowler-Nordheim Probabilité d’occupation du piège Gate Induced Drain Leakage Gain de transconductance Valeur maximale du gain de transconductance Ge2Sb2Te5, chalcogénure (Haute permittivité diélectrique) High Temperature Bake (Recuit à haute température) Courant de fuite total sur la bit-line Courant de drain Maximum du courant de drain lors de l’opération de programmation (pic de courant mesuré) Courant de drain de la cellule lors d’une opération de programmation Courant de fuite de la cellule lors de l’opération de lecture Instruction RAM / Data RAM (RAM d’instruction et de données) Integrated System Engineering In-Situ Steam Generated International Technology Roadmap for Semiconductors Densité surfacique de courant aux bornes de l’oxyde tunnel Densité surfacique de courant de capture des pièges dans l’oxyde Densité surfacique de courant de dépiégeage ou d’émission des pièges Constante de Boltzmann (= 1,38.10-23 J.K−1) Longueur du canal du transistor (Bascules de mémorisation) 12 Liste des symboles et des abréviations LDD LET LSM MACROCELL MJT MOS MRAM NAND NBTI NCG ND / NS NFG m-3 Lightly Doped Drain Linear Energy Transfert Laboratoire Souterrain de Modane Véhicule de test représentatif du produit final Magnetic Junction Tunnel Metal-Oxide-Semiconductor Magnetic RAM (Logique de la porte Non-Et) Negative Bias Temperature Instability Dopage de la grille de contrôle (poly2) m-3 Dopage des implants Drain/Source NG ni m-3 m-3 Nit NitA / NitD NOR NOX NSUB ONO PCM PPM / ppm PW q QFG Qn ReRAM RILC ROM RTP S.S SBF _ _ _ _ _ _ _ _ _ m -3 m-2 m-3 _ m-3 m-3 _ _ _ V C C C.m-2 _ _ _ _ _ _ SEE SEM _ _ SER SEU Si/SiO2 SMU SRAM STDF _ _ _ _ _ _ Dopage de la grille flottante (poly1) Dopage de grille Concentration intrinsèque d’électrons dans le semiconducteur Densité surfacique de défauts Densité d’états d’interface de type accepteur / donneur (Logique de la porte Non-Ou) Densité de charges piégées dans le volume de l’oxyde Dopage du substrat Oxide-Nitride-Oxide (Oxyde-Nitrure-Oxyde) Phase Change Memory (Mémoire à changement de phase) Part Per Millions (Parties Par Millions) Programming Window (Fenêtre de programmation) Valeur absolue de la charge de l’électron (= 1,6.10-19 C) Charge de la grille flottante Charge surfacique des électrons (couche d’inversion) Resistive RAM (Mémoire résistive) Radiation Induced Leakage Current Read Only Memory Rapid Thermal Process (Procédé thermique rapide) Subthreshold Slope (Pente sous le seuil) Single Bit Failure (Défaillance associée à une cellule extrinsèque) Single Event Effects (Effets d’événements singuliers) Scanning Electronic Microscopy (Microscopie à balayage électronique) Soft Error Rate (Taux d’aléas logiques) Single Event Upset Interface entre le silicium et le diélectrique isolant (oxyde) Source Monitor Unit Static RAM STandarD File (norme d’appellation des fichiers résultats 13 Liste des symboles et des abréviations STI T T1 / T 2 TAT TCAD TCE TEG TEM TID tOX / ttun TREQ / Dummy cell VB VCG VCGMAX _ K _ _ _ _ _ _ J/kg m _ V V V VCGMIN V VD VFB VFG VMG VS VT / Vt / VTH VT_er / Vte VT_pg / Vtp W Wg V V V V V V V V m m Wordline XT _ m αPP _ αX σ0 σn _ m2 m2 Ψ ΨS V V provenant de testeurs industriels) Shallow Trench Isolation (Isolation par tranchée profonde) Température absolue Transparence de la barrière tunnel Trap Assisted Tunneling (Effet Tunnel assisté par pièges) Technology Computer Assisted Design Technique de la Cellule Equivalente Test Element Group Transmission Electron Microscopy (Microscopie électronique à transmission) Total Ionizing Dose Epaisseur d’oxyde tunnel TRansistor EQuivalent Tension de substrat Tension de la grille de contrôle Tension de seuil de la première cellule qui conduit sur une population de cellules écrites Tension de seuil de la dernière cellule qui conduit sur une population de cellules effacées Tension de drain Tension de bandes plates Tension de la grille flottante Tension de Mid-Gap Tension de source Tension de seuil du transistor ou de la cellule Tension de seuil de la cellule effacée Tension de seuil de la cellule programmée Largeur du canal du transistor Largeur de recouvrement de la grille flottante sur les isolations ou « Wings » Ligne de mot Position spatiale du piège dans l’oxyde (par rapport à l’interface Si/SiO2) Coefficient de couplage entre grille de contrôle et grille flottante Coefficient de couplage Section efficace de capture des pièges initiale Section efficace de capture des pièges (dépendante de la température) Courbure de bande dans le semi-conducteur Potentiel de surface du substrat 14 Introduction générale Introduction générale L’industrie de la microélectronique est en perpétuelle évolution. Depuis la réalisation du premier circuit intégré dans les années 60, elle est restée un acteur important de l’économie mondiale aussi bien sur le plan économique que sur le plan technologique en repoussant constamment les limites de miniaturisation des composants. Le succès du marché de la microélectronique est le résultat d’efforts constants en recherche et développement permettant de réduire la taille du composant de base des circuits intégrés, le transistor MOS (Métal Oxyde Semi-conducteur). Guidée depuis 1965 par la loi de Moore, cette miniaturisation permet d’intégrer plusieurs centaines de millions de transistors sur une puce d’à peine quelques centimètres carrés. La diminution du prix unitaire par circuit qui en résulte a permis d’étendre le domaine des applications et d’enrichir notre quotidien de nombreux dispositifs et équipements portables issus de la microélectronique, comme les lecteurs MP3, les clés USB, les appareils photo numériques, les smartphones, les GPS ou encore les disques durs SSD. Ces derniers tendent notamment à remplacer le disque dur et devenir le nouveau standard en termes de stockage massif de données. Actuellement, la majorité des dispositifs portables et embarqués utilise des mémoires non volatiles de type Flash ou EEPROM, capables de conserver l’information sans alimentation électrique. Face aux difficultés grandissantes auxquelles se heurtent les industriels pour miniaturiser davantage ce type de mémoires et à l’émergence de solutions innovantes qui les challengent, telles que les mémoires MRAM, PCRAM et ReRAM, il devient encore plus nécessaire de poursuivre les évolutions technologiques des mémoires à grille flottante. Ces dernières restent à l’heure actuelle les mémoires les plus matures et les plus flexibles. De nombreuses applications industrielles spécifiques dans les secteurs tels que l’automobile, le médical et le spatial, requièrent un très haut niveau de fiabilité. Ce type d’applications fonctionnant sous des contraintes sévères (haute température, corrosion, vibration, radiations,…) impose aux industriels des spécifications particulières en termes de fiabilité et de consommation d’énergie. Cette thèse, réalisée dans le cadre d’une convention CIFRE entre l’entreprise STMicroelectronics et le laboratoire de recherche Im2np, a donc pour objectif d’étudier la fiabilité des mémoires Flash embarquées pour des applications faible consommation à forte contrainte de fiabilité, associées aux secteurs automobiles, médicaux ou spatiaux. Dans ce contexte, les études menées au cours de cette thèse s’articulent autour de deux volets d’étude, la caractérisation électrique de composants élémentaires et le test de véhicules de test mémoire complets appelés « macrocell », et couvrent les aspects circuit, procédé de fabrication et modélisation de phénomènes de défaillance. Ce manuscrit de thèse s’articule autour de quatre chapitres. Le premier chapitre de ce manuscrit est dédié à la présentation des différents types de mémoires non volatiles existantes, la description de leurs architectures et leurs domaines d’applications. Les architectures, le principe de fonctionnement et les phénomènes pouvant perturber le fonctionnement de la cellule mémoire Flash seront détaillés. Après avoir exposé les limitations technologiques et les solutions innovantes envisagées, les principales notions de fiabilité des mémoires Flash seront abordées tant au niveau cellule qu’au niveau circuit. Ce chapitre sera conclu en présentant les deux domaines d’étude, la caractérisation électrique de dispositifs élémentaires et le test de véhicule mémoire complet (macrocell). 15 Introduction générale Le deuxième chapitre porte sur l’étude des perturbations issues lors de l’opération de lecture : le read-disturb. Nous mettrons en évidence ce phénomène qui affecte l’état de la cellule et proposerons un modèle analytique permettant d’estimer le taux de défaillance des cellules mémoires en fonction de paramètres géométriques et électriques. Nous nous intéresserons ensuite au mécanisme physique qui est la cause du read-disturb, un courant de fuite induit par stress électrique : le SILC (Stress Induced Leakage Current). Enfin, nous proposerons un modèle physique permettant de répondre à la problématique du read-disturb et modéliser le SILC. L’objectif final d’un tel modèle étant de permettre aux technologues et designers d’identifier des moyens d’action afin de minimiser ce phénomène indésirable. Le troisième chapitre présente l’optimisation de la fiabilité et des performances de la cellule Flash par l’intermédiaire du procédé de fabrication et des conditions électriques de fonctionnement. Dans un premier temps, nous nous intéresserons à l’influence de certaines étapes prépondérantes du flot de fabrication. Une première étude sera consacrée à la fiabilité de l’oxyde tunnel en fonction de différentes recettes de poly-réoxydation. La seconde étude sera consacrée aux aspects performance et fiabilité de la cellule mémoire en analysant les effets des variations de l’énergie d’implantation du LDD et du dopage du canal. Dans un second temps, nous nous intéresserons aux conditions électriques de fonctionnement. L’impact des conditions de polarisations et les effets de l’endurance et de la tension de drain sur la consommation énergétique du point mémoire seront analysés. Le quatrième chapitre porte sur un aspect particulier de la fiabilité des mémoires Flash. Il est consacré à l’étude des effets des particules radiatives de l’environnement naturel terrestre sur la tenue en rétention du point mémoire. Après une revue bibliographique sur l’environnement radiatif naturel, nous verrons comment caractériser l’impact des particules atmosphériques sur les circuits mémoires SRAM et Flash. Enfin, nous présenterons et discuterons des résultats de l’expérience en temps réel que nous avons menée sur plus de 15 mois sur la tenue en rétention du point mémoire. Pour finir, nous terminerons ce manuscrit par une conclusion générale et dresserons les perspectives qui peuvent être envisagées pour poursuivre les évolutions technologiques des mémoires Flash. 16 Chapitre 1 : Introduction aux Mémoires Non Volatiles Chapitre 1 Introduction aux Mémoires Non Volatiles Caractérisation électrique de dispositifs élémentaires Capacité MOS Transistor MOS Cellule mémoire unitaire CAST Mini-matrice Test de macrocell mémoire Macrocell mémoire Ce premier chapitre a pour objectif d’introduire les différents types de mémoires non volatiles existants, ainsi que la description de leurs architectures et domaines d’applications. Dans un premier temps, nous présenterons le concept du transistor à grille flottante et détaillerons les architectures, le principe de fonctionnement et les phénomènes de perturbations présents d’un point mémoire Flash. Puis, les limitations technologiques de ce type de mémoire et les solutions envisagées pour la remplacer dans le futur seront exposées. Dans une troisième partie, nous aborderons les notions de fiabilité des mémoires Flash. Enfin, nous terminerons ce chapitre en présentant les deux domaines d’étude de ce travail de thèse : la caractérisation électrique et le test de mémoires non volatiles de type Flash. 17 Chapitre 1 : Introduction aux Mémoires Non Volatiles Introduction ................................................................................................................... 19 I.2 Les différents types de mémoires ............................................................................... 19 I.2.1. Les mémoires à semi-conducteurs ........................................................................................... 19 I.2.2. Historique des mémoires non volatiles .................................................................................... 20 I.3 Les mémoires à grille flottante : Architecture et principe de fonctionnement ............. 22 I.3.1. Concept du transistor à grille flottante .................................................................................... 22 I.3.2. La mémoire EEPROM................................................................................................................ 24 I.3.3. La mémoire Flash ..................................................................................................................... 26 I.3.3.1 Description et principe de fonctionnement du point mémoire ........................................ 26 I.3.3.2 Modes de fonctionnement ................................................................................................. 26 I.3.3.3 La cellule Flash au sein d’un plan mémoire........................................................................ 29 I.3.3.4 Les phénomènes de dégradation liés au plan mémoire.............................................. 31 I.3.4. Limitations et solutions envisagées pour le futur des mémoires non volatiles ....................... 34 I.3.4.1 Limites de l’oxyde tunnel ............................................................................................. 35 I.3.4.2 Limites de l’oxyde ONO ............................................................................................... 35 I.3.4.3 Les solutions envisagées pour les mémoires non volatiles ......................................... 36 I.4 La fiabilité des mémoires non volatiles ....................................................................... 38 I.4.1. Notion d’endurance .......................................................................................................... 38 I.4.2. Notion de rétention .......................................................................................................... 38 I.4.2.1 Pertes de charge intrinsèques ..................................................................................... 38 I.4.2.2 Pertes de charge extrinsèques .................................................................................... 39 I.5 Présentation des deux domaines d’étude : caractérisation électrique et test .............. 39 I.5.1. Caractérisation de dispositifs élémentaires...................................................................... 39 I.5.1.1 Caractérisation de capacités et transistors MOS......................................................... 40 I.5.1.2 Caractérisation d’une cellule mémoire Flash unitaire ................................................. 41 I.5.1.3 Caractérisation d’une CAST de cellules ....................................................................... 42 I.5.2. Test de mémoires non volatiles ........................................................................................ 43 I.5.2.1 Test de macrocell mémoire ......................................................................................... 43 I.5.2.2 Présentation de la macrocell mémoire Flash “ANNA“ ................................................ 46 I.5.2.3 Testabilité et modes de fonctionnement .................................................................... 48 I.5.2.4 Outils d’analyse des données ...................................................................................... 51 Conclusion ...................................................................................................................... 53 18 Chapitre 1 : Introduction aux Mémoires Non Volatiles Introduction Ce premier chapitre a pour objectif d’introduire les différents types de mémoires non volatiles, ainsi que la description de leurs architectures et domaines d’applications. Dans un premier temps, nous présenterons le concept du transistor à grille flottante et détaillerons les architectures, le principe de fonctionnement et les phénomènes de perturbations présents d’un point mémoire Flash, support de ce travail de thèse. Dans un second temps, nous verrons quelles sont les limitations technologiques de ce type de mémoire et exposerons les solutions envisagées pour la remplacer dans le futur. Dans une troisième partie, nous aborderons les notions de fiabilité des mémoires Flash. Enfin, comme ce travail de thèse s’articule autour des domaines de la caractérisation électrique et du test, nous terminerons ce chapitre en présentant ces deux aspects. Nous verrons d’une part, comment étudier la fiabilité et la performance de dispositifs élémentaires (capacités, transistors, cellules mémoires) d’un point de vue de la caractérisation électrique. D’autre part, à travers quelques définitions et notions générales, nous verrons comment sont testées les mémoires Flash au niveau industriel et présenterons une macrocell mémoire Flash particulière, sur laquelle s’est appuyé ce travail de thèse. Sa testabilité, ses modes de fonctionnements ainsi que les méthodes d’analyse associées seront présentés en fin de chapitre. I.2 Les différents types de mémoires I.2.1. Les mémoires à semi-conducteurs Il existe deux grandes familles de mémoires à semi-conducteurs : les mémoires volatiles, représentées le plus souvent par les mémoires SRAM (Static Random Access Memory) et DRAM (Dynamic Random Access Memory) et les mémoires non volatiles telles que les mémoires ROM, EPROM, E²PROM et Flash, qui seront détaillées par la suite. La différence fondamentale entre ces deux familles est que les mémoires volatiles, comme leur nom l’indique, perdent l’information stockée lorsqu’elles ne sont plus alimentées, alors que les mémoires non volatiles ont la capacité de garder l’information de manière continue (jusqu’à des durées spécifiques pouvant dépasser 10 ans), et ce, même en l’absence d’alimentation électrique. Les mémoires volatiles, définies par leur rapidité d’accès en écriture et lecture et leur forte densité d’intégration, ont donc besoin d’être réécrites en permanence par des cycles de rafraichissement des données. La Figure 1.1 montre la classification générale des différents types de mémoires. 19 Chapitre 1 : Introduction aux Mémoires Non Volatiles Mémoires à Semi-conducteurs Volatiles SRAM Non-Volatiles ROM DRAM NOVRAM Programmables Effaçables PROM Stockage de charges Grille Flottante EPROM, EEPROM FLASH Changement de résistance Changement de phase Piégeage de charges Si-Dots SONOS TANOS Magnétique, résistive PCM MRAM, ReRAM Figure 1.1 : Classification des différents types de mémoires à semi-conducteurs Dans la famille des mémoires non volatiles à grille flottante, on retrouve : - - - Les mémoires ROM ( « Read Only Memory » ) L’information est stockée lors de la phase de fabrication et elles ne peuvent par la suite ni se reprogrammer, ni s’effacer. Elles ne sont accessibles qu’en lecture. Les mémoires EPROM ( « Erasable Programmable Read Only Memory » ) Elles sont programmables électriquement et effaçables en les exposant à des rayons U.V. Les mémoires EEPROM ( « Electrically Erasable Programmable Read Only Memory » ) Elles sont programmables et effaçables électriquement bit par bit, et bénéficient d’une capacité d’intégration semblable aux EPROM. Les mémoires Flash Elles sont programmables et effaçables électriquement bit par bit, ou par mot, offrent une grande densité d’intégration (donc un faible coût par bit), et bénéficient d’une excellente fiabilité ainsi que de temps d’accès rapides. Depuis de nombreuses années, les mémoires Flash représentent la plus grande part du marché des mémoires non volatiles. I.2.2. Historique des mémoires non volatiles Dans les années 60, grâce au développement et au succès de la technologie MOS (Metal-OxydeSemi-conducteur), la volonté de réaliser des mémoires à semi-conducteurs permettant un stockage permanent de l’information, même après coupure d’alimentation électrique, est devenue évidente. Les premiers travaux réalisés sur mémoire ROM programmable furent l’œuvre de D.Khang et S.M. Sze en 1967 [Kahng '67]dans les laboratoires Bell. Ils furent les premiers à proposer le concept du transistor MOS à grille flottante à travers les technologies MIMIS (Metal-Insulateur-Metal-Insulateur20 Chapitre 1 : Introduction aux Mémoires Non Volatiles Semi-conducteur) et MNOS (Metal-Nitrure-Oxyde-Semi-conducteur) [Wegener '67], mais se heurtèrent aux difficultés technologiques de l’époque où les épaisseurs d’oxyde n’étaient pas suffisamment minces pour utiliser au mieux l’effet tunnel. En 1971, Frohman et Bentchkowsky utilisèrent pour la première fois l’injection d’électrons par porteurs chauds pour réaliser l’effet mémoire de leur transistor à grille flottante, surnommé FAMOS (Floating-gate Avalanche-injection MOS) [Frohman-Bentchkowsky '71]. Malgré le fait que ce dispositif puisse être programmé électriquement, il n’était en revanche effaçable que par exposition aux rayons ultra-violets, ce qui limitait son utilisation, même s’il fut à l’origine du développement des premières mémoires EPROM. Au début des années 80, la première cellule EEPROM, permettant un effacement électrique, voit le jour [Harari '78] et fut vite renommée Flash-EEPROM pour justifier le fait que les points mémoires pouvaient être effacés rapidement et simultanément par blocs entiers [Masuoka '84]. Les premières mémoires Flash ont fait leur apparition à la fin des années 80 [Masuoka '87] et ont très vite pris le monopole sur le marché des mémoires. La commercialisation d’une mémoire Flash de type NOR a été réalisée en 1988 par Intel [Kynett '88], suivi de près par celle d’une mémoire type NAND par Toshiba en 1989. Le marché des mémoires Flash a littéralement décollé à la fin des années 90 avec le « boom » du marché des applications portables (téléphonie mobile, ordinateurs portables, lecteurs multimédias) et du stockage de données en masse (développement de la photographie numérique et de l’informatique), comme l’illustre la Figure 1.2. Télécommunications Grand public Informatique Automobile FLASH Téléphones mobiles, box ADSL Tablettes PC, lecteurs mp3, photographie numérique, GPS Disques durs, bios PC, DVD, cartes mémoires, clés USB Système de navigation GPS, ABS, EEPROM Téléphones mobiles, fax, cartes à puces, puces Bluetooth, WiFi, Multimédia, télécommandes, TV, Jeux Equipements tableau de bord, autoradio, airbag, ABS/ESP, contrôleurs/unités de calcul Figure 1.2 : Domaines d’utilisation des mémoires EEPROM et Flash Depuis quelques années, le secteur automobile s’est considérablement développé et a connu un fort essor dans l’utilisation de mémoires embarquées. Soumises à de fortes contraintes d’utilisation (variation de température, de tension, fiabilité accrue en endurance), ces mémoires doivent garantir un taux de défaillance le plus faible possible. En ce sens, les critères de fiabilité se doivent d’être les plus stricts possibles pour des raisons de sécurité évidentes. Nous détaillerons dans la suite de ce manuscrit (cf. section I.4) les principales notions de fiabilité des mémoires non volatiles. 21 Chapitre 1 : Introduction aux Mémoires Non Volatiles I.3 Les mémoires à grille flottante : Architecture et principe de fonctionnement Dans ce paragraphe, nous allons présenter dans un premier temps le concept du transistor mémoire à grille flottante, puis nous verrons les deux principales architectures : l’EEPROM et la Flash. Nous détaillerons principalement l’utilisation, les modes de fonctionnement ainsi que les architectures existantes et les principaux phénomènes de dégradation de la mémoire Flash puisque ce travail de thèse a essentiellement porté sur des architectures mémoires Flash du nœud technologique 90nm développé par ST Microelectronics à Rousset. I.3.1. Concept du transistor à grille flottante Afin de bien comprendre le fonctionnement des mémoires à grille flottante, il nous faut repartir de la base, c'est-à-dire du concept du transistor à grille flottante. Représenté en vue de coupe selon la longueur (L) et la largeur (W) du canal (Figure 1.3a et 1.3b), le transistor à grille flottante possède deux grilles en polysilicium superposées. Celle du dessus est la grille de contrôle qui permet est polarisée lors du fonctionnement de la cellule. La seconde est la grille flottante, complètement isolée électriquement, qui sert à stocker l’information sous forme de charges. Le potentiel de cette grille flottante dépend de sa charge et des capacités qui l’entourent. Ces deux grilles sont séparées par un diélectrique inter-polysilicium (ou « inter-poly ») tri-couche dit ONO (Oxyde-Nitrure-Oxyde). Cet isolant est réalisé afin d’assurer un fort couplage capacitif entre les deux grilles de façon à optimiser les performances de la cellule, et de conserver une bonne isolation (faibles courants de fuite) tout en étant suffisamment fin [Pan '91] [Mori '96]. Le deuxième diélectrique de la structure est situé entre la grille flottante et le canal du transistor. C’est au travers de cet oxyde fin que les charges sont injectées dans la grille flottante. Cet oxyde, généralement du dioxyde de silicium (SiO2), est appelé oxyde tunnel. L’isolation latérale de l’empilement de grilles (oxyde tunnel – grille flottante – oxyde inter-poly ONO – grille de contrôle) est assurée par des espaceurs (en anglais « spacers »). Les recouvrements de la grille flottante sur les tranchées d’isolation (« Shallow Trench Isolation », STI) entourant la zone active, dans le sens de la largeur W, sont appelés « wings » et contribuent au couplage capacitif. Grille de contrôle Grille de contrôle Oxyde inter-poly ONO Oxyde inter-poly ONO Grille flottante Wings Grille flottante Oxyde tunnel Source n+ n+ L Oxyde tunnel Drain Isolation STI Substrat – type p W Isolation STI Substrat – type p (a) (b) Figure 1.3 : Vue en coupe suivant la longueur (a) et largeur du canal (b) d’un transistor à grille flottante 22 Chapitre 1 : Introduction aux Mémoires Non Volatiles La Figure 1.4 représente le schéma électrique équivalent du transistor à grille flottante. A partir de ce schéma capacitif, on peut exprimer de manière simple le potentiel de grille flottante VFG en fonction de la charge injectée QFG et des autres potentiels appliqués à la structure : VFG D VD S VS B VB PP VCG Q FG C TOT (1.1) CPP Figure 1.4 : Schéma électrique équivalent du transistor équivalent Les coefficients αi sont les différents facteurs de couplage de la structure définis par : D CD C TOT ; S CS C TOT ; PP CPP C TOT ; B COX C TOT (1.2) Où CPP est la capacité inter-poly ONO et COX la capacité de l’oxyde tunnel. L’expression de VFG peut être simplifiée. Généralement, les polarisations de source et de substrat sont nulles et la capacité CD peut être considérée comme négligeable devant la capacité CPP pour de faibles polarisations de VD. L’expression simplifiée de VFG devient alors: VFG PP VCG QFG CTOT (1.3) Cette dernière équation montre l’importance du coefficient PP. Plus il est élevé, plus le potentiel de la grille flottante est proche de celui de la grille de contrôle. Typiquement, ce coefficient est de 0.6 à 0.7 dans une cellule Flash standard. D’après (1.3), on constate que le potentiel de grille flottante dépend principalement du potentiel appliqué à la grille de contrôle VCG et de la quantité de charges stockée dans la grille flottante QFG. Le seuil d’inversion du canal du transistor est contrôlé par la valeur du champ électrique aux bornes de l’oxyde tunnel et par conséquent par le potentiel de la grille flottante VFG. De plus, VFG est indépendant de la charge QFG (constant) puisqu’il faudra toujours la même différence de potentiel entre la grille flottante et le canal pour obtenir le seuil d’inversion. On obtient donc la relation suivante (1.4) pour deux charges différentes stockées QFG1 et QFG2 : PP VCG1 Q FG1 C TOT PP VCG2 Q FG2 C TOT (1.4) Par conséquent, le décalage de tension de seuil ΔVT correspondant à une variation de charge ΔQFG dans la grille flottante peut être donnée par : 23 Chapitre 1 : Introduction aux Mémoires Non Volatiles VT QFG PP CTOT QFG CPP (1.5) La Figure 1.5 représente les caractéristiques IDS(VCG) d’un point mémoire pour deux niveaux de charge différents stockés dans la grille flottante. On note le décalage des caractéristiques dû à la différence de charges injectées (ΔQFG). Le décalage correspondant en ΔVT doit être suffisamment important pour que l’électronique de lecture puisse distinguer correctement les états écrits et effacés de la cellule mémoire, correspondant aux deux niveaux logiques binaires. On appelle la différence entre la tension de seuil effacée et programmée la fenêtre de programmation de la cellule, généralement comprise entre 3V et 5V pour une cellule EEPROM. IDS (A) VT QFG > 0 Effacée «1» QFG CPP QFG < 0 Programmée «0» VCG (V) VCG lecture Figure 1.5 : Caractéristique IDS(VCG) pour deux niveaux de charge différents À partir de ce principe de stockage de l’information, plusieurs types de mémoires ont été développés. Deux architectures majeures, l’EEPROM et la Flash, sont détaillées dans la suite. I.3.2. La mémoire EEPROM La mémoire EEPROM (Electrically Erasable and Programmable Read Only Memory) présente une évolution majeure par rapport à l’EPROM du fait de la possibilité de l’effacer électriquement. Sa structure possède deux transistors : un transistor à grille flottante, nommé transistor d’état, qui va permettre de stocker l’information et un transistor de sélection, qui va servir à accéder individuellement à chacune des cellules du plan mémoire. Les opérations de programmation et d’effacement sont effectuées par un phénomène d’injection de type Fowler-Nordheim [Fowler '28] où les électrons, sous l’influence d’un fort champ électrique, vont avoir suffisamment d’énergie pour traverser la barrière triangulaire de l’oxyde tunnel et être injectée dans la grille flottante. La Figure 1.6 illustre le schéma d’une cellule EEPROM et une vue de coupe SEM (Scanning Electron Microscopy). 24 Chapitre 1 : Introduction aux Mémoires Non Volatiles Transistor d’état Transistor de sélection Grille de contrôle Oxyde inter-poly Grille de sélection O Grille flottante Oxyde tunnel Drain ON Oxyde tunnel n+ n+ Source n+ Zone tunnel Substrat – type p (a) Transistor de sélection Transistor d’état Grille de Contrôle Oxyde inter-poly Grille Flottante Drain Oxyde tunnel Implant "capa" Source n+ Substrat – type p (b) Figure 1.6 : Représentation schématique (a) et coupe SEM (b) d’une cellule mémoire EEPROM La zone tunnel est la zone du transistor d’état où l’oxyde tunnel séparant le canal de la grille flottante est le plus fin. C’est à travers cet oxyde que vont être injectés et évacués les électrons de la grille flottante respectivement lors des phases d’effacement et de programmation. Cet oxyde est se trouve au dessus d’un caisson dopé n+, appelé « implant capa », lui-même se trouvant dans le substrat de type p. Cet implant sert de réservoir de charges pour programmer et effacer la cellule EEPROM. Lorsque la grille de contrôle du transistor d’état (VCG) est polarisée positivement autour de 12-13V (les autres potentiels VS, VD et VB sont nulles), le potentiel de la grille flottante (VFG) va augmenter jusqu’à devenir suffisamment important pour permettre l’apparition d’un courant d’injection de type Fowler-Nordheim. Les électrons injectés dans la grille flottante (QFG < 0) vont alors contribuer à augmenter la tension de seuil VT, comme montré en Figure 1.5. Dans ce cas, la cellule est effacée. Pour programmer la cellule, une forte polarisation sur le drain (12-13V) est appliquée (VCG et VB sont nulles, VS est laissé flottant) ce qui va induire un champ électrique aux bornes de l’oxyde tunnel, et les charges piégées dans la grille flottante vont être évacuées vers le drain. La tension de seuil va diminuer et la cellule est dite programmée. Il est à noter que pendant la programmation, la tension de grille du transistor d’état doit être suffisamment élevée pour le rendre passant. En effet, le potentiel de drain du transistor d’état se fait via le transistor de sélection. Ce dernier doit alors avoir une résistance de canal la plus faible possible pour que les tensions appliquées sur le transistor d’état et sur le drain du transistor de sélection soient les plus proches possible. Le temps de programmation est de l’ordre de la milliseconde. Grâce à la présence du transistor de sélection, l’EEPROM permet une bonne granularité, avec un effacement par bit. 25 Chapitre 1 : Introduction aux Mémoires Non Volatiles I.3.3. La mémoire Flash I.3.3.1 Description et principe de fonctionnement du point mémoire La cellule mémoire Flash, également basée sur le concept du transistor à grille flottante, possède une structure plus simple que l’EEPROM puisqu’elle ne comporte qu’un seul transistor. Elle présente à la fois une plus grande rapidité de fonctionnement que la cellule EEPROM et les dimensions réduites de l’EPROM. En revanche, l’absence du transistor de sélection ne permet pas un adressage par bit, l’effacement s’effectue par blocs. La Figure 1.7 illustre le schéma d’une cellule Flash et une vue de coupe SEM (Scanning Electron Microscopy). Grille de contrôle Oxyde inter-poly ON O Grille flottante Oxyde tunnel Source n+ n+ Drain Substrat – type p (a) (b) Figure 1.7 : Représentation schématique (a) et coupe SEM (b) d’une cellule mémoire Flash Comme expliqué précédemment à la section I.3.1, la cellule Flash possède deux grilles en polysilicium, séparées par un oxyde inter-poly ONO. La première grille, la grille de contrôle, accueille les tensions de polarisation lors du fonctionnement de la cellule tandis que la deuxième, la grille flottante, est destinée au stockage de charges, et donc à la mémorisation de l’information. Les principales caractéristiques de cette cellule sont d’une part, la faible épaisseur de l’oxyde tunnel (710nm) situé entre la grille flottante et le substrat, et d’autre part la dissymétrie au niveau des implants de source et drain afin d’optimiser l’efficacité de programmation et réduire le courant de substrat durant l’effacement. Les opérations de programmation et d’effacement sont réalisées par injection de porteurs chauds notée CHE (Channel Hot Electron) et par injection de charges de type Fowler-Nordheim, respectivement. Contrairement à l’EEPROM, l’injection d’électrons dans la grille flottante correspond à l’état écrit (« 0 logique ») et l’évacuation de ces charges négatives vers le substrat, à l’état effacé (« 1 logique »). Nous allons désormais détailler les différents modes de fonctionnement de la cellule ainsi que les différentes architectures mémoires existantes de la Flash : NOR et NAND. I.3.3.2 Modes de fonctionnement Dans cette partie, nous ne nous intéressons qu’à la description des modes de fonctionnement de la cellule mémoire Flash de type NOR. 26 Chapitre 1 : Introduction aux Mémoires Non Volatiles La phase de programmation La programmation d’une cellule Flash NOR se fait par injection de porteurs (électrons) chauds dans la grille flottante. La génération de ces électrons chauds repose sur le phénomène d’ionisation par impact dans la zone saturée du transistor MOS [Eitan '79] [Takeda '95]. En effet, sous l’effet du champ électrique latéral ELAT entre la source et le drain, les électrons sont accélérés vers le drain. Une certaine partie de ces électrons vont acquérir suffisamment d’énergie pour générer dans la zone saturée des paires électrons-trous. La majorité des électrons générés va être collectée par le drain, les trous générés vont être collectés au niveau du substrat. Enfin, certains électrons, possédant une énergie supérieure à la barrière énergétique de l’oxyde tunnel, vont pouvoir traverser ce dernier. Pour cela, l’application d’une polarisation sur la grille de contrôle, induisant donc un champ électrique vertical EVERT aux bornes de la structure, est nécessaire et va permettre d’orienter ces électrons énergétiques vers la grille flottante afin d’y être stockés. La Figure 1.8 présente un schéma de principe de la génération et l’injection de porteurs chauds et décrit les conditions de polarisation de programmation. Ce type de programmation est uniquement utilisé dans l’architecture de type NOR détaillé dans la partie I.3.3.3. VG ≈ 8-9V CG Oxyde inter-poly ON O VS = 0V FG e- V ≈ 4V D Oxyde tunnel n+ Source n+ Drain h+ Substrat – type p VB = 0V VB ≈ 0 à -2V (CHISEL) Figure 1.8 : Schéma de principe illustrant la génération/injection de porteurs chauds et les conditions de polarisation en programmation d’une cellule mémoire Flash Afin d’améliorer l’efficacité d’injection des porteurs, le substrat peut être polarisé négativement pendant la phase de programmation afin de mettre en œuvre le phénomène nommé CHISEL (CHannel Initiated Secondary Electron), correspondant à une deuxième ionisation par impact qui a lieu au niveau du substrat. Certains trous générés lors la première ionisation par impact vont générer de nouvelles paires électrons-trous. Ces nouveaux porteurs seront à leur tour redirigés vers l’interface Si/SiO2 et pourront être injectés dans la grille flottante. Cette technique permet d’augmenter le nombre de porteurs chauds injectés, et par conséquent, l’efficacité d’injection est améliorée. Lorsque la cellule est programmée, les électrons sont stockés dans la grille flottante (QFG < 0) et la tension de seuil VT est forte (VT > 6V). La phase d’effacement L’effacement de la cellule, consistant à décharger la grille flottante, est réalisé par effet tunnel Fowler-Nordheim, où une forte polarisation négative est appliquée sur la grille de contrôle. Le champ électrique vertical alors généré va évacuer les électrons stockés dans la grille flottante vers le 27 Chapitre 1 : Introduction aux Mémoires Non Volatiles substrat. Historiquement, l’effacement était effectué en polarisant fortement la source. Les tensions de claquages des jonctions des transistors ne cessant de diminuer en fonction du nœud technologique, cette solution n’était plus viable et a laissé la place à la polarisation négative de grille. Les nouvelles technologies à triple caisson permettent désormais de polariser les différents caissons pour améliorer l’efficacité d’effacement. La Figure 1.9 présente un schéma de principe de l’effacement par effet tunnel Fowler-Nordheim, ainsi que les conditions de polarisation. Lorsque la cellule est effacée, les électrons sont évacués de la grille flottante vers le substrat (QFG > 0) et la tension de seuil VT est faible (0 < VT < 3V). VG ≈ - 18V CG Oxyde inter-poly ON O FG VS = 0V Source VD = 0V Oxyde tunnel n+ n+ Drain Substrat – type p VB = 0V Figure 1.9 : Schéma de principe illustrant l’effacement par effet tunnel Fowler-Nordheim et les conditions de polarisation d’effacement d’une cellule mémoire Flash Lecture du point mémoire L’opération de lecture du point mémoire se fait en appliquant une tension sur la grille de contrôle, nommée VCG de lecture. La tension de drain VD est généralement polarisée autour du volt, ici VD = 0.7V. Lorsque la charge QFG est négative (électrons dans la grille flottante), la tension de seuil VT du transistor est élevée (transistor bloqué) et on ne détecte pas de courant IDS pour la tension VCG de lecture appliquée. La cellule est alors programmée. Lorsque la charge QFG est positive (absence d’électrons dans la grille flottante), la tension de seuil VT du transistor est basse, on détecte alors un courant significatif IDS pour la tension de lecture VCG appliquée, le transistor est passant et la cellule est alors effacée. Pour lire l’état d’une cellule mémoire Flash, une autre méthode peut être utilisée, la mesure du VT à courant de lecture fixe. Dans ce cas, on balaye la caractéristique IDS(VCG) et on définit la tension de seuil VT comme étant la tension VCG correspondant à la valeur de courant IDS fixée, généralement à quelques microampères (1 à 10 µA). Deux tensions de seuil sont alors définies correspondant aux niveaux programmé (VtPG) et effacé (VtER) (Figure 1.10). 28 Chapitre 1 : Introduction aux Mémoires Non Volatiles IDS (A) ID ≈ 10 µA QFG < 0 Programmée «0» QFG > 0 Effacée «1» VCG (V) VTER VTPG Figure 1.10 : Caractéristique IDS(VCG) pour une opération de lecture à ID fixe, VD=0.7 V I.3.3.3 La cellule Flash au sein d’un plan mémoire Description d’un plan mémoire Pour former des capacités de stockage de plusieurs millions ou milliards de bits, les cellules mémoires élémentaires doivent être organisées de façon matricielle, en lignes et en colonnes [Cappelletti '99]. Les lignes, appelées « wordlines », sont connectées à la grille de contrôle et les colonnes, appelées « bit-lines », sont connectées au drain des cellules. Ces dénominations sont utilisées pour signifier que le plan mémoire est organisé en mots (« word ») de 8, 16 ou 32 bits. Outre cette organisation en mot, il existe également un découpage en « pages » qui associés, forment un « secteur ». Ainsi, une programmation par « secteur » ou par « page » permet de programmer plus rapidement le plan mémoire que dans le cas d’EEPROM. Dans les produits Flash, des caissons d’isolations différents permettent de séparer les parties du plan mémoire alors que pour la mémoire EEPOM, le substrat est commun à toutes les cellules et cette notion de secteur n’existe pas. Autour de la matrice mémoire, on retrouve les circuits de décodage d’adresse par ligne et par colonne, les bascules haute tension (« latches ») permettant d’acheminer les signaux de wordline et de bit-line générés par un circuit de génération haute tension appelé « pompe de charges » , l’amplificateur de lecture, et les circuits logiques destinés à la gestion de l’information. Tous ces éléments sont représentés Figure 1.11. Circuits logiques (gestion) Amplificateur de lecture Latches Décodeur de colonnes col1 wl0 wl1 wl2 wl3 page wl7 secteurs bl0 bl1 bl2 bl3 bl4 bl5 bl6 bl7 mots Figure 1.11 : Schéma organisationnel du plan mémoire 29 Matrice de source Décodeur de lignes col0 … …… Générateur de haute tension Registres de contrôle Chapitre 1 : Introduction aux Mémoires Non Volatiles Architectures NOR et NAND Les architectures les plus utilisées sont la NOR et la NAND, illustrées Figure 1.12. Il est à rappeler que les travaux réalisés dans le cadre de cette thèse l’ont été uniquement sur une architecture de mémoire Flash NOR. Pour l’architecture NOR, les cellules mémoires sont toutes connectées en parallèle, ce qui permet un accès direct et rapide à n’importe quelle cellule du plan, rendant cette architecture intéressante pour les applications embarquées. Le drain de chaque cellule étant accessible, l’écriture s’effectue par injection de porteurs chauds qui est beaucoup plus rapide que l’injection Fowler-Nordheim. En revanche, ce gain de temps se paye par une augmentation des dimensions de la cellule unitaire (facteur 2.5 environ par rapport à la NAND). Les cellules sont effacées par FN en appliquant une polarisation négative sur la grille de contrôle. La Flash NOR est essentiellement utilisée pour le stockage de codes d’instruction (téléphones portables (principal marché des mémoires NOR), décodeurs TV, appareils photo, tablette PC, …). (a) (b) Figure 1.12 : Schéma du plan mémoire en architecture NOR (a) et NAND (b) Pour l’architecture NAND, les cellules mémoires sont connectées en série. Comme la NOR, la grille de contrôle est connectée à une « wordline » mais le drain n’est pas adressable. Les cellules ne peuvent donc être écrites et effacées qu’en Fowler-Nordheim. L’accès en lecture à une cellule s’effectue en polarisant la grille des autres cellules afin qu’elles soient passantes. Le temps d’accès est donc plus long que dans le cas d’une mémoire NOR. En revanche, de part la connexion en série des cellules, la programmation peut être réalisée par blocs procurant des temps de programmation plus rapides que pour l’architecture NOR. Enfin, l’absence de contacts individuels de drain présente l’avantage de réduire considérablement la taille du point mémoire (surface 4 fois plus petite par rapport à la NOR), ce qui permet d’atteindre de hautes densités d’intégration. En raison de son faible coût par bit, l’architecture NAND est plutôt utilisée pour le stockage de masse de données (clés USB, cartes mémoires des appareils photos, lecteurs mp3,…). Les caractéristiques des 2 architectures sont comparées dans le tableau récapitulatif de la Figure 1.13. 30 Chapitre 1 : Introduction aux Mémoires Non Volatiles NOR Capacité mémoire 1MB à 256 MB Vitesse en lecture 50 à 100 Mo/s Débit en écriture 0.5 Mo/s Temps en écriture 1µs Temps en effacement 100ms Modes de programmation FN/CHE Programmation 8 à 10V Tension de programmation Effacement -8 à -10 V Programmation 10 à 100 µA Courant de programmation Effacement négligeable Densité d’intégration Moyenne NAND 256MB à 64GB 10 à 30 Mo/s 7 à 10Mo/s 300µs 2ms FN/FN 18 à 20V -18 à -20 V négligeable négligeable Elevée Figure 1.13 : Comparaison des architectures NOR et NAND I.3.3.4 Les phénomènes de dégradation liés au plan mémoire Il existe des phénomènes de dégradations spécifiques intrinsèques à tous les plans mémoires, ce sont les perturbations. Elles peuvent survenir lors d’une opération d’effacement, de programmation ou de lecture sur une cellule donnée et engendrer une altération non désirée sur une cellule voisine ou proche. Avec le temps, ces perturbations peuvent modifier l’état d’une cellule : une cellule effacée peut gagner des charges et se programmer, à l’inverse une cellule programmée peut perdre des charges jusqu’à être considérée comme une cellule effacée. Par la suite, nous emploierons également le terme de « disturb » pour désigner ces perturbations. Perturbations en effacement La perturbation en effacement (autrement appelé « erase disturb ») intervient lorsque l’on modifie involontairement l’état d’une cellule en effectuant une opération d’effacement sur une autre cellule. Cela arrive lorsque les fortes tensions appliquées sur la grille de la cellule ne sont pas isolées des cellules auxquelles on ne veut pas accéder. En général, sur les mémoires EEPROM et Flash, l’effacement est réalisé par blocs ou secteurs. Ainsi, toutes les cellules d’un même bloc ou secteur sont polarisées simultanément. Tant que les hautes tensions utilisées sont indépendantes d’un bloc à l’autre, la perturbation en effacement est impossible [Sikora '06]. Perturbations en programmation et en lecture La perturbation en programmation (ou en lecture), autrement appelé “programming disturb” (ou « read disturb ») intervient lorsque l’on modifie involontairement l’état d’une cellule en effectuant une opération de programmation (ou de lecture) sur une autre cellule. Ces deux types de perturbations ayant sensiblement les mêmes causes seront discutés de manière conjointe. Ces perturbations deviennent non-négligeables lors de programmations ou de lectures répétées, sur un mot d’une même wordline ou sur la même bit-line. Plus le nombre de lecture, d’écriture ou de cycles d’écriture/effacement sera grand, et plus l’influence de ces perturbations sera prépondérante. 31 Chapitre 1 : Introduction aux Mémoires Non Volatiles Perturbations en programmation (« gate disturb » et « drain disturb ») Le « gate disturb » correspond à la perturbation de grille que subissent les cellules non sélectionnées lorsqu’une cellule située sur la même wordline est programmée, comme l’illustre la Figure 1.14a. La cellule adressée A est programmée par porteurs chauds en polarisant son drain à VD = 4.2V et sa grille de contrôle à VCG = 8V. Toutes les cellules de la même wordline ont donc aussi leur grille de contrôle polarisée à 8V et peuvent être perturbées. - Si ces cellules sont programmées (Figure 1.14b), les électrons stockés dans leur grille flottante peuvent traverser par effet tunnel l’oxyde inter-poly ONO jusqu’à leur grille de contrôle. Les cellules, perdant des charges, se retrouvent peu à peu effacées. - Si ces cellules sont effacées (Figure 1.14c), les électrons du substrat peuvent traverser par effet tunnel l’oxyde tunnel jusqu’à leur grille flottante. Les cellules, gagnant alors des charges, se retrouvent peu à peu programmées. On parle alors de programmation légère, ou également de « soft-programming ». Ces deux cas de perturbations de grille pour une opération d’écriture sont aussi présents lors d’une opération de lecture. VD = 4.2V Bitline 1 BL 2 BL 3 BL 4 VG = 8V Figure 1.14 : Schéma matriciel du « gate disturb » durant la programmation (a) et ses effets sur des cellules non sélectionnées programmées (b) et effacées (c) de la même wordline Cellules perturbées Wordline1 A WL 2 WL 3 (a) VG = 8V VG = 8V CG CG Oxyde inter-poly ON Oxyde inter-poly ON O Source VD = 0V FG VS = 0V Oxyde tunnel n+ n+ FG VS = 0V Source Drain O VD = 0V Oxyde tunnel n+ n+ Drain Substrat – type p Substrat – type p VB = 0V VB = 0V (b) (c) Le « drain disturb » correspond à la perturbation de drain que subissent les cellules non sélectionnées lorsqu’une cellule située sur une même bit-line est programmée, comme l’illustre la Figure 1.15a. La cellule adressée A est programmée par porteurs chauds en polarisant son drain à VD = 4.2V et sa grille de contrôle à VCG = 8V. Toutes les cellules effacées de la même bit-line voient alors un potentiel de 4.2V sur leur drain, qui peut les perturber. - Si ces cellules sont programmées (Figure 1.15b), les électrons stockés dans leur grille flottante peuvent traverser l’oxyde de grille par effet tunnel jusqu’au drain. De plus, des 32 Chapitre 1 : Introduction aux Mémoires Non Volatiles - trous peuvent être générés dans le substrat par phénomène d’ionisation par impact et être injectés dans la grille flottante, menant à une perte de charge et une diminution du VT des cellules perturbées. Si ces cellules sont effacées (Figure 1.15c), les électrons du substrat, accélérés vers le drain, peuvent traverser l’oxyde de grille par effet tunnel jusque dans la grille flottante. Les cellules, gagnant alors des charges, se retrouvent peu à peu programmées. VD = 4.2V Bitline 1 BL 2 BL 3 BL 4 Cellules perturbées Wordline1 A VG = 8V WL 2 WL 3 Figure 1.15 : Schéma matriciel du « drain disturb » durant la programmation (a) et ses effets sur des cellules nonsélectionnées programmées (b) et effacées (c) de la même bitline (a) VG = 0V VG = 0V CG CG Oxyde inter-poly ON Oxyde inter-poly ON O VS = 0V Source Oxyde tunnel n+ n+ O VD = 4.2V FG VS = 0V Drain Source Substrat – type p VD = 4.2V FG Oxyde tunnel n+ n+ Drain Substrat – type p VB = 0V VB = 0V (b) (c) Perturbations en lecture (« read disturb ») Le « read disturb » correspond à la perturbation de grille que subissent les cellules non sélectionnées lorsqu’une cellule située sur la même wordline est lue, comme l’illustre la Figure 1.16a. Contrairement au cas de « programming disturb », la cellule A adressée est lue avec les conditions suivantes : le potentiel de drain proche du volt (0.7V) et le potentiel de grille de contrôle entre 4 et 5V. Bien que cette tension de grille soit faible devant celle utilisée pour programmer la cellule (≈ 8V), des lectures répétées et continues sur un même mot ou une même page peuvent altérer les cellules se trouvant sur la même wordline. Ces cellules peuvent à terme, gagner des charges (électrons) et se retrouvées « soft-programmé » (Figure 1.16b). Ce phénomène sera étudié en détail au chapitre 3. 33 Chapitre 1 : Introduction aux Mémoires Non Volatiles 0V VD = 0.7V 0V Wordline1 0V VG = 4 - 5V A WL 2 0V WL 3 BL 3 0V BL 4 Cellules perturbées Bitline 1 BL 2 Gain de charges (soft-prog) (a) (b) Figure 1.16 : Schéma matriciel du « read disturb » durant la lecture (a) et exemple de softprogrammation (gain de charges) de certaines cellules d’une population de cellules effacées (b) Courants de fuite de Bit-line Le courant de fuite de bit-line, couramment appelé « Bit-line Leakage » ou BLL, correspond à la somme des courants de drain de toutes les cellules non sélectionnées lorsqu’une cellule, située sur la même bit-line, est programmée (Figure 1.17). Les courants mis en jeu lors de l’écriture de la cellule sont : le courant de drain de la cellule que l’on veut programmer (nommé IdSEL), qui peut être mesuré dynamiquement pendant le signal de programmation, et le courant de fuite de toutes les autres cellules non sélectionnées se trouvant sur la bit-line (IdUNSEL = Σ Id). IdSEL = ID de la cellule sélectionnée Bitline Wordline IdUNSEL = Σ ID des cellules non sélectionnées Figure 1.17 : Représentation des courants de consommation : IdSEL, le courant de consommation de la cellule et IdUNSEL, le courant de fuite du à toutes les cellules non-sélectionnées sur la bit-line. Ainsi, le courant total de consommation d’une cellule mémoire se définit par la somme du courant IdSEL et du courant de fuite de bit-line IdUNSEL. I.3.4. Limitations et solutions envisagées pour le futur des mémoires non volatiles Depuis quelques années, la miniaturisation des composants a imposé de nouvelles contraintes que ce soit au niveau du procédé de fabrication ou des conditions de polarisation toujours plus réduites afin d’être en adéquation avec applications de type basse consommation. Dans ce paragraphe, nous présentons les principales limites de miniaturisation des mémoires non volatiles à 34 Chapitre 1 : Introduction aux Mémoires Non Volatiles grille flottante, puis nous exposons les solutions envisagées continuer à améliorer ou pour remplacer à plus ou moins long terme les mémoires non volatiles. Lors des étapes du procédé de fabrication, une des étapes critiques à la diminution des dimensions est l’étape de photolithographie. Cette étape, définissant l’ensemble des opérations permettant de délimiter les extensions latérales des matériaux sur la surface du substrat, devient de plus en plus difficile à réaliser. De plus, une des principales limitations, liée à la réduction de la taille de la grille flottante, concerne la quantité de charges (nombre d’électrons) qui y est stockée afin de distinguer les deux états logiques de mémorisation. La réduction du nombre d’électrons entraine d’importants problèmes de fiabilité [Deleruyelle '04]. Par ailleurs, d’autres problèmes peuvent survenir au niveau de cellules intégrées dans un plan mémoire, comme des interférences entre cellules adjacentes ou encore des perturbations d’écriture ou de lecture survenant en ligne ou en colonne [Sikora '06]. Les limites de miniaturisation du transistor à grille flottante sont principalement dues aux réductions des deux oxydes entourant la grille flottante : l’oxyde tunnel et l’oxyde interpoly ONO. I.3.4.1 Limites de l’oxyde tunnel La limite principale de la miniaturisation des mémoires Flash est la réduction de l’épaisseur de l’oxyde tunnel et son dimensionnement reste un challenge technologique important. La problématique majeure est de permettre un bon fonctionnement du transistor à grille flottante et garantir un critère de rétention à 10 ans. Il est généralement admis que la limite intrinsèque physique de l’épaisseur d’oxyde pour les mémoires est d’environ 6 nm [Lai '98]. En dessous, les électrons stockés dans la grille flottante fuient par courant tunnel direct. Cependant même si 6 nm d’oxyde semblent être une limite suffisante pour garantir le bon fonctionnement de la mémoire, les dégradations de l’oxyde tunnel limitent ces épaisseurs à des valeurs bien plus importantes. Ainsi, les épaisseurs critiques définies par l’ITRS [ITRS '11] sont 9 à 10nm pour les mémoires Flash NOR et 6 à 7 nm pour les Flash NAND. En plus de cette limite intrinsèque, il existe une autre limitation due à la dégradation de l’oxyde tunnel suite aux nombreux cycles d’écriture/effacement au cours desquels l’oxyde est soumis à de fortes contraintes électriques (> 9 MV/cm). Ce phénomène de dégradation, appelé SILC (Stress-Induced Leakage Current), se manifeste par une augmentation du courant de fuite à faible champ (4-8 MV/cm) à travers l’oxyde tunnel [Riess '99], et sera étudié au chapitre 2 où nous proposerons de le modéliser. I.3.4.2 Limites de l’oxyde ONO Dans le but de maintenir un couplage capacitif suffisant entre la grille de contrôle et la grille flottante (αG compris entre 0.6 et 0.7), un des challenges de réduction des dimensions est de réduire l’épaisseur de l’oxyde inter-poly sans toutefois augmenter les courants de fuite. Depuis des années [Yim '03] [Park '04], un oxyde tri-couche ONO est utilisé et semble avoir atteint ses limites. Ce problème peut être résolu par l’utilisation de matériaux diélectriques à forte permittivité ou « highk » (HfO2, Al2O3, HfAlO, HfSiO…) pour remplacer le traditionnel oxyde ONO. Il a été démontré que l’intégration d’oxyde d’Hafnium HfO2 comme diélectrique de contrôle permettait de diminuer les tensions de programmation grâce à un meilleur coefficient de couplage αG, tout en maintenant une bonne rétention des données [Van Duuren '06]. Parmi les différents matériaux étudiés, un intérêt particulier a été donné à l’aluminate d’hafnium (HfAlO), qui combine à la fois la constante 35 Chapitre 1 : Introduction aux Mémoires Non Volatiles diélectrique élevée du HfO2 et la barrière énergétique élevée et la bonne stabilité thermique de l’Al2O3 [Molas '07] [Guiraud '12]. I.3.4.3 Les solutions envisagées pour les mémoires non volatiles Les mémoires à nano-cristaux de silicium (Si-NCs) Le principe est similaire à celui des mémoires à grille flottante, à la différence que ce sont des nanocristaux de silicium qui constituent la couche de stockage. Les mémoires à nanocristaux de silicium ont été présentées pour la première fois en 1995 par IBM [Tiwari '95] et ont subi par la suite des évolutions importantes. Les phases de programmation et d’effacement s’effectuent par effet tunnel Fowler-Nordheim. La possibilité d’utiliser également l’injection par porteurs chauds (CHE) pour la programmation permet de localiser l’injection d’électrons du côté du drain ou de la source, ce qui peut être intéressant selon les applications visées. Qui plus est, le fait que les nanocristaux soient physiquement isolés les uns des autres, permet de stocker des charges dans des sites séparés (côté drain et côté source), ce qui donne lieu à un stockage de charges multi-niveaux [De Salvo '03]. Le procédé de fabrication est de plus totalement compatible avec le procédé CMOS. La Figure 1.18 représente le schéma et la coupe TEM d’une cellule mémoire à nano-cristaux de silicium. Grille de contrôle Nano-dots O SiO 2 N SiN O SiO 2 Nano-dots SiO 2 Oxyde tunnel Source n+ n+ Oxyde tunnel Drain SiO 2 Substrat - Si Substrat – type p (a) (b) Figure 1.18 : Représentation schématique (a) et coupe TEM (b) d’une cellule mémoire à nanocristaux de silicium (Nano-dots) La principale limitation de ce type de mémoire réside dans le faible couplage capacitif entre les nanocristaux et la grille de contrôle (αG ≈ 0.3), et donc à l’utilisation de tensions de programmation encore élevées. L’utilisation d’un oxyde de contrôle à forte permittivité diélectrique (« high-k ») permettrait d’améliorer cela. Les mémoires MRAM Les premières mémoires MRAM ou magnétorésistives ont été d´développées par IBM à la fin des années 90, grâce aux découvertes successives de la magnétorésistance tunnel (TMR), et de la magnétorésistance géante. Ces mémoires utilisent le concept du changement de polarité ferromagnétique d’une « Jonction Tunnel Magnétique » (MJT) (en anglais MTJ pour Magnetic Tunnel Junction), dont la résistivité varie en fonction de la magnétisation rémanente de ses constituants [Kim '03] [Motoyoshi '04]. La résistance de la MJT dépend de l’orientation relative des moments 36 Chapitre 1 : Introduction aux Mémoires Non Volatiles magnétiques des deux couches ferromagnétiques. Si les deux moments magnétiques sont parallèles, la résistance est faible (état « 0 ») et lorsqu’ils sont antiparallèles, cette résistance est élevée (état « 1 »). Les avantages de la MRAM sont les suivants : une programmation très rapide (quelques ns), une tension d’alimentation faible et un nombre illimité de cycles d’écriture/effacement. Malheureusement, les inconvénients sont majeurs comme la taille de la cellule (une centaine de cellules Flash) difficilement réductible à cause des faibles courants de lecture mis en jeu, la faible compatibilité avec les procédés logiques CMOS, mais surtout des courants d’écriture élevés (≈ 4 à 10 mA/cellule). Le premier démonstrateur de mémoires MRAM opérationnel a été présenté par IBM en 1999 [Parkin '99] puis la MRAM est devenue une réalité commerciale en 2006 grâce à Freescale [Freescale '06]. Les mémoires à changement de phase (PCM, PRAM) Les mémoires à changement de phase, appelée aussi PCM (Phase Change Memory) ou encore PRAM (Phase-change Random Access Memory) est basée sur le principe de changement de résistivité du chalcogénure en fonction de sa phase (cristalline ou amorphe), découvert grâce aux travaux de S. Ovshinsky [Ovshinsky '68]. Ce type de matériau est utilisé notamment dans l’industrie des disques compacts réinscriptibles, où un faisceau laser focalisé en un point de la surface du disque chauffe le matériau pour le faire changer d’état. Le chalcogénure le plus répandu dans les mémoires PCM utilise le tellure en alliage ternaire avec le germanium (Ge) et l’antimoine (Sb) selon Ge2Sb2Te5, nommé GST [Pellizzer '04]. La programmation s’effectue en faisant circuler un courant qui va auto-échauffer le chalcogénure par effet Joule et le faire changer d’état [Pellizzer '06] [Annunziata '09]. La phase cristalline présente une faible résistivité et correspond à l’état logique « 1 » et, l’état amorphe est quant à lui très résistif (« 0 » logique). Cette mémoire est un bon candidat pour l’avenir des mémoires non volatiles et possède de multiples avantages : une vitesse de programmation élevée (< 30 ns), une tension de programmation faible, une taille de cellule comparable aux cellules Flash et DRAM (10 F²), et une bonne réductibilité de la taille de la cellule. En 2006, Samsung commercialisait des dispositifs mémoires PCM de 512Mb tandis qu’Intel annonçait une mémoire PCM de 1 Gb fabriquée en 45 nm. En 2010, Samsung a produit un dispositif PCM de 512 Mb embarqué sur le nœud 65 nm, jusqu’à sa dernière réalisation (2012), une mémoire PCM 8Gb en 20 nm [Choi '12]. Les mémoires ReRAM Les mémoires ReRAM (Resistive Random Access Memory) sont basées sur le principe de changement de résistance électrique au sein de la cellule mémoire pour déterminer la valeur du bit stockée. Le changement de résistance est lié à une modification de la structure du matériau lors du passage d’un courant électrique. De nombreux matériaux inorganiques ou organiques ont donc été testés pour leur propriété de changement d’effet résistif. Ces mémoires dégagent un fort potentiel en termes de performances et permettraient un bond important pour les mémoires non volatiles. La ReRAM, similaire à la DRAM en termes de vitesse, a l’avantage de conserver l’effet de non-volatilité des mémoires Flash en consommant très peu d’énergie. En 2007, Fujitsu avait montré un prototype de ReRAM utilisant du titane et de l’oxyde de nickel, et depuis, de grandes entreprises (Sharp, Samsung, Panasonic, HP en partenariat avec Hynix Semiconductor) se sont lancées dans la course à la production de masse. 37 Chapitre 1 : Introduction aux Mémoires Non Volatiles I.4 La fiabilité des mémoires non volatiles La fiabilité de la cellule mémoire est toujours un aspect très important dans le développement de technologies de mémoire non volatiles à grille flottante. Il existe deux notions majeures en ce qui concerne la fiabilité : la notion d’endurance et la notion de rétention. L’endurance est la capacité du point mémoire à pouvoir subir un très grand nombre de cycles d’écriture/effacement (jusqu’à 1 million de fois) tout en distinguant correctement les états écrits et effacés. La rétention repose sur l’aptitude de la cellule mémoire à retenir le plus longtemps possible l’information stockée. Classiquement, une cellule mémoire doit être capable de garder l’information pendant 10 ans. Nous présentons par la suite ces deux notions de fiabilité. I.4.1. Notion d’endurance Les cycles répétés d’écriture/effacement que subit une cellule mémoire au cours de sa durée de vie altèrent la qualité de l’oxyde tunnel, au travers duquel les charges transitent afin d’être stockées dans la grille flottante. Sous l’effet de forts champs électriques, le courant traversant l’oxyde tunnel crée des pièges dans le volume de ce dernier et à l’interface Si/SiO2 qui vont impacter le bon fonctionnement de la cellule. La fenêtre de programmation se réduit en fonction du nombre de cycles, du aux charges piégées dans l’oxyde qui vont « écranter » les porteurs voulant le traverser et diminuer la quantité de charges stockée dans la grille flottante. Enfin, une dégradation trop importante induit l’apparition d’un grand nombre de pièges qui limitent considérablement l’endurance et peuvent même conduire jusqu’au claquage de l’oxyde tunnel. I.4.2. Notion de rétention L’objectif de la rétention est de caractériser la perte de charge du point mémoire à température ambiante dans le but d’estimer sa durée de vie. Pour la caractériser, on mesure la dérive de la tension de seuil ΔVt en fonction du temps, qui représente l’image de la quantité de charges de la grille flottante, et donc de l’information mémorisée. Afin de réduire les temps de test, on active thermiquement (recuit à température élevée en four) les pertes de charge, qui sont classées en deux types : les pertes de charge intrinsèques et les pertes de charge extrinsèques. I.4.2.1 Pertes de charge intrinsèques Les pertes de charge intrinsèques dépendent directement du procédé de fabrication et de l’architecture du point mémoire. Liées à la qualité intrinsèque de l’oxyde tunnel, elles touchent la majorité des cellules du plan mémoire. Lorsqu’une cellule est programmée, les charges négatives (électrons) stockées dans la grille flottante induisent un faible champ électrique aux bornes des oxydes ONO et tunnel qui peut provoquer la fuite de ces charges. L’oxyde tunnel ayant une plus faible épaisseur que l’oxyde ONO, les charges auront plus tendance à fuir à travers l’oxyde tunnel. Les tests en rétention sont réalisés par l’intermédiaire de tests accélérés en température puis par extrapolation grâce à des modèles. En utilisant la loi d’Arrhenius, on est capable d’extrapoler les temps de rétention à température ambiante, dans les conditions d’utilisation du produit. 38 Chapitre 1 : Introduction aux Mémoires Non Volatiles I.4.2.2 Pertes de charge extrinsèques Les pertes de charge extrinsèques sont attribuées à des cellules mémoires dont la perte de charge est liée soit à la présence de contaminants autour de la grille flottante, soit à des défauts apparaissant dans l’oxyde tunnel après un nombre répété de cycles d’écriture/effacement. La contamination ionique est désormais un mécanisme de pertes de charge bien connu, identifié par la présence d’ions (principalement les cations sodium Na+) dans les diélectriques entourant la grille flottante. Leur charge positive compense la charge stockée dans la grille flottante et provoque une diminution de la tension de seuil de la cellule mémoire. Ce mécanisme, caractérisé grâce à la méthode du cycle de Mielke [Mielke '83], est de mieux en mieux maitrisé grâce aux améliorations des procédés de fabrication. Par ailleurs, les pertes de charge extrinsèques peuvent être associées aux défauts dans l’oxyde tunnel, dus à la dégradation produite par les cycles d’écriture. Ce phénomène, très critique pour les mémoires non volatiles, est appelé le SILC. Pour l’étudier, on cycle une population de cellules pour créer des défauts dans l’oxyde tunnel et on étudie la dérive de la tension de seuil en fonction du temps. Ce phénomène ne touche pas toutes les cellules du plan mémoire, mais quelques cellules atypiques, plus fragiles, qui perdent plus de charges que les autres. Ces cellules extrinsèques, s’observant dans la queue de distribution d’une population de cellules (Figure 1.16b), sont appelées « Single Bit Failed » ou SBF. Cette étude est généralement faite à température ambiante, car les températures trop élevées (au-delà de 150°C) peuvent réparer les défauts crées et faire disparaître ce phénomène de SILC [Riess '98]. I.5 Présentation des deux domaines d’étude : caractérisation électrique et test Dans un premier temps, nous présenterons tout ce qui concerne l’aspect caractérisation électrique de dispositifs élémentaires (capacités, transistors, cellule mémoire unitaire) afin d’étudier leur fiabilité. Nous verrons comment les caractériser et expliquerons les moyens, outils et méthodes d’analyse associés. Dans un second temps, nous présenterons le domaine du test de mémoires et aborderons quelques définitions générales sur le test des macrocells mémoires ainsi que les principaux flots de tests utilisés dans l’industrie. Enfin, nous détaillerons la macrocell mémoire Flash sur laquelle se sont portés nos travaux de recherche et les méthodes de traitement de données et d’analyse associées. I.5.1. Caractérisation de dispositifs élémentaires La caractérisation des dispositifs élémentaires (capacités, transistors, cellule mémoire unitaire, CAST) présentée dans ce manuscrit a été réalisée sur des bancs de test manuel, semi-automatique ou automatique, dont le système de mesure est présenté Figure 1.19. 39 Chapitre 1 : Introduction aux Mémoires Non Volatiles Appareil de mesure Carte à pointes Matrice à relais Plaque Chuck Régulateur thermique Banc de test Figure 1.19 : Schéma du système de mesures effectuées sur banc de test Il se compose de plusieurs éléments : Le banc de test :le testeur automatique permet de mesurer un grand nombre de structures de test, nommées TEG (Test Element Group), de manière automatique. Il se déplace automatiquement sur la plaquette pour poser les pointes sur la TEG à mesurer et permet de tester plusieurs wafers à la suite. Le chuck et régulateur thermique : lors du déplacement d’un site à l’autre, le testeur déplace en fait le chuck (ou thermochuck) sur lequel est posé le wafer maintenu sous vide. Pour des mesures en température, ce chuck est lié à un régulateur thermique qui permet de maintenir constante la température pendant la durée du test. Il est à noter que l’ensemble « chuck + régulateur thermique» peut générer un certain bruit de mesure qui peut induire certaines perturbations. La matrice à relais et carte à pointes : la matrice à relais permet d’aiguiller les signaux provenant de l’appareil de mesure sur la carte à pointes. Elle peut éventuellement perturber la mesure en introduisant des fluctuations additionnelles (résistances parasites). La carte à pointes utilisée pour caractériser tous les dispositifs élémentaires présentés par la suite possède 22 pointes, qui sont posées sur des plots de contacts (pads) de la TEG à tester. L’appareil de mesure : les différents appareils de mesures sont nombreux. Il peut s’agir d’un analyseur de paramètre (HP4142 ou HP4156) destiné à mesurer des caractéristiques traditionnelles capacité/tension ou C-V et courant/tension ou I-V, d’un LCR-mètre (HP4182) utilisé pour mesurer une capacité, d’un générateur de pulses (Keithley 81110 ou 8110) permettant de générer des signaux spécifiques pour le test de mémoires, ou encore d’appareils de mesures avancés comme l’Agilent B1500 ou le Keithley K4200. Chaque analyseur de paramètre est composé d’unités de mesure appelées « SMU » (« SourceMonitor Unit »), chacune étant capable d’appliquer une polarisation (courant ou tension) et de mesurer en même temps le signal de réponse (tension ou courant). La station UNIX/Windows : utilisée pour écrire et lancer les programmes de test (développés en langage Labview), interagir avec le testeur et sauvegarder les données de tests. I.5.1.1 Caractérisation de capacités et transistors MOS La caractérisation de capacités MOS permet d’étudier la fiabilité des oxydes (qualité intrinsèque, claquage d’oxyde, piégeage de charges dans l’oxyde et à ses interfaces) et passe généralement par la mesure de ses caractéristiques capacité/tension (C-V), et courant/tension (I-V). Afin de pouvoir comparer des capacités de différentes géométries (W, L), les mesures sont en général normalisées 40 Chapitre 1 : Introduction aux Mémoires Non Volatiles par la surface en traçant la caractéristique de la densité de courant/tension (J-V). La caractéristique C-V permet de déterminer les paramètres suivants : L’épaisseur de l’oxyde tOX (Å) en régime d’accumulation [Ghibaudo '00] La valeur de la capacité d’oxyde COX (F) (en régime d’accumulation) L’effet de la poly-déplétion de la grille (en régime d’inversion forte) Le dopage de grille NG (en régime d’inversion) [Ricco '96] Le dopage moyen du substrat NSUB (en régime de désertion) [Maserjian '74] Traditionnellement, des capacités de surface importante sont utilisées pour extraire les propriétés électriques de la capacité tunnel. La valeur de cette dernière étant trop faible pour être mesurée sur un transistor au vu de sa faible surface d’oxyde. Différentes structures de capacités tunnel existent et sont énumérées ci-dessous : capacité tunnel « plane », réalisée par la superposition d’une surface plane de poly-silicium1 (poly1) sur une surface plane d’active, pour estimer la fiabilité extrinsèque et intrinsèque de l’oxyde capacité tunnel « inter-digitée » ou « périmétrique », réalisée par la superposition d’une surface plane de poly-silicium1 (poly1) sur des doigts d’active, pour prendre en compte les effets de bords dans le sens de la largeur W de la structure capacité tunnel « poly-finger », réalisée par la superposition de doigts de poly-silicium1 (poly1) sur une surface plane d’active, pour prendre en compte les effets de bords de l’oxyde dans le sens de la longueur L de la structure La caractérisation de transistors MOS permet d’étudier leur fiabilité par l’intermédiaire de différents tests, souvent accélérés en tension ou en température afin de réduire les temps de test. Les transistors MOS, soumis à des contraintes électriques (stress), vont se dégrader dus à des défauts qui vont se retrouver piégés principalement dans l’oxyde de grille ou à l’interface Si/SiO2, altérant ainsi les principaux paramètres du transistor (tension de seuil, transconductance, pente sous le seuil). L’objectif de ces tests de caractérisation est d’estimer les durées de vie des transistors pour les conditions de fonctionnement appliquées au produit et de proposer des modèles aux concepteurs et aux technologues afin qu’ils puissent améliorer la qualité et la durée de vie du produit en jouant sur des paramètres de conception (polarisations, géométries, signaux) et/ou de fabrication. La caractérisation des transistors MOS s’étend à plusieurs catégories dont les tests fonctionnels (mesures des caractéristiques usuelles de courant/tension comme IDS - IBS - IGS (VGS) et IDS(VDS), les tests liés à la dégradation du transistor (stress porteurs chauds, NBTI, stress de grille et de drain, évaluation du piégeage par la méthode de pompage de charges) et les tests liés au claquage (tension, charge et temps moyen au claquage d’oxyde et de jonctions). I.5.1.2 Caractérisation d’une cellule mémoire Flash unitaire La caractérisation d’une cellule mémoire Flash s’effectue en général, dans un premier temps, par l’étude de son comportement statique, qui passe par l’acquisition de caractéristiques élémentaires du type courant/tension (principalement les courbes IDS-IBS-IGS(VGS)) permettant de déterminer la valeur de paramètres fondamentaux : la transconductance maximale (gain GmMAX), la pente sous le seuil (en anglais « Subthreshold Slope », SS), le coefficient de couplage de grille αG , la tension de seuil de la cellule à l’état U.V. (VtUV), les niveaux des tensions de seuil programmées (VtPG) 41 Chapitre 1 : Introduction aux Mémoires Non Volatiles et effacées (VtTER) et la fenêtre de programmation (en anglais « Programming Window, PW) définie comme la différence entre VtPG et VtER. Dans un second temps, le comportement dynamique est étudié en mesurant les cinétiques de programmation et d’effacement. Enfin, le dernier point d’étude concerne l’aspect consommation de courant (ou d’énergie) de la cellule. Il se compose d’une part, de la mesure du courant (ou de l’énergie) consommé par une cellule en phase de programmation et d’autre part, de la mesure du courant (ou de l’énergie) de fuite des cellules non sélectionnées situées sur la même bit-line, également appelé courant de fuite de bit-line (en anglais Bit-Line Leakage ou BLL). Nous détaillerons les méthodes de mesure et de calcul utilisées pour l’évaluation de ces courants de consommation dans le chapitre 3. De plus, il existe une structure de test particulièrement intéressante nommée le « TRansistor EQuivalent » (TREQ) ou également « Dummy cell », qui a exactement la même géométrie que la cellule, mais la particularité d’avoir la grille de contrôle et la grille flottante court-circuitée. Sur ce dispositif, on détermine les paramètres électriques comme la tension de seuil VtTREQ, le gain de transconductance GmTREQ, la pente sous le seuil SSTREQ, mais également étudier les phénomènes de dégradation par des stress porteurs chauds, des perturbations de grille ou de drain, ainsi que l’évaluation des courants de fuite de bit-line, abordé à la section I.3.3.4. I.5.1.3 Caractérisation d’une CAST de cellules Nous disposons également de structures de test appelées CAST (Cell Array Stress Test), qui sont constituées de plusieurs milliers de cellules mémoires toutes connectées en parallèle (Figure 1.20a). Cette structure matricielle, où les drains, sources et grilles sont communs, a été présentée pour la première fois en 1997 [Cappelletti '97], avant d’être brevetée par STMicroelectronics en 2000 [Pio '00]. En mesurant les caractéristiques ID(VCG) d’une CAST, on peut suivre les variations de tensions de seuil de nombreuses cellules en même temps. La CAST est très utile pour étudier la fiabilité en rétention, puisqu’elle nous informe sur le comportement à la fois intrinsèque et extrinsèque de cellules provenant d’une statistique intéressante (Figure 1.20b) [LeRoux '09]. La taille des CAST varie entre 10K et 600K. Nous précisons que le courant de drain ID d’une CAST est la somme des courants de drain de toutes les cellules en parallèle. Drain Courbe après stress ou rétention ID = 100 µA D Comportement intrinsèque S Source Grille G ID = 10 nA Comportement extrinsèque Courbe initiale (b) (a) Figure 1.20 : Schéma de principe d’une CAST (a) et caractéristique ID(VCG) avant et après contrainte (b) (qui peut être un stress électrique ou une contrainte de temps dans le cas d’un test de rétention) 42 Chapitre 1 : Introduction aux Mémoires Non Volatiles I.5.2. Test de mémoires non volatiles Le Test de mémoires non volatiles est un des deux grands volets de ce travail de thèse et un outil indispensable aux industriels pour qualifier et valider une technologie. À la fin du flot de fabrication d’une technologie, des tests paramétriques sont effectués afin de vérifier la bonne conformité électrique des plaques de silicium sortant d’usine et de réajuster, en cas de problèmes, certains paramètres du procédé de fabrication. Par la suite, d’autres tests électriques sont effectués au niveau de l’EWS (Electrical Wafer Sort) afin de valider électriquement que les circuits fabriqués soient fonctionnels, fiables, performants et conformes aux spécifications requises. Ces tests sont réalisés sur des véhicules de tests complets appelés « macrocell », qui sont assez proches du produit final. I.5.2.1 Test de macrocell mémoire Définition d’une macrocell Une macrocell est un véhicule de test conçu durant la phase de développement d’une technologie. Il a pour but de tester, valider et qualifier les circuits fabriqués et de permettre d’améliorer le flot de fabrication. Principalement utilisé en R&D, une macrocell comprend les principales fonctionnalités que le produit final, mais se démarque par sa capacité à embarquer des modes de tests spécifiques destinés à éprouver le circuit dans des conditions peu usuelles et/ou limites afin de le caractériser de manière plus avancée. Il existe des macrocells mémoires dédiées au test de qualification de mémoires embarquées (Flash, EEPROM, ROM, SRAM) ou encore des macrocells logiques qui permettent de tester des circuits logiques plus ou moins complexes (portes logiques, chaines de scan,…). Ce travail de thèse est axé sur une macrocell mémoire embarquée de type Flash, nommée “ANNA“, qui sera présentée et détaillée dans la section I.5.2.2. D’autres travaux portant sur le développement de méthodes de diagnostic associées à la fiabilité des mémoires non volatiles à grille flottante ont été réalisés sur macrocell mémoire EEPROM dont les résultats sont reportés dans [Aziza '04] [Plantier '12]. Les outils de test De façon générale, le test d’un circuit intégré s’effectue tout au long des étapes de fabrication par le biais de tests paramétriques et fonctionnels. Le système de test, désigné par l’acronyme ATE (Automated Test Equipement) et utilisé dans le cadre de cette thèse, est un testeur industriel Agilent V93K. Durant les tests sous pointes, les wafers sont testés en utilisant une carte à pointes (en anglais « probeCard »). Le testeur est associé à un manipulateur appelé « prober », qui a pour rôle de saisir et manipuler les wafers, de réaliser l’alignement de la plaque en fonction de sa position spatiale (X, Y, Z, ϑ), de lire son numéro d’identification et d’effectuer l’alignement des pads de la puce à tester avec les pointes de la carte à pointes. Un logiciel de test spécifique (SmarTest) est utilisé pour écrire les programmes, lancer les tests et traiter et analyser les résultats. En fonction des spécifications de test définies, la puce est considérée bonne (« Good BIN ») ou mauvaise (« Bad BIN ») et triée selon des classes de rejet. Les résultats Pass/Fail des différentes puces testées sont sauvegardés dans un fichier de résultat, nommé STDF (STandarD File), généré après chaque wafer testé. 43 Chapitre 1 : Introduction aux Mémoires Non Volatiles Flots de tests EWS L’EWS est l’opération qui consiste à tester électriquement chaque puce fabriquée sur plusieurs wafers de lots de production afin de vérifier leur bonne fonctionnalité. Ces tests électriques permettent d’avoir une grande quantité de données et d’informations utiles pour trouver et comprendre la source de défaillance d’une puce testée. Les programmes de test EWS sont des flots, composés d’une ou de plusieurs séquences de test, destinés à vérifier la fonctionnalité des puces testées et à trier les puces bonnes et mauvaises. Les résultats de tests EWS permettent : D’évaluer le rendement (puces bonnes / puces testées) D’avoir une statistique et une cartographie (en anglais « mapping ») des classes de rejet D’acquérir des paramètres « engineering » pour les analyses de défaillance et qui vont permettre d’améliorer le flot de fabrication (temps de programmation et d’effacement, gain de la cellule mémoire, niveaux des tensions de seuil, courants d’alimentation, fuite des pads I/O, tensions du régulateur de tension, fréquence min/max de fonctionnement) Il existe quatre flots EWS pour le test de macrocells mémoires. Ils permettent non seulement de tester le bon comportement de la puce, mais aussi de prendre en compte la dégradation de la puce dans le temps en effectuant un recuit à haute température afin d’accélérer les effets de vieillissement. Ces tests sont réalisés sur plaquettes de silicium et sous pointes, avant de mettre la puce en boitier pour le test final. Une description schématique de ces quatre flots, utilisés pendant le développement d’une technologie, est illustrée Figure 1.21. Fin des tests paramétriques Test EWS 1 HTB1 Test EWS 2 HTB Test EWS 3 HTB Test EWS 4 Intégrité électrique (continuités) Références tension/courant Caractérisation du plan mémoire (Etat UV, Effacé, Damier, Ecrit) Ecriture des codes EWS1 Intégrité électrique (continuités) Vérification des codes EWS1 Caractérisation de la rétention Ecriture en damier inverse (CHKBN2) Intégrité électrique (continuités) Vérification des codes EWS2 Caractérisation de la rétention Ecriture en damier (CHKB3) Intégrité électrique (continuités) Vérification des codes EWS3 Caractérisation de la rétention Fin des tests EWS, assemblage et mise en boitier Test final 90ºC Intégrité électrique (continuités) Tests fonctionnels Mesure de temps d’accès, et vitesse de fonctionnement HTB1 : High Temperature Bake : Mise en étuve des wafers pendant 24h à 250ºC CHKBN2 : Checker-Board inverse = Damier inverse CHKB3 : Checker-Board = Damier Figure 1.21 : Principaux flots de tests EWS 44 Chapitre 1 : Introduction aux Mémoires Non Volatiles Les flots EWS3 et EWS4 sont utilisés pour mettre en évidence des problèmes de contamination éventuels qui pourraient avoir lieu sur certaines étapes du procédé de fabrication. Lorsque ces problèmes sont résolus et que la technologie devient plus mature, ces deux tests peuvent être omis et l’on effectue alors le test final directement après le test EWS2. Pour chaque flot EWS, des séquences de tests sont définies. Lorsqu’une puce ne passe pas les spécifications requises pour un test donné, elle est considérée « FAIL » et est rejetée dans une classe de rejet associée, nommée « BIN ». Nous allons décrire ces différentes classes de rejet dans le paragraphe suivant. Les classes de rejet Les puces testées ne répondant pas aux critères définis pour le test ont le statut « FAIL » et sont rangées dans une classe de rejets (BIN) numérotée. Pour chaque test est défini un numéro de BIN. Les puces passant avec succès toutes les séquences de test d’un flot et ne présentant donc aucune défaillance sont considérées comme bonnes et associées à la classe de rejet 0 (BIN0). Les puces qui nécessitent l’utilisation de la redondance pour éviter le rejet lors de certains tests fonctionnels sont associées à la classe de rejet 1 (BIN1) et sont considérées également comme bonnes. Le fait de trier les puces par classes de rejet est un bon moyen de visualiser le ou les premiers problèmes pour un lot en particulier (1 lot contient 25 plaques) ou pour un procédé de fabrication donné, afin d’en tirer un premier diagnostic et des pistes d’études pour le corriger. Une fois que les puces testées sont classées, on a alors accès à une cartographie des rejets sur la plaque (« wafermap ») et au rendement associé au flot de tests (le rendement est le ratio du nombre de puces bonnes (BIN0 ou BIN1) sur le nombre de puces testées). Tests de continuités et de fuites, tests paramétriques et fonctionnels Un des premiers tests consiste à vérifier la bonne continuité des pointes sur les pads de la puce à tester. Cela permet de vérifier que les pointes sont bien en contact avec les pads, qu’il n’y pas de pertes de continuités ou de problèmes de court-circuit (short) ou de circuit ouvert (open). Par la suite, un test de vérification de courants de fuite est effectué. Tous les pads de la puce testée possèdent un faible courant de fuite les traversant puisque leur impédance n’est pas infinie. Ces courants de fuite (Leakage current) ne doivent pas excéder une certaine limite de courant, définie par un critère. Il existe deux grandes catégories de test : le test paramétrique et le test fonctionnel. Le premier vérifie si la puce testée renvoie la bonne valeur de tension, de courant ou de puissance, sans se soucier de l’état fonctionnel du circuit. Il consiste à forcer un pad à une tension constante (ou à courant constant) et de mesurer sa réponse en courant (ou en tension). On détermine alors si la valeur mesurée VMES (ou IMES) est conforme aux spécifications de mesure : VMIN < VMES < VMAX (ou IMIN < IMES < IMAX). Le test fonctionnel a pour but de vérifier si la puce testée fonctionne de manière correcte selon les opérations de base (effacement, programmation, lecture). Notion de redondance La redondance permet de substituer des cellules mémoires défaillantes par des cellules fonctionnelles dites cellules de redondance. Lors de l’exécution de certains tests fonctionnels (opération d’écriture par exemple), toutes les cellules mémoires défaillantes sont comptabilisées et 45 Chapitre 1 : Introduction aux Mémoires Non Volatiles leur adresse est mémorisée dans une mémoire spécifique portant le nom d’ECR (Error Capture RAM), disponible sur le testeur. En fonction de la redondance disponible par puce, les cellules défaillantes sont corrigées par substitution. Dans ce cas, il y a ré-adressage automatique des signaux de test (écriture) destinés aux lignes et colonnes défaillantes, vers les lignes et colonnes de redondance. Si le nombre de cellules défaillantes est trop important et ne peut pas être pris en charge par la redondance, ou bien si des problèmes d’accès ou d’écriture de la mémoire ECR surviennent, le test est considéré comme FAIL et la puce est rejetée. I.5.2.2 Présentation de la macrocell mémoire Flash “ANNA“ La macrocell “ANNA“ est un véhicule de test associé à la technologie Flash 90nm de type NOR développée et fabriquée à ST Microelectronics. Elle embarque une matrice de cellules Flash de 128 Mbit, un microcontrôleur XiRISC de 32Bits, des régulateurs de tensions programmables, des mémoires ROM/SRAM embarquées pour implémenter des tests plus complexes comme du cyclage, ainsi que deux interfaces d’accès et de contrôle différentes : une utilisant le testeur, et une autre par l’intermédiaire d’instructions envoyées au microcontrôleur. Le schéma de la Figure 1.22 illustre l’organisation de la macrocell ANNA. Registres numériques Registres analogiques + Matrice FLASH INTERFACE µC XiRisc Testeur externe ANNA Data RAM Instruction RAM Boot ROM Système numérique (synthétisé VHDL) Figure 1.22 : Organisation générale de la macrocell ANNA Les principales caractéristiques de la macrocell ANNA sont les suivantes : Capacité de stockage de 128 Mbit (128 secteurs de 1 Mb) Une page (= une ligne) fait 128 mots de 32 bits Programmation par secteurs (plus fine granularité), par blocs, par quarters Mode de programmation en parallèle (programmation simultanée de secteurs) Modes spécifiques de tests (accès direct à la mémoire (DMA)) Redondance « virtuelle » (pas de redondance physique, mais possible par algorithme logiciel) 46 Chapitre 1 : Introduction aux Mémoires Non Volatiles La Figure 1.23 présente une vue de la macrocell Flash ANNA ainsi que le découpage de sa matrice mémoire en différents quarters, blocs et secteurs. Bloc LB <0> LQ Quarter LQ<0> Matrice mémoire 128 Mb Bloc LB <1> Bloc LB <2> Bloc LB <3> Secteur LS <0> Secteur LS <1> Secteur LS <2> Secteur LS <3> Figure 1.23 : Vue d’ensemble et découpage matriciel de la macrocell mémoire Flash ANNA Chaque plan mémoire de 128 Mb se découpe de la façon suivante : 8 quarters de 16 Mb (numérotées LQ<0> à LQ<7>), chacun découpé en 4 blocs de 4Mb (LB<0> à LB<3>) qui à leur tour sont sectorisés en 4 secteurs de 1Mb chacun (LS<0> à LS<3>), illustré Figure 1.24. Chaque secteur est composé de 256 lignes et 4096 colonnes. Chaque ligne correspond à une page regroupant 128 mots de 32 bits. Autour de la matrice mémoire se trouvent différents éléments de circuiterie comme les étages de multiplexage permettant l’acheminement correct des signaux, les étages de décodage, les amplificateurs de lecture. Les buffers sont des circuits permettant d’activer et de laisser passer des niveaux de haute tension afin de réaliser les opérations de programmation. Situé entre l’amplificateur de lecture et le buffer, on retrouve la matrice de cellules dites de référence. Ces cellules, adressables et programmables individuellement, vont être configurées pour se retrouver dans un des quatre états spécifiques (Programmé, Effacé, Lecture, Déplétion). Lors d’une opération de lecture sur une cellule du plan mémoire, une comparaison sera faite entre la tension de seuil de la cellule à lire et de la cellule de référence. En fonction du résultat de la comparaison, nous pourrons alors statuer sur l’état de la cellule lue. Nous détaillerons par la suite l’opération de lecture. Le schéma de la Figure 1.24 montre l’organisation de la périphérie par rapport au plan mémoire. 47 Chapitre 1 : Introduction aux Mémoires Non Volatiles LQ<3> Buffers (x32) LQ<2> Ampli lecture (x32) Ampli lecture (x32) Ampli lecture (x32) Ampli lecture (x32) Buffers (x32) Buffers (x32) Buffers (x32) LQ<1> LQ<0> Matrice de cellules de référence Décodeur de lignes Etage de multiplexage Etage de multiplexage Ampli lecture (x32) Ampli lecture (x32) Ampli lecture (x32) Ampli lecture (x32) LQ<7> Buffers (x32) LQ<6> Buffers (x32) LQ<5> Buffers (x32) LQ<4> Buffers (x32) Figure 1.24 : Organisation et placement des blocs périphériques à la matrice mémoire I.5.2.3 Testabilité et modes de fonctionnement Sur une macrocell, un des avantages est la flexibilité qu’offrent les différents registres de configuration qui permettent d’ajuster (en anglais « trimming ») certaines grandeurs électriques caractéristiques comme le courant de lecture, la tension de référence du band-gap, les tensions d’alimentation min/max, les tensions et courants de référence de lecture,… Chaque opération suit le déroulement suivant : tout d’abord, il faut configurer les registres de configuration (T-latches) et des hautes tensions (HV registers) pour être dans le bon mode de fonctionnement et réaliser l’opération souhaitée. Puis, il faut définir et régler la partie « timing » où les signaux doivent être pré-positionnés sur les fronts d’horloge et seront envoyés en temps voulu, sur les pointes adéquates. Etant donné que la macrocell embarque une statistique de cellules importante, nous raisonnons en population de cellules, où un certain nombre de variables et de termes sont définis. Les paramètres VCGMIN et VCGMAX sont importants pour vérifier l’état d’une population ou l’évolution du décalage des deux populations lors de tests de rétention ou d’endurance, puisque leur différence représente directement la fermeture de la fenêtre de programmation. Ils sont utilisés à de nombreux tests des flots EWS et sont définis comme suit : VCGMIN représente la tension VCG de la dernière cellule qui conduit et qui appartient à la population effacée (population « 1 ») VCGMAX représente la tension VCG de la première cellule qui conduit et qui appartient à la population programmée (population « 0 ») Les autres paramètres (DV, EV, RV, PV) correspondent respectivement aux tensions de vérification de déplétion (Depletion Verify), d’effacement (Erase Verify), de lecture (Read Verify) et 48 Chapitre 1 : Introduction aux Mémoires Non Volatiles Depletion Verify DV Erase Read Verify Verify Prog Verify EV PV RV Pop. PG « All 0 » Pop. ER « All 1 » VCGMIN 2.3V 3.5V DV 6V PV VCG (V) 2.3V 3.5V 4.5V 6V VCG (V) VCGMAX 4.5V EV RV IDS (µA) Nombre de cellules de programmation (Program Verify). Ces tensions de vérifications sont définies grâce à la caractérisation de cellules de référence, comme illustré en Figure25. 8V Figure 1.25 : Niveaux de tensions de vérification caractérisées grâce aux cellules de référence Les opérations fonctionnelles de base L’opération de lecture peut être réalisée soit en comparant le courant traversant la cellule lue avec un niveau de courant délivré de manière externe, soit en le comparant à un niveau de courant provenant de cellules de référence préalablement réglées. Il existe 4 cellules de références, une pour chaque état (voir encadré de la Figure 1.25). Pour lire l’état d’une cellule, on compare son courant avec celui de la cellule de référence en mode « Read Verify », dont la tension de seuil, pour un courant de lecture fixé à 8 µA, est égale à 4.5V. La tension de bit-line est polarisée à 0.7V. L’effacement est réalisé par bloc en appliquant une tension de -8.5V sur la wordline et une succession de pulses carrés sur le substrat allant de 3V à 8.5V (pas de 250mV), d’une durée unitaire de 10 ms. Le substrat et la source sont connectés ensemble à 0V. Entre chaque pulse, une vérification est effectuée sur quelques cellules du bloc (2 colonnes) afin de quantifier le nombre de cellules au dessus du niveau de vérification en effacement (EV) fixée à 3.5V. Lorsque ce nombre devient nul, toutes les cellules sont effacées en dessous de la tension « Erase Verify ». Une vingtaine de pulses en moyenne est nécessaire pour réaliser cette opération d’effacement, d’une durée totale d’environ 200 ms, en comptant les opérations de vérification entre chaque pulse. Le niveau de vérification de déplétion est implémenté pour éliminer les éventuelles cellules dépletées (cellules sur-effacées dont la tension de seuil est négative) qui introduisent des perturbations en lecture puisque ces cellules, traversées par un faible courant de fuite, contribuent à augmenter le courant de fuite total de la Bit-line. Pour contrer ce problème, on ramène les cellules dépletées au-delà du niveau de déplétion (DV) par une opération de soft-programmation. De plus, les wordlines des cellules non sélectionnées sont polarisées à un potentiel négatif (-2V à -4V) afin de bloquer complètement les fuites indésirables. La soft-programmation est effectuée après l’opération d’effacement pour ramener les cellules dépletées au-delà du niveau de vérification de déplétion. L’opération, réalisée également par mot, consiste à envoyer sur la wordline des pulses successifs allant de 2V jusqu’à 4.5V, par pas de 250mV 49 Chapitre 1 : Introduction aux Mémoires Non Volatiles La bit-line est polarisée à 4V. Entre chaque pulse, une opération de vérification est faite. La softprogrammation s’arrête lorsque le nombre de cellules en dessous de DV est inférieur à un certain pourcentage ou nombre de cellules défini. La programmation est réalisée par mot (simultanément sur 32 bits), en envoyant un pulse wordline (grille de contrôle) d’une durée de 5µs à 8.5V. La bit-line (drain) est polarisée à 4.4V. Après ce pulse, une opération de vérification est effectuée pour vérifier que tous les bits des mots programmés passent le critère de vérification de programmation (PV). Dans le cas contraire, un nouveau pulse est envoyé jusqu’à ce que le critère soit satisfait. Les modes de tests spécifiques Après avoir vu les principaux modes de fonctionnement de la macrocell ANNA, nous allons maintenant présenter brièvement les modes de test spécifiques de cette macrocell, à savoir : les modes d’accès direct à la mémoire (DMA, FDMA) les modes de test permettant de stresser le plan mémoire (Gate stress, Drain stress) Le test d’endurance ou de cyclage Ces modes de tests, sélectionnés en configurant les registres T-latches et HV et permettant d’effectuer des opérations spécifiques (sélection/désélection de certains blocs ou secteurs, modification des références internes de courant/tension, configuration de la redondance et des horloges internes, etc.) sont de puissants outils pour la caractérisation et l’analyse de fautes de cellules mémoires Flash. Les modes d’accès direct à la mémoire (DMA, FDMA) Le mode DMA (Direct Memory Access) permet d’accéder à une cellule ou un groupe de cellules du plan mémoire. L’utilisateur définit les tensions de grille, de drain et de bulk et peut mesurer de manière externe le courant de drain qui traverse la (ou les) cellule. Ce mode est utilisé pour extraire par exemple la caractéristique ID(VCG) d’une cellule mémoire et est très utile pour l’analyse de défaillance électrique. Le mode FDMA (Fast Direct Memory Access) permet d’accéder également à une cellule ou groupe de cellules mémoires et de comparer le courant qui la (ou les) traverse avec un courant de référence fixé nommé IREF. En réglant la plage de tension de grille et les tensions de drain et de bulk, on peut comptabiliser les cellules à l’état « 1 » (ICELLS > IREF) et à l’état « 0 » (ICELLS > IREF). Ce mode est très utile pour obtenir les distributions en Vt, que nous détaillerons en section I.5.2.4. Les modes de test de stress (Stress de grille, stress de drain) Ces modes de test spécifiques sont configurés grâce aux registres T-latches et HV. Le réglage se fait par 3 paramètres : l’utilisateur définit la granularité de son test (stress d’un secteur particulier au sein d’un bloc, ou bien d’un bloc particulier au sein d’un quarter), puis la tension et la durée de stress. Lors du test, toutes les wordlines (dans le cas du Gate stress) ou toutes les bit-lines (dans le cas du Drain stress) du secteur (ou bloc) sélectionné vont être fixées à la tension de stress alors définie. On entrecoupe ces phases de stress avec une phase de lecture, afin d’obtenir les distributions en Vt des cellules et suivre leur évolution en fonction du stress. Comme explicité 50 Chapitre 1 : Introduction aux Mémoires Non Volatiles précédemment dans la section I.3.3.4, le test de stress de drain est réalisé sur une population de cellules programmées (dite « All 0 ») et le stress de grille sur une population de cellules effacées (dite « All 1 »). Les tests d’endurance et de rétention Le test d’endurance est effectué en utilisant le microcontrôleur XiRisc, où la macrocell ANNA va exécuter le code stocké dans sa mémoire TestFlash. Durant l’étape de démarrage du test, le microcontrôleur est activé et prend le contrôle de tout le système. Il exécute le code de « boot » écrit dans la mémoire ROM, transfère les codes d’instructions et de données de la mémoire TestFlash aux mémoires IRAM et DRAM, et exécute les instructions de l’algorithme de cyclage. Ce dernier permet de définir un certain nombre de paramètres comme : le secteur (1Mb) ou le bloc (4Mb) à cycler, les polarisations et durées des différentes opérations (programmation, effacement, softprogrammation, opérations de vérification et de lecture), le nombre de cycles et le pas de lecture entre ces cycles (linéaire, logarithmique ou dépendant de l’utilisateur). Un cycle est défini comme étant l’enchainement des opérations de programmation, d’effacement et de soft-programmation. Enfin, pour conclure ce paragraphe sur les modes de test spécifiques à la macrocell ANNA, il est important de donner quelques informations utiles sur le test en rétention. Pour évaluer la fiabilité en rétention d’une population de cellules, deux patterns de programmation sont possibles. Le premier est un pattern en damier (CHKB) défini par le même nombre de cellules programmées qu’effacées. Le second est un pattern dit « tout programmé « (All 0) où les cellules vont être légèrement surprogrammées (VCGMAX > 7.5V) afin d’évaluer plus facilement les pertes de charge dues à une plus forte valeur du champ électrique aux bornes de l’oxyde. Les plaques, mises en fours à haute température (150 à 250 °C) sont relues régulièrement afin d’extraire les distributions en Vt. On évalue ensuite le décalage sur la tension VCG en fonction du temps de rétention. I.5.2.4 Outils d’analyse des données Il existe certaines méthodes d’analyse afin de traiter toutes ces données statistiques issues des tests [Aziza '04] [Plantier '12]. Nous allons présenter les deux principales : la distribution en Vt et ΔVt, et le « bitmap » analogique. Distribution en Vt et ΔVt Par le terme distribution, il faut en réalité comprendre qu’il s’agit d’une fonction de répartition de type gaussienne. Nous avons vu en utilisant des modes de tests spécifiques de type DMA et FDMA, que l’on pouvait accéder à n’importe quelle cellule ou groupe de cellules afin d’en extraire leur valeur de courant de drain et leur niveau de tension de seuil. Il est alors possible de compter précisément le nombre de cellules qui conduisent pour un couple courant de lecture IdLECT / tension VCG donné et ainsi acquérir la distribution en Vt, illustrée en échelle semi-logarithmique Figure 1.26a (Vt est défini comme étant la tension VCG correspondant au courant de lecture fixé à IdLECT = 8 µA. Une autre représentation intéressante est le tracé de la distribution cumulée en fonction de la tension VCG, puisqu’elle permet, par l’apparition d’une queue de distribution, de mettre en évidence 51 Chapitre 1 : Introduction aux Mémoires Non Volatiles des cellules marginales ayant un comportement extrinsèque. L’unité de la quantité cumulée peut être exprimée en pourcentage (%) ou en partie par millions (ppm) (Figure 1.26b). Alors que la distribution (normale ou cumulée) permet de mettre en évidence la dérive en Vt des cellules, nous ne pouvons pas accéder à l’information concernant la perte de charge des cellules. En effet, imaginons une cellule dont le Vt est situé dans la partie haute de la distribution cumulée, il faudra attendre un certain temps afin qu’elle se retrouve dans la queue de distribution. Masquée par la valeur forte de sa tension de seuil de départ, elle ne sera pas visualisable sur une distribution en Vt. Pour pallier à cette limitation, on utilise alors la distribution en ΔVt, où ΔVt représente la différence entre le Vt initial (à t0) et le Vt après l’expérience donnée, pour chaque cellule mémoire du plan. Cette méthode de tracé permet de prendre en considération l’aspect perte de charge des cellules. Une représentation de la distribution cumulée en ΔVt est donnée Figure 1.26c. Niveau de défaillance @ 1ppm Cellules extrinsèques présentes dans la queue de distribution (b) (a) Figure 1.26 : Représentation de la distribution en Vt (a), distribution cumulée en Vt (b) et distribution cumulée en ΔVt (c) d’une population de cellules effacées soumise à un stress constant de grille, en fonction du temps de stress (T0 à 100H) 1 ppm (c) En nous basant sur ces représentations statistiques et sur des modèles analytiques, nous pouvons quantifier les niveaux de défaillance de plans mémoires de plusieurs millions de cellules pour différents paramètres de test (tension de stress ou de lecture, niveau de cyclage, température, temps de stress/rétention, paramètres du procédé de fabrication) afin de garantir les critères de fiabilité d’un produit dans ses conditions d’utilisation. Bitmap analogique Un outil très intéressant pour l’analyse des données de test est le bitmap analogique. Contrairement au bitmap logique qui permet d’avoir la dimension topologique en « capturant » et 52 Chapitre 1 : Introduction aux Mémoires Non Volatiles affichant l’information sous forme binaire (Pass/Fail), le bitmap analogique prend en considération la dimension électrique et permet d’acquérir une cartographie complète de toutes les tensions de seuil des cellules du plan mémoire. La cartographie est une image bidimensionnelle du plan mémoire sous la forme d’un fichier texte dont les tensions de seuil des cellules sont représentées de façon matricielle, en ligne et colonne. Cet outil permet d’observer d’éventuelles signatures de défaillances afin de comprendre et corriger la source du problème (test, design, process). Dans le but de générer de tels fichiers bitmaps, nous avons utilisé des programmes et scripts Perl (langage utile au traitement et à la manipulation de fichiers) existants qu’il a fallu adapter à la macrocell ANNA. Le bitmap analogique, couplé aux distributions en Vt et ΔVt, permet de suivre l’évolution de toutes les cellules de plan mémoire tout au long des tests réalisés. Sont présentés en Figure 1.27 des exemples de bitmaps analogiques qui nous permettent d’observer les éventuelles signatures de défaillances, visualisables en affichant les données du fichier en nuances de gris ou en couleurs. Sur la Figure 1.27a sont représentées les valeurs en Vt de toutes les cellules du plan, et on aperçoit bien les délimitations des 4 secteurs d’un bloc. La Figure 1.27 b montre une signature en colonne de cellules légèrement plus programmées que les autres (valeurs de Vt légèrement plus grandes). Signature en colonne (a) (b) Figure 1.27 : Bitmaps analogiques montrant un effet de délimitation de secteurs (a) et une signature en colonne de quelques cellules sur-programmées (b) Conclusion Dans ce chapitre, nous avons commencé par introduire les mémoires non volatiles à grille flottante. Après avoir décrit le fonctionnement du transistor à grille flottante, élément de base des mémoires non volatiles étudiées dans cette thèse, nous avons présenté les limites technologiques de miniaturisation du point mémoire et les solutions envisagées pour les mémoires non volatiles de demain. Les notions de fiabilité des mémoires non volatiles ont ensuite été présentées. Dans une dernière partie, nous avons abordé et présenté les deux volets d’étude de cette thèse, à savoir la caractérisation électrique et le test des mémoires non volatiles. Nous avons vu, d’un point de vue électrique, comment caractériser des dispositifs élémentaires comme les capacités, les transistors MOS, les cellules mémoires et les CAST. Nous avons ensuite vu ce qu’était le test de mémoires non volatiles et présenté une macrocell mémoire Flash et ses méthodes d’analyse associées, qui vont nous servir de support pour les études présentées dans les chapitres 2 et 3. Le contexte général de ce manuscrit de thèse a été donné. 53 Chapitre 1 : Introduction aux Mémoires Non Volatiles 54 Chapitre 2 : Caractérisation et modélisation du phénomène de read-disturb Chapitre 2 Caractérisation phénomène de read-disturb et modélisation CG du VCG CPP VFG FG S COX QFG QOX Source IFN ITAT D Drain Substrat B Gain de charges (soft-prog) Vierge,1K,10K,100K Ce deuxième chapitre est consacré à l’étude d’un phénomène correspondant à des perturbations issues de la lecture des cellules d’un plan mémoire, appelé le read-disturb. Caractérisé sur véhicules de test adressant de larges plans mémoires (macrocell), ce phénomène est étudié sous l’influence de différentes contraintes (tension de stress, température, endurance, temps de stress) nous permettant d’en proposer un modèle analytique. Nous nous intéresserons ensuite au mécanisme physique responsable du read-disturb, le SILC, et proposerons de le modéliser en prenant en considération des paramètres physiques (niveau de dopage, épaisseur d’oxyde, température), géométriques (dimensions du point mémoire) et électriques (tension de stress, endurance). L’objectif final de ce modèle étant de permettre aux technologues, designers et ingénieurs process de connaitre des moyens d’action afin de minimiser l’effet non désiré du readdisturb et ainsi diminuer le taux de défaillance des cellules mémoires durant leur fonctionnement. 55 Chapitre 2 : Caractérisation et modélisation du phénomène de read-disturb Introduction ....................................................................................................................57 II.2 Caractérisation du read-disturb ..................................................................................57 II.2.1 Description du phénomène ...................................................................................................... 57 II.2.2 Mise en évidence sur la macrocell ANNA................................................................................. 58 II.2.3 Modélisation analytique du niveau de défaillance .................................................................. 59 II.2.3.1 Influence du critère de Vt et de ΔVt .................................................................................. 59 II.2.3.2 Influence du temps de stress ............................................................................................ 60 II.2.3.3 Influence de la température.............................................................................................. 61 II.2.3.4 Influence de la tension de stress ....................................................................................... 62 II.2.3.5 Influence de la dégradation en cyclage ............................................................................. 63 II.2.3.6 Résumé des différents coefficients du modèle analytique .............................................. 64 II.3 Le phénomène de SILC ...............................................................................................65 II.3.1 Définition .................................................................................................................................. 66 II.3.2 Génération, caractérisation et modélisation du SILC ............................................................... 67 II.3.2.1 La génération du SILC ........................................................................................................ 67 II.3.2.2 Les méthodes de caractérisation ...................................................................................... 68 II.3.2.3 Revue bibliographique des modèles de SILC ..................................................................... 71 II.4 Modélisation du read-disturb .....................................................................................72 II.4.1 Présentation du modèle ........................................................................................................... 72 II.4.2 Implémentation du module de l’ETAP ..................................................................................... 74 II.4.3 Procédure d’utilisation du modèle ........................................................................................... 77 II.4.4 Exploitation du modèle ............................................................................................................ 81 II.4.4.1 Effet de la température ..................................................................................................... 81 II.4.4.2 Effet du cyclage ................................................................................................................. 83 II.4.4.3 Effet d’autres paramètres (épaisseur d’oxyde, dopage, dimensions cellule) ................... 86 Conclusion .......................................................................................................................87 56 Chapitre 2 : Caractérisation et modélisation du phénomène de read-disturb Introduction Dans ce chapitre, nous étudierons le phénomène correspondant à des perturbations issues de la lecture de cellules du plan mémoire, appelé le read-disturb. Dans un premier temps, nous verrons après quelques définitions comment nous avons caractérisé ce phénomène en le mettant en évidence par stress électrique (gate stress) sur des plans mémoires (macrocell mémoire Flash). Puis, nous étudierons l’influence de différents paramètres tels que la tension de stress, la température, le temps de stress et la dégradation de l’oxyde tunnel due au cyclage, sur le taux de défaillance des cellules mémoires et proposerons un modèle analytique, fonction de tous ces paramètres. Nous nous intéresserons ensuite au mécanisme physique qui est la cause du read-disturb, un courant de fuite induit par stress électrique limitant notamment la réduction d’épaisseur de l’oxyde tunnel : le SILC (Stress Induced Leakage Current). Nous verrons comment ce courant peut être généré, quelles sont les méthodes pour le caractériser ainsi que les différentes approches présentes dans la littérature permettant de le modéliser. Enfin, nous proposerons un modèle physique permettant de répondre à la problématique du read-disturb et modéliser le SILC et nous l’utiliserons dans le but d’extrapoler le taux de défaillance de cellules mémoires en fonction de paramètres physiques (dopage du substrat, épaisseur d’oxyde, température), géométriques (dimensions de la cellule) et électriques (tension de stress, tension de lecture, cyclage). L’objectif final de ce modèle étant de permettre aux technologues, designers et ingénieurs process de connaitre des moyens d’action afin de minimiser l’effet non désiré du read-disturb pendant l’utilisation d’un produit mémoire. II.2 Caractérisation du read-disturb II.2.1 Description du phénomène Le phénomène de read-disturb, déjà abordé à la section I.3.3.4, correspond à la perturbation de grille que subissent les cellules non sélectionnées lorsqu’une cellule mémoire située sur la même wordline est lue, comme l’illustre la Figure 2.1a. Les conditions de lecture sont une tension de grille d’environ 4-5 V et une tension de drain de 0.7 V. Bien que cette tension de grille soit inférieure à celle utilisée lors d’une opération de programmation (VG entre 8V et 9V) et causant moins de perturbations, des lectures répétées et continues (sur un même mot ou une même page) peuvent tout de même altérer quelques cellules mémoires situées sur la même wordline. Ces cellules peuvent à terme, gagner des charges (électrons) et se retrouver légèrement programmées : on parle de « soft-programmation» (Figure 2.1b) et ces cellules sont considérées comme marginales. 57 Chapitre 2 : Caractérisation et modélisation du phénomène de read-disturb 0V VD = 0.7V 0V Wordline1 0V VG = 4 - 5V A WL 2 0V WL 3 BL 3 0V BL 4 Cellules perturbées Bitline 1 BL 2 Gain de charges (soft-prog) (b) (b) Figure 2.1 : Schéma matriciel du read-disturb durant la lecture (a) et exemple de softprogrammation (gain de charges) de certaines cellules d’une population de cellules effacées (b) Lorsqu’une mémoire Flash est utilisée pour stocker un code d’instruction, le mot correspondant est continument lu pendant la durée de vie du produit et n’est jamais « rafraichi », par la reprogrammation de ce code. Ce type d’application, définie en tant que stockage de code, peut être négativement impacté par un phénomène de read-disturb [Tanduo '06], mis en évidence par l’apparition d’un courant de fuite non désiré appelé SILC. II.2.2 Mise en évidence sur la macrocell ANNA Le phénomène de read-disturb correspond un phénomène extrinsèque correspondant aux pertes/gains de charges de quelques cellules marginales considérées comme plus faibles que les autres. Nous avons donc besoin d’une importante statistique de cellules mémoires. Le read-disturb est mis en évidence sur des structures de test matricielles de type macrocell mémoires. Pour bénéficier d’une telle statistique, les tests présentés au cours de ce chapitre sont effectués sur la macrocell mémoire Flash ANNA (cf. section I.5.2.2). Cela nous permet de quantifier le taux de défaillance de plans mémoires de plusieurs millions de cellules et de déterminer son évolution en fonction de différents paramètres, comme la tension de stress de grille VCG, le temps de stress tSTRESS, la température T, la tension de seuil de lecture Vt (ou ΔVt) ou encore le nombre de cycles d’écriture/effacement nCYC préalables au stress. Sur la macrocell, nous utilisons un mode de test spécifique, le stress de grille (Gate Stress), en configurant correctement les registres adéquats (cf. section I.5.2.3). Lors des tests, les 128 secteurs (LS) de 1 Mb sont soumis à la même tension de stress constante. Tous les secteurs sont effacés autour d’une valeur moyenne VtER de 2.5V (Figure 2.1 b), le drain est polarisé à 0V et la tension de stress de grille VCG est constante et fixée entre 7 et 8 V afin d’accélérer le phénomène de gain de charges, puisqu’en réalité, la polarisation de grille lors d’une opération de lecture est plus faible (entre 4 et 5V). Afin d’obtenir les distributions en Vt ou ΔVt de toutes les cellules et suivre leur évolution au cours du stress, les phases de stress sont entrecoupées de phases de lecture (mode de test FDMA). Tous ces tests sont effectués sur des cellules non cyclées préalablement. Les différents tests ont été réalisés pour plusieurs tensions de stress VCG (7V, 7.5V et 8V) et plusieurs températures (25 °C, 90 °C et 150 °C). Nous avons expliqué que les représentations des distributions cumulées en Vt (et ΔVt) (exprimées en ppm) permettaient d’étudier le comportement extrinsèque des cellules marginales 58 Chapitre 2 : Caractérisation et modélisation du phénomène de read-disturb situées dans la queue de distribution (cf. section I.5.2.4)I.5.2.4 Outils d’analyse des données. Nous allons désormais voir quel est l’impact sur le taux de défaillance de différents paramètres comme la tension de seuil de lecture Vt, la température, la tension de stress VCG, le temps de stress et le nombre de cycles. Ceci afin de bénéficier d’un modèle analytique nous permettant d’extrapoler le taux de défaillance en fonction de ces paramètres. II.2.3 Modélisation analytique du niveau de défaillance II.2.3.1 Influence du critère de Vt et de ΔVt La tension ΔVt correspond à la différence entre la tension Vt avant et après stress (ΔVt = Vt(t) – Vt(t0)). Cette définition permet de prendre en considération l’aspect perte de charge des cellules via ce décalage en ΔVt. Les distributions cumulées (exprimées en ppm) en Vt et ΔVt, pour une tension de stress VCG de 7.5V à 25 °C, sont représentées en fonction du temps de stress respectivement en Figure 2.2a et Figure 2.2b. (b) (a) Figure 2.2 : Distributions cumulées en Vt (a) et ΔVt (b) pour différents temps de stress ; Stress VCG = 7.5V, température = 25 °C L’apparition de la queue de distribution met en évidence un comportement extrinsèque car seules certaines cellules du plan (les plus fragiles) subissent un décalage du Vt plus important que le reste de la population. Les cellules concernées montrent un gain de charges puisque le niveau de défaillance augmente avec le temps de stress, formant des lignes parallèles modélisables par une loi mathématique. Les paramètres tension de stress et température étant déjà fixées (7.5V ; 25 °C), nous pouvons tracer la valeur logarithmique de la distribution cumulée en fonction du Vt et du ΔVt pour différents temps de stress (24h, 48 h, 100 h), comme représenté Figure 2.3. En traçant les points dans la partie linéaire de la droite (entre 3.5V et 4.1V pour le Vt et entre 0.5V et 1.5V pour le ΔVt) et en les extrapolant par une loi linéaire, on détermine le niveau de défaillance en fonction du critère de Vt ou de ΔVt selon l’équation (2.1) : log(d.d) Vt 2 a1 (Vt2 Vt1 ) log(d.d) Vt1 (ou ΔVt) 59 (2.1) Chapitre 2 : Caractérisation et modélisation du phénomène de read-disturb Avec log(d.d) Vt x qui représente le niveau de défaillance à la tension VtX et a1 le coefficient directeur de la droite. Le coefficient a1 est compris en moyenne entre 2 et 2.2 sur les distributions cumulées en Vt et ΔVt, quelque soit le temps de stress. Nous verrons par la suite que ce coefficient a 1 est plus faible sur pièces cyclées où sa valeur est approximée autour de 1 dec(d.d)/V. (a) (b) Figure 2.3 : Distributions cumulées en fonction de Vt (a) et de ΔVt (b) pour différents temps de stress ; Stress VCG = 7.5V, température = 25 °C Dans le cas où l’opération de lecture serait réalisée à une tension de lecture Vt plus importante, nous nous situerions davantage en bout de la queue de distribution, où le nombre de cellules défaillantes serait alors plus faible. La quantification du taux de défaillance dépend donc du critère de lecture Vt ou du critère de pertes de charge ΔVt, qui peut être plus ou moins strict selon l’application visée. II.2.3.2 Influence du temps de stress A partir des distributions cumulées de la Figure 2.2, nous pouvons tracer la valeur logarithmique de la distribution cumulée en fonction du temps de stress, en se plaçant à un critère de lecture de Vt donné (Figure 2.4a) ou un critère de perte de charge de ΔVt donné (Figure 2.4 b). Une loi en puissance, sur une échelle log-log, permet d’extrapoler le niveau de défaillance à n’importe quel temps de stress selon l’équation (2.2) : log(d.d) t STRESS2 a2 log t STRESS2 t STRESS1 log(d.d) t STRESS1 (2.2) Pour des critères de Vt fixés à 3.6V et 4V, nous trouvons en moyenne un coefficient a2 valant environ 1.3 dec(d.d)/dec(temps) (Figure 2.4a). Nous avons vérifié qu’en traçant le même graphe pour les trois températures (25 °C, 90 °C et 150 °C), nous obtenions bien un réseau de droites parallèles modélisables par une loi en puissance, où la valeur moyenne du coefficient a2 est d’environ 1.2. 60 Chapitre 2 : Caractérisation et modélisation du phénomène de read-disturb (a) (b) Figure 2.4 : Distributions cumulées en fonction du temps de stress, pour différents critères de Vt [3.6V ; 4V] (a) et de ΔVt [0.4V à 1.4V] (b); Stress VCG = 7.5V, température = 25 °C Pour des critères de ΔVt définis entre 0.4V et 1.4V (Figure 2.4b), le coefficient a2 vaut en moyenne 1.13 à 25 °C et est proche de 1.2 pour une moyenne sur les 3 températures. Au final, nous pouvons approximer la valeur de ce coefficient quel que soit la température et le critère de Vt (ou de ΔVt) entre 1.1 et 1.3 dec(d.d)/dec(temps). II.2.3.3 Influence de la température En utilisant le même raisonnement, nous avons évalué l’influence de la température sur le niveau de défaillance. Le tracé de la distribution cumulée en Vt de la Figure 2.5a nous indique que le niveau de défaillance augmente avec la température. La Figure 2.5 b, représentant la distribution cumulée en fonction du temps de stress pour plusieurs températures permet, en fixant certains paramètres (tension de stress à 7.5V, critère de Vt ou de ΔVt donné), de déterminer le facteur d’accélération ainsi que l’énergie d’activation en température. Nous choisissons dans un premier temps de travailler sur les distributions en Vt avec un critère de lecture défini à Vt=4V. Le niveau de défaillance est représenté en Figure 2.5c pour deux temps de stress différents (24h, 100 h) selon une loi d’Arrhenius. Il s’exprime également selon (2.3) : ln(d.d) T2 EA q k 1 T2 1 T1 ln(d.d) T1 (2.3) La pente de la courbe de la Figure 2.5c donne directement l’énergie d’activation valant environ 0.21 eV si l’on prend la valeur moyenne pour les temps à 24h et 100 h. A partir de cette énergie d’activation, nous déterminons le facteur d’accélération calculé à l’aide de l’équation (2.4) et reporté en Figure 2.5 b. AF d.d T2 d.d T1 EA q k exp 1 T2 1 T1 (2.4) Pour extrapoler le niveau de défaillance à une température donnée T2, il suffit de calculer le facteur d’accélération et d’appliquer la relation suivante : 61 Chapitre 2 : Caractérisation et modélisation du phénomène de read-disturb (2.5) ln(d.d) T2 ln(d.d) T1 ln( AF) AF3 AF2 1 ppm 150ºC Température 90ºC AF1 Facteurs d’accélération 25ºC 4.02 AF2 (25ºC 150ºC) 9.95 AF3 (90ºC 150ºC) 2.47 (b) (a) Critère : Vt = 4V AF1 (25ºC 90ºC) Temps de stress : Figure 2.5 : (a) : Distributions cumulées en Vt en fonction du temps de stress (24h, 100 h) et de 3 températures (25, 90, 150 °C); (b) : Distributions cumulées en fonction du temps de stress, pour un critère de Vt = 4V et 3 températures (25, 90, 150 °C); EA ≈ 0.21 eV 150ºC 90ºC (c) : Exemple du tracé de la loi d’Arrhenius pour un critère de Vt = 4V et 2 temps de stress (24h, 100) et détermination de l’énergie d’activation EA = 0.21 eV. 25ºC (c) Pour différents critères de tension de lecture Vt (entre 3.6 et 4V) et différents temps de stress (24h, 48 h, 100 h), nous déterminons suivant l’équation (2.3) les énergies d’activation en température moyennes, que nous trouvons comprises entre 0.17 et 0.22 eV. Ces valeurs sont proches de celles reportées dans la littérature pour différentes technologies Flash [De Salvo '00] [Goguenheim '01] [Modelli '01] mettant en évidence un courant de fuite attribué à du SILC dans une gamme de température comprise entre 25 °C et 190 °C, pour un oxyde tunnel de 10 nm d’épaisseur. II.2.3.4 Influence de la tension de stress Il semble important de rappeler que tous ces stress de grille ont été effectués à des tensions élevées (7V, 7.5V et 8V) afin d’accélérer les gains de charges et ainsi voir apparaître plus rapidement la queue de distribution. Le fait de stresser à trois tensions différentes va nous permettre d’extrapoler les niveaux de défaillance à des tensions de grille plus faibles (VCG = 4 - 5V), typiquement celles utilisées dans le produit lors des opérations de lecture. L’influence de la tension de stress VCG sur le niveau de défaillance est tracée sur la Figure 2.6. Il est évident que plus la tension de stress est 62 Chapitre 2 : Caractérisation et modélisation du phénomène de read-disturb grande, plus le niveau de défaillance est important pour un temps de stress, un critère de lecture Vt et une température donnés. 3 3.5 4 4.5 5 5.5 6 6.5 7 7.5 8 8.5 Figure 2.6 : Distribution cumulée en fonction de la tension de stress VCG, pour différents critères de Vt [3.6V ; 4V] et de température (25 °C ; 150 °C) ; temps de stress = 48 h Pour un temps de stress fixé ici à 48h et quelle que soit la température (25 et 150 °C) et le critère de lecture choisi (Vt=3.6V et 4V), il est possible d’extrapoler le niveau de défaillance selon une loi en puissance définie par l’équation (2.6) : log(d.d) VCG2 a3 log V CG 2 V CG log(d.d) VCG1 (2.6) 1 Pour une gamme de tension de grille représentative de ce qui est utilisé dans un produit (entre 4V et 8V), le coefficient a3 est déterminé et vaut environ 1.5 dec(d.d)/V. La valeur de ce coefficient a3 est également valable pour différents temps de stress. II.2.3.5 Influence de la dégradation en cyclage Afin d’évaluer le comportement du niveau de défaillance en fonction du cyclage, le même stress de grille a été réalisé après des cycles d’écriture/effacement. Différents secteurs de la macrocell ANNA ont été cyclés à différents nombres de cycles : 1K, 10K et 100K cycles. Le même stress a ensuite été reproduit sur ces secteurs avec les conditions suivantes : VCG = 8V, tSTRESS = (1h, 4h, 8h, 12h), température = 25 °C. Les distributions cumulées en Vt, en fonction du nombre de cycles, sont représentées en Figure 2.7a. Elles montrent que plus les cellules d’un secteur sont cyclées, plus le niveau de défaillance augmente, mis en évidence par un nombre de cellules extrinsèques plus important dû aux défauts piégés dans l’oxyde tunnel durant le cyclage. Une des observations principales est que la pente des queues de distributions après cyclage (estimée entre 1.1 et 1.3 dec(d.d)/V) est différente de celle sur population de cellules non cyclées, où sa valeur moyenne a été déterminée entre 2 et 2.2 dec(d.d)/V. En nous plaçant dans la partie droite des courbes de la Figure 2.7a (entre 3.8V et 5V) et en traçant le niveau de défaillance en fonction du nombre de cycles 63 Chapitre 2 : Caractérisation et modélisation du phénomène de read-disturb en échelle logarithmique (Figure 2.7b), nous déterminons grâce à l’équation (2.7) le coefficient a4 traduisant la dépendance du niveau de défaillance en fonction du nombre de cycles. 100K 10K 1K (a) (b) Figure 2.7 : (a) Distribution cumulée en Vt en fonction du nombre de cycles (1K, 10K, 100K) et du temps de stress (1h et 12h) à 25 °C. (b) Niveau de défaillance en fonction du nombre de cycles permettant de déterminer le coefficient a4 (pente) ; température = 25 °C, temps de stress = 12h log(d.d)nCYC 2 a4 log nCYC 2 nCYC1 log(d.d)nCYC 1 (2.7) Pour différentes valeurs de tensions de lecture Vt (3.8V à 5V), le coefficient a4 vaut en moyenne 0.84 dec(d.d)/dec(nCYC) et n’est valable qu’à partir de 1Kc puisqu’à l’état vierge (cellules non cyclées), la pente de la queue de distribution est différente. Cette différence de pente va également avoir un impact le coefficient a2 qui est fonction du temps de stress. Ainsi, en appliquant le même raisonnement qu’à la section II.2.3.2, sur cellules cyclées (1K, 10K et 100K), nous obtenons une estimation du coefficient a2, valable cette fois pour cellules cyclées, comprise entre 1.45 et 1.55 dec(d.d)/dec(t). II.2.3.6 Résumé des différents coefficients du modèle analytique En nous inspirant de la démarche de [Tanduo '06], nous avons déterminé indépendamment l’influence de différents paramètres (tension de stress de grille, temps de stress, tension de seuil en lecture Vt (ou ΔVt), température, nombre de cycles) sur le niveau de défaillance. En regroupant les différentes équations déterminées, nous proposons une équation analytique complète permettant de modéliser et estimer le taux de défaillance afin de répondre à la problématique du read-disturb (équation 2.8). log(d.d) a1 Vt a2 log(tSTRESS ) 64 EA q k T a3 log(VCG) a4 log(nCYC ) (2.8) Chapitre 2 : Caractérisation et modélisation du phénomène de read-disturb a1, a2, a3 et a4 expriment respectivement la dépendance du niveau de défaillance en fonction de la tension de lecture Vt, du temps de stress tSTRESS, de la tension de stress VCG appliquée et du nombre de cycles d’écriture/lecture nCYC préalablement réalisés. EA, défini comme l’énergie d’activation en température, exprime la dépendance du niveau de défaillance en fonction de la température. Le but d’un tel modèle est de pouvoir estimer de manière analytique le taux de défaillance quels que soient les paramètres électriques et en se plaçant dans les conditions d’utilisation finales d’un produit. Le Tableau 2.1 résume les différents coefficients du modèle analytique dans le cas de cellules non cyclées et cyclées. Tableau 2.1 : Résumé des coefficients du modèle analytique Critère de lecture Vt Critère de lecture ΔVt a1 dec(d.d)/V Temps de stress tSTRESS Tension de stress VCG Nb cycles Temperature nCYC T a2 dec(d.d)/dec(t) a3 dec(d.d)/V a4 dec(d.d)/dec(ncyc) EA (eV) 1.5 0.84 0.17 – 0.21 2 – 2.2* 1.1 – 1.3* 1 – 1.1* 1.45 – 1.55* * Coefficients déterminés sur cellules non cyclées * Coefficients déterminés sur cellules cyclées Concernant la dépendance en fonction du nombre de cycles, il convient de noter que le coefficient a4 n’est valable qu’à partir de 1Kc puisque les queues de distribution après cyclage (de 1Kc jusqu’à 100Kc) ont une pente différente (entre 1 – 1.1 dec(d.d)/V) de celles sans cyclage (2 – 2.2 dec(d.d)/V). Cette différence de pente va logiquement jouer sur la dépendance du niveau de défaillance en fonction du temps où la valeur moyenne de a2 sur cellules cyclées (1.45 – 1.55 dec(d.d)/dec(t)) est légèrement différente que sur cellules non cyclées (1.1 – 1.3 dec(d.d)/dec(t)). Bien que ne tenant pas compte de certains paramètres physiques propres à la cellule mémoire (équations physiques du transistor à grille flottante, concentrations de dopants, épaisseurs d’oxyde, capacités parasites,…), ce modèle analytique reste un outil intéressant au premier ordre pour extrapoler les taux de défaillance des cellules d’un plan mémoire soumises à certaines contraintes (stress électrique, cyclage, température, critère de lecture). Il permet d’avoir une vision plutôt correcte de la criticité d’une technologie par rapport à la problématique du read-disturb. Dans cette optique, nous proposerons dans la troisième partie de ce chapitre un modèle physique capable de modéliser le read-disturb. Avant cela, nous allons présenter le mécanisme physique du SILC, qui est la cause du phénomène de read-disturb. II.3 Le phénomène de SILC La cause principale des pertes ou gains de charges liées aux perturbations survenant durant l’utilisation de la mémoire (perturbations de grille, de drain ou de lecture) correspond à un courant de fuite non désiré, appelé SILC (Stress Induced Leakage Current) qui est induit par forte contrainte électrique ou lors de cycles répétés d’écriture/effacement. Dans cette partie, nous allons voir que le courant de SILC est relié au phénomène d’Effet Tunnel Assisté par Pièges (ETAP) que nous avons 65 Chapitre 2 : Caractérisation et modélisation du phénomène de read-disturb choisi comme approche pour le modéliser en l’intégrant à un modèle classique de transistor à grille flottante. II.3.1 Définition Le SILC est un courant de fuite induit par l’application d’une contrainte à fort champ électrique (EOX> 9 MV.cm-1) [Dumin '93]. Observé pour la première fois par Maserjian et Zamani [Maserjian '82], le SILC se manifeste par une augmentation progressive du courant de fuite à faible champ électrique (4 - 8 MV.cm-1) sur des oxydes minces (35 à 100Å), comme le montre la Figure 2.8. 10-6 Ivierge Istress1 Istress2 10-7 IG (A) 10-8 10-9 10-10 SILC 10-11 10-12 3 4 5 6 7 8 9 10 11 EOX (MV.cm-1) Figure 2.8 : Caractéristique de SILC avec le courant de grille IG mesuré avant et après contrainte électrique Ce courant de fuite s’ajoute à la valeur du courant tunnel Fowler-Nordheim (FN) mesuré sur structure vierge (non stressée). Expérimentalement, le courant de SILC généré se définit comme étant égal à la différence entre le courant mesuré après contrainte électrique et le courant mesuré pour la structure vierge [Rosenbaum '01], comme décrit dans l’expression (2.9). ISILC Imes aprèscontrainte Imes structurevierge (2.9) Le SILC se comporte comme pour le courant tunnel Fowler-Nordheim ou tunnel direct [Jahan '97] en ce qui concerne l’effet dimensionnel en surface. En normalisant les courants par rapport à la surface, on superpose le courant de SILC généré et mesuré sur des structures différentes, traduisant le fait que les défauts responsables de ce mécanisme sont créés uniformément sur toute la surface de l'oxyde, aussi bien pour des contraintes électriques de type CVS (Constant Voltage Stress) que CCS (Constant Current Stress). Un des aspects remarquables du SILC est que son comportement à faible champ est complètement décorrélé des variations à fort champ (EOX > 8 MV.cm-1). Il faut donc bien dissocier deux régimes : à faible champ où l’on mesure un courant de fuite (correspondant au SILC) dû aux défauts dans l’oxyde et à fort champ où l’on mesure le courant de SILC et aussi l’impact des défauts et du piégeage dans l’oxyde sur le courant Fowler-Nordheim. Le fait que le SILC soit dû à un grand nombre de défauts de faible impact explique qu’il n’est pas mesurable sur des structures possédant 66 Chapitre 2 : Caractérisation et modélisation du phénomène de read-disturb des grilles de petites surfaces. C’est pour cette raison que l’étude du SILC nécessite des capacités ou des transistors avec des grilles de grande surface, généralement comprises entre 10-3 et 10-4 cm2. Différentes études ont montré que l’augmentation du SILC était corrélée à une augmentation de pièges dans le volume de l’oxyde tunnel et à l’interface Si/SiO2, générés durant la contrainte électrique. Plusieurs mécanismes de dégradation ont été proposés pour comprendre la génération de ce courant de SILC associé aux pièges dans l’oxyde, comme l’effet tunnel assisté par charges positives (Positive Charge-Assisted Tunneling - PCAT) [Maserjian '82] [Modelli '01], l’effet tunnel assisté par pièges neutres [Ricco '98] ou l’effet tunnel thermiquement assisté à l’interface Si/SiO2 dû à l’abaissement de la hauteur de barrière de potentiel [Olivo '88]. D’autres travaux ont démontré que les électrons qui traversent l’isolant avec le SILC sont moins énergétiques que ceux qui le traversent par effet tunnel classique et ont introduit, de manière phénoménologique, l’idée d’effet tunnel inélastique, en faisant perdre de l’énergie aux électrons qui transitent via ce piège [Takagi '99b] [Takagi '99c]. Cette idée avait aussi été suggérée pour expliquer la dépendance du SILC avec l’épaisseur d’oxyde [Rosenbaum '97]. Il est également reporté dans la littérature que le niveau de courant du SILC généré par contraintes électriques diminue lors de recuits à haute température (entre 200 et 250 °C). Cette guérison du SILC correspond au recuit des défauts qui lui sont liés [Riess '98]. De plus, il a été démontré que le SILC pouvait être généré et recuit de façon répétitive menant à chaque fois à un retour aux propriétés initiales de l'oxyde [Ghibaudo '99]. Certains auteurs n'ont cependant pas observé ce recuit systématique même au-delà de 300 ºC [Meinertzhagen '01]. L'activation en température du SILC a de plus été étudiée pour différentes gammes d'épaisseurs d'oxyde et montre le courant de SILC présente une forte variation de sa dépendance en température en fonction du champ électrique [De Salvo '00] [Goguenheim '01] [Bauza '05]. II.3.2 Génération, caractérisation et modélisation du SILC II.3.2.1 La génération du SILC La génération du courant de SILC peut s’obtenir de différentes manières, mais la plus courante reste l’injection de porteurs à travers l’oxyde via une forte contrainte électrique en régime FowlerNordheim. Les tests utilisés sont généralement des stress de type CVS ou CCS [Yamada '96]. De plus, le courant de SILC apparaît quelle que soit la polarité de mesure et de la contrainte électrique appliquée [Rosenbaum '01]. Le SILC peut également être généré par radiations ionisantes : on parle alors de RILC pour Radiation Induced Leakage Current [Ceschia '99] [Scarpa '00] [Cellere '05a]. De nombreuses études ont été réalisées concernant la génération du SILC. Sa cinétique de génération suit une loi en puissance en fonction du temps ou de la charge injectée, puis a tendance à saturer pour des temps de stress proches du claquage. Par ailleurs, différentes corrélations ont pu être établies entre le mécanisme du SILC et l’énergie des électrons traversant l’oxyde [Olivo '88], ou encore avec la densité de charges positives [Scarpa '00] ou neutres [Buchanan '97] piégées. En ce qui concerne l’origine physique des défauts générés, plusieurs résultats expérimentaux montrent que le SILC est lié à l'espèce hydrogène. La génération de ce courant semble être corrélée à la création d’états d’interfaces, qui libère l’espèce hydrogène proche de l’interface Si/SiO2 [Rofan '91]. Il a été montré qu’une solution intéressante, mais nettement plus coûteuse pour réduire la génération du courant de SILC, est d’utiliser l’espèce deutérium à la place de l’espèce hydrogène lors des étapes de passivation [Mitani '02]. 67 Chapitre 2 : Caractérisation et modélisation du phénomène de read-disturb II.3.2.2 Les méthodes de caractérisation Il existe plusieurs méthodes de caractérisation du courant de SILC et nous allons présenter les trois principales. La première méthode est une mesure directe réalisant une caractéristique classique couranttension (I-V) à l’aide d’un analyseur de paramètres standard du type HP4156, sur des capacités MOS de grande surface. Cette mesure est rapide (1 µs à 2 minutes) mais reste limitée en raison de la précision des appareils de mesure, généralement supérieure à 10-14 A. De plus, la précision de mesure dépend également de l’environnement et du bruit de mesure tout au long de la chaine de mesure (matrice à relais, carte à pointes, pointes, thermochuck) et il est donc plutôt difficile d’estimer à partir de quelle tension le courant mesuré a atteint le niveau de bruit de l’appareil. La seconde méthode est une mesure indirecte, réalisée sur une structure de test particulière et nommée « technique de la grille flottante » [De Salvo '99] [Renard '03] [Pic '07], que nous allons expliquer brièvement par la suite. La mesure de courant avec cette méthode de grille flottante est beaucoup plus longue (1h à plusieurs jours) mais elle a l’avantage d’atteindre un niveau de précision de mesure bien plus grand (inférieure à 10-14 jusqu’à 10-16 A) puisqu’elle est décorrélée des limites de résolution des appareils de mesure [Burignat '04]. La structure à grille flottante, représentée sur la Figure 2.9, se compose d’une capacité tunnel généralement utilisée pour des mesures I-V standard et d’un transistor MOS avec un oxyde épais (200Å) dont les grilles sont interconnectées. Le principe de la mesure du courant de fuite de la capacité tunnel s’effectue de manière indirecte par le transistor MOS qui joue le rôle d’un convertisseur tension-courant, les variations temporelles de son courant de drain sont régies par celles de la charge stockée dans la grille commune. Transistor haute tension (NMOS) Capacité tunnel Grille Grille Oxyde épais Source n+ IDS Oxyde tunnel n+ Drain IFUITE Substrat – type p Figure 2.9 : Schéma de la structure à grille flottante Nous avons développé en langage Labview un programme permettant de réaliser la séquence de mesure. Avant de commencer, il faut au préalable réaliser la caractérisation C-V de la capacité tunnel et la caractérisation ID(VG) du transistor MOS (indiqué sur la Figure 2.10). Puis, un potentiel de départ est appliqué sur la grille commune en connectant les autres entrées de la structure à la masse. Ce potentiel, généralement choisi pour se situer dans le régime Fowler-Nordheim, permet de charger la grille de la capacité tunnel. Enfin, nous déplaçons la carte à pointes de façon à laisser la grille commune dans un état « flottant » sans polarisation et connectons les terminaux de source, de drain et de substrat afin de suivre la cinétique du courant de drain ID(t). La perte de charge due aux fuites de l'oxyde de la capacité tunnel cause une diminution du potentiel de grille et provoque ainsi 68 Chapitre 2 : Caractérisation et modélisation du phénomène de read-disturb une diminution du courant de drain associé au transistor. En utilisant la caractérisation IDS(VG) du transistor, nous établissons l'évolution de VG en fonction du temps. Puis, grâce à la caractéristique CV de la capacité tunnel en régime d’inversion et en la multipliant par la dérivée dans le temps de V G, nous obtenons au final la caractéristique du courant de fuite IFUITE en fonction de la tension de grille VG. 1 ID (VG) MOS Cinétique IDS (t) 1 2 2 Durée ~ 2 jours 1) IDS(t) ID(VG) MOS 2) VFG(t) Ifuite(VFG) Ifuite = CTUN. d(VFG)/dt Cinétique VG (t) 4) 3) Figure 2.10 : Principe de calcul du courant de fuite extrait par la technique de la grille flottante 1) Acquisition de IDS(t) 2) Correspondance IDS(t) / VG(t) grâce à la caractéristique ID(VG) du transistor MOS 3) Cinétique VG(t) (VG=VFG) 4) Tracé de IFUITE(VG) grâce à la caractéristique C-V de la capacité tunnel La Figure 2.11 présente les caractéristiques courant-tension que nous avons mesurées par la méthode directe et indirecte sur des capacités tunnel périmétriques de grande surface. Pour VFG > 0, nous devons utiliser une structure à grille flottante couplée avec un transistor NMOS et pour VFG < 0, avec un transistor PMOS. En utilisant la méthode de la grille flottante, les courants de fuite peuvent être mesurés jusqu’à 10-16 A comparé à 10-13 A pour une mesure directe, soit environ 3 décades de plus. 69 Chapitre 2 : Caractérisation et modélisation du phénomène de read-disturb Capacité tunnel périmétrique Epaisseur oxyde tunnel : tOX = 9.8 nm Température : 25ºC Surface : 1.2e -4 cm² Mesure I-V directe Mesure I-V indirecte grille flottante VFG < 0 GF + PMOS VFG > 0 GF + NMOS Figure 2.11 : Comparaison des caractéristiques I-V mesurées par méthode directe (I-V standard) et indirecte (méthode de la grille flottante) Enfin, la troisième méthode de caractérisation est également une méthode indirecte qui consiste à extraire la caractéristique du courant de fuite en travaillant sur une certaine statistique de cellules sur des véhicules de test mémoires (macrocells) embarquant plusieurs millions de bits (cf. section I.5.2.1). Ils permettent d’obtenir des caractéristiques de SILC à partir de populations de cellules. De nombreuses études sur la caractérisation et modélisation du SILC à partir de distributions existent dans la littérature [Brand '93] [Kato '94] [Larcher '03] [Driussi '05]. Certains auteurs ont étudié le comportement du courant de fuite associé à du SILC en fonction de l’endurance, pour différentes tensions de stress et temps de rétention, et pour une vaste gamme de température et d’épaisseur d’oxyde [Modelli '01] [Belgal '02] [Régnier '07] [Plantier '12]. D’autres se sont servis de ces distributions pour modéliser le SILC par un mode de conduction assisté par pièges (un seul piège ou une coopération de plusieurs pièges dans l’oxyde) [Ielmini '02] [Driussi '04] [Vianello '06]. L’évaluation de la statistique du courant de SILC sur ces plans mémoires est réalisée en suivant l’évolution de la dérive du Vt de chaque cellule mémoire et en convertissant la caractéristique Vt(t) en I(V) [Tsuji '98] [Ogata '98]. En 2001, Ielmini et al. proposent une méthode rapide de caractérisation du SILC sur plans mémoires en utilisant la technique de la cellule équivalente. Au lieu d’adresser individuellement chaque cellule du plan, on définit alors la notion de « cellule équivalente » (CE) comme une cellule fictive correspondant à un niveau de défaillance donné. Cette cellule (n’existant pas physiquement dans le plan mémoire) représente un comportement moyen d’un ensemble de cellules réelles. A partir de la distribution cumulée en Vt (ou ΔVt) d’une population de cellules effacées (Figure 2.12a) soumise à une perturbation de grille (VCG = 8V), on détermine directement la cinétique d’évolution Vt(t) ou ΔVt(t) de la cellule équivalente (Figure 2.12 b), à un niveau de défaillance défini, par exemple à 1 ppm, qui va nous permettre d’extraire la caractéristique du courant de fuite JFG(VFG). 70 Chapitre 2 : Caractérisation et modélisation du phénomène de read-disturb (b) (a) Figure 2.12 : Technique de la cellule équivalente appliquée à 1 ppm (a) permettant de remonter à la cinétique ΔVt(t) (b) afin d’extraire la caractéristique du courant de fuite A partir de ces distributions et la cinétique de Vt ou ΔVt, nous pouvons remonter à l’évolution de la charge de grille flottante ΔQFG puis au courant de fuite IFG à travers l’oxyde à l’aide des relations suivantes : Q FG (2.10) Vt CPP IFG Q FG t (2.11) où CPP est la capacité inter-polysilicium entre la grille de contrôle et la grille flottante. Nous venons de décrire trois des principales méthodes permettant de caractériser le courant de fuite de l’oxyde tunnel pouvant être identifié par un courant de SILC. Avant de présenter le modèle que nous avons développé afin de modéliser le SILC qui est la cause du phénomène de read-disturb, nous allons tout d’abord faire le point sur les différents modèles existants dans la littérature. II.3.2.3 Revue bibliographique des modèles de SILC Il existe essentiellement deux approches pour modéliser le SILC. La première explique le SILC par la présence de charges positives ou de défauts dans l’oxyde qui auraient pour conséquence un abaissement local de la barrière. La deuxième approche est basée sur un mécanisme d’Effet Tunnel Assisté par Pièges (ETAP, ou TAT pour Trap-Assisted Tunneling). Historiquement, une des premières hypothèses concernant la modélisation du SILC a été d’établir que ce courant était dû à un abaissement local de la barrière de potentiel induit soit par un courant thermiquement assisté à travers une barrière d’environ 1 eV, soit par un courant tunnel de type Fowler-Nordheim ayant une barrière de potentiel réduite de 1 eV [Olivo '88]. Au vu du comportement du SILC en fonction de la température et de l’épaisseur d’oxyde, Olivo et al. ont proposé un modèle phénoménologique en montrant qu’il pouvait être modélisé pour toutes les 71 Chapitre 2 : Caractérisation et modélisation du phénomène de read-disturb épaisseurs d’oxyde. D’autres auteurs ont également modélisé le courant de SILC par des mécanismes de conduction de type Poole-Frenkel ou Schottky, pour des études en température. Par la suite, la modélisation basée sur un effet tunnel assisté par pièges a été une étape importante vers une meilleure compréhension du mécanisme du SILC car elle a pour objectif d’étudier le transport des porteurs via un piège dans l’oxyde. Plusieurs modèles plus ou moins complexes basés sur le courant TAT ont été présentés dans la littérature. En 1993, Yasuda et al introduisent un modèle basé sur l’effet tunnel assisté par pièges pour décrire le comportement du SILC [Yasuda '93]. Depuis, de nombreux groupes de recherches l’ont pris comme base de leur modèle en y introduisant certaines variantes [Ricco '98] [Larcher '01]. Parmi ces modèles, on distingue ceux qui considèrent un effet tunnel élastique, c'est-à-dire sans mécanisme de perte d’énergie lors du passage à travers l’oxyde, et ceux qui considèrent un effet tunnel inélastique prenant en compte une perte d’énergie. Plusieurs preuves expérimentales ont été apportées pour justifier l'inélasticité du phénomène responsable du SILC en utilisant une méthode de séparation des porteurs dans une structure P+/N, notamment dans [Takagi '99a] [Takagi '99b]. Certains auteurs prennent en compte les profils des pièges dans l'oxyde afin d’avoir une modélisation plus précise [Duan '00] [Ossaimee '06]. D’autres ont travaillé et modélisé le comportement du SILC "stable" et "instable" en intégrant les courants de recombinaison dans l'oxyde [Ielmini '01a], en modélisant les temps de capture et d'émission des pièges [Gehring '03], ou encore en prenant en considération des modèles assistés à un seul ou plusieurs défauts dans l’oxyde (1-TAT ou 2-TAT) [Ielmini '01b] [Ielmini '02]. Le courant de SILC est directement relié au phénomène d’effet tunnel assisté par pièges qui semble être l’approche la plus adaptée pour sa modélisation *Riess’99] [Régnier '07]. Nous avons donc choisi cette approche en implémentant un mode de conduction de courant tunnel élastique assisté par 1 piège, du fait de sa simplicité de réalisation, de sa précision de modélisation suffisante et compte tenu de l’épaisseur d’oxyde tunnel mise en jeu (< 10 nm). Dans la suite de ce manuscrit, nous allons présenter et détailler le modèle que nous avons développé permettant de modéliser les courants de fuite dus au SILC, qui est le mécanisme physique et la cause du phénomène de readdisturb. II.4 Modélisation du read-disturb II.4.1 Présentation du modèle Le modèle physique que nous avons développé est avant tout un outil particulièrement intéressant pour modéliser les courants de fuite dus au SILC pouvant apparaitre pour des fortes contraintes électriques de grille (gate stress). L’objectif final d’un tel modèle est de pouvoir étudier l’impact de paramètres physiques (niveaux de dopage, épaisseurs d’oxyde, température), géométriques (dimensions de la cellule, coefficients de couplage) et électriques (tension de stress, tension de lecture, cyclage) sur le taux de défaillance de points mémoires afin de donner aux technologues, designers et ingénieurs process des moyens d’action afin de minimiser l’effet non désiré du read-disturb pendant la durée de vie du plan mémoire. 72 Chapitre 2 : Caractérisation et modélisation du phénomène de read-disturb Ce modèle est basé sur un modèle « classique » de transistor à grille flottante auquel sont rajoutés différentes capacités comme le montrent les schémas de la structure vue en coupe selon la longueur L (Figure 2.13a) et la largeur W (Figure 2.13 b) [Postel-Pellerin '09]. L VCG VCG CPP CS1 CS CPP CD1 VFG COX VFG CX CD Source VFG VFG CFIELD CX COX CFIELD Drain W Substrat (a) (b) Figure 2.13 : Modèle classique de transistor à grille flottante prenant en compte les différents couplages capacitifs ; vue en coupe selon la longueur L (a) et la largeur W (b) Les différentes capacités de la structure sont : - CPP : capacité de l’oxyde inter-polysilicium entre la grille flottante et la grille de contrôle - CD : capacité tunnel de recouvrement de la grille flottante sur la zone de drain - CS : capacité tunnel de recouvrement de la grille flottante sur la zone de source - COX : capacité tunnel ou capacité de l’oxyde de grille du transistor - CS1 : capacité de bord entre la grille flottante et la prise de contact de source - CD1 : capacité de bord entre la grille flottante et la prise de contact de drain - CX : capacités de couplage entre grilles flottantes adjacentes - CFIELD : capacités parasites entre les coins de la grille flottante et le substrat Le transistor à grille flottante est contrôlé par le potentiel de la grille flottante VFG et la charge QFG, qui s’exprime selon la relation (2.12) : (2.12) QFG CPP (VFG VCG) CD (VFG VD) CS (VFG VS ) CB (VFG VB ) CX VFG QOX où CB’ est la somme des capacités CFIELD et COX, CS’ (respectivement CD’) est la somme de CS et CS1 (resp. CD et CD1), et QOX la charge calculée au niveau de substrat. Avec VCG, VD, VS et VB, les tensions appliquées sur la grille de contrôle, le drain, la source et le substrat, VFG s’exprime selon (2.13) : VFG Q FG CPP VCG CD VD C S VS CB VB Q OX CPP CD CS CB C OX (2.13) Après avoir déterminé la répartition spatiale du potentiel de surface ΨS le long du canal, la charge du substrat QOX est calculée en utilisant l’approche de type Pao et Sah [Pao '66] (2.14), qui consiste à segmenter le canal en n morceaux et à calculer pour chacun, la valeur du potentiel de 73 Chapitre 2 : Caractérisation et modélisation du phénomène de read-disturb surface ΨS et la charge de la zone d’inversion QOX afin de déterminer au final le courant IDS du transistor. L Q OX (2.14) Q OX (x) dx 0 Cette approche est intéressante puisqu’elle permet d’obtenir une localisation des différentes grandeurs physiques le long du canal et de déterminer le courant IDS en zone de saturation, régime de fonctionnement utilisé lors de la programmation des mémoires Flash. A partir de la structure du modèle à grille flottante représentée en Figure 2.13a, deux modules de courants de type Fowler-Nordheim et ETAP ont été implémentés (Figure 2.14). Le courant de fuite IFUITE traversant l’oxyde tunnel correspond à la somme des courants Fowler-Nordheim IFN et assisté par pièges ITAT. CG VCG CPP VFG FG S COX QFG QOX Source IFN ITAT D Drain Substrat B Figure 2.14 : Modèle de transistor à grille flottante + modules de courants Fowler-Nordheim (FN) et assistés par piège (ETAP) II.4.2 Implémentation du module de l’ETAP Nous avons implémenté un module correspondant au mode de conduction de l’effet tunnel assisté par pièges afin de modéliser le courant de SILC. Bien qu’il existe plusieurs types de modèles dans la littérature (cf. section II.3.2.3), nous nous limiterons ici à l’étude de l’ETAP élastique (pas de perte d’énergie des électrons transitant par les pièges) dû à un seul piège pour montrer quel type de comportement nous pouvons attendre de ce type de mécanisme en fonction de variations de paramètres physiques, électriques ou géométriques sur le point mémoire (température, cyclage, épaisseur d’oxyde, niveau de dopage, géométrie de la cellule, tension de stress). Dans un premier temps, nous décrirons le principe de l’ETAP avec les différentes équations mises en jeu dans le modèle, avant de montrer comment nous l’avons calibré en fonction de la température. Le principe de base d’un courant tunnel assisté par pièges est que l’électron ne va pas traverser la barrière tunnel en une seule étape, mais transiter par un défaut. L’effet de ce processus assisté par piège est de sensiblement augmenter le courant tunnel puisque l’on réduit de manière apparente la barrière vue par les électrons. Un des problèmes de cette approche est de calculer le courant tunnel assisté par piège de la manière la plus cohérente possible, notamment concernant les courants de 74 Chapitre 2 : Caractérisation et modélisation du phénomène de read-disturb piégeage et dépiégeage. L’approche utilisée pour la modélisation du SILC est basée sur le principe du piégeage/dépiégeage décrit par la statistique de Schokley Hall Read, correspondant à une description phénoménologique. Un piège est caractérisé par sa position spatiale XT et son niveau énergétique ET. Le courant ETAP est constitué d’une densité de courant de capture du piège Jn1 et d’une densité de courant d’émission ou de dépiégeage Jn2, présenté sur la Figure 2.15. E ns is io2 EC q ET S J n1 J n2 XT 0 XT E C_GF t ox Ox y d e Tu n n e l S u bs tra t x P o ly -s iliciu m (Grille flo tta n te ) Figure 2.15 : Mécanisme tunnel assisté par un piège situé par sa position spatiale XT et énergétique ET On observe un courant tunnel assisté par piège uniquement s’il y a correspondance des énergies, c’est-à-dire lorsque l’énergie de l’électron incident est supérieure ou égale au niveau d’énergie correspondant au piège. La densité de courant Jn1 va dépendre d’une part des mêmes paramètres que le courant tunnel, c’est-à-dire de la charge surfacique des électrons disponible à l’interface avec l’oxyde Qn, de la fréquence d’impact des électrons sur l’interface Fimp et de la transparence tunnel T1 [Riess '99]. D’autre part, Jn1 va aussi dépendre de paramètres propres au piège, comme la section efficace de capture σn, la probabilité d’occupation du piège fp et la densité surfacique de piège Nit. L’équation du courant de capture du piège Jn1 s’écrit donc : Jn1 Q n n Fimp T1 (1 fp ) Nit (2.15) Une fois les électrons capturés par un piège au sein de l’oxyde tunnel, ils vont être ré-émis selon le courant de d’émission Jn2. Ce courant dépend de la probabilité d’occupation du piège fp, de la transparence tunnel T2 et de la fréquence d’échappement du piège fech. Ainsi, on obtient l’expression suivante pour Jn2 : Jn2 q fp Nit fech T2 (2.16) Avec la définition des courants Jn1 et Jn2, nous déterminons le courant tunnel assisté par piège, IETAP, en considérant que le régime permanent est atteint, c’est-à-dire que l’occupation des pièges ne varie plus au cours du temps, soit : fp t 0 ou Jn 1 Jn 2 75 (2.17) Chapitre 2 : Caractérisation et modélisation du phénomène de read-disturb d’où, en égalant les courants Jn1 et Jn2, on trouve : fp 1 q Fech T2 1 Q n n Fimp T1 (2.18) Avec ce calcul de la probabilité d’occupation, on peut déterminer la densité de courant tunnel assisté par pièges, JETAP : JETAP Jn1 (2.19) Ce modèle est bien adapté dans la mesure où le courant de fuite dû aux pièges dans l’oxyde est dominé par un ETAP à un seul piège, mais il n’est pas à exclure que pour des oxydes épais (> 10 nm), des mécanismes mettant en jeu deux (ou plusieurs) pièges doivent probablement être pris en compte afin de bien modéliser les fuites à faible champ. En d’autres termes, il faudrait ajuster les équations du modèle en considérant la conduction piège à piège. Pour les différentes températures mises en jeu lors de nos expériences de gate stress (cf. section II.2.3.3), il nous était difficile de modéliser correctement les fuites de courant à faible champ. Nous avons alors introduit une dépendance en température sur le paramètre de la section de capture du piège σn, en suivant une loi d’Arrhenius. En effet, il ne semble pas déraisonnable de penser que la température a un effet sur la capacité du piège à capturer un électron et qu’il existe une énergie d’activation sur la section de capture σn. Cette dernière s’exprime selon (2.20) : n 0 exp EA q k T (2.20) avec σ0, le coefficient linéaire de la section de capture et EA, le coefficient exponentiel correspondant à l’énergie d’activation en température. Nous ajustons le paramètre σn afin que les courbes JFG(VFG) simulées et extraites soient alignées pour les 3 températures mises en jeu. En traçant ln(σn) en fonction de q/(k.T), la pente donne directement l’énergie d’activation en température déterminée à EA = 0.17 eV, comme le montre le graphe d’Arrhenius en Figure 2.16. Sur la caractéristique JFG(VFG), le paramètre EA influe sur le niveau de courant de l’ETAP à faible champ et l’écartement entre les 3 courbes en température. Cette valeur d’énergie d’activation jouant sur la section de capture σn, et par conséquent sur le niveau de courant JFG, correspond à la gamme d’énergie d’activation en température (0.17 - 0.22 eV) déterminée à la section II.2.3.3. 76 Chapitre 2 : Caractérisation et modélisation du phénomène de read-disturb Température (ºC) 90 27 ln (σn) 150 q / (k.T) (eV) Figure 2.16 : Dépendance en température de la section efficace de capture (diagramme d’Arrhenius) Le modèle est calibré pour obtenir une bonne corrélation entre mesures et simulations et on extrait les paramètres d’un piège dans le volume de l’oxyde qui sont : son niveau d’énergie ET, sa position dans le volume de l’oxyde XT, sa section efficace de capture σn et une densité surfacique de piège Nit. La section efficace de capture du piège σn correspond à la limitation spatiale de l’impact du défaut. Dans le cas d’une charge positive, la section de capture est d’environ 10-12 cm2, pour des défauts neutres la section de capture est inférieure de plusieurs décades. Dans la littérature, la fréquence d’échappement Fech est fixée pour un modèle élastique autour de 1012 s-1 [Riess '99] et pour un modèle inélastique à 1014 s-1 [Pic '07]. Afin de simplifier l’extraction des différents paramètres lors de nos simulations, nous avons choisi de fixer la fréquence d’échappement Fech à 1012 s-1 [Riess '99], la section de capture σ0 à environ 10-14 cm² (défauts neutres) et l’énergie d’activation en température EA à la valeur précédemment déterminée (0.17 eV). II.4.3 Procédure d’utilisation du modèle Nous venons de voir comment, à partir d’un modèle de transistor à grille flottante auquel sont rajoutées des capacités parasites, nous avons implémenté deux modules de courant par conduction Fowler-Nordheim et assisté par pièges. Puis, nous avons montré comment nous avons calibré le module de l’ETAP en température en introduisant une dépendance sur le paramètre de la section de capture. Dans ce paragraphe, nous proposons d’expliquer les différentes étapes de procédure afin d’utiliser ce modèle, puis nous donnerons un exemple concret d’utilisation. Les informations notées en rouge sur le schéma explicatif de la Figure 2.17 sont les paramètres d’entrée du modèle (mesures à réaliser et paramètres du piège du module de l’ETAP). 77 Chapitre 2 : Caractérisation et modélisation du phénomène de read-disturb IDS(VGS) sur dummy cell Phase 1 Caractérisation de la cellule • Calibration sur dummy cell • Extraction : épaisseurs d’oxyde, dopage substrat, charges de grille, VFG @ Id constant, couplages capacitifs Cinétique VT(t) ou ΔVT(t) tOX,tONO,NSUB,VFG QGMOS,αG, αD, αS, αB Phase 2 Modélisation du courant de fuite VT ΔVT IFUITE Paramètres du piège (XT, ET, σn, NIT) Module de courant FN (Q FG ) (t) Extraction de la caractéristique de fuite I-V IFUITE (VFG) Phase 3 EOX VFG QFG Modèle du transistor à grille flottante Module de courant ETAP Concordance ? Simulation de la caractéristique de fuite I-V ISIMU = Σ (IFN + IETAP) Simulation de la rétention QFG(t) Modèle du transistor à grille flottante VFG EOX ITUNNEL QFG(t+1) VT, ΔVT Figure 2.17 : Étapes de la procédure d’utilisation du modèle Les phases 1 et 2 correspondent aux phases de caractérisation et de calibration, tandis que la phase 3 représente la phase d’exploitation du modèle permettant de simuler l’aspect rétention de charges. La première phase concerne la caractérisation de la cellule mémoire. Elle débute par la caractérisation électrique du transistor équivalent ou « dummy cell ». Une comparaison entre mesure et simulation de la caractéristique IDS(VGS) sur dummy cell permet de déterminer les principales grandeurs physiques de la structure comme la tension de seuil Vt, le dopage du substrat NSUB et la mobilité des porteurs µ0 (Figure 2.18). 78 Chapitre 2 : Caractérisation et modélisation du phénomène de read-disturb Extraction du Vt Extraction du dopage substrat (a) (b) Figure 2.18 : Extraction de la tension de seuil Vt et du dopage substrat NSUB à partir de la caractéristique IDS(VGS) de la dummy cell : échelle linéaire (a) et logarithmique (b) Ensuite, les principaux paramètres physiques de la cellule mémoire sont définis : les niveaux de dopages de la cellule (dopage au niveau de la grille de contrôle, de la grille flottante, du drain et de la source), les épaisseurs des oxydes (oxyde tunnel, diélectrique ONO) ainsi que les dimensions géométriques de la cellule vont nous permettre de déterminer les valeurs des capacités et les coefficients de couplage de la cellule (αG, αD, αS, αB). Ces différents paramètres physiques et dimensionnels sont reportés dans le Tableau 2.2. Tableau 2.2 : Définition des paramètres physiques et dimensionnels du point mémoire Niveaux de dopages (m-3) Epaisseur d’oxyde (nm) NSUB NCG NFG ND, NS tTUN tONO 1.1e24 5e26 5e25 6e24 9.8 14.5 Coefficients de couplage αG αD αS αB 0.57 0.107 0.107 0.216 Dans ce qui suit, nous allons dérouler la procédure d’utilisation de ce modèle et montrer comment l’utiliser à partir d’une expérience de gate stress donnée. Les conditions de l’expérience sont les suivantes : population de cellules non cyclées effacées comprises entre 1.5 et 3.5V, tension de stress sur la grille VCG = 8V jusqu’à 8h de gate stress. La deuxième phase consiste à extraire la caractéristique courant-tension de l’oxyde tunnel et modéliser la fuite de courant due au SILC en utilisant la technique de la cellule équivalente (détaillée à la section II.3.2.2 et dans [Modelli '01]) sur les données expérimentales de gate stress. En d’autres termes, à partir de la cinétique Vt(t) ou ΔVt(t) et des équations (2.10) et (2.11), nous déterminons la caractéristique de courant de fuite tunnel JTUN(VFG) extraite à partir des données expérimentales (Figure 2.19a). 79 Chapitre 2 : Caractérisation et modélisation du phénomène de read-disturb VCG = 8V 25ºC Cellules non cyclées (a) (b) Figure 2.19 : Caractéristiques JTUN(VFG) montrant la modélisation des fuites de courant tunnel (a) ; comparaison mesures vs. simus de la cinétique ΔVt(t) pour différents stress de grille (b) Puis, nous procédons à l’extraction des paramètres du piège afin de faire correspondre la caractéristique simulée (JFN + JETAP)(VFG) à la caractéristique JTUN(VFG) extraite expérimentalement (cf. Tableau 2.3). Nous rappelons que certains paramètres ont été fixés aux valeurs suivantes : Fech = 1012 s-1, σ0 = 10-14 cm², EA = 0.17 eV. Avec un piège situé plus loin que le centre de l’oxyde par rapport à l’interface Si/Si02 (à 5.94 nm sur une épaisseur d’oxyde tTUN de 9.8 nm) et une position énergétique de 2.72 eV, nous arrivons à une bonne corrélation. Il est intéressant de discuter de la position spatiale XT et énergétique ET du piège dans le volume de l’oxyde. Le paramètre XT permet essentiellement de modifier la pente pour ajuster le courant de SILC à faible champ. Le paramètre ET permet d’ajuster le courant de SILC à fort champ. Il est important de noter que même une faible variation de XT et ET entraîne une variation importante de la pente et du niveau de courant puisque ces deux paramètres interviennent dans une exponentielle lors du calcul des transparences tunnel T1 et T2. Pour l’épaisseur d’oxyde tunnel à laquelle nous travaillons, le paramètre XT = 5.94 nm permet un bon ajustement de la pente du plateau à faible champ (2.5V ≤ VFG ≤ 5V) tandis que ET = 2.72 permet un bon ajustement à fort champ (VFG ≥ 8V). La courbe simulée représente la somme des courants Fowler-Nordheim et assisté par pièges. Tableau 2.3 : Paramètres du piège de l’ETAP (différents VCG) Gate Stress 8V - 25ºC - Cellules non cyclées XT (nm) 5.94 ET (eV) 2.72 NIT (cm-2) 5.1012 Une fois que la fuite du courant tunnel a été modélisée en ajustant les paramètres du piège de l’ETAP, nous entrons dans la troisième phase (correspondant à la phase d’exploitation du modèle) dans laquelle il devient alors possible de simuler l’aspect rétention de charges du point mémoire via la cinétique en Vt ou en ΔVt. La Figure 2.19b représente la concordance entre les mesures de ΔVt(t) extraites par la technique de la cellule équivalente et les données simulées du modèle pour différentes tensions de stress VCG appliquées sur la grille de contrôle. En se basant sur le coefficient a1 80 Chapitre 2 : Caractérisation et modélisation du phénomène de read-disturb en fonction du ΔVt du modèle analytique présenté au début de ce chapitre (cf. section II.2.3.6), nous pouvons reconstituer l’allure de la queue de distribution, comme le montre la Figure 2.20a. Dans le cas de cellules non cyclées, nous avons fixé ce coefficient à 2 dec(d.d)/V afin d’obtenir une bonne concordance entre simulations et mesures. Notre modèle étant désormais calibré pour une tension de stress VCG à 8V à 25 °C, nous pouvons simuler l’effet du read-disturb pour des tensions de stress plus faibles utilisées au cours de la vie du produit et extrapoler le taux de défaillance pour des spécifications définies. Considérons le cas d’utilisation suivant : on considère que la mémoire stocke un code d’instruction et que ce dernier, écrit sur une page (une page correspond à plusieurs mots d’une wordline), va être lu de manière continue et répétée à la tension de grille VCG = 5V pendant 1000 heures par an. Le critère de durée de vie du produit étant de 10 ans, le temps d’accès total sur cette page est donc de 6000 h. En prenant par exemple un critère de rétention relâché (500 mV) ou plus sévère (200 mV) sur le ΔVt, on peut estimer le taux de défaillance à une tension de stress VCG donnée. La Figure 2.20 b représente le taux de défaillance extrapolé à 6000 h pour une tension de stress de 5V à 25 °C. 6000 h Données simulées Données expérimentales VCG = 8V – 25ºC Cellules non cyclées VCG = 5V Cellules non cyclées Pente ajustée : 2 dec(d.d)/Volt 5.4 ppm 1.4 ppm (a) (b) Figure 2.20 : Modélisation de la queue de la distribution (a) et extrapolation du taux de défaillance à 6000h pour deux critères de rétention ΔVt = 200 mV et 500 mV (b) II.4.4 Exploitation du modèle Nous venons de voir les étapes du modèle permettant à partir de données expérimentales de gate stress, d’estimer le taux de défaillance de points mémoires en fonction de différents paramètres physiques (niveaux de dopage, épaisseurs d’oxyde, température), géométriques (dimensions de la cellule mémoire, coefficients de couplage) et électriques (tension de stress VCG, tension de lecture VtLECTURE, cyclage). Nous allons maintenant exploiter ce modèle en faisant varier ces différents paramètres dans le but d’étudier leur impact sur le taux de défaillance. II.4.4.1 Effet de la température En appliquant la technique de la cellule équivalente sur les résultats expérimentaux issus de la Figure 2.5a (expérience de gate stress à VCG = 7.5V pour 3 températures : 25, 90 et 150 °C), nous avons extrait les caractéristiques des courants de fuite JTUN(VFG) pour les 3 températures puis 81 Chapitre 2 : Caractérisation et modélisation du phénomène de read-disturb déterminé les paramètres du piège de l’ETAP afin que les courbes de courant tunnel simulées correspondent aux données mesurées, comme le montre la Figure2.21. Les paramètres de piège déterminés sont légèrement différents de ceux de l’exemple précédent en raison de la variabilité du procédé de fabrication (différent lot, différent wafer) mais permettent une bonne concordance quelque soit la température. Ces valeurs sont reportées dans le Tableau 2.4. Tableau 2.4 : Paramètres du piège de l’ETAP (température) Gate Stress 7.5V - cellules non cyclées – différentes températures 25,90,150ºC XT (nm) 6.01 ET (eV) 2.76 σ0 VCG = 7.5V Cellules non cyclées (cm2) 1.10-14 NIT (cm-2) 3.8.1013 EA (J) 0.17 Figure 2.21 : Caractéristiques JTUN(VFG) montrant la modélisation des fuites de courant tunnel pour les 3 températures. 6000 h Pour les trois températures, les cinétiques de rétention en ΔVt pour les valeurs expérimentales et simulées à VCG = 7.5V sont représentées sur la Figure 2.22a. Puis nous simulons à un stress de grille à VCG = 5V afin d’extrapoler les taux de défaillance pour les températures mises en jeu (Figure 2.22b). VCG = 5V Cellules non cyclées 16.6 ppm 3.9 ppm 0.7 ppm VCG = 7.5V Cellules non cyclées (b) (a) Figure 2.22 : Comparaison mesures vs. simulations de la perte en ΔVT (t) à VCG = 7.5V pour les 3 températures (a) ; extrapolation du taux de défaillance à 10 ans pour un stress de grille à 5V pour le critère de rétention ΔVt = 500 mV (b) Pour un critère de rétention donné (ΔVt = 500mV), les taux de défaillance à 6000h pour un stress VCG = 5V sont extrapolés pour les différentes températures. Entre 25 °C et 90 °C, nous pouvons noter une différence d’un facteur 6 et entre 25 °C et 150 °C, une différence d’un facteur 24 environ. À 25 °C, nous estimons un niveau de défaillance d’environ 0.7 ppm, comparé à 1.4 ppm déterminé 82 Chapitre 2 : Caractérisation et modélisation du phénomène de read-disturb précédemment dans l’exemple (cf. section II.4.3). Cette différence peut s’expliquer par le fait que ces deux expériences ont été réalisées sur des process, lots et wafers différents et a conduit à déterminer des valeurs différentes pour les paramètres du piège de l’ETAP. II.4.4.2 Effet du cyclage Nous avons reproduit ces expériences de gate stress sur des pièces stressées à différents nombres de cycles (1K, 10K et 100K cycles) afin d’évaluer l’impact du cyclage sur le taux de défaillance lié au phénomène de read-disturb. Le test d’endurance est effectué à 25 °C, la tension de gate stress après cyclage est de VCG=8V. Le but de faire cette étape de cyclage permet d’obtenir un nombre de cellules marginales plus important apparaissant dans la queue de distribution, et donc un taux de rejets plus fort, comme le montre la Figure 2.23. En effet, les défauts crées durant le cyclage accélèrent les pertes (ou gains) de charge des cellules mémoires. Cellules vierges Cellules cyclées VCG = 8V ; 25ºC Cellules cyclées 100Kc Extraction à 10 ppm Cellules vierges Figure 2.23 : Distribution cumulée montrant un grand nombre de cellules extrinsèques dû à la dégradation en cyclage Les caractéristiques du courant tunnel extraites à 10 ppm et simulées pour les différents niveaux de cycles à 25 °C sont présentées Figure 2.24. Nous pouvons remarquer un changement de pente entre l’extraction du courant de fuite sur cellules vierges et après cyclage, que l’on retrouve également sur les queues de distribution de cellules vierges et cyclées de la Figure 2.23. Nous avions déjà remarqué ce changement de pente lorsque nous étudions l’influence du cyclage sur le modèle analytique (cf. section II.2.3.5)II.2.3.5 Influence de la dégradation en cyclage. 83 Chapitre 2 : Caractérisation et modélisation du phénomène de read-disturb Vierge,1K,10K,100K VCG = 8V Cellules cyclées Figure 2.24 : Caractéristiques JTUN(VFG) montrant la modélisation des fuites de courant tunnel en fonction du nombre de cycles. Afin de bien modéliser la fuite de courant tunnel, il est nécessaire d’ajuster les paramètres du piège dans l’oxyde. Certains paramètres ont été fixés comme la position XT du piège dans l’oxyde par rapport au substrat, la section efficace de capture σ0 et l’énergie d’activation en température EA puisque nous travaillons à température fixe (25 °C). Les deux seuls paramètres qui varient en augmentant en fonction du nombre de cycles sont la position énergétique du piège ET et la densité surfacique de pièges NIT. Le Tableau 2.5 résume les valeurs déterminées pour ces paramètres. Tableau 2.5 : Paramètres du piège de l’ETAP (cyclage) Gate Stress VCG = 8V – cellules vierges et cyclées – 25ºC Vierge 1Kc 10Kc 100Kc XT (nm) 5.87 5.87 5.87 5.87 ET (eV) 2.7 3 3.1 3.2 5.1012 2.3.1014 1.8.1015 1.2.1016 NIT (cm-2) La Figure 2.25 montre qu’en modélisant par une loi en puissance les paramètres ET et NIT en fonction du nombre de cycles (1Kc, 10Kc, 100Kc), nous pouvons vérifier graphiquement que les paramètres déterminés pour une cellule vierge ne sont pas très loin des valeurs trouvées par modélisation. On trouve environ 2.7 eV pour ET et 1.1012 cm-2 pour NIT. La Figure 2.26a présente une comparaison entre les données expérimentales et simulées de gate stress qui permettent la modélisation de la queue de distribution de cellules cyclées jusqu’à 100Kc à 25 °C. La valeur de la pente de la queue de distribution a été réglée à 1.1 dec(d.d)/V, valeur que nous avions déjà estimée pour le modèle analytique sur cellules cyclées (cf. section II.2.3.5). En réglant les paramètres du piège de l’ETAP pour le cas 100Kc, nous pouvons simuler la cinétique de ΔVt pour une tension de stress VCG de 5V après 100K cycles, comme représenté sur la Figure 2.26b, puis extrapoler le taux de défaillance à 6000h (Figure 2.26c). 84 Chapitre 2 : Caractérisation et modélisation du phénomène de read-disturb (b) (a) Figure 2.25 : Extrapolation par une loi en puissance des paramètres de l’ETAP en fonction du nombre de cycles : position énergétique ET (a) et densité surfacique de pièges NIT (b) Pente : ≈ 1.1 dec(d.d)/Vt (b) (a) 6000 h Figure 2.26 : Modélisation de la queue de la distribution de cellules cyclées (a) 1630 ppm Comparaison mesures vs. simulations de la cinétique ΔVt(t) pour VCG = 8V et 5V (b) VCG = 5V Cellules cyclées (100Kc) Extrapolation du taux de défaillance à 6000 h pour un stress de grille constant à 5V sur cellules cyclées (100Kc) à 25 °C en considérant le critère ΔVt = 500 mV (c) (c) Après un cyclage préalable de 100K cycles répétés d’écriture/effacement, le taux de défaillance estimé à 6000 h pour un critère de rétention ΔVt valant 500mV et un stress de grille VCG de 5V est d’environ 1630 ppm. Nous obtenons une différence de 3 décades (1.4 ppm / 1630 ppm) sur le taux de défaillance entre cellules vierges et après 100K cycles. Bien que ces extrapolations nécessitent de 85 Chapitre 2 : Caractérisation et modélisation du phénomène de read-disturb prendre en considération certaines marges d’erreur, elles donnent en tout cas une indication sur le taux de défaillance et l’effet du cyclage sur ce dernier. II.4.4.3 Effet d’autres paramètres (épaisseur d’oxyde, dopage, dimensions cellule) Nous avons vu l’effet du cyclage et de la température sur le taux de défaillance d’un point mémoire. Nous allons maintenant étudier l’impact d’autres paramètres physiques majeurs de la cellule mémoire comme l’épaisseur d’oxyde (tTUN), le niveau de dopage du substrat (NSUB) et la géométrie de la cellule (différentes largeurs de grille W). Afin de modéliser le courant de fuite, les valeurs des paramètres du piège de l’ETAP sont les mêmes que ceux déterminés précédemment en fonction du cyclage (Tableau 2.3). Nous appliquons exactement la même méthode que précédemment afin de déterminer le taux de défaillance à 6000 h pour un critère de rétention ΔVt valant 500mV. Les principaux résultats des effets de variations du niveau de dopage (dopage standard, dopage x 2, dopage / 2) et de l’épaisseur de l’oxyde tunnel (tTUN, tTUN - 2Å, tTUN + 2Å) sur le taux de défaillance sont regroupés sur la Figure 2.27. La courbe de référence correspond à un niveau de dopage standard et un oxyde tunnel dont l’épaisseur vaut 9.8nm. 6000 h VCG = 5V Cellules non cyclées Figure 2.27 : Extrapolation du taux de défaillance à 6000h pour un stress VCG = 5V sur cellules non cyclées (25 °C ; ΔVt = 500mV) en fonction de l’épaisseur d’oxyde tunnel et du dopage substrat Le Tableau 2.6 récapitule les taux de défaillance extrapolés à 6000 h à VCG=5V et donne des tendances de l’impact de ces paramètres sur le taux de défaillance. 86 Chapitre 2 : Caractérisation et modélisation du phénomène de read-disturb Tableau 2.6 : Tendances de l’impact des paramètres du modèle sur le taux de défaillance (VCG=5V; 6000h; 25ºC) Facteur d’ impact sur le taux de défaillance (impact positif ou négatif ) tTUN – 2A 16.4 7 tTUN 2.2 / tTUN + 2A 0.7 3 NSUB / 2 0.1 22 NSUB 2.2 / NSUB x 2 60.8 27 W=0.16 2.5 1.6 W=0.14 4.1 / W=0.12 6.2 1.5 Vierge 1.4 / 100 Kc 1630 1000 25ºC 0.7 / 90ºC 3.9 6 150ºC 16.6 24 Taux de défaillance extrapolé Epaisseur d’oxyde tunnel Niveau de dopage du substrat Géométrie de la cellule (surface de la cellule constante : 0.18 µm²) Endurance Température On constate qu’en augmentant de +2Å l’épaisseur de l’oxyde tunnel, nous pourrions gagner un facteur 3 sur le taux de défaillance. En revanche, en la diminuant de -2Å, le taux de défaillance pourrait grimper d’un facteur 7 environ. Le niveau de dopage du substrat possède quant à lui un très fort impact au niveau du taux de défaillance de cellules sujet au read-disturb puisque nous estimons un gain d’environ 22 en diminuant le niveau de dopage par deux. Relativement peu d’effet est observé en jouant sur la géométrie de la cellule (les variations concernent la largeur W de la cellule, la surface totale restant constante à 0.18 µm²). Une différence d’un facteur ≈ 1.5-1.6 est estimée en modifiant W de ± 20 nm. Le fait de cycler préalablement la cellule (100 Kc dans cet exemple) avant d’effectuer le test de read-disturb augmente considérablement le taux de défaillance d’un facteur 1000 (3 décades). Enfin, l’effet de la température montre un taux de défaillance plus fort d’un facteur 6 à 90 °C et d’un facteur 24 à 150 °C. En jouant sur les dimensions « process » et sur les conditions de stress (température, endurance), le taux de défaillance de cellules mémoires impactées par le phénomène de read-disturb peut être réduit. Néanmoins, de telles modifications pouvant améliorer d’un côté les problèmes issus de perturbations de grille (read-disturb, programmingdisturb) pourraient desservir d’un autre côté certains autres aspects de performance et de fiabilité du point mémoire comme l’efficacité d’injection, la fenêtre de programmation, les courants de fuite de bit-line, le courant de consommation ou encore l’endurance de la cellule qu’il serait alors nécessaire de ré-évaluer. Ces différents aspects sont à l’étude dans le chapitre 3. Conclusion Dans ce chapitre, nous avons présenté la caractérisation et la modélisation du phénomène de read-disturb. Dans un premier temps, nous avons caractérisé ce phénomène en le mettant en 87 Chapitre 2 : Caractérisation et modélisation du phénomène de read-disturb évidence par stress électrique (gate stress) sur des plans mémoires complets (macrocell mémoire) et en étudiant l’influence de différentes contraintes (tension de stress, temps de stress, température, endurance, tension de lecture) sur le taux de défaillance des cellules mémoires afin d’en proposer un modèle analytique. Ce dernier reste, au premier ordre, un outil intéressant puisqu’il permet d’avoir une vision plutôt correcte de la criticité d’une technologie par rapport à la problématique du readdisturb. En revanche, il ne tient pas compte de certains paramètres physiques propres à la cellule mémoire (concentrations de dopants, épaisseurs d’oxyde, géométrie de la cellule, couplages capacitifs) qu’il serait intéressant d’intégrer au modèle. Dans un second temps, nous nous sommes intéressés au mécanisme physique responsable du phénomène de read-disturb : le SILC. La génération, les méthodes de caractérisation et les différentes approches existantes dans la littérature afin de modéliser ce courant de fuite non désiré ont été abordées. Nous avons notamment vu que le SILC était directement relié au phénomène d’effet tunnel par pièges (ETAP), qui nous a semblé être l’approche la plus adaptée pour sa modélisation. Dans un troisième temps, nous avons donc proposé un modèle physique permettant de répondre à la problématique du read-disturb et de modéliser le SILC. Il est basé sur une approche classique du transistor à grille flottante auquel nous avons implémenté un mode de conduction de courant tunnel élastique assisté par 1 piège. Nous avons introduit par la suite une dépendance en température sur la section de capture du piège suivant une loi d’Arrhenius qui nous a permis de calibrer le modèle pour des températures supérieures à 300K. Ce modèle permet également de simuler la rétention de charges du point mémoire et de reconstituer, en l’associant aux équations du modèle analytique, l’allure de la queue de distribution de cellules d’un plan mémoire soumises à des stress de grille (gate stress). Après une description de la procédure d’utilisation du modèle, nous avons étudié l’impact des variations de paramètres physiques (dopage du substrat, épaisseur d’oxyde, température), géométriques (dimensions de la cellule) et électriques (tension de stress, cyclage) sur le taux de défaillance de points mémoires afin de donner aux technologues, designers et ingénieurs process des moyens d’action afin de minimiser l’effet non désiré du read-disturb pendant la durée de vie du plan mémoire. Les axes de développement de ce modèle sont nombreux. En effet, ce modèle exploitant la technique de la cellule équivalente lors de l’extraction des mesures de gate stress, permet de modéliser le courant de SILC associé à une cellule mémoire qui n’existe pas physiquement dans le plan mémoire, considérée comme virtuelle. Les paramètres du piège de l’ETAP sont alors considérés comme moyennés. Il serait alors très intéressant d’automatiser la détermination des paramètres du piège de l’ETAP afin de pouvoir travailler sur quelques centaines de cellules individuelles réelles appartenant au plan mémoire, et ainsi, avoir une comparaison directe entre la modélisation du courant de SILC sur une cellule moyenne (en utilisant comme nous l’avons fait la technique de la cellule équivalente) et sur une population de cellules individuelles réelles. Concernant les perspectives d’évolution de ce modèle, il serait intéressant de ré-écrire les codes de calcul développés avec le logiciel Mathcad en langages de programmation tels le C ou C++ afin de l’intégrer à des simulateurs de type Spice ou encore dans un modèle compact. Cela en ferait un outil de simulation précieux pour évaluer et anticiper les éventuels problèmes de perturbations liés au plan mémoire sur les nœuds technologiques actuels et l’intégration de nouveaux dispositifs mémoires développés à STMicroelectronics. 88 Chapitre 3 : Fiabilité et performances de la cellule Flash : optimisations liées au procédé de fabrication et aux conditions électriques Chapitre 3 Fiabilité et performances de la cellule Flash : optimisations liées au procédé de fabrication et aux conditions électriques horizontal cut Std +20 keV +10 keV +30 keV Ce troisième chapitre est consacré à différentes études permettant de caractériser la fiabilité et les performances du point mémoire Flash. La description du flot de fabrication pour concevoir le point mémoire est présentée en début de chapitre. Dans une deuxième partie, une étude orientée process concernant l’impact de la recette de poly-réoxydation sur la fiabilité de l’oxyde tunnel est présentée. Les aspects performance et fiabilité seront étudiés dans une troisième partie en caractérisant l’influence des variations de l’énergie d’implantation du LDD et du dopage du canal sur la cellule. Enfin, la dernière partie, davantage axée sur les conditions électriques de fonctionnement que sur le procédé de fabrication, permet d’étudier l’impact des conditions de polarisations lors de l’opération de lecture ainsi que les effets de l’endurance et de la tension de drain lors de l’opération de programmation sur la consommation énergétique du point mémoire. 89 Chapitre 3 : Fiabilité et performances de la cellule Flash : optimisations liées au procédé de fabrication et aux conditions électriques Introduction ................................................................................................................... 91 III.1 Description du flot de fabrication CMOS 90nm avec mémoire Flash embarquée ....... 91 III.2 Etude de la fiabilité de l’oxyde tunnel liée à la recette de poly-réoxydation .............. 93 III.2.1 Contexte .................................................................................................................................. 93 III.2.2 Le rôle de l’étape de poly-réoxydation ................................................................................... 93 III.2.3 Notions de piégeage dans l’oxyde et à l’interface Si/Si02 ....................................................... 95 III.2.4 Impact de la recette de poly-réoxydation sur le piégeage de charges ................................... 97 III.2.4.1 Caractérisation "Stress à courant constant" ou CCS ........................................................ 97 III.2.4.2 Caractérisation "C(V) après stress CCS" ........................................................................... 99 III.2.5 Impact de la poly-réoxydation sur les faibles courants de fuite ........................................... 103 III.2.6 Conclusion ............................................................................................................................. 104 III.3 Effets de variations de l’énergie d’implantation des LDD et de dopage du canal sur la cellule mémoire Flash ....................................................................................................104 III.3.1 Contexte ................................................................................................................................ 104 III.3.2 Le rôle des implants LDD et du dopage du canal .................................................................. 105 III.3.3 Détails expérimentaux et méthodes de mesure ................................................................... 105 III.3.3.1 Structures de test et détails des variations « process » ................................................. 105 III.3.3.2 Méthodes de mesure liées à l’aspect consommation du point mémoire...................... 106 III.3.4 Effets de variations de l’énergie d’implantation des LDD et de la dose du dopage canal .... 107 III.3.4.1 Influence sur la fenêtre de programmation ................................................................... 107 III.3.4.2 Influence sur le courant de fuite de bit-line ................................................................... 110 III.3.4.3 Influence sur la dégradation en cyclage ......................................................................... 113 III.3.5 Discussion et conclusion........................................................................................................ 114 III.4 Effets des conditions de lecture, de la tension de drain et de l’endurance sur la consommation du point mémoire ..................................................................................116 III.4.1 Contexte ................................................................................................................................ 116 III.4.2 Caractérisation du courant de fuite de bit-line en mode lecture ......................................... 116 III.4.2.1 Effet de la tension de vérification de déplétion ............................................................. 116 III.4.3 Caractérisation de la consommation énergétique du point mémoire lors de sa programmation en fonction de l’endurance et de la tension de drain ........................................... 118 III.4.3.1 Impact de la tension de drain sur la fiabilité en endurance ........................................... 119 III.4.3.2 Impact de la tension de drain sur la consommation du point mémoire ........................ 121 III.4.3.3 Comportement de la consommation du point mémoire au cours du cyclage .............. 123 Conclusion .....................................................................................................................125 90 Chapitre 3 : Fiabilité et performances de la cellule Flash : optimisations liées au procédé de fabrication et aux conditions électriques Introduction La fiabilité et les performances attendues pour les cellules mémoires Flash sont deux enjeux majeurs dans le développement technologique de ce type de mémoire non volatile. Dans le but de réaliser des mémoires jouissant d’excellentes performances et de garantir les spécifications demandées par le client, il est donc particulièrement important de trouver des solutions d’optimisation, tant au niveau du procédé de fabrication qu’au niveau de la conception et des conditions électriques d’utilisation de la mémoire. Ce chapitre présente différentes études permettant de caractériser la fiabilité et les performances du point mémoire Flash. La première partie de ce chapitre est consacrée à la description du flot de fabrication pour concevoir la cellule mémoire Flash. Puis, dans une deuxième partie, nous présenterons une étude concernant l’impact de la recette de poly-réoxydation sur la fiabilité de l’oxyde tunnel. Dans une troisième partie, les aspects performance et fiabilité seront étudiés en caractérisant l’influence des variations de l’énergie d’implantation du LDD et du dopage du canal sur la consommation et la fiabilité de cellule mémoire. Des mesures de consommation d’énergie, de fuites de courant et de dégradation en endurance seront présentées et discutées. Enfin, la dernière partie, davantage axée sur les conditions électriques de fonctionnement que sur le procédé de fabrication, permettra d’étudier l’impact des conditions de polarisations lors de l’opération de lecture ainsi que les effets de l’endurance et de la tension de drain lors de l’opération de programmation sur la consommation énergétique du point mémoire. III.1 Description du flot de fabrication CMOS 90nm avec mémoire Flash embarquée La technologie que nous utilisons dans ce chapitre est la technologie CMOS 90nm de ST Microelectronics (Rousset) additionnée d’étapes de fabrication supplémentaires permettant l’intégration d’une mémoire de type Flash. Les transistors des circuits haute tension alimentant la partie mémoire sont des transistors HV (High Voltage). L’épaisseur importante de l’isolant de grille (140 Å) leur permet de supporter des tensions élevées (jusqu’à 9V). Le déroulement des étapes nécessaires à la réalisation du point mémoire et des différents transistors est présenté Figure 3.1. Les étapes indiquées en pointillés correspondent aux étapes sur lesquelles nous porterons notre attention dans ce chapitre. La première étape du procédé de fabrication est la définition des zones actives en réalisant les tranchées d’isolation (STI). Ensuite viennent les étapes de définition des caissons NVM et de croissance des oxydes tunnel et HV. Par la suite, on effectue le dépôt et la gravure du premier niveau de poly-silicium (appelé poly-silicium1, ou poly1) qui correspond à la grille flottante du point mémoire et à la grille du transistor HV. Puis le dépôt du diélectrique inter-poly ONO (Oxyde/Nitrure/Oxyde) est effectué (Figure 3.1a) juste avant les étapes de dépôt du second niveau de poly-silicium2 (poly2) et de la gravure de grille du point mémoire (grille de contrôle) (Figure 3.1b). 91 Chapitre 3 : Fiabilité et performances de la cellule Flash : optimisations liées au procédé de fabrication et aux conditions électriques Définition de la zone active et des tranchées d’isolation (STI) STI • • • • Définition des caissons pour cellule NVM Croissance des oxydes tunnel et HV Dépôt Poly-Silicium1 (Poly1) Gravure Poly1 (grille flottante et grille HV) Zone active (a) Dépôt de l’oxyde ONO Dépôt Poly-Silicium2 (Poly2) Gravure Grille Flash Implantation des LDD (HV/LV/point mémoire) (b) Poly-réoxydation (point mémoire) Définition des espaceurs Implantation Sources/Drains (HV/LV/point mémoire) Définition des contacts Réalisation des interconnections métalliques (c) Figure 3.1 : Description des principales étapes du procédé de fabrication des transistors et du point mémoire Dépôt de l’oxyde inter-polysilicium ONO (a) ; Gravure de l’empilement de grilles (b) ; Définition des espaceurs puis des contacts et interconnections métalliques (c) Après cela, l’étape de poly-réoxydation est réalisée sur l’empilement de grilles du point mémoire. Viennent ensuite les étapes d’implantations des LDD suivies des zones de sources et drains des différents transistors (HV et point mémoire). Le procédé de fabrication s’achève avec la définition des contacts et des interconnections métalliques, appelé BEOL (Back-End Of Line) (Figure 3.1c). Nous venons de décrire le flot de fabrication utilisé par STMicroelectronics (Rousset) pour la technologie 90nm. Par la suite, nous nous intéresserons à deux étapes particulières du procédé de fabrication : l’implantation des LDD et l’étape de poly-réoxydation qui seront étudiées plus en détail par la suite. Nous allons désormais nous focaliser sur la première étude réalisée qui concerne l’impact de la recette de poly-réoxydation sur la fiabilité de l’oxyde tunnel. 92 Chapitre 3 : Fiabilité et performances de la cellule Flash : optimisations liées au procédé de fabrication et aux conditions électriques III.2 Etude de la fiabilité de l’oxyde tunnel liée à la recette de poly-réoxydation III.2.1 Contexte Il est généralement connu que la qualité des oxydes est l’un des critères majeurs pour garantir la fiabilité des dispositifs mémoires à grille flottante. Les forts champs électriques mis en jeu lors des opérations de programmation et d’effacement peuvent conduire à la dégradation de la qualité de l’oxyde, causant des variations sur les principaux paramètres électriques (tension de seuil VT, transconductance gm, pente sous le seuil SS,…) et pouvant induire de forts courants de fuites voire le claquage de l’oxyde. Il devient donc primordial de bien comprendre les mécanismes de dégradation liés aux oxydes dont la qualité est très sensible aux différentes étapes du procédé de fabrication. Une des étapes importantes du procédé de fabrication d’un point mémoire Flash et qui concerne tout particulièrement l’oxyde tunnel est l’étape de poly-réoxydation. Elle consiste à effectuer un recuit à haute température dans le but d’oxyder les bords (côtés source et drain) du poly-silicium de la grille flottante. Le contexte de cette étude est de quantifier l’impact de cette étape de poly-réoxydation sur la fiabilité de l’oxyde tunnel, en comparant deux recettes « process ». III.2.2 Le rôle de l’étape de poly-réoxydation Description Lors de la gravure de l’empilement de grilles du point mémoire (grille de contrôle (Poly2) / isolant ONO / grille flottante (Poly1) / oxyde tunnel), il est possible que l’oxyde tunnel subisse quelques dégradations sur les bords (coins) au niveau des zones de source et drain qui peuvent impacter son intégrité et sa fiabilité, comme l’illustre schématiquement la Figure 3.2a. Il est donc nécessaire d’ajouter une étape technologique après la gravure de l’empilement et l’implantation des LDD, que l’on appelle poly-réoxydation et qui a pour objectifs : de réparer les éventuels dommages subis par l’oxyde d’arrondir les angles entre les zones actives et les tranchées d’isolation Cette étape de poly-réoxydation est effectuée à haute température, généralement entre 800 °C et 1200 °C dans une chambre d’oxydation (fours). La Figure 3.2b représente d’un point de vue schématique l’éventuelle réparation de défauts dans l’oxyde tunnel du au recuit thermique. La Figure 3.2c illustre l’empilement de grille après cette étape de poly-réoxydation, où les angles et bords de l’oxyde se retrouvent arrondis. 93 Chapitre 3 : Fiabilité et performances de la cellule Flash : optimisations liées au procédé de fabrication et aux conditions électriques (a) (b) (c) Figure 3.2 : Vue en coupe le long du canal des effets lors de l’étape poly-réoxydation : après gravure de l’empilement de grilles (a), pendant (b) et après (c) l’étape de réoxydation Les techniques d’oxydation existantes L’oxydation (ou la réoxydation) est un des points critiques à mettre en œuvre lors du procédé de fabrication. Il existe deux principales techniques d’oxydation dites sèches (dry) et humides (wet). La technique d’oxydation sèche permet d’avoir un oxyde de très grande qualité au détriment d’un temps assez long. Les avantages de cette technique sont un bon contrôle de la température et de la croissance ce qui permet une diminution des courants de fuite à travers l’oxyde. La technique humide permet d’avoir une croissance d’oxyde beaucoup plus rapide due à un budget thermique plus rapide [Cho '08], mais au détriment d’un oxyde de moins bonne qualité et avec de forts courants de fuite. Généralement, la technique employée par les usines de fabrication de semi-conducteurs consiste à faire croître l’oxyde dans un four sous atmosphère d’oxygène, parfois mélangée à de l’hydrogène ou de l’azote. Il existe également la technique d’oxydation « In-Situ Steam Generated », notée ISSG, qui requiert d’autres équipements [Kuppurao '00]. Le procédé de fabrication consiste à pulvériser les gaz d’oxygène, d’hydrogène ou d’azote sur des plaquettes de silicium chauffées non plus dans un four, mais sous des lampes U.V. Cela permet une meilleure homogénéité lors de l’élévation en température. Ce procédé fait partie de la famille « Rapid Thermal Process » et donne une oxydation plus uniforme et mieux répartie en bords de plaques due à un contrôle précis de la température durant l’oxydation. Ce procédé possède également une meilleure immunité aux courants de fuite. Les recettes de poly-réoxydation étudiées La première recette, nommée ISSG, est une oxydation humide interagissant avec des espèces chimiques (H2, N2, O2) à l’état gazeux. La deuxième recette, dite RTP, est une oxydation sèche. Les principales caractéristiques et différences entre les deux recettes sont décrites en Figure 3.3a. 94 Chapitre 3 : Fiabilité et performances de la cellule Flash : optimisations liées au procédé de fabrication et aux conditions électriques (a) (b) Figure 3.3 : Tableau de caractéristiques (a) et profil température/temps (b) des 2 recettes de poly-réoxydation étudiées Nous constatons que les deux recettes subissent un recuit à la même température (1025 °C), mais le fait que la recette RTP soit un procédé sec impose un temps de réoxydation plus important. Le budget thermique représenté en Figure 3.3 b, défini comme étant la cinétique en température, est donc presque deux fois plus important pour la recette RTP. Nous constatons que le procédé ISSG permet d’avoir un oxyde plus épais (53 Å) en un temps plus court que le procédé RTP. Cela est notamment intéressant pour améliorer l’aspect rétention, tout en veillant à ne pas dégrader le bilan thermique global. Notons que cette étape de poly-réoxydation effectuée juste après la gravure de l’empilement de grilles peut potentiellement impacter les caractéristiques des transistors faible tension (Low Voltage, LV) utilisés dans la circuiterie mémoire, du au fait de modifications de gradients de dopants au niveau des implants. III.2.3 Notions de piégeage dans l’oxyde et à l’interface Si/Si02 Avant de montrer les résultats électriques liés à la recette de poly-réoxydation, il est indispensable de décrire les principales notions sur le piégeage de charges dans un oxyde, ainsi que le formalisme de référence expliquant le comportement des pièges à l’interface. L’objectif d’unifier les terminologies à employer pour identifier les défauts dans l’empilement Si/SiO2 date de 1980 et fut l’œuvre de Bruce. E. Deal [Deal '80]. Cette terminologie fut complétée par D.M.Fleetwood en 1992 qui précisa l’existence de charges fixes situées tout près de l’interface, appelées « border traps » (charges fixes proches sur le schéma de la Figure 3.4) [Fleetwood '92]. Les défauts présents dans l’oxyde sont regroupés en quatre catégories principales, comme l’illustre la Figure 3.4. Figure 3.4 : Principaux défauts répertoriés dans l’oxyde [Deal '80] [Fleetwood '92] 95 Chapitre 3 : Fiabilité et performances de la cellule Flash : optimisations liées au procédé de fabrication et aux conditions électriques On y trouve : Les charges ioniques mobiles (Na+, K+) correspondant à toutes les contaminations ioniques. Les ions négatifs (anions) et les impuretés métalliques peuvent également contribuer à ces charges. Les charges fixes dans le volume de l’oxyde (QF) correspondant aux charges positives liées à des défauts de structure situés proche de l’interface Si/SiO2 (environ 3 nm). Cette quantité de charges apparaît lors des étapes du procédé de fabrication et dépend des caractéristiques d'oxydation. Les charges piégées dans l'oxyde (QOT) correspondant aux charges positives (ou négatives) introduites par les trous (ou électrons) piégés dans le volume de l'oxyde. Elles sont créées lors d'injection par contraintes électriques. Ces charges n’étant pas fixes (d’un point de vue position), elles peuvent être diffusées par recuit thermique. Les charges ou états d’interfaces (QINT) correspondant aux charges positives ou négatives introduites par des défauts structurels ou induits par l'oxydation. Elles peuvent également être introduites par des défauts causés par radiation ou par mécanismes de rupture de liaison, ou par des impuretés métalliques. Ces charges localisées à l'interface Si/SiO2 et contrairement aux charges fixes et aux charges piégées dans le volume de l'oxyde peuvent évoluer suivant le potentiel de surface. La plupart de ces charges sont neutralisées par un recuit sous atmosphère hydrogène à 450 °C, généralement appelé « passivation des liaisons pendantes » [Cartier '95], qui a lieu dans la suite du procédé de fabrication. Les charges piégées à l’interface font l’objet d’un formalisme particulier [Schroder '03] décrit par la Figure 3.5. L’occupation des pièges par des électrons ou des trous dépend de la position du niveau de Fermi EF à l’interface. Un piège d'interface situé en dessous du niveau de Fermi est rempli ou occupé (par un électron), alors qu’un état d’interface situé au-dessus du niveau de Fermi est vide ou inoccupé. Ces pièges peuvent être répartis suivant deux populations en fonction de leur position énergétique dans la bande interdite : Les pièges donneurs se situent dans la moitié inférieure du gap du silicium et ils interagissent principalement avec les trous de la bande de valence du silicium. Ces pièges sont chargés positivement (" + ") s’ils sont vides (d’électrons) et neutres (" 0 ") lorsqu’ils sont remplis. Les pièges accepteurs se situent dans la moitié supérieure du gap du silicium et ils interagissent principalement avec les électrons de la bande de conduction du silicium. Ces pièges sont chargés négativement (" - ") s’ils sont remplis (d’électrons) et neutres (" 0 ") lorsqu’ils sont vides. Nit : états d’interface EC EC Accepteurs “0” Donneurs “+” “0” Ei EF EV “-” “0” Ei EF EV (b) (a) Figure 3.5 : Illustration du formalisme des états d’interface en régime de bandes plates et d’inversion. 96 Chapitre 3 : Fiabilité et performances de la cellule Flash : optimisations liées au procédé de fabrication et aux conditions électriques III.2.4 Impact de la recette de poly-réoxydation sur le piégeage de charges III.2.4.1 Caractérisation "Stress à courant constant" ou CCS L’objectif de cette mesure est de dégrader des structures de capacités tunnel sous un stress contrôlé afin d’en modifier les caractéristiques électriques. L’évolution sous stress électrique de la caractéristique C(V) de la capacité va permettre de déterminer la quantité de charges fixes piégées dans l’isolant et à la densité de pièges d’interface. En général, on utilise des capacités de grande surface pour extraire les propriétés électriques de la capacité tunnel. C’est le cas ici où les mesures ont été réalisées sur des capacités tunnel ayant une surface de 2.10 3 µm² et une épaisseur d’oxyde tunnel de 10,6 nm. Il existe également différentes topologies de conception de capacités et deux d’entre elles ont été utilisées lors de cette étude (Figure 3.6), à savoir : La capacité tunnel dite « plane », réalisée par l’empilement d’une surface plane de poly- silicium1 (Poly1) sur une surface plane d’active. La capacité tunnel dite « inter-digitée » ou « périmétrique », réalisée par la superposition d’une surface plane de poly-silicium1 (Poly1) sur des doigts d’active, qui permet de prendre en compte les effets de bords. Poly-silicium (poly1) Active (a) (b) Figure 3.6 : Topologies de capacités tunnel : inter-digitée ou périmétrique (a) et plane (b) La mesure consiste à appliquer un stress constant aux bornes de la capacité tunnel et à mesurer l’évolution de la tension de grille en fonction du temps. Ceci a pour but d’évaluer le piégeage dans l’oxyde au niveau de l’électrode injectante (cathode) et le claquage de l’oxyde (charge au claquage QBD et temps au claquage tBD). Une densité de courant constante égale à JG = ± 0.1 A/cm² est appliquée sur la grille pour des polarités positives et négatives. Les résultats CCS présentés en Figure 3.7 montrent l’évolution de la tension de grille ΔVG (ΔVG(t) = VG(t) - VG(t0)) en fonction du temps de stress, sur une structure de capacité plane. 97 Chapitre 3 : Fiabilité et performances de la cellule Flash : optimisations liées au procédé de fabrication et aux conditions électriques ΔVG (V) 0.5 a) Densité de courant négative: JG = - 0.1 A/cm² 0.6 0.4 Piégeage de charges négatives 0.3 0.2 ISSG 0.1 0 Piégeage de charges négatives 1 Piégeage de charges positives 0 - 0.2 RTP 0.1 0.2 - 0.4 Temps de stress(s) 100 1000 ISSG RTP “Phénomène de retournement” 0.1 (a) b) Densité de courant positive: JG = + 0.1 A/cm² 0.4 ΔVG (V) 0.6 1 Temps de stress(s) 100 1000 (b) Figure 3.7 : Résultats CCS sous une densité de courant constant de polarité négative (a) et positive (b) Sous un tel stress électrique appliqué sur la grille, les charges (électrons ou trous) sont piégées dans l’oxyde au niveau de la cathode. Afin de maintenir constante la densité de courant, et donc le même champ électrique interne à travers l’oxyde, le potentiel de grille va évoluer. Ainsi, la tension VG va avoir tendance à diminuer lorsque des charges positives (trous) vont être piégées dans l’oxyde et à augmenter pour un piégeage de charges négatives (électrons). En suivant l’évolution du décalage de la tension de grille ΔVG, nous allons pouvoir déterminer le type de charges piégées à la cathode. La courbe présentée en Figure 3.7a pour une contrainte négative montre clairement un piégeage de charges négatives (du aux électrons), puisque ΔVG est majoritairement positif et croissant en fonction du temps de stress. Nous constatons que la génération et la création de pièges sont continues jusqu’au claquage de l’oxyde, intervenant environ après 200s. De plus, nous observons une différence significative entre les deux recettes de poly-réoxydation en termes de piégeage où la recette ISSG piège davantage de charges. Cette différence est nettement moins marquée après une contrainte positive (Figure 3.7b), mais la recette ISSG reste celle qui piège le plus. Nous remarquons qu’un piégeage de charges positives est présent pour des temps de stress faibles, et que le piégeage de charges négatives devient dominant après un temps de stress plus long. Ce phénomène, nommé « phénomène de retournement », intervient ici peu après 100 s de stress, et a été largement discuté dans la littérature [Itsumi '81] [Fazan '87] [Lai '81]. L’apparition de ce retournement signifie que non seulement des charges négatives sont générées durant le stress, mais que des charges positives sont générées au tout début du stress. La génération de charges positives est généralement attribuée à un piégeage de trous [Holland '84] [Ih-Chin '85] ou un dé-piégeage d’électrons [Nissan-Cohen '85] [Fazan '87] causé par un phénomène d’ionisation par impact intervenant à l’interface Si/Si02 [Di Maria '85]. Quant au piégeage de charges négatives, il peut être dû aussi bien à la génération de nouveaux pièges qu’à des pièges déjà existants dans l’oxyde, qui vont être sensibles à la capture d’électrons. Le piégeage de charges plus important pour la recette ISSG s’explique par le fait que cette dernière, à la différence de la recette RTP, contient l’espèce hydrogène. En effet, il a été montré que la présence d’atomes d’hydrogène lors du procédé d’oxydation est un point-clé de la création de pièges dans l’oxyde et à l’interface Si/SiO2 et a fait l’objet de nombreux travaux [Di Maria '93] [Park '98] [Mitani '01] [Sune '04]. Une des configurations possibles de l’hydrogène avec le volume du silicium et l’interface Si/Si02, nommée le pont hydrogène, a été identifiée comme étant responsable du mécanisme de courant induit par contraintes électriques (SILC) [Blöchl '99] [Rofan '91] [Pic '07]. Les défauts ainsi crées dans l’oxyde et à l’interface peuvent 98 Chapitre 3 : Fiabilité et performances de la cellule Flash : optimisations liées au procédé de fabrication et aux conditions électriques conduire à dégrader les paramètres électriques des composants (tension de seuil (Vt), transconductance (gm), pente sous le seuil (S.S)) et donc, les performances des dispositifs. Distribution cumulée de Weibull Distribution cumulée de Weibull Afin d’évaluer la qualité de l’oxyde en fonction de la recette « process » de poly-réoxydation, nous avons mesuré sur capacités planes et périmétriques les valeurs de charge au claquage QBD et de temps au claquage tBD, sous polarité de stress positive et négative. Les résultats de QBD et de tBD, représentés en distribution cumulée en échelle de Weibull, sont donnés respectivement en Figure 3.8 et 3.9. 99% Densité de courant négative: JG = - 0.1 A/cm² 63.2% 30% 20% ISSG plate RTP plate ISSG perim. RTP perim. 10% 5% 2% 1% 1 QBD (C/cm²) 10 30 99% Densité de courant positive: JG = + 0.1 A/cm² 63.2% 30% 20% ISSG plate RTP plate ISSG perim. RTP perim. 10% 5% 2% 1% 10 QBD (C/cm²) 37 (b) (a) 99% Distribution cumulée de Weibull Distribution cumulée de Weibull Figure 3.8 : Résultats CCS de charge au claquage pour une densité de courant constant de polarité négative (a) et positive (b) en échelle de Weibull JG = - 0.1 A/cm² 63.2% 30% 20% 10% 5% ISSG plate RTP plate ISSG perim. RTP perim. 2% 1% 13 100 tBD (s) 200 308 99% JG = + 0.1 A/cm² 63.2% 30% 20% 10% 5% ISSG plate RTP plate ISSG perim. RTP perim. 2% 1% 100 (a) 200 tBD (s) 300 410 (b) Figure 3.9 : Résultats CCS de temps au claquage pour une densité de courant constant de polarité négative (a) et positive (b) en échelle de Weibull Les résultats étant représentés par des droites, nous pouvons utiliser la loi de Weibull qui permet de déterminer la charge et le temps moyen au claquage en se référant au critère correspondant à 63.2 % de la population. Dans ce cas, on constate que quelle que soit la polarité (+/), la recette RTP possède une meilleure charge et un meilleur temps de claquage que la recette ISSG, et ce pour les deux topologies de capacités, démontrant ainsi une meilleure qualité intrinsèque de l’oxyde. III.2.4.2 Caractérisation "C(V) après stress CCS" L’intérêt principal est la possibilité de caractériser le type et la quantité de charges piégées dans l’oxyde. Pour cela, la mesure de la caractéristique C(V) d’une capacité tunnel plane est réalisée à 99 Chapitre 3 : Fiabilité et performances de la cellule Flash : optimisations liées au procédé de fabrication et aux conditions électriques l’aide d’un LCR mètre standard (type HP4284). Puis, un stress électrique à courant constant (ou densité constante, JG = -0.1 A/cm²), destiné à dégrader la structure en piégeant des charges dans l’oxyde, est appliqué sur la grille pendant un temps donné (100s). Nous remesurons à nouveau la caractéristique C(V) après stress ce qui nous permet de suivre son évolution, comme le montre la Figure 3.10. On peut noter trois points intéressants séparant les différents régimes de fonctionnement de la capacité, correspondant à trois régions de la courbe notées A, B et C : Région A : la tension de bandes plates VFB Ce point sépare le régime d’accumulation du régime de déplétion. Il correspond à des courbures de bandes nulles (ΨS = ΨG = 0) et une tension aux bornes de l’oxyde nulle VOX = 0V. La valeur de la capacité en ce point s’exprime selon l’équation (3.1) d’après des formules classiques de calcul de C(V) suivant [Sze '07] : 1 1 CFB C OX LD 0 . si.S (3.1) Où LD est la longueur de Debye (m) et S la surface de la capacité (m²) [Pic '07]. Capacité (pF) A C B VFB VMG VT Tension VG (V) Figure 3.10 : Caractéristique C(V) sur capacité tunnel pour les deux recettes de poly-réoxydation ISSG et RTP avant et après CCS (JG = - 0.1 A/cm² ; temps de stress = 100 s) Région B : la tension de Mid-Gap VMG Ce point sépare le régime de déplétion du régime d’inversion faible. Il correspond à une kB.T NSUB courbure de bandes dans le silicium égale à S B ln( ) où ni est la densité de porteurs q ni intrinsèque et vaut 1,45.1010 cm-3. En ce point, la capacité s’exprime selon (3.2) et (3.3) [Sze '07]. 1 1 1 CMG C OX CDEP 100 (3.2) Chapitre 3 : Fiabilité et performances de la cellule Flash : optimisations liées au procédé de fabrication et aux conditions électriques q. si. 0 .NSUB N k .T 2. B . ln( SUB ) q ni CDEP (3.3) Région C : la tension de seuil VT Ce point sépare le régime d’inversion faible du régime d’inversion forte. Au-delà de cette tension de seuil, la couche d’inversion du canal est totalement créée. Pour VG=VT, la courbure de bandes dans le silicium est égale à ΨS = 2.ΦB. La capacité en ce point s’exprime selon l’équation (3.4). 1 CT 1 C OX NSUB LD ni s i . 0 .S (3.4) En déterminant le décalage en tension à ces trois tensions caractéristiques de la courbe C(V), nous pouvons remonter à la densité de charges piégées dans le volume de l’oxyde (NOX) et à l’interface Si/Si02, avec NitA la densité d’états d’interface accepteurs et NitD la densité d’états d’interface donneurs. Dans la région B, lorsque VG = VMG, ce qui correspond à une courbure de bandes dans le silicium égale à φB (le niveau de Fermi EF vaut le niveau intrinsèque Ei), on observe uniquement l’influence des charges piégées dans le volume de l’oxyde. Tous les états d’interface sont neutres dans ce cas puisque les états de type accepteur sont vides (donc neutres) alors que les états de type donneur sont tous remplis par des électrons (donc neutres aussi), comme le montre le diagramme de bandes de la Figure 3.11a. Par ailleurs, le décalage de la caractéristique vers la gauche indique un piégeage de charges positives. poly-Si Si02 Si poly-Si EC + Accepteurs Ei Donneurs + E EV F + V =V NOX E G= E MG F I EF VMG EF VFB Etats d’interface tous neutres EF VT Si02 Si + + + + NOX NITD EC Accepteurs Donneurs EV (b) (a) poly-Si Si02 Si + + + NOX NITA - EC Accepteurs Donneurs EV Ei EF Figure 3.11 : Digramme de bandes pour les régions correspondant aux tensions de MidGap VMG (a), de bandes plates VFB (b) et de seuil VT (c) (c) 101 Ei EF Chapitre 3 : Fiabilité et performances de la cellule Flash : optimisations liées au procédé de fabrication et aux conditions électriques Dans la région A, correspondant au régime de bandes plates (VG=VFB), les états d’interface de type donneur sont vides (donc chargés positivement "+") et ceux de type accepteur sont vides (donc neutres) si l’on se réfère au formalisme décrit à la section III.2.3. Le décalage en tension de la courbe C(V) dans la région A nous informe sur le piégeage de charges comprenant la contribution de charges fixes dans le volume de l’oxyde (NOX) et d’états d’interface de type donneur (NitD) à l’interface Si/SiO2 (Figure 3.11b). De même, le décalage de la courbe vers la gauche indique un piégeage de charges positives. Dans la région C, nous observons l’influence des charges fixes piégées dans l’oxyde (NOX) et des états d’interface de type accepteur (NitA) puisque dans ce cas, en régime d’inversion, les états donneurs sont remplis (donc neutres) et les états accepteurs sont remplis aussi (donc chargés négativement "-") (Figure 3.11c). Cette fois-ci, le décalage de la courbe vers la droite indique un piégeage de charges négatives. À l’aide des équations (3.5), (3.6) et (3.7), nous pouvons alors calculer les densités de pièges NOX, NitA et NitD. q est la charge élémentaire de l’électron, Cox’ la capacité surfacique de l’oxyde déterminé en régime d’accumulation et ΔVFB, ΔVMG et ΔVT, sont respectivement le décalage en tension (avant et après stress) de la tension de bandes plates, la tension de Mid-gap et la tension de seuil. N OX C OX ' . VMG q NitD C OX ' .( VMG q NitA C OX ' .( VT q (3.5) VFB ) VMG ) (3.6) (3.7) Ces densités de charges calculées pour les deux recettes de poly-réoxydation sont reportées en Figure 3.12. Figure 3.12 : Densités de pièges calculées à partir de la caractéristique C(V) (exprimées en cm-²) Comme observé avec les résultats de stress à courant constant, la recette ISSG contenant l’espèce hydrogène a tendance à piéger davantage que la recette RTP. De plus, nous pouvons en 102 Chapitre 3 : Fiabilité et performances de la cellule Flash : optimisations liées au procédé de fabrication et aux conditions électriques déduire que les principales contributions au piégeage sont dues aux charges négatives (principalement les électrons) piégées dans les états d’interface de type accepteur (NitA) ainsi qu’aux charges positives piégées dans le volume de l’oxyde (NOX). III.2.5 Impact de la poly-réoxydation sur les faibles courants de fuite Nous avons ensuite étudié la fiabilité de l’oxyde au niveau des faibles courants de fuite sur une structure de CAST de cellules mémoires, dont la structure a été expliquée et détaillée au chapitre 1 (cf. section I.5.1.3). Pour qualifier la rétention de charges des cellules mémoires d’une CAST, nous étudions la dérive de la caractéristique ID(VG) de la CAST après stress électrique. La perte de charge d’une cellule se traduit par une dérive de sa tension de seuil VT. Notons que sur cette structure, l’étude en rétention n’a d’intérêt que lorsque la grille flottante est remplie d’électrons (état programmé pour une cellule Flash) puisque dans le cas contraire, la perte de charge des cellules induisant une hausse du VT, il serait alors impossible de distinguer l’apparition de cellules extrinsèques, masquées par la population de cellules. Après avoir programmé la CAST, nous avons appliqué un stress constant de -8V pendant 10 s sur la grille (gate stress) afin d’observer le décalage en VT au cours du stress. Représentées en Figure 3.13 sur une échelle de Weibull, les distributions cumulées montrent le décalage de la tension de seuil VT par rapport à sa valeur initiale (ΔVT(t) = VT(t) - VT(t0)), représentant l’image de la perte des charges de la grille flottante. En évaluant ce décalage à deux valeurs de courants de drain différents (ID = 10 nA et 100 µA), les comportements extrinsèques et intrinsèques des cellules de la population peuvent être étudiés. Comportement extrinsèque: ID = 10 nA Cumulated Weibull distribution Comportement intrinsèque: ID = 100 µA 99% 99% ISSG RTP ISSG RTP 63.2% 40% 63.2% 20% 10% 40% 20% 10 s 5% 10% 2% 1% 5% 10 s 10 s 10 s 2% 0.2% -0.05 -0.04 -0.03 -0.02 -0.01 0 -0.4 -0.3 -0.2 -0.1 0 ΔVT (V) ΔVT (V) Figure 3.13 : Résultats de gate stress (VCG =- 8V ; 10 s) mettant en évidence les pertes de charges des cellules intrinsèques (ID= 10 nA) et extrinsèques (ID=100 µA) de la CAST, pour les deux procédés de poly-réoxydation Nous observons de manière évidente un meilleur comportement pour la recette RTP, que ce soit au niveau des pertes de charge intrinsèques ou extrinsèques puisque la perte en ΔVT est moins importante, démontrant ainsi une meilleure immunité de la recette RTP aux faibles courants de fuite par rapport au procédé ISSG. 103 Chapitre 3 : Fiabilité et performances de la cellule Flash : optimisations liées au procédé de fabrication et aux conditions électriques III.2.6 Conclusion Cette étude a permis d’évaluer la fiabilité de l’oxyde tunnel au niveau du piégeage de charges et de mesure de faibles courants de fuites pour deux recettes de poly-réoxydation. Les tests de stress à courant constant ont montré une meilleure qualité intrinsèque de l’oxyde tunnel pour la recette RTP avec des résultats supérieurs en termes de charge et temps au claquage que la recette ISSG. De plus, les caractéristiques C(V) après stress ont permis d’étudier le piégeage de charges et ont démontré que la recette ISSG piégeait davantage. Nous avons montré que les principales contributions au piégeage étaient dues aux charges négatives piégées dans les états d’interface de type accepteur (NitA) et aux charges positives piégées dans le volume de l’oxyde (NOX). En effet, la présence d’atomes d’hydrogène dans la recette ISSG joue un rôle très important et est impliquée dans la plupart des défauts [Di Maria '93] [Park '98]. Son interaction avec le volume du silicium et avec l’interface Si/SiO2 peut engendrer plusieurs configurations possibles dont une, appelée le « pont hydrogène », qui a été identifiée comme étant responsable du courant de SILC [Blöchl '99] [Pic '07]. Les résultats que nous avons obtenus sur la topologie de capacité plane (ne prenant ainsi pas en considération les effets de bords) permettent de mettre en évidence que la recette de poly-réoxydation ne semble pas avoir un effet localisé sur les bords de l’oxyde tunnel (régions qui ont été ré-oxydées) mais a un impact plus global, modifiant ainsi les propriétés intrinsèques et la qualité de l’oxyde. Par ailleurs, un meilleur comportement vis-à-vis des faibles courants de fuite a également été démontré pour la recette RTP avec des mesures statistiques réalisées sur CAST [Just '12c]. III.3 Effets de variations de l’énergie d’implantation des LDD et de dopage du canal sur la cellule mémoire Flash III.3.1 Contexte Après avoir étudié l’impact de la recette de poly-réoxydation sur la fiabilité de l’oxyde tunnel, nous allons maintenant nous intéresser à la caractérisation du point mémoire, tant au niveau de ses performances que de sa fiabilité, en étudiant l’impact de paramètres process liés à deux étapes du flot de fabrication (étape d’implantation des LDD et du dopage du canal), sur la consommation énergétique du point mémoire et sa fiabilité en endurance. Ces deux aspects sont étudiés en évaluant le comportement électrique de la cellule mémoire qui dépend par exemple fortement du profil de dopage le long du canal (dopage du canal et des implants LDD). La Figure 3.15 montre les zones d’influences du dopage du canal et des implants LDD sur une cellule mémoire. ONO oxide Floating Gate Spacers Floating Gate Spacers ONO oxide Control Gate Spacers Spacers Control Gate Tunnel oxide Tunnel oxide LDD LDD LDD LDD Source Drain Source Drain Channel Doping Dose LDD implants (a) (b) Figure 3.14 : Schéma de la cellule Flash montrant les zones d’influence du dopage du canal (a) et des implants LDD (b) 104 Chapitre 3 : Fiabilité et performances de la cellule Flash : optimisations liées au procédé de fabrication et aux conditions électriques III.3.2 Le rôle des implants LDD et du dopage du canal Les implants LDD au niveau des zones de source et drain sont réalisés après la formation et la gravure de la grille conductrice (la grille de contrôle dans le cas d’une structure à grille flottante), comme l’illustre la Figure 3.15. Grille de contrôle Oxyde ONO Implant LDD Implant LDD Implant LDD Grille Grille flottante Oxyde tunnel Oxyde tunnel Source n+ Implant LDD Source Drain p n+ n+ Drain p n+ Substrat Substrat (a) (b) Figure 3.15 : Schéma de principe de la réalisation des implants LDD sur transistor MOS (a) et sur cellule mémoire (b) Dans le cas des transistors MOS, cette zone de dopage superficielle et faiblement dopée (car moins profonde que les implants Source/Drain) est utilisée pour diminuer le champ électrique latéral le long du canal afin de minimiser d’une part, la dégradation par porteurs chauds due à la génération de pièges et d’états d’interfaces dans l’oxyde tunnel et de réduire d’autre part, les courants de fuites au niveau de la jonction drain/substrat induits par le phénomène de GIDL (Gate Induced Leakage Current) [Lopez '04]. Dans le cas de la cellule mémoire Flash, les LDD sont implantés de manière à avoir la jonction la plus abrupte possible conduisant à un champ électrique latéral plus fort, et favorisant donc l’efficacité d’injection des porteurs dans la grille flottante. Les implants LDD sont définis par quatre paramètres : l’espèce mise en jeu, la dose, l’énergie et l’angle d’implantation (tilt). Une petite variation d’un de ces paramètres peut impacter fortement les caractéristiques électriques du transistor et de la cellule. Le dopage du canal est défini par des paramètres précis liés au procédé de fabrication tels que la dose, l’énergie et l’angle d’implantation. Les variations associées à ces paramètres peuvent influencer les paramètres électriques du transistor ou de la cellule mémoire, comme la tension de seuil Vt. III.3.3 Détails expérimentaux et méthodes de mesure III.3.3.1 Structures de test et détails des variations « process » Les caractérisations ont été menées sur deux structures élémentaires : la cellule mémoire et le transistor équivalent (dummy cell) (cf. section I.5.1.2), avec les dimensions technologiques suivantes : Epaisseur des oxydes tunnel et inter-polysilicium : tTUN = 9,8 nm ; tONO = 14,5 nm Largeur et longueur de la cellule : W = 0,09 µm ; L = 0,18 µm Concernant les variations d’énergie d’implantations des LDD, la dose de dopage du canal est fixée à la valeur standard et vaut 7.1013 cm-2. Inversement, lorsque l’étude porte sur les variations de 105 Chapitre 3 : Fiabilité et performances de la cellule Flash : optimisations liées au procédé de fabrication et aux conditions électriques la dose du dopage canal, l’énergie d’implantation des LDD est fixée à sa valeur standard (35 keV). En revanche, les valeurs de l’angle et de la dose d’implantation ne sont pas indiquées dans ce manuscrit pour des raisons de confidentialité. Tableau 3.1 : Tableau des variations sur l’énergie d’implantation des LDD et du dopage du canal Variations process de l’énergie d’implantation des LDD (la dose de dopage canal est standard : 7.1013 cm-2) Standard +10 +20 +30 +40 Energie d’implantation (keV) 35 45 55 65 75 Variations process de la dose de dopage canal (l’énergie d’implantation LDD est standard : 35 keV) Standard + 10 % + 18 % Dose de dopage canal (cm-2) 7.1013 7,75.1013 8,25.1013 III.3.3.2 Méthodes de mesure liées à l’aspect consommation du point mémoire Afin d’évaluer la consommation totale d’un plan mémoire lors d’une opération de programmation, il faut prendre en considération deux contributions principales. La première est la consommation du point mémoire (mesure du courant de drain) durant la phase de programmation, la seconde est la consommation statique correspondant au courant de fuite mesuré le long d’une bitline (bit-line leakage) à travers toutes les cellules mémoires non-sélectionnées de la bit-line. Mesure du courant de fuite de bit-line (mode écriture) Déjà abordé au chapitre 1 (cf. section I.3.3.4), la mesure de ce courant de fuite non désiré est réalisée sur le transistor équivalent (dummy cell). La tension de grille VG est polarisée à une tension négative de -3V correspondant à la valeur de tension de grille flottante d’une cellule lorsque celle-ci est dans l’état programmé autour de 8V. Cette condition de polarisation représente un pire cas pour ce type de mesure. La source est polarisée à 0V et la tension drain-bulk VDB est égale à 4.3V. Le courant de fuite de bit-line mesuré (noté IBLL) correspond à la somme des courants de drain traversant les 511 cellules appartenant à la même bit-line lorsqu’une cellule adressée est programmée (cf. chapitre 1 - Figure 1.17) Mesure du courant de drain lors de la programmation La mesure du courant de drain (noté IdSEL) pendant le signal de programmation a pu être réalisée grâce à la mise en place d’un protocole expérimental inspiré des travaux de [Esseni '99] [Esseni '00] et actualisé dans [Della Marca '11] [Della Marca '12]. Ce protocole particulier s’appuie sur un appareil de mesure avancé (Agilent B1500) équipé de modules spécifiques permettant de générer des pulses ultra-rapides et de mesurer dans le même temps leur réponse en courant. Ce type de mesure utilise la très courte période d’échantillonnage (10 ns) de l’appareil afin de mesurer dynamiquement le courant de drain pendant le signal de programmation. La mesure est réalisée directement sur cellule mémoire. L’opération de programmation étant réalisée par porteurs chauds, des pulses de programmation sont donc appliqués sur la grille et le drain tandis que la source et le substrat sont polarisés à 0V. Le protocole expérimental est présenté en Figure 3.16a tandis que l’allure des signaux de programmation (grille et drain) ainsi que la réponse du courant de drain mesuré (IdSEL) sont illustrées en Figure 3.16b. 106 Chapitre 3 : Fiabilité et performances de la cellule Flash : optimisations liées au procédé de fabrication et aux conditions électriques Pulse de grille VG VS Point mémoire VB VD ID ID mesuré pendant les pulses Pulse de drain (a) (b) Figure 3.16 : Setup expérimental de mesure dynamique du courant de drain (a) ; Allure des signaux de programmation (VG, VD) et mesure de IdSEL (b) Dans cet exemple, le signal de grille est un pulse constant à VG = 8 V d’une durée de 5 µs avec des temps de montée et de descente de 200 ns. Le signal de drain est constant et égal à VD = 4.2 V pendant toute la durée du signal de grille. La réponse du courant de drain IdSEL se manifeste par un pic de courant dès le début du pulse de grille (Figure 3.16b). Ce pic de courant doit être minimisé le plus possible afin de ne pas induire de perturbations sur les circuits haute tension délivrant en amont ces signaux de programmation (surconsommation, risque d’écroulement de la pompe de charge, etc). Nous avons donc volontairement choisi de ne pas faire débuter les 2 signaux de grille et de drain au même moment. En effet, le pulse de drain « englobe » le pulse de grille dans le but d’éviter un pic de courant supplémentaire parasite sur le courant de drain qui perturbe la mesure. De plus, le temps de montée du signal de grille a une influence directe sur la valeur maximale de ce pic de courant. Nous l’avons fixé à 200 ns qui est le temps le plus court que pouvait fournir l’appareil. A partir de la mesure du courant IdSEL, l’énergie de consommation EC durant le pulse de programmation est calculée en considérant la formule indiquée sur la Figure 3.16 b, correspondant à l’intégrale du courant ID multiplié par VD pendant la durée du signal. De cette manière, l’aspect consommation du point mémoire durant le signal de programmation sera évalué grâce à la mesure du courant de drain IdSEL (et du pic de courant) et le calcul de l’énergie de consommation EC. III.3.4 Effets de variations de l’énergie d’implantation des LDD et de la dose du dopage canal Dans cette partie, nous allons caractériser les effets de variations de l’énergie d’implantation des implants LDD et de la dose de dopage du canal et voir leur impact sur trois caractéristiques principales du point mémoire : la fenêtre de programmation, le courant de fuite de bit-line et la dégradation en cyclage. III.3.4.1 Influence sur la fenêtre de programmation Les mesures des tensions de seuil programmées (Vtp) et effacées (Vte) en fonction de l’énergie d’implantation des LDD, représentées en Figure 3.17a, ont été réalisées sur une certaine statistique de cellules (30 sites). Les barres d’erreurs sont représentées afin de prendre en compte les effets de variabilité lors des mesures. Les conditions expérimentales sont données en Figure 3.17b, à savoir : 107 Chapitre 3 : Fiabilité et performances de la cellule Flash : optimisations liées au procédé de fabrication et aux conditions électriques Programmation par porteurs chauds : VG=9V ; VD=4.3V ; VB=VS=0V ; durée du pulse = 1 µs. Effacement par Fowler-Nordheim : signal « rampe » appliqué sur la grille ; VG=0V à -18V, avec une pente de 5 kV/s suivi d’un plateau de 50 µs. Lecture de la tension de seuil Vt effectuée à courant constant ID = 10 µA, VD=0.7V.. VG = 9V Vtp 1 µs VD = 4.3V Vte Ecriture: VG=9V ; VD=4.3V durée du pulse = 1 µs Effacement: VG= -18V; Rampe : 5KV/s ; Plateau=50µs 50 µs VG = - 18V (a) (b) Figure 3.17 : Evolution des tensions de seuil programmées Vtp et effacées Vte du point mémoire en fonction de l’énergie d’implantation des LDD (a) ; Conditions de mesures et forme des signaux d’écriture/effacement (b) Nous constatons une diminution de Vtp (≈ -261 mV/10keV) alors que la tension Vte reste plutôt constante avec l’augmentation de l’énergie d’implantation (≈ -21 mV/10keV). Cette différence de comportement peut être expliquée en considérant les champs électriques latéral (ELAT) et vertical (EVERT) au niveau de la jonction drain/substrat, située entre le canal et la zone des implants LDD. En effet, il a été montré sur les transistors MOS que des zones faiblement dopées au niveau des implants source/drain ont pour but de réduire le champ électrique latéral en formant un dopage graduel au niveau de la jonction de drain proche du canal [Parke '92] [Rideau '04]. Cela a pour conséquence de diminuer l’effet des porteurs chauds du côté du drain et de minimiser l’efficacité de programmation [Nair '04] [Yimao '11]. Dans notre cas, l’étape d’implantation des implants LDD a été réalisée avec l’objectif de diminuer les courants de fuite de bit-line lors des phases de programmation. Cette dernière étant effectuée par porteurs chauds, elle met en œuvre les deux champs électriques ELAT et EVERT. L’opération d’effacement réalisée quant à elle par injection FowlerNordheim met seulement en jeu le champ électrique vertical EVERT (cf. section I.3.3.2). De ce fait, lorsque l’énergie d’implantation des LDD augmente, nous pouvons en déduire que la diminution de Vtp est due à la diminution de la contribution du champ électrique latéral ELAT par rapport au champ électrique total (résultante de EVERT +ELAT). Pour confirmer nos propos, des simulations numériques bidimensionnelles ont été réalisées en utilisant un outil de simulation TCAD (Technology Computer Aided Design) [Sentaurus '10]. Ce type de simulation permet de prendre en compte les effets 2D et les interactions qui peuvent avoir lieu dans les zones de dopages, et aussi d’avoir accès à certaines grandeurs physiques caractéristiques le long du canal comme la mobilité des porteurs, les valeurs de courbure de bande, les concentrations de dopages et les valeurs des champs électriques. La Figure 3.18, issue de simulations TCAD, représente les gradients de concentration de dopage au niveau des zones d’implantation des LDD et des zones de source/drain. Elle montre que lorsque l’énergie d’implantation augmente, une zone graduelle est observée entre le canal et l’implant LDD avec un dopage plus faible, conduisant à un 108 Chapitre 3 : Fiabilité et performances de la cellule Flash : optimisations liées au procédé de fabrication et aux conditions électriques champ latéral ELAT moins fort et donc une moins bonne efficacité de programmation. Nous montrerons par la suite (cf. section III.3.4.2) la diminution de ELAT en fonction de l’énergie d’implantation qui soutiendra cette hypothèse. Std +10KeV +20KeV +30KeV Figure 3.18 : Simulations TCAD montrant l’évolution de la forme d’implants et de la concentration de dopants en fonction de l’énergie d’implantation Ce même travail de caractérisation a été réalisé en faisant varier cette fois la dose de dopage du canal et en fixant l’énergie d’implantation LDD (cf. Tableau 3.1). L’évolution des tensions de seuil Vtp et Vte est donnée Figure 3.19a. Une augmentation similaire est observée pour les deux tensions de seuil en fonction de l’augmentation de la dose du dopage canal (≈ + 325 mV). Cela signifie que l’augmentation de la dose du dopage a pour conséquence un décalage global de la tension de seuil Vt, quel que soit l’état de la cellule. La fenêtre de programmation, correspondant à la différence Vtp - Vte, reste constante en fonction de la dose de dopage. Cependant, afin de pouvoir comparer la fenêtre de programmation avec les variations sur le LDD et nous conformer à ce qui se fait réellement au niveau d’un produit mémoire, nous devons ajuster l’opération d’effacement afin de nous situer, pour chaque mesure, au même niveau de VT effacé. Les fenêtres de programmation, normalisées par rapport à la valeur standard d’énergie ou de la dose, peuvent ainsi être comparées. Les résultats sont reportés en Figure 3.19 b et montrent deux effets opposés. Vtp +16% +25% Vte - 4% - 7% - 11% -15% (b) (a) Figure 3.19 : Evolution des tensions de seuil programmées Vtp et effacées Vte du point mémoire en fonction de la variation de dose de dopage du canal (a) ; Fenêtre de programmation normalisée par rapport à la valeur standard en fonction des variations LDD et de dopage canal (b) Alors que la fenêtre de programmation est plus grande en augmentant la dose de dopage du canal (en partant du même niveau de VT effacé), elle diminue lorsque l’énergie d’implantation des LDD 109 Chapitre 3 : Fiabilité et performances de la cellule Flash : optimisations liées au procédé de fabrication et aux conditions électriques augmente. Ainsi, il est primordial de bien ajuster ces deux paramètres process afin de trouver la meilleure fenêtre de programmation possible, sans toutefois impacter négativement d’autres caractéristiques électriques, comme l’endurance ou les courants de fuite, que nous allons évaluer dans ce qui suit. III.3.4.2 Influence sur le courant de fuite de bit-line Un autre point intéressant à évaluer en fonction de ces variations process est le courant de fuite de bit-line (en anglais Bit-line Leakage ou BLL) qui peut apparaitre sur un plan mémoire durant l’opération de programmation, dû au phénomène de GIDL [Nair '04]. Nous mesurons les caractéristiques ID(VDB) pour différentes énergies d’implantation LDD, comme le présente la Figure 3.20. Cette mesure doit être réalisée le plus rapidement possible (de l’ordre de la µs) car elle est dégradante lorsque VD atteint de fortes valeurs (conditions limites de programmation par porteurs chauds). Dans l’encart de la Figure 3.20 est représentée la valeur normalisée du courant de fuite de bit-line en fonction de l’énergie d’implantation, pour la tension VDB = 4.3V correspondant à la tension de drain utilisée lors de la programmation. Figure 3.20 : Caractéristique ID(VDB) en fonction de l’énergie d’implantation des LDD. Encart : Courant BLL en fonction de l’énergie d’implantation à VDB = 4.3V Nous observons une diminution du courant de fuite de bit-line lorsque l’énergie d’implantation augmente, due aux variations de dopage dans la région située entre le canal et la jonction drain/substrat, qui réduisent le champ électrique latéral ELAT le long du canal. Des simulations TCAD, montrant les effets de variation de dopage dans les régions faiblement dopées LDD, permettent de confirmer cette hypothèse. En réalisant une coupe horizontale le long du canal à une distance de 20nm en dessous de l’interface Si/SiO2, la forme des implants et le profil de dopage de l’espèce Arsenic présente dans les implants LDD peuvent être déterminés, comme le montre la Figure 3.21. 110 horizontal cut Std +20 keV Concentration de dopage (cm-3) Chapitre 3 : Fiabilité et performances de la cellule Flash : optimisations liées au procédé de fabrication et aux conditions électriques +10 keV +30 keV Source 1020 std + 10 KeV + 20 KeV + 30 KeV Drain Implants LDD 1019 Profil de dopage moins abrupte, plus graduel 1018 canal Position le long du canal (u.a) (b) (a) Figure 3.21 : Simulations TCAD montrant l’effet de l’énergie d’implantation sur la forme des implants LDD (a) et sur le profil de dopage (b) Il a été démontré que les gradients de dopants impactent le courant GIDL à travers le champ électrique latéral [Orlowski '89] [Touhami '01] [Rideau '04] [Rideau '10]. Dans notre cas, en comparant les profils de dopage pour les valeurs standard et +30 keV sur l’énergie d’implantation dans la région LDD/drain, nous observons un profil de dopage moins abrupt lorsque l’énergie d’implantation augmente, traduisant la présence d’un champ électrique latéral plus faible, et par conséquent un courant de fuite plus faible [Parke '92]. Nous confirmons ces observations par des simulations TCAD où les profils des champs électriques latéral (ELAT) et vertical (EVERT) sont donnés en fonction de l’énergie d’implantation le long du canal (Figure 3.22a et 3.22c). Champ électrique latéral (ELAT) std + 10 KeV + 20 KeV + 30 KeV horizontal cut Std +20 keV X (u.a) (a) Champ électrique vertical (EVERT) +10 keV +30 keV (b) std + 10 KeV + 20 KeV + 30 KeV Figure 3.22 : Simulations TCAD des variations du champ électrique total (ELAT+EVERT) (b) ; profils du champ électrique latéral (a) et vertical (c) en fonction de l’énergie d’implantation des LDD X (u.a) (c) 111 Chapitre 3 : Fiabilité et performances de la cellule Flash : optimisations liées au procédé de fabrication et aux conditions électriques Dans la région de recouvrement grille/drain, seule la composante ELAT diminue en fonction de l’énergie d’implantation, la composante EVERT restant constante. Les variations sur le champ électrique total (champ résultant des composantes ELAT et EVERT) le long du canal sont également données en Figure 3.22b. L’augmentation de l’énergie d’implantation des LDD a pour conséquence de réduire le champ électrique latéral (et donc le champ électrique total résultant), réduisant par conséquent le courant de fuite de bit-line. fuites 10.98 ICELL IBLL IJC IPT Id IBLL unsel IIjcJC IIptPT VDB(V) Fenêtre de programmation (u.a) % du courant consommé LDD standard : 35 keV Fenêtre de programmation IBLL (511 cellules non sel) Idsel (1 cellule sélectionnée) IBLL + Idsel std +18% std +10% std Variation de la dose de dopage Courant de fuite bitline(u.a) Courant de drain Idsel(prog) (u.a) Courant de drain (u.a) Ce dernier est composé de deux contributions principales : le courant de fuite de perçage ou de « punch-through » (IPT) correspondant au courant collecté au niveau de la source et le courant de fuite de la jonction drain/substrat (IJC) collecté au niveau du drain. Pour les mesures réalisées, les contributions IPT et IJC sont représentées sur la Figure 3.23a. Nous remarquons que la contribution du courant de percolation IPT est négligeable (3 ordres de grandeur plus faibles) par rapport au courant de fuite de jonction IJC, traduisant le fait que le courant de bit-line IBLL est principalement dû au courant de fuite de la jonction drain/substrat IJC. L’encart de la Figure 3.23a montre la contribution totale du courant consommé lorsque l’on programme un point mémoire. 89 % du courant total est dû au courant de drain de la cellule sélectionnée et programmée, et 11 % correspond au courant de fuite de la bit-line (équivalent à la somme des courants de drain des 511 bit-lines non sélectionnées). (b) (a) Figure 3.23 : Caractéristique ID(VDB) des courants IBLL, IJC et IPT et la contribution de ces courants de fuite par rapport au courant total consommé (encart) (a) ; Evolution de la fenêtre de programmation, du courant de fuite de bit-line et du courant de drain consommé pendant la programmation en fonction de la dose de dopage canal (en unité arbitraire) (b) Un travail de caractérisation similaire a été effectué en faisant varier cette fois-ci la dose de dopage du canal et en laissant l’énergie d’implantation LDD à sa valeur standard (35 keV). Des mesures de consommation supplémentaires évaluant le courant de drain pendant la programmation ont également été réalisées pour plusieurs doses de dopage de canal, en appliquant le protocole de mesure décrit en section III.3.3.2. Afin de pouvoir comparer les résultats, ces derniers ont été normalisés par rapport à la valeur de dose standard (7.1013 cm-2) et sont résumés en Figure 3.23 b et dans le Tableau 3.2. 112 Chapitre 3 : Fiabilité et performances de la cellule Flash : optimisations liées au procédé de fabrication et aux conditions électriques Tableau 3.2 : Gain/pertes (%) en fonction des variations de dose du dopage canal Fenêtre de programmation (%) Courant de fuite de bit-line IBLL (%) Courant de drain IdSEL (prog) (%) Std / / / Std + 10 % + 15 +8 - 22 Std + 18 % + 25 + 32 - 36 Les résultats reportés dans le Tableau 3.2 montrent qu’en augmentant de 10 % la valeur de dose de dopage du canal, des améliorations sont possibles sur la fenêtre de programmation (+15 % en considérant une programmation à partir du même niveau effacé) et sur le courant consommé durant l’opération de programmation (-22 %). En revanche, le point négatif de cette modification process est l’augmentation du courant de fuite de bit-line (+8 %). Etant donné que nous avons montré que 89 % du courant total consommé sur une bit-line durant la programmation correspond au courant de drain IdSEL, l’augmentation de 8 % sur le courant de bit-line peut être acceptée. Ces résultats seront discutés plus tard dans la section III.4.3 où nous tenterons de trouver le meilleur compromis possible entre performances et fiabilité de la cellule mémoire. III.3.4.3 Influence sur la dégradation en cyclage Après avoir caractérisé la fenêtre de programmation et la consommation de courant, nous nous sommes intéressés à l’aspect fiabilité en évaluant l’influence des variations de l’énergie d’implantation des LDD sur l’endurance, en cyclant une certaine statistique de cellules unitaires et en étudiant la fermeture de fenêtre. Les signaux de programmation et d’effacement sont les mêmes que ceux de la Figure 3.17b, les conditions de polarisation diffèrent légèrement comme suit : Programmation par porteurs chauds : VG=9V ; VD=4.2V ; VB=VS=0V ; durée du pulse = 4 µs. Effacement par Fowler-Nordheim : signal « rampe » appliqué sur le grille VG=0V à -19.5 V, avec une pente de 5 kV/s suivi d’un plateau de 50 µs. Lecture de la tension de seuil Vt effectuée à courant constant ID = 10 µA, VD=0.7V. Les caractéristiques de cyclage sont présentées sur la Figure 3.24a pour différentes énergies LDD. Après 100K cycles, lorsque l’énergie LDD augmente, une fenêtre de cyclage plus petite est observée. Nous remarquons également un effet plus important au niveau de la fermeture de fenêtre sur l’état programmé Vtp que sur l’état effacé Vte. Ce résultat semble surprenant dans la mesure où l’on ne s’attend pas forcément à avoir une fermeture de fenêtre plus importante en partant de niveaux programmés et effacés plus bas au début du cyclage. Nous retrouverons par la suite ce même effet de fermeture de fenêtre en cyclage dans la section III.4.3 en fonction de la polarisation de drain et nous tenterons de l’expliquer. 113 Chapitre 3 : Fiabilité et performances de la cellule Flash : optimisations liées au procédé de fabrication et aux conditions électriques (a) 15 % max degradation 15 % max degradation (c) (b) Figure 3.24 : Fenêtre de programmation en cyclage (a) et pourcentages de variation des tensions de seuil programmées (b) et effacées (c) en fonction du nombre de cycles et de l’énergie d’implantation LDD Les Figures 3.24b et 3.24c représentent respectivement les pourcentages de variation des tensions de seuil programmées Vtp et effacées Vte en fonction du nombre de cycles et des différentes énergies, traduisant l’effet de dégradation au cours du cyclage. Afin de garder une fenêtre de programmation supérieure à 5V après 100K cycles, nous définissons un critère de dégradation maximum de 15 % sur les états programmés et effacés. Nous constatons que seules les énergies d’implantation standard et à +10 keV respectent ce critère. III.3.5 Discussion et conclusion Il devient essentiel d’ajuster judicieusement l’énergie d’implantation des LDD dans le but de trouver le meilleur compromis possible entre la réduction du courant de fuite de bit-line, la diminution de la fenêtre de programmation et l’aspect de dégradation induite par le cyclage. Comme le montrent les données de la Figure 3.25, un bon compromis peut être trouvé en augmentant l’énergie de +10 keV par rapport à la valeur standard et en gardant fixe la dose de dopage canal. Ainsi, une diminution d’environ 51 % sur le courant de fuite de bit-line et une réduction de seulement 4 % sur la fenêtre de programmation sont des améliorations potentielles. De plus, en augmentant davantage l’énergie (+20 keV), nous pourrions atteindre jusqu’à 71 % de réduction sur le courant de fuite de bit-line mais au détriment d’une perte plus importante sur la fenêtre de programmation (-7 %). 114 - 4% - 7% - 11% - 51% - 71% 13 cm-2 Dose de dopage Standard standard : 7.10 CDD - 81% - 81% Courant de fuite bitline(u.a) Feneêtre de programmation (u.a) Chapitre 3 : Fiabilité et performances de la cellule Flash : optimisations liées au procédé de fabrication et aux conditions électriques Energie d’implantation LDD (keV) Figure 3.25 : Evolution de la fenêtre de programmation et du courant de fuite de bit-line en fonction de l’énergie d’implantation (dose de dopage standard : 7.1013 cm-2) En revanche, ces améliorations possibles n’ont pas d’influence sur la fiabilité en endurance puisque la fermeture de fenêtre en cyclage (Figure 3.24 b et 3.24c) est quasiment la même entre l’énergie d’implantation standard et à +10 keV. Avec une augmentation supérieure à +10 keV, la dégradation en cyclage dépasserait le critère défini (+15 % max de dégradation) pour les états programmés et effacés. En considérant cette fois-ci une augmentation de 10 % sur la dose de dopage du canal et en fixant l’énergie d’implantation des LDD (35 keV), nous obtenons les résultats suivants : Amélioration de la fenêtre de programmation (+15 %) (aspect positif) (en considérant une programmation à partir du même niveau effacé) Augmentation du courant de fuite de bit-line (+8 %) (négatif) Diminution du courant de drain consommé durant l’opération de programmation (- 22 %) (positif) Cette étude, dont les principaux résultats sont reportés dans [Just '12a] [Just '12b], a permis de mettre en évidence l’influence de paramètres du procédé de fabrication sur les performances et la fiabilité de la cellule mémoire Flash, en particulier les effets de variations de l’énergie d’implantation des LDD et de la dose de dopage du canal. Nous avons montré que les implants LDD et la dose de dopage modifiaient de manière significative les champs électriques présents au sein de la structure lors des opérations d’écriture et d’effacement. Nous avons également vu un effet sur la fermeture de la fenêtre de cyclage en fonction de l’énergie d’implantation du LDD. Nous tenterons d’expliquer cela dans la suite de ce manuscrit (cf. section III.4.3.1). Par ailleurs, nous avons également montré comment les paramètres « process » pouvaient être ajustés en jouant sur les valeurs de doses, afin d’améliorer la fenêtre de programmation, le courant de fuite de bit-line et le courant de drain durant l’opération de programmation, tout en veillant à respecter les spécifications définies sur la fiabilité en endurance. 115 Chapitre 3 : Fiabilité et performances de la cellule Flash : optimisations liées au procédé de fabrication et aux conditions électriques III.4 Effets des conditions de lecture, de la tension de drain et de l’endurance sur la consommation du point mémoire Après ces deux études orientées sur le procédé de fabrication, nous allons maintenant étudier l’aspect consommation du point mémoire, axé sur les conditions électriques de fonctionnement. III.4.1 Contexte Avec l’accroissement du nombre de dispositifs mobiles dans le monde, tant pour les applications grand public (smartphones, lecteurs multimédias, tablettes PC, pico-projecteurs, appareils photo numériques) que les applications spécifiques (automobile, militaire, spatial, médical), il est désormais indispensable d’être attentif à l’aspect consommation du point mémoire afin de le minimiser et de jouir ainsi de meilleures performances (autonomie, fréquence de fonctionnement). Nous nous sommes donc intéressés à l’aspect consommation du point mémoire à travers deux études. Nous présenterons dans un premier temps une étude visant la caractérisation du courant de fuite de bit-line lors de l’opération de lecture pour différentes tensions de vérification de déplétion et en fonction de contraintes d’endurance et de température. Puis, une deuxième étude permettra de quantifier et de montrer les effets de l’endurance et de la tension de drain sur le courant et l’énergie consommés par le point mémoire durant l’opération de programmation. III.4.2 Caractérisation du courant de fuite de bit-line en mode lecture Comme expliqué au chapitre 1, il existe au niveau d’une macrocell mémoire ou d’un produit mémoire Flash des tensions caractéristiques de référence ajustables grâce à des cellules de références (cf. section I.5.2.3). Le niveau de vérification de déplétion est implémenté pour détecter les éventuelles cellules dépletées (cellules sur-effacées) qui introduisent des perturbations en lecture puisque ces cellules, traversées par un faible courant de fuite, peuvent contribuer à augmenter le courant de fuite total de la bit-line. Pour remédier à ce problème, les cellules dépletées doivent être ramenées au-delà du niveau de vérification de déplétion (Depletion Verify), en utilisant une opération de soft-programmation. Plus le niveau de déplétion verify sera bas (faible VTH), plus il faudra ramener les cellules dépletées en ajustant l’opération de soft-programmation (polarisation plus forte, plus grand nombre de pulses). L’objectif de cette étude est de mesurer l’impact du niveau de vérification de déplétion sur le courant de fuite de bit-line, en fonction du cyclage et de la température. III.4.2.1 Effet de la tension de vérification de déplétion Tout d’abord, nous avons tracé la caractéristique Id(Vg) d’une cellule mémoire effacée en fonction du nombre de cycles d’écriture/effacement, comme le montre la Figure 3.26a. Chaque caractéristique Id(Vg) est ensuite normalisée par rapport à une tension de vérification de déplétion DV. Par exemple, pour un DV à 3.2V, on obtient la Figure 3.26b où, pour une tension Vg nulle, la valeur IOFF correspond au courant de fuite du point mémoire en mode lecture. Sur le dispositif mémoire étudié, le courant de lecture IdREAD est fixé à 10 µA et la tension nominale de vérification de déplétion (notée DV) est de 3.2V. 116 1E-3 1E-3 1E-5 1E-5 1E-7 1E-7 Id (V) Id (V) Chapitre 3 : Fiabilité et performances de la cellule Flash : optimisations liées au procédé de fabrication et aux conditions électriques 1E-9 1E-11 1E-9 1E-11 1E-13 1E-13 1E-15 1E-15 0 1 2 3 4 5 IdREAD = 10 µA 6 IOFF 3.2 V 0 2 1 3 4 5 Vgnorm (V) (a) (b) Figure 3.26 : Caractéristique Id(Vg) en fonction du cyclage (a) ; Normalisation de Id(Vg) par rapport à DV = 3.2V en fonction du cyclage (b) Vg (V) Courant de fuite IBLL (A) La normalisation des différentes caractéristiques est établie à l’aide de l’équation suivante : VgNORM = Vg – (VTH – DV) où VTH est la tension de seuil de la cellule lue à un courant fixe de 10 µA et DV la tension de vérification de déplétion (2.8V ; 3V ; 3.2V). Nous considérons une bit-line comprenant 512 cellules mémoires et définissions IBLL comme le courant de fuite total sur la bit-line (IBLL = IOFF x 512). Le même raisonnement est ensuite appliqué pour les trois critères de DV et l’évolution de IBLL peut alors être déterminée en fonction du nombre de cycles et de la température. Les résultats moyennés sur une statistique de 5 cellules sont donnés Figure 3.27. Une différence de l’ordre de 2 décades est observée entre 25 °C et 125 °C pour l’état vierge, quelle que soit la tension de vérification de déplétion. Après 100K cycles, cette différence devient plus importante (entre 2.5 et 3 décades) en fonction de la tension de vérification. 1E-5 DV = 2.8 V DV = 3 V DV = 3.2 V 1E-6 1E-7 1E-8 125ºC 1E-9 25ºC 1E-10 1E-11 1E-12 1E00 100 Kc Vierge 1E01 1E02 1E03 1E04 1E05 1E06 Nb de cycles Figure 3.27 : Evolution du courant de fuite total de la bit-line IBLL en fonction du cyclage et de la température pour 3 niveaux de tension de vérification de déplétion (DV) En observant le courant de fuite IBLL à 125 °C, nous remarquons qu’en souhaitant diminuer le niveau de tension de déplétion de 3.2V à 2.8V le courant de fuite est plus fort d’environ1.5 décades pour l’état vierge et 1 décade après 100K cycles. Dans ce dernier cas, le courant de fuite est relativement fort dépassant même 1 µA et va perturber l’opération de lecture (surconsommation en 117 Chapitre 3 : Fiabilité et performances de la cellule Flash : optimisations liées au procédé de fabrication et aux conditions électriques mode lecture, lecture erronée de la tension de seuil VTH). L’augmentation progressive du courant de fuite de bit-line en fonction du nombre de cycles est due aux défauts piégés dans l’oxyde tunnel au cours du cyclage qui vont dégrader le point mémoire et modifier (entre autres) la caractéristique Id(Vg). Cette dernière repose sur deux indicateurs importants, la pente sous le seuil (S.S) et le gain de transconductance (gm), qui vont être dégradés au cours du cyclage, comme l’illustre la Figure 3.28 (Id(Vg) normalisé par rapport à 3.2V). La pente sous le seuil ainsi que le gain diminuent lorsque le nombre de cycles augmente. Il en résulte alors une augmentation du courant de fuite IOFF du point mémoire et par conséquent, du courant total de bit-line IBLL. Ainsi, il est primordial de choisir correctement la tension de vérification de déplétion lors de la qualification technologique d’un produit mémoire, en particulier un produit destiné à fonctionner en température (85 °C - 150 °C)), afin de limiter les fuites de courant des cellules dépletées et éviter des perturbations en lecture. Notons également qu’une solution pour limiter les fuites de courant sur les cellules dépletées est d’appliquer lors l’opération de lecture une tension de word-line négative (-2V à -4V) sur les cellules non sélectionnées pour bloquer ces fuites indésirables. Mais cette solution est contraignante car elle nécessite d’avoir accès à une tension négative (pompe de charge supplémentaire pour une génération ou circuit diviseur pour une transformation de tension) et une circuiterie périphérique dédiée à ce mode de fonctionnement. Dégradation du gain gm Dégradation de la pente sous le seuil (b) (a) Figure 3.28 : Caractéristiques Id(Vg) normalisées pour DV = 3.2V montrant les dégradations au cours du cyclage de la pente sous le seuil (a) et du gain de transconductance (b) Après avoir caractérisé le courant de fuite de bit-line en mode lecture selon plusieurs conditions d’utilisation (critère de depletion verify, courant de lecture, température et endurance), nous allons présenter dans la suite de ce manuscrit une étude visant à caractériser le courant et l’énergie consommés du point mémoire durant l’opération de programmation et l’impact de cycles répétés d’écriture-effacement sur cette consommation. III.4.3 Caractérisation de la consommation énergétique du point mémoire lors de sa programmation en fonction de l’endurance et de la tension de drain Afin d’étudier l’effet de l’endurance sur la consommation énergétique du point mémoire, nous évaluerons trois paramètres électriques : la fenêtre de programmation (notée PW pour Programming 118 Chapitre 3 : Fiabilité et performances de la cellule Flash : optimisations liées au procédé de fabrication et aux conditions électriques Window), l’énergie de consommation (notée Ec) et le pic de courant de drain (noté IdMAX), durant le pulse de programmation, sur cellules vierges et cyclées. Le cyclage sera réalisé avec différentes tensions de drain lors de la phase de programmation : VD = 3.8 V, 4.2 V (tension nominale) et 4.6 V afin de voir leur influence sur la fenêtre de programmation. Avant de réaliser la mesure et afin de pouvoir comparer correctement nos résultats, toutes les cellules sont effacées à la même valeur de tension VtER ≈ 2 V. III.4.3.1 Impact de la tension de drain sur la fiabilité en endurance Représentée en Figure 3.29a, la caractéristique d’endurance montre une fermeture de fenêtre plus importante pour une polarisation de drain VD plus faible (3.8V versus 4.6V). Cet effet de fermeture de fenêtre en cyclage a déjà été observée précédemment (cf. section III.3.4.3) lorsque nous faisions varier l’énergie d’implantation des LDD. En effet, lorsque l’énergie d’implantation était plus importante, les gradients de dopants au niveau de la jonction drain-bulk étaient modifiés (profil de dopage de la jonction moins abrupte) conduisant à un champ électrique latéral ELAT plus faible. Nous retrouvons ce même cas de figure pour la tension de drain où avec une tension VD moins forte, le champ électrique latéral ELAT le long du canal est également moins fort. VD (b) (a) Figure 3.29 : Fenêtre de cyclage (en unité arbitraire) pour différentes tensions de drain (a) ; Dégradation normalisée des états programmés Vtp (b) et effacés Vte (c) Programmation : CHE : VG = 8V; VS = VB = 0V; durée du pulse = 4 µs Effacement : FN : VG = -18V (5 KV/s rampe + plateau de 50 µs) ; VS = VB = VS = 0V; Lecture : Vt lu à Id = 10 µA ; VD=0.7V (c) Nous observons un effet plus important au niveau de la fermeture de fenêtre sur l’état programmé Vtp (Figure 3.29 b) que sur l’état effacé Vte (Figure 3.29c). Cela signifie que la dégradation de l’état programmé dépend dans ce cas directement de la programmation par porteurs chauds puisqu’elle met en jeu les deux contributions des champs électriques (ELAT et EVERT) alors que l’effacement, réalisé lui par Fowler-Nordheim, met seulement en jeu le champ vertical aux bornes de 119 Chapitre 3 : Fiabilité et performances de la cellule Flash : optimisations liées au procédé de fabrication et aux conditions électriques l’oxyde tunnel. Nous allons tenter de donner une explication cet effet de fenêtre de programmation en cyclage en fonction du VD. Lorsque la tension de drain est plus élevée, le champ électrique latéral ELAT situé dans le canal entre source et drain est plus fort. Sous l’influence de ce champ latéral, les électrons sont alors fortement accélérés, favorisant l’injection de porteurs chauds dans la grille flottante. Cela conduit à une meilleure efficacité de programmation et par conséquent à une fenêtre de programmation plus grande à t0. A partir de la cinétique de programmation, nous avons calculé et tracé les cinétiques (évolution d’une grandeur en fonction du temps) du potentiel de grille flottante VFG et du champ électrique vertical EVERT à l’aide des équations (3.8) et (3.9) : VFG D VD E VERT Q FG CT G VCG (3.8) VFG VB tTUN (3.9) Vt EVERT 3.8V 4.6V Champ électrique vertical (u.a) Tension de seuil Vt (u.a) Où αD et αG sont les coefficients de couplage du drain et de la grille, VCG et VD sont les tensions de la grille de contrôle et de drain durant la programmation, QFG est la charge injectée dans la grille flottante et CT représente la capacité totale du modèle capacitif de la cellule Flash. Le champ électrique vertical EVERT peut alors être calculé en utilisant (3.9), où tTUN est l’épaisseur de l’oxyde tunnel. Sur la Figure 3.30 sont présentées les cinétiques de programmation (évolution de la tension de seuil Vt) et du champ électrique vertical EVERT en fonction du temps, pour les deux conditions extrêmes de VD, 3.8V et 4.6V. Temps (µs) Figure 3.30 : Cinétique de programmation (évolution du Vt) et du champ électrique vertical EVERT en fonction de la tension de drain Nous observons clairement que sur la mesure à VD=3.8V, le champ électrique vertical a une amplitude plus grande qu’à VD=4.6V et décroit au cours du temps de programmation. À VD=4.6V, le champ électrique latéral ELAT étant plus fort, l’injection de porteurs dans la grille flottante est favorisée (efficacité d’injection plus grande). L’explication que nous formulons est qu’en favorisant la programmation avec un VD plus fort (VD=4.6V), le champ électrique vertical EVERT diminue au cours du temps de programmation en conservant une amplitude plus faible qu’à VD = 3.8V (environ - 18 %). De 120 Chapitre 3 : Fiabilité et performances de la cellule Flash : optimisations liées au procédé de fabrication et aux conditions électriques ce fait, on peut penser que le stress que subit l’oxyde tunnel pendant le signal de programmation est moins important, et la fenêtre en cyclage se ferme moins (moins de dégradation), ce qui se vérifie sur l’état programmé (cf. Figure 3.29 b). III.4.3.2 Impact de la tension de drain sur la consommation du point mémoire Nous avons précédemment détaillé en section III.3.3.2 le setup expérimental, les conditions de programmation et la méthode de mesure nous permettant de réaliser la mesure dynamique du courant de drain durant les signaux de programmation appliqués sur la grille et le drain. Les caractéristiques des signaux utilisés pour le cyclage ainsi que les résultats de mesure du courant de drain sur cellules vierges sont représentés Figure 3.31. VG = 8V 4 µs VD = 4.2V Ecriture: VG=8V ; VD=4.2V(std) durée du pulse = 4 us Effacement: VG= -18V; Rampe : 5KV/s ; Plateau=50µs 50 µs - 18V (a) (b) Figure 3.31 : Signaux utilisés lors du cyclage (a) ; Mesure dynamique du courant de drain durant le pulse de programmation pour différentes polarisations de drain (b) Nous observons que le pic de courant atteint une valeur proche de 133 µA pour les trois tensions de drain. En revanche, on remarque que puisque le courant est plus fort pour VD = 4.6 V que pour 3.8 V durant la durée du pulse, l’énergie consommée Ec calculée sera également plus importante pour un plus fort VD. Les résultats de mesure de consommation consignés dans le Tableau 3.3 récapitulent les valeurs du pic de courant (IdMAX), de l’énergie consommée (Ec) et de la fenêtre de programmation (PW) sur cellules vierges et cyclées en fonction des polarisations de drain utilisées lors du cyclage. Pour chaque VD, la différence obtenue entre cellule vierge et cyclée est également indiquée en pourcentage. La Figure 3.32 montre graphiquement ces résultats en échelle normalisée. Tableau 3.3 : Tableau récapitulatif des données de consommation en fonction du VD Pic de courant IdMAX (µA) Energie consommée Ec (nJ) Fenêtre de prog. PW (V) VD (V) Cellule vierge Cellule cyclée (100Kc) Cellule vierge Cellule cyclée (100Kc) Cellule vierge Cellule cyclée (100Kc) 3.8 131 157 (+19%) 1.08 1.70 (+58%) 4.97 3.79 (-24%) 4.2 129 159 (+23%) 1.30 1.84 (+42%) 5.30 4.21 (-21%) 4.6 138 164 (+19%) 1.59 1.86 (+17%) 5.48 5.44 (-1%) 121 + 17% + 58% +48% Fenêtre de programmation (V) cycleé Tension de drain (V) vierge - 24% cyclée cyclée vierge + 23% Courant de drain (u.a) Energie consommée (u.a) Chapitre 3 : Fiabilité et performances de la cellule Flash : optimisations liées au procédé de fabrication et aux conditions électriques Tension de drain (V) (a) (b) Figure 3.32 : Mesure de l’énergie consommée calculée durant le pulse de programmation (a) et fenêtre de programmation et pic de courant de drain (b) sur cellules vierges et cyclées (100Kc) pour différentes polarisations de drain Sur cellule vierge, l’énergie consommée augmente en fonction de la tension de drain : + 48 % entre VD = 3.8V et 4.6V. Cet effet d’augmentation de l’énergie consommée en fonction de la tension de drain a déjà été observé dans [Della Marca '12] où une tension de drain optimale avait pu être trouvée pour minimiser l’énergie de consommation tout en gardant une fenêtre de programmation convenable. De plus, la variation au niveau du pic de courant est relativement faible en fonction du VD .La fenêtre de programmation, normalisée par rapport à la tension de drain à 4.6V, subit une légère diminution (≈ -10 %) lorsque VD passe de 4.6V à 3.8V. Sur cellule cyclée (100Kc), les mesures de courant sont effectuées dans les mêmes conditions en veillant à effacer la cellule à la même tension de seuil autour de 2V. On ne retrouve plus l’effet d’augmentation de l’énergie avec le VD que l’on voyait sur cellule vierge. L’énergie consommée est quasi constante en fonction du VD. Toutefois, nous observons une augmentation de l’énergie consommée durant le pulse de programmation d’environ 58 % pour VD = 3.8V et 17 % pour VD = 4.6V. En raison de la présence de défauts piégés dans l’oxyde tunnel durant les cycles d’écriture/effacement, il devient plus difficile d’injecter les électrons dans la grille flottante et de programmer la cellule. De ce fait, le courant de drain devient plus important passant d’environ 130 µA à 160 µA (≈ +20 % sur le courant maximal quelle que soit la polarisation de VD, et la fenêtre de programmation est plus petite (≈ -21 % pour VD = 4.2V et -24 % pour VD = 3.8V). Ainsi, il est intéressant de voir que pour un produit mémoire qui requiert une faible consommation d’énergie et des spécifications plutôt relâchées au niveau de l’endurance, l’énergie consommée durant l’opération de programmation peut être réduite en jouant sur la tension de drain VD. La tension de drain standard utilisée pour la technologie 90nm testée est de 4.2V. Nous avons montré qu’en choisissant une tension de drain plus faible (3.8V au lieu de 4.2V), il était possible de réduire l’énergie consommée (environ 20 %) tout en gardant environ la même valeur de courant maximale en début de pulse (pic) et une fenêtre de programmation légèrement plus faible (≈ - 6 %). 122 Chapitre 3 : Fiabilité et performances de la cellule Flash : optimisations liées au procédé de fabrication et aux conditions électriques III.4.3.3 Comportement de la consommation du point mémoire au cours du cyclage Après avoir étudié la consommation énergétique du point mémoire pour différentes tensions de drain utilisées lors du cyclage, nous allons désormais étudier son comportement au cours du cyclage avec une polarisation de drain VD fixée à 4.2V. Les mesures ont été réalisées sur cellule mémoire unitaire en suivant le protocole suivant : à chaque étape de cyclage (1K, 10K,…, 100K cycles), nous avons réalisé une mesure dynamique du courant de drain et une mesure de la cinétique de programmation (évolution de la tension de seuil Vt dans le temps). Chacune des deux mesures débute en veillant à avoir la même tension de seuil effacée initiale à 2V. La mesure de cinétique de programmation est effectuée en découpant le pulse de programmation standard de 4 µs en minipulses de 100 ns de largeur de plateau et 70 ns de temps de montée/descente et en mesurant la tension de seuil de la cellule entre chaque mini-pulse. Les cinétiques de programmation à chaque étape de cyclage sont représentées en Figure 3.33a. Même si la durée du pulse de programmation est de 4 µs, nous nous sommes limités dans le cas de la cinétique à 1 µs puisqu’on l’on observe un effet de saturation en fonction du temps. En effet, nous observons que la programmation, due à l’injection de porteurs chauds dans la grille flottante, s’effectue principalement dès les premiers pulses atteignant près de 83 % de la fenêtre de programmation finale après le 1er pulse et 88 % après le 2ème pulse. Ainsi, l’efficacité d’injection est principalement contenue en tout début de pulse. Elle est atténuée ensuite en fonction du nombre de cycles puisqu’ il devient de plus en plus difficile de programmer la cellule due à la dégradation et aux défauts crées dans l’oxyde tunnel lors du cyclage. De plus, nous observons un autre effet de saturation en fonction du nombre de cycles. En effet, alors qu’un écart significatif est relevé entre cellule vierge et après 10K cycles, la cinétique de programmation est beaucoup moins impactée entre 30K et 100K cycles. Courant de drain (µA) Nb de cycles VG (V) Tension de seuil (V) VtPG Nb de cycles VG = 8V VD = 4.2V VtER 0 Temps (µs) 1 2 3 4 5 Temps (µs) (a) (b) Figure 3.33 : Cinétique de programmation en fonction du nombre de cycles (a) ; Mesure dynamique du courant de drain durant le pulse de programmation en fonction du nombre de cycles (b) Nous retrouvons cet effet de saturation en fonction du nombre de cycles sur la Figure 3.33 b où est représentée la réponse du courant de drain durant le pulse de programmation. Précisons que le bruit observable sur la mesure est probablement lié au calibre du courant choisi sur l’appareil. Bien que le pic de courant (et par conséquent l’énergie consommée) ait tendance à augmenter en fonction du nombre de cycles, ce dernier commence à saturer à partir de 30K cycles (comme observé 123 Chapitre 3 : Fiabilité et performances de la cellule Flash : optimisations liées au procédé de fabrication et aux conditions électriques sur la cinétique). Les résultats de mesure de consommation consignés dans le Tableau 3.4 récapitulent les valeurs du pic de courant (IdMAX), de l’énergie consommée (Ec) et de la fenêtre de programmation (PW) de la cellule mémoire en fonction du nombre de cycles. Tableau 3.4 : Tableau récapitulatif des données de consommation en fonction du cyclage Nombre de cycles Vierge 1K 10K 30K 70K 100K VtER (V) 2 2 2 2 2 2 VtPG 7.6 7.6 7.3 7.0 6.7 6.6 PW (V) 5.6 5.6 5.3 5 4.7 4.6 IdMAX (µA) 123 135 150 159 160 160 Ec (nJ) 1.26 1.26 1.48 1.60 1.71 1.73 Δ IdMAX (%) / 9.8 22 29.3 30.1 30.1 Δ Ec (%) / 0 17.5 27.0 35.7 37.3 Nous constatons que la valeur du pic de courant arrive à saturation autour de 160 µA à partir de 30K cycles. L’énergie consommée continue d’augmenter en fonction du nombre de cycles selon une loi logarithmique. Pour donner un ordre de grandeur, nous montrons qu’après 100K cycles d’écriture/effacement, le pic de courant augmente d’environ 30 % et l’énergie consommée d’environ 37 % lors de l’opération de programmation, comme le montre la Figure 3.34. Figure 3.34 : Augmentation de l’énergie consommée et du pic du courant de drain durant l’opération de programmation en fonction du nombre de cycles d’écriture/effacement. Dans cette étude, nous avons montré que l’énergie consommée durant l’opération de programmation évoluait proportionnellement en fonction de la dégradation de la cellule selon une loi en logarithme du nombre de cycles. Ces derniers résultats expérimentaux ont été réalisés sur cellule unitaire. Il aurait été intéressant d’automatiser toutes ces mesures et de réaliser ce travail sur un nombre de cellules plus important afin d’affiner nos résultats. Bien que coûteuses en temps, ces mesures où sont alternées cinétiques de programmation, endurance de la cellule et mesures du courant de consommation sont toutefois très intéressantes car elles permettent d’avoir une vision de l’énergie consommée lors de l’opération de programmation au cours du cyclage. En effet, les 124 Chapitre 3 : Fiabilité et performances de la cellule Flash : optimisations liées au procédé de fabrication et aux conditions électriques dispositifs mémoires adressés sur le marché de la faible consommation d’énergie (mémoires embarquées dans les appareils électroniques portables) sont généralement garantis pour tenir des spécifications de consommation au début de la vie d’un produit et en fonction de ses modes de fonctionnement (normal, standby, low power). Dans ce contexte, l’étude menée dans ce chapitre a permis d’adresser la problématique qui est l’évolution du courant et de l’énergie consommée au cours du cyclage. Conclusion Au cours de ce chapitre, nous avons présenté différentes études permettant de caractériser la fiabilité et les performances du point mémoire Flash. Dans un premier temps, nous avons décrit les différentes étapes du flot de fabrication CMOS 90 nm utilisé à ST Microelectronics (Rousset) pour réaliser le point mémoire. Une première étude liée au procédé de fabrication a permis d’évaluer la fiabilité de l’oxyde tunnel au niveau du piégeage de charges et des faibles fuites de courant, à travers deux recettes de poly-réoxydation. Les résultats obtenus ont montré un meilleur comportement de la recette RTP que la recette ISSG, tant au niveau du piégeage de charges que des faibles courants de fuite. Ils ont également mis en évidence que la recette de poly-réoxydation ne semble pas avoir un effet localisé sur les bords de l’oxyde tunnel (régions ré-oxydées) mais un impact plus global sur la qualité de l’oxyde tunnel, modifiant ainsi ses propriétés intrinsèques. Une deuxième étude, également liée au procédé de fabrication, a permis d’étudier l’influence des variations de l’énergie d’implantation des implants LDD et du dopage du canal sur la consommation et l’endurance de la cellule mémoire. Nous avons montré comment ces paramètres process pouvaient être ajustés en jouant sur les valeurs d’énergies et de doses, afin d’améliorer la fenêtre de programmation, le courant de fuite de bit-line et le courant consommé durant l’opération de programmation, tout en veillant à respecter les spécifications en endurance. Enfin, la dernière partie, axée sur les conditions électriques de fonctionnement, a présenté l’impact des conditions de polarisations lors de l’opération de lecture ainsi que les effets de l’endurance et de la tension de drain lors de l’opération de programmation sur la consommation énergétique du point mémoire. Nous avons montré qu’en choisissant une tension de drain plus faible lors du signal d’écriture, la fenêtre de programmation en cyclage se fermait davantage après 100K cycles. Nous avons mis en évidence que cet effet de fermeture de fenêtre en cyclage était lié aux comportements des champs électriques latéral ELAT et vertical EVERT durant l’opération de programmation. En favorisant l’injection de porteurs chauds à l’aide d’un champ électrique latéral plus fort (avec VD), il en ressort que le champ électrique vertical aux bornes de l’oxyde tunnel est moins important, conduisant à dégrader moins l’oxyde. Par ailleurs, nous avons montré qu’en diminuant la tension de drain lors de la programmation (3.8V au lieu de 4.2V), il était possible de réduire l’énergie consommée d’environ 20 % tout en gardant environ la même valeur maximale sur le pic de courant, et une fenêtre de programmation initiale légèrement plus faible d’environ 6 %. Nous avons ensuite étudié l’impact de l’endurance sur l’énergie et le courant de consommation. Pour des dispositifs mémoires soumis à une forte contrainte au niveau de l’endurance, il est notamment intéressant d’estimer l’évolution de la consommation énergétique en fonction du nombre de cycles. Nous avons montré que le pic de courant induit par le début du signal de programmation commence à saturer en fonction du nombre de cycles alors que l’énergie totale consommée continue d’augmenter. Cette dernière évolue en fonction de la dégradation de la cellule 125 Chapitre 3 : Fiabilité et performances de la cellule Flash : optimisations liées au procédé de fabrication et aux conditions électriques selon une loi logarithmique, fonction du nombre de cycles. Pour donner un ordre d’idée, nous montrons qu’après 100K cycles d’écriture/effacement, le pic de courant augmente d’environ 30 % et l’énergie de consommation d’environ 37 % (cf. Figure 3.34). 126 Chapitre 4 : Influence de l’environnement radiatif naturel terrestre sur la fiabilité en rétention des mémoires Flash Chapitre 4 Influence de l’environnement radiatif naturel terrestre sur la fiabilité en rétention des mémoires Flash Ce dernier chapitre, porte sur un aspect particulier de la fiabilité des mémoires Flash en architecture NOR. Il est consacré aux effets des particules radiatives de l’environnement naturel terrestre sur la tenue en rétention des mémoires Flash. Depuis que le rayonnement des neutrons atmosphériques a été identifié comme l'une des principales causes d'apparition spontanée d'erreurs, communément appelées « aléas logiques » ou bien « Soft Errors », la mesure et la prédiction du taux d'aléas logiques (Soft Error Rate), sont rapidement devenues une préoccupation majeure des études de fiabilité dans ce domaine. Après une revue bibliographique concernant l’environnement terrestre, nous verrons comment est caractérisé l’impact de ces particules atmosphériques sur des circuits mémoires SRAM et Flash. Enfin, nous présenterons et discuterons des résultats de l’expérience en temps réel que nous avons menée sur plus de 15 mois visant à caractériser l’influence des particules radiatives de l’environnement naturel terrestre (neutrons atmosphériques, particules alpha) sur la tenue en rétention des mémoires Flash. 127 Chapitre 4 : Influence de l’environnement radiatif naturel terrestre sur la fiabilité en rétention des mémoires Flash Introduction ..................................................................................................................129 IV.2 L’environnement radiatif terrestre ..........................................................................130 IV.2.1. Les sources de radiations naturelles au niveau du sol ......................................................... 130 IV.2.1.1 Les neutrons atmosphériques ........................................................................................ 132 IV.2.1.2 Les particules alpha ........................................................................................................ 133 IV.2.2. Métrologie des neutrons atmosphériques .......................................................................... 133 IV.3 Caractérisation expérimentale de circuits ................................................................135 IV.3.1. L’apparition des aléas logiques dans les circuits.................................................................. 135 IV.3.2. Mesures du taux d’aléas logiques (SER) ............................................................................... 135 IV.3.3. Les approches expérimentales de mesure du SER ............................................................... 136 IV.3.3.1 Les tests accélérés .......................................................................................................... 136 IV.3.3.2 Les tests en environnement naturel .............................................................................. 137 IV.3.4. Présentation des plateformes expérimentales .................................................................... 137 IV.3.4.1 La plateforme ASTEP ...................................................................................................... 137 IV.3.4.2 Le laboratoire LSM ......................................................................................................... 138 IV.3.5. Premiers résultats expérimentaux sur les circuits mémoires SRAM ................................... 139 IV.4 Caractérisation expérimentale de mémoires non volatiles de type Flash .................141 IV.4.1. Travaux expérimentaux accélérés par source radiative ...................................................... 141 IV.4.1. Principe de l’expérience ....................................................................................................... 144 IV.4.2. Protocole expérimental........................................................................................................ 144 IV.4.3. Détails de l’expérience ......................................................................................................... 145 IV.4.4. Pré-caractérisation des wafers............................................................................................. 146 IV.4.5. Premiers résultats expérimentaux ....................................................................................... 148 IV.4.5.1 Wafers de référence ...................................................................................................... 148 IV.4.5.2 Wafers exposés sur la plateforme ASTEP ...................................................................... 149 IV.4.5.3 Wafer exposé en laboratoire souterrain (LSM) ............................................................. 152 IV.4.6. Estimations du taux SER et interprétation des résultats ..................................................... 153 IV.4.6.1 Résultats expérimentaux ............................................................................................... 153 IV.4.6.2 Aspect modélisation et simulation................................................................................. 154 Conclusion .....................................................................................................................157 128 Chapitre 4 : Influence de l’environnement radiatif naturel terrestre sur la fiabilité en rétention des mémoires Flash Introduction Nous avons présenté dans le chapitre 1, les différentes perturbations qui peuvent survenir au sein d’un plan mémoire (perturbations en lecture, en écriture, courant de fuite de bit-line) ainsi que les principales notions de fiabilité mises en jeu permettant de caractériser un point mémoire. Il existe également d’autres phénomènes susceptibles d’altérer le fonctionnement et la fiabilité des circuits intégrés, et en particulier les circuits mémoires, comme les phénomènes radiatifs naturels présents dans l’environnement terrestre. En effet, depuis des années, le haut niveau d'intégration technologique a accentué l'apparition d'anomalies potentielles introduites par des contraintes radiatives de l’environnement comme des contaminants radiatifs naturels (impuretés) présents à l’état de trace dans le semi-conducteur ou à des « gerbes de rayons cosmiques » de haute énergie qui se multiplient et se retrouvent jusqu’au niveau de la mer. Depuis que le rayonnement des neutrons atmosphériques a été identifié comme l'une des principales causes d'apparition spontanée d'erreurs, communément appelées « aléas logiques » ou bien « Soft Errors » pour les circuits mémoires, la mesure et la prédiction du taux d'aléas logiques, ou « Soft Error Rate » (SER), sont rapidement devenues une préoccupation majeure des études de fiabilité dans ce domaine. Dans un premier temps, nous présenterons une revue bibliographique recouvrant l’ensemble du spectre des particules radiatives de l’environnement terrestre ainsi que les méthodes de mesure et normes associées. Dans un second temps, nous verrons comment caractériser l’impact de ces particules atmosphériques sur des circuits mémoires, de manière naturelle ou accélérée grâce aux différentes plateformes expérimentales existantes. Des travaux menés par différents groupes de recherche ont notamment été réalisés sur des circuits mémoires SRAM et Flash (NOR et NAND). Tous les travaux menés sur technologie Flash l’ont été en environnement de test accéléré, et aucun en environnement naturel en temps réel. Dans cette optique, nous présenterons dans une troisième partie l’expérience en temps réel que nous avons menée sur plus de 15 mois visant à caractériser l’influence des particules radiatives naturelles présentes dans l’environnement terrestre (neutrons atmosphériques, particules alpha) sur la tenue en rétention des mémoires Flash en architecture NOR. Le protocole expérimental, les détails de l’expérience et les principaux résultats expérimentaux acquis durant la 1ère année d’exploitation seront présentés et discutés. 129 Chapitre 4 : Influence de l’environnement radiatif naturel terrestre sur la fiabilité en rétention des mémoires Flash IV.2 L’environnement radiatif terrestre Du début des années 2000 à nos jours, grâce aux avancées des connaissances se rapportant aux effets des radiations naturelles sur les technologies submicroniques, trois sources de rayonnement et leurs mécanismes d'ionisation associés, ont clairement été identifiées comme étant responsables des erreurs d’aléas logiques au niveau du sol [Baumann '01a]. IV.2.1. Les sources de radiations naturelles au niveau du sol La première source de radiation ionisante correspond à l'émission de particules alpha provenant d'impuretés radioactives naturellement présentes à l'état de traces dans les matériaux utilisés dans la fabrication des semi-conducteurs. À la fin des années 1970, les particules alpha induites par la contamination radioactive lors de l’encapsulation des boitiers des circuits ont été considérées comme la principale cause des erreurs soft dans les mémoires DRAM [May '78]. La seconde source de radiation naturelle est liée à la pénétration des rayons cosmiques de hautes énergies dans notre atmosphère. L'interaction complexe des rayons cosmiques avec le milieu atmosphérique produit des gerbes de particules secondaires qui parviennent à atteindre le niveau du sol. Celles-ci sont constituées de muons, protons, neutrons et pions, avec des énergies pouvant aller jusqu’à 100 GeV, comme illustré en Figure 4.1. Toutes ces particules peuvent potentiellement interagir avec la matière. Rayons cosmiques Environnement spatial ~ 1600 m²/s jusqu’au niveau de la mer Altitudes avioniques ~ 100 cm²/s à 12000 m Environnement terrestre ~ 1 cm²/s au niveau de la mer Figure 4.1 : Illustration des interactions entre les rayons cosmiques et l’atmosphère, créant une cascade de particules atmosphériques secondaires (inspiré de [Ziegler '98]) La troisième source de particules ionisantes a été identifiée comme étant le rayonnement secondaire induit par l'interaction des neutrons atmosphériques de très basses énergies (< 1 eV) avec l'élément bore [Sierawski '10] [Autran '12c]. En effet, le bore est utilisé au niveau du Back-End Of Line (BEOL) comme espèce dopante dans la formation des couches de passivation (verre de borophospho130 Chapitre 4 : Influence de l’environnement radiatif naturel terrestre sur la fiabilité en rétention des mémoires Flash silicate ou BPSG). L'isotope bore 10, présent à hauteur de 20 % dans le bore naturel, est instable lorsqu'il est exposé à des neutrons. Sa section efficace de capture des neutrons est extrêmement élevée de l’ordre de 3 à 7 fois supérieur par rapport à la plupart des isotopes présents dans les matériaux semi-conducteurs. Sa réaction avec un neutron engendre de l’énergie et la production d’un noyau de lithium 7 et d’une particule alpha qui, toutes deux, sont capables d’induire des aléas logiques dans les composants et circuits, particulièrement dans les technologies à faible tension. Les effets de ces neutrons thermiques ont été étudiés pour certaines mémoires DRAM et SRAM et les taux d’apparition d’événements singuliers ou SEU (Single Event Upset) alors mesurés sont apparus comparables, voire supérieurs à la contribution des neutrons atmosphériques de hautes énergies pour des mémoires SRAM [Kobayashi '02] [Baumann '00] [Baumann '01b] [Granlund '05] [Autran '12b]. Flux de particules (part.s-1.cm-2) Une prédiction du flux de particules secondaires présentes dans l’atmosphère en fonction de l’altitude est présentée sur la Figure 4.2. Les muons, dont le flux est le plus fort au niveau du sol, interagissent faiblement avec la matière et influencent donc peu le taux d’aléas logiques (SER). Cependant, certaines publications récentes font état d’un intérêt croissant concernant les effets induits par les muons [Sierawski '10] [Sierawski '11] [Serre '12]. Les pions et les protons possèdent un flux relativement faible au niveau du sol pour être considéré comme gênant, du à l’atténuation de ce flux par des interactions coulombiennes lors du passage dans l’atmosphère. Néanmoins, dans une moindre mesure, ils pourraient jouer un rôle non négligeable au niveau des altitudes avioniques et induire significativement des événements singuliers aux hautes altitudes de vol [Duzellier '01], [Normand '04] . 102 101 0 10-1 10-2 10-3 Gamma Neutrons Protons Electrons Muons ± Pions ± 10-4 10-5 10-6 10-7 0 20 40 60 80 100 Altitude (km) Figure 4.2 : Simulations Monte Carlo des interactions du rayonnement cosmique avec l’atmosphère et prédiction du flux de particules secondaires en fonction de l’altitude (extraite des travaux de [Lei '04]) Les neutrons atmosphériques sont majoritairement les particules cosmiques secondaires les plus susceptibles d'engendrer un événement singulier dans les composants jusqu'au niveau du sol. 131 Chapitre 4 : Influence de l’environnement radiatif naturel terrestre sur la fiabilité en rétention des mémoires Flash IV.2.1.1 Les neutrons atmosphériques Les neutrons atmosphériques de hautes énergies altèrent le fonctionnement d'un circuit intégré en cas d’interaction avec un noyau atomique du réseau cristallin constituant le matériau semiconducteur traversé. Ces interactions nucléaires peuvent alors produire des noyaux au comportement semblable à des ions lourds et responsables de la défaillance du composant. Les interactions des neutrons atmosphériques avec le silicium et autres matériaux constituant la puce sont complexes et dépendent de l'énergie des neutrons incidents [Serre '11] [Uznanski '12]. Ainsi, la nature précise de tous les fragments d’impact et particules secondaires est difficile à déterminer, mais a pu être élucidée par les progrès des simulateurs basés sur la physique quantique [Tosaka '99]. En considérant les processus nucléaires relevant des phénomènes de SEU ou de basculement de bit (Flip-Bit), les neutrons atmosphériques ont été reconnus responsables des erreurs soft dans les circuits électroniques, suite à l’avancée de la miniaturisation des composants. Avec la diminution de la charge stockée dans la grille flottante, l'énergie seuil des neutrons induisant de manière significative des Single Event Upset a également diminué. Dans les années 2000, les neutrons d’énergie inférieure à 20 MeV ont été identifiés à l’origine d’erreurs significatives [Tang '03], alors que des neutrons d’énergie proche de 50 MeV avaient un impact négligeable dans les années 1990. D’un point de vue physique, les neutrons atmosphériques, contrairement aux particules chargées ne sont pas affectés par le champ magnétique terrestre et peuvent facilement traverser l'atmosphère et la matière grâce à leur absence de charge électrique. Leur flux est modulé par les cycles de l'activité solaire [Serre '10] [Delaware '12]. En traversant un matériau semiconducteur, les neutrons interagissent avec le réseau cristallin, causant des réactions nucléaires qui vont engendrer des particules secondaires capables de produire des phénomènes d’ionisation et la création de paires électrons-trous. La grandeur la plus courante pour quantifier le flux de neutrons atmosphériques est le flux intégral. La référence de mesure concernant la mesure du flux de neutrons atmosphériques est établie à New-York qui est la ville référence (cf. section IV.2.2) où le flux de neutrons est estimé à 14.6 neutrons.cm-2.s-1 pour une gamme d’énergie comprise entre 1 MeV et 10 MeV, et à 13 neutrons.cm-2.s-1 pour des énergies supérieures à 10 MeV. La Figure 4.3 résume les valeurs relatives des flux de neutrons dans différentes villes du monde par rapport à la référence établie à New-York. City (Country) Location: Latitude (º) / Longitude: (ºE) / Altitude (m) Avg. Relative Neutron Flux (α.h-1.cm-2) New York (USA) 40.7N / 286.0 / 0 1 Los Angeles (USA) 24.0N / 241.7 / 100 0.94 Paris (France) 48.9N / 2.3 / 50 0.98 La Paz (Bolivia) 16.5S / 291.9 / 4070 8.99 Bangkok (Thailand) 13.4N / 100.3 / 20 0.52 Tokyo (Japan) 35.7N / 139.8 / 20 0.64 Plateau de Bure (France) 44N / 5.9 / 2252 6.02 Figure 4.3 : Flux neutroniques relatifs moyens pour différentes villes du monde. Le flux enregistré sur la plateforme ASTEP (Plateau de Bure), utilisée pour notre étude expérimentale, est également indiqué, d’après [Uznanski '11]. 132 Chapitre 4 : Influence de l’environnement radiatif naturel terrestre sur la fiabilité en rétention des mémoires Flash IV.2.1.2 Les particules alpha La production de particules alpha au sein des circuits est directement due à l’activité tellurique de certains éléments lourds présents à l’état de trace dans les matériaux utilisés dans la fabrication des semi-conducteurs. Les particules alpha, sont majoritairement émises par la décroissance radioactive d'isotopes d'uranium et de thorium, dont leur énergie est comprise entre 4 et 9 MeV. Elles peuvent induire directement des phénomènes d'ionisation localisés le long de leur trajectoire dans le semi-conducteur qu'elles traversent. L'impact d'une radiation ionisante de manière directe ou indirecte sur un composant peut être estimé par la quantité de charges déposée dans le semiconducteur puis collectée dans le volume sensible. La densité de charges générée par des noyaux de silicium le long du parcours dans le semi-conducteur est comprise entre 25 et 150 fC.µm-1 tandis que celle des particules alpha atteint au maximum 16 fC.µm-1. Par conséquent, les neutrons d'origine cosmique ont un potentiel bien plus élevé que les particules alpha pour générer des basculements de bits [Baumann '01a]. Une particule alpha est composée de quatre nucléons : deux protons et deux neutrons. Il existe quatre chaînes principales de désintégration produisant des particules alpha : le Neptunium (237N), le Thorium (234Th) et deux isotopes de l’Uranium (235U et 238U). La présence d’isotopes émetteurs issus de particules alpha peut être établie dans les matériaux utilisés lors de l’encapsulation et la mise en boitier des puces électroniques (comme des billes de soudure ou des composés moulés) ou directement intégrés au niveau du circuit (dans le silicium, les lignes métalliques, ou plus récemment l’Hafnium pour les nouveaux diélectriques de grille « High-k »). Avec l’intégration technologique et la réduction des charges stockées dans les composants, les particules alpha sont à l’origine d’un nombre d’erreurs logiques de plus en plus important au niveau du sol [Gasiot '04]. IV.2.2. Métrologie des neutrons atmosphériques Un standard couramment utilisé pour les mesures de flux de neutrons issu du rayonnement cosmique est la norme JESD89 du standard JEDEC [JESD89 '01]. Celui-ci est basé sur l’expression analytique du spectre de neutron reportée dans les travaux de Ziegler et al. Ces derniers discutent des spectres théoriques des différentes particules cosmiques secondaires au niveau de la mer, normalisés aux conditions géographiques et géomagnétiques de la ville de New York [Ziegler '96]. Une représentation graphique de ces calculs est donnée en Figure 4.4 où est tracée la distribution en énergie du débit de fluence des particules (dénommé flux différentiel), en fonction de l’énergie de ces particules incidentes. On observe les quatre principales composantes des particules ainsi que leur flux relatif normalisé. 133 Flux ( n.cm-2.s-1.MeV-1) Chapitre 4 : Influence de l’environnement radiatif naturel terrestre sur la fiabilité en rétention des mémoires Flash Energie de la particule (MeV) Figure 4.4 : Représentation des spectres théoriques des rayonnements cosmiques secondaires déterminés au niveau de la mer [Ziegler '96] Flux différentiel (n.cm-2.s-1.MeV-1) Le JESD89A [JESD89A '06], version actualisée du JESD89, donne suite à ce travail de détermination et est à présent basé sur des mesures plus récentes du flux différentiel de neutrons effectuées par Gordon et al. en 2004 [Gordon '04] sur le même site de New York dans les mêmes conditions que celles de Ziegler et al. Sur la Figure 4.5 sont représentés le flux de neutrons de référence déterminé par Ziegler et al. (courbe en pointillé) selon le JESD89 et le flux actualisé proposé par Gordon et al. (courbe continue) selon le JESD89A. Le JESD89A statue clairement sur la nécessité de réaliser à la fois des tests avec des particules alpha et des neutrons atmosphériques de fortes énergies pour connaître la sensibilité globale d’un composant dans l’environnement terrestre. 10-3 Ziegler et al. ;1996 [JESD89] ; 2001 10-4 10-5 10-6 10-7 10-8 Gordon et al. ; 2004 [JESD89A] ; 2006 10-9 10-10 100 101 102 103 104 Energie des neutrons (MeV) Figure 4.5 : Flux différentiel des neutrons atmosphériques induits par le rayonnement cosmique en fonction de l'énergie pour des conditions de référence selon les standards JEDEC JESD89 et JESD89A Comme mentionné dans le standard JEDEC, il est possible d'estimer le spectre des neutrons de haute énergie de n'importe quel site terrestre en extrapolant le spectre de référence de New York aux conditions géographiques, géomagnétiques et d'exposition solaire au site terrestre considéré. Des termes facteurs multiplicatifs, fonction des effets de l'environnement atmosphérique (altitude, 134 Chapitre 4 : Influence de l’environnement radiatif naturel terrestre sur la fiabilité en rétention des mémoires Flash rigidité magnétique, fluctuations de l’activité solaire), permettent d'étendre l'expression du flux analytique de référence au flux neutronique à l'endroit considéré [JESD89A '06]. IV.3 Caractérisation expérimentale de circuits Avec l’augmentation de la densité d’intégration, les années 1990 ont vu l'émergence d’aléas logiques (ou d’événements singuliers (en anglais « soft-error ») dans des circuits intégrés aux altitudes terrestres. En effet, la miniaturisation des transistors, mais aussi les tensions d'alimentation de plus en plus faibles et l'augmentation des fréquences de fonctionnement ont accru la sensibilité des circuits intégrés aux radiations naturelles de l’environnement. IV.3.1. L’apparition des aléas logiques dans les circuits L'apparition d'aléas logiques en microélectronique terrestre s'est manifestée peu de temps après les premières observations dans le domaine du spatial. Le fabricant Intel observe dès 1978 des basculements de bits dans des mémoires de type DRAM [May '79]. Ce phénomène, nommé « soft errors », est causé par une contamination radioactive des matériaux du boitier des mémoires (particules alpha). En 1979, Ziegler prédit que l'environnement radiatif atmosphérique induit par le rayonnement cosmique peut engendrer des problèmes de fiabilité jusqu'à des altitudes terrestres avec comme principal sujet de préoccupation, les neutrons atmosphériques [Ziegler '79]. La même année, Guenzer et al. font part d'erreurs dues à des effets d'ionisation indirecte induits par interaction nucléaire de protons et de neutrons avec le silicium [Guenzer '79]. Ce groupe de recherche est le premier à dénommer le phénomène d'aléa logique ou basculement de bit (SEU). Dans les années 1990, plusieurs travaux ont démontré que les rayonnements cosmiques secondaires (principalement les neutrons atmosphériques) constituent une source significative d'erreurs logiques dans des mémoires DRAM et SRAM [Lage '93] [O'Gorman '94]. D’autres études font état de l’observation de basculements logiques de points mémoires, observés aussi bien à des altitudes de vol que pour des applications terrestres, et de la corrélation avec les variations en altitude et latitude du flux de neutrons [Normand '96a] [Normand '96b]. Bien que ces phénomènes de SEU aient été observés dans des mémoires embarquées aussi bien pour d’importants systèmes informatiques que pour des applications aéronautique ou spatiale, d’autres aléas logiques ont été découverts dans des mémoires SRAM destinées à des applications médicales telles que les défibrillateurs cardiaques [Bradley '98]. IV.3.2. Mesures du taux d’aléas logiques (SER) Le taux d’aléas logiques (Soft-Error Rate) ou SER, correspond au nombre d’erreurs induites dans le composant par unité de temps. Le SER représente le taux de fiabilité du composant dans son environnement d’utilisation. Le SER ne s’exprime par en nombre d’erreurs par unité de temps, mais en FIT (Failure In Time) par quantité de données (exemple : FIT/Mbit). Employée en fiabilité des composants et matériel, un FIT correspond à 1 erreur toutes les 109 heures. Malgré la complexité des circuits actuels, cette unité, définie à l’époque des tubes à vide, est toujours d’actualité. Le taux SER s’exprime selon l’équation (4.1) : 135 Chapitre 4 : Influence de l’environnement radiatif naturel terrestre sur la fiabilité en rétention des mémoires Flash SER NR 109 (Unité en FIT/Mbit) (4.1) R où NR est le nombre d’erreurs observées au temps TR et ΣR le nombre de Mbit x h cumulés au moment TR. Le taux SER ainsi calculé est valable pour la localisation géographique du lieu de l’expérience. Après avoir vu comment était calculé le taux SER au niveau des circuits, nous allons aborder dans la suite de ce manuscrit les différentes approches expérimentales existantes qui ont pour objectif d’estimer ce taux d’aléas logiques dans les circuits mémoires induits par contrainte radiative. IV.3.3. Les approches expérimentales de mesure du SER IV.3.3.1 Les tests accélérés Le SER peut être déterminé grâce à des tests accélérés en utilisant des sources radiatives (sources solides, accélérateurs, faisceaux d’ions ou de neutrons) produisant des flux plus importants que ceux auxquels sont normalement soumis les composants. Il en résulte par conséquent des temps d’exposition aux radiations plus courts et donc des temps de tests réduits, intéressants pour des caractérisations industrielles. Cette approche sous flux accéléré nécessite tout de même une méthode afin d’extrapoler la sensibilité du composant dans l’environnement radiatif réel. Ces tests accélérés sont relativement faciles à mener (un seul circuit sous test) et rapides (quelques heures ou jours suffisent pour obtenir des résultats statistiquement représentatifs). En revanche, cette approche présente le désavantage de donner une estimation du taux SER en tenant compte de nombreuses incertitudes de mesures provenant de différentes sources d’artéfacts [Kobayashi '04] (fluctuations et inhomogénéité du faisceau de particules en sortie d’accélérateur, dispersions de température, différence de spectre entre la source et l’environnement radiatif réel, etc.). Il existe plusieurs centres d’études dans le monde capable de réaliser des tests accélérés de neutrons atmosphériques. Citons les principaux centres couramment utilisés en microélectronique : LANSCE (Los Alamos Neutron Science Center - Nouveau Mexique - USA) qui est la source la plus recommandée par le standard JESD89, présentant la meilleure corrélation entre le spectre des neutrons de la source et celui de l’environnement terrestre. TRIUMF (TRI-University Meson Facility), laboratoire national du Canada (Vancouver) pour la physique nucléaire et des particules ANITA (Atmospheric-like Neutrons from thIck TArget), centre d’études (Suède) visant à caractériser les SEU des composants et circuits à partir de tests accélérés sous flux de neutrons 136 Chapitre 4 : Influence de l’environnement radiatif naturel terrestre sur la fiabilité en rétention des mémoires Flash IV.3.3.2 Les tests en environnement naturel Contrairement aux tests accélérés, les tests en environnement naturel sont plus longs et coûteux, car ils nécessitent la mise en œuvre d’une grande quantité de circuits exposés au faible flux de particules naturellement présentes dans l’atmosphère. On parle alors de tests en « temps réel » car la durée d’exposition ne peut être réduite du fait que l’on travaille avec la contrainte radiative réelle et non accélérée. Enfin, les tests en temps réel permettent d’aborder la mesure du taux SER au niveau d’un système complet et ne pouvant pas forcément être irradié sous accélérateur (contrainte de taille du circuit notamment). Les tests en temps réel peuvent être utilisés pour mesurer l’influence individuelle soit des neutrons, soit des particules alpha : Lorsque ces tests sont déployés en altitude pour accroitre le flux de particules (neutrons, protons, muons), on peut amplifier la contrainte radiative et évaluer plus rapidement la contribution des neutrons atmosphériques sur le taux SER d’un circuit donné. Les composants sont présents sur wafers ou montés en boîtier très faiblement émetteur en particules alpha. Lorsque ces tests sont réalisés en environnement souterrain protégé des rayonnements cosmiques (puits, mines, intérieur de montagnes), on peut évaluer la contribution de la contamination radioactive résiduelle due principalement aux particules alpha, des circuits eux-mêmes et des boitiers d’encapsulation [Kobayashi '02]. IV.3.4. Présentation des plateformes expérimentales Pour répondre à la problématique visant à caractériser en temps réel les composants et circuits microélectroniques dans l’environnement radiatif naturel terrestre, le projet de développer une plateforme de test permanente au niveau européen, à double vocation industrielle et académique, a été initié par STMicroelectronics et JB R&D Consulting en 2001. Nous présentons par la suite les deux plateformes expérimentales avec lesquelles nous avons collaboré dans le cadre de ces travaux de thèse : La plateforme ASTEP Le laboratoire LSM IV.3.4.1 La plateforme ASTEP La plateforme ASTEP (Altitude Single-event effects Test European Platform) a été construite en 2003 et est exploitée par le laboratoire Im2np depuis 2006 [ASTEP '06]. Située sur le désertique Plateau de Bure, dans le massif du Dévoluy à une altitude de 2 552 m, elle bénéficie d’un environnement idéal à très faible bruit électromagnétique. La plateforme est référencée dans le standard JEDEC JESD89A comme l’un des principaux sites de recherche de ce domaine associant physique nucléaire, géophysique, métrologie, technologie micro-nanoélectronique, design et test des circuits et des équipements électroniques. Les caractéristiques environnementales principales de la plateforme ASTEP ainsi que des vues de la plateforme ASTEP et du bâtiment de mesure sont représentées en Figure 4.6. Le bâtiment d’extension abritant le moniteur neutrons a été ajouté en 137 Chapitre 4 : Influence de l’environnement radiatif naturel terrestre sur la fiabilité en rétention des mémoires Flash 2008. Cet instrument permet de suivre en temps réel le flux moyen de neutrons atmosphériques incident sur les expériences de la plateforme. Il a été utilisé pour déterminer expérimentalement le facteur d’accélération (AF) de la plateforme ASTEP, c’est-à-dire le coefficient d’amplification moyen du flux de neutrons au niveau du plateau de Bure par rapport au flux de référence au niveau de la mer. Ce dernier, estimé dans un premier temps à 6.21, est proche de la valeur expérimentale rapportée dans le standard JESD89A (6.2) et de nombreux travaux [Stoker '00] [Clem '00] [Dorman '04] [SEUtest '12]. Il corrèle également avec la valeur donnée (5.9) par le modèle QARM (QinetiQ Atmospheric Radiation Model), l’un des modèles numériques actuellement les plus aboutis de l’environnement radiatif atmosphérique [Lei '04] [Lei '06]. Par la suite, cette valeur de facteur d’accélération a été actualisée grâce à des données expérimentales plus récentes sur la plateforme ASTEP. Nous utiliserons donc dans la suite de ce manuscrit la dernière valeur actualisée du facteur d’accélération qui est AFASTEP = 6,02. Figure 4.6 : Vue générale du plateau de Bure (a) et de la plateforme ASTEP (b) Vue des installations avec l’extension abritant le moniteur neutrons (depuis 2008) (c) Après une phase d’installation et d’instrumentation du site et depuis 2006, des expériences de caractérisation de la tenue aux radiations naturelles de mémoires SRAM ont été continûment réalisées sur la plateforme ASTEP (cf. section IV.3.5). Dans le but d’évaluer la contamination résiduelle des particules alpha dans ces mêmes composants mémoires, des expériences complémentaires ont également été menées au Laboratoire Souterrain de Modane (LSM) que nous allons présenter. IV.3.4.2 Le laboratoire LSM Le Laboratoire Souterrain de Modane (LSM) est situé sous les 1700 m de roches du Mont Fréjus au milieu du tunnel du même nom, sur la commune de Modane. Fondé en 1980, le LSM bénéficie d’un environnement de mesures et de tests à très faible niveau de bruit où sont menées des 138 Chapitre 4 : Influence de l’environnement radiatif naturel terrestre sur la fiabilité en rétention des mémoires Flash expériences de recherches fondamentales en physique des particules et astrophysique, à l’abri des rayonnements cosmiques (Figure 4.7) [LSM '12]. Alors que 8 à 10 millions de rayons cosmiques atteignent chaque jour chaque mètre-carré de la surface de la Terre, seuls 4 rayons cosmiques/j/m² parviennent jusqu’au laboratoire. Le LSM est le laboratoire le plus profond d’Europe et se situe dans le top 3 mondial. Le flux de neutrons atmosphériques est très faible, déterminé autour de 5.10 -6 neutrons.cm-2.s-1 contre 14.6 pour la référence de New York, d’après les mesures de Rozov & al. [Rozov '12]. FRANCE (Savoie) ITALIE (Piémont) Laboratoire Sous-terrain de Modane Vue du hall principal du LSM (expérience NEMO3) Figure 4.7 : Situation géographique du LSM et son immunité face aux particules atmosphériques (a) ; Equipements de mesures avancés du LSM (projet NEMO3) (b) IV.3.5. Premiers résultats expérimentaux sur les circuits mémoires SRAM Depuis 2006, des expériences de caractérisation de la tenue aux radiations naturelles de mémoires SRAM ont été continûment réalisées sur la plateforme ASTEP et au Laboratoire Souterrain de Modane. Nous allons présenter une brève synthèse de ces résultats, qui nous ont servi d’exemple pour notre expérience de caractérisation des particules radiatives naturelles terrestres sur les mémoires non volatiles de type Flash (cf. section IV.4). L’objectif de cette expérience était de caractériser en temps réel le nombre de basculements de points mémoires (bit flips) sur des mémoires SRAM, fabriqués par STMicroelectronics pour les nœuds technologiques 130 nm et 65 nm et soumises aux radiations naturelles terrestres, à la fois en altitude sur la plateforme ASTEP et en environnement souterrain au LSM [Autran '07] [Autran '08a] [Autran '08b]. Des équipements de test spécifiques, développés et installés sur les deux plateformes, permettent le contrôle total des données mémorisées (écriture, effacement, lecture) et la détection et l’enregistrement des éventuelles erreurs détectées qui peuvent être de différente nature : Un basculement élémentaire de bit (Single Bit Upset, SBU) Des basculements multiples (Multiple Cell Upset, MCU) Une interruption liée à un événement singulier (Single-Event Functional Interrupt, SEFI) Un latchup lié à un événement singulier (Single-Event Latchup, SEL) Lors de ces expériences, il est à noter que seules des erreurs relatives aux SBU et MCU ont été détectées, et aucune pour les SEFI ou SEL. Pour des raisons de confidentialité des informations, tous les taux d’erreur ont été normalisés par un même facteur arbitraire, choisi inférieur à 3 fois. Le 139 Chapitre 4 : Influence de l’environnement radiatif naturel terrestre sur la fiabilité en rétention des mémoires Flash SER ( FIT/Mbit) Nombre de bit flips détectés (u.a) véritable ordre de grandeur pour les données publiées n’est donc pas significativement modifié. La Figure 4.8 résume les valeurs-clés du taux d’erreur SER pour les deux nœuds technologiques 130 et 65 nm. Le taux SER dû aux particules alpha diminue d’un facteur 2,8 pour la technologie 65 nm par rapport à la technologie 130 nm, et le taux SER dû aux neutrons atmosphériques par un facteur de 1,3, entraînant une nette amélioration du taux SER total (d’un facteur proche de 2,3). Temps de test ( Mbit x h) (a) (b) Figure 4.8 : Distribution cumulée d’erreurs détectées en fonction du temps de test dans les SRAM 130 nm et 65 nm pour les expériences en altitude et souterraine (a) Taux d’erreur (SER) montrant l’estimation les contributions relatives des neutrons atmosphériques et des particules alpha au taux d’erreur total exprimé pour le point de référence (New York City) (b) Il est important de préciser que les circuits mémoires SRAM testés ont été fabriqués avec un procédé technologique utilisant des matériaux d’encapsulation au niveau du BEOL sans verres en borophospho-silicates (BPSG), qui éliminent la principale source de bore 10, réduisant de ce fait les possibles interactions entre le bore 10 et les neutrons atmosphériques faiblement énergétiques (< 1 MeV) [Baumann '95] [Baumann '00]. Ces travaux expérimentaux menés depuis plusieurs années ont permis de valider l’utilité d’expériences menées simultanément en altitude et en environnement souterrain pour caractériser complètement une technologie microélectronique vis-à-vis de sa sensibilité aux neutrons atmosphériques et aux contaminants émetteurs en particules alpha. Cet ensemble complet de données originales, obtenues sur une statistique importante de données sur des circuits mémoires SRAM 130 nm et 65 nm, permet de quantifier les taux SER des neutrons et alpha et de mettre clairement en évidence leur évolution en fonction de la réduction de la taille du nœud technologique. Ces travaux se sont poursuivis sur des SRAM en 40 nm [Autran '12b] et devraient continuer par la caractérisation du nœud 32 nm. En suivant l’exemple montré par ces caractérisations sur mémoires volatiles, un problème ouvert restant à étudier concerne la sensibilité des composants et circuits mémoires non volatiles de type Flash ou EEPROM aux particules radiatives naturelles terrestres de l’environnement. C’est ce dont nous allons parler dans la suite de ce chapitre. 140 Chapitre 4 : Influence de l’environnement radiatif naturel terrestre sur la fiabilité en rétention des mémoires Flash IV.4 Caractérisation expérimentale de mémoires non volatiles de type Flash Jusqu’à récemment, les effets des radiations dans les mémoires Flash ont concerné principalement les secteurs du spatial et de l’aéronautique. Des expériences récentes sur la génération de mémoires Flash actuelle [Cellere '07] [Irom '07a] [Irom '07b] ont cependant montré certains effets des radiations observables au niveau du sol. Auparavant, les composants les plus sensibles aux effets des radiations dans les circuits mémoires Flash étaient les circuits de contrôle destinés aux amplificateurs de lecture et aux pompes de charge. Les plans de cellules mémoires étaient alors considérés comme plutôt insensibles aux particules radiatives traversant le circuit mémoire. Désormais, avec les quelques milliers d’électrons stockés dans la grille flottante lors d’une opération de programmation, les points mémoires Flash sont devenus beaucoup plus sensibles aux charges induites par les rayonnements cosmiques comme les neutrons atmosphériques et les particules alpha. IV.4.1. Travaux expérimentaux accélérés par source radiative Depuis la fin des années 1990, différentes études ont proposé de caractériser l’effet des particules radiatives naturelles de l’environnement terrestre sur les mémoires non volatiles de type Flash, en particulier sur l’architecture NAND destinée au stockage de masse. Ces mémoires ont été testées plusieurs fois contre les dommages induits par les radiations, que ce soit au niveau des effets d’événements singuliers ou SEE (Single-Event Effects), ou bien au niveau de la « dose ionisante », plus couramment dénommée en anglais par l’acronyme TID (Total Ionizing Dose) [Schwartz '97] [Nguyen '98] [Nguyen '99] [Roth '00] [Nguyen '03]. Ces différentes expériences ne constituent pas des expériences en temps réel puisque, la plupart du temps, elles sont accélérées par des sources radiatives produisant un flux d’ions lourds (« heavy ions ») qui va venir « bombarder » le circuit mémoire. Les effets des SEU dans les mémoires Flash ont été démontrés par Cellere & al. et de nombreux auteurs dans différents travaux [Cellere '01] [Cellere '07]. En partant d’une population de cellules programmées formant une distribution gaussienne pour des tensions de seuil comprises entre 6V et 8V, l’effet de l’irradiation par ions lourds montre l’apparition d’un pic secondaire au niveau de la distribution, correspondant aux cellules impactées qui perdent de la charge. Le phénomène de SEU est défini lorsque la tension de seuil VTH dépasse un certain critère VTH_SEU (Figure 4.9a). La distance entre les deux pics dépend principalement du paramètre LET (Linear Energy Transfert) et du champ électrique aux bornes de l’oxyde tunnel. La valeur du pic (en nombre de cellules) est dépendante de la fluence de l’irradiation. Ce groupe de recherche montre également une dépendance linéaire entre la perte de charge liée au décalage de tension de seuil ΔVTH et le champ électrique EOX aux bornes de l’oxyde tunnel avant irradiation (Figure 4.9b). Les pertes de charge QFG des cellules mémoires touchées par les particules accélérées divisent les scientifiques et mettent en balance deux modèles différents. La première approche est l’œuvre de Cellere & al. pour qui, cette perte de charge s’explique par l’intermédiaire du modèle « Transcient Conductive Path Model » (TCPM) [Cellere '04a] [Cellere '04b]. 141 Chapitre 4 : Influence de l’environnement radiatif naturel terrestre sur la fiabilité en rétention des mémoires Flash FG area = 0.15 µm² Iodine dose = 2e7 cm-2 Vth_SEU = 5V (b) (a) Figure 4.9 : Distribution de cellules programmées avant et après irradiation, montrant l’apparition d’un pic secondaire attribué aux cellules touchées par les particules (a) et dépendance linéaire de ΔVTH en fonction du champ électrique aux bornes de l’oxyde tunnel (b) Ce modèle explique la dépendance linéaire entre ΔVTH et EOX par le mécanisme physique suivant : en traversant l’oxyde tunnel, la particule ionisante créée un chemin conducteur, de résistance RPATH, entre la grille flottante et le substrat comme l’illustre le schéma de la Figure 4.10a et dans lequel se décharge de manière prompte la capacité inter-poly située entre la grille de contrôle et la grille flottante, notée CPP. Le chemin conducteur résulte de la formation d’un « plasma » de paires électrons-trous le long du parcours, pour un temps t < T. Après un certain temps très court (t+τ), le plasma électrons-trous ne maintient plus la conduction et le dispositif redevient « équivalent » à son état initial (Figure 4.10 b). Tunnel Oxide Grille flottante (électrons stockés) Chemin de conduction trous electrons Défauts dans l’oxyde CPP CPP COX COX RPATH - VFG + Substrat t>T 0<t<T (b) (a) Figure 4.10 : Schéma de principe du modèle « Transcient Conductive Path » (a) et schéma du circuit résistif équivalent lors du passage de la particule (b) Lors de la formation de ce chemin conducteur, le temps d’échappement des électrons stockés dans la grille flottante a été estimé à environ 10-14 s d’après [Cellere '06]. De plus, ajouté à ce 142 Chapitre 4 : Influence de l’environnement radiatif naturel terrestre sur la fiabilité en rétention des mémoires Flash phénomène de décharge prompte, une dégradation permanente est possible due à des défauts fixes piégés dans l’oxyde tunnel, induisant des faibles courants de fuite. C’est ce que l’on appelle le RILC (Radiation Induced Leakage Current) [Larcher '03] [Cellere '05b]. Ce modèle phénoménologique à l’approche semi-empirique permet une bonne correspondance avec les données expérimentales de perte de charge, mais souffre de certaines lacunes au niveau des détails physiques du mécanisme gouvernant le chemin conducteur. En alternative au modèle de Cellere & al., Butt & Alam proposent le modèle « Transcient Carrier Flux » (TCF) [Butt '08] faisant l’hypothèse qu’un flux de porteurs chauds engendré par le passage d’une particule ionisante dans la grille flottante peut être le mécanisme dominant des pertes de charge, dû à la modification du schéma de bandes de l’empilement de grilles conduisant à l’apparition de courants tunnels transitoires (d’où le terme TCF) modifiant l’état de charge de la grille flottante. Plus précisément, lorsque la particule ionisante « frappe » le point mémoire, une colonne dense de paires électrons-trous est générée (Figure 4.10a). Ces porteurs possèdent des distributions en énergie qui vont relaxer pour revenir à l’équilibre thermodynamique dans un temps très court proche de la picoseconde. Dans ces travaux ([Butt '08]), l’outil de simulation Geant4 [GEANT4] a été utilisé pour obtenir la génération des distributions en énergie pour des profils de porteurs différents (de 10 eV à plusieurs keV). De plus, un modèle hydrodynamique associé à des simulations MonteCarlo a permis de prendre en compte la relaxation énergétique des porteurs due aux phénomènes d’interaction avec les phonons et d’ionisation par impact. La Figure 4.11a illustre les calculs des flux transitoires de porteurs chauds entrants et sortants à travers les barrières des oxydes. La Figure 4.11b présente une comparaison entre les simulations issues du modèle TCF de Butt & Alam avec les données expérimentales issues du modèle TCPM de Cellere & al. [Cellere '04a]. On observe une très bonne concordance entre simulations et mesures pour les deux approches de modélisation. oxyde inter poly oxyde tunnel (b) (a) Figure 4.11 : Flux de porteurs chauds calculés dans les diagrammes de bandes d’oxyde (a) et comparaison entre simulations du modèle TCF et données expérimentales du modèle TCPM (b) Il est également intéressant de noter que les pertes de charge sont de l’ordre de 100 électrons pour les particules alpha (paramètre LET = 1.5 MeV.cm2.mg-1) et de 500 électrons pour les neutrons atmosphériques (LET = 5-15 MeV.cm2.mg-1) [Butt '08]. Pour les nœuds technologiques actuels de mémoires Flash qui stockent environ 1000 électrons dans la grille flottante, c’est une perte de charge importante qui peut induire directement un phénomène de SEU ou au mieux réduire de manière significative la fenêtre de programmation entre les états écrits et effacés. Ainsi, les mémoires Flash 143 Chapitre 4 : Influence de l’environnement radiatif naturel terrestre sur la fiabilité en rétention des mémoires Flash actuelles et futures, considérées il y a peu comme relativement immunisées contre les particules alpha et les neutrons atmosphériques, deviennent de plus en plus sensibles aux problèmes de SEU, du fait de la diminution rapide de la tolérance admise sur la perte de charge (de l’ordre de 10-100 électrons). Plusieurs expériences accélérées sur les générations actuelles de mémoires Flash NAND ont montré qu’un certain nombre de problèmes (SEU, SEFI, dégradation de l’oxyde, latchup, endurance) liés aux effets des radiations pouvaient être observés au niveau de l’environnement terrestre [Nguyen '06] [Irom '07b] [Oldham '08] [Oldham '09b] [Oldham '09a]. À l’état de l’art actuel, encore peu d’études ont été réalisées sur les mémoires Flash en architecture NOR, du fait de leur faible densité de stockage par rapport aux NAND, que ce soit au niveau de tests accélérés par source radiative ou de tests en temps réel. C’est d’ailleurs dans cette dernière optique que nous avons décidé de mener une expérience en temps réel sur des mémoires Flash NOR dans le but de caractériser les effets des particules radiatives (neutrons atmosphériques et particules alpha) de l’environnement naturel terrestre sur les performances en rétention. Nous présentons dans la suite de ce manuscrit les détails et résultats obtenus au cours de la 1 ère année d’exploitation de cette expérience menée en parallèle sur les plateformes ASTEP et du LSM. IV.4.1. Principe de l’expérience Toutes les mesures ont été réalisées au niveau wafer sur des circuits mémoires stand-alone fabriqués par STMicroelectronics sur le nœud technologique 90nm. Ce procédé de fabrication utilise des matériaux d’encapsulation sans borophospho-silicates qui éliminent la source principale de bore 10 dans les circuits et réduit considérablement les interactions possibles entre le bore 10 et les neutrons de faible énergie. Le principe de l’expérience consiste à programmer les plans mémoires (pattern ‘All 0’) d’une grande quantité de données (plusieurs dizaines de Gigabits) et à les exposer pendant une longue durée (plusieurs mois) sur les deux plateformes expérimentales précédemment citées. Des relectures sont effectuées périodiquement afin de caractériser d’éventuelles pertes de charge dues aux effets des particules naturelles de l’environnement et déterminer l’impact des deux types de particules mis en jeu, les neutrons atmosphériques et les particules alpha. IV.4.2. Protocole expérimental Le protocole expérimental est décrit Figure 4.12. Les tests démarrent par une précaractérisation des wafers choisis pour l’expérience. Puis, un « flot de préparation » est exécuté. Ce flot consiste à mettre tous les plans mémoires des différents wafers pré-caractérisés dans l’état programmé et à sauvegarder les distributions de tous ces plans mémoires. Ceci, dans le but d’obtenir une compilation des tensions de seuil VT de chaque cellule ainsi qu’un mapping physique de toutes les cellules mémoires, wafer par wafer. Les wafers sont ensuite expédiés rapidement sur les différentes plateformes expérimentales (ASTEP, LSM) afin d’y être exposés. Quelques wafers restent au niveau du sol à Rousset en tant que référence. Entre chaque période d’exposition, les wafers irradiés en altitude sont renvoyés à STMicroelectronics (Rousset) pour y effectuer les relectures (distributions sur toutes les puces et blocs et bitmaps analogiques sur les puces et blocs suspects) puis renvoyés sur les plateformes d’exposition. La comparaison directe des distributions et des bitmaps analogiques entre t0 et après chaque période d’exposition nous renseigne sur les éventuelles 144 Chapitre 4 : Influence de l’environnement radiatif naturel terrestre sur la fiabilité en rétention des mémoires Flash pertes de charge de chaque cellule, si des variations de tension VT ont eu lieu. Le véhicule de test utilisé pour cette expérience est la macrocell mémoire Flash ANNA, présentée et détaillée au chapitre 1 (cf. section I.5.2.2). Elle est composée d’un plan mémoire d’une capacité totale de 128 Mbit découpé en 32 blocs de 4Mbits, avec une surface de cellule mémoire élémentaire de 0.18 μm². IV.4.3. Détails de l’expérience Devant la rareté de l’événement et afin d’augmenter la probabilité d’observer un effet d’aléas logiques du aux particules radiatives naturelles, cette expérience a nécessité une grande quantité de données. Dans cette optique, nous avons sélectionné pour les expériences en altitude plusieurs wafers (5 plaques de deux lots différents) constituant la première série (série1). Puis, nous avons constitué une deuxième série de 6 wafers (série2) d’un troisième lot. L’identification des lots, des numéros de plaques et des dates d’exposition, de relectures et les durées d’exposition sont présentés dans le Tableau 4.1. Testeur SOC Verigy (Agilent) V 93K Pré-caractérisation des wafers à t0 Flot de préparation des wafers Ecriture/lecture et sauvegarde des distributions des plans mémoires Expédition rapide (1-3 jours) Expédition rapide (1-3 jours) Tests EWS1 - EWS2 Vérification aspect rétention Cartographie initiale du VT des cellules mémoires Exposition aux radiations naturelles de l’environnement terrestres (plusieurs mois) à ASTEP et au niveau du sol (Rousset) Expédition rapide (1-3 jours) Relecture des plans mémoires (Rousset) Détection des pertes en VT (pertes de charge) Cartographie du VT des cellules mémoires comparaison Figure 4.12 : Protocole expérimental utilisé pour la caractérisation multi-sites destiné à évaluer le taux d’aléas logique (SER) de mémoires Flash à l’aide d’une plateforme de test Verigy® V93K 145 Chapitre 4 : Influence de l’environnement radiatif naturel terrestre sur la fiabilité en rétention des mémoires Flash Tableau 4.1 : Résumé d’informations de l’expérience (identification des plaquettes, expérience associée et durée d’exposition) Expérience Numéro de lot G939943 SERIE 1 Altitude (ASTEP) Référence SERIE 2 Altitude (ASTEP) G010978 G939943 G010978 G128956 Sous-terrain G939943 (LSM) Numéro de wafer #2 #3 #18 #24 #25 #12 #19 #1 #2 #3 #7 #8 #9 #9 Date d'exposition 1ère relecture (durée d'exposition) 2ème relecture (durée d'exposition) 3ème relecture (durée d'exposition) Juillet 2011 Octobre 2011 (3 mois) Juillet 2012 (12 mois) A venir… Juillet 2011 Octobre 2011 (3 mois) Juillet 2012 (12 mois) Janvier 2013 (18 mois) Avril 2012 Septembre 2012 (5 mois) A venir… Juillet 2011 Septembre 2012 (14 mois) Données non significatives, expérience abandonnée… Deux wafers sont restés à ST Microelectronics (Rousset) et nous ont servi de référence. Ils ont été laissés en rétention à température ambiante (25 °C) dans l’attente des prochaines relectures. Afin d’augmenter cette statistique de référence, nous nous sommes servis de données provenant de tests de rétention effectués durant la qualification de maturité technologique de la macrocell ANNA. Ces tests de rétention à température ambiante permettent de rajouter une quantité de 19 Gbs supplémentaires pour les wafers de référence. IV.4.4. Pré-caractérisation des wafers L’étape de pré-caractérisation est réalisée au niveau wafer en exécutant les flots de tests EWS1 et EWS2 (cf. détails en section I.5.2.1) sur un testeur industriel Verigy 93K. Le but de cette étape est non seulement de valider la bonne fonctionnalité des macrocells mémoire mais aussi de pouvoir détecter d’éventuels problèmes de défectivité ou de rétention, puisqu’un recuit de 24h est effectué à haute température (250 °C) entre les deux tests EWS. Lorsque les critères de rétention sont satisfaits (le décalage entre les distributions avant et après recuit doit satisfaire le critère de rétention), les puces considérées « bonnes » des différents wafers sont ensuite sélectionnées pour le flot de préparation. Ce dernier effectue la programmation des cellules de tous les plans mémoires et capture à t0 les distributions en VT. Les cellules mémoires sont lues à un niveau de courant de drain fixé à IdLECT = 8 µA. Ces distributions initiales en VT, représentées sur la Figure 4.13 en tant que données cumulées sur l’ensemble des wafers par expérience (ASTEP, Référence et LSM), sont comprises entre VT = 6V et VT = 9.5V. 146 Chapitre 4 : Influence de l’environnement radiatif naturel terrestre sur la fiabilité en rétention des mémoires Flash Figure 4.13 : Distributions initiales (t0) en VT pour les différents wafers pré-caractérisés La réalisation de ce travail de pré-caractérisation sur près de 50 Gbs de données (flows EWS1+EWS2, création et exécution du flot de préparation sur toutes les plaques) a pris un temps relativement conséquent au niveau des ressources du testeur Verigy 93K (entre 4 et 9h/wafer pour les flows EWS1+EWS2 ; entre 9 et 11h/wafer pour le flot de préparation et environ 9h/wafer pour effectuer la lecture(ou relecture) des plans mémoires). Devant cette contrainte de temps, nous n’avons pas pu effectuer en complément une opération de bitmap analogique sur l’ensemble des wafers qui nous aurait permis d’obtenir à t0 (et également pour toute future relecture) une cartographie complète physique des tensions de seuil VT de toutes les cellules mémoires lues. Une information qui, hélas, ne nous permet pas de pouvoir suivre individuellement l’évolution en VT de chaque point mémoire au cours des relectures. Le Tableau 4.2 récapitule les quantités de données testées par wafer et en fonction de l’expérience. Tableau 4.2 : Tableau récapitulatif des quantités de données pré-caractérisées et préparées, par wafer et en fonction de l’expérience Expérience Altitude (ASTEP) SERIE 1 Référence (Rousset) SERIE 2 Altitude (ASTEP) Sous-terrain (LSM) Numéro de Numéro de Nombre de puces lot wafer testées / wafers #2 19 G939943 #3 22 #18 21 #24 28 G010978 #25 22 Total G939943 #12 23 G010978 #19 24 Total #1 19 #2 20 #3 20 G128956 #7 24 #8 21 #9 11 Total G939943 #9 25 147 Quantité testée (Gb) 2.4 2.5 2.4 3.5 2.6 13.4 2.7 2.3 5.0 2.4 2.6 2.6 3.1 2.6 1.4 14.6 3.2 Quantité totale testée (Gb) 55.1 dont ASTEP 28.0 Référence 24.0 LSM 3.2 CONFIDENTIEL Chapitre 4 : Influence de l’environnement radiatif naturel terrestre sur la fiabilité en rétention des mémoires Flash Chaque opération de (re)lecture s’effectue par bloc de 4 Mb. Le flot de lecture est exécuté selon l’algorithme suivant : une 1ère distribution est réalisée sur un bloc. Dès qu’une cellule marginale est détectée à une tension de seuil inférieure à 6V, une 2ème distribution est effectuée pour vérification. Si c’est toujours le cas, un bitmap analogique est ensuite effectué afin de mémoriser les tensions de seuil VT de chaque cellule du bloc mémoire lu et d’obtenir une localisation physique dans le plan, de la cellule en question. Une fois pré-caractérisés, les wafers sont expédiés sur les différentes plateformes et sont exposés dans leur coque protectrice plastique aux radiations naturelles (neutrons atmosphériques et particules alpha sur la plateforme ASTEP, particules alpha seulement sur la plateforme du LSM), comme illustré en Figure 4.14. Figure 4.14: Illustration des 6 wafers de la série2 stockés dans la chambre d’exposition de la plateforme ASTEP (+ 2552 m d’altitude) IV.4.5. Premiers résultats expérimentaux IV.4.5.1 Wafers de référence Les wafers de référence (série1), restés à ST Microelectronics (Rousset) en mode rétention à température ambiante, ont été relus après 3 mois et 12 mois de rétention. Les relectures effectuées ont permis d’obtenir les distributions en VT des populations de cellules programmées. Il est à noter que durant cette étape de distribution, certains blocs (1 bloc = 1 LB = 4 Mb) n’étaient pas lus complètement. En d’autres termes, au lieu de lire tous les points mémoires du bloc (4 194 304 cellules) à chaque distribution, certaines cellules ou colonnes de cellules, disposées de manière aléatoire dans le plan, étaient manquantes et ne fournissaient pas l’information sur leur tension de seuil VT. Tous ces blocs « non complets » ont donc été filtrés dans les expériences à t0 et pour les relectures successives pour ne garder que les blocs complets et disposant d’une statistique de données sûre. La Figure 4.15 montre les distributions initiales à t0, après 3 mois, 12 mois et 18 mois des deux wafers de référence (w12+w19). Toutes les cellules mémoires présentes à t0 dans la distribution sont retrouvées après 12 mois. Le critère de basculement d’état sur la tension de seuil VT, permettant de distinguer les états logiques programmés et effacés, est fixé à VT = 5.7V. Une seule cellule marginale a été détectée hors de la distribution, dépassant ce critère : à VT = 4.5V après 12 mois et à VT = 3.4V après 18 mois. En addition des deux wafers caractérisés à Rousset (≈ 5 Gb), nous avons consolidé notre statistique expérimentale en considérant les wafers caractérisés en rétention à 25 °C lors de la qualification technologique de la macrocell (≈ 19 Gb) où aucune cellule extrinsèque n’a été détectée hors de la distribution gaussienne, initialement configurée dans l’état programmé. Nous arrivons donc à une quantité de données totale pour les wafers de référence de 24 Gb, pour une seule cellule marginale détectée. 148 Chapitre 4 : Influence de l’environnement radiatif naturel terrestre sur la fiabilité en rétention des mémoires Flash REF 5.7V Etat "1" Etat "0" Figure 4.15 : Distributions initiales, après 3, 12 et 18 mois des deux wafers de référence. Une seule cellule marginale a été détectée hors de la distribution, à VT = 4.5V (12mois) et à VT = 3.4V (18 mois) IV.4.5.2 Wafers exposés sur la plateforme ASTEP La quantité de données expédiée sur la plateforme ASTEP s’élève à 13.4 Gb pour les wafers de la série1 et 14.6 pour les wafers de la série2. Les wafers de la série1 ont été lus à t 0, après 3 mois et après 12 mois tandis que ceux de la série2 à t0 et après 5 mois. Des opérations de relecture sont prévues après quelques mois supplémentaires pour les deux séries. Données de la série1 Distribution cumulée (ppm) Il est important de préciser que la relecture effectuée après 3 mois d’exposition montre exactement le même résultat qu’après 12 mois. Nous avons donc choisi de ne montrer simplement que les résultats de relecture après 12 mois d’exposition. Sur les wafers exposés à ASTEP, trois cellules ont été détectées hors de la distribution après 3 et 12 mois et correspondent au groupe identifié A. Les valeurs de VT mesurées sont reportées en Figure 4.16. 5.7V Etat "1" Etat "0" B A 1E+10 1E+09 1E+08 1E+07 1E+06 1E+05 1E+04 1E+03 1E+02 1E+01 1E+00 1E-01 Wafers exposés : t0 Wafers exposés : 12 mois VT = 4.8V 3 (a) VT = 5V VT = 3.5V 4 5 VT(V) 6 7 (b) Figure 4.16 : Distributions (a) et distributions cumulées (b) initiales et après 12 mois, des 5 wafers exposés sur la plateforme ASTEP montrant 3 cellules marginales sortant de la distribution à des tensions de seuil VT = 3.5V, 4.8V et 5V (groupe A). 149 8 Chapitre 4 : Influence de l’environnement radiatif naturel terrestre sur la fiabilité en rétention des mémoires Flash Une étude plus détaillée sur les distributions en VT montre que plusieurs autres cellules ont pu être potentiellement impactées durant leur exposition aux particules radiatives naturelles. Après 12 mois, nous pouvons distinguer sur la Figure 4.16 deux groupes de cellules impactées : un premier groupe de 3 cellules, identifié A, qui correspondent à un changement d’état ("0" "1"), et un second groupe, identifié B, où 6 cellules sont sorties hors de la distribution sans toutefois dépasser le critère de basculement à 5.7 V. De plus, l’absence des données de bitmap analogique à t0 ne nous permet pas de savoir quel était initialement le VT de ces 3 cellules. Aussi, ces trois cellules marginales, traduisant un comportement extrinsèque, appartiennent à des wafers différents et sont localisées de manière aléatoire sur le wafer, le bloc mémoire et la position dans le plan mémoire lu, comme le montre la Figure 4.17 où sont représentés les bitmaps analogiques (position et localisation) des trois cellules. (0;0) 48 Wafer 18 - Puce [28;30] 4096 (0;0) Wafer 3 - Puce [27;30] 3890 4096 160 VT = 3.5V Wafer 3 Puce : [27;30] Wafer 18 Puce : [28;30] VT = 5V 748 1024 1024 (b) (a) (0;0) 1141 4096 62 Figure 4.17 : Cartographies des bitmaps analogiques des trois cellules extrinsèques. Ces cellules isolées sont localisées aléatoirement en fonction du wafer, de la puce et dans le plan mémoire. VT = 4.8V Wafer 18 Puce : [31;29] 1024 (a) : Cellule à 5V, w18, puce [28;30], LB1 (b) : Cellule à 4.8V, w18, puce [31;29], LB27 (c) : Cellule à 3.5V, w3, puce [27;30], LB14 Wafer 18 - Puce [31;29] (c) Données de la série2 Les données de la série2 ont été utiles pour caractériser davantage de statistique (14.6 Gb supplémentaires) et pour confirmer les premiers résultats observés sur les wafers exposés de la série1. Après 5 mois d’exposition, nous observons sur la totalité des 6 wafers 2 cellules mémoires sortant de la distribution programmée. La Figure 4.18 présente les distributions à t0 et après 5 mois d’exposition et la Figure 4.19, la représentation du bitmap analogique correspondant aux deux cellules marginales détectées. 150 Chapitre 4 : Influence de l’environnement radiatif naturel terrestre sur la fiabilité en rétention des mémoires Flash 2 cellules hors distribution VT 4.4 V 5.4 V VT = 5.4V VT = 4.4V (a) (b) Figure 4.18 : Distributions (a) et distributions cumulées (b) initiales et après 5 mois, des 6 wafers exposés sur la plateforme ASTEP, montrant 2 cellules marginales sortant de la distribution à des tensions de seuil VT =4.4V et VT =5.4V. (0;0) 48 Wafer 9 - Puce [28;30] 4053 4096 2708 (0;0) 4096 Wafer 8 Puce : [32;31] VT = 4.4V VT = 5.4V Wafer 9 Puce : [28;30] 752 1024 1024 Wafer 8 - Puce [32;31] Figure 4.19 : Cartographie du bitmap analogique des 2 cellules extrinsèques à VT = 4.4V et VT = 5.4V (série2). Sur les deux séries d’expériences en altitude, 3 cellules marginales seulement ont été détectées sur les wafers de la série1 après 3 mois d’exposition. Les mêmes cellules sont toujours présentes après 12 mois et n’ont pas évolué (même VT). 2 cellules marginales ont été détectées sur les wafers de la série2, après 5 mois d’exposition. Les résultats pour les wafers de référence et exposés en altitude sont reportés sur la Figure 4.20 et dans le Tableau 4.3. 151 Chapitre 4 : Influence de l’environnement radiatif naturel terrestre sur la fiabilité en rétention des mémoires Flash 2ème relecture série1 1ère relecture 1ère relecture série1 série2 CONFIDENTIEL Wafers ASTEP série1 Wafers ASTEP série2 3ème relecture série1 Référence Rousset (niveau de la mer) Wafers de référence VT (V) VT (V) VT (V) 4.5 4.5 3.4 VT (V) VT (V) 3.5 4.8 5.0 3.5 4.8 5.0 VT (V) 4.4 5.4 ASTEP (alt. 2552m) N.A. Figure 4.20 : Nombre de cellules mémoires extrinsèques détectées en dessous du critère de référence défini (5.7 V) délimitant les états "0" et "1" durant les opérations de relectures. Tableau 4.3 : Tableau récapitulatif des résultats obtenus pour l’expérience en temps réel sur les wafers de référence et exposés sur ASTEP Wafers de référence CONFIDENTIEL Quantité de données (Gbit) Nombre de cellules extrinsèques Nombre de cellules extrinsèques cumulées Temps d’exposition moyen (h) Quantité de données x temps d’exposition (Gbit.h) Quantité de données x temps d’exposition cumulé (Gbit.h) Taux d’aléas logiques ou SER (u.a) Référence Rousset 4.6 1 Référence Agrate 19 0 Wafers exposés sur la plateforme ASTEP Série1 Série2 13.4 3 14.6 2 1 5 13 392 (18 mois) 1 116 (1 mois ½) 8 928 (12 mois) 3 720 (5 mois) 61 603 21 204 119 635 54 312 82 807 173 947 12 28.8 IV.4.5.3 Wafer exposé en laboratoire souterrain (LSM) En ce qui concerne l’expérience menée en souterrain, nous avons choisi de ne laisser qu’une seule plaque dans le laboratoire souterrain de Modane et de concentrer le plus gros volume de données expérimentales sur la plateforme ASTEP, le but de l’expérience étant dans un premier temps d’évaluer le taux SER et l’impact des neutrons atmosphériques sur la rétention de la mémoire 152 Chapitre 4 : Influence de l’environnement radiatif naturel terrestre sur la fiabilité en rétention des mémoires Flash Flash. Malheureusement, il s’est avéré que la relecture après 14 mois sur ce wafer a montré de forts rejets en rétention avec une dizaine de points mémoires hors de la distribution programmée. Cette expérience aux résultats non significatifs n’était pas exploitable et a été mise de côté. De plus, il aurait été judicieux de caractériser une quantité de données beaucoup plus importante de l’ordre de 15 à 20 Gb afin de se prémunir d’éventuels problèmes de défectivité et d’augmenter par la même occasion la probabilité de détection d’erreurs liées aux particules radiatives. IV.4.6. Estimations du taux SER et interprétation des résultats IV.4.6.1 Résultats expérimentaux À partir des données de la Figure 4.19 obtenues pour deux endroits différents, le taux global d’aléas logiques (ou taux SER) et ses deux composantes peuvent être déterminés, comme dans [Puchner '11]. Les deux composantes sont, d’une part, nSER qui est la contribution des neutrons atmosphériques sur le taux SER et d’autre part, ( i) SER qui représente la contribution de tous les mécanismes de défaillance intrinsèques liés au plan mémoire ou à la puce, incluant la possible contribution en émetteurs de particules alpha. En effet, plusieurs mécanismes physiques intrinsèques peuvent expliquer la perte de charge à long terme généralement observée sur les dispositifs mémoires à grille flottante, en particulier différents mécanismes de fuite à travers l’oxyde tunnel ou le diélectrique inter-polysilicium ONO, basés sur un effet tunnel assisté par pièges. Ces derniers mécanismes ne sont pas inévitablement liés aux effets des radiations mais peuvent être aussi liés aux propriétés des matériaux ou induits par le procédé technologique ou un stress i) SER et pas électrique. C’est la raison pour laquelle nous avons nommé la seconde contribution ( seulement SER . Nous avons donc un système de deux équations à deux inconnues : SERREF SER ASTEP ( i)SER AFREF nSER ( i)SER AF ASTEP nSER (Référence) (ASTEP) Où AF REF = 1.04 et AFASTEP = 6.02 sont respectivement les facteurs d’accélération du flux de neutrons déterminés au niveau de la mer et en altitude sur la plateforme ASTEP. La valeur AF ASTEP = 6.02 correspond à la valeur expérimentale la plus récente déterminée à partir des données recueillies en utilisant le moniteur neutron du Plateau de Bure [Autran '12b]. Tous les résultats numériques calculés et présentés dans [Just '13] ont été normalisés par un facteur d’échelle arbitraire pour des raisons de confidentialité. La Figure 4.21 montre les résultats de l’extraction du taux SER, en considérant les données de la Figure 4.20 et les quantités de données et durées d’exposition des différentes expériences reportées dans le Tableau 4.3. Les valeurs globales du taux SER sont respectivement de 12 u.a pour les wafers de référence (Rousset) et de 28.8 u.a pour i) SER = 8.7 u.a et nSER = 3.3 u.a. les wafers exposés à ASTEP, ce qui mène à une estimation de ( 153 Chapitre 4 : Influence de l’environnement radiatif naturel terrestre sur la fiabilité en rétention des mémoires Flash 3.3 8.7 Figure 4.21 : Résumé des taux SER déduits des données de la Figure 4.20, pour les expériences de référence (Rousset) et en altitude (ASTEP). Les deux composantes SER sont données dans les conditions normalisées à New York City, et en unité arbitraire pour des raisons de confidentialité. Ces résultats démontrent un impact très limité de la radiation atmosphérique naturelle terrestre sur le taux d’aléas logiques de mémoires Flash, typiquement dans la gamme [10-100] FIT/GBit. En prenant en considération tous les autres mécanismes de défaillances internes, la contrainte radiative naturelle externe représente moins d’un tiers (27 %) du taux SER total [Just '13]. Notons tout de même que toutes les valeurs des taux SER déterminés seraient strictement nulles si des circuits avec des codes correcteurs d’erreurs (ECC) étaient activés sur les puces, ce qui démontre au final une immunité des technologies Flash actuelles aux radiations atmosphériques et telluriques. IV.4.6.2 Aspect modélisation et simulation Parallèlement aux résultats expérimentaux a été mise en place une approche de modélisation et de simulation basée sur la plateforme TIARA-G4 (Tool Suite for Radiation Reliability Assessment). Cette dernière, développée conjointement au cours des années précédentes par le laboratoire Im2np (Université Aix-Marseille) et ST Microelectronics (Central R&D, Crolles), est utilisée pour simuler l’interaction de particules (neutrons, protons, muons, particules alpha, ions lourds) sur plusieurs architectures mémoires de type SRAM et Flip-Flop [Autran '12a]. En utilisant cet outil de simulation, de nombreuses simulations Monte-Carlo ont été réalisées sur de larges plans mémoires (jusqu’à 100 000 cellules) en considérant la source de neutrons atmosphériques référencée dans la norme JEDEC pour les neutrons incidents de forte énergie (> 1 MeV) [JESD89 '01]. Deux illustrations de simulation sont présentées en Figure 4.22. Elles illustrent l’interaction de neutrons atmosphériques avec les matériaux qui composent le circuit et la façon dont les particules secondaires induites par ces neutrons peuvent impacter la cellule mémoire (attaque directe sur la grille flottante). Pour plus de clarté visuelle, une matrice réduite de cellules de 30x30 est considérée et tous les matériaux du BEOL, le silicium du substrat et les diélectriques ne sont pas représentés. Une grande partie des événements se produisant sont induits par les particules secondaires générées proche de l’interface entre FEOL et BEOL. L’empilement des connections métalliques (BEOL) 154 Chapitre 4 : Influence de l’environnement radiatif naturel terrestre sur la fiabilité en rétention des mémoires Flash contribue peu sur le taux SER global (< 2 %) malgré la présence de matériaux (couches, vias) à forte densité de métal (Tungstène, Cuivre, Aluminium, Tantale). (b) (a) Figure 4.22 : Images de simulation TIARA-G4 montrant en vue globale (a) et détaillée (b) le plan mémoire et les différentes traces de particules résultant des interactions entre les neutrons atmosphériques et les matériaux composant le circuit Nombre de cellules mémoires La Figure 4.23 montre les distributions en VT simulées avant et après irradiation. La distribution avant irradiation correspond à une distribution de type gaussienne calibrée sur la distribution expérimentale de la Figure 4.13. La distribution après irradiation est le résultat d’un milliard de neutrons atmosphériques incidents sur la matrice mémoire (100 000 cellules). Nous observons l’émergence d’une queue de distribution induite par les neutrons avec un nombre important de cellules dont le VT est inférieur à 7V. Etat "1" Etat "0" Après irradiation Avant irradiation Tension de seuil (V) Figure 4.23 : Distributions en VT simulées par TIARA-G4 d’une population de 100 000 cellules mémoires avant et après irradiation d’un milliard de neutrons atmosphériques Un certain nombre de cellules situé dans la queue de distribution se situe en dessous du critère de basculement défini à 5.7 V, précédemment identifié comme le groupe A sur la distribution de la Figure 4.16. Pour les autres cellules de la queue de distribution, leur VT a suffisamment diminué pour sortir de la distribution initiale mais pas assez pour dépasser le critère de basculement d’état. Ces cellules sont identifiées comme précédemment comme le groupe B (cf. Figure 4.16). Malgré la faible statistique de données de la Figure 4.16, le ratio (nombre de cellules du groupe B/nombre de cellules 155 Chapitre 4 : Influence de l’environnement radiatif naturel terrestre sur la fiabilité en rétention des mémoires Flash du groupe A) peut être évalué à 50 %. A partir de résultats de simulation avec une plus grande statistique, ce ratio est déterminé à 40.7 %, ce qui est dans le même ordre de grandeur. Au-delà du fait que ce point consolide la comparaison entre données expérimentales et simulées, ce résultat montre que le nombre de cellules impactées ayant une tension de seuil VT comprise entre le critère de basculement d’état et le début de la distribution gaussienne initiale est approximativement deux fois plus grand que le nombre de cellules dépassant le critère de basculement d’état fixé à 5.7 V. Pour le nombre de cellules vérifiant le critère VT < 5.7 V après irradiation, la contribution des neutrons sur le taux SER a été déterminée à 7.7 u.a et la contribution des particules alpha à 0.12 u.a. La Figure 4.24 résume la comparaison entre les valeurs expérimentales des composantes SER et les valeurs estimées à l’aide de l’outil de simulation TIARA-G4. nSER nSER (α+i)SER (α)SER Figure 4.24 : Comparaison des valeurs de composantes SER obtenues à l’aide de l’outil de simulation TIARA-G4 (Simul) et à partir de l’exposition aux radiations naturelles à Rousset et en altitude (Exp) Nous trouvons une bonne concordance en ce qui concerne la contribution de neutrons nSER en prenant en considération toutes les incertitudes de mesures et de simulation qui, au premier ordre, se révèlent être la faible statistique de données au vu de la rareté des événements détectés. Pour la contribution SER , l’écart entre données expérimentales et simulées est flagrant entre les deux valeurs. Cela confirme notre précaution initiale de nommer la seconde composante SER extraite ( i) SER au lieu de SER puisque dans le cas présent de dispositif à grille flottante, cette composante pourrait être le résultat d’autres mécanismes de défaillance intrinsèques à la puce. La littérature scientifique fait état de différents mécanismes de courants de fuite intrinsèques ou extrinsèques, à travers les couches diélectriques (oxyde tunnel, oxyde ONO, espaceurs). Les mécanismes intrinsèques qui peuvent contribuer à la perte de charge de la grille flottante sont les phénomènes d’émission d’électrons assistés par champ, d’émission thermoïonique et de dépiégeage d’électrons [Cappelletti '99] [Pavan '04] [Van Houdt '07]. Les mécanismes extrinsèques sont essentiellement des défauts dans l’oxyde pouvant former des chemins conducteurs à travers un diélectrique. Quel que soit le mécanisme, nos résultats suggèrent que ces processus sont prédominants dans le taux de défaillance observé, par rapport à l’émission interne de particules alpha. 156 Chapitre 4 : Influence de l’environnement radiatif naturel terrestre sur la fiabilité en rétention des mémoires Flash Conclusion Dans ce chapitre, nous avons étudié un aspect particulier de la fiabilité des mémoires : l’influence des particules radiatives de l’environnement naturel terrestre sur la tenue en rétention des mémoires Flash. Dans un premier temps, une revue bibliographique recouvrant l’ensemble du spectre des particules radiatives de l’environnement terrestre ainsi que les méthodes de mesure et normes associées a été présentée afin de donner le contexte d’étude. Puis, nous avons vu comme étaient caractérisés les circuits mémoires du à l’impact de ces particules atmosphériques grâce aux diverses expériences menées lors de tests accélérés ou en temps réel. De nombreux travaux menés par différents groupes de recherche ont notamment été réalisés sur des circuits mémoires SRAM et Flash (NOR et NAND). En revanche, tous les travaux menés jusqu’à présent sur technologie Flash l’ont été en environnement de test accéléré, et aucun en environnement naturel en temps réel. Dans cette optique, nous avons donc étudié la sensibilité des mémoires Flash aux radiations naturelles de l’environnement terrestre en utilisant une nouvelle approche expérimentale : l’exposition directe aux radiations naturelles d’une grande quantité de circuits mémoires programmés puis lus périodiquement au niveau wafer, avec un équipement de test industriel dédié. Malgré la durée de l’expérience (18 mois) et la grande quantité de données à manipuler (l’évolution des VT de plus de 50 GBits de cellules mémoires a été stockée et traitée), la statistique de cette première expérience reste relativement faible compte tenu du très faible taux de détection de basculement de cellules mémoires Flash. Néanmoins, la remarquable convergence entre données expérimentales et les résultats numériques de simulation (en ne considérant aucun paramètre d’ajustement dans toute la chaine de simulation) est un résultat important et indique que la valeur de la contribution des neutrons sur le taux SER nSER est plus de deux décades en dessous du taux SER mesuré sur les dernières technologies de mémoires SRAM [Autran '07] [Autran '08a] [Autran '12b]. De plus, la comparaison entre données expérimentales au niveau de la mer et les simulations de la contribution des particules alpha SER suggère clairement qu’un mécanisme, autre que l’émission interne de particules alpha pouvant se produire dans les matériaux, pourrait être responsable de la perte de charges de la grille flottante. Ce point sera particulièrement intéressant à évaluer lors de futurs travaux. Concernant la suite et les perspectives liées de cette expérience, il serait intéressant de poursuivre les travaux en conduisant, d’une part, des tests accélérés sous faisceaux de neutrons et , d’autre part, en mettant en place sur la plateforme ASTEP un testeur dédié réalisant les opérations de (re)lectures des wafers en temps réel afin d’observer et d’étudier plus finement l’évolution des VT et donc, des pertes de charge. Compte tenu des résultats de simulation où une queue de distribution apparaît clairement après irradiation, le fait d’augmenter grandement la statistique de données (par exemple 50 Gbits en altitude sur ASTEP, 50 Gbits en référence au niveau de la mer et 50 Gbits en environnement souterrain au LSM de Modane) et de lire en temps réel les distributions, permettrait d’affiner nos résultats concernant la contribution des particules alpha SER et de pouvoir décorréler les différents mécanismes de pertes de charge. 157 Chapitre 4 : Influence de l’environnement radiatif naturel terrestre sur la fiabilité en rétention des mémoires Flash 158 Conclusion générale Conclusion générale et perspectives De nombreuses applications industrielles spécifiques dans les secteurs tels que l’automobile, le médical et le spatial, requièrent un très haut niveau de fiabilité. Ce type d’applications fonctionnant sous des contraintes sévères (haute température, corrosion, vibration, radiations,…) impose aux industriels des spécifications particulières en termes de fiabilité et de consommation d’énergie. Les objectifs de cette thèse étaient d’étudier la fiabilité des mémoires Flash embarquées pour des applications faible consommation à forte contrainte de fiabilité (applications automobiles, médicales ou spatiales) afin de caractériser et modéliser les phénomènes de défaillance présents dans ce type de mémoires et apporter des solutions d’amélioration. Après avoir présenté le contexte général de ce travail de thèse, nous avons, dans la deuxième partie de ce manuscrit, mis en évidence le phénomène de perturbations durant les opérations de lecture (read-disturb). Ce phénomène peut être particulièrement impactant sur certains dispositifs mémoires embarqués effectuant un grand nombre d’opérations de lecture, par exemple pour lire de manière répétée un code d’instructions stocké en mémoire. Nous avons proposé, à l’aide des nombreuses expériences menées sur véhicule de test mémoire (macrocell), un modèle analytique. Ce dernier est un outil intéressant dans la mesure où il permet d’estimer le taux de défaillance des cellules mémoires en fonction de divers paramètres géométriques et électriques. En revanche, cette approche de modélisation est limitée dans la mesure où elle ne prend pas en considération le mécanisme de perte de charge attribué à un courant de SILC. Afin de le prendre en compte, les méthodes de génération, de caractérisation et les différentes approches de modélisation du courant de SILC ont été étudiées. Nous avons considéré l’effet tunnel assisté par piège (ETAP) comme l’approche la plus adaptée pour le modéliser. Un modèle physique a donc été développé, basé sur la structure du transistor à grille flottante classique auquel nous avons implémenté les modes de conduction Fowler-Nordheim et assisté par piège (élastique à 1 piège). Afin de calibrer ce modèle en fonction de la température (> 300K), une dépendance sur l’un des paramètres du piège de l’ETAP (la section de capture σn) a été implémentée. Ce modèle a permis d’adresser la problématique du readdisturb et a été mis à profit pour analyser son impact sur différentes technologies Flash de ST Microelectronics à Rousset. L’objectif final d’un tel modèle est de donner aux technologues et designers mémoires un outil de simulation afin d’identifier des moyens d’action sur les paramètres physiques, géométriques et électriques de la cellule Flash et ainsi minimiser les phénomènes indésirables tels que le read-disturb. Dans le chapitre suivant, nous nous sommes davantage intéressés aux performances de la cellule Flash et à sa fiabilité. Ce chapitre présente à la fois des optimisations liées au procédé de fabrication et aux conditions électriques de fonctionnement. Nous avons réalisé une étude liée à la fiabilité de l’oxyde tunnel en fonction de l’étape de poly-réoxydation en évaluant le piégeage de charges et les faibles courants de fuite. Ce travail de caractérisation a montré que la recette de polyréoxydation ne semble pas avoir un effet localisé sur les bords de l’oxyde tunnel (sur les régions qui sont ré-oxydées) mais impacte de manière plus globale la qualité intrinsèque de l’oxyde tunnel, modifiant de ce fait ses propriétés électriques. Une des recettes, comprenant l’espèce hydrogène fort connue pour être impliquée dans la plupart des défauts, a notamment montré un piégeage de charges plus important et une moins bonne tenue en rétention. Cette étude a été utile pour caractériser la qualité de la recette de poly-réoxydation. Le protocole de caractérisation électrique 159 Conclusion générale mis en œuvre peut aussi être utilisé pour étudier l’impact d’autres étapes du procédé de fabrication sur la fiabilité de l’oxyde tunnel. Dans un second temps, l’étude des variations de l’énergie d’implantation (implants LDD) et du dopage du canal a montré comment ces paramètres process pouvaient être ajustés afin d’optimiser les performances et la fiabilité en endurance du point mémoire. Nous avons montré quel pouvait être le meilleur compromis possible afin d’améliorer la fenêtre de programmation, le courant de fuite de bit-line et le courant consommé en écriture, tout en veillant à respecter les spécifications en endurance. La dernière partie de ce chapitre, axée sur les conditions électriques de fonctionnement, a permis d’étudier l’impact des conditions de polarisation lors de la lecture et les effets de l’endurance et de la tension de drain sur la consommation énergétique du point mémoire. Nous avons montré qu’en diminuant la tension de drain lors du pulse de programmation, l’énergie consommée était réduite d’environ 20 %, sans augmentation de la puissance crête et avec seulement une légère diminution de la fenêtre de programmation (environ 6 %). Par contre, le fait de réduire la tension de drain entraîne une fermeture plus importante de la fenêtre de programmation en cyclage, principalement sur l’état programmé. La tension de drain VD peut donc être considérée comme un paramètre d’ajustement en fonction de l’application visée (faible consommation ou forte endurance), sans modification technologique. L’impact de l’endurance sur l’énergie et le courant de consommation a été étudié et a montré que l’énergie consommée durant le signal de programmation augmentait au cours du cyclage en fonction de la dégradation du point mémoire selon une loi logarithmique, fonction du nombre de cycles d’écriture/effacement (environ + 30 % sur le pic de courant et + 37 % sur l’énergie consommée après 100 kc). Le dernier chapitre portant sur l’effet des particules radiatives de l’environnement naturel terrestre a permis de montrer comment étaient caractérisés les circuits mémoires SRAM et Flash grâce à diverses expériences menées lors de tests accélérés ou temps réel. Pour la première fois, une approche expérimentale en temps réel a été mise en œuvre : l’exposition directe aux radiations naturelles d’une grande quantité de circuits mémoires programmés puis lus périodiquement au niveau wafer, avec un équipement de test industriel dédié. Malgré la durée de l’expérience (plus de 15 mois) et la grande quantité de données à manipuler, la statistique de cette première expérience reste relativement faible compte tenu du très faible taux de détection de basculement des cellules mémoires Flash. Néanmoins, la remarquable convergence entre données expérimentales et simulées est un résultat important et indique que la défaillance liée aux neutrons atmosphériques est plus de deux décades en dessous de celle mesurée sur les dernières technologies de mémoires SRAM. De plus, la comparaison entre données expérimentales et simulées de la contribution des particules alpha à la perte de charges de la grille flottante suggère clairement qu’il existe d’autres mécanismes que l’émission interne pouvant se produire dans les matériaux. Au terme de ce manuscrit, une compréhension du phénomène de read-disturb a été proposée avec une approche physique de modélisation du courant de SILC. Concernant les perspectives d’évolution de ce modèle, il serait intéressant de réécrire les codes de calcul développés afin de les intégrer à des simulateurs de type Spice ou dans un modèle compact. Cela permettrait aux designers de bénéficier d’un outil de simulation précieux pour évaluer et anticiper les éventuels problèmes de perturbations liés au plan mémoire sur les technologies de mémoires Flash actuelles et futures développées à STMicroelectronics. D'autre part, une partie du chapitre 3 a été consacrée à l’aspect consommation énergétique du point mémoire, destiné à être embarqué dans des applications faible 160 Conclusion générale consommation. L’étude des polarisations et de la forme du signal de programmation, impactant à la fois la consommation énergétique et l’endurance du point mémoire, mériterait d’être approfondie. Pour cela, de nouvelles caractérisations électriques, exploitant la mesure de courant dynamique sur des appareils avancés comme l’Agilent B1500, associées à l’interprétation des champs électriques simulés à partir d’un modèle compact permettraient une analyse plus complète. La compréhension des mécanismes de dégradation et de consommation pourrait permettre une optimisation des paramètres clés (dimensions, process,…) de la cellule Flash. Enfin, compte tenu des résultats obtenus sur les effets des particules radiatives naturelles sur la tenue en rétention des mémoires Flash, il est nécessaire de poursuivre ces travaux, d’une part, par des tests accélérés sous faisceaux de neutrons et d’autre part, en mesurant directement sur la plateforme ASTEP avec un testeur dédié. Le fait de lire les distributions en temps réel permettrait d’affiner nos résultats concernant la contribution des particules alpha sur le taux de défaillance des cellules et de pouvoir décorréler les différents mécanismes de pertes de charge. De plus, afin de mettre en évidence la queue de distribution qui apparaît clairement en simulation dans des conditions de radiation naturelle, il est indispensable d’augmenter grandement le nombre de cellules en test. 161 Conclusion générale 162 Références bibliographiques Références bibliographiques [Annunziata '09] R. Annunziata, P. Zuliani, M. Borghi, G. De Sandre, L. Scotti, C. Prelini, M. Tosi, I. Tortorelli, and F. Pellizzer, "Phase Change Memory technology for embedded non volatile memory applications for 90nm and beyond", International Electron Devices Meeting, 7-9 Dec. 2009, pp. 1-4, http://dx.doi.org/10.1109/iedm.2009.5424413 [ASTEP '06] (2006) Altitude SEE Test European Platform. Available: www.astep.eu [Autran '07] J. L. Autran, P. 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Ce type d’applications fonctionnant sous des contraintes sévères (haute température, corrosion, vibration, radiations,…) impose aux industriels des spécifications particulières en termes de fiabilité et de consommation d’énergie. Dans ce contexte, les travaux menés ont pour objectif d’étudier la fiabilité des mémoires Flash embarquées pour des applications faible consommation et à forte contrainte de fiabilité. Après une introduction orientée sur les deux volets d’étude que sont la caractérisation électrique et le test de mémoires non volatiles, un modèle physique capable de modéliser le courant de SILC a été développé. Cet outil permet de répondre à la problématique de perturbations en lecture (read disturb) et donne aux designers et technologues un moyen d’estimer le taux de défaillance de cellules mémoires en fonction de paramètres physiques, géométriques et électriques ainsi que des moyens d’action afin de minimiser ce phénomène indésirable. La fiabilité (oxyde tunnel, endurance) et les performances (consommation énergétique) de la cellule Flash sont ensuite étudiées en explorant les variations de paramètres du procédé de fabrication et des conditions électriques de fonctionnement. Enfin, une étude originale menée en temps réel sur plus de 15 mois est consacrée à la fiabilité en rétention des mémoires Flash soumises aux effets des particules radiatives présentes dans l’environnement naturel terrestre. Mots clés: Mémoires non volatiles, Flash, fiabilité, perturbation en lecture (read-disturb), modélisation, SILC, consommation énergétique, variation process, particules radiatives, taux d’aléas logique (Soft-Errare Rate, SER) Characterization and modeling of embedded Flash memories for low power and high reliability applications Many specific applications used in automotive, medical and spatial activity domains, require a very high level of reliability. These kinds of applications, working under severe constraints (high temperature, corrosion, vibration, radiations…) challenge memory manufacturers and impose them particular specifications in terms of reliability and energy consumption. In this context, work presented in this thesis aim at studying embedded Flash memories reliability for low power and high reliability applications. After an introduction oriented on areas of electrical characterizations and Test of non-volatile memories, a physical model of SILC leakage current is developed. This tool is used to answer to disturbs problematic and gives to designers and technologists a way to estimate the failure rate of memory cells according to physical, geometrical and electrical parameters, giving leads to minimize this unwanted phenomenon. Reliability (tunnel oxide, cell endurance) and performances (energy consumption) of Flash memory cell are then studied exploring process parameters variations and electrical conditions optimizations. Finally, an original real-time experiment over more than 15 months is focused on Flash memories retention reliability due to irradiative particles effects of natural terrestrial environment. Key-words: Non-Volatile Memories, Flash memories, reliability, read-disturb issues, modeling, SILC, energy consumption, process variations, irradiative particles, Soft-Error Rate (SER)