Architecture des ordinateurs

Plan du cours
1Histoire de l’ordinateur
2Pr´esentation g´en´erale
3Repr´esentation interne des informations
4Encodage de l’information
5Circuits logiques
6Composants ´electroniques
7M´emoires
8Unit´e centrale de traitement
9Superordinateurs et microprocesseurs
10 Entr´ees / sorties
11 Assembleur
12 Introduction au langage MIPS
Clement Jonquet (Polytech’ Montpellier) Architecture des ordinateurs IG3 2011-2012 169 / 262

L’unit´e centrale de traitement dans l’architecture de Von
Neumann
L’unit´e centrale de traitement ou
processeur central (CPU) est
l’´el´ement moteur de l’ordinateur qui
interpr`ete et ex´ecute les instructions
du programme.
⇒Cerveau et coeur de
l’ordinateur !
Se compose de 2 unit´es s´epar´ees
Intimement associ´e `a la m´emoire
Principe de fonctionnement
Exécution d’un programme
chargement du programme et des données depuis un périphérique dans la
mémoire centrale ;
chargement séquentiel des instructions du programme de la mémoire
centrale dans l’unité de contrôle ;
analyse par l’unité de contrôle de l’instruction et passage à l’UAL pour
traitement ;
traitement de l’instruction par l’UAL avec éventuellement appel à la
mémoire ou aux unités d’entrée/sortie.
Christophe Fiorio, EPU Montpellier 2008-2009 9/112
Principe de fonctionnement
Schéma général de l’ordinateur
ou unité de commande
ou principale
périphériques
registres
unité de contrôle
ou
mémoire centrale
. . .
ou
unité de traitement
ou
unité de calcul
unité arithmétique
et logique
de traitement
unité centrale
d’entrée/sortie
unités
Christophe Fiorio, EPU Montpellier 2008-2009 10/112
Principe de fonctionnement>Mémoire centrale
Mémoire centrale
1K(Kilo) = 210 =1 0241=1 024 octets
1M(M´ega) = 220 =1 0242=1 048 576 octets
1G(Giga) = 230 =1 0243=1 073 741 824 octets
1T(Tera) = 240 =1 0244=1 099 511 627 776 octets
Christophe Fiorio, EPU Montpellier 2008-2009 11/112
Principe de fonctionnement>Unité centrale de traitement
Unité centrale de traitement
le compteur ordinal (CO) qui contient l’adresse de la prochaine instruction
à exécuter ;
le registre d’instruction (RI) qui contient l’instruction en cours d’exécution ;
le pointeur de pile (SP) indiquant la position courante dans la pile ;
le registre d’état (PSW) qui permet comme son nom l’indique d’indiquer
l’état du système, retenue lors d’une opération, dépassement de capacité,
...
Christophe Fiorio, EPU Montpellier 2008-2009 12/112
Clement Jonquet (Polytech’ Montpellier) Architecture des ordinateurs IG3 2011-2012 170 / 262

Unit´e centrale de traitement (CPU)
Unit´e de commande
Dirige le fonctionnement des
autres unit´es : UAL, m´emoire,
E/S
Prends les instructions en
m´emoire, les d´ecode et les passe
`a l’UAL en fonction des cycles
horloges.
Unit´e Arithm´etique et Logique
(UAL)
R´ealise effectivement les op´erations
arithm´etiques (+,-,*,/) et logiques
(NOT, AND, OR, XOR).
Clement Jonquet (Polytech’ Montpellier) Architecture des ordinateurs IG3 2011-2012 171 / 262

Interconnexion des unit´es d’un ordinateur
Bus
Syst`eme de cˆablage transportant des signaux ´electriques qui interconnecte
les unit´es de l’ordinateur. Transmet des signaux correspondant `a trois type
d’information : adresses,donn´ees et commandes.
Architectures `a bus unique (e.g., microordinateur)
Architectures `a bus sp´ecialis´es
Au maximum 2 unit´es peuvent utiliser un bus en mˆeme temps (⇒
attente)
Clement Jonquet (Polytech’ Montpellier) Architecture des ordinateurs IG3 2011-2012 172 / 262

Unit´e de commande
Unit´e de commande
Ensemble des dispositifs coordonnant le fonctionnement de l’ordinateur
afin de lui faire ex´ecuter la suite d’op´erations sp´ecifi´ees dans les
instructions du programme
Compteur ordinal (CO) : registre contenant l’adresse en m´emoire o`u
est stocker l’instruction `a chercher ;
Registre d’instruction (RI) : re¸coit l’instruction (op´eration +
op´erande) qui doit ˆetre ex´ecut´ee ;
D´ecodeur : d´etermine qu’elle op´eration doit ˆetre effectu´ee, parmi
toutes les op´erations possibles ;
S´equenceur : g´en`ere les signaux de commande
Horloge : ´emet des impulsions ´electroniques r´eguli`eres, synchronisant
ainsi toutes les actions du CPU.
Clement Jonquet (Polytech’ Montpellier) Architecture des ordinateurs IG3 2011-2012 173 / 262