Introduction au VHDL

Introduction au VHDL
Introduction au VHDL
Préambule :
VHDLHDL HDL
!
VHDL"#
1. Introduction
VHDL#
!$CPLD
C!PLD#FPGAFP
GA%
&CPLDFPGA)'#
micro-contrôleurmicro-contrôleur figée,!
 ROM  RAM"#
(#C, ADA, Pascal, JAVA...#Assembleur
ROM!
&                      
'déconnectées les unes des autres#
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#structure logique souhaitée
micro-contrôleur)
circuit programmable
SFO 3MIC  *+**

Introduction au VHDL
,""  
-
VHDL##.
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–Les descriptions VHDL synthétisables : #"%("
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–Les descriptions VHDL non synthétisables : #
%(%$
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"
SFO 3MIC  /+**
Schéma+0VHDL
1%("
1+
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FPGACPLD 
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JAVA/ADA/C/Assembleur
1+
1
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 ROM ou RAM
Micro-contrôleur
Fig. 1 : comparaison des conceptions pour processeur et
pour circuit logique programmable

Introduction au VHDL
2. Structure d'un fichier VHDL
&( VHDL !"
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%!
Exemple-
3. Structuration d'une architecture, process
&('#5
1('
VHDL#1 process
VHDL0#
( durée
d'exécution nulle !VHDL
SFO 3MIC  6+**
Valeurs d'un std_logic :
U' – Uninitialized
'X' – Forcing Unknown
'1' – Forcing 1
'0' – Forcing 0
Z' – High impedance
7879&9
:879*
879;
110
)  # 6    
%%
std_logicstd_logic_vector
  )    
;*-
((VHDL
-

Introduction au VHDL
##"&#(
$1
<signal ( 
0#((
"#-
0    !  =*  =/    =              
62=6#
#! '
$concurrents(>!
#
SFO 3MIC  +**
=*
=/ =6
=
=">
3!
%)
3!
%.&5
3%) .&5
<(<(
?
2@
@
2AB
liste de
se n si bi li té
2@
@
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2@
@
2AB
$CD<< 0?AB
(B
Architecture VHDL
<
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$
Fig. 2 : Association process – structure logique

Introduction au VHDL
2!%"(
-
0"HRAZ#Q_int#2
E
F##Q_int
0"(
!%Q_int1##Q_int
"
2!-
Q_int = Q_int+1;
Q_int = Q_int+1;
Q_int = Q_int+1;
<#Q_intD/Q_int #6
GFQint "HI
"Q_int 
(
if then else (#else$effet mémoire
# H Q_int & )J&K 5%
(#"Q_int(.
  effet mémoire par omission  )    #           
#(
F
SFO 3MIC  G+**
.     !  
$
 Q_int #(Q
    ! 5  
!!
⇒##H RAZ
⇒UP_DOWN(
  #    0   #
NB: L'entrée d'un circuit logique ne fait pas
forcément partie de la liste de sensibilité, loin de là.
RAZ%asynchrone"
  (       ; 
Q_int (
Process 1
Process 2