incertitude sur la décision d`un niveau logique en technologie cmos

S27
ÉPREUVE COMMUNE DE TIPE 2012 - Partie D
TITRE :
INCERTITUDE SUR LA DÉCISION D'UN NIVEAU LOGIQUE
EN TECHNOLOGIE CMOS
Temps de préparation : ……………..…………….2 h 15 minutes
Temps de présentation devant les examinateurs : …….10 minutes
Dialogue avec les examinateurs : ……………………..10 minutes
GUIDE POUR LE CANDIDAT :
Le dossier ci-joint comporte au total : 14 pages numérotés de 1 à 14.
Guide candidat : 1 page
Document principal : 11 pages
Documents complémentaires : 2 pages contenant annexe 1 et annexe 2.
Travail suggéré au candidat :
Après avoir résumé rapidement la structure du dossier, en prenant soin de dégager les tenants et
les aboutissants de chaque partie, le candidat pourra par exemple :
 Proposer un bilan des origines des incertitudes temporelles qui interviennent dans un
schéma logique général,
 Détailler l’impact d’une incertitude de son choix, à la fois sur la réponse d’un composant
et sur ses conditions d’utilisation.
CONSEILS GÉNÉRAUX POUR LA PRÉPARATION DE L'ÉPREUVE :
* Lisez le dossier en entier dans un temps raisonnable.
* Réservez du temps pour préparer l'exposé devant les examinateurs.
-
Vous pouvez écrire sur le présent dossier, le surligner, le découper … mais tout sera à remettre
aux examinateurs en fin d’oral.
-
En fin de préparation, rassemblez et ordonnez soigneusement TOUS les documents
(transparents, etc.) dont vous comptez vous servir pendant l’oral, ainsi que le dossier, les
transparents et les brouillons utilisés pendant la préparation. En entrant dans la salle d'oral,
vous devez être prêt à débuter votre exposé.
-
À l'issue de l'épreuve, vous devez remettre au jury le dossier scientifique. Tout ce que vous
aurez présenté au jury pourra être retenu en vue de sa destruction.
IL EST INTERDIT DE SORTIR LE SUJET DU SITE DE L’ÉPREUVE
page 1/14
INCERTITUDE SUR LA DÉCISION D'UN NIVEAU LOGIQUE
EN TECHNOLOGIE CMOS
5
1) Inverseur : incertitude entre le 0 et le 1
Un inverseur CMOS est réalisé avec un transistor MOS canal P (de dimension Wp, L), et un transistor
MOS canal N (de dimension Wn, L), qui lui est complémentaire dans le principe de fonctionnement.
10
Chaque composant a son comportement décrit par un système d'équations et de paramètres, placés
dans une bibliothèque, utilisés par le simulateur logiciel Pspice (lire annexe 1).
Les schémas que nous allons analyser dans ce dossier sont issus d'une technologie CMOS à longueur
de grille L = 0,35 µm et fonctionnant à une tension d'alimentation VDD = 3,3 V, GND = 0 V. Les
signaux logiques ont donc pour niveaux nominaux : état bas 0 V, état haut 3,3 V.
15
Schéma
Symbole
Principe
Table de vérité
Ces tensions appliquées sont telles que les transistors agissent en interrupteurs ouvert ou passant, ce
20
qui forme le principe de fonctionnement d'un inverseur, d'où sa table de vérité.
1.a. Comportement en statique
Intéressons-nous au comportement de l'inverseur quand l'entrée, V(in), varie continûment de 0 à 1.
Pour cela, traçons la caractéristique de transfert statique, V(out) = f(V(in)), à l'aide de Pspice :
3.5V
caractéristique idéale
3,06
3.0V
1,42
pente -1
2.0V
1.0V
pente -1
1,94
0,22
0V
0V
25
0.5V
1.0V
1.5V
2.0V
2.5V
V(out)
V(in)
Caractéristique de transfert statique de l'inverseur étudié
Repérons les points où
dV(out)
 1 .
dV(in)
page 2/14
3.0V
3.5V
Entre ces 2 points, ici dans [1,42 V ; 1,94 V], soit 0,52 V, un bruit additif à l'entrée est amplifié (en
30
valeur absolue). Cette zone, appelée zone d'incertitude ou parfois même zone interdite, doit être la
plus étroite possible, afin de se rapprocher de la caractéristique idéale.
Réciproquement, à l'extérieur de ces points, une fluctuation en entrée est atténuée en sortie (en valeur
absolue). On définit la marge bruit à l'état bas par [0 V ; 1,42 V], soit 1,42 V, et la marge de bruit à
35
l'état haut par [1,94 V ; 3,3 V], soit 1,36 V.
Idéalement, la caractéristique est symétrique, et les marges de bruit sont égales.
Cette caractéristique est une fonction des paramètres des transistors, ne serait-ce que par l'équation
donnant ID (annexe 1).
40
Parmi ces paramètres, réalisons une modification de + 10 % sur KP du transistor P et – 10 % sur KP du
transistor N, et réciproquement.
3.5V
3.0V
2.0V
Kpp diminué de 10 %
Kpn augmenté de 10 %
Kpp augmenté de 10 %
Kpn diminué de 10 %
1.0V
0V
0V
0.5V
V(out)
1.0V
1.5V
2.0V
2.5V
3.0V
3.5V
V(out2)
V(in)
Modification de la caractéristique de transfert statique selon les KP des transistors
45
Le résultat de la simulation montre que la caractéristique de transfert statique se déplace. Un
déséquilibre des valeurs de KP, qui influent directement sur la polarisation des transistors, influe donc
sur les marges de bruit.
50
1.b. Comportement en dynamique
Effectuons maintenant une analyse temporelle : le signal d'entrée sur l'inverseur est une rampe de
tension qui évolue entre 0 V et 3,3 V durant 100 ps. On réalise aussi la décroissance de l'entrée, de
3,3 V à 0 V.
page 3/14
3.5V
3.0V
in
2.0V
1.0V
out
0V
-0.5V
0s
50ps
100ps
V(out)
V(in)
150ps
200ps
250ps
300ps
350ps
400ps
450ps
500ps
550ps
600ps
650ps
700ps
750ps 800ps
Time
55
Réponse de l'inverseur à un signal d'entrée variable dans le temps entre 0 et 1.
À cette échelle de temps, on observe finement le changement de la tension de sortie. Contrairement à
la caractéristique de transfert statique, pour la même tension d'entrée, on ne passe pas par les mêmes
tensions de sortie. Les capacités internes au sein des transistors (qui se chargent ou déchargent)
60
expliquent cela.
Modifions, toujours par la simulation, les valeurs de VT de chaque transistor : canal P et canal N de
+ 10 % , puis de - 10 %.
3.5V
3.0V
VT augmentée de 10 %
VT diminuée de 10 %
2.0V
VT diminuée de 10 %
1.0V
VT augmentée de 10 %
0V
-0.5V
0s
50ps
100ps
V(out)
V(out2)
150ps
200ps
250ps
300ps
350ps
400ps
450ps
500ps
550ps
600ps
650ps
700ps
750ps 800ps
Time
Réponse temporelle de l'inverseur modifiée selon VT des transistors.
65
On observe que si VT diminue sur les 2 transistors formant l'inverseur, alors l'inverseur est plus rapide.
1.c. Comportement en température.
Dans un circuit intégré, chaque composant électronique est soumis à des variations de température :
70
d'une part par sa propre dissipation de puissance, et d'autre part par l'environnement (composants
voisins, température extérieure).
Schéma simulé.
page 4/14
75
Proposons une simulation sur un circuit montrant 3 inverseurs identiques mis en cascade, et observons
le signal en S2. Par simple équation logique, nous nous attendons à avoir S2 = in.
Modifions la température de tout le circuit (on suppose que l'ensemble du circuit intégré est à la même
température) selon 3 valeurs : T = - 40 °C, T = +27 °C (nominal) et T = + 125 °C.
3.5V
3.0V
+125
+27
in
2.0V
-40
-40
1.0V
+ 27
+125
0V
-0.5V
0s
0.1ns
V(in)
0.2ns
0.3ns
0.4ns
0.5ns
0.6ns
0.7ns
0.8ns
0.9ns
1.0ns
V(S2)
Time
80
Réponse temporelle, paramétrée en température
On reconnait que S2 = in, mais décalé dans le temps. De plus, ce décalage, lié comme nous l'avons vu
aux paramètres des transistors, est également fonction de la température. D'après cette analyse, on
remarque que les inverseurs ont un temps de réponse plus long si la température s'élève.
85
1.d. En conclusion, le comportement de l'inverseur est tributaire de tous les paramètres du modèle de
transistor. Nous avons limité nos essais aux variations de 2 paramètres indépendants, KP et VT, sur les
quelques dizaines de paramètres intervenant dans le modèle du transistor MOS. De plus, les
caractéristiques des inverseurs sont liées à la température.
90
Pour finir reprenons le cas de plusieurs inverseurs mis en cascade. Supposons que certains transistors
soient à KP élevé, d'autres à KP faible, que certains soient à VT élevée, d'autres à VT faible, et ce de
façon inconnue… Lors d'une entrée présentant une transition parfaite, la sortie de toute la chaîne des
inverseurs commutera, mais après un temps de traversée inconnu.
Ce cas de figure de plusieurs inverseurs en chaîne est le modèle simplifié de plusieurs opérateurs
95
logiques de base (NAND, NOR, etc.) qui forment une fonction plus complexe.
2) oscillateur en anneau : incertitude sur la période, sur la fréquence.
100
De nombreux montages électroniques ont besoin d'une horloge. Parmi les différentes structures pour
réaliser la fonction horloge, il existe une solution très simple et économique qu'est l'oscillateur en
anneau.
page 5/14
2.1. Principe et fonctionnement
105
Un oscillateur en anneau est formé d'une chaîne rebouclée d'un nombre impair d'inverseurs.
Oscillateur en anneau à 5 inverseurs
Avec entrée attaquant une porte NAND
En idéalisant la réponse temporelle d'un inverseur logique attaqué par un signal évoluant entre 0 et 1,
110
on peut définir :
- tpLH, temps de propagation de la transition donnant Low High en sortie,
- tpHL, temps de propagation de la transition donnant High Low en sortie.
On déduit alors un temps de traversée moyen (ou temps de propagation) par tp =
tpLH  tpHL
.
2
La période T d'une telle structure de N inversions est T = N tpLH +N tpHL.
On déduit T = 2 N tp et donc la fréquence d'oscillation : f 
115
1
2 N tp
Si cette fréquence est trop élevée pour son utilisation, il faut adjoindre un dispositif de division de
fréquence, réalisée par des compteurs binaires.
La simulation électrique Pspice permet de prédéterminer le fonctionnement de l'oscillateur en anneau.
7.5V
3,3 V
6.0V
entrée de commande
0V
4.0V
2.0V
0V
0s
4+V(A)
1ns
V(S3)
2ns
3ns
4ns
5ns
6ns
7ns
8ns
9ns
10ns
Time
120
Le signal "au milieu" de l'oscillateur présente une forme d'onde périodique
Ce chronogramme montre que lorsque l'entrée de commande (potentiel en A) passe au niveau 1
logique, alors les potentiels en chaque nœud de la boucle oscillent entre le niveau 0 et 1 (ici est
représenté S3).
125
Une lecture fine de ce chronogramme a donné une période de 615 ps, et ce après quelques périodes.
2.2. Robustesse de l'oscillateur en anneau
La conclusion donnée au paragraphe 1.d. permet de dire qu'il existe une incertitude sur tp, et donc sur
la période. Sur un montage réel, il est impossible de prévoir avec précision la fréquence d'oscillation.
page 6/14
130
Néanmoins, on peut prédéterminer, par la simulation, l'étendue possible de la période, grâce à des
simulations exploitant des tirages de Monte Carlo (voir annexe 2). Chaque simulation (ou "run")
possédant un jeu de paramètres différent. Une calculatrice intégrée au simulateur donne la distribution
prévisible de la période d’oscillation.
12
P
e
r
c
e 10
n
t
o
f
S
a
m
p
l
e
s
8
6
4
2
0
280p
320p
360p
n samples
= 4986
n divisions = 30
135
400p
440p
mean
sigma
480p
= 6.16354e-010
= 6.89056e-011
520p
560p
600p
640p
Period_XRange(V(S3),5n,8n)
minimum
10th %ile
= 3.50013e-010
= 5.29947e-010
680p
median
90th %ile
720p
760p
= 6.16041e-010
= 7.03862e-010
800p
maximum
3*sigma
840p
880p
920p
= 8.59974e-010
= 2.06717e-010
Les résultats des 5000 simulations (regroupées en 30 tranches)
On peut remarquer que la loi de distribution est très voisine d'une loi normale gaussienne.
2.3. En conclusion, ce schéma très simple permet d'obtenir un oscillateur dont les caractéristiques, à
140
température ambiante, sont, d'après l'outil de simulation :
- période moyenne : To = 6,16 10-10 s, confondue avec la valeur médiane.
- écart type de période : T = 6,89 10-11s.
3) Bascule DFF : incertitude sur l'instant de basculement.
145
3.a. Principe de la bascule DFF
Une bascule D est un opérateur de logique séquentielle. Elle dispose de 2 entrées : D (Data) et CLK
(CLOCK, horloge), et une (ou deux) sortie(s) : Q (et Q\, Q complémentée).
Il existe la "D Flip-Flop", dont le fonctionnement peut se résumer à : Q est la recopie de D au front
150
montant de CLK. C'est donc une fonction mémoire, car après le front montant de CLK, l'état logique
en Q est maintenu, jusqu'au front montant suivant.
Il existe de nombreux schémas de la bascule DFF. En technologie CMOS, le plus populaire est celui
qui fait appel à 2 éléments :
 Des interrupteurs électroniques.
155
À l'aide de transistors MOS commandés, il est possible de réaliser la fonction "interrupteur". Une
entrée de commande permet de fermer le circuit (interrupteur passant) par un 1, ou l'ouvrir
(interrupteur bloqué) par un 0.
page 7/14
Par une inversion de ce même signal de commande, on peut avoir également l'interrupteur fermé pour
une commande à l'état 0 et réciproquement. Dans la DFF, c'est l'entrée CLK qui actionne les
160
interrupteurs.
Interrupteur
Mémoire 1 bit
 Des éléments mémoire à base de 2 inverseurs rebouclés.
165
Le schéma logique de cet élément mémoire montre qu'un niveau logique placé en C est inversé sur la
sortie B ce qui confirme le niveau d'entrée en C : une fois placé, un état reste figé.
Dans la structure "maître esclave", le maître est formé d'un premier élément mémoire, l'esclave d'un
deuxième.
170
3.b. Fonctionnement de la DFF étudiée
Le fonctionnement d'une DFF, à structure "maître esclave" peut s'expliquer par les croquis suivants :
CLK = 0
L'état binaire de D est recopié
en sortie du maître. L'esclave,
isolé du maître, conserve Q par
l'élément mémoire.
Q = Q précédent
CLK = 1
L'entrée D est déconnectée du
maître qui conserve la donnée.
L'esclave recopie cette donnée
fournie par le maître.
Q = valeur de D avant
le passage à 1 de CLK
CLK = 0
On revient à la condition où
l'esclave conserve la donnée, et
une nouvelle valeur de D est
capturée par le maître.
Q = Q précédent
CLK
TABLEAU 1 : Q est la recopie de D au front montant de CLK
Les "datasheet" des bascules D montrent usuellement 4 temps typiques pour garantir le fonctionnement
à la bascule D :
175
- la donnée doit être présente un au moins temps tSU (set up) avant le front actif, et doit être maintenue
au moins un temps tH (hold) après ce front,
- après le front actif de CLK, la sortie Q met un temps tPLH pour transmettre le niveau haut et tPHL pour
transmettre le niveau bas.
180
Dans ce fonctionnement, le front descendant est sans effet, et peut être placé n'importe quand, à
conditions de laisser tw, la largeur minimale de CLK à l'état haut.
page 8/14
Temps typiques
185
3.c. Simulation d'un cas typique
À l'aide de l'outil Pspice, on analyse la bascule D, dans les conditions "normales" : la donnée D est
positionnée "bien avant" le front montant de CLK, puis modifiée "bien après", et l'on vérifie le
fonctionnement. Pour être réaliste, les transitions sur les entrées D et CLK ne sont pas instantanées,
mais durent 100 ps.
12V
CLK
8V
D=1
D
D=0
tPLH
4V
Q
tPHL
0V
0s
190
0.5ns
8+V(CLK)
4+V(D)
1.0ns
V(Q)
1.5ns
2.0ns
2.5ns
3.0ns
3.5ns
4.0ns
4.5ns
5.0ns
5.5ns
6.0ns
Time
simulation typique (les signaux sont 0 V ; 3,3 V) :
la donnée D est présente depuis longtemps,
au front montant de CLK, les conditions initiales sont installées
195
Cet essai permet de caractériser 2 paramètres de cette DFF : une lecture fine de ce chronogramme
donne tPLH = 417 ps et tPHL = 487 ps (par une mesure prise lors des traversées de 1,65 V de CLK et Q).
3.d. Simulation de la violation de tSU.
En examinant le tableau 1, on lit qu'à CLK = 0, C recopie D\, et que B reproduit C\. Mais supposons
200
que le passage au niveau haut de CLK arrive trop tôt, vis-à-vis de la donnée D qui est encore en train
de transiter. L'interrupteur relié à C s'ouvre, isolant le maître sur une donnée non encore stabilisée.
Potentiels de C et B voisins de 1,65 V
Le maître est alors constitué de 2 inverseurs rebouclés, avec une information qui n'est pas un état
205
logique, mais une valeur analogique, qui peut être proche de VDD/2 = 1,65 V, c’est-à-dire dans la
page 9/14
zone d'incertitude des inverseurs. C'est un état métastable, qui finit fatalement, au bout d'un certain
temps, par se stabiliser sur C = 0 V et B = 3,3 V, ou C = 3,3 V et B = 0 V.
L'esclave recopiant la sortie du maître, on aura en sortie Q, une valeur qui elle aussi mettra un certain
temps à se stabiliser.
210
Reprenons la simulation, et observons ce phénomène. Choisissons le fonctionnement de la DFF pour
D = 1. Retardons la montée de D de façon à ce qu'elle soit 30 ps avant la montée de CLK. Dans ces
conditions, on se trouve en "violation de temps de setup".
24V
20V
CLK
D
15V
C
10V
B
5V
0V
A
Q
1.4ns
1.6ns
20+V(CLK)
16+V(D)
1.8ns
12+V(C)
8+V(B)
2.0ns
4+V(A)
2.2ns
V(Q)
2.4ns
2.6ns
2.8ns
3.0ns
3.2ns
3.4ns
Time
215
"Zoom", sur le comportement de la DFF en cas de violation de tSU:
Q est la recopie de D, bien après le front de CLK (ici 793 ps).
La simulation montre les différents potentiels internes durant ce phénomène. Q passe à l'état haut,
793 ps après le front montant de CLK, soit bien plus que tPLH.
220
Une autre simulation, avec cette fois D qui passe de 1 à 0 en quasi-coïncidence avec le front montant
de CLK a montré également une "hésitation" sur les potentiels internes avant que Q ne passe à 0.
En résumé, si on ne respecte pas tSU, alors la sortie Q bascule après un temps bien supérieur à tPLH (si
225
Q doit passer à 1) ou bien supérieur à tPHL (si Q doit passer à 0), ou ne bascule pas du tout (la donnée D
a "raté" le front de CLK).
3.e. Simulation de la violation de tH.
De même, si l'état logique de D change trop tôt après le front montant de CLK, le tableau 1 indique
230
que le maître va capturer une information qui était en train de quitter sa valeur. On se retrouve dans le
cas où le maître fait l'acquisition d'une grandeur intermédiaire, et est dans un état métastable.
Reprenons la simulation, et observons ce phénomène. Choisissons le fonctionnement de la DFF pour
D = 1. Prenons comme condition initiale Q = 0. Après le front montant de CLK, la sortie Q doit passer
page 10/14
à 1. Modifions la valeur de D de façon à ce qu'elle retombe à l'état bas, 60 ps après la montée de CLK
235
(temps pris à la traversée de VDD/2). On se trouve alors en "violation de temps de hold ".
24V
CLK
20V
D
15V
C
10V
5V
0V
B
A
Q
1.4ns
1.6ns
20+V(CLK)
16+V(D)
1.8ns
12+V(C)
8+V(B)
2.0ns
4+V(A)
2.2ns
V(Q)
2.4ns
2.6ns
2.8ns
3.0ns
3.2ns
3.4ns
Time
Comportement de la DFF en cas de violation de tH:
Q est la recopie de D, bien après le front de CLK (ici 869 ps).
240
Une autre simulation, avec cette fois D qui passe de 0 à 1 en quasi-coïncidence avec le front montant
de CLK a montré également une "hésitation" sur les potentiels internes avant que Q ne passe à 0.
En résumé, si on ne respecte pas tH, alors la sortie Q bascule après un temps bien supérieur à tPLH (si Q
245
doit passer à 1) ou après un temps bien supérieur à tPHL (si Q doit passer à 0), ou ne bascule pas du tout
(le front de CLK a "raté" la donnée D).
3.f. Données constructeur
En conclusion, il faut respecter des intervalles de temps entre D et CLK
250 pour avoir un fonctionnement normal de la bascule DFF. Sans cette
précaution, la sortie Q se présente après un délai inconnu, ou ne commute
pas du tout. Pour récapituler ces phénomènes, on définit 2 temps, repérés
au milieu des transitions (montantes ou descendantes sur D ou Q,
montantes sur CLK) : D2CLK (lire "D to Clock") et CLK2Q (lire "Clock
255 to Q" ).
Toujours à l'aide de Pspice, nous pouvons, par un décalage progressif de D par rapport à CLK, agir sur
la variable D2CLK. Et, grâce à un artifice ajouté au schéma de la DFF simulée, (qui repère les
260
traversées à 1,65 V des signaux CLK et Q) nous pouvons accéder à CLK2Q.
page 11/14
1.3n
1.2n
1.0n
CLK2Q = f (D2CLK)
0.8n
0.6n
417 ps
0.4n
-1.0n
-0.9n
-0.8n
Pulsewidth_XRange(V(CLK2Q),1n,3n)
-0.7n
-0.6n
-0.5n
-0.4n
-0.3n
-0.2n
-0.1n
-0.0n
D2CLK
Dégradation du temps CLK2Q en fonction du temps D2CLK
La courbe CLK2Q = f (D2CLK) montre 2 zones :
265
- si la transition de D arrive bien avant CLK, alors le temps mis pour Q de s'établir est constant (ici
417 ps, car la simulation a été faite pour une capture de D = 1),
- si D transite à proximité du front de CLK, alors le temps mis pour Q de s'établir s'accroit, jusqu'à une
valeur max. Au-delà, cela correspond à un non-fonctionnement de la bascule D.
270
De même, on peut refaire cette analyse pour construire cette courbe afin d'illustrer le phénomène de
hold. On retrouve 2 zones :
- si D change d'état bien après CLK, alors le temps mis pour Q de s'établir est constant,
- si le changement d'état de D est proche du front de CLK, alors le temps mis pour Q de s'établir
s'accroit, jusqu'à une valeur max. Au-delà, cela correspond à un non-fonctionnement de la bascule D.
275
Certains constructeurs de DFF diffusent la courbe CLK2Q
=
f(D2CLK) dont un exemple fictif est donné ci-contre.
C'est une information plus complète que celle de se limiter aux
280
seuls points tSU et tH.
La consigne alors est de rester dans les zones à CLK2Q constant.
page 12/14
285
ANNEXE 1 : MODÉLISATION DE COMPOSANTS ÉLECTRONIQUES
Le transistor MOS dispose de 4 électrodes :
Source (S), Grille (G), Drain (D), et substrat (B, pour Bulk en anglais)
290
Constitution simplifiée d'un MOS canal N.
L est la longueur, W la largeur, dans le sens Drain Source
Principe, pour le transistor à canal N : Le substrat est porté par un potentiel = 0 V. Un potentiel est
placé en Grille. Si ce potentiel est supérieur à une tension de seuil V T (Treshold), il se crée sous la
295
grille un canal de type N permettant ainsi un passage de courant entre Drain et Source. Ce courant
Drain Source dépend des potentiels des 4 électrodes. Usuellement le potentiel de substrat est fixe, et la
grille est une tension de commande.
Le composant est symétrique. Ce sont les tensions de polarisation qui définissent le fonctionnement.
ID, le courant Drain Source, est une fonction complexe de VGS, VDS. Un schéma équivalent est une
300
source de courant commandée par des tensions.
La Source est formée d'un semi-conducteur qui présente, le long du matériau, une chute de tension. De
même pour le Drain. On peut idéaliser ce phénomène par des résistances d'accès RS et RD.
La grille, électriquement isolée, présente une surface en regard des 3 autres électrodes. Un schéma
équivalent de ce phénomène peut être 3 condensateurs.
305
La constitution du transistor montre aussi 2 jonctions PN.
VGS < VT
:
ID = 0
ID 
VDS < VGS-VT:
VDS > VGS-VT:
Modèle simplifié

KP W
2
2(VGS  VT )VDS  VDS
2 L

KP W
(VGS  VT ) 2
2 L
Équations simplifiées
ID 
 KP est le paramètre principal du transistor MOS, lié à la physique du composant au travers
d'équations complexes.
 VT est également issue d'équations faisant appel aussi à la physique du semi-conducteur.
310
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 Les résistances, condensateurs, ont des valeurs liées aux courants, tensions température.
 Les diodes présentées ont également en interne des capacités, etc.
Notons qu'il existe des modèles plus complets que celui présenté.
315
Le logiciel Pspice est un outil d'analyse qui ne résout que les équations électriques (loi des mailles, des
nœuds). Le modèle du MOS peut alors représenter fidèlement le comportement du transistor réel en
toutes circonstances.
Après une lecture du schéma (génération d'une "netlist"), Pspice établit un système d'équations
320
différentielles, sous forme matricielle. Si la complexité du circuit à analyser augmente de X % (par
ajout de composants), le temps de calcul pour résoudre les équations augmente bien plus que X %.
325
ANNEXE 2 : TIRAGE DE MONTE CARLO en simulation électrique
Tous les paramètres intervenant dans le modèle des transistors sont donnés avec une valeur typique et
une loi de distribution, comme, par exemple dans l'étude menée, une loi normale gaussienne. Chaque
330
paramètre est donc connu par sa valeur moyenne (valeur typique) et son écart type. Ces
renseignements sont fournis, sous forme de fichier, par les constructeurs des composants, ou, pour le
cas d'un circuit intégré, par le "fondeur". Certains paramètres sont liés.
La méthode de simulation de Monte-Carlo (en référence aux jeux de hasard connus dans cette ville)
consiste à effectuer un nombre très important de simulations, chacune d'entre elles ayant un nouveau
335
jeu de valeurs numériques pris aléatoirement pour tous les paramètres concernés, en respectant les lois
de distribution. Après ces simulations, on observe sur telle ou telle grandeur la fonction de distribution
résultante obtenue. On en déduit la robustesse du circuit analysé, vis-à-vis des dispersions possibles de
paramètres données par le constructeur de chaque composant. Il est également possible de chercher
une corrélation entre cette grandeur et un paramètre particulier.
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