incertitude sur la décision d`un niveau logique en technologie cmos

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ÉPREUVE COMMUNE DE TIPE 2012 - Partie D
TITRE : INCERTITUDE SUR LA DÉCISION D'UN NIVEAU LOGIQUE
EN TECHNOLOGIE CMOS
Temps de préparation : ……………..…………….2 h 15 minutes
Temps de présentation devant les examinateurs : …….10 minutes
Dialogue avec les examinateurs : ……………………..10 minutes
GUIDE POUR LE CANDIDAT :
Le dossier ci-joint comporte au total : 14 pages numérotés de 1 à 14.
Guide candidat : 1 page
Document principal : 11 pages
Documents complémentaires : 2 pages contenant annexe 1 et annexe 2.
Travail suggéré au candidat :
Après avoir résumé rapidement la structure du dossier, en prenant soin de dégager les tenants et
les aboutissants de chaque partie, le candidat pourra par exemple :
 Proposer un bilan des origines des incertitudes temporelles qui interviennent dans un
schéma logique général,
 Détailler l’impact d’une incertitude de son choix, à la fois sur la réponse d’un composant
et sur ses conditions d’utilisation.
CONSEILS GÉNÉRAUX POUR LA PRÉPARATION DE L'ÉPREUVE :
* Lisez le dossier en entier dans un temps raisonnable.
* Réservez du temps pour préparer l'exposé devant les examinateurs.
- Vous pouvez écrire sur le présent dossier, le surligner, le découper … mais tout sera à remettre
aux examinateurs en fin d’oral.
- En fin de préparation, rassemblez et ordonnez soigneusement TOUS les documents
(transparents, etc.) dont vous comptez vous servir pendant l’oral, ainsi que le dossier, les
transparents et les brouillons utilisés pendant la préparation. En entrant dans la salle d'oral,
vous devez être prêt à débuter votre exposé.
- À l'issue de l'épreuve, vous devez remettre au jury le dossier scientifique. Tout ce que vous
aurez présenté au jury pourra être retenu en vue de sa destruction.
IL EST INTERDIT DE SORTIR LE SUJET DU SITE DE L’ÉPREUVE
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INCERTITUDE SUR LA DÉCISION D'UN NIVEAU LOGIQUE
EN TECHNOLOGIE CMOS
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1) Inverseur : incertitude entre le 0 et le 1
Un inverseur CMOS est réalisé avec un transistor MOS canal P (de dimension Wp, L), et un transistor
MOS canal N (de dimension Wn, L), qui lui est complémentaire dans le principe de fonctionnement.
Chaque composant a son comportement décrit par un système d'équations et de paramètres, placés
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dans une bibliothèque, utilisés par le simulateur logiciel Pspice (lire annexe 1).
Les schémas que nous allons analyser dans ce dossier sont issus d'une technologie CMOS à longueur
de grille L = 0,35 µm et fonctionnant à une tension d'alimentation VDD = 3,3 V, GND = 0 V. Les
signaux logiques ont donc pour niveaux nominaux : état bas 0 V, état haut 3,3 V.
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Schéma Symbole Principe Table de vérité
Ces tensions appliquées sont telles que les transistors agissent en interrupteurs ouvert ou passant, ce
qui forme le principe de fonctionnement d'un inverseur, d'où sa table de vérité.
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1.a. Comportement en statique
Intéressons-nous au comportement de l'inverseur quand l'entrée, V(in), varie continûment de 0 à 1.
Pour cela, traçons la caractéristique de transfert statique, V(out) = f(V(in)), à l'aide de Pspice :
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Caractéristique de transfert statique de l'inverseur étudié
Repérons les points où
1
dV(in)
dV(out) 
.
V(in)
0V 0.5V 1.0V 1.5V 2.0V 2.5V 3.0V 3.5V
V(out)
0V
1.0V
2.0V
3.0V
3.5V
caractéristique idéale
pente -1
pente -1
3,06
0,22
1,42
1,94

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Entre ces 2 points, ici dans [1,42 V ; 1,94 V], soit 0,52 V, un bruit additif à l'entrée est amplifié (en
valeur absolue). Cette zone, appelée zone d'incertitude ou parfois même zone interdite, doit être la
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plus étroite possible, afin de se rapprocher de la caractéristique idéale.
Réciproquement, à l'extérieur de ces points, une fluctuation en entrée est atténuée en sortie (en valeur
absolue). On définit la marge bruit à l'état bas par [0 V ; 1,42 V], soit 1,42 V, et la marge de bruit à
l'état haut par [1,94 V ; 3,3 V], soit 1,36 V.
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Idéalement, la caractéristique est symétrique, et les marges de bruit sont égales.
Cette caractéristique est une fonction des paramètres des transistors, ne serait-ce que par l'équation
donnant ID (annexe 1).
Parmi ces paramètres, réalisons une modification de + 10 % sur KP du transistor P et – 10 % sur KP du
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transistor N, et réciproquement.
Modification de la caractéristique de transfert statique selon les KP des transistors
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Le résultat de la simulation montre que la caractéristique de transfert statique se déplace. Un
déséquilibre des valeurs de KP, qui influent directement sur la polarisation des transistors, influe donc
sur les marges de bruit.
1.b. Comportement en dynamique
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Effectuons maintenant une analyse temporelle : le signal d'entrée sur l'inverseur est une rampe de
tension qui évolue entre 0 V et 3,3 V durant 100 ps. On réalise aussi la décroissance de l'entrée, de
3,3 V à 0 V.
V(in)
0V 0.5V 1.0V 1.5V 2.0V 2.5V 3.0V 3.5V
V(out) V(out2)
0V
1.0V
2.0V
3.0V
3.5V
Kpn augmenté de 10 %
Kpp diminué de 10 %
Kpn diminué de 10 %
Kpp augmenté de 10 %

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Réponse de l'inverseur à un signal d'entrée variable dans le temps entre 0 et 1.
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À cette échelle de temps, on observe finement le changement de la tension de sortie. Contrairement à
la caractéristique de transfert statique, pour la même tension d'entrée, on ne passe pas par les mêmes
tensions de sortie. Les capacités internes au sein des transistors (qui se chargent ou déchargent)
expliquent cela.
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Modifions, toujours par la simulation, les valeurs de VT de chaque transistor : canal P et canal N de
+ 10 % , puis de - 10 %.
Réponse temporelle de l'inverseur modifiée selon VT des transistors.
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On observe que si VT diminue sur les 2 transistors formant l'inverseur, alors l'inverseur est plus rapide.
1.c. Comportement en température.
Dans un circuit intégré, chaque composant électronique est soumis à des variations de température :
d'une part par sa propre dissipation de puissance, et d'autre part par l'environnement (composants
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voisins, température extérieure).
Schéma simulé.
Time
0s 50ps 100ps 150ps 200ps 250ps 300ps 350ps 400ps 450ps 500ps 550ps 600ps 650ps 700ps 750ps 800ps
V(out) V(in)
0V
1.0V
2.0V
3.0V
-0.5V
3.5V
out
in
Time
0s 50ps 100ps 150ps 200ps 250ps 300ps 350ps 400ps 450ps 500ps 550ps 600ps 650ps 700ps 750ps 800ps
V(out) V(out2)
0V
1.0V
2.0V
3.0V
-0.5V
3.5V
VT diminuée de 10 % VT augmentée de 10 %
VT diminuée de 10 % VT augmentée de 10 %

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Proposons une simulation sur un circuit montrant 3 inverseurs identiques mis en cascade, et observons
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le signal en S2. Par simple équation logique, nous nous attendons à avoir S2 = in.
Modifions la température de tout le circuit (on suppose que l'ensemble du circuit intégré est à la même
température) selon 3 valeurs : T = - 40 °C, T = +27 °C (nominal) et T = + 125 °C.
Réponse temporelle, paramétrée en température
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On reconnait que S2 = in, mais décalé dans le temps. De plus, ce décalage, lié comme nous l'avons vu
aux paramètres des transistors, est également fonction de la température. D'après cette analyse, on
remarque que les inverseurs ont un temps de réponse plus long si la température s'élève.
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1.d. En conclusion, le comportement de l'inverseur est tributaire de tous les paramètres du modèle de
transistor. Nous avons limité nos essais aux variations de 2 paramètres indépendants, KP et VT, sur les
quelques dizaines de paramètres intervenant dans le modèle du transistor MOS. De plus, les
caractéristiques des inverseurs sont liées à la température.
Pour finir reprenons le cas de plusieurs inverseurs mis en cascade. Supposons que certains transistors
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soient à KP élevé, d'autres à KP faible, que certains soient à VT élevée, d'autres à VT faible, et ce de
façon inconnue… Lors d'une entrée présentant une transition parfaite, la sortie de toute la chaîne des
inverseurs commutera, mais après un temps de traversée inconnu.
Ce cas de figure de plusieurs inverseurs en chaîne est le modèle simplifié de plusieurs opérateurs
logiques de base (NAND, NOR, etc.) qui forment une fonction plus complexe.
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2) oscillateur en anneau : incertitude sur la période, sur la fréquence.
De nombreux montages électroniques ont besoin d'une horloge. Parmi les différentes structures pour
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réaliser la fonction horloge, il existe une solution très simple et économique qu'est l'oscillateur en
anneau.
Time
0s 0.1ns 0.2ns 0.3ns 0.4ns 0.5ns 0.6ns 0.7ns 0.8ns 0.9ns 1.0ns
V(in) V(S2)
0V
1.0V
2.0V
3.0V
-0.5V
3.5V
+ 27
+27
+125
+125
-40
-40
in