06-CMOS - La page perso de philippe laporte
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Qu'est-ce qu'un assemblage C MOS ? C MOS (Complementary MOS) = assemblage technologique permettant de réaliser sur un même substrat des transistors N MOS et P MOS N+ N+ P+ Si N P+ Caisson Si P NECESSITE DE CREER Un CAISSON Ph.LAPORTE Élaboration des Circuits Intégrés Dans cette partie nous allons étudier la construction du C MOS ou Complementary MOS qui est un assemblage technologique permettant de réaliser sur un même substrat des transistors N MOS et des transistors P MOS. Pour assembler ces deux types de transistors, il est nécessaire de créer une zone Si de type N dans le substrat Si de type P : Le caisson. Technologie - C MOS Page : 1 Comment créer un caisson ? • A partir d'un substrat silicium de type P Si P résine • Dopage de la zone du caisson (photolithographie + dopage Phosphore) • Retrait résine, • activation et diffusion du dopant P Si P Caisson Si N Si P Ph.LAPORTE Élaboration des Circuits Intégrés Pour réaliser un caisson N dans un substrat P, on procède par dopage localisé au phosphore de la zone du caisson. Au cours du recuit, le dopant est activé et diffuse pour former le caisson N. Technologie - C MOS Page : 2 Comparaison entre les transistors N MOS et P MOS - Technologie Transistor N MOS Passivation finale Métallisation Contact Protection du transistor INTERCONNEXIONS Type N Source et Drain Grille isolée Canal TRANSISTOR Type P Implantation de champ Zone active Caisson Substrat ISOLATION Type P Transistor P MOS Type P Type N Type N En technologie C MOS : •Réalisation des étapes identiques en même temps •Dédoublement des étapes différentes Ph.LAPORTE Élaboration des Circuits Intégrés Ce transparent résume les différences entre la séquence technologique du N MOS et celle du P MOS. Il reprend le transparent vu précédemment, en y ajoutant le caisson. Ces différences se situent au niveau : • Du substrat sur lequel est construit le transistor : Si P pour le N MOS Caisson Si N pour le P MOS • Du transistor : canal, source et drain Les autres étapes restent identiques et peuvent donc être réalisées en même temps pour les deux types de transistor. Technologie - C MOS Page : 3 La réalisation de l'isolation - 1 • A partir d'un substrat P Si P • Croissance d'un oxyde de protection (oxydation) 40nm - 400Å Si P • Dépôt d'une couche de résine photosensible Si P Ph.LAPORTE Élaboration des Circuits Intégrés Les transparents qui suivent présentent comme nous l'avons fait pour le transistor N MOS, la réalisation de l'isolation latérale : • définition de la zone caisson • formation du caisson par implantation • définition des zones de LOCOS • formation des zones de LOCOS par dopage aux bore • croissance du LOCOS. Technologie - C MOS Page : 4 La réalisation de l'isolation - 2 • Définition de la zone du caisson (photolithographie) Phosphore • Implantation phosphore (environ 10e12 atomes/cm²) Si P • Formation du caisson : retrait résine désoxydation recuit caisson légèrement oxydant (environ 20nm - 200Å d'oxyde à 1150°C pendant 30mn à qq heures) Si N Si P Ph.LAPORTE Élaboration des Circuits Intégrés Technologie - C MOS Page : 5 La réalisation de l'isolation - 3 • Désoxydation, puis croissance d'un oxyde piédestal (12nm) • Dépôt d'une couche de nitrure de silicium (LPCVD) (80nm) Si N Si P • Dépôt d'une couche de résine photosensible Si P Si N • Définition des zones par photolithographie Si N Si P Ph.LAPORTE Élaboration des Circuits Intégrés Technologie - C MOS Page : 6 La réalisation de l'isolation - 4 • Gravure du nitrure : mise à nu des zones de croissance du LOCOS Si N Si P • Dégagement de la partie N MOS Élimination résine Dépôt d'une couche de résine Photolithographie Si N Si P Bore • Dopage ISOSUB Si N Si P Ph.LAPORTE Élaboration des Circuits Intégrés Technologie - C MOS Page : 7 La réalisation de l'isolation - 5 • Retrait résine • Croissance du LOCOS (oxydation à 950°C) 600 nm Si N Si P • Retrait du masque à l'oxydation : Oxynitrure formé (gravure chimique humide FH) Nitrure de silicium (gravure chimique humide H3PO4) Oxyde piédestal (gravure chimique humide HF) Si N Si P • Croissance d'un oxyde sacrificiel (oxydation) 45 nm Si N Si P Ph.LAPORTE Élaboration des Circuits Intégrés Technologie - C MOS Page : 8 La réalisation du transistor - 1 Bore • Dopage du canal conducteur du N MOS Bore 10e12/10e13 at/cm² après protection par résine du P MOS Si N Si P Phosphore + BF2 • Dopage du canal conducteur du P MOS Phosphore 10e12 at/cm² + BF2 10e13 at/cm² après protection par résine du N MOS Si N Si P • Retrait oxyde sacrificiel (désoxydation chimique FH) •Croissance de l'oxyde de grille (oxydation) 17nm-4nm Si N Si P Ph.LAPORTE Élaboration des Circuits Intégrés Les transparents suivants décrivent la réalisation des transistors • dopage du canal conducteur du N MOS • dopage du canal conducteur du P MOS • formation de la grille ( en même temps pour les deux types de transistor) • réalisation de la source et du drain du N MOS • réalisation de la source et du drain du P MOS Technologie - C MOS Page : 9 La réalisation du transistor - 2 Phosphore • Formation de la grille : dépôt du silicium polycristallin (LPCVD) dopage silicium polycristallin par P Si N Si P • Retrait de l'oxyde formé (gravure humide FH) • Dépôt d'une couche de siliciure de Tantale Si N Si P • Définition de la grille (photolithographie) • Gravure de la grille (gravure sèche) Si N Si P Ph.LAPORTE Élaboration des Circuits Intégrés Technologie - C MOS Page : 10 La réalisation du transistor - 3 As • Réalisation des sources et drain du N MOS Implantation As 10e15 at/cm² après protection du P MOS par résine Si N Si P BF2 • Réalisation des sources et drain du P MOS Implantation BF2 10e15 at/cm² après protection du N MOS par résine Si N Si P Ph.LAPORTE Élaboration des Circuits Intégrés Technologie - C MOS Page : 11 La réalisation des interconnexions • Dépôt et fluage de deux couches de verre protecteur (four ou recuit lampe) BPSG = BoroPhosophoSilicate Glass USG = Undoped Silicate Glass • Activation des dopants • Définition et gravure des zones de prise de contact sur silicium ou siliciure de tantale •Réalisation d'une couche aluminium-cuivre et gravure des connexions •Recuit sous gaz inerte Si N Si P AlCu TiN Si N Si P Ph.LAPORTE Élaboration des Circuits Intégrés Le transparent suivant décrit la réalisation des interconnexions, identiques pour les deux types de transistors : • dépôt de couches de verre protecteur • ouverture des zones de prise de contact • dépôt d'une couche conductrice • gravure des connexions Technologie - C MOS Page : 12 Le circuit C MOS terminé Isolation du caisson (diode) Polarisation nécessaire caisson/substrat Connexion entre transistors Polarisation substrat 0V Polarisation caisson +Vcc Si N Si P Ph.LAPORTE Élaboration des Circuits Intégrés Pour obtenir notre circuit C MOS, il est nécessaire de rajouter des contacts sur le substrat et sur le caisson, afin d'éviter les phénomènes parasites entre caisson et substrat (diode). Technologie - C MOS Page : 13 Comment réaliser les prises de polarisation substrat et caisson ? Pendant la réalisation des sources et drains des transistors As • Réalisation source et drain du N MOS réalisation prise caisson N+ As N+ Si P N+ Si N BF2 BF2 • Réalisation source et drain du P MOS réalisation prise substrat P+ N+ Si P N+ P+ P+ N+ Si N Ph.LAPORTE Élaboration des Circuits Intégrés La réalisation des prises de polarisation substrat et caisson n'implique pas d'étapes supplémentaires lors de la construction des transistors. Elle est réalisée en même temps que les sources et drain des transistors. Technologie - C MOS Page : 14 Qu'est-ce que le "LATCHUP" ? Structure C MOS N+ N+ N P N P P+ P+ N P Si P Si N Existence de 2 bipolaires montés en série Risque d'amplification des courants parasites • 1 bipolaire amplification 1 x 100 • 2 bipolaires amplification 1 x 100 x 100 LATCHUP Risque de dysfonctionnement circuit, destruction métallisations Ph.LAPORTE Élaboration des Circuits Intégrés La structure C MOS est une structure relativement complexe, associant des types de transistor différents Cette association peut créer des phénomènes parasites importants parmi lesquels on peut citer le latchup. Ce latchup est lié à l'existence, entre les deux transistors de deux bipolaires NPN et PNP, montés en série. Ce montage peut créer une amplification très importante des courants parasites (x10000) et des risques de dysfonctionnement des circuits ou de destruction des métallisations. Ces phénomènes peuvent être contrôlés par : • les règles de dessin : augmentation des distances entre la zone N+ et le caisson • La construction des substrats : couche fortement dopée en profondeur pour détourner les courants parasites. Technologie - C MOS Page : 15 Suppression du Latchup – Le SOI N+ Si P N+ P+ P Si N P+ SiO2 Si bulk Ph.LAPORTE Élaboration des Circuits Intégrés En utilisant un substrat SOI (Silicon Over Insulator) et une isolation par tranchée, chaque transistor se trouve confiné dans un bloc de silicium totalement isolé électriquement de ses voisins par un matériau isolant. Technologie - C MOS Page : 16 Quels sont les avantages/inconvénients des C MOS ? AVANTAGES INCONVENIENTS • Intégration forte > mémoires (DRAM, SRAM, EPROM EEPROM) • Consommation statique faible • Bonne immunité au bruit • Nécessite le contrôle du LATCHUP Règles de dessin • Rapidité inférieure à celle des bipolaires C MOS = Base des technologies actuelles 0,5µ en début de production (mémoire de 16 Mo) 0,35µ (mémoires de 64 Mo) Ph.LAPORTE Élaboration des Circuits Intégrés Ce transparent résume les principaux avantages et inconvénients des assemblages C MOS Les avantages en terme d'intégration, de consommation et d'immunité au bruit expliquent que les C MOS soient à la base de l'essentiel des technologies actuelles. Technologie - C MOS Page : 17
