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MEMOIRE DE PFE – BRIOT NICOLAS
INSA de Strasbourg – Spécialité Génie Electrique – Option Systèmes
Chez SOCOMEC Usine 3 - 11 route de Strasbourg - 67235 HUTTENHEIM
Du 01/02/2016 au 29/07/2016
MISE EN ŒUVRE D’UN BANC HIL POUR LE TEST
FONCTIONNEL D’UNE ASI HAUTE PERFORMANCE
Tuteurs : PLUMERÉ Éric & ROHMER Thierry
Enseignant référant : LAFONT Thomas

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Nicolas BRIOT (GE5) 2016
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L’objectif de ce projet est de doter le département R&D de SOCOMEC – Usine 3 d’un banc de
test fonctionnel sans risque de dommages afin de pouvoir tester leurs logiciels embarqués conçus pour
leur dernier modèle d’onduleur haute performance.
Le choix est donc fait de mettre en place un banc Hardware In the Loop (HIL), c’est-à-dire
exempt de composants de puissance : on remplace toute l’électrotechnique par un boîtier de
simulation. C’est le matériel National Instruments (NI) qui est employé, nous utilisons de nombreux
logiciels dans ce projet.
Le cahier des charges fixé par SOCOMEC comporte les éléments suivants :
- Modifier l’électronique de mesure du prototype pour pouvoir imiter les courants fort
manipulés avec des sorties du simulateur.
- Simuler la partie puissance de l’onduleur à partir de son schéma PSIM, utilisant pour ce faire
un outil développé par OPAL-RT, un partenaire de NI.
- Simuler les éléments connexes tels que la batterie, une charge particulière, les rebonds des
contacteurs ou encore les sondes de températures.
- Interfacer l’électronique de commande avec le poste opérateur en reproduisant les
commandes passées par le logiciel XpertSoft de SOCOMEC via le protocole Modbus.
- Concevoir les séquences de test permettant de vérifier que le logiciel respecte bien les
spécifications établies.
- Développer des outils permettant de faciliter la procédure de test et d’en garantir la
maintenabilité.
Adapter l'électronique de
mesure sur le prototype
Simuler la partie puissance
Opal-RT eHS
Interfacer l'électronique de
commande avec le poste
opérateur
Concevoir les séquences de
test et autres outils associés
Langage de programmation graphique NI
Séquenceur de test NI
Logiciel de dialogue/monitoring des produits NI
Figure 1 : Liste synthétique des étapes du projet et des logiciels NI employés pour les mener à bien

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Nicolas BRIOT (GE5) 2016
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Mise en œuvre d’un banc hil pour le test fonctionnel d’une asi haute performance
La complexité des programmes embarqués dans les onduleurs SOCOMEC ne cesse de croitre
et chaque dysfonctionnement peut s’avérer coûteux. Ce projet a pour objectif d’élargir la couverture
de test des logiciels produits tout en réduisant les coûts et les délais de développement : un banc de
test « Hardware In the Loop » (HIL) doit être mis en place. La partie puissance d’un prototype sera
remplacée et émulée par des FPGA, des séquences de test exhaustives permettront par la suite la
validation du code embarqué.
HIL test bench implementation for high efficiency UPS functional characterization
The complexity of SOCOMEC UPS embedded software keeps increasing and any single fault
may prove itself costly. This project’s goal is to improve systems’ software test coverage while reducing
development costs and time: a “Hardware In the Loop” (HIL) test bench must be implemented. A
prototype’s power stage will be replaced and emulated by FPGAs and exhaustive test sequences will
ensure embedded software validation.

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Nicolas BRIOT (GE5) 2016
3  
Table des matières
1 – FICHE D’OBJECTIFS............................................................................................................................. 1
2 – RESUME ............................................................................................................................................. 2
3 – TABLE DES MATIERES ........................................................................................................................ 3
4 – TABLE DES ILLUSTRATIONS ................................................................................................................ 5
5 – ABREVIATIONS ET DEFINITIONS ........................................................................................................ 7
6 – INTRODUCTION ................................................................................................................................. 8
6.1 – PRESENTATION DE L’ENTREPRISE ............................................................................................... 8
6.2 – PRESENTATION DU PRODUIT ................................................................................................... 10
6.3 – PRESENTATION DU PROJET ...................................................................................................... 11
7 – SYNTHESE DU TRAVAIL EFFECTUÉ ................................................................................................... 13
7.1 – LES PERSONNALITES DES CARTES FPGA ................................................................................... 13
7.2 – LA MODELISATION DU RETOUR DES SONDES THERMIQUES ................................................... 15
CARACTERISATION DES SONDES ....................................................................................... 16
ETUDE DES MONTAGES DIVISEURS ................................................................................... 17
CARACTERISATION DE LA GENERATION DE PWM ............................................................. 20
CONCEPTION DU VI SIMULANT LES SONDES ..................................................................... 21
GENERATION DU MODELE VERISTAND ASSOCIE............................................................... 22
MODIFICATION DE LA PERSONNALITE FPGA POUR GERER LES PWM DE FREQUENCE
VARIABLE ....................................................................................................................................... 23
7.3 – L’ETUDE DES PROTOCOLES CANOPEN ET MODBUS-TCP .......................................................... 24
LE PROTOCOLE MODBUS ................................................................................................... 25
LE PROTOCOLE CANOPEN.................................................................................................. 26
L’ENCAPSULATION MODBUS DE TRAMES CANOPEN ........................................................ 29
PRESENTATION DES PROTOCOLES A L’EQUIPE ................................................................. 31
LES VIs DE COMMUNICATION ........................................................................................... 31
7.4 – ANALYSE ET EMPLOI DES FICHIERS .INI .................................................................................... 33
LE STOCKAGE DES INFORMATIONS DANS UNE BDD ......................................................... 34
LA GENERATION DE FICHIER XML ET XSD .......................................................................... 35

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Nicolas BRIOT (GE5) 2016
7.5 – L’AJOUT DES ACRONYMES HIL .................................................................................................. 36
REFONTE DU VI GENERANT LE FICHIER XML ..................................................................... 36
CONCORDANCE DES ACRONYMES HIL ET SOFT ................................................................ 37
7.6 – CONCEPTION DES SEQUENCES DE TEST ................................................................................... 38
SUIVI DE LA FORMATION TESTSTAND ............................................................................... 38
PRESENTATION DU LOGICIEL ET DE SON INTERFACE ........................................................ 38
CONCEPTION DES SEQUENCES ET LEUR ARCHITECTURE .................................................. 39
L’UTILISATION DES CALLBACKS.......................................................................................... 39
7.7 – DEVELOPPEMENT D’OUTILS POUR LE DEPARTEMENT ............................................................. 40
OUTIL COMPLETANT AUTOMATIQUEMENT LA MATRICE DE TRAÇABILITE ...................... 40
OUTIL DE VERIFICATION D’INI FILES (FICHIER UNIQUE) .................................................... 41
OUTIL DE VERIFICATION DE PLUSIEURS INI FILES EN COMPARAISON .............................. 42
8 – CONCLUSION ................................................................................................................................... 43
9 – BIBLIOGRAPHIE ................................................................................................................................ 44
10 – REMERCIEMENTS ........................................................................................................................... 45
11 – ANNEXES ........................................................................................................................................ 46
11.1 – ANNEXE 1 : CODE LABVIEW DES OUTILS DEVELOPPES.......................................................... 46
11.2 – ANNEXE 2 : SCHEMA GENERAL DE L’ELECTRONIQUE HPP ..................................................... 47
11.3 – ANNEXE 3 : SCHEMA PSIM DE LA PARTIE PUISSANCE HPP .................................................... 48