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MEMOIRE
En vue de l’obtention du diplôme de :
Magister en Electrotechnique
Option: Entrainements Electriques
Thème :
CONCEPTION D’UN CONTROLEUR D’ETAGE DE
PUISSANCE PAR FPGA
Présenté par : M
r
CHIBAH AREZKI
Soutenu le: Devant le jury composé de:
PRESIDENT :
M
r
. Chaibi Rachid : Professeur UMMTO
RAPPORTEUR:
M
r
. Laghrouche Mourad : Maître de conférences A UMMTO
EXAMINATEURS:
M
r
. Mohellebi Hacene : Professeur UMMTO
M
r
. Melah Rabah : Maître de conférences A UMMTO
REPUBLIQUE ALGERIENNE DEMOCRATIQUE ET POPULAIRE
MINISTERE DE L’ENSEIGNEMENT SUPERIEUR ET DE LA RECHERCHE SCIENTIFIQUE
UNIVERSITE MOULOUD MAMMERI DE TIZI OUZOU

Remerciements
A
AA
A u terme de ce modeste travail, je tiens à exprimer mes vifs remerciements et
ma gratitude à :
M
r
Laghrouche M., maître de conférences au département d’Electronique, fa-
culté de Génie Electrique et d’Informatique à l’Université Mouloud Mammeri de Tizi
-Ouzou, pour m’avoir encadré et soutenu au cours de la réalisation de ce projet.
M
r
Auger F, maître de conférences hors classe, habilité à diriger des recherches au
sein de l’Ecole Polytechnique de Nantes Atlantique, pour son orientation, sa disponibilité,
son écoute, ses conseils et son soutien.
M
r
Chaibi R, professeur au département d’Electrotechnique, faculté de Génie
Electrique et d’Informatique à l’Université Mouloud Mammeri de Tizi-Ouzou, pour
m'avoir fait l'honneur d'accepter la présidence du jury de soutenance de ce mémoire.
M
r
Mohellebi H, professeur au département d’Electrotechnique, faculté de Génie
Electrique et d’Informatique à l’Université Mouloud Mammeri de Tizi-Ouzou, pour
m’avoir fait l’honneur d’examiner mon travail.
M
r
Melah R, maître de conférences au département d’Automatique, faculté de
Génie Electrique et d’Informatique à l’Université Mouloud Mammeri de Tizi-Ouzou,
pour m’avoir fait l’honneur d’évaluer ce travail.
J'
J'J'
J' adresse mes sincères remerciements à M
me
Mansouri. O, pour ses encourage-
ments , son aide et son soutien qui m’ont été très précieux.
Que tous ceux qui ont contribué de près ou de loin à l’élaboration de ce travail;
trouvent ici ma profonde reconnaissance.

SOMMAIRE
Introduction Générale
Chapitre I- Apprentissage-approfondissement des circuits logiques
programmables, du langage VHDL et de la chaine de développement ISE-Weblink.
I-Introduction ……………………………………………………………………………...
II-Circuits logiques programmables…………………………………….. .……………….
II-1- Introduction…………………………………….. …………………………………..
II-2 Définition des PLDs………………………….. .…………………………………….
II-3- Structure de base d’un PLD………………………………………………………….
II-4- Les différentes familles de PLD…………………………………………………….
II-4-1- Les PALs…………………………………………………………………………..
II-4-2- Les GALs………………………………………………………………………….
II-4-3- Les EPLDs (Erasable Programmable Logic Device)………………………………
II-4-4- Les CPLDs ( Complex programmable logic device)………………………………
II-4-5- Les FPGAs (Field Programmable Gate Array)…………………………………….
II-5- Les FPGAs …………………………………………………………………………..
II-5-1- Présentation………………………………………………………………………...
II-5-2- Classification des FPGAs………………………………………………………….
II-5-2-1- FPGAs à SRAM…………………………………………………………………
II-5-2-2- FPGAs à Anti-fusible…………………………………………………………….
II-5-3- Familles des FPGAs de XILINX………………………………………………….
II-5-3-1- Famille SPARTAN 3E…………………………………………………………...
II-5-3-2- Architecture interne d’un circuit SPARTAN 3E ……………………………….
III- Chaine de développement……………………………………………………………..
IV - Langage de description VHDL…………………………………………….
IV -1-Introduction…………………………………………………………………………
IV -2- Définition du VHDL……………………………………………………………….
IV -3- Structure d’une description VHDL…………………………………………………
IV-3-1- Entité………………………………………………………………………………
IV 3-2- Architecture……………………………………………………………………….
IV-3-2-1-Description comportementale…………………………………………………...
IV-3-2-2-Description structurelle………………………………………………………….
IV-3-2-3-Description Mixte………………………………………………………………..
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