Processeur de calcul d`une transformée discrète du cosinus

Patenta m t
J E u r o p European
â i s c h e sPatent Office
© Numéro de publication:
Office européen des brevets
©
DEMANDE
© Numéro de dépôt: 85102565.0
0
154
341
A1
DE BREVET
EUROPEEN
©Int. Cl.4: G 06
F 15/332
© Date de dépôt: 07.03.85
© Priorite: 09.03.84 FR 8403665
© Date de publication de la demande:
11.09.85 Bulletin 85/37
© Etatscontractantsdesignes:
BE DE FR GB IT LU NL SE
© Demandeur: COMPAGNIE INDUSTRIELLE DES
TELECOMMUNICATIONS CIT-ALCATEL S.A. dite:
12, ruedelaBaume
F-75008 Paris(FR)
© Inventeur: Arnould, Emmanuel
Boite Postale 6 Villarceaux
F-91620 La Ville Du Bois(FR)
© Inventeur: Dugre, Jean-Pierre
Residence San Clemente 309 avenue Henri Giraud
F-06140 Vence(FR)
© Mandataire: Weinmiller, Jurgen et al,
Zeppelinstrasse 63
D-8000 Munchen 80(DE)
54) Processeur de calcul d'une transformée discrète du cosinus.
(57) Le processeur de calcul comporte un module de traitement formé de quatre étages montés successivement qui
comportent, pour le premier étage un premier additionneur/
soustracteur (10) d'entrée du module, pour le deuxième
additionneurisoustracteur (20) dont les
étage, un deuxième additionneur/soustracteur
deux bus d'entrée sont reliés chacun sélectivement au bus
de sortie (SI) du premier étage ou à celui de sortie d'un
registre (24A, 24B) d'entrée de ce deuxième étage, chargé à
partir du bus de sortie du premier ou du quatrième étage (SI,
SIV), pour le troisième étage, un multiplicateur (30) relié à
une mémoire (32) de valeurs de fonctions cosinus/sinus et au
bus de sortie (SU)
(SII) du deuxième étage, et pour le quatrième
étage, un troisième additionneur'soustracteur (40) de sortie
du module, dont les deux bus d'entrée sont reliés chacun
sélectivement au bus de sortie (SIM)
(SIII) du troisième étage ou à
celui de sortie d'un registre (43A, 43B) d'entrée de cet étage
chargé èà partir du multiplicateur.
Application: compression d'un signal de télévision.
./...
Croydon Prinfing Company Ltd.
La p r é s e n t e
invention
relative
est
transformée
discrète
du c o s i n u s ,
compression
en temps
réel
limitée
bande
de s i g n a u x
L'utilisation
est
déjà
connue
transmettre,
Certaines
signal
tats
satisfaisants
discrète
de
compression
du c o s i n u s
télévision
ments
du c o s i n u s
à des
ramène
et
quantifiés
qui
de la p r o p r i é t é
calculs
de
un
et
de
le
Ces blocs
transformée
de
de r é s u l sur
que
le
transformée
la
signal
d'image
N x N élé-
de
sont
convertis
en
transformée
discrète
du
codés
le
à
traitement
transmise
successifs
de
largeur
l'obtention
sont
ensuite
de s é p a r a b i l i t é
en deux d i m e n s i o n s ,
télévision
permettant
calcul
au
matriciels
de N x N c o e f f i c i e n t s
dimensions
de
de c o m p r e s s i o n
de
Pour ce c a l c u l ,
non c h e v a u c h a n t s .
Par a p p l i c a t i o n
mée d i s c r è t e
se
en blocs
à largeur
à
d'image
appel
en deux d i m e n s i o n s .
successifs
en l i g n e .
font
obtenu,
numériques,
à deux
cosinus
qualité
la
sur
divisé
est
d'image
ensembles
mée
tant
de
liaisons
réel
en temps
et
d'image
des
sur
techniques,
ces
de t é l é v i s i o n
d'image
de
de
liaisons
numérique
signaux
notable,
systèmes
des
de t é l é v i s i o n .
de codage
de
des
sur
d'image
traitement
le
dégradation
sans
d'un
rapport
numériques
de t e c h n i q u e s
pour
limitée.
bande
l'émission
pour
dans
notamment
rentrant
d'une
de c a l c u l
aux p r o c e s s e u r s
calcul
discrète
transmis
de la t r a n s f o r -
de c e t t e
transfor-
du c o s i n u s
en une
de N données
i(j),
dimension.
La t r a n s f o r m é e
= o,
avec j
k = o...,
...
N-1,
discrète
est
N-1,
encore
du c o s i n u s
une s u i t e
appelés
d'une
suite
de N données
coefficients,
qui
transformées
s'expriment
I(k),
par
avec
l'équa-
tion :
avec
et
k = o,
dans
...
laquelle
N-1
c(k)
= 1
pour
k=o
√ 2
c(k)
Le
données
définies
calcul
est
dans
de la
effectué
le
= 1
pour
transformée
en
temps
k = 1,
discrète
réalisant
sous
...
forme
une
d'un
N-1
du c o s i n u s
suite
d'une
suite
d'opérations
algorithme.
L'un
de N
réelles
de
ces
applicable
algorithmes,
est
donné
the
Discrete
S.C
dans
Cosine
1977.
transformer,
Il
fournissant
à transformer,
suite
de r é s u l t a t s
d'une
étape,
précède
cosinus
entre
tats
d'étape
l'un
ou s i n u s
précédente
"A H i g h - S p e e d
l'article
TV S i g n a l "
de
Electromagnetic
prévu
global
ALi
le
de l ' e n s e m b l e
des
de ces m o d u l e s ,
une
opération
a quatre
cation
deux
module
entrées
de
de chacune
module,
il
ces
par
produits
des deux a u t r e s
dit
module
de chacune
et
Un
des e n t r é e s
à
à des
d'un
il
au c o u r s
module,
suite.
affecté
est
cosinus/sinus
avec l ' u n
signal
opératoires
d'une
d'image
à des o p é r a t i o n s
a deux e n t r é e s ,
par
Ce p r o c e s -
à effectuer
opérations
o n
fonctionnement
de modules
second
fonction
entrées
de base,
types
of NTSC
Transactions
d'image
de
dans
publié
1982.
mai
2,
a deux e n t r é e s ,
affecté
une
IEEE
éléments
des
simple,
est
dans
d'opérations
de t r a i t e m e n t
déduit
Processing
modulaire
trois
différents
entrées,
des
tion/soustraction
multiplications
dit
comporte
est
autres,
d'éléments
structure
multiplica-
un a l g o r i t h m e
EMC~24, N"
d'addition/soustraction.
composite,
troisième
Il
Rao
résul-
des
l'un
une
par
soustrac-
ou
de ces
Real-Time
for
de s u i t e s
de
et
Chen
K.R.
et
Vol.
est
étapes
en o e u v r e
W.H.
Jalali
ensembles
L'un
traction
de
qui
convenables.
paires
par
FDCT P r o c e s s o r
télévision,
à trois
de
dit
et
la
de
de m u l t i p l i -
d'addition
résultats
des
mettant
traitement
en mode p i p e l i n e .
affectés
deux
à un
de l ' é t a p e
considérée,
multiplications
deux cas
Compatibility,
pour
de
de ces
de c a l c u l
précédent,
l'algorithme
d'image
les
celle
à
suite
successives
opérations
d'opérations
ou e n t r e
dans
Un p r o c e s s e u r
qui
suivies
résultats
des
considérés
seur,
en des
et
la
données
de
résultats
de
considérée,
tion
Color
convenables
et
en des o p é r a t i o n s
convenables
paires
celle
fonction
tions,
entre
d'étapes
consistent
directement
précède
cation
Ces é t a p e s
de
correspondants,
limité
en un nombre
ou p a i r e s
N données
des
Smith
Communications,
on
N coefficients
des
près,
soustraction
ou
Transactions
for
Algorithm
C. H a r r i s o n
Chen,
du
algorithm",
"butterfly
Computational
traitement
N résultats.
chacune
d'addition
le
l'obtention
de n o r m a l i s a t i o n
facteur
IEEE
dans
décompose
pour
"A F a s t
de Wen-Hsiung
Transform"
publié
de
à 2 et
ou égal
n supérieur
anglo-saxonne
intitulé
l'article
Fralick,
septembre
dénomination
la
sous
connu
type
N = 2n avec
pour
dit
à
module
de m u l t i p l i et
d'addi-
d'addition/sous-
de ces
il
une f o n c t i o n
est
produits.
affecté
cosinus/sinus
Le
aux
et
à l'addition/soustraction
commande
la
sous
de
simultané
des
des
résultats
que
sur
La s t r u c t u r e
de
oeuvre
unités
Un a u t r e
déduit
Transactions
d'un
semble
calculs
américain
brevet
5 étapes
mais
résultats
cosinus
sinus
et
des
produits
d'addition
ou
soustraction
étape,
et
chacun
des
valeurs
la
d'une
des
met en
de
et
la
entre
de
précédents
par
affectée
et
en
d'addition
d'entrée,
des
la
étape
première
valeurs
des
de
ou s o u s t r a c t i o n
à des
de
opérations
troisième
la
(définissant
constantes
ou s i n u s )
calculs
de m u l t i p l i c a t i o n
opérations
des
ce
multiplication
résultats
de
des
dans
de l a d i t e
d'addition
et
donné
de la p r e m i è r e
(définissant
quatrième
à des
cosinus
à celle
l'en-
transforma-
d'image
de r é s u l t a t s
paires
la
n°
en é t a p e s
opérations
d'éléments
1)
américain
d'image
de l ' e n s e m b l e
constantes
traitement
décompose
pour
IZEE
dans
le
modifié
à des
algorithme
publié
brevet
ce
opérations
être ±
un
pour
Ainsi,
affectée
affectée
fonction
ou
d'addition
entre
paires
de
des
de
élaborés.
produits
Le
processeur
opératoires
tions
résultats
suivant
elle
le b r e v e t
l'algorithme
convenables
des
autres
de N é l é m e n t s
identiques
obtenus,
cinquième
dans
convenables
à
oeuvre
dans
N résultats.
pouvant
paires
par
décrit
à partir
affectée
par
en
également
donné
première
paires
précédents
ou de
prévu
une o r g a n i s a t i o n
paires
troisième
la
étape,
les
module
d'addition/soustraction
mettant
est
à des o p é r a t i o n s
sur
complexe,
(N = 16),
d'image
entre
affectée
portant
et
chacune
préconise
ou s o u s t r a c t i o n
est
de W.H Chen et
modifié
la
processeur
calcul,
à effectuer
successives,
seconde
de
algorithme
16 é l é m e n t s
de
le
l'exploi-
de m u l t i p l i c a t i o n .
de t é l é v i s i o n ,
fournissant
successives
par
arthmétiques
Communications
Cet
des
tel
de l ' a l g o r i t h m e
4 302 775.
tion
unités
d'image
signal
d'un
processeur
on
et
élabore
fonc-
le
permettant
opératoires
modules
d'eux
arithmétiques
également
programmée
sont
modules
module.
globale
nombreuses
nombreuses
chacun
du d e r n i e r
sorties
les
différents
différents
Ces
produits.
de mémoire
module
d'un
tionnement
tation
ces
montés
effectuées
définies
d'arrivée
ci-avant.
des
résultant
à la
suite
selon
Le
éléments
les
les
cinq
processeur
d'image
donc
comporte
uns
des
autres
étapes
global
d'entrée,
cinq
ensembles
et
affectés
de
successives
est
synchronisé
mais
chaque
de
circuits
aux
opéra-
traitement
sur
ensemble
le
rythme
de
cir-
cuits
opératoires
éléments
des
d'entrée.
d'image
de p r o c e s s e u r
simple
suite
d'une
Elle
discrète
unités
ensemble
-
le
premier
arithmétique
lesdits
de
à une
de
commandé
des
2,
multiplication,
étages
même
et
d'une
à
supérieur
et
seule
transformée
de
transformée
la
en q u a t r e
une
un a l g o r i t h m e
successifs
de
opération
et
une mémoire
par
pro-
comportent :
d'entrée
du
module,
à deux
à traiter
à bus
de
unité
première
d'entrée
bus
et
une
recevant
par
délivrant
sortie
résultats,
deuxième
le
d'entrée
ladite
de
des
circuits
desdits
étage
tation
de
de mémoire
ou d'un
deuxième
bus
bus
chaque
à partir
d'entrée
de
à partir
et
ladite
dit
d'addi-
un p r e m i e r
à l'un
et
des b u s
d'addition/soustraction
sélectivement
assurant
au module
associé
chacun
arithmétique
registres
interne
arithmétique
du bus
le
de s o r t i e
de b o u c l a g e
deuxième
du bus de s o r t i e
chargement
du p r e -
et l ' a l i m e n -
unité
arithmétique
du p r e m i e r
étage
ou du
associé,
registre
le
troisième
bus de s o r t i e
adressable
sortie
unité
unité
et un bus de s o r t i e ,
adressable
multiplexeurs
d'addition/soustraction
- pour
deuxième
une
deuxième
et
premier
étage,
à deux bus d ' e n t r é e
registre
unité
à
du c o s i n u s
qui c o n d u i t
calcul
n entier
organisé
étages
données
les
un deuxième
et
2n ,
d'addition/soustraction
tion/soustraction
-
de
calcul
processeur
dit
étage,
successives
pour
mier
est
un module
en ce que
le
plus
intégrable.
processeur
individuellement
et
et
un
qu'il
discrète
en oeuvre
d'addition/soustraction
fait
grammée
-
aisément
et
N=
constituant
leurs
taille
numériques,
par le
complexe
une a r c h i t e c t u r e
de W.H Chen et a u t r e s ,
N données
affectés
paires
en m e t t a n t
pour
caractérisé
pour
de la t r a n s f o r m é e
comportant,
arithmétiques
calcul
calcul
objet
pour
de d é f i n i r
but
du c o s i n u s
de
suite
du r y t h m e
prélevés
de s t r u c t u r e
reste
a pour
numériques,
de f a i b l e
donc
a
Ce p r o c e s s e u r
de c e l u i
à partir
finale
structure
pour le
de N d o n n é e s
établi
modifié
commande
en mode p i p e l i n e .
invention
La p r é s e n t e
de
signaux
propres
fonctionnement
son
pour
a ses
à deux bus
de v a l e u r s
dudit
pour
et
étage,
le
deuxième
d'entrée
de f o n c t i o n s
arithmétique
reliés
sinus
de m u l t i p l i c a t i o n
respectivement
et c o s i n u s
associée
à un
à une mémoire
et au bus de
étage,
quatrième
arithmétique
une u n i t é
étage,
dit
de
sortie
d'addition/soustraction
du module,
à deux bus
une
troisième
d'entrée
et un bus
de
sortie
sélectif
trième
desdits
et
des
d'entrée
Selon
transformée
caractéristique,
en
deux
mémoires,
grammée
et
plexeur
de
d'un
dites
mémoire
mots
signal
à double
audit
mise
alors
accès,
de
d'addi-
étage
ou
du
transfert
la
-
au bus
de s o r t i e
l'invention
de l ' é t a g e
un
par
ladite
première
mémoire,
mémoire,
également
d'entrée
bus
mémoire
reliées
sont
mise
du
à
premier
écriture
en
successivement,
pour
ces
de s o r t i e
du module
pour
présente
invention
ressor-
de la
ci-après
d'un
ci-annexés.
Dans
diagramme
d'un
le
calcul
deux
seconde
avantages
donnée
dessins
le
pour
seconde
et
le
du m o d u l e .
et
1 est
aux
ladite
en é c r i t u r e
figure
la
puis
mise
des
ladite
pro-
un m u l t i -
mémoire
commandés
de
comman-
mémoire
mémoire,
la
mémoire,
lecture
résultant
de
jeu
un
outre,
mémoires,
chaque
pour
N x N éléments
ladite
par
séquentiellement
que
description
et,
en
troisième
en l e c t u r e
la
en
Les c a r a c t é r i s t i q u e s
en r e g a r d
et
lecture
en
tandis
des mots
de la
et
de l a
au c a l c u l
de
successifs
sortant
de
mise
module
mêmes s é q u e n c e s ,
de
mode
dessins :
ces
transformée
la
de r é a l i s a -
préféré
modifié
selon
du c o s i n u s
d'une
algorithme
discrète
de N d o n n é e s ,
- la
figure
transformée
- la
formée
et
étage,
l'alimentation
appliqué
deuxième
et
d'adressage
la t r o i s i è m e
suite
bus
des
l'un
troisième
du
comporte,
module,
entrant
accès,
dudit
tion,
un q u a -
arithmétique
d'image,
en é c r i t u r e
programmée pour r e l i e r
tiront
unité
sortie
blocs
de
première,
associées
multiplexeur
puis
de
et
du t r o i s i è m e
sélectivement
ce p r o c e s s e u r
dimensions
individuellement
étage
bus
chargement
d'addition/soustraction
du bus de s o r t i e
du
à
associé
chacun
troisième
le
pour
un t r o i s i è m e
registres,
assurant
une
numériques
d'image
double
bouclage
arithmétique
ladite
de
de
associé.
registre
dées
à partir
à partir
tion/soustraction
trois
unité
multiplexeurs
bus
bus
adressable
troisième
sélectivement
circuits
chaque
mémoire
de
de l a d i t e
chargé
ledit
deuxième
et
premier
registre
d'entrée
connecté
est
auquel
discrète
figure
discrète
Dans la
de c a l c u l
2 représente
du c o s i n u s
3 est
le
du c o s i n u s
figure
1,
le
en une
schéma
en deux
illustrant
de la t r a n s f o r m é e
schéma
discrète
d'un
selon
dimension,
d'un
processeur
dimensions,
le
processeur
diagramme
du c o s i n u s
selon
d'un
d'une
de
calcul
de
l'invention,
de c a l c u l
de
trans-
l'invention.
algorithme
suite
modifié
de N d o n n é e s ,
N éléments
exemple,
par
sont
effectuer
Ces
successifs.
d'horloge
étapes
en
ou s o u s t r a c t i o n
entre
étape
en N t e m p s
consistent :
d'addition
des o p é r a t i o n s
de données
convenables
paires
à
des-
de chacune
au n i v e a u
à effectuer
I,
calculs
les
que
une même o p é r a t i o n
répétitive
opérations
de la p r e m i è r e
- au n i v e a u
on v o i t
successives
de m a n i è r e
effectuée
est
quelles
groupés
N = 8,
avec
d'image,
notées
d'entrées
Xo
à X7,
niveau
- au
ou s o u s t r a c t i o n
portant
pris,
concerne
et,
en ce qui
en
-
ce
leur
pour
qui
de
sinus
des
valeurs
- au n i v e a u
tion
par
de la
IV et
des
traits
une
de la
multiplication
fonctions
individuellement
eux,
effectuer
des
par
ou
Si,
des
opérations
fonctions
de
cosinus
ou
avec
Ci = cos
i Π 16 et
des
opérations
d'addi-
2,...7,
à effectuer
IV,
résultats
les
entre
II
Ci
par
étape
cinquième
de l ' é t a p e
niveau
de la
d'addition
ou
par
III
précédente
pris
paires
notée
étape,
ces
délivrés
à effectuer
III'
l'étape
par
définies
de v a l e u r s
étape
notée
soustraction
entre
paires
de
indiqués-
et
résultats
traités
IV,
des o p é r a t i o n s
II'
précédente
Si
et
des
par
Ci,
à effectuer
convenables
de
des
opérations
de r é s u l t a t s
déli-
III'.
facteur
de n o r m a l i s a t i o n
l'étape
IV
de
étape,
II
issus
convenables,
ou s i n u s
N coefficients
et
des o p é r a t i o n s
des r é s u l t a t s
de l ' é t a p e
issus
cette
pour
à effectuer
II',
une p a r t i e
résultats
des
en e n t r é e
sixième
sur
portant
septième
l'étape
Les
partie
notée
étape,
des r é s u l t a t s
cosinus
par
= 1,
quatrième
mixtes
considérés
- au n i v e a u
vrés
i
à
III,
de l ' é t a p e
notées
ou s o u s t r a c t i o n
l'étape
étant
convenables
paires
par
I
convenables,
d'addition
- au
définies
ou s o u s t r a c t i o n
- au n i v e a u
par
eux,
d'addition
de l ' é t a p e
en s o r t i e
d'entre
partie
étape
résultats
pour
de la
paires
autre
une
obtenus
d'entre
partie
troisième
la
sin i Π 16,
Si =
résultats
des o p é r a t i o n s
report,
de
multiplication
une
à effectuer
II,
les
sur
concerne
simple
niveau
au
étape
de la s e c o n d e
l'étape
de
la
près,
IV,
transformé
notés
pour
discrète
Po à P7,
quatre
des
sont
huit
du
à
un
au cours
de
d'horloge
de
cosinus,
obtenus
temps
traitement.
Le
processeur
de
la
figure 2
effectue
les
calculs
successifs
illustrés
logie
entre
celui
formé
effectués
définir
le
dans
le
par les
le
Ainsi,
successifs
étage,
dit
le
pour
tion/soustraction
30 et,
tiplication
sur
l'un
tres
21,
31 et
11,
délivrance
à l'unité
désigné
le
sur
la
par
le
l'unité
dans
"prime"
sur
d'un
registre
même
chargé
cuits
bus
à travers
soit
S'A
10,
le
20
le
processeur,
10A et
10B et
arithmétique
de m u l -
une t r o i s i è m e
registre
de
sortie
soit
les
regis-
H,
respectivement,
de
la
assure
lettre
A et
associé,
du
étapes
40
un bus
bus
ce
romain
la
de
sortie
I,
II,
1.
figure
en'
reçoivent
désigné
étant
IV
III,
sans
ou
unités
Les
chacune
outre
un
D2 ou D3 s e l o n
D1,
par
de s o r t i e
données
successives
de
affecté
de r é f é r e n c e
B, et
chiffre
ont
multiplication
chiffre
diagramme
de s o r t i e
de mémoire
à travers
le
par le bus
au module
multiplexeurs
à deux bus
un bus
20 du deuxième
deux p r e m i e r s
bus
étage
interne
d'addi-
Un
et
le
par
des
et
d'addition/sous-
l'étage.
par
S accompagné
premier
arithmétique,
d'horloge
étages
sortie
de
registre
arithmétique
premier
40.
pour
quatre
le
pour
de s o r t i e ,
étage
signal
de la
accompagné
ce module
par les
l'unité
unité
une u n i t é
dit
référencés
2 comprend
figure
arithmétique,
deuxième
traitements
20 ou 40 c o n s i d é r é e .
10,
Dans
la
IV e t
et
d'étapes,
essentiellement
de commande a d d i t i o n / s o u s t r a c t i o n
signal
relié
dans
unité
élaborés
d'addition/soustraction
tués
simple.
d'addition/soustraction
lettre
signe
très
quatre
aux i d e n t i f i c a t i o n s
correspondant
processeur
de l ' a n a -
III
des
et
groupes
d'un
les
IV'
et
III'
II',
troisième,
fronts
41 pour
considérée
considéré
II,
quatrième,
deux bus d ' e n t r é e
chacune
avec
des
unités
Ces
calcul
deux
une
le
le
résultats
des
de
d'addition/soustraction
arithmétique
commandé
étapes
ces
première
pour
pour
profit
comportant
second,
20,
tirant
illustré
de c a l c u l ,
une
en
entre
de module
d'entrée,
10,
de c a l c u l
processeur
étages
1,
figure
les
par
différée
structure
une
unité
étapes
manière
de
traction
formé
groupe
la
de
diagramme
et
22A,
de s o r t i e
étage
circuits
du p r e m i e r
associé
circuit
SI,
dit
d'entrée
24A.
a l'un
Ce r e g i s t r e
soit
à partir
de
bouclage
chacun
un s i g n a l
20A
22A,
24A est
à partir
soit
au
SIV,
23A
un bus de s o r t i e
de mémoire
du q u a t r i è m e
raccordé
par le bus
en cascade
sur
22A,
consti-
bus d ' e n t r é e
de ses
SI s o i t
multiplexeur
23A r e ç o i v e n t
constitué
multiplexeurs
étage
de données
étage
bus
par
SIV.
lui
dudit
un b u s
Ces c i r -
de commande
C1A
la
ou C2A pour
de
deuxième
Le
précités.
manière
cascade
22B et
24B et
un a u t r e
du q u a t r i è m e
les
entre
bus
de mémoire
commande
de
signaux
pres
Ces deuxièmes
étage.
associé
de mémoire
ils
donné,
L1 ou L2,
à zéro
Le
relié
est
Ad1 ou Ad2,
i Π 16 et
bus
Si =
de s o r t i e
du bus
SIII,
résultats
i Π 16,
Ils
étages.
de commande
et
la
chargement,
Dans
reçoivent
un s i g n a l
RAZ1 ou RAZ2
un s i g n a l
ou l a
lecture
adressé.
d'entrée
bus
ses
30A d i r e c t e m e n t
Son deuxième
cosinus
bus d ' e n t r é e
30B
lui
est
et
sinus
32
et
Si
ces
Ci
(N = 8),
et
commandée
étage
a l'un
le
bus
40 du q u a t r i è m e
associé
à son
de s o r t i e
de c a p a c i t é
choisi
circuit
de
qui
fonctions,
signal
un
par
42A a s s u r e
permettant
délivrés
sur
un
signal
commande
de
lecture
L3
et
deuxième
bus
convenable
d'entrée
40B
un
de mémoriser
dans
de
signal
cette
d'un
chargé
bus
sélectif
40A.
à
C3A
entre
Le r e g i s -
plusieurs
mots ou
considéré
il
d'écriture
E3,
un
Ad3
pour
le
d'adressage
de ses
sur
de s o r t i e
l'exemple
commande
de chacun
de
42A s o i t
de commande
Un s i g n a l
le
bus d ' e n -
lui-même
l'aiguillage
SIII,
reçoit
un bus
43A est
43A et
du r e g i s t r e
Il
lecture
sur
d'entrée.
bus
étages.
ou la
soit
étage
de ses
multiplexeur
Ce r e g i s t r e
43A.
multiplexeur
successivement
à deux
Le
à zéro
le
de m é m o r i s e r
de SI ou de SIV.
définies
un t r o i s i è m e
relié
SIII
au c i r c u i t
chargement
trois
étage.
du t r o i s i è m e
SIII
de mémoire
de
registre
Ad.
43A e s t
signal
pro-
séleotive
de son
susceptibles
E1 ou E2,
fonctions
s i n
à travers
appliqué
de
valeurs
40A r e l i é
partir
est
des
arithmétique
bus
sortie
issus
alors
étages
l'un
a
de
L'unité
registre
tre
30
mémoire
une
d'adressage
trée
de
pour
SII du second
mémorisant
Ci = cos
le
de l e u r s
au bus de s o r t i e
associée,
le
de l ' u n
à
de mise
un s i g n a l
multiplicateur
relié
ou r é s u l t a t s
constitués
sont
de commande d ' a d r e s s a g e
remise
SIV
leurs
ont
une - l i a i s o n
et
24B s o n t
24A et
de commande en é c r i t u r e
un s i g n a l
en l e c t u r e
d'entrée
bus
mots de données
chacun p l u s i e u r s
chacun
le
de m é m o i r e
au bus de s o r t i e
multiplexeurs
assurent
en
24B.
Les r e g i s t r e s
l'exemple
C2B qui
C1B,
20B et
S'B,
SI,
circuits
multiplexeurs
registre
raccordé
S'B de b o u c l a g e
interne
circuits
bus
20 e s t ,
arithmétique
un deuxième
associé
est
23B a u x q u e l s
deuxièmes
différents
les
entre
l'unité
20B de
à deux
relié
bus
réaliser
d'entrée
bus
analogue,
à
sélective
liaison
étages.
unité 40
est
relié,
de
manière
au
SIII
bus
cié
Ce
43B.
également
un
40B.
Ce
Les
lecture
zéro
mémoire
une
trée
C1B,
mémoire
définis
sont
de
bits
définis
et
d'un
un bus
de s o r t i e
donnés
dans
opératoires
les
on
traiter,
i = 0,
1,
d'entrée
10A et
10B,
indiqué
a
notamment,
obtenus
mémorisés
dans
mémoire.
On y a
les
I
et
II
et
une
résultats
les
étages
également
sorties
Les
successifs
par
données
d'en-
signal
d'hor-
de
chacun
intermédiaires
contrôleur
C1A,
délivrés
que le
des
ou d e s
principal,
non
de commande.
d'entrée
d'image
les
et
d'entrée
sont
coefficients
à bus i n t e r n e s
de données
déroulement
ci-après
de
suite
en
le
par
successifs,
de 8
les
R2
traitements
étages
R3
traitements
Xi
sur
les
Mi,
Ni,
de c a l c u l
des
ces
d'image
Li,
par
cycles
Dans
signal H.
notés
ou
de
regard
convenables
des d i f f é r e n t s
R1,
des
éléments
huit
paires
par
respectifs
ébauché
le
donnés
3...
considérés
7,
les
sur
2,
pour
...,
à
12 b i t s .
tableaux
1,
ainsi
bus
remise
d'adressage
sont
programmée
à deux
et
de
de commande
a donc une s t r u c t u r e
du p r o c e s s e u r
successifs
tableaux
de
celui
et
de commande D1, D2 e t
intermédiaires
Le module
à l'autre
étage
Le f o n c t i o n n e m e n t
sont
résultats
les
de
42B,
24B,
éléments
les
processeur,
12 b i t s .
sous
mémoire
la
le
donné,
d'écriture
signaux
circuit
43B avec
réalisation
et
des r é s u l t a t s
un
par
liaiab::
multiplexeurs
à traiter
sortie
également
8 bits,
sous
les
opératoires
cycles
la
non r e p r é s e n t é e .
numériques
délivrés
module
ce
circuits
assurant
SIII.
signaux
40 et
commande,
la
les
32,
20 et
10,
pour
pilotant
12 b i t s
de
les
sont
coefficients,
Dans
sinus
reçoit
circuit
de
24A et
la
sous
il
registre
42A
22B,
22A,
asso-
le
d'adressage,
de mémoire
C3B des
de t r a i t e m e n t ,
représenté,
et
d'image
définissant
étages
mémoire
ce
du bus
mot i s s u
SIII,
soit
que
tandis
l'exemple
de commande
registres
programmée
ou é l é m e n t s
loge H
à un s e u l
bus
C3B,
de
sortie
de mémoire
appliqué ;
L4
lecture
dans
est,
de
C3A et
est
lui
qui
de
bus
du
du
partir
de commande
arithmétiques
C2B,
E4
42B
multiplexeur
registre
un s i g n a l
des c o s i n u s
unités
à
chargé,
extérieurs
registres
autre
de
égale
signaux
d'un
circuit
commande
registre 43B
des
D3 des
est
et
RAZ1 et RAZ2 des
de la
C2A,
bus S I I I
de c a p a c i t é
choisi
de
42B r e ç o i t
du
sortie
d'écriture
signal
signal
multiplexeur
un q u a t r i è m e
de
43B
registre
d'un
sélective
au bus
soit
commande
bus
à travers
analogue,
sur
bus
Pi
et/ou
registres
effectués
à
de
une
nouvelle
module
d'éléments
processeur,
nouvelle
les
suite
suite
qui
les
du s i g n e
éléments
apparaissent
mêmes r é f é r e n c e s
gnées
d'image
prime.
que leus
succédant
d'image
dans
ces
homologues
et
à la
précédente
résultats
tableaux
de la
ayant
suite
en e n t r é e
relatifs
été
à cette
repérés
précédente
du
par
accompa-
Dans
les
résultats
notés
cients
En
seur,
Pi
ments
d'image
pouvant
8x8
être
éléments
discrète
deux
Mi et
un é t a t
calculs
suites
il
les
que
Xi
d'image
ressort
des
Cette
en une d i m e n s i o n
des
de manière
lignes
de
et
coeffiêtre
peuvent
sur les
ce module
un s e u l
d'un
valeurs
8 éléments
permet
un
sur
bloc
calcul
8 éléments
12 b i t s ,
mot de
d'image,
d'un
proces-
multiplicateur,
de c o s i n u s
séquentielle
successives
structure
portant
que
chacun de c a p a c i t é
successives
exemple
d'image.
indifférent,
ainsi
Ni
éléments
des
une mémoire
et
différents
par
Li,
tableaux,
de mémoire
de bus
de
traduit
3 additionneurs/soustracteurs,
de r e g i s t r e s
les
"."
suivante :
de ces
regard
6 multiplexeurs
effectue
notés
à partir
obtenus
comportant
9 étages
symbole
intermédiaires
de la manière
définis
le
tableaux,
ces
de
d'image
et
sinus,
les
8 élé-
ces
suites
matriciel
de
transformée
Xi de c h a q u e
et
délivre
21
pour
première
lisés.
Pour
des
produits
Pi
coefficients
N étant
le nombre
suffit,
c'est-à-dire
ici
de
poids.
Ce
est
obtenu
poids
des
délivrés
bits
c'est-à-dire
Dans
ici
la
dans
de NxN é l é m e n t s
seur
outre
comporte,
décrit
celui
d'entrée
module
en
d'opérer
simple-
Pi de (n-1)
posi-
bits
de
plus
pratique
en
diminuant
dans
le
un
faibles
le
2 n-1
rapport
de
processeur
dimensions
essentiellement
discrète
la
il
d'un
de
calcul
bloc
la
matriciel
N=8.
désigné
de
normalisation 2 N
du c o s i n u s
à
2
figure
ceci
proces-
dimension .
en une
référence
la
sous
le module
sur
1 et
Il
identique
à
deux
bus
70,
reliées
au
registres
mémoire
50,
près
ses
que
12 b i t s :
ou
mémoire
registres
60,'
50,
1,
70 et
grammée
du module
et
-
80 et
par
blocs
des
blocs
des
ces
10A,
10B et
90.
commandes
et
le module
P issus
1 n'est
de données
80 a i n s i
éléments
des
de 64 vers
SIV u t i l i s é e s
programmée
des
dans
d'image
pour
leur
processeur
décrit.
bus
de
figure
2.
son
la
qu'indiqué
le
mémoire
et
le
pro-
trans-
stockage
du t r a i t e m e n t .
plus
et
la
90 p i l o t a n t
principal
stockage
processeur
d'entrée
bus
ces
le
64 c o e f f i c i e n t s
deux
regroupe
contrôleur
successifs
ses
80 de commande
1,
assurant
Le module
mémoire
programmée
circuit
un
fert
leur
module
aux
les
module
du
égaux
coefficients
en
pas n o r m a -
sont
qui
n entier,
vers
en deux
construit
est
de
ne sont
4.
numérique,
mémoires
trois
- une mémoire
60,
sortie
du c o s i n u s
regard
ici
auront
-
ce
les
simplement
de t r a n s f o r m é e
de c a l c u l
2n avec
on a s c h é m a t i s é
d'image
Ce p r o c e s s e u r
forme
2 positions,
en
3,
discrète
transformée
facteur
un r a p p o r t
figure
normalisés,
définissant
tions,
décalage
les
pour
du t r a i t e m e n t
globale
obtenus
Pi a i n s i
le
par
de la
bits
des
ment un d é c a l a g e
H successifs
cycles
6 à
H, n o t é s
16 c y c l e s
en
1 à 8
H notés
1 à 5.
coefficients
des
disposer
128
en
coefficients
que l e s
On n o t e r a
Pi
une i n i t i a l i s a t i o n
après
notés
5 cycles
sur
soit
en 8 c y c l e s
appliqués
sont
correspondants
ligne,
8 lignes,
des
traitements
effectué
coefficients
les
la
qui l u i
matriciel
du bloc
ligne
ci-avant,
signal H
On a s i m p l e m e n t
sortie
Il
est
un bus
provenant
du
par
les
repéré
référen-
commandé
par
de commande
circuit
la
10C
contrô-
des
Chacun
choisie
pour mémoriser
8 bits
chacun
les
pour
écriture
et
vent
signal
un
lecture
0/1
logiques
mémoire 50,
entrants
signal
liaison
60,
70
sont
délivré
et
de s o r t i e
le
mémoire
mémoire,
ces
gnée
la
de
mémoire,
70,
lettres
A et
Leur
entre
affecté
bus
d'entrée/sortie
lettres
A et
le
contrôleur
reliés
aux
module
62,
d'entrée
Les
eux.
bus
Ils
mémoire
de
les
mots
bus
commande
des
mots
assure
E et
lettre
10B
d'entrée
bus
ses
bus
l'un
trois
désignés
lettre E
bidi-
d'entrée
des
leurs
du
bus
pour
de
module
62E e s t
bus
par
l'un
des
de
relié
au
et
62B sont
1.
de
52B
sont
Pour
le
sortie
SIV du
également
reliés
1.
aussi
analogues
d'adresses
références
bus
affectés
bidirectionnels
sortie 52A
d'entrée
sélective
bus
est
63 sont
les
du r e g i s t r e
52E
processeur
53 et
deux
au bus
62A et
registre
bidirectionnels
processeur
relié
le
accompa-
le
liaison
bus
dans
du r e g i s t r e
sortant
d'entrée
bus
de s o r t i e
d'adresses
et
60
présentent
dans
une
ou e n t r e
les
10B du module
chacun
80
90,
ils
sortant
entrant
le
10A et
la
des
52,
et
80 p a r
50 et
à bus
du m u l t i p l e x e u r
multiplexeur
1,
programmée
mots
d'entrée/sortie
le
présentent
les
référence
de mémoire
principal
un
par
de mots
analogues ;
bus
multiplexeurs
accompagnées
de
la
mots
d'adresses
de mémoire
accès,
deux
les
10A
processeur
aux bus
de
bus
pour
signal
B et
circuit
multiplexeur
B,
de
de commande
sortie
de
registres
pour les mots e n t r a n t
pour
la
par
le
de r e g i s t r e
Pour
registre.
un bus d ' e n t r é e
pour
niveaux
simultanément
et
simple
62 sont
52 et
repérés
simultanément.
des
de mots
E,
les
par
bidirectionnel.
deux bus de s o r t i e
et
bus é t a n t
des
d'entrée
en
reçoi-
multiplexeur,
Les r e g i s t r e s
à bus
chacun
80 et
de ces
programmée
un r e g i s t r e
également
lettre
leur
64 ou 74.
que s c h é m a t i s é
registre
mémoire
registre
de mots
ainsi
la
accès,
A chacun
sur
commandés
commande
commandés
deux
double
12 b i t s
sur
traduit
capacité
d'image
un second m u l t i p l e x e u r ,
tous
par
54,
Les m u l t i p l e x e u r s
chacun
73,
individuelle
de
premier
un
62 ou 72 et
52,
de commande
registres
61 ou 71.
51,
de
est
individuellement
programmée
associés
63 ou
rectionnels
et
une
70
64 é l é m e n t s
soit
écriture/lecture
commande
53,
des
sont
mémoire
sur
mots,
une l i a i s o n
sont
de
Ils
70.
la
par
ou s o r t a n t s ,
ces
pour
et
et
50 ou 64 c o e f f i c i e n t s
registre
60
registres
60
50,
de 8x8 mots,
un bloc
le
pour
mémoire
de
registres
du
affecté
reliés
entre
à
la
multiplexeur
aux
adresses
d'écriture
de mots
paires
chacun
deux
mémoire
à
signal
liaison
leurs
Le
du r e g i s t r e
trée/sortie
du
accès
entre
dans
le
mémoire
de
70
sortie
nel
93 de
cients P
90
du
des
le
relié
mémoire
bus
au
52E
outre
un bus
94 de c o n t r ô l e
qués
un s i g n a l
de demande
mémoire
50 et
70 t r a n s m i s
écriture/lecture
fert.
concerné,
mémoire
dans
le
un s i g n a l
programmée,
de
d'accès
correspondant
sortants.
entre
le
72 L r e l i é
sortie
la
73 a s s u r e
ce
au
liaison
d'écriture
des
mots
simple
registre
d'éléments
50,
aux
de
bus
et
transmis
à la
en d e u x
Il
présente
de
contrôleur
Il
lequel
sur
contrôleur
80,
du c i r c u i t
blocs
des
ce
présente
en
sont
appli-
aux r e g i s t r e s
associé
du t r a n s ~
au c i r c u i t
contrôleur
à"
sens
de
à un s i g n a l
le
"prêt
coeffi90,
90 d o n n a n t
fonction
un b u s
bidirection-
d'image
précités.
du p r o c e s s e u r
contrôleur
de
bus
un
circuit
72L
du r e g i s t r e
échantillonné,
d'éléments
le
X,
traitement.
traité,
50
d'image
transformation
d'image
mémoire
vers
reçoit
de la
du c i r c u i t
de r é p o n s e
des
un bus 73 L a f f e c t é
à la mémoire programmée
circuit
de mots
de
70 et
signal
au
général
d'écriture
B
d'en-
général
70
et
A et
bidirectionnel
d'adresse
successifs
de
lettres
sélective
adresses
du s i g n a l
registre
ou l a
ce bus
de mémoire
P du
liaison
d'en-
le t r a n s f e r t
processus
blocs
de
registre
étant
93
le
la
bidirectionnel
d'adresses
résultant
P,
le
par
de ce r e g i s t r e .
90 a s s u r e
registre
registre
bus
bus
du r e g i s t r e
coefficients
vers
bus
de l e u r
des
paires
le
un
aux
le
éléments
91 des
transfert
contrôleur
bus
contrôle
des
et
sortant
coefficients,
et
92
mots
le
vers
d'entrée
un bus
de
64,
les
dimensions
des
contrôleur
Le c i r c u i t
blocs
et
70
registre
de l e c t u r e
adresses
70
présentent
bus de s o r t i e
liaison
70 ou e n t r e
affecté
73E
des
la
Le m u l t i p l e x e u r
bus
Ils
adresses
les
1 et
processeur
ce bus d ' a d r e s s e
ou e n t r e
soit
assure
mémoire
90.
un
72
mémoire
registre
contrôleur
entrant
mots
des
affectés
bus d ' e n t r é e
de l e c t u r e
de l e c t u r e
sélectivement
l'un
E et
pour d é l i v r e r
SIV du module
trée/sortie
sélective
lettre
les
par
individuellement
assurer
pour
de la
de
multiplexeur
circuit
64
adresses
les
commandés
sont
ou
mémoire.
de
registre
et
aux a d r e s s e s
aux deux bus d ' a d r e s s e s
deux a u t r e s
soit
de s o r t i e
par
54
deux bus de s o r t i e ,
entrants
bus
Ils
bus a f f e c t é
entre
les
mots
accès.
liaison
seul
le
entre
et
la
leur
reliés
bus de s o r t i e
sur
de
mémoire
de
registre
bus a f f e c t é s
deux a u t r e s
les
sortant
double
leur
dans
entrant
mots
A et B, pour
lettres
des
des
par l a
du p r o c e s s e u r
Il
général.
liaison
fournit,
95,
définit
qui
de 8x8 é l é m e n t s
bloc
première
une
les
transmis
H,
ainsi
traitements
que,
nécessaires
alimentations
deuxième
une
séquence
64
des
calcul
dimension
sur
une
par
des
au f o n c t i o n n e -
8 lignes
des
53A et
60 chargé
le
pour
séquence
mémoire
60 c o n v e n a b l e m e n t
coefficients
mémoire
- et
issus
de
séquence,
64 c o e f f i c i e n t s
à partir
du bus
Pendant
tements
du bloc
première
et
de 64 é l é m e n t s
Bien
lisés,
on
et
de 64 é l é m e n t s
séquences
de
contrôleur
quatrième
d'image
par
et
bus
les
sur
le
registre
sur
le
bus
trans-
deuxième
registre
63B les
délivrant
de
paires
au r e g i s t r e
de
définitifs,
finale
de mémoire
de
effectuée
est
63A et
au
bus
63E,
à la
de la
du
coefficients
du
de t r a i t e m e n t ,
elle
recevant
pour
le
transfert
lu
70,
traitedu b l o c
et
adressé
90.
relatives
séquences,
considéré,
relatives
effectuée
dans
8,
correspond
du r e g i s t r e
une
délivrées
résultant
une s é q u e n c e
elle
d'image,
troisième
deuxième
est
qui
au c i r c u i t
73E les
en
correspondant
des
traitement
du bus
définitifs
73L,
les
à partir
du p r e m i e r
64 é l é m e n t s
ces
adressé
à partir
70 a d r e s s é
une q u a t r i è m e
ment
module
le
éléments d'image
séquence
une
1
le
par
est
délivrées
en 8 g r o u p e s
arrangés
elle
résultants
définitifs
pour
transformation
successives
également
effec-
traitement,
les
64 c o e f f i c i e n t s
des
successives
la
d'image,
successives
est
qui
dimension
convenablement
à
coefficients
64 c o e f f i c i e n t s
des
en une
étapes
par
les
50 é t a n t
90
53E,
de
1 recevant
module
50 lu aux a d r e s s e s
séquence
calcul
formation
le
bus
le
séquence
une
8 éléments
aux a d r e s s e s
troisième
- une
sur
elle
contrôleur
du c i r c u i t
de ce r e g i s t r e
correspondant
de
délivrant
53B et
mémoire
est
séquences :
d'initialisation,
d'image
délivrées
qui
par
de mémoire
registre
séquence
une
de c h a q u e
dimensions
en p l u s i e u r s
chargement
coefficients
successives
étapes
le
50,
successives
adresses
aux
est
qui
en deux
effectué
de 8x8 é l é m e n t s
de mémoire
au r e g i s t r e
tué
séquence
discrète
est
d'image
au t r a n s f e r t
correspond
des
des
rythme
transformée
de la
Le c a l c u l
de
le
d'horloge
signal
du p r o c e s s e u r .
ment
-
le
outre,
non r e p r é s e n t é e s ,
liaisons
-
en
s'effectuent
aux t r a i t e m e n t s
aux t r a i aussi
les
du bloc s u i v a n t
d'image.
entendu,
pour
effectuera
le
disposer
décalage
des
de
coefficients
2 positions
définitifs
binaires
norma-
mentionnées
à la
ci-avant
bits
fin
définissant
des d e u x i è m e
et
les
de chaque
bloc
suites
utilisée
suites
pour
de
processeur
effectuer
16 données
1 (figure
en e f f e c t u a n t
second
de 8 données
2)
des
20 q u ' i l
décrite
registres
transformée
d'un
correspondants
en a d o p t a n t
mémoire
1 des
de c h a c u n e
discrète
d'image.
en r e g a r d
de b o u c l a g e s
comporte.
de la
calcul
La même a r c h i t e c t u r e
ou p l u s ,
le nombre c o n v e n a b l e
additionneur
du c a l c u l
calculs
numériques
processeur
par ce module au c o u r s
numériques.
des
au module
de 8x8 é l é m e n t s
a été
invention
relative
délivrés
résultats
séquences
La p r é s e n t e
des
description
troisième
en 2 d i m e n s i o n s
sur
de la
portant
au n i v e a u
de c a p a c i t é
entre
effectué
peut
être
sur
des
du module
convenable
sa s o r t i e
et
SIV et l e
1/
calcul
le
pour
N = 2n ,
organisé
lesdits
étages
-
le
pour
délivrant
-
étage,
et
associé
à l'un
et
des
sélectivement
le
à partir
au
chaque
bus
module
à
le t r o i s i è m e
de s o r t i e
mémoire
adressable
associée
et
unité
pour
au bus
le
traiter
et
en
ce
que
d'entrée
bus
à bus
et
unité
première
une
unité
de
recevant
(SI)
sortie
adressable
deuxième
ladite
(SI)
sortie
desdits
de
ladite
partir
du
du
deuxième
bus
de
premier
et
unité
(22A,
chacun
23A,
étage
22B,
deuxième
et
ou d'un
bus
l'alimentation
de
arithmétique
du
sortie
un
arithmétique
premier
S'B)
(S'A,
bouclage
unité
(SII),
24B)
(24A,
multiplexeurs
chargement
d'addi-
arithmétique
un bus de s o r t i e
et
circuits
de
arithmétique
le
troisième
chacun a s s o c i é
à deux
et
(32)
de
arithmétique
d'addi-
étage
premier
(SII)
de
dudit
dit
de
ou
du
deuxième
sortie
sélectif
quatrième
à l'un
connecté
desdits
registre
des bus d ' e n t r é e
ledit
premier
de
sinus
et
à deux
une
bus
mémoire
de l a d i t e
cosinus
troisième
d'entrée
bus de bouclage
et
à une
étage,
du module,
(40)
(30)
multiplication
respectivement
fonctions
d'addition/soustraction
est
de
reliés
d'entrée
valeurs
étage,
SIV auquel
un
bus
de s o r t i e
chargement
et
une u n i t é
étage,
quatrième
un bus de s o r t i e
pour
de
de
dit
d'entrée
à un bus
et
un m o d u l e
associé,
registre
-
du bus
et
tion/soustraction
- pour
à deux
d'entrée
d'entrée
bus
des
assurant
interne
module,
de mémoire
registre
d'addition/soustraction,
registres
du
deuxième
une
à deux bus
un deuxième
premier
à
données
les
(20)
tion/soustraction
23B)
individuel-
ensemble
(80)
qu'il
résultats,
deuxième
le
fait
affectés
programmée
(10)
d'addition/soustraction
leurs
pour
le
par
constituant
d'entrée
dit
étage,
successives
paires
et
d'addi-
arithmétiques
de c a l c u l
mémoire
une
par
numériques,
comportent :
premier
arithmétique
par
commandé
(1)
processeur
N données
caractérisé
successifs
même o p é r a t i o n
et
seule
comportant,
unités
des
2,
du c o s i n u s
de
suite
multiplication,
étages
en q u a t r e
à une
lement
de
et
d'une
à
supérieur
n entier
tion/soustraction
est
transformée
la
de
discrète
de t r a n s f o r m é e
calcul
de
Processeur
S'B)
(S'A,
deuxième
registres,
adressable
(43A,
troisième
unité
et
un
43B),
arithmé-
d'addition/soustraction
tique
troisième
du
sortie
sélectivement
assurant
troisième
2/
unité
Processeur
formée
d'un
deux
en
signal
sième
tiellement
la
puis
(1)
module
troisième
mêmes
séquences,
module
(1)
3/
Processeur
comporte,
en
stockage
des
des
(80)
ladite
bus
de
transfert
selon
outre,
des
10B)
premier
(SIV)
caractérisé
un
circuit
contrôleur principal
d'image
par
issus
de
la
blocs
transformation
à ladite'première
mémoire
blocs
successifs
d'éléments
dans'cette
sième
mémoire
tants
issus
(70)
pour
du module
et
le
d'image
déchargement
constituant
des
lesdits
(50)
de
(90),
chaque
pour
mémoire
blocs
le
par
éléments
de NxN
séquentiellement
de
en
dudit
puis
pour c e s
sortie
du
du m o d u l e .
revendication
2,
mise
étage
l'étage
résultant
séquen-
alors
successivement,
de
de l a
en é c r i t u r e
mise
et
en l e c t u r e
mise
accès,
et,
entrant
relier
à double
(60)
(1),
d'adressage
(50),
du
lecture
en
mots
80 pour
accès
reliées
sont
mots
73)
63,
mémoire
sortie
module
la
éléments
NxN c o e f f i c i e n t s
(10A,
en é c r i t u r e
audit
programmée
également
seconde
et
un
troi-
et
écriture
de
trans-
en o u t r e ,
deuxième
72)
62,
à double
mémoire,
(60),
en
(53,
de
numériques
d'image
première,
(52,
de la
comporte,
associées
et
mémoire
d'entrée
au
le
pour
dites
qu'il
individuellement
ladite
mise
(70)
par le f a i t
70),
calcul
au
NxN é l é m e n t s
un m u l t i p l e x e u r
bus
que
1, a p p l i q u é
blocs-de
ladite
associé.
ou du r e g i s t r e
et
première
tandis
du bus
multiplexeur
par
deux
aux
à partir
de chaque
un
mémoire
seconde
lecture
la
mémoire
ladite
d'addition/soustraction
programmée
mémoire,
42B)
(42A,
multiplexeurs
de
60,
commandées
commandés
mémoire,
circuits
du bus d e
d'entrée
de
(50,
à partir
sélectivement
bus
caractérisé
mémoire
de la
sortant
des
revendication
mémoires
chaque
pour
et
étage
dimensions
mémoires,
ladite
par
la
d'image,
trois
de
jeu
arithmétique
selon
chargé
l'alimentation
du t r o i s i è m e
(SIII)
sortie
étage,
et
le
fait
qu'il
assurant
le
d'image
et
relié
bloc,
chargement
et à l a d i t e
de N x N mots
coefficients.
des
troi-
résul-