Evaluation de la robustesse de circuits intégrés vis-à
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&KDSLWUH *pQpUDOLWpV VXU OHV GpFKDUJHV pOHFWURVWDWLTXHV *pQpUDOLWpVVXUOHVGpFKDUJHV pOHFWURVWDWLTXHV ,QWURGXFWLRQ 0RGqOHV GH GpFKDUJHV 7HVWV HQ TXDOLILFDWLRQ 7HVWV G¶DLGH j OD FRQFHSWLRQ 'LVFXVVLRQ 3KpQRPqQHV SK\VLTXHV HW PRGHV GH GpIDLOODQFHV DVVRFLpV DX[ (6' (IIHWV SDUDVLWHV GX ERvWLHU 5pSRQVH G¶XQ WUDQVLVWRU 026 j XQH GpFKDUJH pOHFWURVWDWLTXH 0RGHV GH GpIDLOODQFHV HW WHFKQLTXHV G¶DQDO\VHV 3URWHFWLRQ GHV FRPSRVDQWV pOHFWURQLTXHV FRQWUH OHV GpFKDUJHV pOHFWURVWDWLTXHV 3URWHFWLRQ GHV FLUFXLWV LQWpJUpV 6WUXFWXUHV GH SURWHFWLRQ 3URFpGpV WHFKQRORJLTXHV &RQFOXVLRQV &KDSLWUH *pQpUDOLWpV VXU OHV GpFKDUJHV pOHFWURVWDWLTXHV ,QWURGXFWLRQ La première partie du document décrit les modèles de tests ESD indispensables en phase de qualification des structures de protections et des circuits intégrés complexes. Ces tests sont complétés par deux autres modèles moins industriels mais respectivement capables de caractériser le fonctionnement de composants élémentaires et de rendre compte de l’effet du boîtier en termes de tenue aux décharges électrostatiques. La partie suivante énonce les phénomènes physiques associés à l’écoulement des charges électriques dans les composants. Elle prend comme exemple le fonctionnement d’un transistor GGNMOS (Grounded Gate NMOS) soumis à une ESD et commente sa caractéristique courant-tension I=f(V). Elle donne également les modes de défaillances spécifiques aux ESD et énumère les techniques d’analyses susceptibles de les révéler. La synthèse s’achève par l’étude des méthodes de protection « on-chip » des circuits intégrés contre les ESD. Des règles sont à respecter pour concevoir des structures de protection adéquates puis pour les insérer sur le circuit intégré à protéger. Une attention particulière sera réservée aux nouvelles technologies et aux évolutions qu’elles entraînent. 0RGqOHV GH GpFKDUJHV Pour qualifier la tenue d’un composant aux décharges électrostatiques, il est nécessaire de disposer de modèles représentant cet environnement hostile dans lequel évoluent les composants [AMER95][VINS98]. Deux familles de tests sont distinguées dans ce chapitre : • les tests en qualification ou méthodes de caractérisations normées et couramment utilisées chez tous les fabricants de composants et chez certains équipementiers, • les tests d’aide à la conception ou méthodes de caractérisations plus ou moins bien normées et non encore utilisées de manière systématique par tous les fabricants de composants. &KDSLWUH *pQpUDOLWpV VXU OHV GpFKDUJHV pOHFWURVWDWLTXHV 7HVWV HQ TXDOLILFDWLRQ $ 0RGqOH GX FRUSV KXPDLQ Le modèle du corps humain, HBM (Human Body Model), est le test le plus largement utilisé pour qualifier la tenue des composants aux ESD. Depuis son introduction dans les années 1980, il a permis de réduire considérablement le taux de défauts survenus lors de la fabrication puis de l’utilisation des composants. Le test simule la décharge d’une personne chargée sur un composant électronique. Le corps de l’opérateur est modélisé par une capacité placée en série avec la résistance de contact de la peau (fonction de la surface de contact de l’opérateur et de sa résistivité). La sensibilité d’un composant au test HBM est définie par la tension de charge maximum que le circuit intégré peut supporter sans présenter de défaillance notoire. La norme HBM, remise à jour en 1998, décrit [AEC98-a][EIAJ97-a][ESD98] : • les valeurs de la capacité C HBM (100 pF), de la résistance de contact R HBM (1,5 kΩ) et de l’inductance LHBM (7,5 µH) (cf. Figure 1. 1), • la forme de l’onde HBM aux bornes d’un court-circuit ou d’une résistance de 500 Ω (cf. Figure 1. 2 et Tableau 1. 1), • les valeurs maximales de distorsions en courant autorisées1 [LEE99], • la classification des composants selon leur niveau de tenue aux impulsions HBM2. Pour limiter la durée et les coûts des tests HBM industriels, proportionnels au nombre de broches des circuits, tout en garantissant une certaine reproductibilité des mesures, il est conseillé de tester sur un échantillon représentatif : • chaque broche une par une par rapport aux broches d’alimentation, • chaque broche d’entrée/sortie une par une par rapport aux autres broches d’entrée/sortie, 1 Les distorsions de courant sont liées aux capacités et inductances parasites présentes dans les testeurs commerciaux. Classe 1 : composant endommagé par une impulsion HBM inférieure ou égale à 2000 V ; classe 2 : composant qui fonctionne après un test HBM de 2000 V mais qui ne résiste pas à une impulsion de 4000 V ; classe 3 : composant qui fonctionne après un test HBM de 4000 V. 2 &KDSLWUH *pQpUDOLWpV VXU OHV GpFKDUJHV pOHFWURVWDWLTXHV • toutes les broches du circuit intégré avec un niveau de tension HBM avant de passer au niveau de tension supérieur. La broche la plus fragile détermine le seuil de défaillance du composant. Les spécifications HBM, données dans les « datasheets » des fabricants, sont mal détaillées car la procédure de test HBM est mal standardisée. Elle impose que les circuits intégrés soient de classe 1, 2 ou 3 mais le pas en tension des tests HBM n’est pas fixé par la norme HBM (il peut être égal ou inférieur à 500 V). Les spécifications ne précisent pas non plus le signe de la tension HBM qui conduit à la défaillance du composant. 5+%0 &+%0 0RGqOH GH GpFKDUJH GX FRUSV KXPDLQ +%0 Ω '87 )LJXUH 22 S) + Ω && +9+%0 /+%0 3 Courant (A) 1,5 1,0 0,5 0,0 0 50 100 150 200 Temps (ns) )LJXUH )RUPH G¶RQGH +%0 WKpRULTXH DX[ ERUQHV G¶XQ FRXUWFLUFXLW SRXU XQH WHQVLRQ GH 9 3 C HBM est la capacité de décharge initialement chargée à la tension HV HBM . Le composant, DUT (Device Under Test), est testé sur un support adapté aux différents boîtiers électroniques. &KDSLWUH *pQpUDOLWpV VXU OHV GpFKDUJHV pOHFWURVWDWLTXHV +DXWH WHQVLRQ +9+%0 9 &RXUDQW GH SLF HQ FRXUWFLUFXLW ,S6 $ &RXUDQW GH SLF SRXU Ω ,S5 $ 7HPSV GH PRQWpH HQ FRXUWFLUFXLW WU6 QV 7HPSV GH PRQWpH SRXU Ω WU5 QV 7HPSV GH GHVFHQWH HQ FRXUWFLUFXLW WG6 QV 7HPSV GH GHVFHQWH SRXU Ω WG5 QV 'LVWRUVLRQ GX FRXUDQW ,U $ 7DEOHDX 1$ 1$ 1$ GH ,S6 1$ 1$ 1$ GH ,S6 1$ 1$ 1$ GH ,S6 6SpFLILFDWLRQV GH OD IRUPH G¶RQGH +%0 >(,$-D@ GH ,S6 HW ,S5 4 Les tests HBM, décrits précédemment, permettent de qualifier les composants en ESD avant de les monter sur cartes. Lors de leur utilisation, les risques de surcharges électriques EOS doivent aussi être pris en compte. Ils sont générés par des phénomènes transitoires : surtensions d’alimentation, montages sur cartes électroniques, stockage... Pour modéliser ces surcharges électriques, des tests sont réalisés sur équipements au moyen de pistolets de décharges conformément à la norme IEC 6100-4-2 ou à d’autres normes (en fonction du domaine d’application des cartes électroniques). Ces mesures sont également appelées tests HBM. Il reste pourtant à harmoniser les méthodologies de test du composant jusqu’au système sur carte car les niveaux de sévérité des impulsions HBM appliquées sur les circuits intégrés (inférieures ou égales à 8 kV) n’ont rien avoir avec ceux des décharges appliquées sur les systèmes (de 20 à 25 kV par exemple pour les équipements militaires) [AECT91]. La nature des dégradations EOS (seuil de défaillance, localisation) et de leur forme d’onde (durée, amplitude) est en effet très différente de celles de tests HBM car de multiples composants parasites de type RLC se trouvent sur le chemin de la décharge [STAN89]. Avec le pistolet, l’amplitude de la décharge HBM que voit le composant est probablement très inférieure aux 8 kV directement appliqués sur le circuit intégré. 4 La signification du sigle N/A est Non Applicable. Le courant de pic (en A) à travers 1500 Ω est approximativement HV HBM (V)/1500 Ω. &KDSLWUH *pQpUDOLWpV VXU OHV GpFKDUJHV pOHFWURVWDWLTXHV % 0RGqOH GH OD PDFKLQH Le modèle de la machine, MM (Machine Model), a d’abord été utilisé au Japon puis aux Etats-Unis pour qualifier des composants fabriqués en masse pour l’industrie automobile. Il simule la décharge d’un appareil métallique sur un composant électronique relié à la masse. Le circuit électrique équivalent du testeur MM, identique à celui du testeur HBM, consiste en une capacité de charge de 200 pF en série avec une résistance de surface dont la valeur théorique est nulle. La sensibilité d’un composant au test MM se caractérise comme pour le modèle HBM par la tension de charge de la capacité que le circuit peut supporter sans présenter une quelconque défaillance. La norme MM décrit [AEC98-b][EIAJ97-b][ESD99-a] : • la valeur de la capacité de charge C MM (200 pF), de la résistance de contact RMM (nulle) et de l’inductance LMM (0,5 µH), • la forme de l’onde MM aux bornes d’un court-circuit ou d’une résistance de 500 Ω (cf. Figure 1. 3), • les valeurs maximales de distorsions en courant autorisées, • la classification des composants selon leur niveau de tenue aux impulsions MM5. 4 Courant (A) 2 0 0 50 100 150 200 -2 -4 Temps (ns) )LJXUH )RUPH G¶RQGH 00 WKpRULTXH j WUDYHUV XQ FRXUWFLUFXLW SRXU XQH 6 WHQVLRQ GH 9 5 Classe 1 : composant endommagé par une impulsion MM inférieure ou égale à 100 V ; classe 2 : composant qui fonctionne après un test MM de 100 V mais qui ne résiste pas à une impulsion de 200 V ; classe 3 : composant qui fonctionne après un test MM de 200 V. 6 La forme d’onde MM appliquée à un transistor quelconque est très différente de la forme d’onde théorique. &KDSLWUH *pQpUDOLWpV VXU OHV GpFKDUJHV pOHFWURVWDWLTXHV L’amplitude de courant maximum et la forme d’onde de la décharge MM la rendent différente de l’impulsion HBM. Elle est en particulier caractérisée par des oscillations sinusoïdales représentatives d’un second ordre amorti. D’autres paramètres tels que la pente dI/dt ou l’énergie imposée par les impulsions MM peuvent être comparables. Ils expliqueraient pourquoi les résultats des tests MM sont souvent corrélés à ceux des tests HBM et pourquoi certains industriels se dispensent de les réaliser. Les résultats des tests MM donnés dans les spécifications des composants devront en outre être considérés avec la même prudence que les données HBM car les procédures de mise en œuvre de ces tests sont aussi peu standardisées. 7HVWV G¶DLGH j OD FRQFHSWLRQ $ 0HVXUHV SDU LPSXOVLRQV FDUUpHV GH FRXUDQW La mise en œuvre des tests « go/no go » de types HBM, MM et EOS est possible en qualification pour tous types de circuits. Ces tests ne permettent par contre pas de caractériser un composant élémentaire ou un circuit intégré du point de vue de sa sensibilité aux ESD. Le test TLP (Transmission Line Pulse) a été introduit dans cet objectif. Il utilise des impulsions carrées de courant d’amplitudes variables pour étudier le fonctionnement de composants élémentaires et déterminer leur susceptibilité aux ESD [BART00][DELA99-a][HENR01-b][KHUR85]. Une ligne de transmission (câble coaxial de 50 Ω) est chargée à travers une résistance de 2,2 MΩ à une tension inférieure ou égale à 10 kV (cf. Figure 1. 4) [DUFR99-a]. Au basculement du relais, la résistance de 50 Ω en parallèle avec le DUT garantit que la résistance du montage sera toujours inférieure à la résistance caractéristique de la ligne coaxiale. Il est ainsi peu probable de perturber la forme finale de l’impulsion par d’éventuelles réflexions parasites dans la ligne de transmission. La conversion de l’impulsion en courant est réalisée par la résistance en série de 700 Ω tant que la résistance interne du composant est très inférieure à 700 Ω. Aucune norme ne décrit le test TLP mais il est tout de même possible de déterminer, grâce à ce test, la robustesse ESD d’un composant. &KDSLWUH *pQpUDOLWpV VXU OHV GpFKDUJHV pOHFWURVWDWLTXHV Les principales caractéristiques d’une impulsion TLP sont : • sa largeur : déterminée par la longueur du câble (~10 ns/m) et fixée à 100 ns (ordre de grandeur de l’impulsion HBM), • son temps de montée : d’une durée comprise entre 2 et 20 ns, • son amplitude en courant : mesurée au cours du temps à travers une sonde active de courant et visualisée sur un oscilloscope7, • la réponse du DUT en tension : mesurée avec une sonde en tension au cours du temps. Pour chaque niveau d’impulsion TLP, les valeurs moyennes du courant et de la tension correspondante sont extraites aux bornes du DUT. Il est ensuite possible, avec les couples de valeurs [<I>,<V>], de construire une caractéristique <I>=f<V> quasi-stationnaire du composant sous test. Le courant de fuite est enfin mesuré à travers le composant après chaque onde TLP pour vérifier si ce dernier fonctionne. 0 ,W / Ω ,! ,! +97/3 '87 Ω 6RQGH 9 W Ω 9W Ω 9! 9! 6RQGH , W )LJXUH 6FKpPD pOHFWULTXH G¶XQ DSSDUHLO GH WHVWV 7/3 Pour rendre pertinentes les mesures par impulsions carrées, la largeur d’une impulsion TLP est, si possible, fixée égale à celle d’une décharge HBM. Les temps de montée des ondes sont aussi très proches[NOTE98-a]. La suite de ce document comparera les résultats des tests HBM et TLP pour savoir s’il serait possible d’abandonner les mesures HBM au profit de tests TLP « industrialisés ». 7 Le testeur TLP peut être considéré comme une source pure de courant délivrant un courant théorique en ampères égal à la valeur de la haute tension (HVTLP en kV) divisée par 1400 Ω. &KDSLWUH *pQpUDOLWpV VXU OHV GpFKDUJHV pOHFWURVWDWLTXHV % 0RGqOH GX FRPSRVDQW FKDUJp La décharge électrostatique modélisée par les tests ESD classiques vient de l’appareil de test et va vers le circuit intégré. Il arrive cependant que les composants se chargent par triboélectricité. La constitution des composants (boîtiers, taille de la puce et capacités internes) doit donc être prise en compte dans un nouveau modèle de tests ESD. Le modèle du circuit chargé, CDM (Charged Device Model), représente la décharge propre d’un circuit intégré assemblé dans un boîtier. Dans cette situation, le circuit précédemment chargé, se décharge lorsqu’une de ses pattes se connecte à la masse. La source de l’impulsion est alors constituée par le dispositif lui-même et le rôle du boîtier est bien pris en compte [GOSS97][OLN96]. Le composant, placé pattes en l’air « dead-bug » sur une électrode de charge ou inséré dans un support de test (SCDM Socketed CDM), est chargé : • par un champ électrique lors du test FCDM (Field CDM) (cf. Figure 1. 5), • par contact lors du test CCDM (Contact CDM) [STRI01]. )LJXUH 5HSUpVHQWDWLRQ VFKpPDWLTXH G¶XQ DSSDUHLO GH WHVWV )&'0 >+(15@ Les tests CDM sont définis par une norme JEDEC [EIAJ95] et par une norme de « l’ESD Association » [ESD99-b]. Ces documents décrivent l’onde CDM (intensité du pic de courant, temps de montée…) [CHAI01][HENR00-b][ORYX01] pour plusieurs modules de calibration : • des cylindres métalliques de 25,4 et 8,9 mm de diamètre pour la norme JEDEC, • des cylindres diélectriques (mylar) de 26 et 9 mm de diamètre recouverts d’une métallisation pour la norme de « l’ESD Association ». Ils précisent également les conditions de mise en œuvre : séquences de tests, taille des échantillons représentatifs, classes des composants. &KDSLWUH *pQpUDOLWpV VXU OHV GpFKDUJHV pOHFWURVWDWLTXHV Il ne sera plus question du standard JEDEC dans le reste de ce document car cette norme ne définit pas la procédure de test CCDM alors que la norme de « l’ESD Association » présente les deux méthodes de tests. Dans la suite de ce manuscrit, les travaux sur le CDM auront pour but de déterminer les différences de comportement liées aux processus de charge FCDM et CCDM. Ils statueront sur la nécessité, à plus ou moins long terme, de qualifier les composants en CDM avec l’un ou l’autre des modèles (ou les deux). A l’heure actuelle, les spécifications des fabricants de composants ne font pas état de mesures CDM. Ces tests ne sont pas utilisés de manière systématique pour la qualification des composants et de telles mesures engendreraient des dépenses considérables. La mise en œuvre des tests CDM est particulièrement longue car le composant stressé ne peut être testé in situ pour les mesures traditionnelles de courant de fuite. De nombreux utilisateurs de composants craignent pourtant que les circuits submicroniques soient particulièrement sensibles aux décharges de type CDM. La démarche à adopter vis-à-vis des tests CDM mérite donc d’être davantage justifiée. 'LVFXVVLRQ Cette présentation des différents modèles de tests ESD permet de définir le contexte de l’étude et de poser plusieurs questions essentielles pour les concepteurs de composants et pour leurs utilisateurs : • Les tests HBM et MM correspondent-ils aux besoins de qualifications ? • Les tests TLP et CDM sont-ils indispensables ? • Les résultats des tests HBM, MM et CDM peuvent-ils être corrélés entre eux et au test TLP [GIES96][NOTE98-a][STAD97] ? • Quel test CDM faut-il privilégier ? En complément des informations recensées dans la littérature, les résultats des mesures et des simulations réalisées dans le cadre de la thèse auront pour objectif de répondre à ces questions et de définir une procédure de test ESD mieux adaptée. &KDSLWUH *pQpUDOLWpV VXU OHV GpFKDUJHV pOHFWURVWDWLTXHV 3KpQRPqQHV SK\VLTXHV HW PRGHV GH GpIDLOODQFHV DVVRFLpV DX[ (6' Dès qu’une décharge électrostatique est initiée, la charge électrique commence à être redistribuée. Ce mouvement de porteurs de charges génère des courants liés à la densité des porteurs et à leur vitesse de déplacement. Il induit des tensions liées aux composants R, L, C des structures traversées. La manière dont le composant supporte ces courants et ces tensions transitoires détermine s’il répond toujours à son cahier des charges. (IIHWV SDUDVLWHV GX ERvWLHU Le rôle du boîtier 8 d’un composant sur sa sensibilité aux ESD est particulièrement complexe. Il est lié à de multiples paramètres : • nature du matériau d’enrobage (plastique, céramique ou métallique), • type du boîtier (DIP, BGA…), • nombre de broches et écartement, • résistance de substrat, • répartition des broches ou des lignes d’alimentation… Mais le poids relatif de ces paramètres n’est pas simple à évaluer et les publications sont en plus assez rares dans ce domaine [DABR98][DUVV95]. La présence de composants parasites de type RLC, induits par le boîtier sur le chemin d’une décharge, modifie l’impulsion ESD appliquée en entrée du composant. La nature du boîtier est également importante pour la tenue des composants aux tests CDM car elle détermine la quantité de charges stockées. Enfin, la répartition des lignes d’alimentations sur le circuit imprimé et la prise de contact du substrat déterminent les différents chemins d’évacuation de l’énergie. Mais tous ces paramètres ne sont pas pris en compte lors de la conception de nouvelles structures ESD, qualifiées pour supporter les formes d’ondes HBM et MM. Ils induisent donc un risque de dégradation prématurée des dispositifs qui pourrait être dissipé grâce au développement des testeurs CDM. 8 Dans le contexte ESD, le boîtier est défini par le matériau d’enrobage, les broches d’interconnexions, les fils du cablage, l’embase, la colle et la puce en silicium. &KDSLWUH *pQpUDOLWpV VXU OHV GpFKDUJHV pOHFWURVWDWLTXHV 5pSRQVH G¶XQ WUDQVLVWRU 026 j XQH GpFKDUJH pOHFWURVWDWLTXH Le point suivant dans le trajet de la charge est son passage dans le circuit intégré. Les transistors NMOS sont souvent utilisés pour dissiper l’énergie induite par d’éventuelles décharges électrostatiques. Les plots d’interconnexions du circuit sont alors reliés au drain tandis que la grille, la source et le substrat sont connectés ensembles à la masse (cf. Figure 1. 6 (a)). De cette manière, le composant est bloqué lors d’une utilisation normale du circuit intégré. Il ne modifie pas la fonctionnalité du circuit. Cette structure de protection sera appelée « Grounded Gate NMOS » (GGNMOS) dans la suite du document. La Figure 1. 6 (b) donne la caractéristique I=f(V) du composant lorsqu’une décharge ESD positive est appliquée sur son contact de drain. Les paragraphes suivants décrivent le fonctionnement d’une telle structure [AMER99]. Ils définissent : • la tension du claquage par avalanche : BV • le point de premier claquage : V t1, It1 • la tension de maintien : Vh • la résistance dynamique : Rdyn • le point de second claquage : Vt2, It2 . 9 6RXUFH *ULOOH , 1 1 , 9W -W 'UDLQ 5G\Q ,QMHFWLRQ GLUHFWH 9W -W 6XEVWUDW 9K D )LJXUH %9 9 E &RPSRVDQW **1026 D 3URFHVVXV GH FRQGXFWLRQ GDQV OH WUDQVLVWRU E &DUDFWpULVWLTXH , I9 W\SLTXH GX FRPSRVDQW >6=(@ Le premier mécanisme de conduction du GGNMOS est le courant de fuite associé aux déplacements de porteurs minoritaires à travers la jonction drain/substrat polarisée en inverse. Si le champ à l’intérieur de la zone désertée n’est pas trop élevé, &KDSLWUH *pQpUDOLWpV VXU OHV GpFKDUJHV pOHFWURVWDWLTXHV ce processus conduira tout simplement au courant inverse normal Ileak . Un courant capacitif s’additionne à ce courant de fuite. Il est lié aux capacités de déplétion ou de recouvrement présentes au sein du composant (cf. Figure 3.12). Il peut abaisser la tension de claquage par avalanche dynamique des structures. Si le champ électrique est suffisamment élevé (de l’ordre de 1,5.10 5 V/cm), les électrons et les trous vont acquérir assez d’énergie cinétique pour être susceptibles, par collisions avec les atomes du réseau, de générer de nouvelles paires électrons/trous [GROV75][SZE81]. Au cours de ce processus de multiplication par avalanche (ou d’ionisation par impacts), la conduction du GGNMOS est assurée par le courant d’avalanche de la jonction en inverse : les électrons transitent immédiatement vers le drain tandis que les trous traversent le volume du substrat. Avec l’augmentation du courant, la chute de tension due à la résistance de substrat devient assez grande pour polariser la jonction source/substrat en direct. Des électrons sont alors injectés en grand nombre depuis la source jusqu’au substrat du transistor GGNMOS. La conduction du transistor bipolaire parasite est amorcée. Le drain du transistor GGNMOS représente alors le collecteur du transistor bipolaire N+ /P/N+ parasite, la source l’émetteur et le substrat la base. Ce courant d’électrons majoritaires permet ensuite d’entretenir la conduction du transistor bipolaire avec une multiplication moins importante. La tension aux bornes du dispositif, moteur de la multiplication, diminue donc de Vt1 (tension de 1er claquage) à Vh (tension de maintien du transistor bipolaire) ; c’est ce qui explique le retournement « snapback » observé sur la caractéristique I=f(V) du GGNMOS 9. Le dernier processus de conduction dans le transistor est lié à l’augmentation de température dans le composant. Les propriétés thermiques des semi-conducteurs sont complexes [AMER98][GALY99][SZE81]. La perte de mobilité des porteurs avec la température augmente la résistance électrique R dyn et la génération de paires électron/trou augmente avec la température. Le second claquage (Vt2 , It2 ) ou claquage thermique survient lorsque le nombre de porteurs générés thermiquement n’est plus négligeable devant le dopage initial du silicium [SALO98]. Le courant électrique a alors tendance à se concentrer dans 9 La tension Vt1 peut être identifiée à la tension de claquage BV CB0 d’un transistor bipolaire, la tension V h à la tension BVCE0 [AHAR75]. &KDSLWUH *pQpUDOLWpV VXU OHV GpFKDUJHV pOHFWURVWDWLTXHV certaines régions privilégiées du composant. Ce phénomène surchauffe localement le silicium. L’emballement thermique ainsi généré peut alors conduire à la formation d’un micro-plasma et à une éventuelle fusion du silicium10 [AMER91]. 0RGHV GH GpIDLOODQFHV HW WHFKQLTXHV G¶DQDO\VHV Après avoir présenté la réponse d’un transistor NMOS soumis une décharge électrostatique, il est nécessaire d’étudier les mécanismes de défaillances associés aux ESD ainsi que les techniques d’analyses permettant de les trouver pour correctement évaluer la robustesse de composants soumis à des décharges électrostatiques et pour trouver des règles de prévention limitant les causes d’agressions. Bien que difficiles à identifier, les mécanismes de défaillances les plus souvent rencontrés sont parfaitement connus. Ils sont pour la plupart induits par des phénomènes de nature thermique et sont localisés dans le silicium, dans les oxydes ou dans les métaux11 [AMER97][LEE99][SALO97][VINS98] : • Le mécanisme de destruction du silicium dépend des profondeurs de jonctions et de l’étendue des structures. Il se caractérise, dans les composants MOS et bipolaires, par des phénomènes de focalisation du courant et par un fort courant de fuite de jonctions polarisées en inverse. Il peut conduire à un court-circuit dans le composant [PIER01]. • La température des porteurs déthermalisés, générée par le claquage d’une jonction polarisée en inverse, peut aussi induire l’injection de porteurs chauds dans les oxydes voisins. Ce mécanisme de défaillance survient à proximité des zones les plus fortement dopées des jonctions. • Les défauts d’oxyde [BARB86] induits par des champs électriques élevés apparaissent quant à eux lorsqu’un signal d’entrée est appliqué sur la grille d’un composant MOS et si le champ électrique à travers l’oxyde dépasse le seuil de claquage du diélectrique12 (V>BVox). Ce type de dégradations est favorisé par la présence de défauts précurseurs dans les oxydes. Il est caractérisé par l’existence d’un chemin de conduction privilégié. 10 La température de fusion du silicium est 1685 K. Température de fusion d’un matériau=T F : T F (silicium)=1688 K, TF (aluminium)=933 K 12 Rigidité diélectrique du SiO2 : E ox =10 7 V/cm avec E ox =BV ox /T ox [SZE81] 11 &KDSLWUH *pQpUDOLWpV VXU OHV GpFKDUJHV pOHFWURVWDWLTXHV • La fusion des métallisations est enfin liée à la dissipation de chaleur par effet Joule dans la résistance finie des pistes en aluminium. Ce phénomène est généré par des impulsions en courant d’amplitude et de durée suffisantes. La destruction des interconnexions peut également apparaître suite à la chaleur générée par la présence d’un défaut précurseur dans le silicium ou les oxydes. Deux sujets principaux mobilisent aujourd’hui les industriels des laboratoires d’analyses en microélectronique : • l’identification de signatures de défaillances associées aux agressions électriques ESD et EOS, • la détection de défauts latents susceptibles, après vieillissement, d’induire des dégradations sévères des composants. A l’heure actuelle, l’identification des défauts et de leur origine (EOS, HBM, MM ou CDM) impose de connaître l’histoire du composant (stade de détection de la dégradation, environnement dans lequel évoluait le composant, tests subits…). Ces informations sont souvent confidentielles et difficiles à connaître vu le grand nombre d’intervenants extérieurs ce qui explique la nécessité de créer un herbier de signatures de défaillances associées aux agressions électriques [LAAS02]. Le présence de sites de défaillances latentes ou « défauts latents » induits dans les circuits intégrés par des impulsions ESD est un sujet encore très controversé [CROC84][VINS98]. Ces défauts, évolutifs en fonction du temps, ne sont pas détectables lors des tests de fonctionnalité. Ils conduiraient ensuite à des vieillissements prématurés du composant. Des méthodes expérimentales d’analyses des défauts sont donc indispensables pour détecter et identifier d’éventuelles dégradations ESD. Elles s’organisent après des tests de qualification ESD ou pour une expertise de la façon suivante [AMER96] [URBI87] : 1. Caractérisation électrique du composant (mesures de courants de fuite des « buffers » d’entrée/sortie et tests fonctionnels) 2. Examen optique non-destructif (microscopie optique, microscopie à émission EMMI [RUSS98][SALO97], analyses par faisceaux d'ions focalisés FIB, interférométrie laser [POGA01] ou cristaux liquides) 3. Retrait sélectif des couches constituant le circuit intégré &KDSLWUH *pQpUDOLWpV VXU OHV GpFKDUJHV pOHFWURVWDWLTXHV 4. Examen optique approfondi (microscopie électronique à balayage MEB, microscopie à transmission MET) La caractérisation électrique de la panne est une étape décisive de l’analyse de défaillance. Il est en effet inconcevable de débuter l’analyse physique sans avoir une connaissance préalable du défaut électrique interne. Elle nécessite de définir un critère électrique de défaillance. Pour les composants du commerce seules les spécifications font foi. Pour les composants non spécifiés, le choix du critère est plus libre et peut conduire à des différences d’interprétations des résultats de tests ESD [AMER97]. La Figure 1. 7 illustre cette difficulté dans le cas d’une diode polarisée en inverse et soumise au cours de sa vie à des décharges ESD d’amplitudes croissantes -de (1) à (3)-. Selon la tension (0,4 V ou 5,5 V) pour laquelle le critère de (10-6 A) est surveillé, différents niveaux de dégradation (ou de claquage) ESD sont obtenus. Par précaution, dès qu’une mesure s’éloigne de la gamme de tolérance de la caractéristique initiale du composant, celui-ci sera déclaré défaillant (cf. p70). , ORJ $ )LJXUH &ULWqUH GH$GpIDLOODQFH &DUDFWpULVWLTXH LQLWLDOH 9 9 &DUDFWpULVWLTXHV , I9 G¶XQH GLRGH SRODULVpH HQ LQYHUVH HW WHVWpH HQ (6' SDU GHV GpFKDUJHV G¶DPSOLWXGHV FURLVVDQWHV j Sur un circuit très intégré de type ULSI comme par exemple une mémoire dynamique comportant plus de 4 millions de cellules élémentaires, il est impossible d’accéder à des défauts aussi localisés que les impacts ESD sans avoir recours à des techniques de visualisation performantes. Une fois le composant désencapsulé, la microscopie optique est immédiate de mise en œuvre mais elle ne permet de localiser que les phénomènes de décoloration ou de fusion des pistes en aluminium. Dans de nombreux cas, cette investigation ne donne que peu de résultats car les couches de surface font écran au défaut. &KDSLWUH *pQpUDOLWpV VXU OHV GpFKDUJHV pOHFWURVWDWLTXHV L’observation optique est donc complétée par deux examens non-destructifs : la microscopie à émission lumineuse EMMI [AMER95][AMER97][SALO97] et l’utilisation de cristaux liquides nématiques. Ces méthodes qualitatives ont une mise en œuvre et une interprétation complexe liée à la densité d’intégration des composants. Les nombreux niveaux de métaux masquent par exemple souvent l’émission lumineuse en EMMI. L’observation est donc de plus en plus souvent faite en face arrière du silicium ce qui est nécessite d’amincir le substrat. La localisation de la défaillance menée à bien, l’analyse physique approfondie est l’étape qui mène à la compréhension du mécanisme de dégradation. Pour ce faire, les technologues effectuent un retrait sélectif des couches constituant le circuit intégré. Deux moyens sont utilisés : la gravure par chimie sèche et par chimie humide [GUIL99]. La connaissance du procédé de fabrication des composants est très utile pour réaliser à bien ces tâches mais ces informations confidentielles ne sont pas toujours connues (surtout par les utilisateurs de composants). Les composants sont observés entre chaque étape de gravure au microscope optique, au MEB et au TEM. De façon parallèle à l’analyse physique, l’opération de « reverse engineering » est menée systématiquement. Elle aide à comprendre les points de faiblesses d’un circuit intégré du point de vue de sa tenue aux ESD. Toutes ces techniques nécessitent un personnel hautement qualifié. Elles sont de plus longues à mettre en œuvre. Lors de l’expertise de composants défaillants, la démarche précédente en quatre étapes ne permet néanmoins pas toujours de conclure sur l’origine du défaut [KELL95]. La signature physique d’un défaut CDM est bien entendu très différente de celle d’un défaut induit par une surcharge électrique ou EOS. Il n’est par contre pas facile de déterminer, sur les circuits très intégrés d’aujourd’hui, si un défaut EOS a été initié ou non par un défaut ESD précurseur. Il est donc important mais souvent impossible vu le grand nombre d’intervenants extérieurs, de retracer l’historique du composant de sa conception à son utilisation. Il est également recommandé d’analyser plusieurs composants identiques pour s’affranchir des problèmes de reproductibilité liés aux ESD. Pour compléter les tests ESD et les méthodes expérimentales, de plus en plus d’industriels se tournent enfin vers les outils de simulation électriques et physiques. Leurs principes d’utilisation, leurs forces et leurs limites seront présentés dans le chapitre 2 de ce document. &KDSLWUH *pQpUDOLWpV VXU OHV GpFKDUJHV pOHFWURVWDWLTXHV 3URWHFWLRQ GHV FRPSRVDQWV pOHFWURQLTXHV FRQWUH OHV GpFKDUJHV pOHFWURVWDWLTXHV Connaître les consignes données par les responsables qualité ainsi que les démarches adoptées par les technologues et par les concepteurs en termes de protection ESD lors de l’élaboration de nouveaux composants peut aider les équipementiers à définir des critères de sélection de composants robustes sans obligatoirement avoir à tester eux-mêmes les composants. Ce paragraphe présente donc les principes fondamentaux appliqués par les fabricants de semiconducteurs pour protéger leurs composants vis-à-vis des ESD. Il s’agit pour eux de limiter au maximum le risque de décharges dans les salles blanches [CROW01][LEES01][MONT01] et de concevoir des composants capables de dissiper l’énergie des ESD. Pour être efficace, la protection « on-chip » des composants se fait au niveau : du circuit intégré complet, des structures de protections et du procédé technologique. Technologues et concepteurs sont donc amenés à partager leurs connaissances pour répondre ensemble à un cahier des charges sévère dans un domaine complexe en perpétuelle évolution. 3URWHFWLRQ GHV FLUFXLWV LQWpJUpV Les structures élémentaires de protection contre les ESD, optimisées pour chaque technologie, sont insérées sur le circuit intégré à protéger de manière à : • lutter contre les décharges ESD positives et négatives, • ne pas affecter la fonctionnalité du circuit en conditions normales de fonctionnement, • écrêter les hautes tensions et évacuer le courant de décharge, • occuper un minimum de place, • ne pas induire d’étape supplémentaire dans le procédé de fabrication des composants. La Figure 1. 8 montre de façon schématique comment les structures de protections ESD sont généralement positionnées sur le circuit. Trois régions distinctes de la circuit intégré sont protégées : les entrées, les sorties et les alimentations. &KDSLWUH *pQpUDOLWpV VXU OHV GpFKDUJHV pOHFWURVWDWLTXHV 9 '' 5''L 3URWHFWLRQ G¶HQWUpH 37,' 37,' 5LQ , 37,6 $ 37,6 &¯85 &°XU '8 GX FLUFXLW &,LQWpJUp ,5&8,7 17(*5( 3URWHFWLRQ GHV DOLPHQWDWLRQV 376 % 3URWHFWLRQ GH VRUWLH 37' 5RXW 2 376 566L 9 66 )LJXUH $ 6FKpPD GH SULQFLSH G¶XQ FLUFXLW LQWpJUp HQ WHFKQRORJLH &026 HW GHV 13 VWUXFWXUHV (6' QpFHVVDLUHV j VD SURWHFWLRQ >0(5*@ 3URWHFWLRQ GHV HQWUpHV Les inverseurs d’entrées CMOS sont directement exposés aux contraintes externes telles que les ESD. Une tension supérieure à la tension de claquage des oxydes BVox14, appliquée sur les grilles des transistors, entraîne une défaillance sévère des « buffers » d’entrée. Une proposition pour les protéger consiste à évacuer l’excès de courant vers les lignes d’alimentation VSS et VDD (cf. Figure 1. 8). Il est alors conseillé d’utiliser des structures de protection à deux étages [AMER98][TAIL91]. Ces structures sont constituées d’éléments primaires PTIS1/D1 séparés de composants secondaires PTIS2/D2 par une résistance d’entrée de découplage Rin . Ainsi, la surtension d’une décharge est réduite en deux étapes : l’élément primaire se déclenche rapidement (Vt1 faible) et écrête une première partie du courant puis l’augmentation de courant dans la résistance de découplage Rin fournit une tension suffisante pour activer l’élément secondaire moins rapide mais capable de dissiper davantage de courant (It2 élevé). 13 I est l’entrée du circuit, O sa sortie, VDD et V SS ses lignes d’alimentations. Pour les indices relatifs aux protections ESD (PT) : I est l’entrée, O la sortie, D une protection vers V DD , S une protection vers V SS , 1 l’étage primaire de protection, 2 l’étage secondaire de protection. R in est la résistance de découplage des étages de protection en entrée, R out la résistance de découplage des étages de sortie. R DDi est la ième résistance distribuée de la ligne d’alimentation V DD , R SSi celle de V SS. 14 La tension de claquage BV ox d’un composant mature d’une épaisseur de grille de 50 nm vaut 50 V, celle d’un composant submicronique d’une épaisseur de grille de 10 nm vaut 10 V. &KDSLWUH *pQpUDOLWpV VXU OHV GpFKDUJHV pOHFWURVWDWLTXHV % 3URWHFWLRQ GHV VRUWLHV L’utilisation de siliciures et de diffusions faiblement dopées LDD, désormais courante en technologie CMOS, rend primordiale la protection des « buffers » de sortie contre les ESD [AMER98] (cf. le point 1.4.3). Pour éviter le déclenchement des transistors bipolaires parasites du circuit de sortie, des structures de protection PTOS/D sont insérées entre le plot de sortie et les lignes d’alimentations. Une résistance R out de découplage complète la protection. Elle limite le courant et force les structures de protection à se déclencher avant les « buffers » de sortie. Par ailleurs, cette résistance diminue la performance du « driver » de sortie. Des compromis seront faits par les concepteurs entre performance des « drivers » et niveau de protection ESD. & 3URWHFWLRQV GHV DOLPHQWDWLRQV De nombreux chemins de conduction électrique sont possibles dans les circuits à fort taux d’intégration actuels. Pour dévier le courant du cœur fonctionnel et éviter d’éventuelles dégradations, il est prudent de positionner une structure de retour à déclenchement rapide entre les deux lignes d’alimentations. Le cas idéal est un écrêteur capable de dissiper de forts niveaux de courants (Rdyn très faibles et It2 grand). En termes de protection ESD, la difficulté est donc de positionner judicieusement des structures de protection adaptées sur un circuit intégré complexe pour prendre en compte les surcharges électriques sans pour cela détériorer le fonctionnement normal du circuit. 6WUXFWXUHV GH SURWHFWLRQ Il est aussi nécessaire de disposer d’un large panel de structures de protection capables de se déclencher plus ou moins rapidement, de limiter la tension générée par les décharges et de tenir des niveaux de courant importants. Ces structures devront remplir l’ensemble de ces conditions dans le respect des spécifications électriques initiales du composant qu’elles protégent. &KDSLWUH *pQpUDOLWpV VXU OHV GpFKDUJHV pOHFWURVWDWLTXHV $ )HQrWUH GH FRQFHSWLRQ (6' La caractéristique I=f(V) d’une structure de protection idéale se situe dans une fenêtre de conception ESD (cf. Figure 1. 9)[MERG01]. Le seuil inférieur de déclenchement et la tension de maintien des structures de protection sont supérieurs ou égaux à la tension d’alimentation du composant plus une tolérance de 10%. Ainsi, les structures de protections n’affectent pas le fonctionnement normal du composant. La limite supérieure de la fenêtre est quant à elle égale à la tension de claquage BVox de l’oxyde en transitoire moins une tolérance de +10%15. Elle assure la protection des grilles d’entrée des « buffers ». )HQrWUH FRQ FHSWLRQGH(6' , 9 7HQVLRQ G¶DOLPHQWDWLRQ )LJXUH % 7HQVLRQG¶R[\GH GH FODTXDJH 6WUXFWXUHV GH SURWHFWLRQ (6' )HQrWUH GH FRQFHSWLRQ (6' DYHF OHV FD UDFWpULVWLTXHV FODVVLTXHV G¶XQH GLRGH HW G¶XQ WUDQVLVWRU **1026 HQ LQYHUVH 6WUXFWXUHV FODVVLTXHV GH SURWHFWLRQ Les dimensions géométriques, les règles de conception et les principes physiques de fonctionnement des structures de protections ESD les plus classiques (résistances, diodes, transistors MOS et bipolaires, thyristors) sont décrits dans de nombreux articles [ALEX98][AMER95][ISHI97][POLG92][VOLD99][VOLD01]. La Figure 1. 10 compare les caractéristiques I=f(V) typiques de composants classiques de protection polarisés en inverse : une diode PN, un transistor GGNMOS, un transistor NMOS à grille couplée GCNMOS (Gate Coupled NMOS) [AMER94], 15 La tension de claquage BV ox d’un transistor MOS testé en dynamique (par un test CDM par exemple) est inférieure à celle de ce même transistor testé en statique. Il est donc prudent de prendre une tolérance de -10% par rapport à BVox . &KDSLWUH *pQpUDOLWpV VXU OHV GpFKDUJHV pOHFWURVWDWLTXHV un transistor MOS à oxyde épais et un thyristors LVTSCR à faible tension de déclenchement (Low Voltage Triggering Silicon Controlled Rectifier) [MERG01]. En accord avec le principe de fenêtre, ces courbes montrent, pour les protections d’entrée d’un circuit intégré (cf. Figure 1. 8), que : • le transistor GCNMOS est un candidat excellent, • les transistors GGNMOS, bipolaire et MOS à oxyde épais font également l’affaire malgré leur seuil de déclenchement élevé, • les thyristors sont préférables pour l’étage secondaire car leur tension de déclenchement est assez élevée. Ils peuvent évacuer des quantités de courant importantes. , 'LRGH LQYHUVH 7UDQVLVWRU **1026 RX ELSRODLUH *&1026 7UDQVLVWRU 026 j R[\GH pSDLV /976&5 9 )LJXUH &DUDFWpULVWLTXHV , I9 GH VWUXFWXUHV FODVVLTXHV >'899@ Quelques principes de prudence sont aussi à appliquer pour assurer la fiabilité des structures ESD et des circuits intégrés qu’elles protégent : • concevoir des structures de protection et des lignes de métallisations suffisamment larges pour évacuer de fortes densités de courant, • éviter les angles fermés et les connexions non uniformes pour limiter les effets de coins, • placer des contacts en nombres suffisants pour permettre la distribution uniforme des courants et limiter les phénomènes de focalisation. 3URFpGpV WHFKQRORJLTXHV La sélection des structures de protection adéquates, les efforts d’optimisation (structures multi-digitées [NOTE97][POLG92], grilles couplées [AMER94], transistors NMOS à pompages de substrat SPNMOS [DUVV01] etc…) et la concep- &KDSLWUH *pQpUDOLWpV VXU OHV GpFKDUJHV pOHFWURVWDWLTXHV tion de nouveaux dispositifs [RUSS01] sont également liés aux évolutions des technologies. La diminution des profondeurs de jonctions, des épaisseurs d’oxyde et du volume de dissipation de la puissance générée par les décharges électrostatiques contribue à une détérioration des performances ESD (cf. Figure 1. 11) [AMER95] [VOLD93]. Profondeur de jonction (µm) Epaisseur d'oxyde Tox (nm) Volume de dissipation de puissance PDV (µm^3) Densité de courant de 2nd claquage Jt2 (mA/µm) 100 Echelle relative 10 1 0,1 0,01 0,001 0,1 1 10 Dimensions caractéristiques (µm) )LJXUH 5pGXFWLRQ G¶pFKHOOH GH OD SURIRQGHXU GH MRQFWLRQ GH O¶pSDLVVHXU G¶R[\GH HW GX YROXPH GH GLVVLSDWLRQ G¶pQHUJLH HW HIIHW VXU OD WHQXH (6' GHV FRPSRVDQWV >%2&.@ L’introduction de nouveaux procédés de fabrication peut également sensibiliser les composants aux ESD (cf. Figure 1. 12). C’est le cas notamment des siliciures et des jonctions LDD [AMER94]. Le siliciure TiSi2 , présent dans les technologies MOS avancées, réduit la résistance de ballast des composants [NOTE98-b]. Il améliore ainsi la vitesse des circuits mais son effet sur la tenue des composants aux ESD est défavorable. Le maximum de densité de courant est observé dans les diffusions siliciurées près du coin de la source et du drain. Le composant est alors fragilisé par des phénomènes de focalisation du courant puis par la formation de filaments entre la source et le drain [AMER95]. Une solution pour s’affranchir de ce problème consiste à bloquer la formation de siliciures à proximité de la grille par l’utilisation d’un masque supplémentaire. &KDSLWUH *pQpUDOLWpV VXU OHV GpFKDUJHV pOHFWURVWDWLTXHV L’introduction de jonctions graduelles LDD réduit l’intensité du champ électrique vertical près de la région de pincement du drain du transistor MOS ce qui diminue les effets des électrons chauds. Cependant, elle est aussi responsable de la diminution de tenue aux ESD. Les jonctions LDD relativement peu profondes augmentent la densité de courant. C’est pourquoi même si le champ électrique diminue dans la && région LDD, le produit J.E demeure suffisamment important pour fragiliser les dispositifs vis-à-vis des décharges électrostatiques. A cette élévation de puissance est associée une élévation de température. Cette source de chaleur située juste sous la grille peut s’étendre jusqu’au contact de drain et causer sa destruction. Elle peut aussi endommager l’oxyde de grille. 6HXLO GH FODTXDJH +%0 N9 $PLQFLVVHPHQW GHV FRXFKHV pSLWD[LpHV 6&5 UHRSWLPLVp /'' 6LOLFLXUHV HW SXLWV SURIRQGV 6LOLFLXUHV -RQFWLRQV DEUXSWHV )LJXUH **1026 6&5 *&1026 631026 ,VRODWLRQV SDU SXLWV SURIRQGV -RQFWLRQV /'' W DQQpHV 6LOLFLXUHV (YROXWLRQ GHV VWUXFWXUHV GH SURWHFWLRQV (6' HQ IRQFWLRQ GHV DYDQFpHV WHFKQRORJLTXHV >'899@ Il est donc impossible de transférer des structures de protection ESD d’une technologie à une autre en appliquant un simple facteur d’échelle. Les technologies submicroniques ne sont enfin pas seules à être sensibles aux ESD. D’autres composants, connus sous le nom de composants ESD² (ou Extremely Sensitive ESD Device) sont aussi à surveiller car ils n’ont pas de composant de protection in situ. Ils ont pourtant une très faible tension de défaillance (infé- &KDSLWUH *pQpUDOLWpV VXU OHV GpFKDUJHV pOHFWURVWDWLTXHV rieur à 50 V pour les mesures DC, HBM, TLP ou CDM) ou un très faible courant de défaillance (inférieur à 50 mA). Parmi ces composants, les plus connus sont : les circuits de radio-fréquences RF [RICH00], les composants sur isolants SOI [VOLD96], les systèmes micro-électroniques MEMS [WALA01] et certains dispositifs optiques [MENE01]. &RQFOXVLRQV Pour répondre aux exigences de fiabilité des équipementiers, les concepteurs, les technologues, les spécialistes en analyses de défaillance et les ingénieurs qualité qui travaillent chez les fabricants de semiconducteurs ne peuvent plus se dispenser de se prémunir contre les décharges électrostatiques. Les ESD sont appliquées de manière aléatoire sur les circuits intégrés. Elles font intervenir des mécanismes de conductions parasites qui peuvent induire des défaillances prématurées des composants. Pour combattre ces agressions électriques, il est indispensable de : • savoir correctement les modéliser, • comprendre les phénomènes physiques et les modes de défaillances qui leur sont associés, • réduire le risque de décharges lié à l’environnement dans lequel les composants évoluent, • protéger les circuits intégrés « in situ » par des structures de protection répondant à un cahier des charges sévères. Le chapitre précédent est revenu sur ces différents aspects. Il a aussi soulevé les difficultés encore existantes pour la protection des composants contre les ESD. Du point de vue des normes et des protocoles de tests ESD, les spécifications du composant au système sur carte ne sont pas assez précises. Elles sont également peu représentatives du fonctionnement physique des composants soumis aux décharges. Enfin, elles sont mal harmonisées et le nombre de normes citées dans les appels d’offre est très élevé. La compréhension des mécanismes physiques associées aux ESD se fait souvent a posteriori au moyen de techniques d’analyse des composants défaillants mais la localisation des dégradations n’est pas toujours possible en particulier s’il s’agit de défauts latents. La dernière difficulté importante révélée par ce chapitre est liée aux rapides progrés de la microélectronique. La réduction des dimensions, l’augmentation de la densité d’intégration et la réduction des temps de développements qui se sont opérées sur les circuits modernes rendent &KDSLWUH *pQpUDOLWpV VXU OHV GpFKDUJHV pOHFWURVWDWLTXHV plus complexe la protection des composants vis-à-vis des ESD. Il est donc impossible de transférer des structures de protection d’une échelle à une autre en appliquant un simple facteur d’échelle et il est impératif d’utiliser des moyens complémentaires pour évaluer rapidement la robustesse des composants soumis à des décharges électrostatiques. Pour soulever ces difficultés, ce premier chapitre recommande aux fabricants de composants de réaliser des tests TLP et peut-être CDM, de préciser les protocoles de mise en œuvre de ces outils de caractérisation et de compléter les analyses expérimentales (tests ESD et analyses physiques des composants) par des simulations numériques. Pour les équipementiers, il s’agira plutôt de s’informer sur les meilleures démarches industrielles en adéquation avec les progrès technologiques. Tous ces travaux passent par l’étude de la robustesse ESD de composants de différentes technologies (matures et submicroniques).
