Architecture synchronisée par les données pour syst`eme

Facult´ e des Sciences Appliqu´ ees
Laboratoire de Micro´ electronique
Architecture synchronis´ee par les
donn´ees pour syst`eme
reconfigurable
Jean Pierre DAVID
Th`ese soutenue en vue de l’obtention du grade de
Docteur en Sciences Appliqu´ees
Composition du jury :
Prof. Jean-Didier Legat (UCL/DICE) - Promoteur
Prof. Jean-Luc Danger (ENST, Paris, France)
Prof. Christian Piguet (CSEM, Neuchˆatel, Suisse)
Prof. Jean-Jacques Quisquater (UCL/DICE)
Prof. Piotr Sobieski (UCL/TELE) - Pr´esident
Prof. Anne-Marie Trullemans (UCL/DICE)
Prof. Luc Vandendorpe (UCL/TELE)
Louvain-la-Neuve, Belgique
Juin 2002

Table des mati`eres
Table des figures 7
Remerciements 11
Chapitre 1. Introduction 13
Chapitre 2. Etat de l’art 23
1. Les processeurs orient´es flux de donn´ees 23
1.1. Introduction 23
1.2. La machine `a jetons uniques (flux de donn´ees statique) 28
1.3. La machine `a jetons color´es (flux de donn´ees dynamique) 30
1.4. La machine `a stock de jetons explicite 32
2. Les architectures reconfigurables `a grain large 32
2.1. Introduction 32
2.2. Les architectures sans processeur 35
2.2.1. ALFA 35
2.2.2. MATRIX 36
2.2.3. PipeRench 40
2.2.4. RaPiD 41
2.2.5. Xputer 44
2.3. Les architectures avec processeur 45
2.3.1. Chameleon 45
2.3.2. FPPA et E-FPPA 47
2.3.3. MorphoSys 50
2.3.4. Raw Machines 51
2.4. Une architecture particuli`ere 53
2.5. Conclusion 56
3. Les architectures reconfigurables `a grain fin 61
3.1. Introduction 61
3.2. Les FPGA fabriqu´es par Altera 64
3.3. Les FPGA fabriqu´es par Xilinx 67
3.4. Les syst`emes multi-FPGA 70
3.5. Conclusion 74
Chapitre 3. Une architecture nouvelle, utilisant des ”DDR” 77
3

4 TABLE DES MATI ` ERES
1. Introduction 77
2. Les cartes r´ealis´ees 79
2.1. La carte 400.000 portes 79
2.2. La carte Virtex 80
3. Une architecture synchronis´ee par les donn´ees 82
3.1. Du concept de r´eseau de P´etri aux DDR 82
3.2. Le protocole de synchronisation 86
3.3. Une biblioth`eque de DDR 91
3.3.1. Introduction 91
3.3.2. Les DDR de traitement de donn´ees 92
3.3.3. Les DDR de transfert de donn´ees 92
3.3.4. Les DDR de g´en´eration de donn´ees 96
3.3.5. Les DDR de stockage de donn´ees 99
3.3.6. Les DDR de test 105
3.3.7. Les DDR d’entr´ees/sorties 105
3.3.8. Les DDR sp´ecialis´ees 105
3.3.9. Conclusion 106
4. Conception d’une architecture DDR 106
4.1. Introduction 106
4.2. La m´ethode heuristique 108
4.3. Exemple d’application 110
5. L’environnement de d´eveloppement 113
5.1. Introduction 113
5.2. La saisie de l’architecture DDR 115
5.2.1. Les trois niveaux de hi´erarchie 115
5.2.2. Le format VHDL des DDR 116
5.2.3. Le logiciel de g´en´eration du VHDL 117
5.3. La simulation 118
5.4. Le test 120
5.5. Conclusion 121
Chapitre 4. Applications - R´esultats 123
1. Introduction 123
2. Un exemple simple avec les DDR : La convolution 125
2.1. Approche empirique 126
2.2. Approche bas´ee sur les DDR 128
3. Prototypage rapide 130
3.1. Un algorithme de watermarking 131
3.2. Un algorithme de cryptanalyse 133
4. Les DDR utilisateur : La transform´ee multi-r´esolution 135
5. Calcul parall`ele : application en robotique 137
5.1. Introduction 137

TABLE DES MATI ` ERES 5
5.2. Le module BDC 138
5.3. R´esultats 142
5.3.1. Caract´eristiques des sch´emas de calcul 142
5.3.2. Le robot APRA 143
5.3.3. Le robot PUMA 145
5.3.4. Un dernier sch´ema de calcul 147
5.4. Conclusion 147
6. Conclusion 149
Chapitre 5. Conclusion 153
1. Originalit´e 155
2. Avantages 156
3. Inconv´enients 157
4. Perspectives 158
5. L’avenir des syst`emes digitaux 159
Publications de l’auteur 161
R´ef´erences bibliographiques 163
Annexe 1 : Exemple de code VHDL 171
La synchronisation des DDR de traitement de donn´ees 171
La DDR additionneur 173
Annexe 2 : Exemple de C pour DDR 177
D´eclaration de la carte 177
D´eclaration des ressources 178
G´en´eration de l’architecture DDR 178
Annexe 3 : D´etail des cartes 181
La carte multi-FPGA 181
La carte PCI-VIRTEX 183