Mod`eles et simulation des syst`emes sur puce multiprocesseurs

Universit´e des Sciences et Technologies de Lille
TH` ESE
pr´esent´ee et soutenue publiquement le 05 mars 2008
pour obtenir le titre de
Docteur en informatique
par
Rabie Ben Atitallah
Mod`eles et simulation des syst`emes
sur puce multiprocesseurs -
Estimation des performances et de
la consommation d’´energie
Composition du jury
Pr´esident : Gilles Goncalves Professeur LGI2A Universit´e dArtois
Rapporteurs : Ahmed Amine Jerraya Directeur de Recherche CEA-LETI
Olivier Sentieys Professeur ENSSAT, Universit´e de Rennes I
Examinateurs : Sami Yehia Docteur Thales Research and Technology
Directeurs : Jean-Luc Dekeyser Professeur LIFL, Universit´e de Lille I
Smail Niar MdC, HdR LAMIH, Universit´e de Valenciennes
UNIVERSIT ´ E DES SCIENCES ET TECHNOLOGIES DE LILLE
Laboratoire d’Informatique Fondamentale de Lille — UPRESA 8022
U.F.R. d’I.E.E.A. – Bˆat. M3 – 59655 VILLENEUVE D’ASCQ CEDEX
T´el. : [phone] – T´el´ecopie : [phone] – email : [email protected]
N° d'ordre : 4107
Thèse de Rabie Ben Atitallah, Lille 1, 2008
© 2008 Tous droits réservés.
http://www.univ-lille1.fr/bustl

Thèse de Rabie Ben Atitallah, Lille 1, 2008
© 2008 Tous droits réservés.
http://www.univ-lille1.fr/bustl

Table des matières
Table des matières i
1 Introduction 1
1.1 Contexte ........................................ 3
1.2 Problématique..................................... 4
1.3 Contributions ..................................... 5
1.4 Plan........................................... 6
2 État de l’art 9
2.1 Introduction...................................... 11
2.2 Le codesign et la co-simulation des systèmes sur puce . . . . . . . . . . . . . . 11
2.2.1 Niveaux de simulation . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13
2.2.1.1 Algorithme............................. 13
2.2.1.2 Niveau transactionnel : TLM . . . . . . . . . . . . . . . . . . . 14
2.2.1.3 Niveau Cycle Précis Bit Précis (CABA) . . . . . . . . . . . . . 15
2.2.1.4 NiveauRTL............................. 15
2.2.2 Langages de description . . . . . . . . . . . . . . . . . . . . . . . . . . . 15
2.2.2.1 SystemC et la librairie TLM . . . . . . . . . . . . . . . . . . . 16
2.2.2.2 Autres langages de description . . . . . . . . . . . . . . . . . 16
2.2.3 Synthèse.................................... 17
2.3 Techniques d’accélération de l’évaluation des MPSoC . . . . . . . . . . . . . . 18
2.3.1 Technique d’accélération par échantillonnage . . . . . . . . . . . . . . . 18
2.3.2 Technique d’accélération par augmentation de la granularité . . . . . . 19
2.3.3 Technique d’accélération par parallélisation de la simulation . . . . . . 19
2.3.4 Technique d’accélération par abstraction du niveau de description . . 20
2.3.5 Synthèse.................................... 20
2.4 Estimation de la consommation dans les systèmes sur puce . . . . . . . . . . . 21
2.4.1 Consommation statique et Consommation dynamique . . . . . . . . . 21
2.4.1.1 La consommation statique . . . . . . . . . . . . . . . . . . . . 21
2.4.1.2 La consommation dynamique . . . . . . . . . . . . . . . . . . 22
2.4.2 Outils d’estimation de la consommation . . . . . . . . . . . . . . . . . . 24
2.4.2.1 Niveau transistors . . . . . . . . . . . . . . . . . . . . . . . . . 24
2.4.2.2 Niveau portes logiques . . . . . . . . . . . . . . . . . . . . . . 24
2.4.2.3 Niveau RTL (Register Transfer Level) . . . . . . . . . . . . . . 25
2.4.2.4 Niveau architectural . . . . . . . . . . . . . . . . . . . . . . . . 25
2.4.2.5 Niveau fonctionnel ou algorithmique . . . . . . . . . . . . . . 27
Thèse de Rabie Ben Atitallah, Lille 1, 2008
© 2008 Tous droits réservés.
http://www.univ-lille1.fr/bustl

ii TABLE DES MATIÈRES
2.4.2.6 Synthèse .............................. 30
2.5 Environnements de conception basés sur une approche modèles . . . . . . . . 30
2.5.1 Ingénierie dirigée par les modèles . . . . . . . . . . . . . . . . . . . . . 31
2.5.1.1 Principe et concepts fondamentaux de l’IDM . . . . . . . . . 31
2.5.1.2 Principe de L’IDM . . . . . . . . . . . . . . . . . . . . . . . . . 32
2.5.1.3 Concepts fondamentaux de l’IDM . . . . . . . . . . . . . . . . 32
2.5.2 Gaspard .................................... 33
2.5.3 Profil UML 2.0 pour SystemC . . . . . . . . . . . . . . . . . . . . . . . . 35
2.5.4 ROSES..................................... 36
2.5.5 LeprojetOMEGA .............................. 36
2.5.6 Autres propositions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 37
2.6 Conclusion....................................... 37
3 Simulation et estimation de performance des MPSoC au niveau CABA 39
3.1 Introduction...................................... 41
3.2 Description d’un système au niveau CABA à l’aide de FSM . . . . . . . . . . . 41
3.3 Modèles de composant au niveau CABA pour la conception des MPSoC . . . 42
3.3.1 Le protocole de communication VCI . . . . . . . . . . . . . . . . . . . . 43
3.3.2 Modèle du processeur MIPS R3000 . . . . . . . . . . . . . . . . . . . . . 45
3.3.3 Modèle du composant xcache . . . . . . . . . . . . . . . . . . . . . . . . 49
3.3.4 Modèle du réseau d’interconnexion . . . . . . . . . . . . . . . . . . . . 52
3.3.5 Modèle de la mémoire de données et d’instructions . . . . . . . . . . . 54
3.3.6 Modèle du contrôleur DMA . . . . . . . . . . . . . . . . . . . . . . . . . 57
3.3.7 Modèle de l’accélérateur matériel TCD-2D . . . . . . . . . . . . . . . . 57
3.4 Estimation de performance au niveau CABA . . . . . . . . . . . . . . . . . . . 59
3.5 Intégration dans Gaspard . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 61
3.6 Conclusion....................................... 62
4 Simulation et estimation de performance des MPSoC au niveau PVT 65
4.1 Introduction...................................... 67
4.2 Proposition et justification . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 68
4.3 Description des MPSoC au niveau PVT . . . . . . . . . . . . . . . . . . . . . . 68
4.4 Le sous-niveau PVT Pattern Accurate (PVT-PA) . . . . . . . . . . . . . . . . . 69
4.4.1 Structure de données . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 70
4.4.2 Synchronisation des tâches et ordonnancement . . . . . . . . . . . . . . 70
4.4.3 Lescommunications............................. 72
4.5 Le sous-niveau PVT Transaction Accurate (PVT-TA) . . . . . . . . . . . . . . . 73
4.5.1 Structure de données . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 74
4.5.2 Synchronisation des tâches et ordonnancement . . . . . . . . . . . . . . 75
4.5.3 Lescommunications............................. 76
4.6 Le sous-niveau PVT Event Accurate (PVT-EA) . . . . . . . . . . . . . . . . . . 76
4.6.1 Lescommunications............................. 77
4.7 Modèles de composants pour la conception des MPSoC . . . . . . . . . . . . . 78
4.7.1 Modèle du processeur . . . . . . . . . . . . . . . . . . . . . . . . . . . . 78
4.7.2 Modèle de la mémoire cache . . . . . . . . . . . . . . . . . . . . . . . . 80
4.7.3 Modèle du réseau d’interconnexion . . . . . . . . . . . . . . . . . . . . 81
4.7.4 Modèle de la mémoire . . . . . . . . . . . . . . . . . . . . . . . . . . . . 83
Thèse de Rabie Ben Atitallah, Lille 1, 2008
© 2008 Tous droits réservés.
http://www.univ-lille1.fr/bustl

TABLE DES MATIÈRES iii
4.7.5 Modèle de contrôleur DMA . . . . . . . . . . . . . . . . . . . . . . . . . 84
4.7.6 Modèle de l’accélérateur matériel TCD-2D . . . . . . . . . . . . . . . . 84
4.8 Estimation de performance au niveau PVT . . . . . . . . . . . . . . . . . . . . 84
4.8.1 Estimation de performance dans PVT-PA . . . . . . . . . . . . . . . . . 84
4.8.2 Estimation de performance dans PVT-TA . . . . . . . . . . . . . . . . . 87
4.8.3 Estimation de performance dans PVT-EA . . . . . . . . . . . . . . . . . 87
4.9 Simulationetrésultats ................................ 89
4.9.1 L’environnement de simulation . . . . . . . . . . . . . . . . . . . . . . . 89
4.9.2 LecodeurH.263 ............................... 90
4.9.3 Résultats de simulation au sous-niveau PVT-PA . . . . . . . . . . . . . 91
4.9.4 Résultats de simulation au sous-niveau PVT-TA . . . . . . . . . . . . . 93
4.9.5 Résultats de simulation au sous-niveau PVT-EA . . . . . . . . . . . . . 94
4.9.6 Effort de modélisation . . . . . . . . . . . . . . . . . . . . . . . . . . . . 95
4.10 Synthèse et généralisation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 96
4.11Conclusion....................................... 97
5 Estimation de la consommation d’énergie dans les MPSoC 99
5.1 Introduction...................................... 101
5.2 Estimation de la consommation d’énergie au niveau CABA . . . . . . . . . . . 102
5.3 Estimation de la consommation d’énergie au niveau PVT . . . . . . . . . . . . 104
5.4 Méthodologie pour le développement des modèles de consommation . . . . . 104
5.5 Modèles de consommation d’énergie . . . . . . . . . . . . . . . . . . . . . . . . 108
5.5.1 Modèle de consommation du processeur MIPS R3000 . . . . . . . . . . 108
5.5.1.1 Estimation de la consommation au niveau CABA . . . . . . . 109
5.5.1.2 Estimation de la consommation au niveau PVT . . . . . . . . 112
5.5.2 Modèle de consommation pour la mémoire SRAM . . . . . . . . . . . 113
5.5.2.1 Estimation de la consommation au niveau CABA . . . . . . . 114
5.5.2.2 Estimation de la consommation au niveau PVT . . . . . . . . 117
5.5.3 Modèle de consommation de la mémoire cache . . . . . . . . . . . . . 118
5.5.3.1 Estimation de la consommation au niveau CABA . . . . . . . 118
5.5.3.2 Estimation de la consommation au niveau PVT . . . . . . . . 120
5.5.4 Modèle de consommation du crossbar . . . . . . . . . . . . . . . . . . . 121
5.5.4.1 Estimation de la consommation au niveau CABA . . . . . . . 122
5.5.4.2 Estimation de la consommation au niveau PVT . . . . . . . . 123
5.5.5 Modèle de consommation de l’accélérateur matériel TCD-2D . . . . . 124
5.5.5.1 Estimation de la consommation au niveau CABA . . . . . . . 124
5.5.5.2 Estimation de la consommation au niveau PVT . . . . . . . . 125
5.6 Résultats expérimentaux . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 126
5.6.1 Résultats de simulation au niveau CABA . . . . . . . . . . . . . . . . . 126
5.6.2 Résultats de simulation au niveau PVT . . . . . . . . . . . . . . . . . . 129
5.7 Intégration des modèles de consommation dans Gaspard . . . . . . . . . . . . 130
5.8 Conclusion....................................... 131
6 Ingénierie dirigée par modèles pour la simulation des MPSoC 133
6.1 Introduction...................................... 135
6.2 Un méta-modèle pour l’expression des systèmes MPSoC . . . . . . . . . . . . 135
6.2.1 Le paquetage Component ........................... 136
Thèse de Rabie Ben Atitallah, Lille 1, 2008
© 2008 Tous droits réservés.
http://www.univ-lille1.fr/bustl