Robin BONAMY - Document Management

N° d’ordre : ANNÉE 2013
THÈSE / UNIVERSITÉ DE RENNES 1
sous le sceau de l’Université Européenne de Bretagne
pour le grade de
DOCTEUR DE L’UNIVERSITÉ DE RENNES 1
Mention : Traitement du Signal et Télécommunications
Ecole doctorale MATISSE
présentée par
Robin BONAMY
Préparée à l’unité de recherche IRISA / INRIA équipe CAIRN
Institut de Recherche en Informatique et Systèmes Aléatoires
ENSSAT - Université de Rennes 1
Modélisation, Exploration
et Estimation de la
Consommation pour les
Architectures Hétérogènes
Reconfigurables
Dynamiquement
Thèse soutenue à l'ENSSAT - Lannion
le 12 juillet 2013
devant le jury composé de :
Michel RENOVELL
Directeur de Recherche CNRS - LIRMM / rapporteur
Christian PIGUET
Professeur - EPFL / rapporteur
Christophe JEGO
Professeur des Universités - IPB/ENSEIRB / examinateur
Éric SENN
Maître de Conférences - Université de Bretagne Sud /
examinateur
Olivier SENTIEYS
Professeur des Universités - Université de Rennes 1 /
examinateur
Sébastien BILAVARN
Maître de Conférences - Université de Nice-Sophia Antipolis /
co-directeur de thèse
Daniel CHILLET
Maître de Conférences - Université de Rennes 1 / directeur de
thèse

Résumé
L’utilisation des accélérateurs reconfigurables, pour la conception de system-on-chip
hétérogènes, offre des possibilités intéressantes d’augmentation des performances et
de réduction de la consommation d’énergie. En effet, ces accélérateurs sont couram-
ment utilisés en complément d’un (ou de plusieurs) processeur(s) pour permettre
de décharger celui-ci (ceux-ci) des calculs intensifs et des traitements de flots de
données. Le concept de reconfiguration dynamique, supporté par certains construc-
teurs de FPGA, permet d’envisager des systèmes beaucoup plus flexibles en offrant
notamment la possibilité de séquencer temporellement l’exécution de blocs de calcul
sur la même surface de silicium, réduisant alors les besoins en ressources d’exécu-
tion. Cependant, la reconfiguration dynamique n’est pas sans impact sur les perfor-
mances globales du système et il est difficile d’estimer la répercussion des décisions
de configuration sur la consommation d’énergie. L’objectif principal de cette thèse
consiste à proposer une méthodologie d’exploration permettant d’évaluer l’impact
des choix d’implémentation des différentes tâches d’une application sur un system-
on-chip contenant une ressource reconfigurable dynamiquement, en vue d’optimiser
la consommation d’énergie ou le temps d’exécution. Pour cela, nous avons établi des
modèles de consommation des composants reconfigurables, en particulier les FPGAs,
qui permettent d’aider le concepteur dans son design. À l’aide d’une méthodologie
de mesure sur Virtex-5, nous montrons dans un premier temps qu’il est possible de
générer des accélérateurs matériels de tailles variées ayant des performances tem-
porelles et énergétiques diverses. Puis, afin de quantifier les coûts d’implémentation
de ces accélérateurs, nous construisons trois modèles de consommation de la re-
configuration dynamique partielle. Finalement, à partir des modèles définis et des
accélérateurs produits, nous développons un algorithme d’exploration des solutions
d’implémentation pour un système complet. En s’appuyant sur une plate-forme de
modélisation à haut niveau, celui-ci analyse les coûts d’implémentation des tâches et
leur exécution sur les différentes ressources disponibles (processeur ou région configu-
rable). Les solutions offrant les meilleures performances en fonction des contraintes
de conception sont retenues pour être exploitées.
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Abstract
The use of reconfigurable accelerators when designing heterogeneous system-on-chip
has the potential to increase performance and reduce energy consumption. Indeed,
these accelerators are commonly a adjunct to one (or more) processor(s) and unload
intensive computations and treatments. The concept of dynamic reconfiguration,
supported by some FPGA vendors, allows to consider more flexible systems inclu-
ding the ability to sequence the execution of accelerators on the same silicon area,
while reducing resource requirements. However, dynamic reconfiguration may impact
overall system performance and it is hard to estimate the impact of configuration
decisions on energy consumption. The main objective of this thesis is to provide an
exploration methodology to assess the impact of implementation choices of tasks
of an application on a system-on-chip containing a dynamically reconfigurable re-
source, to optimize the energy consumption or the processing time. Therefore, we
have established consumption models of reconfigurable components, particularly FP-
GAs, which assists the designer. Using a measurement methodology on Virtex-5, we
first show the possibility to generate hardware accelerators of various sizes, execu-
tion time and energy consumption. Then, in order to quantify the implementation
costs of these accelerators, we build three power models of the dynamic and partial
reconfiguration. Finally, from these models, we develop an algorithm for the explo-
ration of implementation and allocation possibilities for a complete system. Based
on a high-level modeling platform, the implementation costs of the tasks and their
performance on various resources (CPU or reconfigurable region) are analyzed. The
solutions with the best characteristics, based on design constraints, are extracted.
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