Modélisation compacte du transistor FinFET pour la

Modélisation compacte du transistor FinFET pour la conception de circuits
intégrés en technologie CMOS ultime
Nicolas CHEVILLON, Fabien PREGALDINY, Morgan MADEC et Christophe LALLEMENT
Université de Strasbourg
InESS – UMR 7163 UdS/CNRS
ENSPS, Parc d’Innovation, Bd Sébastien Brant
BP 10413, 67412 ILLKIRCH
Email : [email protected]
Résumé
Le transistor FinFET est considéré comme le plus
probable successeur du transistor MOSFET bulk dans la
course mondiale à la miniaturisation dans le domaine de la
micro- et nano-électronique [1]. L’élaboration des circuits
intégrés n’est rendue possible que par l’utilisation de
modèles compacts. Ces modèles doivent prédire le plus
précisément le comportement électrique de ces dispositifs
avancés utilisés dans les circuits intégrés, et sont dits
compacts, étant donné leur très faible demande de temps de
calcul. Dans cet article, nous montrons un modèle compact
efficace et explicite de FinFET valide jusqu’à des dimensions
ultimes, et validé par des comparaisons avec des simulations
numériques 3D. Nous évoquons également la plate-forme
logicielle nécessaire au développement du modèle et à une
extraction de paramètres automatisable.
1. Introduction.
L’évolution de la micro-électronique et de la
technologie CMOS silicium va dans le sens d’une
miniaturisation des transistors. Le transistor MOS ou
MOSFET (MOS Field Effect Transistor) constitue
l’élément de base des circuits intégrés. Depuis le début
des années 90, une organisation internationale, l’ITRS [1],
composée d’industriels et d’universitaires, planifie le futur
de l’industrie de la micro-électronique et la réduction
d’échelle du MOSFET. L’augmentation constante du
nombre de transistors par puce a rendu de plus en plus
complexe leur conception. Les concepteurs doivent
disposer d’outils informatiques, tels que la simulation de
circuits, pour les aider. Cette simulation est possible grâce
à l’existence des modèles compacts des dispositifs utilisés
dans les circuits intégrés. La réduction d’échelle des
dispositifs MOSFETs s’accompagne de nombreux
phénomènes néfastes à leur bon fonctionnement,
auparavant négligés. Dans la poursuite de la
miniaturisation, ces effets (appelés communément « effets
canaux courts ») doivent être contenus dans des valeurs
acceptables par l’évolution de la technologie MOSFET.
Pour permettre d’atteindre les limites ultimes de la
réduction d’échelle, nous sommes passés d’une
technologie sur substrat ‘bulk’ à un substrat SOI (SiliconOn-Insulator) typiquement en dioxyde de silicium (SiO2).
Le canal est désormais peu dopé et devient naturellement
partiellement ou complètement déplété. Le passage du
transistor simple grille à des transistors multi-grille, tel
que le transistor FinFET (Figure 1), améliore également
les performances électriques.
Figure 1 : Structure 3D du FinFET modélisé dans ce
travail
La technologie FinFET doit permettre d’étendre la
technologie CMOS jusqu’à une longueur de grille de
10 nm [1]. Le choix d’un canal peu dopé est préférable
pour éviter les fluctuations de dopage qui existent pour les
MOSFET bulk actuels, et permet une amélioration de la
mobilité. Plusieurs modèles compacts de FinFET et de
MOSFET double-grille ont été publiés [2-5]. Cependant il
y a encore un manque de modèles compacts
complètement
analytiques pour les dispositifs
extrêmement courts. Un modèle compact explicite est
proposé dans [6,7] mais il dépend d’un ensemble de
paramètres empiriques. Le canal peut être dopé pour un
ajustement de la tension de seuil du transistor. Une
modélisation de l’effet du dopage a été récemment
développée par notre équipe en collaboration avec l’EPFL
[11].
Dans la deuxième partie de ce papier nous présentons
un modèle compact statique du transistor FinFET doublegrille, qui est un modèle explicite basé sur la physique du
dispositif. Dans une troisième partie, nous présentons un
ensemble d’outils logiciels permettant le développement
du modèle compact avec des simulations 3D et un logiciel
d’extraction des paramètres du modèle. Enfin, nous
présentons des résultats montrant la validation du modèle.
2. Modélisation compacte
Le FinFET est constitué d’une grande épaisseur
d’oxyde de 50 nm sous la grille supérieur, et d’une
épaisseur d’oxyde de 1,5 nm pour les deux grilles
latérales. La section horizontale du FinFET est très
similaire à la structure d’un MOSFET double grille
conventionnel. Cela est particulièrement vrai pour les
FinFETs très étroits qui ont une hauteur HSi supérieure à
50 nm. La perte de contrôle électrostatique du canal par
l’influence combinée des grilles latérales et de la grille
supérieure aux angles supérieurs du canal, dit « effets de
coin », peut être négligée. Ainsi le cœur physique du
modèle compact de FinFET peut être dérivé de celui d’un
modèle de MOSFET double grille symétrique [5, 8, 9]. Le
cœur du modèle est basé sur le modèle canal long, dont
l’équation fondamentale du courant de drain est rappelée
ci-dessous en utilisant une normalisation des grandeurs
électriques, telle que détaillée dans [5]
qmD
2  α
C

i = −qm2 + 2 ⋅ qm + ⋅ ln 1 − ⋅ qm 
with α = ox
(1)
α  2
CSi
 qmS
Pour calculer ∆ψSmin nous utilisons la solution exacte
du profil de potentiel le long du canal définie dans [10].
La validité de (2) dans tous les régimes de fonctionnement
est explicitée dans [9], et peut ainsi être utilisée pour
calculer les densités de charges.
Figure 2 : Potentiel du canal de la source au drain
pour les deux longueurs L = 20 nm et L = 80nm, et
pour WSi = 10 nm. Simulations 2D.
où i est le courant normalisé, qm la densité de charge
mobile normalisée, Cox la capacité d’oxyde de grille par
unité de surface et CSi la capacité du film de silicium par
unité de surface.
2.1 Modélisation des effets canaux courts
Pour les plus courts canaux, la réduction de leur
longueur produit, pour une largeur WSi donnée, une
modification de la tension de seuil. Cette dégradation est
accentuée par l’effet dit d’"abaissement de la barrière
induite par le drain" (DIBL) qui provient de l’influence de
la tension de drain sur la barrière de potentiel du canal.
Par le tracé du profil de potentiel du canal, de la source au
drain, la Figure 2 montre l’influence de la longueur du
canal et de la tension source-drain sur la barrière de
potentiel du transistor. Une bonne approximation du
courant de drain en inversion volumique est de considérer
uniquement la diffusion des porteurs libres, de la source
vers le drain, qui dépend de la barrière de potentiel. Dans
le cas des canaux courts, le profil de potentiel le long du
canal n’est plus plat, même s’il n’y a pas de tension
source-drain appliquée. Les profils de potentiel des
jonctions source/canal et drain/canal deviennent
prédominantes. L’approximation du canal graduel ne peut
donc plus s’appliquer. Le potentiel minimum, qui est le
potentiel à la barrière de potentiel, imposant donc le
courant en inversion volumique, nous proposons de
considérer un profil de potentiel avec le potentiel
minimum étendu à la totalité du canal (pointillés de la
Figure 3). La variation de potentiel minimum par rapport
au canal long est noté ∆ψSmin.
En faible inversion, pour les canaux longs non dopés,
le potentiel de surface peut être supposé égal à la tension
de grille vg [10]. Ainsi en gardant la forme du modèle
canal long [5], nous l’étendons pour le cas des canaux
courts en remplaçant simplement vg par vgN :
vgN = vg + ∆ψ S min
(2)
Figure 3 : Potentiel du canal en fonction de la position
normalisée à la longueur de canal pour les deux
longueurs L = 40 nm et L = 1 µm, pour WSi = 10 nm.
2.2 Modélisation de la mobilité
La mobilité en forte inversion a déjà bien été
modélisée dans différents modèles compacts [4, 12], mais
pour la faible inversion ce problème reste ouvert. La
dépendance de la mobilité en faible inversion avec la
longueur du canal a été étudiée expérimentalement dans
[13], et montre une dégradation de la mobilité
significative pour les longueurs de canal inférieures à
100 nm. Pour des films de silicium de quelques
nanomètres, il est observé que la mobilité des électrons en
faible inversion et en inversion modérée devient
dépendante de la largeur WSi [14], avec une forte
dégradation pour les plus petites valeurs de WSi (3-5 nm).
Son origine physique tient au phénomène de dispersion
des phonons optiques de surface [14].
Pour constater l’influence de la dégradation de la
mobilité sur les caractéristiques du dispositif, nous
comparons la variation de la tension de seuil par rapport à
la longueur, entre des simulations Atlas avec une mobilité
constante et des simulations utilisant le modèle de
mobilité CVT. Comme cela est montré à la Figure 4, la
différence entre les deux conditions de mobilité est
significative pour des longueurs inférieures à 100 nm.
Nous proposons un modèle prenant en compte la
dépendance de la mobilité transverse à la longueur et à la
largeur du canal. Nous partons du modèle de mobilité de
Lombardi, qui est aussi utilisé dans nos simulations
numériques avec Atlas [16]. Le champ électrique
transversal dans les dispositifs à canaux courts, même à de
faibles tensions de grille, dépasse 106 V/cm. Un tel champ
électrique a une influence significative sur la dégradation
de la mobilité en faible inversion et doit être pris en
compte dans l’expression de mobilité.
Une bonne approximation consiste à calculer le champ
électrique de surface au centre du canal, d’où l’expression
de mobilité effective transversale suivante :
µ0
µtrans =
1+
Es EQ
+
e0
e1
(3)
où µ0 est la mobilité à champ faible canal long et, e0 et e1
sont des paramètres empiriques. Le champ EQ opère en
inversion modérée et en forte inversion. Es est le champ
électrique normal à la surface à la position du potentiel
minimum sans l’influence de la charge mobile. Ce terme
du champ électrique transverse est significatif en faible
inversion et tend vers zéro pour les canaux longs.
Figure 4 : Comparaison de la diminution de la tension
de seuil entre les simulations 3-D avec le modèle de
mobilité CVT et une mobilité constante.
n’atteignent le point de pincement. Dans ce cas, plus la
tension source-drain est importante et plus le courant de
drain se trouve réduit. Cet effet peut être considéré
comme une dégradation supplémentaire de la mobilité. La
tension de saturation vdsat est modélisée en tenant compte
des phénomènes de dégradation de mobilité [9],
permettant ainsi le calcul de la modulation de longueur de
canal prenant en compte les deux effets de saturation [4].
3. Plate-forme logicielle pour la simulation
et l’extraction de paramètres
L’objectif d’une extraction de paramètres est de
trouver un jeu de valeurs de paramètres du modèle, valide
pour une technologie donnée du dispositif étudié.
L’opération d’extraction s’effectue à partir de séries de
données de mesures expérimentales de grandeurs
électriques du transistor, ou à partir de données de
simulations des grandeurs électriques si nous ne disposons
pas de mesures. Les mesures ou simulations sont
typiquement des caractéristiques courant-tension (I-V) et
capacité-tension (C-V). Nous disposons de mesures
expérimentales, réalisées au sein de la société Infineon qui
fait partie, comme notre équipe de recherche, du projet
européen COMON. Cependant l’utilisation d’un logiciel
permettant de simuler en 3D le transistor reste nécessaire
pour étudier les phénomènes physiques à modéliser qui
ont lieu en son sein.
Les valeurs de paramètres du modèle s’obtiennent par
le logiciel IC-CAP, qui a besoin d’une implémentation du
modèle compact dans le langage de description matériel
Verilog-A. L’extraction est réalisée au travers d’une plateforme logicielle décrite à la Figure 5. Par l’utilisation de
programmes de script en langage Python [15], cette plateforme permet l’exécution automatisée de simulations 3D,
et l’exécution d’une procédure d’extraction de paramètres.
Script python de simulation 3D de FinFETs
2.3 Modélisation de la modulation de longueur
de canal
Pour une tension de drain supérieure à la tension dite
de saturation vdsat, une région de charge d’espace se crée à
l’intérieur du canal à partir du drain jusqu’à un point
appelé le point de pincement. L’approximation de canal
graduel, à la base du modèle canal long, ne s’applique
qu’à la partie du canal entre la source et le point de
pincement, dont la longueur dépend de la polarisation du
drain et de la grille. Il s’agit donc de définir une
expression qui module la longueur réelle du canal pour
obtenir une longueur effective remplaçant la longueur du
canal dans le modèle. La longueur de la région de charge
d’espace, ou région de saturation, ne dépend pas de la
longueur du canal. Ainsi plus le canal est court et plus la
modulation de canal a une influence sur le courant. Il
existe un autre effet de saturation pour les transistors à
canaux courts, l’effet de saturation de la vitesse des
porteurs. Les porteurs sont accélérés par le champ
électrique entre la source et le drain. Pour de fortes
polarisations de drain, la vitesse des porteurs est limitée
par un phénomène de saturation avant que les porteurs
Données
simulées
Silvaco/Atlas
Données de mesures
OU
Extraction de paramètres
Modèle
Verilog-A
Conversion python de
format de données
IC-CAP
Procédure
d’extraction
de paramètres
Paramètres
du modèle
Figure 5 : Schéma de la plate-forme logicielle
4. Résultats
Le modèle présenté est maintenant comparé avec des
simulations 3-D Atlas. Dans un premier temps nous
imposons la mobilité constante dans le modèle analytique
et les simulations, pour se focaliser sur la modélisation des
effets canaux courts. La Figure 6 montre le courant de
drain en fonction de la tension de grille pour différentes
longueurs de grille à la largeur WSi = 3 nm. La pente sousle-seuil est correctement prédite pour différentes
longueurs de canal comme le montre le bon accord avec
les simulations dans la région de faible inversion.
d’épaisseur de couches de silicium (de WSi = 3 nm à
20 nm) et de longueurs de canal (de L = 25 nm à 1 µm),
avec des hauteurs de films de silicium réduite jusqu’à
50 nm. Une plate-forme logicielle permet une exploitation
efficace du simulateur TCAD et du logiciel d’extraction
de paramètres disposant du code du modèle en langage
Verilog-A. La dégradation de la mobilité est prise en
compte par le modèle. Toutes les quantités du modèle
sont exprimées en termes de variables normalisées,
simplifiant la formulation du modèle et le rendant bien
adapté au travail d’un concepteur de circuits. Dans une
future publication, ce modèle compact sera complété par
une nouvelle modélisation physique des effets de
quantification (un modèle quantique semi-empirique
existe déjà dans [6]).
Ce travail est soutenu en partie par la Commission
Européenne avec le contrat 218255 ("COMON"), FP7PEOPLE-2007-3-1-IAPP.
Références
Figure 6 : Courant de drain en fonction de la tension
de grille. Modèle : lignes ; simulations : symboles.
L’influence de la dégradation de la mobilité et de la
saturation de la vitesse des porteurs est montrée à la
Figure 7. Le courant de drain est représenté en fonction de
la tension de drain pour différentes tensions de grille et la
structure avec WSi = 3 nm et L = 25 nm. La vitesse de
saturation des porteurs est fixée à Vsat = 1.2 107 cm/s et le
terme de mobilité µ 0 a été extrait à 1080 cm2/V.s des
simulations à L = 100 nm. Les comparaisons avec les
simulations montrent une bonne précision des
caractéristiques de sortie modélisées.
Figure 7 : Courant de drain en fonction de la tension
de drain. Modèle : lignes, simulations : symboles.
5. Conclusions
Nous avons présenté un modèle compact explicite basé
sur la physique, de FinFETs faiblement dopés incluant les
effets de canaux courts. Il a été validé par des simulations
numériques 3-D dans tous les régimes de fonctionnement
du transistor. Le modèle est adapté à une large gamme
[1] ITRS 2009. http://www.itrs.net.
[2] M. V. Dunga, et al, "Modeling advanced FET Technology in
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[10] X. Liang, Y. Taur, "A 2-D Analytical Solution for SCEs in
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[11] J.-M. Sallese, N. Chevillon, et al, "The equivalent-thickness
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[15] Documentation Python : docs.python.org.
[16] Silvaco, documentation Atlas.