Etude et modélisation d`un point mémoire eDRAM sans capacité, et

Nod’ordre : 2005ISALxxxx Année 2005
THÈSE
présentée
devant l’INSTITUT NATIONAL DES SCIENCES APPLIQUÉES DE LYON
pour obtenir
LE GRADE DE DOCTEUR
ÉCOLE DOCTORALE : ÉLECTRONIQUE ÉLECTROTECHNIQUE AUTOMATIQUE
FORMATION DOCTORALE : COMPOSANTS ET SYSTÈMES ELECTRIQUES
par
Pierre Malinge
Ingénieur ESEO, Angers
Etude et modélisation d’un point mémoire eDRAM sans capacité,
et conception de circuit mémoire haute densité
Soutenance prévue le : 06 Décembre 2005 devant la Commission d’examen
Jury :
J.P. Chante, Professeur des Universités (INSA Lyon)
O. Bonnaud, Professeur des Universités (Univ. Rennes-I) - rapporteur
G. Cambon, Professeur des Universités (Univ. Montpellier-II) - rapporteur
R. Fournel, Ingénieur (STMicroelectronics)
B. Allard, Maître de Conférences (INSA Lyon)
Cette thèse a été préparée au Centre de Génie Électrique de Lyon (CEGELY, UMR CNRS 5005) avec le financement de STMicroelectro-
nics, Crolles

Résumé
Les systèmes-sur-puce représentent aujourd’hui un marché en pleine expansion. Ils embarquent
des fonctions sans cesse plus évoluées et gourmandes en ressource mémoire. La mémoire eDRAM,
composée d’un transistor d’accès et d’une capacité, est aujourd’hui la plus utilisée dans les SoC né-
cessitant une logique haute-performance et beaucoup de mémoire. Cependant, les fabricants font face
à des défis technologiques importants pour réduire la surface de ce point mémoire avec les technolo-
gies CMOS avancées (65nm et moins). De nouveaux diélectriques sont notamment nécessaires pour
réaliser le condensateur, et la conception du transistor d’accès se heurte à un courant de fuite de plus
en plus élevé. C’est dans ce cadre que le nouveau concept de mémoire DRAM sans capacité a été
proposé pour remplacer, à l’avenir, le point mémoire eDRAM standard. Son étude et son intégration
dans un circuit haute-densité constituent le sujet de cette thèse. Le principe de cette nouvelle mémoire
est de stocker une charge dans le substrat flottant d’un transistor. La fabrication de ce nouveau point
mémoire présente un faible coût et surtout, ne semble pas présenter de limites dues à la réduction de
ses dimensions. L’analyse du fonctionnement du point mémoire a permis de trouver des conditions
de fonctionnement performantes, permettant l’intégration de ce point mémoire dans une architecture
matricielle. Des architectures adaptées permettant une intégration plus dense encore que celle de la
mémoire eDRAM standard ont été proposées. Le concept présenté ici pourrait devenir la solution
eDRAM mémoire des futures technologies.

iv RÉSUMÉ

Summary
Today, Systems on Chip are always a fast growing market. They embed more and more complex
functions that require increasing memory capacity. The standard eDRAM memory cell, composed of
one access transistor and a storage capacitor, is the mostly used solution for SoC that need both high
performance logic, and large memory capacity. But manufacturers face a tremendous challenge to
shrink its area below 90nm technology node. New dielectrics are necessary for capacitor and access
transistor leakage becomes problematic. Then a new cell concept, using capacitor-less DRAM me-
mory cell, was proposed to replace standard eDRAM. The analysis and the integration of this memory
point in high-density memory circuit are the topics of this thesis. The new memory effect principle is
to store an electrical charge in the floating body of a transistor. This new concept presents a process
low cost and does not seem having scale reduction limitations. Electrical analysis of this memory
cell enabled the use of new operating conditions that allow integration in matrix organization of the
memory point. New circuits architectures have been proposed, they enable denser circuits than tra-
ditional eDRAM. The concept presented here could become the eDRAM memory solution for next
technologies.