these-sahour

BADJI MOKHTAR-ANNABA UNIVERSITY
UNIVERSITE BADJI MOKHTAR-ANNABA
Faculté des Sciences de l’ingénieur Année 2013
Département d’électronique
THÈSE
Présentée en vue de l’obtention du diplôme de DOCTORAT
Option
TRAITEMENT DE SIGNAL
Par
ABDELHAKIM SAHOUR
DIRECTEUR DE THÈSE : Mohamed BENOUARET M.C Université. Annaba
DEVANT LE JURY
PRESIDENT
: H.A. ABBASSI
Professeur
Université .Annaba
EXAMINATEURS
: A.H. BOUKROUCHE
Professeur
Université .Guelma
: A.FAROUKI
Professeur
Université .Constantine
: M. FEZARI
M.C
Université .Annaba
: A.R. LACHOURI
M.C
Université .Skikda
IMPLEMENTATION SUR FPGA D’UN ALGORITHME DE
DEBRUITAGE
EN UTILISANT 1D-DWT

REMERCIEMENT
J’exprime mes sincères remerciements à Monsieur le Professeur H.A. ABBASSI , pour
avoir accepté de présider le jury de cette thèse.
Je tiens également à exprimer mes sincères remerciements à Monsieur les membres de
jury pour l’intérêt qu’ils ont porté à ce travail en acceptant de le rapporter.
Cette thèse n’aurait pas vu le jour sans la patience et la générosité de mon directeur de
thèse Monsieur M. BENOUARET , je veux le remercier chaleureusement d’avoir accepté de
diriger cette thèse, de la confiance qu’il m’a accordée, de son encadrement et son suivi et ses
conseils tout au long de ces années.
Sans oublier mes parents pour leurs Daâouat qui m’ont guidé pendant toute ma vie.
Une dédicace toute spéciale à ma femme ISMAHANE qui m’a entouré de son affection
illimitée, de ses encouragements qui m’ont permis de garder mon optimisme et ma volonté
dans les moments de stress, ainsi qu’à mes filles LINA - DJIHANE , IMENE et RYM - NOUR
Les membres de ma famille et ma belle famille qui m’ont comble de gentillesse.
SAHOUR Abdelhakim

RESUME
Le traitement du signal fait l’objet de recherche dans la plus part des laboratoires
d’électronique, souvent depuis leurs premières années d’existence. Les travaux sont
intensifiés avec l’apparition du traitement numérique du signal. Le débruitage est une
méthode indispensable dans le traitement du signal. L’implémentation de la transformé en
ondelettes ainsi que le choix de la fonction de seuillage ont été décortiquées et étudiées dans
un souci de satisfaire les contraintes de l’application ciblée. Ces contraintes sont généralement
le temps réel, latence ou débit des traitements, mais encore le coût de l’architecture dédiée
ou la consommation du système mis en œuvre.
Quelle que soit la cible, FPGA ou DSP…. Il reste une phase de transformation
sémantique difficile qui consiste à passer du type abstrait des variables manipulées par notre
algorithme (variables réelles, complexes, entières ..etc) à un type logique comme, par
exemple, le vecteur de bits qui sera admis pour le système RTL (register transfert logic).
Aujourd’hui, la maitrise des nouvelles technologies submicroniques, qui permet
l’intégration à haute densité de dizaines de millions de transistors sur le même mono-chip, a
induit l’apparition d’une nouvelle étape de conception qui repose sur la synthèse
comportementale pouvant être assimilée à la conception de code source sur les dernières
générations de DSP et FPGA. Elle consiste, à partir de la spécification comportementale d’un
algorithme, à générer une représentation interne (Elément Logique) au niveau des Registres
Logiques de Transfert (RTL). Le généré relève des techniques de compilation (analyse
lexicale et syntaxique en VHDL, propagation de constants, etc…) Tandis que les
transformations et les conversions reposent sur des méthodes comme l’ordonnancement et
l’affectation ou l’assignement de composants en vue de satisfaire les contraintes de cette
application, en particulier, le traitement en temps réel.
Les logiciels de programmation et de synthèse des FPGA offrent des outils conviviaux
pour une implémentation facile. Pour une implémentation efficace l’utilisation des LUTs
élimine la nécessité des multiplicateurs classiques longs, afin de réduire le temps d’exécution
c.à.d. augmenter les performances en termes de fréquence (débit d’échantillonnage). Réduire
la taille des LUTs gourmandes en termes d’éléments logiques, est une solution efficace pour
remédier à ce type de problème, ce qui nous amène à optimiser l’utilisation des ressources
matérielles.

MOTS CLES : Transformée en Ondelettes, DWT, Débruitage, Filtre de daubechies,
Banc de filtres, VHDL, FPGA, Modelsim, Altera, DE2, Quartus, Matlab.

ABSTRACT
The signal processing is a research object in the most electronics laboratories,
often since for their first years of existence. Work is intensified with the appearance of the
digital signal. The denoising is an essential method in signal processing. The implementation
of the discrete wavelet transforms (DWT), the choice of the thresholds and the functions of
thresholding were peeled and studied in the purpose of satisfying the constraints of the
targeted application. These constraints are generally the real time, latency or flow of the
treatments, but still the cost of dedicated architecture or the cost of the implemented system.
Whatever the target is FPGAs or DSPs.... it remains a difficult semantic phase
of transformation which consists of passing from the abstract type of the variables handled by
our algorithm (real variables, complex, integer, etc…) to a logical type, such as, the bits
vector admissible for RTL system (register logic transfer).
Today, the maitrise of new submicronic technologies, which allows high density
integration of tens of millions of transistors on the same mono-chip, the appearance of a new
stage of design based on the behavioral synthesis which can be assimilated to the design of
source code on the last generations of DSP and FPGA. It consists, starting from the behavioral
specification of an algorithm, in the generation of internal representation (Logic elements) at
the level of Registers Transfer Logic (RTL). The generated code depends on the compilation
techniques of (lexical analysis and syntactic in VHDL, constant propagation etc…) whereas
that the transformations and conversions lie on the methods like scheduling and the
assignment or task of components in order to satisfy the constraints of this application, in
particular, real time processing.
The programming and synthesis software of the FPGA offer convivial tools for an
easy and effective implementation. For an efficient implementation, the use of LUTs
eliminate the necessity of slow classical multiplier, in order to decrease the execution time, i.e
to increase the performance in terms of frequency (sampling throughput). Reducing the LUTs
size, heavy consumer of logic elements, is an efficient solution to remediate at this type of
problem. This leads to optimize the use of hardware resources
KEY WORD: wavelet transform, DWT, denoising, Daubechies filter, Filter banc,
VHDL, FPGA, modelsim, Altera, DE2, Quartus, Matlab.