Circuits intégrés en technologie CMOS - ESPCI

1
I. ÉLÉMENTS DE PHYSIQUE DES SEMICONDUCTEURS
Définition
Un semi-conducteur est un solide qui est isolant au zéro absolu et conducteur à la température
ambiante.
Propriétés
Dans un semi-conducteur, tout se passe comme si la conduction du courant était due à deux
types de particules :
§
les électrons (comme dans un métal)
§
les trous, de charge opposée à celle de l’électron.
Dans un semi-conducteur parfaitement pur (semi-conducteur « intrinsèque ») la densité
d’électrons n est égale à la densité de trous p : pour le silicium
n = p = 1010 cm-3.
Définition
Un semi-conducteur dopé est un semi-conducteur dans lequel on a ajouté délibérément des
très petites quantités d’impuretés bien choisies (typiquement 1012 à 1017 cm-3) qui modifient
complètement les propriétés de conduction du matériau.
2
Deux types d’impuretés :
§ les donneurs (impuretés pentavalentes dans Si tétravalent), par exemple P,
§ les accepteurs (impuretés trivalentes dans Si), par exemple B.
Propriétés
Les donneurs ont un électron de valence en surnombre qui est « libre » à la température ambiante, donc susceptible de participer à la conduction.
Les accepteurs ont un déficit d’électrons de valence par rapport aux atomes de Si ; cette lacune ou trou est susceptible de se déplacer sous l’effet d’un champ électrique comme si
c’était une particule chargée positivement.
Dans un semi-conducteur à l’équilibre thermodynamique (dopé ou intrinsèque), la loi d’action
de masse s’écrit :
n p = ni2 ( = 1020 cm-6 pour Si à la température ambiante)
Définitions
Un semi-conducteur où les donneurs sont majoritaires est dit « semi-conducteur n ».
Un semi-conducteur où les accepteurs sont majoritaires est dit « semi-conducteur p ».
Définition
La mobilité d’un porteur de charge libre (électron ou trou) est le rapport de sa vitesse v au
champ électrique E qui lui est appliqué :
v=µE
Ordre de grandeur à connaître par cœur : dans le silicium à la température ambiante
µp ≈ 500 cm2 V-1 s-1
µn ≈ 1000 cm2 V-1 s-1
II. TRANSISTORS MOS
1) Généralités
Transistors NMOS et PMOS
Dans un transistor NMOS en fonctionnement normal, un courant d’électrons est susceptible de passer dans le canal, de la source vers le drain.
Dans un transistor PMOS en fonctionnement normal, un courant de trous est susceptible de passer dans le canal, de la source vers le drain.
3
Figure 1
Figure 2
Propriété fondamentale des transistors MOS
Le passage du courant entre le drain et la source est commandé par la tension grillesubstrat et par la tension drain-source (Figure 3).
Sens conventionnel du courant :
§
Transistor NMOS : Ids > 0
§
Transistor PMOS : Ids < 0
4
Régimes de fonctionnement
Un transistor MOS peut être
• en régime bloqué,
• en régime actif (Figure 4).
Si le transistor est en régime actif, il peut être (voir section II.4)
• en régime actif linéaire,
• en régime actif saturé.
Figure 3
2) Polarisation du substrat
Pour que le transistor fonctionne normalement, il faut s'assurer que les diodes sourcesubstrat et drain-substrat ne sont jamais polarisées en direct.
Très souvent, le substrat est connecté à la source, pour les NMOS comme pour les
PMOS (Figure 5).
3) Transistors à enrichissement et à appauvrissement
Propriétés (Figure 6)
Un transistor à enrichissement est bloqué (canal non conducteur) si VGS = 0.
Un transistor à appauvrissement est actif (canal conducteur) si VGS = 0.
5
Figure 4
Figure 5
6
Figure 6
4) Caractéristiques statiques des transistors MOS à enrichissement
a/
Gain
β = Kp
W
µε
avec K P =
L
e
Figure 7
b/
Modèle de Shichman et Hodges
Transistors NMOS
Si 0 ≤ Vgs < Vt
Transistors PMOS
Si Vt ≤ Vgs ≤ 0
p
n
régime bloqué
Ids = 0,
sinon :
7
Transistors NMOS
si 0 < Vds < Vgs − Vtn (Vt > 0)
Transistors PMOS
si Vgs − Vtp < Vds < 0 (Vt < 0)
p
n
⎡
I ds = β n ⎢
⎢⎣
régime actif linéaire
⎡
V2 ⎤
V2 ⎤
I ds = − β p ⎢ Vgs − Vt Vds − ds ⎥
Vgs − Vt Vds − ds ⎥
n
p
2 ⎥⎦
2 ⎥⎦
⎢⎣
(
(
)
)
sinon :
Transistors NMOS
Vds > Vgs − Vtn
Transistors PMOS
Vds < Vgs − Vtp
régime actif saturé
I ds =
(
)
2
βn ⎡
⎤
V
−
V
gs
t
⎢
⎥⎦
n
2 ⎣
I ds = −
(
)
2
βp ⎡
⎤
Vgs − Vt ⎥
⎢
p
2 ⎣
⎦
Figure 8
On dispose donc de trois grandeurs (Vgs, Vds, Ids), qui, en régime actif, sont reliées par une relation. On a donc deux degrés de liberté que l’on peut mettre en
œuvre pour imaginer des circuits. Le plus souvent (mais pas toujours) on utilise
la tension grille-source Vgs et la tension drain-source Vds pour commander le courant drain-source Ids. La tension de seuil Vt n’est pas une tension de commande :
c’est une caractéristique physique du transistor.
Animations :
http://www-g.eng.cam.ac.uk/mmg/teaching/linearcircuits/mosfet.html
8
c/
Transconductance
Définition
La transconductance d’un transistor MOS exprime le fait que le courant drainsource peut être commandé par la tension grille-source à tension drain-source
constante :
⎛ ∂I ⎞
g m = ⎜ ds ⎟
⎝ ∂Vgs ⎠ V
ds
d/
Effet EARLY
Définition
Contrairement à ce qui est exprimé par le modèle de Shichman et Hodges, un
transistor MOS en régime saturé n’est pas un générateur de courant idéal : le
courant drain source n’est pas complètement indépendant de la tension drain
source :
2
β⎡
⎤
I ds = ⎢ Vgs − Vt 1 + λVds ⎥ avec λ ≈ 0,02 − 0,04 V -1
(1)
2⎣
⎦
(
)(
)
Figure 9
Auto-évaluation : établir les éléments I0 (Vgs, Vt, λ, β, VDD) et R0 (Vgs, Vt, λ, β) du
schéma équivalent selon Norton d’un transistor MOS saturé auquel on applique une
tension Vgs et une tension Vds.
III. INVERSEUR CMOS : CARACTÉRISTIQUE STATIQUE
Définition
Un inverseur est un circuit à une entrée et une sortie qui réalise l’opération booléenne
de négation.
9
1) Inverseur NMOS
Un inverseur NMOS (Figure 10) est constitué d’un transistor NMOS et d’une résistance (« résistance de charge »).
Figure 10
Principe
Lorsque l’entrée est à 0, le transistor de signal est bloqué ; la sortie est reliée à la tension d’alimentation (1 logique) par l’intermédiaire de la résistance de charge, et elle
est isolée de la tension de référence (0 logique) par le transistor de signal.
Lorsque l’entrée est à 1, le transistor de signal est actif ; la sortie est reliée à la tension de référence (0 logique) par l’intermédiaire du transistor de signal, et à la tension d’alimentation (1 logique) par la résistance de charge.
Caractéristique statique
Désignant par f Vgs ,Vds la caractéristique statique du transistor de signal, la carac-
(
)
( )
téristique statique de l’inverseur Vout = g Vin
est déterminée par les solutions de
l’équation
(
)
f Vin ,Vout =
VDD − Vout
R
qui exprime la conservation du courant : le transistor de signal et la résistance de
charge sont parcourus par le même courant car la charge de l’inverseur infinie.
10
Figure 11
La caractéristique statique de l’inverseur peut être établie soit graphiquement point
par point (Figure 11), soit analytiquement à l’aide des équations du modèle de
Shichman et Hodges (Figure 12).
Trois zones de fonctionnement
T.S. bloqué
T.S. saturé
T.S. linéaire
Vin < Vt
Vt
Vout = VDD
< Vin < Vout + Vt
Vin > Vout + Vt
Vout = VDD −
Vout =
2
βR ⎡
Vin − Vt ⎤
⎢
⎥⎦
2 ⎣
(
)
2
⎛ 1
⎞
1
2
+ Vin − Vt − ⎜
+ Vin − Vt ⎟ −
V
βR
β R DD
⎝ βR
⎠
(
)
(
)
Figure 12
11
Le détail des calculs est décrit en annexe 1.
Inconvénient
Le circuit dissipe de l’énergie en permanence lorsque la sortie est dans l’état 0
(Figure 13).
Figure 13
2) Inverseur CMOS
Un inverseur CMOS est constitué de deux transistors MOS complémentaires :
§ Un transistor NMOS (transistor « de signal »),
§ Un transistor PMOS (transistor « de charge).
Figure 14
12
a/
Principe de fonctionnement
Principe
Lorsque l’entrée est à 0, le transistor de signal est bloqué et le transistor de
charge est actif ; la sortie est reliée à la tension d’alimentation (1 logique) par
l’intermédiaire du transistor de charge, et isolée de la tension de référence (0 logique) par le transistor de signal.
Lorsque l’entrée est à 1, le transistor de signal est actif et le transistor de charge
est bloqué ; la sortie est reliée à la tension de référence (0 logique) par
l’intermédiaire du transistor de signal, et isolée de la tension d’alimentation (1
logique) par le transistor de charge.
Avantage
Dans les deux états (entrée à 1 et entrée à 0), un des deux transistors est bloqué,
donc le circuit ne consomme aucune énergie.
Propriété
De manière générale, un circuit logique en technologie CMOS ne consomme aucune énergie au repos. L’énergie n’est dissipée qu’au moment des changements
d’état de la (des) sortie(s).
b/
Caractéristique statique de l’inverseur
Principe
(
Désignant par f n Vgs ,Vds
(
n
gnal, et par f p Vgs ,Vds
p
n
p
) l’équation des caractéristiques du transistor de si-
) l’équation des caractéristiques du transistor de charge,
( )
la caractéristique statique de l’inverseur Vout = g Vin est déterminée par la solution de l’équation
(
)
(
f n Vin ,Vout = − f p Vin − VDD ,Vout − VDD
)
qui exprime la conservation du courant : les deux transistors sont parcourus par
le même courant, la charge de l’inverseur étant supposée infinie.
c/
Caractéristique statique : modélisation analytique
En utilisant les formules du modèle de Shichman et Hodges pour fn et fp dans les
équations précédentes, on peut résoudre celles-ci de manière exacte ; on obtient
ainsi les équations qui décrivent la caractéristique statique d’un inverseur CMOS
13
constitué de transistors décrits par le modèle de Shichman et Hodges. On rappelle que ce modèle est approché : il ne tient notamment pas compte de l’effet
Early.
Cinq zones de fonctionnement (Figure 15)
T.S. bloqué,
Vin < Vtn
Vout = VDD
T.C. linéaire
T.S. saturé,
T.C. linéaire
(Figure 16)
VDD + Vt + Vt
p
Vt ≤ Vin ≤
n
1+
T.S. et T.C.
saturés
VDD + Vt + Vt
p
Vin =
T.C. saturé
VDD + Vt + Vt
p
1+
T.S. linéaire,
βn
βp
Vout = Vin − Vt +
βn
βp
n
p
βn
βp
n
βn
βp
βn
βp
(V
in
− VDD − Vt
) − ββ (V
2
p
n
in
n
< Vin < VDD + Vt
p
(
) (V
Vout = Vin − Vt −
VDD + Vt < Vin < VDD
n
in
− Vt
n
n
βp
in
− VDD − Vt
n
Vout = VDD
p
T.C. bloqué
Figure 15
Figure 16
)
2
p
) − β (V
2
− Vt
p
Vin − Vt < Vout < Vin − Vt
βn
1+
βp
(Figure 17)
T.S. linéaire,
n
Figure 17
p
)
2
14
On vérifiera que ces cinq équations décrivent une courbe continue et dérivable
(Figure 18). Ces équations sont établies dans l’annexe 2.
Figure 18
d/
Immunité au bruit
La sensibilité de la sortie à un bruit présent dans le signal d’entrée est caractérisée par la marge de bruit.
Définitions (Figure 19
La marge de bruit basse est la gamme de valeurs de la tension d’entrée pour laquelle la tension de sortie est voisine de VDD et pour laquelle la pente de la caractéristique est inférieure à 1 en valeur absolue.
La marge de bruit haute est la gamme de valeurs de la tension d’entrée pour laquelle la tension de sortie est voisine de 0 et pour laquelle la pente de la caractéristique est inférieure à 1 en valeur absolue.
15
L’immunité au bruit est d’autant meilleure que les seuils des transistors sont
grands en valeur absolue.
Figure 19
3) Inverseur CMOS à sortie tri-state
Une sortie tri-state se réalise facilement en technologie CMOS, en interposant un
transistor PMOS entre le transistor de charge et la tension d’alimentation, et un transistor NMOS entre le transistor de signal et la tension de référence ; ces transistors
sont commandés par des tensions de grille complémentaires.
Figure 20
Simulation :
http://tams-www.informatik.uni-hamburg.de/applets/hades/webdemos/05switched/40-cmos/tristate.html
16
IV. INTERRUPTEUR CMOS : caractéristique statique
Un interrupteur logique peut être réalisé facilement en technologie CMOS en associant un
transistor NMOS et un transistor PMOS en parallèle, commandés par des tensions de grille
complémentaires.
Figure 21
Propriété
Lorsqu’il est actif, le transistor NMOS assure la transmission du signal logique 0 sans dégradation. Lorsqu’il est actif, le transistor PMOS assure la transmission du signal logique 1 sans
dégradation. Lorsque les deux transistors sont bloqués, l’interrupteur est ouvert.
Le détail du fonctionnement est décrit dans l’annexe 3.
Figure 22
V. ÉLÉMENTS DE TECHNOLOGIE
Le matériau de base est une tranche (« wafer ») de Si monocristallin ayant environ 500 µ
d’épaisseur, 15 à 30 cm de diamètre, dopée n ou p, dont la surface est traitée de manière à
présenter un poli optique (rugosité de quelques dixièmes de nanomètres). L’ensemble des
traitements se fait en surface :
§ oxydation
§ gravure
§ diffusion d’impuretés
§ dépôt de Si polycristallin
§ métallisation
17
Figure 23
1) Oxydation
Le silicium présente trois avantages sur les autres semi-conducteurs :
• il s’oxyde facilement,
• l’oxyde est un excellent isolant électrique,
• l’oxyde constitue un masque pour les impuretés autres que l’oxygène luimême.
L’oxydation s’effectue à 900 - 1200°C en présence de O2 ou de vapeur d’eau.
2) Gravure (lithographie)
Voir Figure 24. Une résine photosensible est déposée à la surface de la tranche de silicium. Elle est exposée à un rayonnement ultra-violet à travers un « masque ». Dans
le cas d’une résine « négative », les régions exposées deviennent plus résistantes aux
solvants que les régions non exposées (réticulation du polymère). Dans le cas d’une
résine « positive », les régions exposées deviennent plus solubles que les régions non
exposées (destruction de liaisons entre les chaînes). La résine est ensuite plongée
dans un solvant de manière à éliminer les régions non exposées (pour une résine négative) ou les régions exposées (pour une résine positive). Les schémas du cours illustrent l’utilisation d’une résine négative.
La tranche de silicium est ensuite plongée dans un bain acide (HF+NH4F) si l’on utilise une technique de gravure « humide », ou est soumise à un plasma si l’on utilise
une technique de gravure « sèche ». Dans un cas comme dans l’autre, l’oxyde est attaqué aux endroits où il n’est pas protégé par la résine.
Enfin, la résine restante est éliminée par passage dans un solvant (acétone).
Compléments :http://www.microelectronique.univ-rennes1.fr/fr/index_chap1.htm.
3) Diffusion d’impuretés
Pour doper le silicium, on met la tranche dans un four à 900 - 1200°C, en atmosphère
inerte contenant les impuretés que l’on souhaite introduire (B, P). La profondeur de
diffusion dépend de la mobilité des impuretés, donc de la température.
18
Figure 24
4) Dépôt de Si polycristallin
Le silicium polycristallin peut être dopé comme le silicium monocristallin, mais il a
une plus grande résistivité, donc il peut être utilisé pour constituer des résistances
plus élevées. Il est surtout utilisé pour réaliser les grilles des transistors MOS car il
constitue un masque pour les impuretés et pour l’oxygène.
5) Métallisation
Les interconnexions entre composants sont généralement réalisées en aluminium déposé par pulvérisation cathodique.
6) Étapes de fabrication d’un transistor MOS
Figure 25
Animation : http://www.micro.magnet.fsu.edu/electromag/java/transistor/index.html
19
7) Fabrication d’un inverseur CMOS
Figure 26
VI. PARAMÈTRES ÉLECTRIQUES
1) Résistance par carré
Définition
La résistance par carré d’une couche conductrice rectangulaire de conductivité ρ,
ρ
d’épaisseur e, est définie par RS = .
e
20
Figure 27
Propriété
Toutes les couches conductrices carrées de même épaisseur et de même conductivité
ont la même résistance, quelles que soient leurs dimensions latérales.
Ordres de grandeur :
Al : 0,03 Ω / carré
Si diffusé : 3 Ω / carré
Si polycristallin : 50 Ω / carré
Canal d’un MOS en régime linéaire : 5 000 à 30 000 Ω / carré
2) Capacités parasites
Capacité grille-substrat : due à la présence de l’oxyde de grille
Capacités diffusion-substrat : capacité différentielle due à la présence des jonctions
source-substrat et drain-substrat (polarisées en inverse).
Capacités connexions-substrat : due à l’oxyde qui isole les connexions du substrat.
Ordres de grandeur : quelques centièmes de pF/µ2.
Propriété
Ce sont les capacités parasites qui déterminent les caractéristiques dynamiques des
circuits logiques : vitesse de réponse et consommation.
21
VII. CARACTÉRISTIQUES DYNAMIQUES DES CIRCUITS
MOS : EXEMPLE DE L’INVERSEUR
Les performances en termes de vitesse de réponse sont caractérisées par trois paramètres.
Définitions
§ Temps de descente (« fall time ») : temps nécessaire pour que la tension de sortie d’un circuit logique passe de 90% de la tension d’alimentation à 10% de la tension d’alimentation,
en réponse à une variation infiniment rapide d’une tension d’entrée du circuit.
§ Temps de montée (« rise time ») : temps nécessaire pour que la tension de sortie d’un circuit logique passe de 10% de la tension d’alimentation à 90% de la tension d’alimentation
en réponse à une variation infiniment rapide d’une tension d’entrée du circuit.
§ Retard (« delay ») : temps nécessaire pour que la tension de sortie d’un circuit logique
passe de la tension d’alimentation à 50% de celle-ci.
Figure 28
1) Temps de descente d’un inverseur CMOS : modélisation
On suppose que l’entrée de l’inverseur passe instantanément de 0 à 1. On analyse la
réponse de l’inverseur en fonction du temps, en modélisant la charge de l’inverseur
par un condensateur de capacité CL. Ce condensateur représente l’ensemble des condensateurs grille-substrat des composants logiques CMOS vers lesquels est acheminé
le signal de sortie de l’inverseur, ainsi que les capacités connexion-substrat.
22
Deux phases (Figure 29)
T.S. saturé ; Vout
décroît de
0,9 VDD à
VDD − Vtn
T.S. linéaire ; Vout
décroît de
VDD − Vtn
à 0,1 VDD
dVout
+ I ds = 0
n
dt
β
I ds = n VDD − Vt
n
n
2
V
(
)
2
dVout
+ I ds = 0
n
dt
⎡
V2 ⎤
I ds = β n ⎢ VDD − Vt Vout − out ⎥
n
n
2 ⎥⎦
⎢⎣
CL
(
)
(
(
−V
⌠ DD tn ⎛
2C L Vt − 0,1VDD
CL ⎞
n
t1 = ⎮
⎜−
⎟ dVout =
2
⎮
⎜
⎟
I
⎮
⎝ dsn ⎠
β n VDD − Vt
⌡0,9VDD
n
CL
)
)
t f − t1 =
0,1V
⌠ DD ⎛ C ⎞
19VDD − 20Vt
CL
L
n
ln
⎮
⎜−
⎟ dVout =
⎮
⎜⎝ I ds ⎟⎠
V
β n VDD − Vt
DD
⌡VDD −Vtn
n
n
(
)
Figure 29
Si Vt = −Vt = 0, 2VDD , on obtient t f ≈
n
p
4C L
4C L
.
; tr ≈
β nVDD
β pVDD
La Figure 30 montre la caractéristique dynamique d’un inverseur CMOS pour CL = 0,1 pF,
Vtn = 1 Volt, VDD = 5 Volts, βn = 50 µA / V2.
Conséquence très importante
Un circuit est d’autant plus rapide que
• la capacité de charge, donc les dimensions des grilles des transistors, est petite
(CL varie comme le carré des dimensions latérales),
• le gain du transistor est grand,
• la tension d’alimentation est grande.
23
Figure 30
Les équations ci-dessus sont établies dans l’annexe 4.
2) Puissance dissipée
Puissance statique : négligeable.
Puissance dynamique : exemple d’un inverseur soumis à un signal carré de période T
(Figure 31).
Figure 31
24
Puissance moyenne dissipée
Décharge
charge
du
condensateur
de
Charge du condensateur de charge
T /2
2
dVout ⎞
C LVDD
1⌠ ⎛
V
−C
t
dt
=
⎮
T ⌡0 ⎜⎝ L dt ⎟⎠ out
2T
T
()
2
dVout ⎞
C LVDD
1⌠ ⎛
V
−C
−
V
dt
=
⎮
DD
T ⌡T / 2 ⎜⎝ L dt ⎟⎠ out
2T
(
)
Conséquences
• À surface totale de circuit constante, la puissance varie comme l’inverse du
carré de la résolution spatiale du procédé de fabrication. La puissance dissipée
est donc un facteur limitant pour l’intégration des circuits.
• Il faut réaliser un compromis entre la vitesse et la puissance.
• Si l’on diminue la tension d’alimentation, on diminue la puissance, mais on
diminue aussi la fréquence limite de fonctionnement puisque le temps de montée ou de descente varie comme 1/VDD.
VIII. CONCEPTION
CMOS
DES
CIRCUITS
COMBINATOIRES
1) Structure générale
Un circuit combinatoire CMOS est constitué d’un réseau de transistors NMOS et
d’un réseau de transistors PMOS.
Principe (Figure 32)
Le réseau de transistors PMOS doit
§
relier à VDD les sorties qui doivent être à 1,
§
isoler de VDD les sorties qui doivent être à 0.
Le réseau de transistors NMOS doit
§
relier à VSS les sorties qui doivent être à 0,
§
isoler de VSS les sorties qui doivent être à 1.
Réalisation (Figure 33)
Les sommes logiques (OU) sont réalisées par des blocs de transistors en parallèle.
Les produits logiques (ET) sont réalisés par des transistors en cascade.
Le réseau NMOS réalise la fonction complémentaire de celle que réalise le réseau
PMOS.
25
Figure 32
Figure 33
2) Exemples :
a/
Porte NAND CMOS
Figure 34
Simulation :
http://tams-www.informatik.uni-hamburg.de/applets/hades/webdemos/05switched/40-cmos/nand.html
26
b/
Exemple de conception
Figure 35
Simulation :
http://tams-www.informatik.uni-hamburg.de/applets/hades/webdemos/05switched/40-cmos/aoi22.html
3) Mise en œuvre d’interrupteurs CMOS
a/
Multiplexeur CMOS
Figure 36
Simulation :
http://tams-www.informatik.uni-hamburg.de/applets/hades/webdemos/05switched/40-cmos/mux-tgate.html
27
b/
OU exclusif
Figure 37
Simulation :
http://tams-www.informatik.uni-hamburg.de/applets/hades/webdemos/05switched/40-cmos/xor-tgate.html
Simulation d’une autre réalisation :
http://tams-www.informatik.uni-hamburg.de/applets/hades/webdemos/05switched/40-cmos/xor-mux.html
28
ANNEXE 1 : modélisation de l’inverseur NMOS
On considère le schéma de la Figure 10. La tension d’entrée de l’inverseur est la tension
grille-source du transistor : Vin = Vgs. La tension de sortie de l’inverseur est la tension drainsource : Vout = Vds.
La charge de l’inverseur étant supposée infinie, le courant dans la résistance est égal au couV − Vout
rant drain-source du transistor : I ds = DD
R
Lorsque Vin croît de 0 à VDD, le transistor passe successivement par trois régimes :
• 0 < Vin < Vt : régime bloqué
• Vt < Vin < Vout + Vt : régime saturé
• Vout + Vt < Vin < VDD : régime linéaire
Régime bloqué : le transistor étant bloqué, le courant dans le transistor est nul, donc
Vout = VDD.
Régime saturé :
I ds =
V − Vout
2
β⎡
Vin − Vt ⎤ = DD
⎦⎥
2 ⎣⎢
R
(
Vout = VDD −
)
2
βR ⎡
Vin − Vt ⎤
⎦⎥
2 ⎣⎢
(
)
Vout décroît lorsque Vin augmente, donc on arrive à la situation où le transistor passe du régime
saturé au régime linéaire, ce qui se produit lorsque Vout = Vin – Vt. Néanmoins, la valeur de Vin
est limitée par la tension d’alimentation VDD. Il faut donc que la quantité βR (en Volts-1) soit
suffisamment grande pour que le passage en régime linéaire se produise pour une tension
d’entrée inférieure à VDD. Soit VL la valeur de la tension de sortie lorsque le transistor passe en
régime linéaire ; elle obéit à l’équation
βR 2
VL = VDD −
V
2 L
Cette équation admet toujours la solution positive
VL = −
1
+
βR
1
(β R)
2
+
2
V
β R DD
Pour un fonctionnement normal de l’inverseur, il faut donc que cette solution soit telle que
Vin < VDD, donc que l’on ait :
VL < VDD - Vt
29
soit
−
1
+
βR
1
(β R)
1
(β R)
2
2
1
(β R)
+
2
+
2
V < VDD − Vt
β R DD
2
1
VDD <
+ VDD − Vt
βR
βR
⎛ 1
⎞
2
+
VDD < ⎜
+ VDD − Vt ⎟
βR
⎝ βR
⎠
(
)
2
Tous calculs faits on trouve la condition :
βR >
(V
2Vt
DD
− Vt
)
(2)
2
Régime linéaire :
On suppose que la résistance R a été choisie suffisamment grande pour la condition précédente soit vérifiée. Comme précédemment, on écrit que le courant dans la résistance est égal
au courant drain-source du transistor :
⎡
V 2 ⎤ V − Vout
β ⎢ Vin − Vt Vout − out ⎥ = DD
2 ⎥⎦
R
⎢⎣
Cette équation du second degré admet toujours une solution positive si la condition (2) est
respectée :
(
Vout
)
2
⎛ 1
⎞
1
2
=
+ Vin − Vt − ⎜
+ Vin − Vt ⎟ −
V
βR
β R DD
⎝ βR
⎠
(
)
(
)
On vérifie que Vout → 0 si β R → ∞ .
On peut vérifier que la continuité et la dérivabilité de Vout(Vin) sont assurées.
30
ANNEXE 2 : modélisation de l’inverseur CMOS
On considère le schéma représenté sur la Figure 14.
Le transistor NMOS est appelé « transistor de signal », et le transistor PMOS est appelé
« transistor de charge ».
Équations du circuit :
La tension d’entrée est la tension de grille du transistor de signal : Vin = Vgs
n
La tension de sortie est la tension de drain du transistor de signal : Vout = Vds
n
Les grilles des deux transistors sont au même potentiel ; la source du transistor de signal est
au potentiel de référence et celle du transistor de charge est au potentiel de l’alimentation :
Vgs = VDD + Vgs .
n
p
Les drains des deux transistors sont au même potentiel : Vds = VDD + Vds
(
n
)
p
Caractéristique statique du transistor de signal : I ds = f n Vgs ,Vds .
n
n
(
n
)
Caractéristique statique du transistor de charge : I ds = f p Vgs ,Vds .
p
p
p
Les deux transistors sont parcourus par le même courant : I ds = − I ds .
n
p
Toutes ces équations peuvent être résumées en une seule :
(
)
(
f n Vin ,Vout = − f p Vin − VDD ,Vout − VDD
Régimes de fonctionnement des transistors :
• Transistor de signal :
o Bloqué : Vgs < Vt soit Vin < Vt
n
n
n
n
o Saturé : Vds > Vgs − Vt soit Vout > Vin − Vt
n
•
n
n
n
n
Transistor de charge :
o Bloqué : Vgs > Vt soit Vin − VDD > Vt soit encore Vin > VDD + Vt
p
p
(3)
n
o Linéaire : Vds < Vgs − Vt soit Vout < Vin − Vt
n
)
p
p
o Linéaire :
Vds > Vgs − Vt soit Vout − VDD > Vin − VDD − Vt soit encore Vout > Vin − Vt
p
o Saturé :
Vds < Vgs − Vt soit Vout − VDD < Vin − VDD − Vt soit encore Vout < Vin − Vt
p
p
p
p
p
p
p
p
p
Comme pour l’inverseur MOS, les transistors passent par plusieurs régimes différents lorsque
Vin passe de 0 à VDD. Ces régimes sont résumés ci-dessous, puis seront décrits en détail :
31
A. 0 < Vin < Vt : transistor de signal bloqué, transistor de charge linéaire
n
B. Vt < Vin < Vout + Vt : transistor de signal saturé, transistor de charge linéaire
n
p
C. Vin − Vt < Vout < Vin − Vt : deux transistors saturés
n
p
D. Vout + Vt < Vin < VDD + Vt : transistor de signal linéaire, transistor de charge saturé
n
p
E. VDD + Vt < Vin < VDD : transistor de signal linéaire, transistor de charge bloqué
p
Caractéristique de l’inverseur dans les différents régimes :
A. 0 < Vin < Vt
(4)
n
Le transistor de signal est bloqué, donc I ds = I ds = 0 . Le transistor de charge n’est
n
p
pas bloqué : en effet on a typiquement Vt = 0,2 VDD et Vt = −0,2 VDD , donc
p
n
Vin < 0,2 VDD et VDD + Vt = 0,8 VDD : la condition pour que le transistor de charge soit
p
bloqué ( Vin > VDD + Vt ) n’est pas remplie. Le transistor de charge est parcouru par un
p
courant nul, et il n’est pas bloqué, donc il est nécessairement en régime linéaire avec
Vds = 0 , soit encore Vout = VDD .
p
B. Vt < Vin < Vout + Vt
n
(5)
p
Le transistor de signal n’est plus bloqué ; au moment où il se débloque, on a
Vds = VDD et Vgs = Vt , donc la condition de saturation Vds > Vgs − Vt est satisfaite
n
n
n
n
n
n
pour le transistor de signal. Le transistor de charge reste linéaire ( Vout > Vin − Vt ). Le
p
transistor de signal joue donc le rôle d’une source de courant idéale commandée par
Vin ; il impose son courant au transistor de charge, qui est en régime linéaire et dont la
tension grille-source vaut Vin – VDD : la tension drain-source du transistor de charge est
donc imposée. Elle ne peut qu’augmenter puisqu’elle était initialement nulle, donc Vout
diminue. L’équation (3) s’écrit :
(
βn
V − Vt
n
2 in
)
2
(
⎡
V − VDD
= β p ⎢ Vin − VDD − Vt Vout − VDD − out
p
⎢
2
⎣
(
)(
)
)
2
⎤
⎥
⎥
⎦
Cette équation du second degré en Vout – VDD admet une solution positive :
Vout = Vin − Vt +
p
(
Vin − VDD − Vt
si la condition suivante est réalisée :
p
)
2
−
(
βn
V −V
β p in tn
)
2
(6)
32
(
Vin − VDD − Vt
p
)
2
−
(
βn
V −V
β p in tn
)
2
VDD + Vt + Vt
p
≥ 0 soit Vin ≤
n
βn
1+
βp
βn
βp
(7)
Cette condition est bien réalisée dans tout l’intervalle qui définit le régime B : en effet,
lorsque Vin atteint la valeur limite (7), on a Vout = Vin − Vt d’après la relation (6), ce qui
p
est la limite du régime B (relation (5)) : au-delà de cette valeur, le transistor de charge
passe en régime saturé.
C. Vin − Vt < Vout < Vin − Vt
n
(8)
p
Les deux transistors sont en régime saturé. Chacun d’eux joue le rôle d’un générateur
de courant qui impose son courant à l’autre ; ceci n’est possible que si les deux générateurs fournissent le même courant :
2
2
βp
βn
Vin − Vt =
Vin − VDD − Vt
n
p
2
2
Cette équation ne fait pas intervenir Vout ; elle a pour solution
(
(
)
)
VDD + Vt + Vt
p
Vin =
1+
n
βn
βp
βn
βp
ce qui n’est autre que le cas limite de la relation (7).
Ainsi, de manière paradoxale
• ce régime C n’existe que pour une seule valeur de la tension d’entrée,
• dans ce régime, la tension de sortie n’est pas définie : elle peut varier arbitrairement dans l’intervalle décrit par la relation (8).
Il va de soi que cette situation est absurde d’un point de vue physique. Elle résulte du
fait que l’on atteint ici une limite de validité du modèle de Shichman et Hodges, qui
considère que le transistor MOS saturé se comporte comme un générateur de courant
idéal : comme indiqué dans la section II.4)b/, un transistor MOS en saturation se comporte comme un générateur de courant réel, avec une résistance interne non infinie due
à l’effet Early. Si l’on tient compte de cet effet, décrit par la relation (1), l’équation (3)
devient une équation linéaire en Vout : le paradoxe disparaît.
D. Vout + Vt < Vin < VDD + Vt
n
p
(9)
Cette situation est symétrique de celle décrite dans le régime B ; c’est à présent le transistor de signal qui est linéaire et le transistor de charge qui est saturé. L’équation (3)
s’écrit :
33
(
2
⎡
⎤ βp
Vout
β n ⎢ Vin − Vt Vout −
V − VDD − Vt
⎥=
n
p
2 ⎦⎥ 2 in
⎢⎣
(
)
)
2
qui a pour solution
(
) (V
Vout = Vin − Vt −
n
− Vt
in
) − β (V
2
n
E. VDD + Vt < Vin < VDD
βp
n
− VDD − Vt
in
p
)
2
.
(10)
p
Cette situation est symétrique de celle décrite dans le régime A ; c’est à présent le
transistor de charge qui est bloqué et le transistor de signal qui est linéaire. On a alors
Vout = 0 .
34
ANNEXE 3 : modélisation de l’interrupteur CMOS
On considère l’interrupteur CMOS représenté sur la Figure 21.
On envisage deux cas : la transmission d’un signal logique 0 et la transmission d’un signal
logique 1, par le transistor NMOS seul (Figure 22). Le condensateur de charge CL modélise
l’ensemble des condensateurs grille-substrat auxquels est transmis le signal de sortie.
• Supposons que le condensateur CL soit chargé, c’est-à-dire que le signal de sortie de
l’inverseur soit 1 : Vout = VDD.
o Supposons que le signal d’entrée soit 0 : Vin = 0. Le potentiel au point A étant
inférieur au potentiel en B, c’est A qui joue le rôle de la source et B celui du
drain. Par conséquent la tension grille-source du transistor est
VG – VA.
§ Si le signal de commande φ vaut 0, on a VG – VA = 0 : le transistor est
bloqué, donc il joue le rôle d’un interrupteur ouvert qui isole l’entrée de
la sortie : le signal d’entrée reste 0 et le signal de sortie reste 1.
§ Si le signal de commande φ vaut 1, on a VG – VA = VDD > Vt : le trann
sistor est actif. Le condensateur CL se décharge jusqu’à ce que sa
charge soit nulle. Lorsqu’il est déchargé, la tension à ses bornes est
nulle, donc le signal de sortie vaut 0.
Le signal logique 0 est donc transmis sans dégradation par le transistor
NMOS.
o Supposons que le signal d’entrée soit un 1 logique : Vin = VDD. Les tensions
•
d’entrée et de sortie étant identiques, elles restent identiques quelle que soit la
valeur du signal de commande φ.
Supposons à présent que le condensateur CL soit déchargé, c’est-à-dire qu’il y ait un 0
logique à la sortie de l’inverseur : Vout = 0.
o Supposons que le signal d’entrée soit un 1 logique : Vin= VDD. Le potentiel au
point A étant supérieur au potentiel en B, c’est à présent B qui joue le rôle de
la source et A celui du drain. Par conséquent la tension grille-source du transistor est VG – VB.
§ Si le signal de commande φ vaut 0, on a VG – VB = 0 : le transistor est
bloqué, donc il joue le rôle d’un interrupteur ouvert : le signal d’entrée
reste 1 et le signal de sortie reste 0.
§ Si le signal de commande φ vaut 0, on a VG – VB = VDD > Vt : le trann
sistor est actif. Le condensateur CL se charge donc à travers le transistor : la tension VB à ses bornes augmente, donc la tension VG – VB diminue. Elle finit par atteindre la valeur Vt , ce qui bloque le transistor :
n
35
le condensateur cesse donc de se charger, et la tension à ses bornes ne
peut dépasser la valeur VDD − Vt , donc le signal de sortie ne correspond
n
pas à un 1 logique.
Le signal logique 1 n’est donc pas transmis sans dégradation par le
transistor NMOS.
o Supposons que le signal d’entrée soit un 0 logique : Vin = 0. Les tensions
d’entrée et de sortie étant identiques, elles restent identiques quelle que soit la
valeur du signal de commande φ.
On démontrera de même que le transistor PMOS transmet sans dégradation le signal logique
1, mais ne transmet pas sans dégradation le signal logique 0.
Ainsi, la combinaison d’un transistor NMOS et d’un transistor PMOS en parallèle, commandés par des signaux complémentaires, permet de transmettre indifféremment les signaux logiques 0 ou 1 sans dégradation.
36
ANNEXE 4 : modélisation des caractéristiques dynamiques d’un inverseur CMOS
On considère les schémas de la Figure 28.
La tension d’entrée passe « instantanément » de 0 à 1 logique, donc de 0 Volt à VDD. Initialement, la tension de sortie est égale à VDD. On étudie le régime transitoire pendant lequel la
tension de sortie passe de 1 logique à 0 logique ; plus précisément, on cherche à calculer le
temps de descente, c’est-à-dire le temps nécessaire pour que le signal de sortie passe de
0,9 VDD à 0,1 VDD.
Le condensateur CL modélise toutes les capacités grilles-substrats des transistors vers lesquels
le signal Vout est acheminé, ainsi que toutes les capacités parasites des connexions.
La tension grille-source du transistor de signal étant égale à VDD, le transistor de signal est
actif. La tension grille-source du transistor de charge étant égale à zéro, le transistor de charge
est bloqué.
Pendant le transitoire, le point de fonctionnement du transistor de signal se déplace sur la caractéristique Vgs = VDD. On distingue donc deux phases :
• Première phase : Vout > VDD − Vt : le transistor de signal est saturé.
n
•
Seconde phase : Vout < VDD − Vt : le transistor de signal est linéaire.
n
Pendant les deux phases, l’équation de décharge du condensateur est
dV
C L out + I ds = 0
n
dt
Première phase : VDD − Vt < Vout < 0,9VDD
n
Le transistor de charge étant en régime saturé, il se comporte comme un générateur de courant ; comme ce courant est commandé par Vgs = VDD, il est constant. Le condensateur se décharge donc à courant constant : la tension à ses bornes varie linéairement (résultat à connaître par cœur : la tension aux bornes d’un condensateur qui est chargé ou déchargé sous
37
un courant constant varie linéairement en fonction du temps ; c’est d’ailleurs ainsi que l’on
crée des signaux triangulaires, par une succession de charges et de décharges sous courants
constants).
Le transistor étant en régime saturé, le courant de décharge du condensateur est
2
β
I ds = n VDD − Vt
n
n
2
qui est bien un courant constant.
On a donc
2
dV
β
C L out + n VDD − Vt = 0
n
dt
2
Le temps t1 nécessaire pour que la tension de sortie varie de 0,9 VDD à VDD − Vt est donc don-
(
)
(
)
n
né par :
V
(
(
−V
⌠ DD tn ⎛
2C L Vt − 0,1VDD
CL ⎞
n
t1 = ⎮
dV
−
=
⎜
⎟ out
2
⎮
⎜
⎟
⎮
⎝ I dsn ⎠
β
V
−
V
n
DD
tn
⌡0,9VDD
Seconde phase : 0,1VDD < Vout < VDD − Vt
)
)
n
Le transistor étant passé en régime linéaire, on a maintenant
2
⎡
⎤
Vout
I ds = β n ⎢ VDD − Vt Vout −
⎥
n
n
2 ⎥⎦
⎢⎣
Cette fois le courant dépend de Vout, qui n’est plus constant. La durée tf – t1 de cette phase est
donc donnée par
(
)
0,1V
⌠ DD
t f − t1 = ⎮
⎮
⌡VDD −Vt
⎛ C ⎞
L
⎜−
⎟ dV
⎜⎝ I ds ⎟⎠ out
n
n
En décomposant la fraction rationnelle en éléments simples et en intégrant on obtient :
19VDD − 20Vt
CL
n
ln
t f − t1 =
V
β n VDD − Vt
DD
(
Donc finalement
tf =
(
CL
β n VDD − Vt
n
)
n
(
)
)
⎡ 2 V − 0,1V
19VDD − 20Vt
tn
DD
n
⎢
+ ln
⎢ VDD − Vt
VDD
n
⎢⎣
⎤
⎥
⎥
⎥⎦
Généralement on choisit Vt = αVDD avec α ∼ 0,1 à 0,2. On a alors
n
tf ∝
CL
.
β nVDD
Le coefficient de proportionnalité varie de 2 à 8 environ quand α varie de 0 à 0,5.
38
Exemple : pour α = 0,2 on obtient t f ≈ 4
CL
. Ordre de grandeur (à connaître) : de
β nVDD
quelques dizaines de picosecondes à une nanoseconde.
La Figure 38 montre la caractéristique dynamique d’un inverseur CMOS pour CL = 0,1 pF, Vtn
= 1 Volt, VDD = 5 Volts, βn = 50 µA / V2.
Figure 38
Donc un circuit est d’autant plus rapide que VDD est grand, que le gain du transistor est grand
et que la capacité de charge est petite. Plus les dimensions des grilles des transistors sont petites, plus cette capacité est petite : c’est la diminution des dimensions grâce aux progrès de la
technologie de fabrication qui permet l’augmentation de la vitesse de fonctionnement des circuits.