Mémoire complet_V8 - Université Bordeaux 1

N° d’ordre : 3740
THÈSE
PRÉSENTÉE À
L’UNIVERSITÉ BORDEAUX 1
ÉCOLE DOCTORALE DES SCIENCES PHYSIQUES ET DE L'INGÉNIEUR
Par MAZOUFFRE Olivier
POUR OBTENIR LE GRADE DE
DOCTEUR
SPÉCIALITÉ : ÉLECTRONIQUE
Conception de synthèses de fréquences à 24 GHz à base de
diviseurs à mémoires D en technologies silicium avancées
Soutenue le 18 décembre 2008
Devant la commission d’examen formée de :
M. PAILLOT J.M.
M. RIUS E.
M. BEGUERET J.B.
M. DEVAL Y.
M. JACQUEMOD G.
M. LAPUYADE H.
M. TARIS T.
M. VINCENT P.
Professeur
Professeur
Professeur
Professeur
Professeur
Maître de Conférences
Maître de Conférences
Ingénieur
LAII - Université de Poitiers
LEST-UBO - Université de Brest
IMS - IUT Bordeaux 1
IMS - ENSEIRB
Polytech'Nice Sophia
IMS - Université Bordeaux 1
IMS - Université Bordeaux 1
CEA-LETI DCIS/SCME/LACR
Rapporteur
Rapporteur
Examinateur
Directeur de thèse
Examinateur
Co-directeur de thèse
Examinateur
Examinateur
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Les Sciences et les Technologies au service de l’Homme et de l’environnement
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Conception de synthèses de fréquences à 24 GHz à base de diviseurs à mémoires D
en technologies silicium avancées
Résumé : La synthèse de fréquences est une fonction largement utilisée dans les émetteur-récepteurs radios. En
générale, la fonction synthèse de fréquence est réalisée à l’aide d’une boucle à verrouillage de phase utilisant des
diviseurs de fréquence numériques. Cette thèse présente un nouveau type de diviseur de fréquence faisant appel à
des mémoires D et son application à la synthèse de fréquences. Ce nouveau diviseur permet de repousser les
limites des diviseurs numériques classiques à bascules D, en matière de fréquence maximale de fonctionnement
et de consommation, tout en conservant leur souplesse d’utilisation. La première partie de cette thèse présente les
techniques usuelles de réalisation des synthèses de fréquence et des diviseurs de fréquences, ainsi que le nouveau
diviseur SRO à base de mémoires D, sujet de ces travaux. Une étude détaillée de ce diviseur est réalisée avec un
premier modèle utilisant une approche numérique, puis un second plus réaliste faisant appel à une modélisation
de type analogique. Cette étude démontre que ce nouveau diviseur SRO est capable de fonctionner à une
fréquence plus élevée ou avec une consommation moindre, tout en réalisant les mêmes facteurs de division, que
les diviseurs classiques à bascules D. La dernière partie de cette thèse présente plusieurs implémentations en
technologies CMOS et BiCMOS de ST Microelectronics du diviseur SRO. En particulier son implémentation
dans deux synthétiseurs de fréquences fractionnaires à 24 GHz montre son intérêt de part la réduction
significative de consommation obtenue, tout en conservant une structure simple utilisant une surface de silicium
réduite
Mots clés : Synthèse de fréquences, Boucle à verrouillage de phase, Diviseurs de fréquences, RF, SRO
Design of frequency synthesis at 24 GHz using D latch based dividers in advanced silicon processes
Summary : Frequency synthesis is almost used in all RF transceivers, where this function is usually achieved by
using phase-locked-loop circuits. Most often, the phase-locked-loop includes digital frequency dividers in the
feedback that present high power dissipation and low maximum frequency at gigahertz frequencies. This thesis
presents a versatile new D latch-based divider that improves these issues and its application to frequency
synthesis. The first part presents several frequency synthesis techniques and theirs main characteristics. Then is
described various classical frequency dividers and the proposed new D latch-based SRO divider. A detailed
study of the SRO divider is presented with two approaches, the digital one and the analogue one. This study
demonstrates the benefit of the SRO divider in terms of power dissipation and speed compared with the widely
used D flip-flop based dividers. The last part presents several implementations of the SRO divider in CMOS and
BiCMOS processes of ST Microelectronics. Particularly, the SRO divider was implemented in two 24 GHz
fractional synthesizers, where it demonstrates its interest for reduction of power dissipation while using small
silicon area.
Key Words : PLL, Frequency Divider, RF, SRO, Low-power
Laboratoire d’accueil : Laboratoire IMS - Université Bordeaux 1 - Bat. A31
351, cours de la Libération - 33405 TALENCE CEDEX
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Remerciements
Ce travail de recherche s’est déroulé au sein de l’équipe conception de circuits intégrés du
laboratoire IMS, précédemment IXL (Université Bordeaux 1 - CNRS - ENSEIRB ENSCPB). Il a été réalisé avec le soutient de la société ST Microelectronics, dans le cadre du
laboratoire commun STM - IMS.
Je souhaite remercier mes encadrants Monsieur le Professeur Yann Deval et Monsieur le
Maitre des Conférence Hervé Lapuyade, ainsi que Messieurs les Professeurs Jean-Baptiste
Bégueret et Pascal Fouillat de m’avoir permis de mener à bien mes recherches.
Les circuits présentés dans ce mémoire ont été fabriqués avec le soutien de Monsieur
Didier Belot de ST Microelectronics Crolles. Une partie des mesures présentées dans ce
mémoire ont été réalisées par Monsieur Maxime Marchetti de l’équipe de caractérisation RF
de ST Microelectronics Crolles, dirigée par Madame Caroline Arnaud.
Ce travail a été rendu possible grâce à Mesdames Magali de Matos et Nicole Lavigne qui
ont consacré un temps important au câblage des puces de mes circuits intégrés. Merci
également à Messieurs Patrick Hellmuth et Birama Goumballa, pour l’aide qu’ils ont apportée
au développement de mes circuits, ainsi qu’à Monsieur Cyril Hainaut pour les mesures
réalisées sous pointes qu’il a permises.
Pour finir, je souhaite saluer pour leur soutient tous les membres, chercheurs, doctorants et
ingénieurs des équipes EC2 et CSH de l’IMS.
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Sommaire
Introduction générale _______________________________________ 1
1 Synthèse de fréquences : PLL, DLL, ILO ______________________ 4
1.1 Introduction _______________________________________________________ 4
1.2 Caractéristiques fondamentales des synthétiseurs de fréquences____________ 4
1.2.1 Plage de fréquences et pas de synthèse _______________________________ 4
1.2.2 Pureté spectrale__________________________________________________ 5
1.2.3 Bruit de phase ___________________________________________________ 8
1.2.4 Temps d'accrochage et agilité en fréquence ___________________________ 10
1.3 Techniques de synthèse de fréquences_________________________________ 10
1.3.1 Synthèse de fréquences à PLL _____________________________________ 10
1.3.2 Synthèse de fréquences à DLL _____________________________________ 11
1.3.3 Synthèse de fréquences à OS ______________________________________ 13
1.3.4 Synthèse numérique directe _______________________________________ 14
1.4 Architectures de synthétiseurs de fréquences à PLL _____________________ 14
1.4.1 PLL à division entière____________________________________________ 14
1.4.2 Synthétiseur à division fractionnaire ________________________________ 16
1.5 Etude de la fonction de transfert et de la stabilité de la PLL ______________ 17
1.5.1 Schéma-bloc, composants de la PLL et modélisation ___________________ 17
1.5.2 Etude de la stabilité de l'asservissement de phase ______________________ 30
1.5.3 Etude de boucle fermée de la PLL __________________________________ 33
1.6 Etude du bruit de phase dans la PLL _________________________________ 35
1.6.1 Sources de bruits dans les composants électroniques____________________ 35
1.6.2 Bruit de phase des oscillateurs _____________________________________ 37
1.6.3 Bruit global de la PLL ___________________________________________ 38
1.7 Conclusion _______________________________________________________ 40
1.8 Bibliographie _____________________________________________________ 41
2 Conception de diviseurs de fréquences à basse-consommation ______ 44
2.1 Introduction ______________________________________________________ 44
2.1.1 Architecture des diviseurs de fréquences _____________________________ 44
2.1.2 Techniques de réalisation des pré-diviseurs et leurs caractéristiques________ 47
2.2 Pré-diviseur SRO__________________________________________________ 53
2.2.1 Présentation du pré-diviseur SRO __________________________________ 53
2.2.2 Modèle numérique du pré-diviseur SRO _____________________________ 55
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2.2.3 Calcul analytique des plages de fonctionnement du modèle numérique du prédiviseur SRO __________________________________________________________ 56
2.2.4 Simulation du modèle numérique du pré-diviseur SRO__________________ 59
2.2.5 Modèle analogique du pré-diviseur SRO _____________________________ 61
2.2.6 Simulation du modèle analogique du pré-diviseur SRO _________________ 63
2.2.7 Calculs analytique et numérique des plages de fonctionnement du modèle
analogique du pré-diviseur SRO ___________________________________________ 67
2.3 Simulation de deux pré-diviseurs par 4 SRO en technologie BiCMOS7RF __ 72
2.3.1 Présentation des diviseurs SRO ____________________________________ 72
2.3.2 Simulation des diviseurs SRO _____________________________________ 74
2.4 Présentation de quelques diviseurs SRO réalisés et de leurs performances __ 84
2.4.1 Diviseur par 4 SRO à transistors NPN basse-tension____________________ 84
2.4.2 Diviseur par 4 SRO à transistors NMOS et effet de bulk_________________ 90
2.5 Conclusion et bref état de l'art des pré-diviseurs de fréquences____________ 97
3 Conception d'une boucle à verrouillage de phase à 24 GHz en
technologie BiCMOS7RF et à diviseur SRO _______________________ 102
3.1 Introduction _____________________________________________________ 102
3.2 Architecture de la PLL à 24 GHz____________________________________ 102
3.3 Oscillateur commandé en tension à charges LC________________________ 103
3.3.1 Schéma de l'oscillateur __________________________________________ 103
3.3.2 Simulation de l'oscillateur et dessin des masques _____________________ 106
3.3.3 Mesure de l'oscillateur __________________________________________ 109
3.4 Pré-diviseur SRO à deux facteurs de division en logique CML ___________ 113
3.4.1 Architecture et schéma du pré-diviseur de fréquences SRO _____________ 113
3.4.2 Simulation et dessin des masques du pré-diviseur à SRO _______________ 115
3.4.3 Mesure du pré-diviseur__________________________________________ 118
3.5 Comparateur de phase et filtre de boucle _____________________________ 122
3.5.1 Schéma et simulation du comparateur de phase_______________________ 122
3.5.2 Schéma du filtre de boucle _______________________________________ 123
3.6 PLL à 24 GHz ___________________________________________________ 126
3.6.1 Simulation & dessin des masques _________________________________ 126
3.6.2 Mesure de la PLL ______________________________________________ 128
3.7 Conclusion et bref état de l'art des PLL et diviseurs de fréquences________ 135
3.8 Bibliographie ____________________________________________________ 136
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4 Conception d'un synthétiseur de fréquences à 24 GHz en technologie
HCMOS9GP et à diviseur SRO _________________________________ 139
4.1 Introduction _____________________________________________________ 139
4.2 Architecture du synthétiseur à 24 GHz _______________________________ 139
4.3 Oscillateur Push-Push commandé en tension __________________________ 140
4.3.1 Schéma de l'oscillateur __________________________________________ 140
4.3.2 Simulation de l'oscillateur & dessin des masques _____________________ 141
4.3.3 Mesure de l'oscillateur __________________________________________ 145
4.4 Pré-diviseur SRO à deux facteurs de division en logique CML ___________ 149
4.4.1 Architecture et schéma du diviseur de fréquences _____________________ 149
4.4.2 Simulation & dessin des masques _________________________________ 152
4.4.3 Mesure du pré-diviseur__________________________________________ 155
4.5 Comparateur de phase et filtre de boucle _____________________________ 158
4.5.1 Schéma et simulation du comparateur de phase et de la pompe de charges _ 158
4.5.2 Schéma et simulation du filtre de boucle ____________________________ 160
4.6 Synthétiseur à 24 GHz_____________________________________________ 161
4.6.1 Simulation et dessin des masques__________________________________ 161
4.6.2 Mesure du synthétiseur__________________________________________ 164
4.7 Conclusion et bref état de l'art ______________________________________ 167
Conclusion générale _______________________________________ 170
Production scientifique_____________________________________ 171
Annexe ________________________________________________ 174
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Introduction générale
Introduction générale
Aujourd'hui, les circuits intégrés radiofréquences sont présents dans de nombreux objets
de la vie courante. Le développement de circuits intégrés RF compacts, et peu coûteux a
permis une démocratisation des moyens de communications, d'abord pour la voix avec la
téléphonie mobile, et plus récemment pour les réseaux informatiques sans fil. Depuis peu, la
montée en fréquence des technologies, permet également la réalisation de radars embarqués
légers, trouvant par exemple un usage en automobile comme partie de systèmes anticollisions.
Les circuits intégrés RF qui sont réalisés en technologies silicium avancées, autorisent une
réduction des coûts, grâce à l'intégration sur un même substrat de nombreuses fonctions
analogiques et numériques. Un paramètre de la réduction du coût est également la
consommation de ces circuits. En effet, la consommation des composants a un impact sur la
taille des batteries des appareils autonomes, et sur la présence éventuelle de dispositifs de
refroidissement.
Ces circuits intégrés radiofréquences comportent dans leur grande majorité, des émetteurs
ou récepteurs radiofréquences utilisant le changement de fréquence pour leur fonctionnement.
Le changement de fréquence est soit unique dans le cas des émetteurs-récepteurs homodynes,
soit multiple dans les cas des émetteurs-récepteurs hétérodynes. Un exemple d'émetteur
homodyne simplifié est présenté ci-dessous à la figure 1.
Mélangeur
Antenne
Signal
modulant
Modulateur
Amplificateur
Oscillateur
local
Changement de fréquence
Figure 1 : Exemple d'émetteur homodyne
Tous ces émetteurs-récepteurs nécessitent au moins un changement de fréquence,
permettant de transposer le signal en bande de base issu du modulateur dans le canal haute
fréquence, utilisé pour la transmission. La transposition de fréquence est généralement
réalisée par un mélangeur, qui multiplie le signal en bande de base avec un signal venant d'un
oscillateur : l'oscillateur local. La fréquence du signal fourni par l'oscillateur local est voisine
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1
Introduction générale
de la fréquence du canal d'émission ou de réception du dispositif. Il s'agit donc d'un signal
dont la fréquence est très élevée.
Dans le cas d'un canal d'émission et de réception unique, il est possible d'utiliser un
oscillateur de fréquence fixe. Cependant dans une large majorité des cas, la fréquence de
l'oscillateur local doit être programmable, pour permettre de sélectionner le canal utilisé pour
la transmission. Il faut donc réaliser une synthèse de fréquences.
Quartz
Synthétiseur
PLL
Fréquence synthétisée
Contrôle de fréquence
Figure 2 : Exemple de synthétiseur de fréquences
à boucle à verrouillage de phase
Dans ce mémoire, nous allons nous intéresser au synthétiseur de fréquences à boucle à
verrouillage de phase (PLL) de la figure 2, de loin le plus courant. Plus particulièrement, nous
allons présenter un nouveau type de diviseurs de fréquences qui présentent de bonnes
performances en termes de consommation, de fréquence maximale de fonctionnement, de
surface de silicium et de souplesse d'utilisation.
Nous allons d'abord présenter les techniques de synthèse de fréquences et les
caractéristiques essentielles des synthétiseurs dans le chapitre 1, en détaillant plus
particulièrement la boucle à verrouillage de phase et ses constituants. Dans le chapitre 2, nous
nous intéresserons aux diviseurs de fréquences analogiques et numériques. Dans ce chapitre,
nous présenterons la structure, l'étude théorique, la simulation et la mesure de nouveaux
diviseurs de fréquences à basse consommation et à haute fréquence de fonctionnement. Dans
les chapitres 3 et 4, deux synthétiseurs de fréquences fonctionnant à 24 GHz seront présentés,
ils nous ont permis de démontrer l'application pratique de nos nouveaux diviseurs de
fréquences à mémoires D dans des boucles à verrouillage de phase.
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2
Chapitre 1 - Synthèse de fréquences
Chapitre 1
Synthèse de fréquences
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Chapitre 1 - Synthèse de fréquences
1 Synthèse de fréquences : PLL, DLL, ILO
1.1 Introduction
Il existe plusieurs dispositifs et techniques de réalisation des synthétiseurs de fréquences.
Dans ce chapitre, nous évoquerons les synthétiseurs à boucle à verrouillage de phase (Phase
Locked Loop) [1-1], à boucle à verrouillage de retard (Delay Locked Loop) [1-2] et à
oscillateur synchronisé (Injection Locked Oscillator) [1-3]. Les caractéristiques
fondamentales des synthétiseurs seront décrites dans les parties suivantes, ainsi que les
principes de fonctionnement des différents types de synthétiseurs. Nous poursuivrons par une
étude plus détaillée de la PLL, d'une part à propos de ses composants : comparateur de phase,
pompe de charges, filtre de boucle, oscillateur et diviseur de fréquences, d'autre part à propos
de sa modélisation et ses caractéristiques fondamentales : stabilité, bande passante et bruit de
phase.
1.2 Caractéristiques
fréquences
fondamentales
des
synthétiseurs
de
1.2.1 Plage de fréquences et pas de synthèse
La principale caractéristique d'un synthétiseur de fréquences est l'ensemble des fréquences
qu'il peut générer. Pour une utilisation dans émetteur-récepteur radio, les fréquences à couvrir
sont fixées par le ou les standard(s) de communication que l'ont souhaite pouvoir couvrir
(plan de fréquences). Par exemple, pour le GSM la caractéristique des canaux est définie par
l'European Telecommunications Standards Institute [1-4].
La plage de fréquences est la zone comprise entre la plus petite et la plus grande des
fréquences synthétisables, sa largeur doit être supérieure ou égale à la bande de fréquences
allouée au standard de communication. En raison des multiples changements de fréquences
possibles dans la chaîne d'émission ou de réception, la plage de fréquences à synthétiser peut
être décalée par rapport aux fréquences du standard de communication. Ce qui est le cas des
systèmes hétérodynes à plusieurs changements de fréquence.
Canal n
Canal 4
Canal 3
Canal 2
Canal 1
Plage de fréquence
fréquence
Pas de synthèse
Figure 1-1 : Plage de fréquences et pas de synthèse
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4
Chapitre 1 - Synthèse de fréquences
Le pas de synthèse est la différence de fréquence entre deux fréquences synthétisées
consécutives. Habituellement le pas de synthèse est inférieur ou égal à la largeur d'un canal,
de façon à pouvoir opérer sur tous les canaux du standard de télécommunication. En général,
la complexité du synthétiseur de fréquences est fortement dépendante du plan de fréquences
du standard de télécommunication [1-5].
Dans le cas des circuits radiofréquences modernes, on cherche généralement à couvrir de
multiples standard de télécommunications. Dans ce cas, il sera nécessaire que le synthétiseur
de fréquence couvre une large plage de fréquences ou alors plusieurs sous-plages de
fréquences. Le pas de synthèse devra également pouvoir être ajustable. Ces deux conditions
participent de manière importante à la complexité du développement des synthétiseurs de
fréquences modernes.
Quartz
Fréquence synthétisée
Synthétiseur
fref
n
fref
p
Contrôle de fréquence
Figure 1-2 : Synthétiseur et référence de fréquences
Le pas de fréquence est dépendant de la fréquence de référence du synthétiseur.
Usuellement, la fréquence synthétisée est une fraction (division de deux nombres entiers) de
la fréquence de référence (figure 1-2). La fréquence de référence doit donc être choisie avec
soin, afin de permettre d'obtenir la plage de fréquences et le pas de synthèse voulus. Si p=1, le
pas de synthèse est égal à la fréquence de référence : on a le synthétiseur de fréquences le plus
simple à mettre en oeuvre.
1.2.2 Pureté spectrale
Idéalement, un synthétiseur de fréquences devrait générer un signal purement sinusoïdal,
sans bruit ou parasite. Il en est autrement en pratique. Un premier défaut est la génération de
raies parasites dans le spectre du signal synthétisé [1-6]. Souvent, à la place d'une raie unique
à la fréquence synthétisée, on retrouve un ensemble de raies parasites de faibles puissances.
Elles sont générées par le synthétiseur. Un exemple d'un tel spectre est présenté à la figure
1-3.
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Chapitre 1 - Synthèse de fréquences
puissance
n
fref
p
fref
n −1
fref
p
n +1
fref
p
2
n
fref
p
fréquence
0
Figure 1-3 : Exemple de spectre généré par un synthétiseur de fréquences
De plus, on trouve habituellement dans le spectre de sortie, des harmoniques du signal
synthétisé. En effet le signal généré est rarement sinusoïdal. A plus basse fréquence on peut
également trouver une raie à la fréquence de référence. Ces raies parasites étant relativement
loin en fréquence de la fréquence synthétisée, on peut assez facilement les supprimer à l'aide
d'un filtre passe-bande. Par exemple, l'émetteur de la figure 1-4 possède un filtre qui placé
entre l'amplificateur et l'antenne, atténue ces signaux parasites situés loin de la bande de
fréquence de travail. Pour un récepteur le principe est sensiblement le même.
Antenne
Signal
modulant
Modulateur
Amplificateur
Filtre
d’antenne
Synthétiseur
Figure 1-4 : Exemple d'émetteur avec un filtrage d'antenne
En sortie des synthétiseurs, on trouve également des raies parasites situées à proximité de
la fréquence synthétisée. Celles-ci sont en général les plus gênantes. Elles ne peuvent être
supprimées par un simple filtre : pour être efficace ce filtre devrait suivre le canal de travail,
et posséder un facteur de qualité extrêmement élevé. Un filtre, avec ces caractéristiques, n'est
généralement pas physiquement réalisable, pour les systèmes de communication modernes. Il
est donc nécessaire de minimiser ces raies parasites à la source, c'est-à-dire au niveau du
synthétiseur.
Les sources de ces raies parasites sont habituellement multiples : la fréquence de
référence, le signal modulant, l'amplificateur... Elles peuvent également être internes au
synthétiseur de fréquences, par exemple dues aux diviseurs de fréquences que l'ont trouve
dans les boucles à verrouillage de phase (Phase Locked Loops). Dans le cas des PLL, la cause
des raies parasites peut être également un couplage de l'oscillateur commandé en tension avec
des circuits voisins. En général, il y a trois voies de couplage des oscillateurs avec des
perturbateurs, comme présenté à la figure 1-5.
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6
Chapitre 1 - Synthèse de fréquences
La première voie de couplage est la tension d'alimentation. La plupart du temps,
l'alimentation est commune à plusieurs fonctions.. Les parasites présents sur l'alimentation
affectent donc l'ensemble du synthétiseur. Pour minimiser ce phénomène, la première
précaution à prendre est de réaliser des fonctions possédant une bonne réjection
d'alimentation. Il est également possible de mettre en place des filtres sur l'alimentation, pour
réduire les parasites sur celle-ci ou de séparer les alimentations.
La seconde voie de couplage est la tension de commande du VCO. Souvent, le signal de
commande de l'oscillateur possède une relativement haute impédance. Il est donc assez
sensible à des agressions provenant d'autres signaux.
Parasites par la tension d’alimentation
Signal pollué
Parasites par la tension de commande
VCO
Parasites par l’environnement
Figure 1-5 : Exemple de voies de pollution d'un oscillateur
La troisième voie de couplage pour les parasites est l'environnement. Par couplage
électromagnétique, les signaux parasites se propagent entre les composants. Ceci est
particulièrement vrai pour les circuit intégrés, où les composants ont un substrat et un boîtier
commun. Pour réduire ce phénomène, le principe général est de réaliser des blindages autour
des composants sources de parasites ou sensibles à ceux-ci. Eloigner les composants les uns
des autres permet également d'augmenter l'isolation et de réduire l'amplitude des parasites.
On peut également réaliser des fonctions qui sont naturellement peu sensibles aux
couplages par l'environnement. En effet, ces couplages, ainsi que le couplage par
l'alimentation, sont de type mode commun. Il est donc possible, en utilisant des circuits
différentiels, de réaliser des fonctions qui possèdent une certaine immunité à ces parasites. Un
exemple, d'un tel circuit, est l'amplificateur différentiel de la figure 1-6.
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7
Chapitre 1 - Synthèse de fréquences
Sortie -
Sortie +
Entrée +
Entrée -
Figure 1-6 : Exemple d'amplificateur différentiel
Ce type de structure différentielle a l'avantage d'être simultanément peu sensible aux
parasites et faiblement émetteur de parasites. Les structures différentielles sont donc
usuellement utilisées dans les circuits intégrés, pour leurs parties critiques. En effet, le surplus
de composants qu'elles nécessitent est rarement un problème en technologies intégrées.
Parfois, une partie des raies parasites est intrinsèque au mode de fonctionnement du
synthétiseur de fréquences. Dans ce cas, un choix d'architecture ou un dimensionnement
judicieux des composants du synthétiseur peut permettre de les réduire.
Dans le cas d'un émetteur, les raies parasites induisent l'émission de puissance dans les
canaux voisins ou bandes de fréquences voisines du canal d'émission. Cette puissance est en
généralement sévèrement limitée par le standard de communication ou les normes d'émissions
des états. En effet, cette puissance peut facilement brouiller les autres utilisateurs du spectre
électromagnétique.
Pour un récepteur, le problème est un peu différent. En raison des raies parasites, le
récepteur va recevoir des signaux non voulus, hors du canal de transmission. Si ces signaux
sont de forte puissance, le récepteur va être perturbé et voir sa sensibilité et son rapport signal
sur bruit se dégrader.
1.2.3 Bruit de phase
Une seconde source de dégradation du spectre synthétisé est également à l'œuvre dans les
synthétiseurs de fréquences : le bruit généré par les composants actifs et passifs des circuits.
Ces bruits en tension et courant des composants se traduisent par du bruit sur l'amplitude et
sur la phase du signal généré par le synthétiseur [1-7].
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Chapitre 1 - Synthèse de fréquences
puissance
Pf0
∆P
Bruit de phase
P∆f+f0
0
∆f
f0
fréquence
Figure 1-7 : Définition du bruit de phase
En général, les fonctions composant le synthétiseur provoquent un écrêtage de l'amplitude
du signal généré, le bruit en amplitude se retrouve donc converti en bruit de phase. On
retrouve donc en sortie du synthétiseur, essentiellement du bruit de phase. En l'absence de
raies parasites, le spectre en sortie du synthétiseur est semblable à celui de la figure 1-7 : la
raie à la fréquence synthétisée s'élargit en présentant des épaules symétriques dues au bruit
des composants.
La définition usuelle du bruit de phase à bande latérale unique (Single Side Band Phase
Noise) est celle-ci :
 P∆f + f 0 
 [dBc/Hz]
L(∆f ) = 10. log
 Pf 0 


(1-1)
Le bruit de phase est défini avec une bande passante de 1 Hz pour les puissances, à un
décalage en fréquence donné par rapport à la fréquence centrale de la porteuse (f0). On peut
remarquer que le bruit de phase L(ω) est défini à partir de la densité spectrale de puissance du
signal, et non à partir de la densité spectrale de la phase du signal. En fait, le deux définitions
sont équivalentes pour les faibles bruits de phase. En effet, ont se retrouve dans le cas d'une
modulation de phase de faible indice, dont le spectre est similaire à celui d'une modulation
d'amplitude. Cette modulation a pour effet de multiplier par la puissance Pf0 l'amplitude du
signal modulant (bruit de phase), et de le décaler en fréquence autour de la porteuse de
fréquence f0. Cette définition est préférée, car il est aisé de mesurer à l'aide d'un analyseur de
spectre la densité spectrale de puissance, il est par contre beaucoup plus difficile de mesurer la
phase.
Le bruit de phase du synthétiseur a principalement deux effets sur un émetteur-récepteur.
Le premier est la dégradation du rapport signal sur bruit de la transmission, si tout ou partie de
l'information est portée par la phase de la porteuse [1-8]. Le second effet est similaire à celui
des raies parasites : avec le bruit de phase, un émetteur va rayonner de l'énergie sur les canaux
adjacents, alors qu'un récepteur va recevoir de l'énergie des canaux adjacents [1-9].
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9
Chapitre 1 - Synthèse de fréquences
1.2.4 Temps d'accrochage et agilité en fréquence
De nombreux standards de communication nécessitent que le synthétiseur de fréquences
soit capable de changer rapidement de fréquence. Par exemple, lorsqu'un appareil mobile doit
rester en contact avec plusieurs stations fixes, ou établir de nouveaux contacts, tout en
continuant d'assurer la communication sans interruption du point de vue de l'utilisateur [1-4].
Un exemple, où le synthétiseur bascule entre trois fréquences, est présenté à la figure 1-8.
f3
f2
puissance
f1
τ1
τ3
τ2
0
fréquence
Figure 1-8 : Exemple de basculement du synthétiseur entre trois fréquences
Le temps disponible pour le changement de fréquence est en général spécifié avec une
erreur maximale à respecter sur la fréquence générée. Souvent, la réduction du temps de
transition entre deux fréquences, demande d'augmenter la bande passante du synthétiseur.
Généralement, cette augmentation de bande passante s'accompagne d'une hausse du niveau
des raies parasites générées et parfois du bruit de phase. L'optimisation du temps de transition
est donc habituellement délicate, d'autant plus que le comportement des synthétiseurs est
rarement linéaire lors d'importants sauts de fréquence.
1.3 Techniques de synthèse de fréquences
1.3.1 Synthèse de fréquences à PLL
D'usage très répandu, la boucle à verrouillage de phase (Phase Locked Loop), est un
circuit dans lequel est asservie la phase, et donc la fréquence, d'un oscillateur à celle d'une
référence. La référence est le signal périodique appliqué en entrée, dont est dérivée la
fréquence de sortie.
La chaîne directe d'une PLL typique (figure 1-9) est composée d'un diviseur de
fréquences, d'un comparateur de phase, d'un filtre de boucle qui attaque un oscillateur
commandé. Dans la chaîne de retour est présent un diviseur de fréquences.
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10
Chapitre 1 - Synthèse de fréquences
Comparateur
de phase
Référence
+
Diviseur
1/p
Σ
Filtre
de boucle
Oscillateur
commandé
Sortie
Diviseur
1/n
Figure 1-9 : Schéma-bloc d'une boucle à verrouillage de phase
Dans le cas de la figure 1-9, la fréquence synthétisée est égale à la fréquence de référence
divisée par p et multipliée par n. Le pas de fréquence de la PLL est donc égal à la fréquence
de référence divisée par p.
Les facteurs de division des diviseurs de fréquences, n et p, peuvent être des nombres
entiers. Dans ce cas on a affaire à une PLL entière. Cependant il est possible d'obtenir des
facteurs de division moyens fractionnaires, en commutant rapidement entre plusieurs facteurs
de division entiers. On parle alors de diviseurs ou boucles à verrouillage de phase
fractionnaires.
ϕréférence
1/p
+
Kd
F(ωj)
Kvco /ωj
ϕsortie
1/n
Figure 1-10 : Modèle petits signaux de la PLL
En raison de l'intégration associée à la conversion fréquence/phase de l'oscillateur, et de la
présence d'un filtre de boucle passe bas, on a affaire à un système asservi qui est au minimum
du second ordre. Sa stabilité doit donc être étudiée avec soin.
Le schéma équivalent aux petits signaux de la PLL est présenté à la figure 1-10. Ce
modèle est une approximation linéaire et continue, il faut donc s'assurer d'être dans son
domaine de validité pour pouvoir l'utiliser. Généralement on le considère valable lorsque la
PLL est accrochée (petite erreur de phase) et lorsque la bande passante de la PLL est
inférieure à 1/10 de la fréquence de comparaison du comparateur de phase (système continu).
1.3.2 Synthèse de fréquences à DLL
Une seconde façon de faire de la synthèse de fréquences est d'utiliser une boucle à
verrouillage de retard (Delay Locked Loop). L'utilisation de la boucle à verrouillage de retard
est assez peu courante en synthèse de fréquences. En effet, il est beaucoup plus difficile de
réaliser une multiplication de fréquence programmable avec une DLL qu'avec une PLL.
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11
Chapitre 1 - Synthèse de fréquences
Cependant, ses propriétés en matière de bruit de phase (plus faible) et de vitesse d'accrochage
(plus rapide), la rendent intéressante pour des application spécifiques [1-10]. Le schéma
typique d'une DLL est présenté à la figure 1-11.
Référence
Retard
commandé
Sortie
Filtre
de boucle
+
Σ
-
Comparateur
de phase
Figure 1-11 : Schéma-bloc d'une boucle à verrouillage de retard
La boucle à verrouillage de retard possède un comparateur de phase, un filtre de boucle et
un retard commandé dans sa chaîne directe. L'entrée de contre-réaction du comparateur de
phase est directement connectée à la sortie de retard. Une DLL a, théoriquement, plusieurs
solutions stables. Il s'agit des solutions correspondant à un nombre entier de périodes de la
référence. En pratique, on s'arrange pour que le circuit se verrouille sur celle qui correspond à
une période de la référence.
Avec le schéma-bloc proposé, la fréquence de sortie est égale à la fréquence d'entrée.
Ainsi on réalise un tampon sans retard (Zero Delay Buffer), qui est une fonction très utilisée
dans les circuits numériques, mais de peu d'intérêt en synthèse de fréquences. Pour réaliser
une multiplication de fréquences, on peut utiliser un retard qui possède une seconde sortie
dont la fréquence est un multiple de la fréquence du signal qui traverse le retard. Un exemple
d'un tel retard est présenté à la figure 1-12. La fréquence de référence est multipliée par un
nombre entier qui est plus difficilement programmable que pour la boucle à verrouillage de
phase.
Entrée
Retard
commandé
Retard
commandé
Retard
commandé
Retard
commandé
Sortie
Combineur
Sortie multiplicateur de fréquence
Figure 1-12 : Multiplicateur de fréquences à retards commandés
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12
Chapitre 1 - Synthèse de fréquences
A l'inverse de la PLL, où chaque période de l'oscillateur s'appuie sur la précédente, avec
une DLL la gigue (jitter) du signal de sortie est remise à zéro à chaque nouvelle période de la
référence. La DLL ne présente donc pas de phénomène d'accumulation de la gigue, son bruit
de phase est donc potentiellement meilleur que celui d'une PLL.
ϕréférence
ϕsortie
KCDL
1/(τωj)
+
Kd
Figure 1-13 : Modèle petits signaux de la DLL
La boucle à verrouillage de retard est un système du premier ordre, le filtre de boucle peut
donc être un simple intégrateur, sans problème de stabilité. Son schéma aux petits signaux est
présenté à la figure 1-13. On peut remarquer que l'asservissement est inconditionnellement
stable. Cependant ce résultat n'est vrai que dans le domaine où s'applique ce modèle, en réalité
une DLL peut être instable [1-10].
Si l'on fait une étude plus détaillée de la boucle, on trouve que le temps d'accrochage
d'une DLL peut être extrêmement faible. En théorie, une DLL peut se verrouiller en une
période de la référence, lorsqu'elle est en limite de stabilité.
1.3.3 Synthèse de fréquences à OS
Un troisième voie possible pour synthétiser une fréquence est d'utiliser un oscillateur
synchronisé (Injection Locked Oscillator) [1-3]. Un oscillateur synchronisé est un oscillateur
quelconque, dans lequel on vient injecter des perturbations à la fréquence de référence. Si
l'ensemble est bien dimensionné, l'oscillateur va voir sa fréquence se verrouiller sur la
fréquence de référence ou une de ses harmoniques.
Référence
Sortie
Oscillateur
Figure 1-14 : Oscillateur synchronisé par injection
Avec un oscillateur synchronisé, le facteur de multiplication de fréquences est par nature
fixe, et égal à un nombre entier. Comme les DLL, les oscillateurs synchronisés sont des
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13
Chapitre 1 - Synthèse de fréquences
systèmes du premier ordre pouvant avoir une bande passante importante. Ils se verrouillent
rapidement : quelques périodes de la référence sont suffisantes. Ils ont la propriété de recopier
le bruit de phase de la référence dans leur large bande passante, leur bruit de phase est donc en
général faible. Cependant, de par leur mode de fonctionnement par injection de perturbations,
ils génèrent des raies parasites relativement fortes dans le spectre du signal synthétisé.
1.3.4 Synthèse numérique directe
La synthèse numérique directe (Direct Digital Synthesis) fait appel à un système générant
un signal numérique qui est ensuite converti en analogique. La conversion est réalisée par un
Convertisseur Numérique-Analogique (CNA), comme présenté à la figure 1-15. Ce mode de
génération est très souple, grâce à la reconfigurabilité de la partie numérique. De plus le bruit
de phase est faible car le signal synthétisé est dérivé d'une horloge très stable. Cependant la
fréquence maximale de travail est en générale basse, avec une consommation électrique
importante [1-11] : les synthétiseurs DDS sont généralement cantonnés à des fréquences
faibles de quelques dizaines ou centaines de mégahertz. Ils ne sont peu ou pas utilisés pour les
parties haute fréquence, des émetteurs-récepteurs fonctionnant à plusieurs gigahertz ou
dizaines de gigahertz.
Sortie
Générateur
numérique
Horloge
CNA
Filtre
Commande
Figure 1-15 : Schéma-bloc d'un synthétiseur DDS
1.4 Architectures de synthétiseurs de fréquences à PLL
1.4.1 PLL à division entière
La boucle à verrouillage de phase à division entière est la plus simple structure de
synthétiseur à PLL. Son schéma-bloc est présenté à la figure 1-16. Les diviseurs de
fréquences sont en général des diviseurs numériques, qui divisent par un nombre entier,
souvent programmable.
Comparateur
de phase
Référence
Diviseur
1/p
+
Σ
Filtre
de boucle
Oscillateur
commandé
Sortie
Diviseur
1/n
Figure 1-16 : Schéma-bloc d'une PLL à division entière
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14
Chapitre 1 - Synthèse de fréquences
La fréquence de référence est d'abord divisée par p, ce premier diviseur programmable
étant optionnel. Il est utile si l'on souhaite pouvoir programmer le pas synthèse. Dans ce cas il
est égal à :
f ref
∆f =
[Hz]
(1-2)
p
La fréquence de sortie (synthétisée) est donnée par la relation suivante :
f sortie = ∆f .n =
n
f ref [Hz]
p
(1-3)
La bande passante d'une PLL à division entière est directement proportionnelle à son pas
de synthèse. En effet le filtre de boucle doit supprimer les composantes fréquentielles situées
au-dessus de la fréquence de travail du comparateur de phase, afin de réduire la génération de
raies parasites et d'assurer la stabilité de la boucle.
La boucle de contre-réaction de la PLL a pour propriété de masquer le bruit de phase
propre à l'oscillateur commandé dans sa bande passante, comme montré à la figure 1-17. Dans
sa bande passante, le bruit de phase de sortie de la PLL est une image de celui de la référence.
En négligeant le bruit propre de la PLL on a :
n
Lsortie (∆f ) = 10. log  + Lref (∆f ) [dBc/Hz]
 p
(1-4)
avec Lsortie (∆f ) qui est le bruit de phase de la sortie de la PLL et Lref (∆f ) le bruit de phase
de la référence.
puissance
n
fref
p
Bruit de phase de l’oscillateur
Bruit de phase de la PLL
fréquence
0
2X La bande passante de la PLL
Figure 1-17 : Bruit de phase de sortie d'une PLL
Lorsque l'on désire un petit pas de synthèse, cela signifie que l'on aura une faible bande
passante. Dans ce cas l'asservissement ne sera pas en mesure de compenser efficacement le
bruit de phase de l'oscillateur. Si l'on utilise un oscillateur de très bonne qualité, par exemple à
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15
Chapitre 1 - Synthèse de fréquences
base de quartz, le bruit de phase de la PLL peut tout de même être satisfaisant. Cependant,
dans le cas d'une PLL totalement intégrée, l'oscillateur est en général de type à résonateur LC
ou en anneau, et ne présente pas un bruit de phase suffisamment bon. La PLL entière est dans
ce cas souvent inexploitable. Il existe une architecture, la PLL dite à synthèse fractionnaire,
qui permet de contourner ce problème. Elle est présentée dans la partie suivante.
Un autre inconvénient d'une petite bande passante est que le temps d'accrochage est
inversement proportionnel à la bande passante. Une PLL avec une petite bande passante sera
donc lente et ne permettra pas de changement rapide de canal, propriété indispensable à de
nombreux standards de communication modernes.
1.4.2 Synthétiseur à division fractionnaire
Pour contourner la difficulté crée par la dépendance de la bande passante de la PLL à son
pas de synthèse, il est possible d'utiliser un diviseur de fréquences dont le facteur de division
moyen est non entier. Le schéma de principe d'une telle boucle à verrouillage de phase est
présenté à la figure 1-18. Ici, la fréquence des signaux appliqués au comparateur de phase est
très supérieure au pas de synthèse. La bande passante est donc plus importante que dans le cas
de la PLL entière [1-12].
La division de fréquences non entière est usuellement réalisée par un diviseur de
fréquences qui possède au moins deux facteurs de division. En commutant rapidement entre
ces facteur de division, selon une loi appropriée, il est possible de réaliser un facteur de
division moyen fractionnaire et donc un faible pas de synthèse.
Comparateur
de phase
Référence
Diviseur
1/p
+
Σ
Filtre
de boucle
Oscillateur
commandé
Sortie
Diviseur
1/n, 1/(n+1),
1/(n+2) ...
+
Figure 1-18 : Schéma-bloc d'une PLL fractionnaire
+
Le plus souvent on utilise un diviseur de fréquences possédant deux facteurs de division
successifs, on parle alors de diviseur n/n+1 comme présenté à la figure 1-19. Dans ce cas la
fréquence de sortie peut évoluer en n fois et n+1 fois la fréquence de référence. Le pas de
synthèse est fixé par la commande du diviseur.
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Chapitre 1 - Synthèse de fréquences
Entrée
Diviseur
1/n ou 1/(n+1)
Sortie
Sélection
Commande
Figure 1-19 : Diviseur de fréquences fractionnaire
Ce type de diviseur introduit une erreur de phase permanente, l'oscillateur de la PLL est
alternativement en avance ou retard de phase, au rythme des commutations du facteur de
division. La PLL fractionnaire génère donc potentiellement plus de raies parasites qu'une PLL
entière. Pour minimiser la génération de raies parasites, il est donc nécessaire d'optimiser le
filtre de boucle, pour obtenir une forte atténuation des hautes fréquences, et de choisir une
bonne loi de commande pour le diviseur.
Entrée
+
Σ
-
Intégrateur
1/(ωj)
+
Σ
Intégrateur
1/(ωj)
Sortie
Quantificateur
-
Figure 1-20 : Modulateur Σ∆ d'ordre 2
Souvent un modulateur Sigma-Delta (Σ∆) est utilisé pour contrôler le facteur de division
[1-12]. Ceux-ci génèrent un signal de commande pseudo-aléatoire, ressemblant à du bruit. De
plus, le bruit des modulateurs Σ∆ d'ordre supérieur ou égal à deux est repoussé vers les hautes
fréquences (figure 1-20), où il est relativement aisé de le supprimer grâce au filtre de boucle
de la PLL. Les autres types de modulateurs, comme les systèmes à base de compteurs, ont, en
général, l'inconvénient de générer des raies parasites d'amplitude élevée en raison de leur
comportement plus périodique.
1.5 Etude de la fonction de transfert et de la stabilité de la PLL
1.5.1 Schéma-bloc, composants de la PLL et modélisation
Dans cette partie, nous allons décrire la structure de la PLL, en détaillant ses constituants
et leur modélisation. Nous nous intéresserons également aux aspects asservissement et
stabilité de la boucle à verrouillage de phase. Pour cette étude, le schéma simplifié de la figure
1-21 sera utilisé. Le diviseur de fréquences, situé en entrée, après la référence, a été supprimé
car il n'entre pas en compte dans les phénomènes étudiés ici.
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Chapitre 1 - Synthèse de fréquences
Comparateur
de phase
Référence +
Filtre
de boucle
Σ
Oscillateur
commandé
Sortie
Diviseur
1/n
Figure 1-21 : Schéma-bloc simplifié de la PLL
1.5.1.a Le comparateur de phase
Parmis les nombreux comparateurs de phase existants, nous allons détailler la constitution
et les caractéristiques de deux des comparateurs les plus courants : le comparateur analogique
de type mélangeur (ou multiplieur) et le comparateur numérique appelé comparateur phasefréquence (Phase Frequency Detector).
Le comparateur de type mélangeur est l'un des plus simples comparateurs de phase. De
cette simplicité, il hérite l'avantage d'atteindre facilement des hautes fréquences de
fonctionnement et de générer peu de bruit [1-13]. Cependant en raison de sa fonction de
transfert non linéaire, il réduit la plage d'accrochage (capture, acquisition) de la PLL. De plus,
sa fonction de transfert est sensible à l'amplitude et à la forme des signaux appliqués. Avec ce
comparateur, une PLL se verrouille avec un déphasage de 90º. Par contre, en raison des
transitions plus douces de ses signaux par rapport à ceux d'un comparateur numérique, ce
comparateur génère moins de raies parasites
Un exemple de comparateur de phase de ce type est présenté à la figure 1-22. Il s'agit d'un
mélangeur à cellule de Gilbert. Ici, grâce à un jeu de miroirs de courant, on retrouve un
courant de sortie égal au produit des tensions différentielles d'entrée.
isortie
Sortie
Entrée
B+
Entrée
B-
Entrée
A+
Entrée
B+
Entrée
A-
Ipol
Figure 1-22 : Schéma d'un comparateur de phase à base de cellule de Gilbert
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18
Chapitre 1 - Synthèse de fréquences
La fonction de transfert du mélangeur dans sa zone linéaire (multiplieur quatre quadrants)
est donnée par l'équation suivante (isortie est le courant sortant du comparateur) :
isortie =
I pol
UT
2
.(v A + − v A − ).(vB + − vB − ) [A]
(1-5)
où Ipol est le courant de polarisation du mélangeur et UT la tension thermodynamique.
Pour des signaux d'entrée sinusoïdaux, le courant moyen de sortie en fonction du
déphasage des tensions d'entrée est donné par la relation suivante :
I sortie =
I pol
UT
2
.V A .VB . cos(ϕ ) [A]
(1-6)
Petits signaux
I pol
UT
2
.V A .VB
0
Grands signaux
Ipol
π/2
-π/2
-2π
Courant
de sortie
Courant
de sortie
où Ipol est le courant de polarisation du mélangeur et UT la tension thermodynamique, VA et VB
sont les amplitudes des tensions d'entrée et ϕ le déphasage entre les entrées A et B. Cette
fonction de transfert qui est sinusoïdale est présentée à la figure 1-23a.
déphasage ϕ
2π
π/2
-π/2
-2π
0
2π
1.23a
−
I pol
UT
2
.V A .VB
déphasage ϕ
1.23b
-Ipol
Figures 1-23a et 1-23b : Fonctions de transfert
du comparateur de phase à mélangeur
Dans le cas où les signaux d'entrée sont de forte amplitude, les paires différentielles sont
complètement commutées, on se retrouve avec un comportement identique à celui d'une porte
logique de type ou-exclusif (XOR). On peut d'ailleurs noter qu'une implémentation de la
fonction XOR, en logique différentielle (Current Mode Logic), est la cellule de Gilbert. Dans
ce cas, la fonction de transfert du comparateur de phase devient indépendante de l'amplitude
des signaux d'entrée. La pente de la fonction de transfert est uniquement déterminée par le
courant de polarisation des transistors bipolaires.
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19
Chapitre 1 - Synthèse de fréquences
Si on est dans la zone où − π ≤ ϕ ≤ 0 (zone linéaire monotone de pente positive), alors la
fonction de transfert du comparateur de phase est égale à :
I sortie =
2 I pol
π
(ϕ +
π
2
) [A]
(1-7)
Cette fonction de transfert, de forme triangulaire, est présentée à la figure 1-23b.
La fonction de transfert du comparateur de phase à mélangeur est périodique, avec des
zones où la rétroaction provoque soit une contre-réaction, soit une réaction. La plage
d'accrochage de la PLL s'en trouve nettement réduite par rapport au comparateur phasefréquence présenté ci-après.
Le comparateur phase-fréquence (PFD) est le plus utilisé. En effet ce type de comparateur
quand il est associé à une pompe de charges, permet d'atteindre une très large plage
d'accrochage. Celle-ci est approximativement égale à la plage de fréquences couverte par
l'oscillateur commandé (en tension) de la PLL. Le schéma de principe du PFD est simple, il
est présenté à la figure 1-24. Il s'agit d'un circuit logique séquentiel. Il est souvent implémenté
en logique CMOS afin de réduire sa consommation.
Le comparateur phase-fréquence est composé de deux bascules D, possédant une remise à
zéro asynchrone. La remise à zéro est effectuée quand les sorties UP (vers le haut) et DOWN
(vers le bas) sont toutes deux à 1, grâce à une porte ET réalisant une rétroaction. Le PFD
commande une pompe de charges qui est constituée de deux sources de courant commutées.
PFD
1
Q
D
Entrée
+
UP
Pompe de charge
Ipompe
H
R
Remise à zéro
&
Sortie
R
Entrée
-
1
H
D
Q
DOWN
Ipompe
Figure 1-24 : Comparateur phase-fréquence avec sa pompe de charges
Les bascules D fonctionnant sur front montant, le PFD n'est pas sensible au rapport
cyclique des signaux d'entrée. Deux exemples, en avance de phase et en phase, des signaux du
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20
Chapitre 1 - Synthèse de fréquences
comparateur de phase sont donnés à la figure 1-25. Lorsque l'entrée + est en avance, la pompe
de charges injecte du courant dans le filtre de boucle, lorsque c'est l'entrée - qui est en avance,
du courant est tiré du filtre de boucle. Quand les entrées sont en phase, on trouve seulement
en sortie de petites impulsions qui correspondent au temps de remise à zéro des bascules D.
Entrée +
En avance de phase
En phase
Entrée +
1
1
0
0
temps
temps
Entrée -
Entrée -
1
1
0
0
temps
temps
UP
UP
1
1
0
temps
0
temps
DOWN
DOWN
1
1
0
temps
0
temps
Figure 1-25 : Entrées et sortie du comparateur phase-fréquence
Courant
de sortie
La zone linéaire de la fonction de transfert de ce comparateur est très large, comme
présenté à la figure 1-26. Elle fait 4π radians, soit 4 fois celle du comparateur à mélangeur. De
plus, la pente de la fonction de transfert étant toujours positive, la boucle est toujours en
contre-réaction, quel que soit le déphasage. Cette caractéristique augmente sensiblement les
performances en matière de plage d'accrochage et de temps d'accrochage.
Ipompe
-3π
-2π
0
2π
3π
déphasage ϕ
-Ipompe
Figure 1-26 : Fonction de transfert du PFD
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21
Chapitre 1 - Synthèse de fréquences
Pour l'étude aux petits signaux, le comparateur de phase et sa pompe de charges sont
modélisés par une transconductance Kd.
Pour le comparateur de phase à mélangeur, le gain autour de
Kd =
2 I pol
π
3π
radians est :
2
[A/rad]
(1-8)
Pour le comparateur phase-fréquence, le gain est égal à :
Kd =
I pompe
2π
[A/rad]
(1-9)
1.5.1.b Le filtre de boucle
Le filtre de boucle a deux rôles dans une boucle verrouillage de phase : assurer les
performances de l'asservissement (stabilité, vitesse) et filtrer les signaux, y compris le bruit,
provenant de l'ensemble comparateur de phase-pompe de charges, afin de fournir un signal de
commande de bonne qualité à l'oscillateur. Le filtre de boucle permet donc de limiter le bruit
de phase et de réduire les raies parasites en sortie de la PLL.
Entrée
(courant)
Sortie
(tension)
C1
C2
R1
Figure 1-27 : Exemple de filtre de boucle
Un exemple de filtre de boucle simple est présenté à la figure 1-27. Il est attaqué en
courant, sa sortie est quant à elle en tension. Ce filtre possède deux pôles et un zéro. La
capacité C2 est en général de valeur très inférieure à C1. La capacité C1 apporte pôle à
l'origine, R1 contribue à la stabilité de la boucle en apportant un zéro dans la fonction de
transfert. La capacité C2 a pour rôle de filtrer les hautes fréquences, au-delà de la bande
passante de la PLL, et donc de réduire la génération de raies parasites.
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22
Chapitre 1 - Synthèse de fréquences
La fonction de transfert de ce filtre, qui est homogène à une impédance, est donnée ciaprès :
Z F (ω ) =
R1 +
1
C1ωj
C
1 + 2 + R1C2ωj
C1
[Ω]
(1-10)
Si C2<<C1, on obtient après simplification :
Z F (ω ) =
1 + R1C1ωj
[Ω]
C1ωj 1 + R1C2ωj
1
⋅
(1-11)
Dans le cas où un filtre passif est insuffisant, ou si capacité C1 est de trop forte valeur pour
être intégrée, il est possible d'utiliser un filtre actif. Cependant, cette solution a l'inconvénient
de rendre la stabilisation de la boucle plus difficile et de dégrader le bruit de phase. Elle est
rarement utilisée en circuit intégré.
1.5.1.c Oscillateur commandé
Les oscillateurs commandés sont généralement de deux types : soit à relaxation (ou
astables), soit harmoniques. Les oscillateurs à relaxation (ou astables), sont habituellement de
petite taille, dans la mesure où ils n'utilisent pas d'inductance. De plus leur plage de
fréquences est également large. Toutefois, ces bonnes performances sont au prix d'un bruit de
phase relativement élevé [1-14]. Le second type d'oscillateur, l'oscillateur harmonique
(accordé, sinusoïdal) utilise des circuits LC, ou un résonateur (par exemple un quartz) pour
fixer sa fréquence d'oscillation. Ce type d'oscillateur présente un meilleur bruit de phase.
Cependant la plage de fréquences couverte est en général plus faible, et les composants
passifs utilisés sont de grande taille.
Un exemple d'oscillateur LC commandé en tension, usuel dans le cas des circuits intégrés,
est présenté à la figure 1-28. Il s'agit d'un oscillateur différentiel utilisant deux transistors
croisés, qui est appelé oscillateur à résistance négative.
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23
Vcmd
Chapitre 1 - Synthèse de fréquences
L1
C1
C1
L1
Sortie -
Sortie +
Ipol
Figure 1-28 : Exemple d'oscillateur LC commandé en tension,
oscillateur à résistance négative
En négligeant l'influence des transistors, on trouve que la fréquence d'oscillation est
définie par la fréquence de résonance des deux circuits bouchons LC :
f osc =
1
[Hz]
2π L1C1
(1-12)
La fréquence d'oscillation est ajustable par le biais des capacités C1 qui sont des varicaps
(par exemple des jonctions PN utilisées en inverse). Leur capacité est réglée par la tension de
contrôle Vctrl, cet oscillateur est donc un oscillateur commandé en tension (Voltage Controlled
Oscillator). Les pertes dans les charges LC sont compensées à l'aide de la paire différentielle
qui présente une résistance négative :
R paire = −
UT
[Ω]
I pol
(1-13)
Le modèle aux petits signaux de l'oscillateur est présenté à la figure 1-29. Ce modèle fait
apparaître les pertes des circuits bouchons sous la forme d'une résistance Rpertes. Sa valeur est
égale à l'impédance des circuits LC à leur résonance.
2.L1
C1/2
Sortie +
Rpertes
Sortie -
Rpaire
Figure 1-29 : Modèle équivalent aux petits signaux
de l'oscillateur à résistance négative
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24
Chapitre 1 - Synthèse de fréquences
La résistance de pertes Rpertes étant en parallèle avec la résistance négative des transistors,
la condition de démarrage de l'oscillation est donnée par :
R pertes
R paire
>1
(1-14)
La valeur limite pour le maintien de l'oscillation est donnée par |Rpertes|=|Rpaire|, dans ce cas
les pertes sont exactement compensées par les transistors de la paire différentielle. Lorsqu'il y
a surcompensation des pertes, l'amplitude d'oscillation augmente jusqu'à sortir du domaine
linéaire de la paire différentielle. Ce mécanisme limite naturellement l'amplitude d'oscillation.
Le contrôle de la fréquence d'oscillation des oscillateurs LC est généralement réalisé par
soit par des varicaps à jonction PN, soit par des capacité MOS. De celles-ci dépend la plage
de fréquences couverte par le VCO. Un exemple de fonction de transfert de VCO est présenté
à la figure 1-30.
fréquence
d’oscillation
KVCO
fmax
KVCOmax
fmin
0
Vmin
Vmax
tension de
commande
0
Vmin
Vmax
tension de
commande
Figure 1-30 : Allures typiques de la fonction de transfert d'un VCO et de son KVCO
La fonction de transfert des VCO est souvent fortement non linéaire, des études ont
montré que cette caractéristique est défavorable aux performances du VCO et de la PLL en ce
qui concerne le bruit de phase et la stabilité. En effet, plus le KVCO est élevé, plus le circuit est
sensible au bruit venant du filtre de boucle et des varicaps elles-mêmes [1-15]. De plus, pour
une plage de fréquences donnée, le KVCO est minimisé lorsque la fonction de transfert est
linéaire. Il est donc intéressant d'avoir une fonction de transfert tension/fréquence la plus
linéaire possible pour l'oscillateur.
En reprenant la formule de la fréquence d'oscillation précédente, et en faisant apparaître
une fonction C var (Vcmd ) qui représente la variation de capacité autour de la capacité moyenne
C0, on obtient la relation suivante (C0 représente les capacités parasites fixes du VCO) :
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25
Chapitre 1 - Synthèse de fréquences
f osc (Vcmd ) =
1
[Hz]
2π L1.(C0 + C var (Vcmd ))
(1-15)
avec C1 = C0 + C var (Vcmd ) et Vcmd qui est la tension de commande des varicaps.
Après développement limité, en considérant que
f osc (Vcmd ) ≈
1
2π L1C0
C var (Vcmd )
<< 1 , on arrive à :
C0
 C (V ) 
⋅ 1 − var cmd  [Hz]
2C0


(1-16)
On peu en déduire le gain KVCO de l'oscillateur, il est égal à :
KVCO (Vcmd ) ≈ −
′ (Vcmd )
Cvar
[Hz/V]
4πC0 L1C0
(1-17)
′ (Vcmd ) qui est la dérivée de la fonction Cvar(Vcmd) par rapport à Vcmd.
avec C var
Ces relations montrent que, pour de petites variations autour de la fréquence d'oscillation
centrale, la fréquence d'oscillation varie linéairement avec la capacité des varicaps. Donc pour
ce type d'oscillateur, obtenir une fonction de transfert linéaire de l'oscillateur revient à réaliser
des varicaps linéaires. Ce qui n'est pas le cas des simples varicaps à diodes ou transistors
MOS. Par exemple pour une diode en inverse, on a :
Cvar =
Cv 0
 Vinv 
1 + V 
seuil 

n
[F]
(1-18)
où Vinv est la tension inverse appliquée à la diode, Cv 0 la capacité de la diode à tension nulle,
Vseuil et n sont des paramètres dépendants du mode de fabrication de la diode.
1.5.1.d Diviseur de fréquences
Il existe plusieurs techniques pour réaliser la division de fréquences. La plus courante fait
appel à des compteurs numériques pour réaliser la division. Ceux-là ont l'avantage d'être
relativement faciles à développer et d'être programmables. Cependant, leur fréquence de
fonctionnement maximale est souvent relativement faible et leur consommation élevée à haute
fréquence [1-16].
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26
Chapitre 1 - Synthèse de fréquences
Il est également possible de réaliser la division de fréquences à l'aide de fonctions
analogiques comme les diviseurs à régénération ou les oscillateurs synchronisés (Injection
Locked Frequency Dividers). Ceux-ci fonctionnent en général jusqu'à des fréquences plus
élevées ou avec une consommation réduite, par rapport aux diviseurs numériques [1-17]. Par
contre, ils ont l'inconvénient d'être plus difficiles à développer et surtout, leur facteur de
division est fixe. En général, le facteur de division de ces diviseurs va de 2 à 4.
Lorsque le diviseur de fréquences est constitué de plusieurs diviseurs en série, on appelle
pré-diviseur (prescaler), le premier diviseur de la chaîne. Ce pré-diviseur est souvent l'élément
critique du diviseur car il fonctionne à la fréquence la plus élevée, celle du VCO. Le schéma
d'un tel diviseur fractionnaire est présenté à la figure 1-31. L'ensemble forme un diviseur
asynchrone programmable qui comporte une rétroaction du second diviseur vers le prédiviseur.
Entrée
fVCO
Sortie
Pré-diviseur
1/n ou 1/(n+1)
fVCO
n
Sélection n ou n+1
Diviseur
fref
≈
Sélection
du facteur
de division
Commande
Figure 1-31 : Schéma-bloc d'un diviseur comportant un pré-diviseur
En raison des difficultés de conception liées à sa haute fréquence de fonctionnement, le
pré-diviseur est généralement simplifié au maximum. Les facteurs de division sont petits, on
trouve souvent des pré-diviseurs dont les deux facteurs de division sont 2 et 3. Le schéma d'un
tel pré-diviseur est présenté à la figure 1-32. Ce pré-diviseur est constitué de deux bascules D
et de deux portes logiques ET.
Sélection
&
Q
D
H
/Q
&
Sortie
Q
D
H
/Q
Entrée
Figure 1-32 : Schéma d'un pré-diviseur 2/3
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27
Chapitre 1 - Synthèse de fréquences
Lorsque l'entrée Sélection du pré-diviseur est à 0, la bascule D de droite est désactivée, sa
sortie /Q est toujours à 1. Seule la bascule D de gauche est donc active, elle réalise donc une
division par 2. Lorsque l'entrée de sélection est égale à 1, les deux bascules D sont actives, le
facteur de division passe de 2 à 3.
Entrée
Sélection = 0
Sélection = 1
Entrée
1
1
0
temps
0
Sortie
temps
Sortie
1
1
0
temps
0
temps
Figure 1-33 : Chronogrammes du diviseur 2/3
Le rapport cyclique en sortie du diviseur, quand l'entrée Sélection est égale à 1, n'est plus
de 50 %. Ce phénomène existe pour la plupart des diviseurs de fréquences numériques. Ce
type de diviseur est donc préférentiellement utilisé avec un comparateur de phase insensible
au rapport cyclique, par exemple avec un comparateur phase-fréquence.
La fréquence maximale de travail du diviseur 2/3 est déterminée par la vitesse des
bascules D et des portes logiques ET utilisées. Ces composants forment deux boucles, dont le
temps de propagation détermine la rapidité du diviseur. Le diviseur étant constitué de deux
ensembles identiques, composés d'une bascule D et d'une porte ET, l'étude du sous-circuit
présenté à la figure 1-34 est suffisante, pour réaliser le calcul de la fréquence maximale de
travail du diviseur.
Partie /2 du diviseur 2/3
temps de prépositionnement (D → H)
temps de propagation
temps de propagation (H → /Q)
1
tp
tpdh + tphq
&
D
Q
H
/Q
Sortie
Entrée
Figure 1-34 : Schéma d'étude de la fréquence maximale
de travail du pré-diviseur 2/3
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28
Chapitre 1 - Synthèse de fréquences
De l'étude du temps de propagation dans la boucle, on déduit cette condition de bon
fonctionnement du diviseur :
Tentrée ≥ t p + t pdh + t phq
(1-19)
où Tentrée est la période du signal d'entrée (horloge) du diviseur, tp le temps de propagation de
la porte ET, tpdh le temps de pré-positionnement (setup time) de la donnée avant l'horloge et
tphq est le temps de propagation entre l'horloge et les sorties de la bascule D.
Théoriquement, il y a d'autres critères à respecter, comme, par exemple, le temps
minimum de maintien à l'état haut ou l'état bas de l'horloge. Cependant, en pratique, ces
critères ne sont pas limitatifs de la fréquence maximale de fonctionnement.
Lorsque l'on souhaite atteindre une fréquence du fonctionnement plus élevée, il est
possible de réaliser la division de fréquences à l'aide de circuits analogiques. Par exemple on
peut utiliser un pré-diviseur à régénération (Regenerative Divider). Ce diviseur est basé sur
l'utilisation d'un mélangeur et d'un filtre passe-bas, comme présenté à la figure 1-35.
3
fVCO
2
Entrée
fVCO ±
fVCO
fVCO
2
3
fVCO
2
Filtre
Passe-bas
fVCO
2
Sortie
fVCO
2
Figure 1-35 : Diviseur dynamique de Miller
Ce diviseur dynamique de Miller, fonctionne sur le principe d'une boucle non linéaire en
réaction, dans laquelle on injecte le signal d'entrée. Grâce au filtre passe bas, on sélectionne la
composante à la moitié de la fréquence d'entrée qui apparaît en sortie du mélangeur. Sous
condition de gain et de phase dans la boucle du diviseur, on retrouve un signal à la
fréquence fVCO/2 à la sortie du diviseur.
Les diviseurs analogiques ont trois inconvénients principaux. Le premier, est lié à leur
plage de fonctionnement en fréquence qui est réduite. A l'inverse des diviseurs numériques
qui fonctionnent de quasiment 0 Hz à leur fréquence maximal : les diviseurs analogiques
présentent une plage qui est au mieux d'environ une octave [1-17]. Ces circuits sont donc
naturellement plus sensibles aux dispersions de fabrication, aux variations de température et
d'alimentation. En général une étude poussée en température et dispersions de fabrication est
nécessaire pour garantir leur fonctionnement. Le second défaut des diviseurs analogiques est
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29
Chapitre 1 - Synthèse de fréquences
la génération de raies parasites. En effet, on retrouve en sortie des ces diviseurs de
nombreuses raies parasites qui finissent par se retrouver sur la sortie de la PLL. Ces raies
parasites sont souvent intrinsèques au principe de fonctionnement de ces diviseurs. Le
troisième inconvénient de ces circuits est leur facteur de division : celui-ci est non
programmable. Si l'on souhaite pouvoir programmer la fréquence synthétisée, il est nécessaire
de rajouter un second diviseur programmable à leur sortie.
1.5.2 Etude de la stabilité de l'asservissement de phase
Pour l'étude de la stabilité de la PLL, deux grandes simplifications vont être utilisées : le
système est considéré linéaire et continu. Pour pouvoir considérer la PLL comme linéaire, il
est suffisant qu'elle soit verrouillée et ne subisse que de petites perturbations autour de son
point d'équilibre. Pour pouvoir considérer la PLL comme continue, il suffit que le gain de la
boucle ouverte soit très inférieur à 0 dB, à la fréquence la plus basse du système, qui est celle
de la référence. Lorsque ces deux conditions sont réunies, la PLL peut être modélisée selon le
schéma de la figure 1-36. Sur ce schéma, la sortie du comparateur de phase est en courant, la
sortie du filtre de boucle est en tension.
Comparateur
de phase
ϕref +
Kd
VCO
Filtre
ierreur
Z(ω)
vcmd
KVCO/ωj
ϕsortie
-
ϕdiv
1/n
Diviseur
Figure 1-36 : Modèle petits signaux de la PLL
La fonction de transfert en boucle ouverte de cette PLL est la suivante :
H (ω ) =
K d ⋅ Z F (ω ) ⋅ KVCO
n ⋅ ωj
(1-20)
où Kd est la fonction de transfert du comparateur de phase et de son éventuelle pompe de
charges, ZF(ω) la fonction de transfert du filtre de boucle (homogène a une impédance), KVCO
est le gain de l'oscillateur commandé en tension et n le facteur de division du diviseur de
fréquences.
Pour cette étude, le filtre de boucle utilisé est le plus simple possible : il s'agit de celui de
la figure 1-37. Il est composé d'une capacité en série avec une résistance. Ce filtre apporte un
pôle à l'origine et un zéro à plus haute fréquence qui permet d'assurer la stabilité de la PLL.
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30
Chapitre 1 - Synthèse de fréquences
Entrée
(courant)
Sortie
(tension)
C1
R1
Figure 1-37 : Filtre de boucle
La fonction de transfert de ce filtre est la suivante :
Z F (ω ) =
1 + R1C1ωj
[Ω]
C1ωj
(1-21)
en remplaçant ZF(ω) dans H(ω), on aboutit à :
H (ω ) = − K d ⋅ KVCO
1 + R1C1ωj
nC1ω 2
(1-22)
Pour étudier la stabilité, on peut tracer la fonction de transfert dans le plan de Black, où
apparaissent les marges de gain et de phase du système. Un exemple de tracé d'une fonction
de transfert dans le plan de Black est présenté à la figure 1-38. Le système est stable si, en
parcourant H (ω ) dans le sens des pulsations croissantes, on laisse le point critique
(-180°,0 dB) à droite. La robustesse de la stabilité est indiquée par la distance au point
critique, fournie par les marges de gain et de phase.
Plan de Black
gain (dB)
ω→0
marge de phase
H(ω)
point critique
-180°
-90°
0
phase (°)
marge de gain
ω→∞
Figure 1-38 : Exemple de fonction de transfert en boucle ouverte
H(ω) tracée dans le plan de Black
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31
Chapitre 1 - Synthèse de fréquences
Pour le calcul suivant, on se place dans le cas où il y a une et une seule solution qui vérifie
H (ω ) = 1 , et une et une seul solution qui vérifie Arg (H (ω ) ) = −180° . Ce qui est souvent le
cas des fonctions de transfert des PLL dans la mesure où celles-ci possèdent un filtre de
boucle simple.
Sous cette condition, pour déterminer la marge de phase, il suffit de trouver la pulsation ω0
à laquelle H (ω ) = 1 , puis de calculer la phase de la fonction de transfert à cette pulsation. La
marge de phase est alors donnée par :
M phase = 180° + Arg (H (ω0 ) ) [°] avec ω0 tel que H (ω0 ) = 1
(1-23)
Pour trouver la marge de gain, il suffit de trouver la pulsation à laquelle la phase est égale
à -180°, et de calculer le gain à cette pulsation :
M gain = −20 log(H (ω1 ) ) [dB] avec ω1 tel que Arg (H (ω1 ) ) = −180°
(1-24)
En utilisant le filtre de boucle précédent (figure 1-37), on va calculer la marge de phase de
la PLL. La phase de la fonction de transfert en boucle ouverte avec ce filtre de boucle étant
toujours supérieure à -180°, la marge de gain est infinie. La marge de phase peut, quant à elle,
être calculée à l'aide des relations ci-dessous.
De la condition H (ω0 ) = 1 , on déduit le polynôme bicarré suivant :
2
 nC1 

 ⋅ Ω 2 − ( R1C1 ) 2 ⋅ Ω − 1 = 0 avec Ω = ω 2
K
K
 d VCO 
(1-25)
Une seule solution du polynôme est positive, on en déduit la pulsation ω0 :
 nC1 

( R1C1 ) + ( R1C1 ) + 4
 K d KVCO 
2
ω0 =
2
4
 nC1 

2
 K d KVCO 
2
[rad/s]
(1-26)
Et la marge de phase est donnée par :
M phase = tan −1 (R1C1ω0 ) [º]
(1.5.27)
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Chapitre 1 - Synthèse de fréquences

2

 nC1 
2
4

( R1C1 ) + ( R1C1 ) + 4

 K d KVCO 
−1 
M phase = tan R1C1
2

 nC1 


2

 K d KVCO 




 [rad]




(1-28)
En pratique, pour dimensionner la pompe de charges et le filtre de boucle, on va ajuster Kd
et la capacité C1 pour atteindre la bande passante souhaitée, en se mettant dans le cas où R1≈0.
Ensuite, on va jouer sur la valeur de la résistance R1 pour régler la marge de phase.
Le diagramme de Bode typique de la fonction de transfert en boucle ouverte obtenue est
présenté à la figure 1-39. On peut voir que la fonction de transfert présente deux pentes,
-40 dB par décade jusqu'à ω0, et -20 dB par décade au-delà.
On peut donc voir que ce filtre de boucle ne fournit aucune atténuation dans la bande
coupée. En général, pour améliorer le spectre du signal synthétisé, on ajoute des pôles à haute
fréquence qui fournissent une atténuation supplémentaire. Si ces pôles sont suffisamment
hauts en fréquence, la marge de phase de la PLL est peu modifiée et le calcul précédent reste
valable.
Arg(H(ω))
20dB(|H(ω)|)
- 40 dB/décade
marge de phase
0
ω0
ω
ω
ω0
0
- 90 º
- 180 º
- 20 dB/décade
Figure 1-39 : Fonction de transfert en boucle ouverte
de la PLL avec un filtre de boucle RC série
1.5.3 Etude de boucle fermée de la PLL
Pour l'étude de la boucle fermée, nous reprendrons les hypothèses de linéarité et de
continuité faites pour celle de la boucle ouverte. Pour calculer la fonction de transfert en
boucle fermée G (ω ) , nous utiliserons la relation qui relie G (ω ) à la fonction de transfert de
chaîne directe α (ω ) et à la fonction de transfert de la chaîne de retour β (ω ) . L'identification
des éléments des chaînes directe et de retour est réalisée en utilisant le schéma-bloc de la
figure 1-40.
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33
Chapitre 1 - Synthèse de fréquences
Chaîne directe
entrée
+
sortie
α(ω)
+
-
β(ω)
Chaîne de retour
Figure 1-40 : Schéma-bloc de calcul de fonction
transfert en boucle fermée
Dans le cas de la PLL sélectionnée pour ce calcul, on trouve les éléments suivants :
α (ω ) = K d ⋅ Z F (ω ) ⋅ KVCO
β (ω ) =
1
ωj
1
n
(1-29)
(1-30)
A partir de la relation suivante :
G (ω ) =
α (ω )
1 + α (ω ) β (ω )
(1-31)
on en déduit la fonction transfert en boucle fermée de la PLL :
G (ω ) =
K d ⋅ Z F (ω ) ⋅ KVCO
ωj + K d ⋅ Z F (ω ) ⋅ KVCO n
(1-32)
en explicitant Z F (ω ) , on obtient :
K d ⋅ KVCO K d ⋅ KVCO ⋅ R1
ωj
+
n ⋅ C1
n
G (ω ) = n ⋅
K d ⋅ KVCO K d ⋅ KVCO ⋅ R1
+
ωj − ω 2
n ⋅ C1
n
(1-33)
que l'on peut identifier à une forme connue :
ωn2 + 2 ⋅ ξ ⋅ ωn ⋅ ωj
G (ω ) = n ⋅ 2
ω n + 2 ⋅ ξ ⋅ ω n ⋅ ωj − ω 2
(1-34)
K d ⋅ KVCO
[rad/s]
n ⋅ C1
(1-35)
avec :
ωn =
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34
Chapitre 1 - Synthèse de fréquences
ξ=
1
2
K d ⋅ KVCO ⋅ R12 ⋅ C1
n
(1-36)
où ωn est appelée la pulsation naturelle et ξ est le facteur d'amortissement.
Dans le cas où la boucle fermée est stable, de la fonction de transfert en boucle fermée
G (ω ) , on peut déduire la bande passante à -3 dB de la boucle à verrouillage de phase. On
trouve :
ω− 3dB = ωn ⋅ 1 + 2ξ 2 1 + (1 + 2ξ 2 ) 2
Pour un amortissement voisin de
(1-37)
2
, la bande passante devient approximativement égale
2
à:
ω− 3dB ≈ 2 ⋅ ωn [rad/s]
ω− 3dB ≈ 2 ⋅
K d ⋅ KVCO
[rad/s]
n ⋅ C1
(1-38)
(1-39)
1.6 Etude du bruit de phase dans la PLL
1.6.1 Sources de bruits dans les composants électroniques
La majorité des composants électroniques intégrés sont sources de bruit. Il existe plusieurs
mécanismes de génération de bruit. Le premier mécanisme est la génération de bruit par
agitation thermique (mouvement brownien) des porteurs de charge, les électrons dans notre
cas. Ce bruit est directement relié à la température dans les conducteurs et semiconducteurs.
L'énergie moyenne de chaque électron est donnée par la relation :
E = k B ⋅ T [J]
(1-40)
où E est l'énergie en joule de chaque électron, kB la constante de Boltzmann et T la
température absolue en Kelvin. La constante kB vaut 1,3806·10-23 J/K, on a donc kB⋅T =
3.72·10-21 joules à la température ambiante de 27 °C. Ce bruit thermique est par nature
associé à tous les composants possédant une résistance électrique non nulle. La tension de
bruit moyenne est fournie par la relation suivante :
v N2 = 4 ⋅ k B ⋅ T ⋅ R ⋅ ∆f [V2]
(1-41)
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35
Chapitre 1 - Synthèse de fréquences
où R est la résistance électrique du dipôle, ∆f la bande de fréquences considérée et v N2 le carré
de la tension moyenne de bruit.
On peut remarquer que selon cette relation, si la bande de fréquences est infinie, le bruit
est également infini. Ceci va à l'encontre de ce que l'on constate en pratique. En effet, les
composants réels ont une bande passante finie, et donc une tension de bruit finie. De plus, les
hypothèses à l'origine de cette relation limitent son domaine de validité en dessous de
quelques 1015 Hertz. En réalité, au-delà de cette fréquence la densité spectrale du bruit chute
en suivant la loi de Planck (spectre d'émission d'un corps noir).
Dans le domaine fréquentiel qui nous intéresse, ce bruit est constant (densité spectrale
constante), celui-ci est donc un bruit blanc. La relation (1-41) montre que l'on a intérêt à
réduire la bande passante des circuits au strict nécessaire pour réduire leur bruit. Les capacités
et inductances idéales possèdent une résistance nulle (partie réelle de l'impédance) : en
conséquence ces composants ne génèrent pas de bruit thermique.
Il existe d'autres mécanismes de génération de bruits : ils sont généralement associés à des
jonctions semiconductrices, ou à des mécanismes de piégeage à des interfaces entre des
conducteurs et des isolants. Deux de ces bruits sont le bruit de grenaille et le bruit en 1/f,
également appelé bruit basse fréquence.
Le bruit de grenaille est associé à la quantification du courant électrique, dans notre cas le
quanta de charge est l'électron. Ce bruit est présent dans les jonctions semi-conductrices, PN
ou Schottky, où le nombre de porteurs en jeu est faible et varie aléatoirement dans le temps.
La densité spectrale du bruit de grenaille est sensiblement constante. Ce bruit dépend du
courant traversant le composant. Il est modélisé par un courant de bruit égal à :
iN2 = 2 ⋅ e ⋅ I ⋅ ∆f [A2]
(1-42)
Le bruit en 1/f est quant à lui, généralement associé à des mécanismes de piégeage et dépiégeage d'électrons aux interfaces. Il en particulier présent à l'interface grille-canal des
transistors MOS. Ce bruit est très dépendant de la technologie utilisée pour réaliser les
composants. La densité spectrale de ce bruit est inversement proportionnelle à la fréquence.
On a donc un bruit en courant où les basses fréquences prédominent : ce bruit est un bruit
rose. Sa densité spectrale de bruit est donnée par la relation suivante :
SN ( f ) =
K
[A2/Hz]
α
f
(1-43)
où K est une constante dépendante de la technologie, de la géométrie du composant, de sa
polarisation et de sa température. α est un coefficient déterminant la pente de la densité de
bruit : en général α = 1.
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36
Chapitre 1 - Synthèse de fréquences
1.6.2 Bruit de phase des oscillateurs
Le bruit de phase est la caractéristique qui traduit la stabilité fréquentielle des oscillateurs.
Dans cette partie on utilisera la définition du bruit de phase de la figure 1-7 et de l'équation
1-1.
Le bruit de phase d'un l'oscillateur dépend essentiellement du facteur de qualité de son
résonateur et du bruit ajouté par ses composants actifs. En effet, le résonateur joue le rôle d'un
filtre qui supprime tout bruit hors de sa bande passante. En ne tenant compte que du bruit
thermique, le bruit de phase est donné par la formule de Leeson :

 f0
F
L(∆f ) = 10 log 2kT ⋅ bruit ⋅ 
Pporteuse  2Q ⋅ ∆f




2
 [dBc/Hz]

(1-44)
avec Fbruit le facteur de bruit des composants actifs de l'oscillateur, Pporteuse la puissance
d'oscillation, f0 la fréquence d'oscillation et Q le facteur de qualité du résonateur.
Cette formule montre que l'on a tout intérêt à avoir une amplitude d'oscillation importante
avec un résonateur performant, pour atteindre un faible bruit de phase. Un facteur de qualité
de plusieurs milliers, ou dizaines de milliers, peut être atteint avec des résonateurs
piézoélectriques. Il est donc assez aisé d'atteindre de faible bruit de phase avec ces
oscillateurs. Cependant, ceux-ci ne permettent qu'un réglage très limité de la fréquence
d'oscillation, et sont difficilement intégrables [1-18]. Ils sont donc généralement utilisés pour
générer la fréquence de référence stable attaquant les synthétiseurs de fréquences.
Les oscillateurs commandés en tension des synthétiseurs de fréquences totalement
intégrés, sont souvent réalisés avec des inductances et des varicaps intégrées. Les inductances
intégrées présentent un facteur de qualité de 3 à 15 qui fixe le facteur maximal du résonateur
LC. En effet, le facteur de qualité des capacités variables varicaps est en général bien plus
élevé.
En pratique, en plus du bruit thermique, on retrouve du bruit en 1/f qui est prédominant à
basse fréquence. On le retrouve sous forme d'une zone où le bruit a une pente en 1/f3 a
proximité de la porteuse, comme à la figure 1-41.
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37
Chapitre 1 - Synthèse de fréquences
Puissance
1/f3
1/f2
Plancher de bruit
fréquence
f0
∝
f0
Q
Figure 1-41 : Forme typique du bruit de phase d'un oscillateur
Le bruit en 1/f des VCO sur silicium est particulièrement élevé, en raison de la faible taille
des composants. De manière générale le transistors MOS génèrent nettement plus de bruit en
1/f que les transistors bipolaires [1-14]. Dans la zone où le bruit en 1/f prédomine, la pente du
bruit de phase provient de la pente en 1/f du bruit à laquelle s'ajoute celle en 1/f2 de la fonction
de transfert du résonateur. A plus haute fréquence, on retrouve le bruit thermique avec une
pente en 1/f2, puis au-delà le plancher de bruit de l'oscillateur.
1.6.3 Bruit global de la PLL
Le bruit global d'une PLL est la combinaison des diverses sources de bruit des éléments
qui la composent : le bruit de l'oscillateur de la référence, le bruit du comparateur de phase pompe de charges - filtre de boucle, le bruit de l'oscillateur commandé en tension et le bruit
du diviseur de fréquences. Dans cette partie, à titre de simplification, on va supposer que
toutes les sources de bruit sont constantes avec la fréquence (bruit blanc).
Comparateur
de phase
Référence +
Σ
Filtre
de boucle
Oscillateur
commandé
Sortie
Diviseur
1/n
Figure 1-42 : Schéma-bloc d'une PLL
Si on reprend le schéma-bloc de la PLL (figure 1-42) en négligeant le bruit du filtre de
boucle, on obtient le schéma de la PLL avec ses sources de bruit, présenté à la figure 1-43.
Les bruits des diviseurs de fréquences (ΦN Div) et du VCO (ΦN VCO) sont modélisés par des
bruits de phase. Par contre, le bruit de l'ensemble comparateur de phase - pompe de charges
est modélisé par une source de courant (IN).
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38
Chapitre 1 - Synthèse de fréquences
ΦN VCO
IN
Comparateur
de phase
Référence +
Σ
Filtre
de boucle
Σ
Oscillateur
commandé
Σ
Sortie
-
Σ
Diviseur
1/n
ΦN Div
Figure 1-43 : Schéma-bloc d'une PLL avec ses sources de bruit
Le bruit du filtre de boucle est ici négligé, car ce filtre est généralement passif et le bruit
généré par ses résistances est souvent négligeable.
Comparateur
de phase
ϕref
+
Kd
VCO
Filtre
ierreur
Z(ω)
vcmd
KVCO /ω j
ϕsortie
-
ϕdiv
1/n
Diviseur
Figure 1-44 : Modèle petit signal de la PLL
Pour simplifier les calculs, on va déterminer le bruit de phase de sortie de la PLL dans les
cas où la pulsation tend vers 0 et vers l'infini.
Lorsque ω→0, le gain de la boucle ouverte est infini, les sources de bruit après le filtre de
boucle sont donc masquées. Par contre la PLL recopie fidèlement les bruits présents sur le
comparateur de phase. On trouve donc :

I 
Φ N Sortie (ω → 0) = n ⋅  Φ N Référence + Φ N Div + N  [rad]
Kd 

(1-45)
A l'inverse, lorsque ω→∞, le gain de boucle est égal à zéro. Les bruits présents sur le
comparateur de phase sont filtrés. Seul le bruit du VCO est présent en sortie :
Φ N Sortie (ω → ∞) = Φ N VCO (ω ) [rad]
(1-46)
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39
Chapitre 1 - Synthèse de fréquences
Ce rapide calcul permet de remarquer qu'en basse fréquence le bruit vient essentiellement
de la référence, du comparateur de phase et du diviseur. Par contre en haute fréquence, le bruit
du VCO est prépondérant. Les deux asymptotes du bruit de phase sont représentées à la figure
1-45, ainsi que la forme typique du bruit de phase d'une PLL. On peut voir, que si la bande
passante de la PLL est inférieure à l'abscisse du point de croisement des asymptotes, on a une
remontée du bruit de phase. Dans le cas contraire, cette remontée n'a pas lieu. En observant
cette courbe, on peut dire que pour minimiser le bruit de phase total, la bande passante de la
PLL doit être approximativement égale au point de croisement des deux asymptotes.
ΦN Sortie
ΦN VCO
Bande passante
de la PLL
n.(ΦN Référence + ΦN Div + IN/Kd)
Bruit de phase
total de la PLL
fréquence
Figure 1-45 : Bruit de phase typique d'une PLL
En pratique, il est souvent difficile de comparer les performances de plusieurs VCO ou
synthétiseurs de fréquences fonctionnant à des fréquences différentes. Pour réaliser cette
comparaison, on utilise usuellement une figure de mérite définie par :
 f
FOM = 10 ⋅ log  0
  ∆f

2


1
 [dB]

 L(∆f ) ⋅ PD 
(1-47)
où PD est la puissance dissipée par le composant, f0 la fréquence de la porteuse, ∆f l'intervalle
entre la porteuse et la fréquence à laquelle est évalué le bruit de phase L(∆f). Le bruit de phase
est donc normalisé par rapport à des paramètres, ce qui permet de comparer facilement les
performances de circuits très différents.
1.7 Conclusion
Dans ce chapitre les principales caractéristiques des synthétiseurs de fréquences ont
été présentées. Les principales techniques de synthèse de fréquences ont été décrites : boucle à
verrouillage de phase, boucle à verrouillage de retard, oscillateur synchronisé et synthèse
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40
Chapitre 1 - Synthèse de fréquences
numérique directe. Puis, la structure et les fonctions constituant une PLL ont été détaillées,
ainsi que leur modélisation. Enfin, une étude théorique de la boucle à verrouillage de phase a
été réalisée : stabilité, bande passante et bruit de phase.
1.8 Bibliographie
[1-1] A. B. Grebene, H. R. Camenzind, "Phase Locking As A New Approach For Tuned Integrated Circuits",
ISSCC Digest of Technical Papers, pp. 100-101, Feb. 1969
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operation and low-jitter", IEEE JSSC, Vol 35, n°3, March 2000
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front-end for 5GHz applications", SBMO/IEEE MTT-S International Conference on Microwave and
Optoelectronics 2005, pp. 213-217
[1-4] ETSI TS 100 573 V8.4.0 (2000-07) "Digital cellular telecommunications system (Phase 2+), Physical layer
on the radio path, General description (GSM 05.01 version 8.4.0 Release 1999)"
[1-5] C Mishra, A Valdes-Garcia and A Batra et al., "Frequency planning and synthesizer architectures for
multiband OFDM UWB radios", IEEE Transactions on Microwave Theory and Techniques 53 (2005) (12),
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[1-6] Adrian Maxim, "Noise and spurious tones management techniques for multi-GHz RF-CMOS frequency
synthesizers operating in large mixed analog-digital SOCs", EURASIP Journal on Wireless
Communications and Networking archive Volume 2006, Issue 2 (April 2006), Pages: 23 - 23
[1-7] Lee, T.H., Hajimiri, A., "Oscillator phase noise: a tutorial", Solid-State Circuits, IEEE Journal of Volume
35, Issue 3, March 2000 Page(s): 326 - 336
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for FSK Microwave Radios", ARFTG Conference Digest-Spring, 53rd, Volume 35, June 1999 Page(s): 1 4
[1-9] Young, W.R., Jr., "Interference between Very-High-Frequency Radio Communication Circuits",
Proceedings of the IRE, Publication Date: July 1948, Volume: 36, Issue: 7, On page(s): 923 - 930
[1-10] J. Begueret, Y. Deval, O. Mazouffre, A. Spataro, P. Fouillat, E. Benoit, J. Mendoza, "Clock Generator
using factorial DLL for Video Applications", Proc. of IEEE Custom Integrated Circuits Conference 2001,
pp. 485-488
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Chapitre 1 - Synthèse de fréquences
[1-11] Xuefeng Yu Dai, F.F. Irwin, J.D. Jaeger, R.C., "A 12 GHz 1.9 W Direct Digital Synthesizer MMIC
Implemented in 0.18 µm SiGe BiCMOS Technology", Solid-State Circuits, IEEE Journal of, June 2008,
Volume: 43, Issue: 6, On page(s): 1384 - 1393
[1-12] Riley, T.A.D., Copeland, M.A., Kwasniewski, T.A., "Delta-sigma modulation in fractional-N frequency
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[1-13] Glenn, J. Case, M. Harame, D. Meyerson, B. Poisson, R, "12-GHz Gilbert mixers using a manufacturable
Si/SiGe epitaxial-base bipolar technology", Bipolar/BiCMOS Circuits and Technology Meeting, 1995,
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[1-14] P. Kinget, "Integrated GHz voltage controlled oscillators", in Analog Circuit Design: (X)DSL and Other
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CMOS", Radio Frequency Integrated Circuits (RFIC) Symposium, 2003 IEEE, n page(s): 479 - 482
[1-17] Trotta, S., Knapp H., Meister T.F., Aufinger K., Bock J., Dehlink B., Simburger W., Scholtz A.L., "A
New Regenerative Divider by Four up to 160 GHz in SiGe Bipolar Technology", Microwave Symposium
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[1-18] Woode R.A., Tobar M.E., Ivanov E.N., Blair D.G., "An ultralow noise microwave oscillator based on a
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IEEE Transactions on Volume 43, Issue 5, Sept. 1996, Page(s) : 936 - 940
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42
Chapitre 2 - Diviseurs de fréquences
Chapitre 2
Diviseurs de fréquences
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43
Chapitre 2 - Diviseurs de fréquences
2 Conception de diviseurs de fréquences à basseconsommation
2.1 Introduction
2.1.1 Architecture des diviseurs de fréquences
Dans cette partie nous allons décrire quelques architectures de diviseurs de fréquences
programmables dans le but d'introduire le rôle des pré-diviseurs de fréquences.
Une architecture simple pour réaliser une division programmable est celle présentée à la
figure 2-1, son facteur de division est k. Ce diviseur est constitué d'un compteur binaire
associé à un comparateur. Le compteur réalise un comptage à partir de 0, puis il est remis à 0
par le comparateur lorsqu'il atteint la valeur n-1. Le facteur total de division k est égal à n.
Entrée
Compteur
i bits
k =n
Sortie
i bits
n-1
Reset
Comparateur
Figure 2-1 : Diviseur par n de base
Ce diviseur de fréquences est relativement souple : tous les facteurs entiers k de division
allant de 1 à 2i peuvent être réalisés. Cependant, il n'est adapté qu'à la réalisation d'une PLL
entière basse-fréquence. En effet, il a deux inconvénients majeurs. D'abord, par principe, afin
de ne pas provoquer d'erreur de comptage, on ne peut changer le facteur de division qu'au
moment du Reset du compteur. Si n est élevé, cela conduit à une faible fréquence
d'actualisation du facteur de division, ce qui ne permet pas de l'utiliser dans une PLL
fractionnaire, sauf à avoir une très petite bande passante de boucle. Ensuite, en général le
compteur se doit d'être un compteur synchrone. Toutes les portes logiques fonctionnent donc
à la fréquence d'entrée. Il est donc difficile d'atteindre une fréquence de fonctionnement
élevée, en conservant une consommation raisonnable.
k Selection =0 = n ⋅ p
Entrée
Pré-diviseur
par
p ou p+1
Compteur
i bits
k Selection =1 = n ⋅ ( p + 1)
Sortie
i bits
Sélection
n-1
Reset
Comparateur
i bits
Figure 2-2 : Diviseur par n à pré-diviseur
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44
Chapitre 2 - Diviseurs de fréquences
Pour augmenter la fréquence de travail d'un diviseur, tout en limitant sa consommation, il
est possible d'utiliser un pré-diviseur en entrée, avec par exemple un pré-diviseur à deux
facteurs de division. Cette architecture est présentée à la figure 2-2. Celle-ci permet de réduire
la fréquence de travail du second diviseur d'un facteur p. En général, p est un entier inférieur à
5 pour obtenir un pré-diviseur simple et rapide. Si cette architecture permet d'augmenter la
fréquence de travail, c'est au prix d'une perte de souplesse. En effet, tous les facteurs de
divisions ne peuvent plus être réalisés. Par exemple si on prend p = 2, les valeurs possibles de
k sont 2, 3, 4, 6, 8, 9, 10, 12... Il manque donc plusieurs valeurs entières. Pour compenser
cette caractéristique, il est possible de changer rapidement le facteur de division du prédiviseur et ainsi obtenir un facteur de division moyen non entier pour le pré-diviseur. Par
exemple, cela peut se faire avec un modulateur Σ∆. Ainsi, il est possible de réaliser plus de
facteurs de division. Cependant cela devient plus difficile à mesure que n augmente, en effet
la taille des "trous" est proportionnels à n : cette solution est donc difficilement envisageable
pour des facteurs de division importants.
Il existe d'autres architectures à pré-diviseur [2-1], par exemple celle de la figure 2-3. Ce
diviseur permet une assez grande souplesse de programmation. Cependant, ici aussi, certains
facteurs de divisions sont manquants. En effet, avec ce diviseur, on a le facteur de division
total k = m ⋅ n + a , mais avec la contrainte m>a. Pour ce diviseur, on suppose que si a = 0, le
compteur correspondant est bloqué dans un état tel que le pré-diviseur divise toujours par
p+1.
m = int( k / p )
m>a
Diviseur
par m
Entrée
Pré-diviseur
par
p ou p+1
Sortie
Reset
Diviseur
par a
Overflow
k = m⋅ p + a
a = k mod p
Figure 2-3 : Diviseur amélioré à pré-diviseur
Le fonctionnement de ce diviseur est le suivant : initialement le pré-diviseur divise par
p+1, les compteurs des diviseurs par n et a sont à zéro. Puis les compteurs des diviseurs par n
et a s'incrémentent au rythme du signal fourni par la sortie du pré-diviseur. Lorsque le
compteur du diviseur par a atteint la valeur a, il se bloque et le facteur de division du prédiviseur passe à p. Le compteur du diviseur par m continue de compter jusqu`à la valeur m,
puis il provoque la remise à zéro des deux compteurs.
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45
Chapitre 2 - Diviseurs de fréquences
Dans le tableau 2-1, on peut voir l'effet des contraintes sur les facteurs de division a et m
pour p = 4. Il n'y a aucune valeur de k réalisable pour m = 0, une valeur pour m = 1, deux
valeurs pour m = 2, et ainsi de suite... Lorsqu'on arrive à m = 4, toutes les valeurs de k sont
réalisables.
m avec
a avec
p=4
p=4
1
0
1
NON
2
0
2
NON
3
0
3
NON
4
1
0
OUI
5
1
1
NON
6
1
2
NON
7
1
3
NON
8
2
0
OUI
9
2
1
OUI
10
2
2
NON
11
2
3
NON
...
...
...
...
16
4
0
OUI
17
4
1
OUI
18
4
2
OUI
19
4
3
OUI
20
5
0
OUI
21
5
1
OUI
...
...
...
...
k
m>a
Tableau 2-1 : Facteurs de division
du diviseur amélioré
De cette étude, on trouve que toutes les valeurs de k peuvent être réalisées si :
k ≥ 2p
(2-1)
Si on souhaite réaliser toute la gamme des entiers (non nuls), il faut choisir p = 1 (facteurs
de division 1 et 2 pour le pré-diviseur). Cependant, cela conduit à une fréquence de travail
élevée pour les diviseurs par m et a. Une solution plus optimale pour la consommation serait
de choisir p = 2. Dans ce cas, tous les facteurs de division sont réalisables à partir de la valeur
4.
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46
Chapitre 2 - Diviseurs de fréquences
2.1.2 Techniques
caractéristiques
de
réalisation
des
pré-diviseurs
et
leurs
Comme évoqué au chapitre précédent, il existe plusieurs techniques de réalisation des prédiviseurs de fréquences. Il y a principalement deux classes de diviseurs de fréquences : les
diviseurs analogiques et les diviseurs numériques. Pour les pré-diviseurs analogiques, nous
allons présenter le diviseur à oscillateur synchronisé, ainsi que le diviseur à régénération. Pour
les pré-diviseurs numériques, seront présentées les architectures classiques à bascules D.
2.1.2.a Pré-diviseurs analogiques
Les diviseurs analogiques à oscillateur synchronisé sont généralement réalisés en utilisant
un oscillateur harmonique à charge LC [2-2]. En général, un oscillateur à résistance négative
est utilisé. Ce type d'oscillateur permet de réaliser simplement une division de fréquences par
2. Le schéma d'un tel diviseur est présenté à la figure 2-4.
fentrée/2
Sortie +
Sortie -
fentrée
Entrée +
Entrée -
Ipol
Figure 2-4 : Diviseur à oscillateur LC synchronisé
Le principe de fonctionnement de ce diviseur est le suivant : le signal d'entrée est appliqué
à la paire différentielle inférieure, ceci provoque une modulation du courant de polarisation de
l'oscillateur LC à la fréquence fentrée. Si la fréquence d'oscillation libre de l'oscillateur est
suffisamment proche de fentrée/2, alors la fréquence de sortie fsortie devient égale à fentrée/2.
L'étude du fonctionnement de ce diviseur de fréquences est illustré à la figure 2-5. On peut
identifier ce circuit à un mélangeur à charges LC. Le mélange est réalisé par la paire
différentielle croisée de l'oscillateur. On retrouve donc le modèle classique d'un diviseur à
régénération de la figure 2-7. Par rapport au diviseur à régénération classique de la figure 2-6,
le filtre basse-bas est ici remplacé par un filtre passe-bande [2-3].
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Chapitre 2 - Diviseurs de fréquences
3
fVCO
2
fVCO
2
3
fVCO
2
fVCO
Entrée
Filtre
Passe-bande
fVCO
2
Sortie
fVCO
2
Figure 2-5 : Modèle du diviseur à oscillateur synchronisé
fVCO ±
L'utilisation d'un filtre passe-bande permet de réduire la consommation : la résonance des
charges LC permet d'augmenter le gain pour un même courant. Cependant l'usage de charges
LC conduit à une réduction importante de la bande passante, et donc de la plage de fréquences
du diviseur. Alors qu'un diviseur de fréquences à régénération couvre en général une octave à
une octave et demi, [2-4], les diviseurs à oscillateur synchronisé couvrent souvent moins d'un
cinquième d'octave [2-1][2-5].
fentrée/2
Sortie -
fentrée/2
Passe-bas
Passe-bas
Entrée
-
Entrée
+
Entrée
-
fentrée
fentrée
fentrée
Sortie +
fentrée/2
Ipol
Figure 2-6 : Diviseur à régénération
Comme le diviseur à oscillateur synchronisé, le diviseur à régénération le plus courant,
réalise une division de fréquences par 2. Il est possible d'atteindre d'autres facteurs de
division, par exemple 4, en réalisant plusieurs mélanges [2-6]. Cependant, il est assez difficile
d'obtenir plusieurs facteurs de division programmables.
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Chapitre 2 - Diviseurs de fréquences
3
fVCO
2
fVCO
2
3
fVCO
2
fVCO
Entrée
fVCO ±
Filtre
Passe-bas
fVCO
2
Sortie
fVCO
2
Figure 2-7 : Modèle du diviseur à régénération
De manière générale, les pré-diviseurs de fréquences analogiques, par leur inaptitude à
réaliser plusieurs facteurs de division, ne peuvent être utilisés efficacement dans le cadre de
boucles à verrouillage de phase fractionnaires.
2.1.2.b Pré-diviseurs numériques
Les pré-diviseurs numériques classiques sont réalisés à partir de fonctions logiques
séquentielles, en général avec des bascules D. Par exemple pour réaliser un diviseur par 2, on
va utiliser la structure de la figure 2-8. Celle-ci est la plus simple, elle possède seulement une
bascule D re-bouclée.
Q
D
Entrée
H
Sortie
/Q
Figure 2-8 : Pré-diviseur par 2
Ce diviseur par 2 se prête bien à la réalisation de diviseurs à très haute fréquence. Il est le
plus rapide des diviseurs à bascule D. Comme expliqué précédemment, dans beaucoup
d'applications, on lui préfère un pré-diviseur à deux facteurs de division, comme par exemple
le diviseur de la figure 2-9.
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Chapitre 2 - Diviseurs de fréquences
Sélection
&
&
Q
D
H
/Q
Q
D
H
Sortie
/Q
Entrée
Figure 2-9 : Pré-diviseur par 2 ou 3
Ce diviseur réalise une division par 2 ou 3, selon l'état de son entrée de sélection. En
rajoutant une bascule D, on obtient le diviseur de la figure 2-10. Les deux facteurs de division
de celui-ci sont 4 et 5.
Sortie
&
Sélection
Q
D
H
/Q
&
Q
D
H
Q
D
/Q
H
/Q
Entrée
Figure 2-10 : Pré-diviseur par 4 ou 5
Ces diviseurs numériques peuvent être réalisés dans toutes les familles logiques : CMOS,
ECL, CML... Les bascules elles-mêmes peuvent être réalisées de multiples façons. Selon que
l'on souhaite favoriser plutôt la consommation du diviseur ou sa fréquence maximale de
fonctionnement, on va sélectionner une famille logique et une topologie de bascule D
appropriée.
Entrée
D
D
C
C
Sortie
Horloge
Figure 2-11 : Bascule D maître-esclave
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50
Chapitre 2 - Diviseurs de fréquences
En général, les bascules D sont réalisées à partir de mémoires D. En effet, on peut obtenir
facilement une bascule D en câblant deux mémoires D selon le schéma de la figure 2-11.
Cette bascule D est une bascule maître-esclave.
Entrée
1
Sortie
Horloge
Figure 2-12 : Mémoire D statique à portes de transmission
Les mémoires D peuvent être de type statique ou dynamique. Les mémoires D statiques
possèdent un point mémoire actif, la durée de rétention de la donnée n'est pas limitée, alors
que c'est le cas contraire pour la mémoire D dynamique à portes de transmission de la figure
2-12. Seuls les diviseurs réalisés avec des mémoires statiques peuvent voir leur fréquence
d'entrée descendre jusqu'à de très basses fréquences.
Pour monter plus haut en fréquence, on peut choisir d'utiliser des mémoires D
dynamiques. Celles-ci, comportant moins de composants, sont plus rapides. Un exemple de
mémoire dynamique est présentée à la figure 2-13. On peut voir que l'information d'entrée est
stockée grâce à la capacité parasite d'entrée de la porte logique. Cela signifie que la durée de
rétention de l'information est finie, en raison des courants de fuite. Les diviseurs de
fréquences réalisés ainsi, présentent une fréquence minimum de fonctionnement assez élevée.
En pratique, ces mémoires sont réalisées avec des transistors MOS. En effet, la consommation
de courant des bases des transistors bipolaires, rend très difficile la réalisation de mémoire D
avec ces composants, la capacité de stockage se déchargeant rapidement.
Entrée
1
Sortie
Horloge
Figure 2-13 : Mémoire D dynamique à porte de transmission
Deux exemples de mémoire D courantes sont présentés sur les figures 2-14 et 2-15. Le
schéma électrique de la figure 2-14 montre une mémoire CMOS à portes de transmission,
simplifiée à l'extrême.
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51
Chapitre 2 - Diviseurs de fréquences
/H
Entrée
Sortie
H
/H
Horloge
H
H
/H
Figure 2-14 : Exemple de mémoire D CMOS
Ce type de mémoire D est relativement lent, d'abord en raison de l'usage de la logique
CMOS (transistors PMOS plus lents), ensuite car le signal doit traverser une porte de
transmission et un inverseur CMOS, soit deux étages, dont l'un est passif et ne fournit donc
pas de courant. Elle est donc privilégiée pour les fréquences de fonctionnement faibles (pour
une technologie donnée). Ce type de bascule D à l'avantage de ne pas présenter de
consommation statique.
Si l'on souhaite monter plus haut en fréquence et exploiter au mieux les possibilités des
transistors, on peut par exemple utiliser des portes logiques en courant (Current Mode Logic)
ou ECL [2-7]. Un exemple de réalisation d'une mémoire D CML est présenté à la figure 2-15.
Sortie -
Sortie +
Entrée +
Entrée -
Horloge +
Horloge -
Figure 2-15 : Exemple de mémoire D CML
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52
Chapitre 2 - Diviseurs de fréquences
La logique CML est généralement plus rapide que la CMOS, principalement car elle fait
seulement appel un seul type de transistor, le plus rapide disponible (NPN ou NMOS), et
également parce que l'amplitude des signaux logiques est réduite. Les temps de montée et
descente sont donc naturellement plus faibles. De plus, la mémoire D de la figure 2-15, ne
comporte qu'un seul étage de transistors, entre son entrée et sa sortie. Elle est donc
naturellement rapide.
2.2 Pré-diviseur SRO
2.2.1 Présentation du pré-diviseur SRO
Comme montré dans la partie précédente, les diviseurs conventionnels possèdent des
limitations rendant leur usage dans des PLL à très haute fréquence, problématique. En effet,
les pré-diviseurs numériques programmables sont relativement lents, et gros consommateurs.
Les diviseurs analogiques, sont eux non programmables. Pour tenter d'améliorer
simultanément ces deux points, nous avons développé un nouveau type de diviseur. Celui-ci,
de nature numérique, conserve la programmabilité des diviseurs à bascules D, tout en
repoussant la fréquence maximale de travail et réduisant la consommation. La solution
proposée, est applicable à toutes les familles logiques et à toutes les technologies. Ce nouveau
type de diviseur est basé sur l'utilisation de mémoires D, et non de bascules D comme pour les
diviseurs classiques.
Q
D
Diviseur par 4
à bascules D
H
/Q
Bascule D
Q
D
H
/Q
Sortie
Bascule D
Entrée
D
Q
D
Q
H
/Q
H
/Q
Diviseur par 4 SRO
Mémoire D
Sortie
Mémoire D
Entrée
Figure 2-16 : Transformation d'un diviseur à bascules D en diviseur SRO
Nous avons qualifié ces diviseurs de SRO, sigle qui signifie Synchronized Ring Oscillator.
Ce type de diviseur est également appelé compteur de Johnson auto-oscillant dans un article
de 1995 [2-8]. A notre connaissance, celui-ci est le tout premier diviseur à mémoire D
présenté dans la littérature. Postérieurement aux premiers diviseurs SRO que nous avons
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53
Chapitre 2 - Diviseurs de fréquences
publiés ([2-9] en 2003, [2-10] en 2004, [2-11] et [2-12] en 2005) et dont plusieurs sont
présentés dans ce mémoire, quelques diviseurs SRO ont été publiés. Nous en avons trouvé
deux, présentés sous les noms de diviseur à mémoire D pulsée [2-13] en 2005 et de diviseur
en anneau synchronisé par injection [2-14] en 2006.
Une simple modification permet de transformer un diviseur numérique classique en
diviseur SRO. Le principe est présenté à la figure 2-16, en prenant l'exemple d'un diviseur par
4 synchrone à deux bascules D. Pour réaliser un diviseur SRO, il suffit de substituer des
mémoires D aux bascules D d'un diviseur conventionnel. Ce nouveau diviseur possède le
même facteur de division mais avec une plage de fréquences différente. Un exemple de
diviseur SRO à deux facteurs de division, 4 et 5, est présenté à la figure 2-17. Il est
directement dérivé du diviseur classique de la figure 2-10.
Sortie
&
Sélection
D
Q
D
Q
H
/Q
H
/Q
&
D
Q
H
/Q
Entrée
Figure 2-17 : Diviseur par 4 ou 5 SRO
Comme montré à la figure 2-18, le diviseur SRO divise par deux le nombre de mémoires
D utilisées. Cela conduit à une réduction par 2 du temps de propagation, de la consommation
et du nombre de composants du diviseur.
Cependant, le diviseur SRO présente quelques inconvénients : les fréquences pour
lesquelles le diviseur fonctionne sont modifiées, et le diviseur devient sensible au rapport
cyclique de l'horloge. Ces phénomènes ont été étudiés dans les parties suivantes de ce
chapitre, en prenant comme exemple le diviseur par 4 SRO de la figure 2-16, composé de
deux mémoires D.
Dans les parties suivantes de ce chapitre, nous allons étudier ce diviseur SRO selon deux
aspects. Dans un premier temps, sur un aspect numérique, les mémoires D étant uniquement
modélisées par leur temps de propagation. Et dans un deuxième temps, nous allons regarder
l'aspect analogique d'une mémoire particulière, la mémoire D CML de la figure 2-15.
Dans l'article [2-8] évoqué précédemment, la plage de fonctionnement du diviseur SRO
est étudiée en modélisant le diviseur sur la base du temps de propagation des portes logiques.
Ce modèle s'applique en général bien aux mémoires D CMOS qui possèdent plusieurs étages.
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54
Chapitre 2 - Diviseurs de fréquences
En effet, ces portes ont un gain très élevée, et des temps de monté et descente faibles devant
leur temps de propagation. Par contre ce type de modèle est moins adapté aux mémoires CML
qui ne présentent pas ces caractéristiques.
tp
Entrée
Bascule D
tp
D
D
C
C
Sortie
Horloge
Entrée
Mémoire D
Sortie
D
C
Horloge
tp
Figure 2-18 : Passage bascule D - mémoire D
Dans l'article [2-14], l'auteur présente un modèle linéaire comportant deux mélangeurs (un
par mémoire D), ainsi que deux amplificateurs en régime linéaire. Ensuite, l'auteur développe
des calculs assez complets découlant de ce modèle. Cependant ses calculs sont lourds, et
l'auteur ne les applique pas au circuit qu'il présente. Il est donc difficile de juger de la
pertinence de ce modèle. De plus, usuellement les mémoires D sont utilisées dans un régime
de fonctionnement non linéaire, qui ne correspond pas au modèle présenté. Si on utilise les
mémoires D en régime linéaire, on réalise en réalité un diviseur à régénération. Cette
correspondance est évidente si on compare les schémas des deux diviseurs présentés aux
figures 2-7 et 2-28.
2.2.2 Modèle numérique du pré-diviseur SRO
L'étude du comportement fréquentiel des diviseurs à bascules D et SRO peut être réalisée
facilement en modélisant ceux-ci par des oscillateurs en anneau, comme sur la figure 2-19.
Chaque élément de l'oscillateur introduit un retard td dans la boucle de l'oscillateur en anneau.
On trouve que la fréquence d'oscillation est égale à :
Fsortie =
1
[Hz]
4 ⋅ td
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(2-2)
55
Chapitre 2 - Diviseurs de fréquences
D
Q
D
Q
H
/Q
H
/Q
Diviseur par 4 SRO
Mémoire D
Sortie
Mémoire D
Entrée
Oscillateur en anneau
td
td
1
1
Sortie
Figure 2-19 : Équivalence diviseur - oscillateur en anneau
Pour cette étude, nous utiliserons le modèle de la figure 2-20. Les mémoires D sont
modélisées par un retard de valeur tp placé en amont et qui est suivi par une mémoire D idéale
(temps de propagation nul).
tp
0
Entrée
Retard
tp
D
Sortie
C
Horloge
Figure 2-20 : Modèle numérique d'une mémoire D
2.2.3 Calcul analytique des plages de fonctionnement du modèle
numérique du pré-diviseur SRO
Pour déterminer les plages fréquentielles de fonctionnement du SRO, nous allons regarder
l'impact de l'horloge sur le temps de propagation des données, au travers d'une mémoire D. Ce
temps de propagation peut être déterminé graphiquement grâce à la figure 2-21.
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56
Chapitre 2 - Diviseurs de fréquences
α⋅Thorloge
Thorloge
Horloge
t
Entrée
t
Sortie
tp
td
Figure 2-21 : Chronogramme d'une mémoire D
On peut voir sur le chronogramme, que si l'on souhaite que le temps de propagation soit
déterminé par l'horloge, il est suffisant que le temps de propagation td soit tel que le signal
arrive en entrée de la mémoire D idéale, lorsque l'horloge est à l'état bas. Dans ce cas le temps
de propagation de la mémoire D devient :
t d = k ⋅ Thorloge avec k ∈ N * [s]
(2-3)
La condition à respecter sur l'horloge se traduit par cette inégalité :
k +α −1
k
avec k ∈ N * [Hz]
≤ Fhorloge ≤
tp
tp
(2-4)
où Fhorloge est la fréquence du signal d'horloge, α est le rapport cyclique de l'horloge et tp est le
temps de propagation des données à travers chaque mémoire D (lorsqu'elle est transparente).
Horloge
t
1ere mémoire D
Q
tp
tp
t
2nd mémoire D
Q
tp
tp
t
Figure 2-22 : Chronogramme du diviseur SRO par 4
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57
Chapitre 2 - Diviseurs de fréquences
On voit donc que le temps de propagation de mémoires D est contrôlé par l'horloge :
l'oscillation de l'oscillateur en anneau est synchronisée par l'horloge. Pour tracer le
chronogramme de la figure 2-20, nous avons supposé la donnée d'entrée en phase avec
l'horloge, ce qui est vrai uniquement si l'oscillateur est déjà synchronisé. Nous avons donc
déterminé une condition de maintien de la synchronisation, dans un cas particulier. D'autres
modes de synchronisation peuvent exister, comme le montrera la simulation de la partie
suivante.
Le chronogramme des sorties des bascules D est représenté figure à la 2-22, pour un
rapport cyclique d'horloge de 50 %. On peut remarquer que les sorties Q des deux mémoires
D sont en quadrature de phase, comme pour le diviseur à bascule D. Dans les domaines de
fonctionnement définis par la double inégalité (2-4), le facteur de division réalisé est égal à :
n = 4 ⋅ k avec k ∈ N *
(2-5)
Les plages de fonctionnement issues de ces relations sont présentées au tableau 2-2, ainsi
que, pour comparaison, celles du diviseur par 4 à bascules D.
Diviseur par 4 SRO
Diviseur par 4 à bascules D
tp= 1, α= 0,5
tp= 1, α= 0,5
(Puissance dissipée = 1)
(Puissance dissipée = 2)
k
Fmin horloge (Hz)
Fmax horloge (Hz)
n
Fmin horloge (Hz)
Fmax horloge (Hz)
n
1
0,5
1
4
0
0,5
4
2
1,5
2
8
1
1,5
12
3
2,5
2,5
20
3
12
2
Tableau 2-2 : Comparaison des caractéristiques
des diviseurs par 4 SRO et à bascules D
Le tableau ci-dessus montre que le diviseur SRO a ses plages de fonctionnement décalées
vers les hautes fréquences. Pour k = 1, la fréquence maximale du SRO est le double de celle
du diviseur à bascule D, et ce avec une consommation divisée par 2 (2 mémoires D pour le
SRO, 4 pour le diviseur classique à bascules D).
Diviseur par 4 SRO
tp=1
α
Fmin (Hz)
Fmax (Hz)
n
1/4
0,25
1
4
1/2
0,5
1
4
3/4
0,75
1
4
Tableau 2-3 : Plage de fréquences du diviseur SRO
en fonction du rapport cyclique de l'horloge
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58
Chapitre 2 - Diviseurs de fréquences
Le tableau 2-3 montre que la plage de fonctionnement du diviseur s'élargit vers les basses
fréquences, lorsque le rapport cyclique chute. Quand α tend vers 0, on retrouve le
comportement d'un diviseur à bascule D, qui peut descendre jusqu'à 0 Hz. On se retrouve dans
le cas de la figure 2-23, où la mémoire D est commandée par une impulsion. Elle est donc
équivalente à une bascule D.
Bascules D
Entrée
D
Sortie
Entrée
C
Horloge
D
D
C
C
Sortie
Horloge
Générateur d'impulsions
Figure 2-23 : Equivalence mémoire D à générateur
d'impulsions et bascule D
Tous les résultats de cette partie sont généralisables à l'ensemble des diviseurs SRO : aussi
bien aux diviseurs fixes qu'aux diviseurs à plusieurs facteurs de division. Il suffit pour cela de
tenir compte des temps de propagation supplémentaires, apportés par les portes logiques
ajoutées. Dans cette étude, ainsi que dans les suivantes de ce chapitre, nous avons uniquement
considéré le cas où les temps de propagation des mémoires D sont égaux, il s'agit du cas le
plus favorable. En effet, toute déviation des temps de propagation conduit à une réduction de
la largeur des plages de fonctionnement des diviseurs. En pratique, il est donc important de
maintenir les temps de propagations des mémoires D aussi proches les uns des autres que
possible.
2.2.4 Simulation du modèle numérique du pré-diviseur SRO
Pour étudier plus complètement le comportement du diviseur SRO, nous avons réalisé des
simulations comportementales. Les mémoires D ont été modélisées en Verilog-A.
Pour ces premières simulations, les mémoires D sont idéales : gain infini, temps de
montée et de descente nuls. Leur modèle est celui de la figure 2-20, utilisé pour l'étude
précédente. Les diviseurs SRO et à bascules D ont été simulés : leur facteur de division, en
fonction de leur fréquence d'entrée, est présenté à la figure 2-24. On peut voir que les facteurs
de division prédits par les équations (2-4) et (2-5) sont bien présents.
En revanche, on peut également voir des zones non prédites par l'étude précédente, où l'on
a une division par 6 pour le SRO, et des divisions par 8 et 20 pour le diviseur à bascules D.
Ces zones correspondent à des états où les diviseurs sont à moitié synchronisés : la
synchronisation sur l'horloge se fait sur un seul élément de la boucle (bascule D ou mémoire
D). On peut voir ce phénomène à la figure 2-25, pour le diviseur SRO. La sortie de la
première mémoire D n'est pas synchrone avec l'horloge. Celle-ci se comporte comme un
simple retard d'une seconde.
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Chapitre 2 - Diviseurs de fréquences
Facteur de division du diviseur par 4 à bascules D
Facteur de division du diviseur par 4 SRO
k =2
tp = 1 s
α = 0,5
Div. D
Facteur de division
Division par 4
k =1
0,5 Hz
0,5 Hz
SRO
0,5 Hz
0,5 Hz
0,5
1,0
1,5
2,0
Fréquence d'entrée des diviseurs (Hz)
Figure 2-24 : Facteurs de division des diviseurs par 4 SRO et à bascules D
Comme on ne peut savoir a priori quelle sera la sortie synchronisée, ces zones de division
intermédiaires sont inutilisables. En effet, en synthèse de fréquences, on souhaite que la sortie
du diviseur suive fidèlement son entrée, en particulier en ce qui concerne le bruit de phase.
Ici, on aurait le bruit du retard qui s'ajouterait au bruit de sortie. De plus la largeur des ces
zones est faible, ce qui rend leur utilisation de toute façon difficile.
Horloge
fhorloge = 1,4 Hz
tp = 1 s
Sortie 1ère mémoire D
1s
Sortie 2nd mémoire D
2,15 s
Temps (s)
Figure 2-25 : Chronogramme du diviseur par 4 SRO
dans sa zone de division par 6
En pratique, le diviseur SRO sera principalement utilisé dans sa première plage (k = 1), en
effet celle-ci a la plus grande largeur relative, soit une octave.
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60
Chapitre 2 - Diviseurs de fréquences
Les simulations du diviseur de fréquences SRO pour plusieurs rapports cycliques
d'horloge, sont présentées à la figure 2-26. Comme on peut le voir, ces simulations concordent
avec l'étude théorique. La plage de fonctionnement du diviseur SRO s'étend vers les basses
fréquences lorsque le rapport cyclique tend vers zéro.
Facteur de division pour α =0,25
Facteur de division pour α =0,5
tp = 1 s
Facteur de division pour α =0,75
0,75 Hz
α = 0,25
0,5 Hz
α = 0,50
Facteur de division
0,25 Hz
α = 0,75
0,5
0,75
Fréquence d'entrée du diviseur (Hz)
Figure 2-26 : Facteurs de division du diviseur par 4
selon le rapport cyclique d'horloge
En pratique, il est difficilement envisageable de réduire sensiblement le rapport cyclique
de l'horloge des pré-diviseurs à très haute fréquence. En effet, cela demanderait des temps de
montée et de descente du signal l'horloge beaucoup plus courts, donc rapidement au-delà des
possibilités de la technologie. Les mémoires D auraient également un laps de temps vite
insuffisant, pour mémoriser les données présentées à leur entrée. De plus, l'horloge est en
général générée par un oscillateur, son rapport cyclique est donc généralement de 50 % par
construction.
2.2.5 Modèle analogique du pré-diviseur SRO
Le modèle numérique de l'étude précédente étant une approximation grossière pour les
pré-diviseurs à très haute fréquence, un modèle analogique a également été développé.
En effet, les pré-diviseurs sont souvent constitués d'un seul étage. Avec un seul étage on
peut difficilement considérer que l'on a affaire à un système qui se comporte quasiidéalement. Par exemple, le gain des portes est limité et les temps de montée et de descente
représentent une fraction importante de la période des signaux.
Nous sommes donc passé de la représentation de la mémoire D de la figure 2-27, modèle
analogique idéal équivalent au modèle numérique, à la représentation de la figure 2-28. Celleci dérive du schéma de la mémoire D CML de la figure 2-15. À l'inverse du modèle
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61
Chapitre 2 - Diviseurs de fréquences
numérique, ici le retard est intégré dans la boucle de mémorisation de la mémoire D. La
réduction du rapport cyclique d'horloge aura donc un effet différent sur les plages de
fonctionnement. Le temps de capture de la mémoire D ne sera plus nul. Pour ce nouveau
modèle, le retard est réalisé à l'aide d'un filtre passe-bas.
Mémoire D idéale
Limiteur
+
Entrée
Retard
0,5 V
-
Ampli.
A=∞
1V
Passe-bas
Sortie
fc
0V
Horloge
Figure 2-27 : Modèle analogique d'une mémoire D
à retard hors boucle de mémorisation
Mémoire D
Retard
Interrupteur analogique
Entrée
+
Σ
+
+
0,5 V
-
Limiteur
Ampli.
A
Passe-bas
1V
Sortie
fc
0V
Interrupteur analogique
Horloge
+
0,5 V
-
-1
+
Inverseur analogique
Σ
+
0,5 V
Figure 2-28 : Modèle analogique d'une mémoire D
à retard intégré dans la boucle de mémorisation
Les cœurs de ces modèles analogiques sont constitués d'un amplificateur, dont la sortie est
connectée à un limiteur de tension. La sortie du limiteur est quant à elle connectée à un filtre
passe-bas du premier ordre. L'amplificateur réalise une comparaison par rapport à une tension
de 0,5 V, qui correspond à la moitié de l'excursion en sortie du limiteur de tension. C'est cette
dernière condition qui doit être respectée, pour que les calculs issus de ce modèle restent
valables, quelle que soit l'amplitude des signaux logiques.
Les interrupteurs sont réalisés par des multiplieurs. Les sorties des interrupteurs sont
sommées avant d'être appliquées à l'amplificateur. Ces interrupteurs à multiplieurs permettent
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62
Chapitre 2 - Diviseurs de fréquences
de tenir compte des temps de montée et de descente de l'horloge. En effet, dans les mémoires
D réelles la commutation, entre les deux états des mémoires D, est progressive. Ce dispositif
reproduit ce phénomène en sommant les tensions durant les transitions de l'horloge.
Pour les calculs et simulations, nous avons utilisé un filtre passe-bas du premier ordre, ce
filtre s'approchant du comportement réel des mémoires D CML. En effet, ces mémoires ont
souvent un pôle majoritaire au niveau de leurs sorties car elles comportent un seul étage.
Cependant, les mémoires D CML présentent également des couplages non négligeables entre
leurs entrées et leurs sorties. Ceux-ci n'ont pas été pris en compte, afin de simplifier les
calculs.
2.2.6 Simulation du modèle analogique du pré-diviseur SRO
Nous avons simulé le modèle analogique précédent avec le simulateur Spectre de
Cadence. Nous avons réalisé des simulations temporelles, à partir desquelles a été calculé le
facteur de division du diviseur SRO.
Remarque : les simulations présentées dans cette partie sont entachées d'une erreur de
calcul variable, en général inférieure à 5 %. La réduire notablement aurait fortement
augmenté le temps de calcul.
A=2
A = 2,5
A=3
Facteur de division
A=4
A=8
Division par 4
α = 0,5
tmdh =1 µs
f c= 0,195 Hz
A=8
1,04 Hz
0,560 Hz
0,480 Hz
A=2
Fréquence d'entrée du diviseur (Hz)
Figure 2-29 : Facteurs de division du diviseur par 4 SRO
selon l'amplification A
Pour la première simulation, nous avons considéré des mémoires D analogiques attaquées
par une horloge idéale carrée : ses temps de montée et de descente tmdh sont négligeables. La
fonction de transfert du diviseur par 4 SRO a été tracée avec le rapport cyclique d'horloge égal
à 1/2, pour plusieurs valeur d'amplification A. La fréquence de coupure fc du filtre passe-bas a
été fixée à 0,195 Hz, pour retrouver la plage de fonctionnement du modèle numérique des
mémoires D.
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63
Chapitre 2 - Diviseurs de fréquences
Le résultat de cette simulation est présenté à la figure 2-29. On peut constater que pour
une amplification A=2, le diviseur ne fonctionne pas. Ensuite, lorsque l'amplification
augmente, la zone de fonctionnement s'élargit progressivement. Lorsque l'amplification A est
importante, on retrouve la plage de fonctionnement de modèle numérique, comme montré au
tableau 2-4.
Diviseur par 4 SRO
Modèle
analogique
2
Fmax − Fmin
Fmax + Fmin
A
Fmin (Hz)
Fmax (Hz)
2
~ 0,78
~ 0,78
~0%
2,5
0,640
0,900
34 %
3
0,620
0,980
45 %
4
0,600
1,02
52 %
8
0,560
1,04
60 %
106
0,540
1,00
60 %
α = 0,5
tmdh= 1 µs
fc= 0,195 Hz
Tableau 2-4 : Plages de fréquences du diviseur par 4 SRO
selon l'amplification A
Nous avons ensuite effectué une deuxième simulation pour étudier l'impact des temps de
montée et de descente de l'horloge. L'horloge est trapézoïdale de rapport cyclique 1/2. On peut
voir à la figure 2-30, que l'augmentation des temps de montée et de descente a pour
conséquence de décaler la zone de fonctionnement.
Division par 4
Facteur de division
tmdh = 1 µs
tmdh = 50 ms
tmdh = 100 ms
tmdh = 200 ms
α = 0,5
A =106
fc= 0,195 Hz
1,00 Hz
0,540 Hz
0,460 Hz
tmdh= 1 µs
0,412 Hz
0,7 Hz
1,12 Hz
tmdh =200 ms
Fréquence d'entrée du diviseur (Hz)
Figure 2-30 : Facteurs de division du diviseur par 4 SRO
selon les temps de montée et de descente de l'horloge
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64
Chapitre 2 - Diviseurs de fréquences
La zone de fonctionnement remonte vers les hautes fréquences et la largeur de la plage de
fréquences chute de 60 % à 40 % de la fréquence centrale, pour des temps de montée et de
descente passant d'environ 0,00001 % à 20 % de la période de l'horloge.
Ces résultats de simulation sont résumés au tableau 2-5. On peut voir que la plage de
fonctionnement du diviseur se dégrade sensiblement, lorsque les temps de montée et de
descente dépassent environ 5 % de la période de l'horloge.
Diviseur par 4 SRO
2
Fmax − Fmin
Fmax + Fmin
tmdh
Fmin (Hz)
Fmax (Hz)
1 µs
0,540
1,00
63 %
50 ms
0,560
1,02
58 %
100 ms
0,600
1,04
54 %
200 ms
0,700
1,12
46 %
Modèle
analogique
α = 0,5
A = 106
fc= 0,195 Hz
Tableau 2-5 : Plages de fonctionnement du diviseur par 4 SRO
selon les temps de montée et de descente de l'horloge
La troisième simulation que nous avons réalisée, concerne le rapport cyclique de l'horloge.
On peut voir à la figure 2-31 que la plage de fonctionnement dépend fortement du rapport
cyclique. Plus le rapport cyclique est grand, plus la zone de fonctionnement est large et haute
en fréquence.
α =0,25
α = 0,25
α =0,5
α = 0,75
α =0,5
tmdh = 1 µs
A = 106
f c= 0,195 Hz
Division par 4
α =0,75
0,200 Hz
Facteur de division
0,540 Hz
0,460 Hz
0,230 Hz
0,440 Hz
0,86 Hz
1,00 Hz
1,50 Hz
2,36 Hz
Fréquence d'entrée du diviseur (Hz)
Figure 2-31 : Facteurs de division du diviseur par 4 SRO
selon le rapport cyclique de l'horloge
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65
Chapitre 2 - Diviseurs de fréquences
Comme on peut le voir au tableau 2-6, alors que la plage relative de fonctionnement reste
voisine de 40-50 %, la fréquence maximale de travail est quant à elle multipliée par plus de 5,
lorsque le rapport cyclique passe de 0,25 à 0,75.
Diviseur par 4 SRO
2
Fmax − Fmin
Fmax + Fmin
α
Fmin (Hz)
Fmax (Hz)
0,25
0,230
0,440
63 %
0,35
0,330
0,630
63 %
Modèle
analogique
tmdh = 10-6
0,4
0,380
0,740
64 %
A = 106
0,5
0,540
1,00
60 %
0,6
0,764
1,36
56 %
0,75
1,50
2,36
45 %
fc= 0,195 Hz
Tableau 2-6 : Plages de fréquences du diviseur par 4 SRO
selon le rapport cyclique de l'horloge
En pratique, cette sensibilité peut rendre difficile de garantir la plage de fonctionnement
du diviseur SRO. Cependant, si l'on utilise des portes logiques CML, on peut facilement
obtenir un rapport cyclique de 50 % de par la nature symétrique de ces portes. Cela n'est donc
pas un réel problème, car le rapport cyclique est défini par construction. Par contre, pour des
portes logiques asymétriques, comme pour la logique CMOS, cela peut être plus difficile à
réaliser.
Cette forte sensibilité peut être vue comme un inconvénient : le rapport cyclique doit être
parfaitement contrôlé. Mais on peut également profiter de cette propriété, pour rendre réglable
la plage de fonctionnement du diviseur. En effet, il est assez facile de réaliser de petites
altérations du rapport cyclique, et donc de rendre programmable la zone de fonctionnement du
diviseur SRO.
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66
Chapitre 2 - Diviseurs de fréquences
2.2.7 Calculs analytiques et numériques des plages de fonctionnement
du modèle analogique du pré-diviseur SRO
Dans cette partie, nous allons d'abord réaliser un calcul analytique simplifié du
comportement du diviseur SRO, puis un calcul numérique plus complet sera présenté. Nous
nous intéresserons uniquement à la solution en division par 4 du diviseur par 4, car elle est la
plus intéressante pour une application pratique.
Pour le calcul analytique du retard associé au filtre passe-bas, nous allons faire quatre
hypothèses simplificatrices : le gain de l'amplificateur est infini, les temps de montée et de
descente de l'horloge sont égaux à zéro et la sortie du filtre passe-bas suit une courbe
exponentielle. La simulation montre que cette dernière hypothèse n'est respectée, que lorsque
la fréquence d'entrée est à la limite haute de la plage de fonctionnement du diviseur SRO. Le
calcul suivant va donc seulement permettre d'estimer la fréquence maximale de travail, mais
pas la minimale.
Lorsque le diviseur est au voisinage de sa fréquence maximale de travail, on obtient les
signaux de la figure 2-32. On peut voir que les sorties sont des courbes exponentielles
simples.
1 - Vk+1
Entrée mémoire D
Sortie mémoire D
0,5
Vk
αT
2T
Figure 2-32 : Chronogramme des signaux du modèle analogique d'une mémoire D
au voisinage de la fréquence maximale de travail du diviseur
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67
Chapitre 2 - Diviseurs de fréquences
La tension de sortie du filtre passe-bas est une exponentielle égale à (1ère demi-période) :
v(t ) = 1 + (Vk − 1) ⋅ e −t / τ [V]
(2-6)
avec la constante de temps du filtre passe-bas :
τ=
1
[s]
2π ⋅ f c
(2-7)
et où Vk est la tension à l'origine au rang k.
Pour calculer la tension Vk en régime établi, on va utiliser la suite suivante :
Vk +1 = (Vk − 1) ⋅ e −2T / τ [V]
(2-8)
qui est déduite de l'équation (2-6) et de la figure 2-32.
Sous condition de convergence de la suite on trouve :
e −2T / τ
[V]
k → ∞ 1 + e − 2T / τ
Vk =
(2-9)
On peut en déduire la condition suffisante de validité des courbes de la figure 2-32 et donc
de synchronisation du diviseur par l'horloge :
2

− 2T / τ
1+ e
τ ⋅ ln

 ≤ α ⋅ T [s]

(2-10)
On trouve donc, par analogie avec le modèle numérique, que le retard est égal à :
tp =
2
τ


[s]
⋅ ln
− 2T / τ 
α 1+ e

(2-11)
où le retard tp est dépendent de la période T de l'horloge.
Pour déterminer la période minimale de fonctionnement (fréquence maximale) du
diviseur, on va utiliser un calcul par récurrence :
Tmin k +1 =
2
τ

⋅ ln
− 2T
α 1+ e
min k
/τ

 [s]

(2-12)
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68
Chapitre 2 - Diviseurs de fréquences
avec Tmin 0 =
τ
⋅ ln (2 ) [s]
α
(2-13)
où Tmin 0 est la valeur initiale de la suite. Celle-ci a été choisie égale à la période minimum
d'horloge qui aurait été obtenue, si les exponentielles en sortie des mémoires D, allaient de 0 à
1 V.
Si on calcule Tmin au rang 1 (k=1) on trouve :
Tmin =
τ
2


[s]
⋅ ln
−2 / α 
α 1 + 2

(2-13)
qui est une assez bonne approximation de Tmin pour α ≤ 0,6, l'erreur par rapport à la
simulation est inférieure à 10 %. Pour les valeurs de rapport cyclique α supérieures, la
précision du calcul au rang 1 est insuffisante. Pour α = 0,75 la formule surestime Tmin
d'environ 25 %. Le calcul montre que le nombre d'itérations suffisant pour obtenir une bonne
précision, croit très rapidement lorsque α tend vers 1. Seul un calcul numérique est donc
pratiquement réalisable. A 10 % d'erreur, pour α = 0,75 il faut 4 récurrences, pour α = 0,9 il
en faut plus de 20.
De Tmin, on déduit la fréquence maximale de travail :
Fhorloge max =
α
⋅
τ

1
2
ln
 1 + 2 −2 / α



[Hz]
(2-14)
Une comparaison des fréquences maximales de travail du diviseur, obtenues avec le calcul
analytique et la simulation électrique, est présenté au tableau 2-7.
La simulation montre que dans le cas général, la sortie des mémoires D n'est pas une
simple exponentielle, c'est à dire à des fréquences inférieures à la fréquence maximale de
fonctionnement. Un exemple de formes d'ondes obtenues est présenté à la figure 2-33.
Les formes d'ondes du diviseur sont des courbes exponentielles par parties. Nous allons
appliquer un raisonnement par récurrence, pour déterminer le comportement du diviseur SRO.
Ce calcul par récurrence est analogue au comportement réel du diviseur, où chaque période
succède à la précédente, dans la boucle du diviseur.
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69
Chapitre 2 - Diviseurs de fréquences
Diviseur par 4 SRO
Fmax (Hz)
Modèle
analogique
tmdh = 10-6
A = 106
fc= 0,195 Hz
α
Relation
2-13
Simulation
électrique
0,25
0,444
0,440
0,35
0,635
0,630
0,4
0,739
0,740
0,5
0,96
1,00
0,6
1,23
1,36
0,75
1,68
2,36
Tableau 2-7 : Plages de fréquences du diviseur par 4 SRO
selon le rapport cyclique de l'horloge
v1 k+1
Sortie mémoire D
Entrée mémoire D
0,5
v4 k
v2 k
v0 k
v0 k+1
v1 k
t2 k
t1 k
T
Figure 2-33 : Chronogramme des signaux du modèle analogique d'une mémoire D
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70
Chapitre 2 - Diviseurs de fréquences
Pour ce calcul nous allons faire deux hypothèses simplificatrices : le gain de
l'amplificateur est infini et les temps de montée et de descente de l'horloge sont égaux à zéro.
Pour des raisons de symétrie et périodicité, le calcul par récurrence va être réalisé sur un quart
de la période d'horloge.
A partir de la figure 2-33, on peut écrire à l'indice k :
(
)
v2 k = 1 + v1 k − 1 ⋅ e
(t1 k −αT ) τ
 1 − v0 k
avec t1 k = τ ⋅ ln
 12
puis v0 k +1 = v2 k ⋅ e(α −1)T
(
)
et enfin v1 k +1 = 1 − v0 k ⋅ e
[V]
(2-15)

 [s]

(2-16)
[V]
(2-17)
τ
− (T + t 2 k ) τ
[V]
 1 − v0 k +1 
 [s]
avec t2 k = τ ⋅ ln
 12 
(2-18)
(2-19)
d'où on peut déduire la plage de fréquences de fonctionnement du SRO. Pour que les
équations précédentes soient valides, le respect des inéquations suivantes est suffisant :
0 < t2 k < α ⋅ T [s]
(2-20)
et 0 < t1 k < α ⋅ T [s]
(2-21)
ainsi que 0 < vo k < 1 2 [V]
(2-22)
puis 1 2 < v1 k < 1 [V]
(2-23)
et 0 < v2 k < 1 2 [V]
(2-24)
avec le retard égal à t p = 2 ⋅ t1 k = 2 ⋅ t2 k [s]
k →∞
k →∞
(2-25)
sous réserve de la convergence des séries.
De par la complexité de ces relations, nous avons réalisé un programme dans le langage
Pascal présenté en annexe, pour tester la convergence des équations et déterminer la plage de
fonctionnement du SRO. Nous avons utilisé les inéquations précédentes, comme critère de
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71
Chapitre 2 - Diviseurs de fréquences
synchronisation du diviseur de fréquences SRO sur son horloge. Les résultats de ces calculs
sont présentés au tableau 2-8. Le bon accord avec les résultats de la simulation électrique du
modèle valide ce calcul.
Les petits écarts constatés, entre la simulation électrique et le calcul numérique, sont
essentiellement dus à la précision relativement faible des simulations. L'erreur est inférieure à
3 %.
Diviseur par 4 SRO
Fmin (Hz)
α
Fmax (Hz)
2
Fmax − Fmin
Fmax + Fmin
Calcul
Simulation
Calcul
Simulation
numérique
électrique
numérique
électrique
0,25
0,223
0,230
0,445
0,440
66 %
63 %
Modèle
0,35
analogique
0,4
0,322
0,330
0,638
0,630
66 %
63 %
0,380
0,380
0,747
0,740
65 %
64 %
0,5
0,525
0,540
1,01
1,00
63 %
60 %
0,6
0,747
0,764
1,36
1,36
58 %
56 %
0,75
1,50
1,50
2,35
2,36
44 %
45 %
tmdh = 10-6
Calc. Simu.
A = 106
fc= 0,195 Hz
Tableau 2-8 : Plages de fréquences du diviseur SRO
selon le rapport cyclique d'horloge
2.3 Simulation de deux pré-diviseurs par 4 SRO en technologie
BiCMOS7RF
2.3.1 Présentation des diviseurs SRO
Les diviseurs présentés dans cette partie sont une implémentation du diviseur par 4 SRO
étudié précédemment. Il sont constitués de deux mémoires D en série (figure 2-34). Nous les
avons simulés pour valider les calculs et simulations des modèles des parties précédentes.
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Chapitre 2 - Diviseurs de fréquences
D
Q
D
Q
H
/Q
H
/Q
Diviseur par 4 SRO
Mémoire D
Sortie
Mémoire D
Entrée
Figure 2-34 : Diviseur par 4 SRO
Pour ces diviseurs, nous avons utilisé la technologie BiCMOS7RF du fondeur ST
Microelectronics. Cette technologie possède des transistors NPN SiGeC (siliciumgermanium-carbone) et des transistors MOS de taille minimale de grille de 0,25 µm. Les
transistors bipolaires ont une fréquence maximale de transition d'environ 60 GHz.
Les mémoires D sont celles des figures 2-35 et 2-36. Elles sont constituées de trois paires
différentielles. Une paire différentielle à laquelle est appliquée l'horloge, et deux pour les
données. Le fonctionnement de ces mémoires D est le suivant : lorsque l'horloge est à l'état
haut, seule la paire différentielle d'entrée est polarisée, la mémoire D est transparente. Lorsque
l'horloge est à l'état bas, c'est la paire différentielle de sortie qui est polarisée, la mémoire D
est verrouillée.
R =2 kΩ
R =2 kΩ
Diviseur NPN
Sortie -
Sortie +
Entrée +
le = 1 µm
Entrée -
le = 1 µm
R =100 Ω
Horloge +
C = 20 fF
R =100 Ω
le = 1 µm
Horloge -
Ipol = 0,5 mA
Figure 2-35 : Schéma des mémoires D CML à transistors NPN
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73
Chapitre 2 - Diviseurs de fréquences
R =1 kΩ
R =1 kΩ
Diviseur NMOS
Sortie -
Sortie +
Entrée +
w = 20 µm
l = 0,25 µm
Horloge +
w = 20 µm
l = 0,25 µm
Entrée -
w = 20 µm
l = 0,25 µm
C = 20 fF
Horloge -
Ipol = 1 mA
Figure 2-36 : Schéma des mémoires D CML à transistors NMOS
2.3.2 Simulation des diviseurs SRO
Pour la première simulation de caractérisation, nous avons simulé les mémoires D du
diviseur de fréquences par 4 SRO en maintenant leur horloge en permanence à l'état haut.
Nous avons pu ainsi observer l'oscillation libre de l'oscillateur en anneau ainsi formé par trois
mémoires D série. Pour les deux mémoires D NPN et NMOS, nous avons trouvé une
fréquence d'oscillation d'environ 2,8 GHz, soit un temps de propagation d'environ 60 ps. Si
l'on se réfère au modèle numérique de la figure 2-20, on trouve que la plage de
fonctionnement des diviseurs s'étend de 8,3 GHz à 16,7 GHz (relation 2-4) pour un rapport
cyclique de 1/2. On verra plus loin que la plage réalisée en simulation est très différente, et
que ce modèle numérique est assez faux pour les mémoires D CML de ce type.
Nous avons ensuite déterminé la plage de fonctionnement des diviseurs grâce au modèle
analogique de la figure 2-28. Dans le cas de ces deux diviseurs NPN et NMOS, nous sommes
en présence de temps de montée et de descente d'horloge qui sont a priori négligeables. Nous
avons donc utilisé le tableau 2-4, pour calculer les plages de fonctionnement, en fonction de la
fréquence de coupure et du gain des mémoires D. Les fonctions de transfert aux petits signaux
des mémoires D sont présentées aux figures 2-37 et 2-38.
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Chapitre 2 - Diviseurs de fréquences
Gain (dB)
- 3 dB à 0,9 GHz
Gain : 18 dB à 10 MHz
Diviseur NPN
Phase (°)
- 45° à 1,2 GHz
Fréquence (Hz)
Figure 2-37 : Fonction de transfert aux petits signaux des mémoires D NPN
- 3 dB à 1,4 GHz
Gain (dB)
Gain : 9,6 dB à 10 MHz
Diviseur NMOS
Phase (°)
- 45° à 1,6 GHz
Fréquence (Hz)
Figure 2-38 : Fonction de transfert aux petits signaux des mémoires D NMOS
La réponse en fréquence des mémoires D n'est pas tout à fait du premier ordre, il y-a donc
une petite erreur de fréquence entre le point à -3 dB du gain et celui à -45° de la phase. Le
-3 dB de la fonction de transfert est atteint avant le -45° (présences de zéro et pôles
secondaires). Pour déterminer la fréquence de coupure équivalente de ces portes, nous avons
donc choisi de prendre la moyenne de ces deux valeurs. Nous obtenons donc 1,05 GHz pour
la mémoire D NPN et 1,5 GHz pour la mémoire D NMOS. Le tableau 2-9 présente les plages
de fonctionnement issues du modèle analogique et celles de la simulation électrique des
mémoires D.
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Chapitre 2 - Diviseurs de fréquences
Diviseurs par 4 SRO
Fmin (GHz)
Diviseur NMOS
fc = 1,5 GHz
α = 0,5
Fmax (GHz)
2
Fmax − Fmin
Fmax + Fmin
Simulation
Modèle
Simulation
Modèle
Simulation
Modèle
diviseur
analogique
diviseur
analogique
diviseur
analogique
5,3
4,8
8,1
7,5
42 %
44 %
Diviseur NPN
fc = 1,05 GHz
3,7
3,0
7,4
5,6
67 %
60 %
α = 0,5
Tableau 2-9 : Comparaison des plages de fréquences des diviseurs SRO
On peut remarquer au tableau 2-9, que le modèle prédit assez précisément le
comportement du diviseur à mémoires D NMOS, l'erreur étant inférieure à 10 %. Par contre
pour le diviseur à transistors NPN, l'erreur est bien plus importante. Elle atteint 30 % pour
Fmax, 20 % pour Fmin, mais seulement environ 10 % pour la plage relative de fréquences.
La bonne correspondance de la théorie et de la simulation du diviseur NMOS est
confirmée par les courbes de la figure 2-39. Sur cette figure on peut voir les sorties des
mémoires D à 8 GHz, soit quasiment la fréquence maximale de fonctionnement du diviseur.
On sait, comme montré à la figure 2-32, que dans ce cas, la sortie des mémoires D suit une
courbe exponentielle, ce qu'on retrouve bien à la figure 2-39.
Horloge
Horloge (V)
α = 0,5
tmdh≈ 5 ps
Fhorloge = 8 GHz
Diviseur NMOS
Courbe exponentielle
τ = 100 ps
Sorties (V)
Sortie seconde mémoire D
Sortie première mémoire D
Temps (s)
Figure 2-39 : Chronogramme du diviseur à transistors NMOS
à la fréquence de 8 GHz
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76
Chapitre 2 - Diviseurs de fréquences
La constante de temps des sorties des mémoires D a été déterminée par assimilation
approximative à une exponentielle. Elle est de 100 ps, ce qui correspond à une fréquence de
coupure de 1,6 GHz. On retrouve donc la valeur de la figure 2-38, obtenue aux petits signaux.
Nous avons ensuite simulé le diviseur SRO à transistors NMOS et son modèle analogique
pour plusieurs rapports cycliques d'horloge. Le résultat de ces simulations est présenté aux
figures 2-40 et 2-41.
α = 0,6
α = 0,4
α =0,5
3,3 GHz
Facteur de division
α =0.4
Division par 4
α =0.5
6,2 GHz
α =0.6
2,9 GHz
8,3 GHz
10,1 GHz
1,8 GHz
2,7 GHz
8,0 GHz
5,3 GHz
Fréquence d'entrée du diviseur (Hz)
Figure 2-40 : Facteurs de division du diviseur NMOS
selon le rapport cyclique d'horloge
Division par 4
α = 0,4
α =0,5
α = 0,6
α =0,4
0,420 Hz
α =0,5
0,960 Hz
0,720 Hz
1,30 Hz
α =0,6
0,340 Hz
0,300 Hz
Facteur de division
tmdh= 1 µs
A=3
fc= 0,195 Hz
0,360 Hz
0,620 Hz
0,980 Hz
Fréquence d'entrée du diviseur (Hz)
Figure 2-41 : Facteur de division du modèle analogique
du diviseur SRO avec A = 3, selon le rapport cyclique d'horloge
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77
Chapitre 2 - Diviseurs de fréquences
On peut voir au tableau 2-10, que la concordance entre le diviseur et son modèle est moins
bonne lorsque le rapport cyclique s'écarte de 1/2. L'erreur passe d'environ 10 % à environ
15 % pour α = 0,4 et α = 0,6. Cette dérive de la précision du modèle, pourrait être liée à des
phénomènes de couplages entre les entrées et sorties du diviseur. Ces phénomènes impactent
probablement beaucoup moins le diviseur lorsque l'horloge est symétrique (α = 0,5), la
perturbation provenant de l'horloge ayant un effet antagoniste d'une demi-période à l'autre des
signaux de sortie du diviseur.
Diviseur par 4 SRO
Fmin (GHz)
α
Diviseur
NMOS
fc = 1,5 GHz
Fmax (GHz)
2
Fmax − Fmin
Fmax + Fmin
Simulation
Modèle
Simulation
Modèle
Simulation
Modèle
diviseur
analogique
diviseur
analogique
diviseur
analogique
0,4
3,3
3,2
6,2
5,5
61 %
53 %
0,5
5,3
4,8
8,0
7,5
40 %
44 %
0,6
8,3
7,4
10,1
10
20 %
30 %
Tableau 2-10 : Plages de fréquences du diviseur SRO NMOS
selon le rapport cyclique d'horloge
Nous avons ensuite simulé le diviseur SRO à transistors NPN. On peut voir figure 2-42,
que les sorties de ses mémoires D suivent bien une courbe que l'ont peut approcher par une
exponentielle. La constante de temps de la courbe des sorties de ce diviseur est de 95 ps. Cette
valeur correspond à une fréquence de coupure de 1,7 GHz, qui est très différente de celle
évaluée en petits signaux (1,05 GHz).
On a donc une seconde différence entre les simulations et les calculs pour ce diviseur
(gain, phase et constante de temps). Avec cette constante de temps, la fréquence maximale de
travail du diviseur est surestimée d'environ 20 %, alors qu'avec l'étude petits signaux, elle était
sous-estimée de 20 %.
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Chapitre 2 - Diviseurs de fréquences
Horloge
Horloge (V)
α = 0,5
tmdh≈ 5 ps
Fhorloge = 7 GHz
Diviseur NPN
Courbe exponentielle
τ = 95 ps
Sorties (V)
Sortie première mémoire D
Sort ie seconde mémoire D
Temps (s)
Figure 2-42 : Chronogramme du diviseur à transistors NPN
à la fréquence de 7 GHz
Les simulations précédentes montrent que la théorie développée s'applique moins bien au
diviseur SRO à transistors NPN utilisé dans cet exemple. A priori, il y a principalement deux
hypothèses qui pourraient expliquer cette difficulté.
Horloge
Horloge (V)
α = 0,5
tmdh ≈ 5 ps
Fhorloge = 3,8 GHz
Diviseur NPN
Sorties (V)
Sortie première mémoire D
Sortie seconde mémoire D
Temps (s)
Figure 2-43 : Chronogramme du diviseur à transistors NPN
à la fréquence de 3,8 GHz
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79
Chapitre 2 - Diviseurs de fréquences
La première hypothèse consiste en ce que les transistors bipolaires rentreraient en
saturation. Cela aurait pour effet de modifier leurs impédances d'entrée et de sortie. En effet,
en fonctionnement, la tension base-collecteur extrinsèque des transistors monte jusqu'à
environ 0,6 V, tension suffisante pour rendre légèrement conductrice la jonction. Par
comparaison, la tension base-émetteur des transistors est d'environ 0,9 V quand ils sont
conducteurs. Cependant, lorsque l'on observe les tensions de la figure 2-43, où les courants
des bases des transistors, on n'observe pas les formes typiques liées au phénomène de forte
saturation. Cette hypothèse semble donc à écarter.
La seconde hypothèse consiste en ce que la forme de l'horloge pourrait altérer
sensiblement le fonctionnement du diviseur. En effet, si l'on suit le modèle analogique, les
véritables entrées d'horloge de la mémoire D à transistors NPN sont les courants, dans les
nœuds des émetteurs des paires différentielles des données d'entrée et de sortie. Ces courants
ihorloge sont représentés à la figure 2-44. Dans le cas des mémoires D NMOS, ces courants sont
parfaitement carrés. Par contre, pour les mémoires D à transistors NPN, leur forme est moins
idéale.
R =2 kΩ
R =2 kΩ
Diviseur NPN
Sortie -
Sortie +
Entrée +
le = 1 µm
Entrée -
le = 1 µm
R =100 Ω
R =100 Ω
ihorloge +
Horloge +
C = 20 fF
ihorloge le = 1 µm
Horloge -
Ipol = 0,5 mA
Figure 2-44 : Situation des courants d'horloge
des mémoires D à transistors NPN
Les courants ihorloge sont tracés à la figure 2-45. Ceux-ci présentent des transition
relativement lentes, les temps de montée et de descente des courants est d'environ 4 ps. De
plus l'amplitude des courants est légèrement variable, les transistors d'horloge semblent donc
à la limite de la saturation.
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Chapitre 2 - Diviseurs de fréquences
ihorloge+
ihorloge-
Horloges (A)
500 µA
0 µA
Temps (s)
Figure 2-45 : Courants d'horloge des mémoires D NPN
Pour vérifier si la forme des courants d'horloge, est à l'origine des écarts constatés entre les
simulations et les calculs, nous avons remplacé les transistors d'horloge par des sources de
courants idéales qui sont éteintes au rythme des entrées en tension de l'horloge. Cela n'a que
peu modifié le comportement du diviseur. Il semble donc que le problème soit lié au
comportement des transistors bipolaires des paires différentielles des données.
Nous avons ensuite essayé de déterminer si la cause du phénomène pouvait se situer au
niveau des jonctions base-émetteur des transistors bipolaires. En effet un problème bien
connu des circuits logiques rapides fonctionnant en commutation, est celui du temps
d'évacuation relativement important des charges accumulées dans la jonction base-émetteur.
Lorsque l'horloge coupe le courant d'une paire différentielle, les transistors bipolaires se
retrouvent avec l'émetteur en l'air, donc sans chemin extérieur aux transistors pour écouler les
charges stockées. Ce phénomène est accru lorsque les transistors rentrent en saturation, ce qui
est le cas ici, même si la saturation est légère.
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Chapitre 2 - Diviseurs de fréquences
R =2 kΩ
R =2 kΩ
Diviseur NPN - Topologie pour faibles tensions d'alimentation
Sortie -
Sortie +
Entrée +
le = 1 µm
Entrée -
R =100 Ω
Horloge -
le = 1 µm
C = 20 fF
R =100 Ω
le = 4 µm
le = 4 µm
Ipol = 0,5 mA
Horloge +
Ipol = 0,5 mA
Figure 2-46 : Schéma des mémoires D NPN améliorées
Si le temps de décharge de la capacité de diffusion des transistors est trop important, cela
provoque une sorte d'effet mémoire. Pour permettre la décharge de la capacité Cbe nous avons
donc modifié le schéma initial, afin que les émetteurs des transistors bipolaires ne soient
jamais en haute impédance, et que soit toujours présent un chemin de décharge pour la
capacité Cbe. Pour cela nous avons utilisé une structure classiquement utilisée pour des faibles
tensions d'alimentation. Le schéma de ces mémoires D est présenté à la figure 2-46. La paire
différentielle d'horloge est remplacée par deux gros transistors montés en suiveurs. Ceux-ci
ont pour rôle de dériver le courant de polarisation des paires différentielles. Lorsque la tension
appliquée sur leur base est élevée, le courant de 0,5 mA est dérivé par leur émetteur. Comme
l'impédance de sortie des suiveurs est faible, le blocage des transistors des paires
différentielles est extrêmement abrupt.
Les temps de montée et de descente des courants des paires différentielles sont d'environ
1/10 de celui de la structure précédente, soit environ 500 fs. De plus, on peut voir que
l'amplitude des courants est bien plus constante que pour la structure précédente, en dehors
des pics présents lors des commutations de l'horloge. Ces courants sont présentés à la figure
2-47.
Nous avons simulé cette dernière topologie dans même conditions que le premier diviseur
par 4 SRO à transistors NPN. Nous avons trouvé que la plage de fonctionnement s'étend de
3,4 GHz à 6,2 GHz. Cette fois-ci nous retrouvons une plage qui est en accord avec le modèle
analogique et avec la théorie, comme on peut le voir au tableau 2-11. L'erreur par rapport à la
théorie est inférieure à 15 %. La plage relative de fréquences est de 58 %, alors qu'elle était de
67 % pour la version précédente.
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82
Chapitre 2 - Diviseurs de fréquences
ihorloge+
ihorloge-
Horloges (A)
500 µA
0 µA
Temps (s)
Figure 2-47 : Courants d'horloge des mémoires D NPN améliorées
Diviseur par 4 SRO
Fmin (GHz)
Diviseur NPN
2nd version
fc = 1,05 GHz
Fmax (GHz)
2
Fmax − Fmin
Fmax + Fmin
Simulation
Modèle
Simulation
Modèle
Simulation
Modèle
diviseur
analogique
diviseur
analogique
diviseur
analogique
3,4
3,0
6,2
5,6
58 %
60 %
Tableau 2-11 : Plages de fréquences du diviseur SRO NPN amélioré
Les résultats des simulations que nous avons réalisées ici sont en accord avec notre
modèle de diviseur SRO, pour les diviseurs NPN et NMOS. Cependant, nous avons constaté
que pour certains diviseurs, le modèle est assez loin de la simulation électrique. Cela est le cas
pour les diviseurs présentés dans les chapitres 3 et 4 de ce mémoire. Dans ces deux cas, se
sont des diviseurs qui fonctionnent à des fréquences à la limite de la technologie. La forme
des signaux d'horloge est donc loin d'être idéale. L'écart est d'environ 50 % par rapport a notre
calcul théorique, la fréquence maximale de fonctionnement est sous estimée. Ce écart est dans
le même sens que pour le diviseur à transistors bipolaire de la figure 2-35, où l'erreur est de
30 %. Notre modèle à donc besoin d'être perfectionné pour s'appliquer à une plus large
gamme de diviseurs. Le modèle actuel est cependant suffisant pour évaluer l'influence des
différents paramètres du modèle.
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83
Chapitre 2 - Diviseurs de fréquences
2.4 Présentation de quelques diviseurs SRO réalisés et de leurs
performances
2.4.1 Diviseur par 4 SRO à transistors NPN basse-tension
Ce premier est un pré-diviseur en technologie BiCMOS7 de STMicroelectronics. Cette
technologie est similaire à la technologie BiCMOS7RF utilisée pour les simulations
précédentes, excepté que la base des transistors NPN ne contient pas de carbone, la résistance
d'accès à la base intrinsèque est donc plus élevée. La fréquence de transition des transisors
NPN est d'environ 60 GHz. Le schéma-bloc du diviseur est présenté à la figure 2-48. Le
diviseur est constitué d'un diviseur SRO par 4 suivit de deux étages tampons. Le premier
réalise la combinaison des 4 sorties des deux mémoires D du diviseur, le second permet
d'attaquer une charge 50 Ω extérieure au circuit intégré. Grâce au premier étage tampon qui
possède quatre entrées, la charge vue par les deux mémoires D est la même, et ainsi les deux
mémoires D ont les mêmes caractéristiques.
E+
E-
SRO
/4
S+
Tampon
Tampon
S-
Figure 2-48 : Schéma-bloc du diviseur de fréquences
Le schéma des mémoires D est présenté à la figure 2-49. Pour permettre de réduire la
tension d'alimentation, cette structure ne fait appel à aucune source de courant. Celle-ci est
remplacée par une résistance de 500 Ω et en couplage capacitif des transistors d'horloge. Les
transistors sont les plus petits de la technologie : leur émetteur fait 0,8 µm par 0,4 µm.
Les transistors d'horloge forment la sortie d'un miroir de courant, qui est commuté par les
signaux d'horloge. Cette topologie permet donc de supprimer la source de courant, ce qui
permet à ce circuit de fonctionner avec une tension d'alimentation de seulement 1,3 V, alors
que la tension base-émetteur des transistors est d'environ 0,9 V. Les transistors fonctionnent
donc au voisinage de la saturation. Le courant de polarisation des transistors est d'environ
200 µA (courant traversant la résistance de 500 Ω).
Les transistors des mémoires D de ce diviseur sont chargés par des transistors PMOS.
Cette structure permet un grand gain en tension en basse fréquence (environ 30 dB). En effet,
la résistance de canal des PMOS est assez élevée, les transistors se comportent donc comme
des sources de courant.
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84
Chapitre 2 - Diviseurs de fréquences
w = 4 µm
l = 0,25 µm
w = 4 µm
l = 0,25 µm
Vp
Q+
Q-
le = 0,8 µm
D+
le = 0,8 µm
D-
le = 0,8 µm
H+
H-
150 fF
150 fF
1,2 kΩ
1,2 kΩ
500 Ω
Vn
Figure 2-49 : Schéma des mémoires D du diviseur
Comme les sorties de nos mémoires D comportent des sources de courant en regard l'une
de l'autre, nous avons utilisé un circuit de contrôle de l'amplitude des tensions de sortie. Ce
circuit est présenté à la figure 2-50, il est constitué autour d'un amplificateur à
transconductance qui asservit la tension VDS d'un transistor PMOS à la tension Vamplitude. En
simulation, l'amplitude de la tension drain-source des charges PMOS des mémoires D est
égale à trois à quatre fois la valeur de Vamplitude.
Mémoires D
w = 4 µm
l = 0,25 µm
w = 4 µm
l = 0,25 µm
Vamplitude
Ipol
Vp
w = 4 µm
l = 0,25 µm
Vamplitude
Vamplitude
Vamplitude
+
1,2 kΩ
le = 0,8 µm
Ipol
le = 0,8 µm
1,2 kΩ
1 kΩ
1 kΩ
Vn
Figure 2-50 : Schéma du dispositif de polarisation
des mémoires D
En raison de sa topologie particulière, nous n'avons pas appliqué la théorie, développée
dans la partie précédente, à ce diviseur. Le diviseur de fréquences a été simulé avec une
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85
Chapitre 2 - Diviseurs de fréquences
Horloge (V)
Sortie (V)
horloge sinusoïdale, la mise en forme de celle-ci étant réalisée par la paire différentielle
d'horloge. Le signal obtenu en sortie de l'étage tampon est présenté à la figure 2-51.
L'amplitude de l'horloge est limitée à 200 mV crête ou moins, afin que les transistors de la
paire différentielle d'horloge restent en relatif régime linéaire. Sinon, l'entrée en saturation des
transistors d'horloge, et la variation de la tension aux bornes de la résistance de 500 Ω qui
serait ainsi générée, conduirait à une forte dérive du courant de polarisation des paires
différentielles.
Temps (s)
Figure 2-51 : Signaux d'entrée et sortie du diviseur SRO par 4
Le circuit a été simulé avec une tension d'alimentation de 1,3 V. Sa consommation est de
480 µA, sans le dernier étage tampon qui possède une alimentation distincte. Sa plage de
fonctionnement s'étend de 3,7 GHz à 6,3 GHz pour une dissipation d'environ 625 µW. Il
couvre donc les bandes utilisées par le standard de réseau sans fils 802.11a (~ 5,2 GHz à
5,7 GHz).
Figure 2-52 : Photographie du diviseur par 4 SRO
Le dessin des masques du circuit a été réalisé et envoyé en fonderie. Une photographie de
la puce est présentée à la figure 2-52. La surface du diviseur est d'environ 0,02 mm2. Environ
la moitié de cette surface est occupée par des condensateurs de filtrage de l'alimentation et par
le second étage tampon, permettant l'attaque d'une charge 50 Ω.
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86
Chapitre 2 - Diviseurs de fréquences
A son retour de fonderie, le circuit était encapsulé dans un boîtier VFQFPN44, celui-ci a
été monté sur un circuit imprimé verre-époxy. Ce circuit imprimé comportait un balun en
entrée pour générer les signaux d'horloge en opposition de phase. Ce circuit imprimé est
présenté à la figure 2-53.
Figure 2-53 : Photographie du circuit imprimé de caractérisation
du diviseur par 4 SRO
Lors de la mesure, nous avons dû jouer avec les réglages du courant de polarisation Ipol et
de la tension de référence Vamplitude pour optimiser les performances du diviseur. En effet, avec
les valeurs d'origine les caractéristiques du diviseur étaient assez éloignées des valeurs
atteintes en simulation. Il semble que cela viennent des charges PMOS des paires
différentielles. Celles-ci présentent une grande sensibilité aux dispersions de fabrication en
raison de leur résistance de canal élevée, ce qui rend difficile la maîtrise de l'amplitude des
signaux.
Nombre d'échantillons
67 % des circuits fonctionnels
Facteur de division
Figure 2-54 : Simulation de Monte-Carlo
à 5,2 GHz du facteur de division
Pour étudier la robustesse du diviseur, nous avons réalisé une simulation de Monte-Carlo
avec une fréquence d'entrée de 5,2 GHz (centre de la bande de fréquences). Ses résultats sont
présentés à la figure 2-52. On peut voir que seuls 67 % des circuits sont fonctionnels, ce qui
est peu et compromet l'utilisation pratique de ce diviseur.
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87
Chapitre 2 - Diviseurs de fréquences
Le diviseur a été caractérisé sous 1,3 V avec un générateur sinusoïdal 20 GHz HP83712B
comme source, un oscilloscope 20 GHz HP54750A et un analyseur de spectre 26 GHz
HP8563E. La consommation mesurée du circuit était de 520 µA (hors second étage tampon
de sortie). La bande de fréquences de fonctionnement a été mesurée de 4,7 GHz à 6,8 GHz.
La figure 2-55 présente les signaux d'entrée et de sortie pour une fréquence d'entrée de
5,2 GHz. On peut constater que le facteur de division est bien de 4.
Figure 2-55 : Signaux d'entrée et sortie à 5,2 GHz
du diviseur par 4 SRO
Le spectre de sortie du diviseur a également été mesuré dans les mêmes conditions. Il est
présenté à la figure 2-56. On peut voir que la fréquence de sortie est de 1,300003 GHz pour
une fréquence d'entrée de 5,2 GHz. L'erreur sur la fréquence de sortie est donc de 3 kHz
(2,3 ppm). Elle est probablement due à l'écart entre les oscillateurs de la source et de
l'analyseur de spectre, arrondie à 3 kHz, qui était la bande passante de l'analyseur de spectre
lors de cette mesure. Cette mesure nous a permis de vérifier que la division de fréquences est
réalisée sans raté : il n'y a pas de raies parasites visibles sur le spectre.
Nous avons ensuite mesuré le bruit de phase de sortie du diviseur, ainsi que celui de la
source sinusoïdale. La mesure est présentée à la figure 2-57. On peut voir qu'autour de
10 kHz, le bruit de la sortie suit celui de la source avec un décalage de 12 dB. Ce décalage
correspond à la fonction de transfert du diviseur, en effet 20·log(4) = 12 dB. Avant et après
cette zone, on constate que le bruit du générateur et du diviseur se confondent. Le bruit de
phase mesuré n'est plus celui du diviseur, mais le bruit de plancher de l'analyseur de spectre.
On peut donc légitimement penser que le bruit réel du diviseur est meilleur que la valeur
mesurée de -107 dBc/Hz à 10 kHz de la porteuse.
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88
Chapitre 2 - Diviseurs de fréquences
Figure 2-56 : Spectre de la sortie à 5,2 GHz
du diviseur par 4 SRO
Bruit du générateur
∆ ≈ 12 dB
Bruit du diviseur
Simulation
Figure 2-57 : Bruit de phase à 5,2 GHz du diviseur par 4 SRO
Les caractéristiques du diviseur sont reprises au tableau 2-11. On peut voir que la bande
de fréquences du diviseur est plus petite dans le cadre de la mesure que dans le cadre de la
simulation. Il est possible que cela soit causé par le balun placé en entrée sur le circuit
imprimé. En effet, il est centré sur 5 GHz et n'est pas très large bande. Il génère donc des
sorties qui ne sont pas rigoureusement à 180º sur toute la bande de fréquences. De plus, en
raison des pertes diélectriques du substrat verre-époxy, l'amplitude des signaux de sortie
diffère d'environ 2 à 3 dB selon nos mesures.
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89
Chapitre 2 - Diviseurs de fréquences
Simulation
Mesure
VDD
1,3 V
1,3 V
IVDD
480 µA
520 µA
Fhorloge
3,7 à 6,3 GHz
4,7 à 6,8 GHz
Bruit de phase -122 dBc/Hz @ 10 kHz -107 dBc/Hz @ 10 kHz
Tableau 2-12 : Caractéristiques du diviseur par 4 SRO
Ce diviseur de fréquences a fait l'objet d'une communication orale lors de la conférence
internationale BCTM en septembre 2004 et d'un poster lors des Journées Nationales
Microondes en mai 2005.
2.4.2 Diviseur par 4 SRO à transistors NMOS et effet de bulk
Le diviseur SRO présenté dans cette partie a été développé en technologie BiCMOS7 de
ST Microelectronics. Pour ce circuit, seuls les transistors NMOS de la technologie ont été
utilisés. Il est donc implantable en technologie CMOS. Ce diviseur est un diviseur par 4 SRO
à 2 GHz.
S+
Tampon
E+
Tampon
S-
SRO
/4
E-
Tampon
Figure 2-58 : Schéma-bloc du diviseur de fréquences
Pour équilibrer les charges des deux mémoires D du diviseur SRO, deux étages tampons
ont été placés. L'étage tampon du haut, figure 2-58, est connecté à un second étage tampon
capable d'attaquer une charge 50 Ω. L'étage tampon du bas, dont les sorties ne sont pas
connectées, est purement passif, son courant de polarisation est égale à zéro. Comme la
capacité d'entrée des transistors MOS varie peu avec la polarisation, cela génère une erreur
négligeable sur la charge des mémoires D, et permet d'économiser du courant.
Ce diviseur de fréquences est réalisé avec deux mémoires D dont le schéma est présenté à
la figure 2-57. Ces mémoires D ne comportent pas de transistors pour l'horloge, ni de sources
de courant. L'horloge est appliquée directement sur le bulk des transistors NMOS. Cette
topologie demande donc l'usage de caissons d'isolation pour les transistors (triple-well). Grâce
à cette structure, il a été possible de réduire la tension d'alimentation à 1 V en utilisant des
transistors NMOS standards, dont la tension de seuil est de 570 mV.
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90
Chapitre 2 - Diviseurs de fréquences
La modification de la tension de bulk des transistors a pour conséquence de modifier leur
tension de seuil selon cette relation :

V = V + γ 2ϕ 
T
T0
F

 V
1 − BS
 2ϕ

F
 
 − 1
 
 
[V]
(2-26)
où VT0 est la tension de seuil intrinsèque, γ est coefficient d'effet de corps, φF la tension
d'inversion du silicium et VBS la tension bulk-source. Selon cette relation, une augmentation
de la tension VBS induit une diminution de la tension de seuil.
8 kΩ
8 kΩ
8 kΩ
Q-
8 kΩ
Q+
w = 5 µm
l = 0,25 µm
D+
w =5 µm
l = 0,25 µm
D-
Composants
extérieurs
H+
Pol
H-
Figure 2-59 : Schéma des mémoires D du diviseur
Comme on peut voir à la figure 2-60, la variation de VBS conduit à une modulation du
courant de drain des transistors. Pour pouvoir commuter complètement un transistor entre
l'état passant et l'état bloqué, il faut choisir une tension VGS voisine de la tension de seuil des
transistors.
∆VBS
BS
VBS2
VBS =0
VBS1
VB >
S V
VBS >
2 V
V
BS3 >
VB
S2
VBS3
BS1
ID
∆ID
0
VT3
VT2
VT0
VT1
VGS
Figure 2-60 : Courbes ID / VGS selon VBS
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Chapitre 2 - Diviseurs de fréquences
D
Une attention particulière doit être portée à la tension VBS. En effet, si celle-ci devient trop
élevée, il est possible de rendre conducteur le transistor bipolaire NPN drain-bulk-source
parasite, tel que décrit à la figure 2-61.
Transistor NMOS
Transistor parasite
B
S
G
Figure 2-61 : Transistor NMOS et son NPN parasite
Dans le cas des technologies sub-microniques, la faible dimension du canal qui forme la
base du transistor bipolaire, permet à celui-ci d'avoir un gain en courant non négligeable.
Augmenter la tension de bulk conduirait donc à un mauvais fonctionnement du circuit. En
pratique, il faut maintenir la tension VBS inférieure à environ 600 mV pour garantir le
fonctionnement du diviseur.
Pour le signal d'horloge appliqué au diviseur SRO, nous avons choisi un signal
d'amplitude 800 mV crête à crête, centré sur zéro volt. Pour une tension grille-source de
850 mV, lorsque la tension de bulk des transistors est de -400 mV, leur courant est d'environ
30 µA : ceux-ci sont bloqués. Quand la tension de bulk est portée à +400 mV, leur courant
monte à 170 µA : les transistors sont passants.
Pour les simulations et les mesures nous avons employé une horloge sinusoïdale, dont la
tension allait en simulation d'environ -500 mV à +900 mV. Dans le cas de la simulation, le
transistor parasite NPN du NMOS, n'étant pas modélisé, de telles tensions ne posent pas de
problèmes.
En simulation, la plage de fonctionnement s'étend de 1,7 GHz à 2,7 GHz (45 % de plage
relative), pour une consommation de 280 µA sous une tension d'alimentation de 1 V. Les
signaux d'entrée et de sortie du diviseur sont visibles à la figure 2-62, pour une fréquence de
2 GHz.
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Chapitre 2 - Diviseurs de fréquences
Sorties (V)
Sortie+
Sortie-
Horloges (V)
H+
H-
Temps (s)
Figure 2-62 : Entrées et sorties du diviseur
Nombre d'échantillons
Nous avons également réalisé une analyse de Monte-Carlo du diviseur, à une fréquence
d'entrée de 2 GHz. Cette simulation a montré un fonctionnement à 100 % du diviseur à cette
fréquence, comme montré à la figure 2-63.
100 % des circuits fonctionnels
Facteur de division
Figure 2-63 : Simulation de Monte-Carlo à 2 GHz
du facteur de division du diviseur
Une étude de la sensibilité du diviseur, au rapport cyclique d'horloge, a été réalisée. Pour
cela nous avons simulé le diviseur avec une horloge de forme rectangulaire. Le résultat de ces
simulations est présenté à la figure 2-64.
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Chapitre 2 - Diviseurs de fréquences
2,9
2,5
Optimum
Fréquence d'entrée (GHz)
2,7
fmin
2,3
2,1
1,9
fmax
1,7
1,5
0
0,2
0,4
0,6
0,8
1
Rapport cyclique d'horloge
Figure 2-64 : Plage de fonctionnement du diviseur
selon le rapport cyclique de l'horloge
On peut voir au tableau 2-13, sur lequel sont rapportées les valeurs des courbes de la
figure 2-64, que l'optimum de rapport cyclique est autour de 0,4. La zone de fonctionnement
pour un rapport cyclique de 0,5 est voisine de celle atteinte avec une horloge sinusoïdale.
Diviseur par 4 SRO
Fmax − Fmin
Fmax + Fmin
α
Fmin (Hz)
Fmax (Hz)
0,25
2,11
2,89
31 %
0,33
1,94
2,89
39 %
0,4
1,8
2,75
42 %
0,5
1,63
2,58
45 %
0,67
1,62
2,27
33 %
0,75
1,63
2,11
26 %
2
Tableau 2-13 : Plage de fréquences du diviseur SRO
selon le rapport cyclique d'horloge
Le dessin des masques du circuit a été réalisé, celui-ci a été fabriqué sur la même puce que
le diviseur à transistors NPN, présenté précédemment. La photo du circuit est visible à la
figure 2-65. La surface de silicium occupée par le cœur du circuit est de 0,007 mm2, soit une
surface inférieure à celle d'un seul plot.
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Chapitre 2 - Diviseurs de fréquences
\
Figure 2-65 : Photographie du diviseur
Le circuit était en-capsulé dans un boîtier VFQFPN44. Celui-ci a été monté sur un circuit
imprimé verre-époxy. Nous avons utilisé un balun pour générer les signaux d'horloge en
opposition de phase. Nous avons réalisé la plupart des mesures pour une fréquence d'entrée de
1,8 GHz, qui correspond à la bande de fréquences pour le standard de téléphonie mobile
UMTS.
Le circuit a été caractérisé en utilisant un générateur sinusoïdal 20 GHz HP83712B
comme source, un oscilloscope 20 GHz HP54750A et un analyseur de spectre 26 GHz
HP8563E.
Nous avons mesuré une consommation de 270 µA sous 1 V (hors dernier étage tampon).
Sous une tension d'alimentation de 800 mV, nous avons mesuré une plage de fonctionnement
s'étendant de 1,4 à 2 GHz. Sous 1 V, elle s'accroît pour atteindre 1,4 à 2,2 GHz, et enfin sous
1,2 V nous avons mesuré une plage allant de 1,6 à 2,6 GHz. La plage de fréquences est donc
légèrement décalée par rapport à la simulation, il faut monter la tension d'alimentation à 1,2 V
pour retrouver les valeurs simulées.
La mesure réalisée l'oscilloscope des signaux d'entrée et de sortie du diviseur est présentée
à la figure 2-66, pour une fréquence d'entrée de 1,8 GHz. La déformation du signal de sortie
est la conséquence d'un mauvais fonctionnement du dernier étage tampon de la sortie du
diviseur. Cet étage n'intervient pas dans les caractéristiques propres au diviseur SRO.
Le bruit de phase du diviseur a été mesuré à 1,8 GHz. Il est représenté à la figure 2-67, où
on peut remarquer que le bruit du diviseur suit assez fidèlement, le bruit de plancher de
l'analyseur de spectre. En conséquence, la valeur de -113 dBc/Hz mesurée à 10 kHz de la
porteuse est sûrement surestimée.
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95
Chapitre 2 - Diviseurs de fréquences
Figure 2-66 : Signaux d'entrée et sortie
à 1,8 GHz du diviseur
10 dB
Bruit du générateur
Bruit du diviseur
Bruit de phase de
l'analyseur de spectre
(doc. constructeur)
Simulation
Figure 2-67 : Bruit de phase à 1,8 GHz du diviseur
On peut constater, dans la zone où le bruit du diviseur sort légèrement du bruit de plancher
de l'analyseur de spectre, autour de 10 KHz, que l'on mesure un décalage de 10 dB entre le
bruit de phase de la source et le bruit du diviseur. On est donc proche de la valeur théorique
d'atténuation pour un diviseur par 4, de 12 dB. Les caractéristiques du diviseur sont reprises
au tableau 2-14.
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Chapitre 2 - Diviseurs de fréquences
Simulation
Mesure
VDD
1,0 V
1,0 V
IVDD
280 µA
270 µA
Fhorloge
1,7 à 2,7 GHz
1,4 à 2,2 GHz
Bruit de phase
----113 dBc/Hz @ 10 kHz
Tableau 2-14 : Caractéristiques du diviseur SRO par 4
Ce diviseur de fréquences SRO a fait l'objet d'une publication dans la revue internationale
à comité de lecture JOLPE en août 2005 [2-12].
2.5 Conclusion et bref état de l'art des pré-diviseurs de fréquences
Dans ce chapitre nous avons présenté les principales techniques de réalisation de prédiviseurs de fréquences analogiques et numériques. Nous avons également présenté un
diviseur de fréquences à basse consommation et à haute fréquence, que nous avons appelé
SRO (Synchronized Ring Oscillator). Nous avons montré comment transformer un diviseur
classique à bascules D, en diviseur SRO. Ensuite, nous avons étudié le comportement du
diviseur SRO grâce à un modèle numérique, puis à l'aide d'un modèle analogique. Puis nous
avons validé cette étude théorique par comparaison avec la simulation de deux diviseurs, un à
transistors MOS, et un second à transistors bipolaires. Enfin, nous avons présenté deux
diviseurs de fréquences qui ont été fabriqués et ont été l'objet de communications
scientifiques dans des conférences ou revues.
Pour ce court état de l'art des pré-diviseurs de fréquences, nous avons préférentiellement
sélectionné des diviseurs réalisés dans les nœuds technologiques 0,18 µm, 0,25 µm et
0,35 µm. En effet la finesse de gravure ayant un impact très important sur les performances, la
comparaison des mérites des diviseurs aurait été donc beaucoup plus difficile avec des
technologies trop différentes.
On peut voir dans le tableau 2-15, les caractéristiques de plusieurs diviseurs de fréquences,
CMOS, BiCMOS, statiques, dynamiques et synchronisés. En observant ce tableau, il apparaît
que les diviseurs les plus performants (vitesse/puissance) sont les deux diviseurs SRO
présentés dans ce chapitre [2-10][2-12]. Ils sont suivis par un oscillateur LC synchronisé [2-2]
et par un troisième diviseur SRO [2-14].
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97
Chapitre 2 - Diviseurs de fréquences
Technologie
Ce
travail
[2-10]
(2004)
BiCMOS
FT = 60 GHz
0,25 µm
Dissipation
Tension alim.
Type
Facteur(s) de
division
Plage de fréquences
FOM -
Plage relative
Performance
0,68 mW
SRO
4,7 - 6,8 GHz
1,3 V
1/4
36 %
10 GHz/mW
Ce
travail
(Bi)CMOS
0,28 mW
SRO
1,4 - 2,2 GHz
[2-12]
0,25 µm
1V
1/4
44 %
[2-15]
CMOS
0,445 mW
(2005)
0,18 µm
1V
[2-16]
CMOS
0,993 mW
(2001)
0,24 µm
3V
[2-17]
CMOS
3,75 mW
(2002)
0,25 µm
2,5 V
[2-2]
CMOS
0,8 mW
(2000)
0,24 µm
1,5 V
[2-5]
CMOS
1,8 mW
(2001)
0,35 µm
1,2 V
7,9 GHz/mW
(2005)
[2-18]
(2006)
[2-18]
(2006)
BiCMOS
FT = 200 GHz
0,25 µm
BiCMOS
FT = 200 GHz
0,25 µm
Bascule D
E-TSPC
1/4 et 1/5
ILFD
osc. anneau
1/2
ILFD
osc. anneau
1/3
IFLD
osc. LC
1/2
IFLD
osc. LC
1/2
2,4 GHz
--
2,8 GHz
4,5 %
7,1 GHz
14 %
5 GHz
20 %
9 GHz
9,3 %
41 mW
Miller -
103 GHz
5,2 V
régénération
124 %
42 mW
Bascule D
71 GHz
3,5 V
ECL
--
Diff. IFLD
[2-19]
CMOS
3,5 mW
(2003)
0,18 µm
1V
[2-14]
CMOS
0,572 mW
SRO
2,1 - 3,2 GHz
(2006)
0,25 µm
1,5 V
1/4
40 %
osc. anneau
1/2
4,2 - 10 GHz
81 %
4,5 GHz/mW
2,8 GHz/mW
1,9 GHz/mW
6,25 GHz/mW
5 GHz/mW
2,5 GHz/mW
1,7 GHz/mW
2,85 GHz/mW
5,6 GHz/mW
Tableau 2-15 : Comparaison de diviseurs de fréquences
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98
Chapitre 2 - Diviseurs de fréquences
Ce dernier diviseur SRO est présenté par les auteurs comme in ILFD. Cela n'est pas
surprenant. En effet, si l'on regarde les schémas et modèles des diviseurs à régénération
(diviseurs de Miller) des figures 2-4 et 2-5, des diviseurs synchronisés par injection, des
figures 2-6 et 2-7, et du modèle analogique du diviseur SRO à logique CML de la figure 2-28,
on peut voir qu'ils sont semblables. Ils comportent tous : un mélangeur, un amplificateur et un
filtre, le tout étant placé dans une boucle. En particulier, si on prend le modèle d'un diviseur
par 2 SRO, constitué d'une seule mémoire D CML, on retrouve le schéma typique d'un
diviseur à régénération qui fonctionnerait en régime non linéaire.
On peut remarquer que les trois diviseurs SRO du tableau 2-15 possèdent une largeur de
bande plutôt plus importante que celle des autres diviseurs dynamiques. La technique du
diviseur SRO est donc prometteuse, d'autant plus qu'il est possible de réaliser des diviseurs à
plusieurs facteurs de division. Deux diviseurs de ce type, ayant deux facteurs de division, sont
présentés dans les chapitres 3 et 4 de ce mémoire.
2.6 Bibliographie
[2-1] Dean Banerjee, "PLL Performance, Simulation and Design, Fourth Edition", 2006, ISBN: 1598581341
[2-2] H. Rategh, H. Samavati and T. Lee, "A CMOS Frequency Synthesizer with an Injection-Locked Frequency
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99
Chapitre 2 - Diviseurs de fréquences
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STMicroelectronics), "A 675 µW 5 GHz Low-Voltage BiCMOS Synchronized Ring Oscillator Based
Prescaler", Proc. of IEEE Bipolar-BiCMOS Circuits and Technology Meeting, September 2004, pp 245248
[2-11] Olivier Mazouffre, Hervé Lapuyade, Jean-Baptiste Bégueret, Andreia Cathelin, Didier Belot et Yann
Deval, "Diviseur à 5 GHz basse-consommation à base d'oscillateur en anneau synchonisé", Journées
Nationales Microondes, mai 2005, Nantes, France
[2-12] Olivier Mazouffre, Hervé Lapuyade, Jean-Baptiste Bégueret, Andreia Cathelin, Didier Belot, and Yann
Deval, "A 1 V 270 µW 2 GHz CMOS Synchronized Ring Oscillator Based Prescaler", Journal of Low
Power Electronics, Volume 1, Number 2 (August 2005), pp. 153-160
[2-13] Jaeha Kim, Jeong-Kyoum Kim, Bong-Joon Lee, Namhoon Kim, Deog-Kyoon Jeong, Wonchan Kim, "A
20-GHz phase-locked loop for 40Gb/s serializing transmitter in 0.13µm CMOS", VLSI Circuits, 2005.
Digest of Technical Papers. 2005 Symposium on, 16-18 June 2005, Page(s): 144 - 147
[2-14] Dehghani, R., "Wide band injection-locked quadrature frequency divider based on cmos ring oscillators",
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Issue: 5, On page(s): 420-425
[2-15] Vikas Sharma, Chien-Liang Chen, Chung-Ping Chen, "1-V 7-mW dual-band fast-locked frequency
synthesizer", GLVLSI circuit design, pp.431-435, (2005)
[2-16] Rafael J. Betancourt-Zamora, Shwetabh Verma, Thomas H. Lee, "1-GHz and 2.8-GHz CMOS Injectionlocked Ring Oscillator Prescalers", Symposium on VLSI Circuits, (2001), Kyoto, Japan
[2-17] Wei-Zen Chen and Chien-Liang Kuo, “18 GHz and 7 GHz superharmonic injection-locked dividers in
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[2-18] Li Wang, Yao-Ming Sun, Borngraeber, J. Thiede, A. Kraemer R., "Low power frequency dividers in
SiGe:C BiCMOS technology", Silicon Monolithic Integrated Circuits in RF Systems, 2006. Digest of
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[2-19] Fujishima, M. Amamoto, K., "A 1.0 V 10.2 GHz CMOS frequency divider with differential injection
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Page(s): 164 - 165
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Chapitre 3 - Synthétiseur 24 GHz en technologie BiCMOS7RF
Chapitre 3
Synthétiseur 24 GHz en
technologie BiCMOS7RF
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101
Chapitre 3 - Synthétiseur 24 GHz en technologie BiCMOS7RF
3 Conception d'une boucle à verrouillage de phase à
24 GHz en technologie BiCMOS7RF et à diviseur SRO
3.1 Introduction
Dans ce chapitre, nous allons décrire une boucle à verrouillage de phase à 24 GHz, de la
conception aux mesures. Celle-ci est dédiée à l'usage de radars automobiles, faisant appel à la
bande de fréquences libre ISM (Industrial-Scientific-Medical) qui s'étend de 24 à 24,25 GHz.
Cette PLL est une PLL fractionnaire, qui utilise un pré-diviseur SRO à deux facteurs de
division : 4 et 5. Elle est totalement intégrée, y compris le filtre de boucle. La fréquence de
transition des transistors NPN de la technologie BiCMOS7RF est d'environ 60 GHz, la
fréquence maximale Fmax des transistors est d'environ 90 GHz [3-1]. Nous allons donc
travailler à une fréquence proche de la moitié de la fréquence de transition des composants,
zone de fréquences dans laquelle le diviseur SRO montre tout son intérêt : plusieurs facteurs
de division, haute vitesse, faible consommation et faible surface de silicium.
Deux PLL quasi-identiques ont été développées et mesurées. La première présentait un
décalage de fréquence de l'oscillateur commandé en tension, suffisamment important pour
fortement handicaper son fonctionnement [3-2]. Cependant, nous avons pu totalement valider
son fonctionnement grâce aux mesures effectuées. Nous avons donc retouché cette PLL,
principalement son VCO, et réalisé une seconde version. Celle-ci s'est révélée totalement
fonctionnelle. C'est cette seconde version qui est présentée dans ce chapitre.
3.2 Architecture de la PLL à 24 GHz
Cette PLL à 24 GHz, est une PLL fractionnaire simple. Elle est constituée d'un
comparateur de phase à mélangeur, suivi d'un filtre passe-bas actif. Celui-ci commande un
oscillateur commandé en tension, dont la sortie attaque un pré-diviseur de fréquences SRO
4/5. La sortie du pré-diviseur est elle-même divisée par un diviseur par 4 asynchrone à
bascules D. Le diviseur asynchrone est réalisé par deux bascules D CML classiques. La PLL
possède donc deux facteurs de divisions : 16 et 20. L'architecture de la PLL est présentée à la
figure 3-1.
L'ensemble de la PLL fait appel à des structures différentielles (VCO, mélangeur, logique
CML...). Seul, la sortie du comparateur de phase, le filtre de boucle et l'entrée du VCO ne
sont pas différentiels. Ces signaux ont été donc routés avec un soin particulier, pour éviter
tout couplage parasite, ayant pour conséquence la génération de raies parasites. Le circuit
possède une alimentation unique de 2,5 V, tension nominale de la technologie.
La fréquence de référence de la PLL est d'environ 1,3 GHz. Cette PLL a une fréquence de
référence élevée, qui dans l'optique d'un synthétiseur de fréquences complet, pourrait être
générée par une première PLL ou un oscillateur synchronisé. Il s'agirait donc d'un
synthétiseur de fréquences à double boucle.
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102
Chapitre 3 - Synthétiseur 24 GHz en technologie BiCMOS7RF
fref
Vcmd
VCO
fsortie
/4 ou /5
/4
n/n+1
Figure 3-1 : Architecture de la PLL à 24 GHz
3.3 Oscillateur commandé en tension à charges LC
3.3.1 Schéma de l'oscillateur
L'oscillateur commandé en tension de la PLL est de type à résistance négative. Son
schéma est présenté à la figure 3-2. Deux charges LC déterminent la fréquence d'oscillation,
les capacités varicaps sont réalisées avec des matrices de transistors NMOS. Le facteur de
qualité des charges LC est supérieur à 10.
Contrôle
88 pH
88 pH
~ 0,2 pF
Sortie Sortie +
75 fF
75 fF
le = 18 µm
10 kΩ
le = 18 µm
130 fF
10 kΩ
Figure 3-2 : Schéma du VCO à 24 GHz
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103
Chapitre 3 - Synthétiseur 24 GHz en technologie BiCMOS7RF
La résistance négative de l'oscillateur est fournie par une paire différentielle comportant
deux transistors NPN. Les transistors sont polarisés avec un courant voisin du courant
correspondant au maximum de FT des NPN. Ce courant est d'environ 18 mA par transistor. La
base des transistors est polarisée au travers d'une résistance connectée à leur collecteur. Les
transistors travaillent donc avec une tension moyenne base-collecteur nulle, ils sont à la limite
de la saturation. Les capacités de liaison, placées en parallèle des résistances, ont pour rôle de
linéariser la paire différentielle : elles forment des ponts diviseurs capacitifs avec la capacité
de base des transistors. L'amplitude d'oscillation est ainsi accrue. Le VCO est polarisé par
deux sources de courant faites de miroirs NMOS.
A hautes fréquences, le temps de transit des porteurs de charges au travers des transistors,
n'est plus négligeable. Pour l'essentiel, ce délai provient du temps mis par les électrons pour
traverser la base des NPN [3-3]. Il est défini par :
τt =
1
[s] (3-1)
2π ⋅ FT
où FT est la fréquence de transition des transistors.
Avec une fréquence de transition d'environ 50 GHz pour un NPN, cela correspond à un
délai total d'environ 5 ps pour la paire différentielle de l'oscillateur. Ce retard de 5 ps est
équivalent à un déphasage de 43° : ce retard est donc très loin d'être négligeable. On peut voir
à la figure 3-2 (Z est l'impédance des charges LC), l'effet de ce retard : la fréquence
d'oscillation et l'amplitude d'oscillation sont réduites (∆f et ∆A).
|Z|
Gain maximum
∆A
0
φ (Z)
0
Fréquence
∆f
Fréquence d'oscillation
Fréquence
Figure 3-3 : Effet du temps de transit des porteurs
sur l'oscillation du VCO
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Chapitre 3 - Synthétiseur 24 GHz en technologie BiCMOS7RF
Avec ce retard, l'oscillateur n'oscille plus à la fréquence de résonance de ses charges LC,
ce qui dégrade sensiblement ses performances : consommation et bruit de phase. Pour
compenser ce phénomène, une capacité de dégénération a été placée entre les émetteurs des
transistors. La valeur de cette capacité, à laquelle il faut rajouter les capacités parasites des
sources de courant, a été dimensionnée par simulation. La procédure de dimensionnement a
consisté à rendre maximale l'amplitude d'oscillation. En effet, l'impédance de la base des
transistors est dépendante de la capacité de dégénérescence, et elle-même se retrouve en
parallèle à un circuit LC, donc participe aux conditions d'oscillation. On ne peut donc
dimensionner la capacité de dégénération indépendamment du VCO complet.
En sortie de l'oscillateur, deux étages tampons ont été placés pour isoler celui-ci de ces
charges : le diviseur de fréquences et une charge 50 Ω (appareil de mesure). En particulier, ils
évitent la remontée de raies parasites en provenance du diviseur de fréquences. En effet,
l'impédance d'entrée de celui-ci est non linéaire, et provoquerait donc une forte génération de
raies parasites dans le VCO.
80 pH
80 pH
85 fF
Sortie +
Sortie 3 kΩ
3 kΩ
75 fF
Entrée -
75 fF
le = 8 µm
Entrée +
le = 8 µm
4 kΩ
4 kΩ
10 Ω
Figure 3-4 : Schéma des étages tampon du VCO
Ces étages tampons sont réalisés par des paires différentielles à dégénérescence résistive.
Leur schéma est présenté à la figure 3-3. Entre l'oscillateur et ses étages tampons, des
résistances de 100 Ω ont été placées. Elles jouent le rôle d'atténuateurs. Elles permettent
d'ajuster le niveau de sortie du VCO aux étages tampons, et permettent également une
réduction accrue de la sensibilité du VCO à ses charges (réduction du "pulling" [3-4]).
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Chapitre 3 - Synthétiseur 24 GHz en technologie BiCMOS7RF
3.3.2 Simulation de l'oscillateur et dessin des masques
Les mesures réalisées sur le VCO de la première version de cette PLL, ont montré que le
VCO oscille à une fréquence supérieure de 4 % à celle obtenue en simulation. Pour cette
version nous avons donc décalé la fréquence nominale du VCO. Sur la première version de la
PLL, nous avons également mesuré un gain maximum du VCO (KVCO), d'environ le double de
celui prédit par la simulation. Nous en avons tenu compte pour l'étude de la stabilité de la
PLL.
Fréquence d'oscillation (Hz)
Tout d'abord, nous avons simulé la fonction de transfert du VCO. Pour une tension de
contrôle allant de 0 à 2,5 V, le VCO couvre la plage de fréquences 22,25 à 24 GHz. La plage
de fréquences couverte est donc de 7,8 %. La pente maximum du KVCO est de 1,2 GHz/V
autour de 1,25 V, la moitié de la tension d'alimentation. La fréquence centrale du VCO est de
23,1 GHz, soit 24,05 GHz attendu en rajoutant 4 %. La fonction de transfert de l'oscillateur
est présentée à la figure 3-5.
KVCO = 1,2 GHz/V
Tension de contrôle (V)
Figure 3-5 : Fonction de transfert du VCO
Nous avons ensuite simulé le bruit de phase de l'oscillateur, à sa fréquence centrale. Le
résultat de cette simulation est présenté à la figure 3-6. Le bruit de phase est de -70 dBc/Hz à
10 kHz de la porteuse, il est de -113 dBc/Hz à 1 MHz. Le bruit de phase présente une pente
de -30 dB par décade jusqu'à 10 kHz. Ensuite la pente est de -20 dBc/Hz, jusqu'au plancher de
bruit à -126 dBc/Hz. La part du bruit en 1/f dans le bruit du VCO est donc limitée. Le bruit en
1/f, est entièrement situé en deçà de 10 kHz, et donc sera facilement supprimé par la contreréaction de la PLL.
Nous avons réalisé une analyse de Monte-Carlo du fonctionnement de l'oscillateur, pour
vérifier sa sensibilité aux dispersions de fabrication. Sur 100 lancers, nous avons obtenu un
fonctionnement à 100 % du circuit, comme on peut le voir à la figure 3-7. La dispersion de la
fréquence d'oscillation est d'environ 1 %, pour une tension de contrôle fixée à 1,2 V, soit +/4 % de maximum de déviation. La consommation totale du VCO, avec ses deux étages
tampon, est d'environ 30 mA à température ambiante, soit 112 mW.
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Chapitre 3 - Synthétiseur 24 GHz en technologie BiCMOS7RF
- 30 dB/décade
Bruit de phase (dBc/Hz)
- 70 dBc/Hz
- 20 dB/décade
-113 dBc/Hz
Fréquence (Hz)
Figure 3-6 : Bruit de phase du VCO
Nombre d'échantillons
100 % des circuits fonctionnels
Fréquence d'oscillation (Hz)
Figure 3-7 : Analyse de Monte-Carlo du fonctionnement du VCO
pour une tension de contrôle de 1,2 V
Les transistors bipolaires étant par nature très sensibles à la température, nous avons
complété les simulations précédentes par une simulation dans la gamme -40°C /+90°C. Afin
de garantir leur fonctionnement, tous les étages du VCO sont polarisés avec des sources de
courant proportionnelles à la température absolue (PTAT). On peut voir à la figure 3-8, que
l'oscillation du VCO se maintient sur toute la plage de température. La variation de la
fréquence d'oscillation est d'environ 2 %, pour une tension de contrôle de 1,2 V.
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Fréquence d'oscillation (Hz) Amplitude RMS (V)
Chapitre 3 - Synthétiseur 24 GHz en technologie BiCMOS7RF
~ 10 % de variation entre -40 et 90°C
~ 2 % de variation entre -40 et 90°C
Température (°C)
Figure 3-8 : Simulation en température du fonctionnement du VCO
En plus du VCO intégré dans la PLL, un bloc de caractérisation contenant uniquement le
VCO, a été ajouté à la puce de la boucle à verrouillage de phase. Le dessin des masques de ce
bloc est présenté à la figure 3-9. Sur la figure 3-10, est visible le cœur du VCO. On peut y
voir les composants de la figure 3-2, ainsi que des filtres placés sur l'alimentation et sur la
tension de contrôle de l'oscillateur.
Tension de contrôle
VCO
PTAT
Sortie
Tampons
Alimentation
Figure 3-9 : Dessin des masques du bloc de caractérisation du VCO
En effet, le VCO est prévu pour être mesuré sous pointes, sur un banc de caractérisation
RF. Sur ce type de banc, les pointes DC utilisées sont parfois connectées à de simples fils
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Chapitre 3 - Synthétiseur 24 GHz en technologie BiCMOS7RF
volants, qui présentent une forte inductance parasite, et constituent également de très bonnes
antennes. Nous avons donc ajouté des filtres, pour minimiser l'effet du câblage sur le VCO.
Pour la tension de contrôle, nous avons placé un filtre passe-bas passif (RC). Pour
l'alimentation, nous avons placé des circuits RC série en parallèle avec celle-ci, en plus de
capacités de filtrage habituelles. Ces circuits RC ont pour but de dégrader le facteur de qualité
du circuit RLC, formé par les fils de câblage et les capacités de filtrage de l'alimentation, et
ainsi de contrôler toute tendance du circuit à osciller via son alimentation.
Filtre de la tension de contrôle
Filtres d'alimentation
Varicaps NMOS
Filtres
Paire différentielle NPN
Sources de courant
Figure 3-10 : Dessin des masques du cœur du VCO
3.3.3 Mesure de l'oscillateur
Les mesures présentées dans cette partie ont été réalisées chez le fondeur ST
Microelectronics, au sein de l'équipe de caractérisation RF de son site de Crolles, en Isère.
L'oscillateur a été caractérisé sous pointes avec un analyseur de spectre 26,5 GHz Agilent
E4440A. A 1 MHz de la porteuse, le bruit de phase de cet analyseur de spectre est annoncé à
environ -130 dBc/Hz par le constructeur, avec une puissance d'entrée minimum de -50 dBm.
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Chapitre 3 - Synthétiseur 24 GHz en technologie BiCMOS7RF
Figure 3-11 : Photographie du VCO
Nous avons d'abord mesuré le courant d'alimentation du circuit à température ambiante et
avons constaté une consommation de 37,3 mA sous 2,5 V, environ 8 % de moins qu'en
simulation. La puissance de sortie de l'oscillateur est de -40 dBm (avec les pertes des câbles),
valeur faible mais suffisante pour réaliser de bonnes mesures.
Puissance de sortie
-35
-36
Puissance (dBm)
-37
-38
-39
-40
-41
-42
-43
-44
-45
23
24
Fréquence (GHz)
25
26
Figure 3-12 : Puissance de sortie du VCO
La puissance de sortie mesurée en fonction de la fréquence d'oscillation est présentée à la
figure 3-12. La fonction de transfert du VCO est présentée à la figure 3-13. La forme générale
de la fonction de transfert est la même qu'en simulation. Cependant sa pente maximale est
bien plus élevée : 2,4 GHz/V au lieu de 1,2 GHz/V en simulation. Cette différence avait déjà
été notée sur la version précédente de la PLL. La sortie du VCO couvre 23,3 à 25,4 GHz, avec
une fréquence centrale de 24,35 GHz. Le VCO couvre une bande de fréquences dont la
largeur est de 8,6 % (7,8 % en simulation). La fréquence centrale du VCO est décalée
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Chapitre 3 - Synthétiseur 24 GHz en technologie BiCMOS7RF
Fréquence d'oscillation (GHz)
d'environ 1 % par rapport au résultat attendu. Le décalage entre la mesure et la simulation est
donc le même que pour le VCO de notre première PLL.
25
24
23
0,5 0,6 0,7 0,8 0,9 1 1,1 1,2 1,3 1,4 1,5 1,6 1,7 1,8 1,9 2 2,1 2,2 2,3 2,4 2,5
Tension de contrôle (V)
Figure 3-13 : Fonction de transfert du VCO
Le spectre de la sortie de l'oscillateur est présenté à la figure 3-14, pour une tension de
contrôle de 1,5 V. Le spectre est quelque peu bruité, une partie de ce bruit provenant des
alimentations et du câblage. En effet, le bruit est visiblement plus faible, lorsque la tension de
contrôle est dans la zone où le gain KVCO de l'oscillateur est plus faible.
Vcontrôle = 1,5 V
Figure 3-14 : Spectre de sortie VCO
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Chapitre 3 - Synthétiseur 24 GHz en technologie BiCMOS7RF
Nous avons ensuite réalisé des mesures du bruit de phase de l'oscillateur. Deux de celles-ci
sont présentées à la figure 3-15. Le bruit est inférieur à -80 dBc/Hz à 1 MHz de la porteuse. Il
est moins bon pour la mesure à Vcontrôle = 2,5 V. Ce résultat est cohérent avec des pertes plus
importantes dans les varicaps de l'oscillateur. En effet, avec cette tension, les transistors
NMOS des varicaps sont en accumulation, alors que pour 0 V, ils sont en forte inversion, et
présentent donc une résistance de canal plus faible.
Vcontrôle = 0 V
Vcontrôle = 2,5 V
-80 dBc/Hz @ 1 MHz
-86 dBc/Hz @ 1 MHz
Figure 3-15 : Bruit de phase du VCO pour deux
valeurs de la tension de contrôle
Le bruit de phase mesuré est bien plus élevé que celui prédit par la simulation, environ
30 dB plus haut. Cependant une partie de cette différence est peut-être due à la technique de
mesure. En effet, les analyseurs de spectre mettent plusieurs dizaines de millisecondes pour
réaliser une mesure. Durant ce temps, la fréquence d'oscillation peut dériver sensiblement (par
exemple dérive des alimentations, de la température ou parasite BF). Ce phénomène est
particulièrement important pour les oscillateurs intégrés, car leur fréquence est fixée par un
circuit LC, dont le facteur de qualité est faible. Deux exemples de dérive lors de la mesure
sont présentés à la figure 3-16. Ce phénomène est également visible sur le spectre de la figure
3-14, par l'aspect non monotone de la courbe de part et d'autre de la porteuse.
Avec un bruit de phase dont la pente est de -20 dB par décade, 30 dB correspond à environ
1,5 MHz de dérive de la fréquence d'oscillation à 1 MHz de la porteuse. A 24 GHz, 1,5 MHz
correspond à une dérive de 0,006 % (60 ppm), ce qui est très faible pour un oscillateur non
compensé en température, et naturellement peu stable.
Les mesures de bruit de phase réalisées à l'analyseur de spectre sont donc, de manière
générale, à prendre avec prudence, avec des oscillateurs non asservis. A proximité de la
porteuse, les mesures sont difficilement reproductibles. A plus grande distance de la porteuse,
par exemple au-delà de 10 MHz dans notre cas, les mesures sont par contre assez fiables.
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Chapitre 3 - Synthétiseur 24 GHz en technologie BiCMOS7RF
Vcontrôle = 1,25 V
-73 dBc/Hz @ 1 MHz
Vcontrôle = 2,5 V
~ -103 dBc/Hz @ 10 MHz
Figure 3-16 : Exemples d'anomalies de mesure
du bruit de phase pour deux tensions de contrôle
Les caractéristiques du VCO sont reprises au tableau 3-1.
Simulation
Mesure
VDD
2,5 V
2,5 V
IVDD
40 mA
37 mA
FVCO
22,25 à 24 GHz
23,3 à 25,4 GHz
KVCO
1,2 GHz/V
2,4 GHz/V
Bruit de phase
-113 dBc/Hz @ 1 MHz -80 dBc/Hz @ 1 MHz
Tableau 3-1 : Cartéristiques du VCO
3.4 Pré-diviseur SRO à deux facteurs de division en logique CML
3.4.1 Architecture et schéma du pré-diviseur de fréquences SRO
Nous avons utilisé un diviseur SRO pour réaliser le pré-diviseur de la PLL. Grâce à ce
diviseur nous avons pu réaliser un diviseur à deux facteurs de division, sans utiliser
d'inductance, et sans avoir une consommation trop importante. Par exemple dans l'article
[3-5] de 2002, le diviseur par 8 de tête, consomme 100 mW à 38 GHz (pour une FT de
85 GHz), soit deux fois plus que le diviseur complet de notre PLL (diviseur 16/20).
Le schéma du pré-diviseur SRO de notre PLL est présenté à la figure 3-17. Il est constitué
de trois mémoires D à entrée de type ET logique.
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113
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Boucle de division par 6
Sortie
&
Q
&
Mémoire D
H
Sélection
Q
&
Mémoire D
/Q
H
Q
Mémoire D
/Q
H
/Q
Horloge
Boucle de division par 4
Figure 3-17 : Schéma du diviseur par 4 ou 5
Le pré-diviseur comporte deux boucles, une première qui réalise une division par 4, et une
seconde qui réalise une division par 6. Lorsque l'entrée de sélection est à l'état bas, seule la
boucle de division par 4 est active. Par contre, lorsque l'entrée de sélection est à l'état haut, les
deux boucles sont actives. Dans ce cas, la division totale réalisée est de 5 : une fois sur deux
on a une division par 4 ou par 6. Le rapport cyclique de sortie n'est donc pas de 50 % comme
pour le diviseur par 4, mais de 40 % (2/5).
Le diviseur est constitué des mémoires D CML de la figure 3-18. La fonction ET et la
fonction mémoire sont intégrées dans la même structure. Les entrées des mémoires D sont les
entrées A et B. Pour les entrées B+ et B-, deux suiveurs réalisent l'adaptation des niveaux
d'entrées. Sur les entrées A+ et A-, une résistance placée dans la base des transistors, permet
de faire correspondre les temps de propagation, des entrées A et B des mémoires D.
Sur les sorties Q de la mémoire, deux résistances en série ont pour rôle d'ajuster le temps
de propagation des mémoires D, et donc la plage de fonctionnement du diviseur.
Les mémoires D n'ont pas de source de courant distincte. La paire différentielle d'horloge
réalise la double fonction de source de courant et de commutation. Grâce à cette structure,
nous avons pu maintenir la tension d'alimentation à 2,5 V, malgré les deux étages de
transistors superposés qui réalisent l'entrée ET logique.
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Chapitre 3 - Synthétiseur 24 GHz en technologie BiCMOS7RF
150 Ω
150 Ω
80 Ω
le = 1,8 µm
QQ+
80 Ω
A+
le = 1,8 µm
120 Ω
A120 Ω
le = 1,8 µm
le = 1 µm
ET
le = 1,8 µm
le = 1 µm
B+
Ble = 0,8 µm
le = 2 µm
le = 2 µm
w = 4 µm
l = 0,25 µm
w = 0,5 µm
l = 0,5 µm
w = 4 µm
l = 0,25 µm
75 fF
75 fF
le = 3 µm
Horloge +
1 kΩ
Horloge 1 kΩ
Vpol
30 Ω
Vpol
Source de courant
commutée
Figure 3-18 : Schéma des mémoires D
3.4.2 Simulation et dessin des masques du pré-diviseur à SRO
Nous avons simulé les plages de fonctionnement de notre diviseur SRO. Le résultat de ces
simulations est présenté à la figure 3-19. En division par 4, le diviseur couvre la plage 18,6 à
28,4 GHz. En division par 5, il couvre 18,6 à 28,9 GHz. La largeur relative de ces plages est
d'environ 45 %, ce qui est un bon résultat si on considère la haute fréquence de travail. Nous
avons pu atteindre ce résultat grâce une bonne égalité des temps de propagation des trois
mémoires D.
La consommation de chaque mémoire D est d'environ 4 mA. La consommation totale du
pré-diviseur est d'environ 17 mA, soit 42 mW, avec son étage tampon de sortie qui n'est pas
représenté à la figure 3-17.
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28,9 GHz
18,6 GHz
10,3 GHz (46 %)
28,4 GHz
Facteur de division
9,8 GHz (42 %)
5
4
3
Fréquence d'entrée (Hz)
Figure 3-19 : Facteurs de division du pré-diviseur SRO
Pour vérifier la robustesse du diviseur, nous avons réalisé plusieurs analyses de MonteCarlo : à -40°C/2,7 V, à +40°C/2,5 V et à +125°C/2,3 V. Les résultats à +40°C sont présentés
à la figure 3-20. L'ensemble des résultats est synthétisé dans le tableau 3-2, où Fmin et Fmax
sont les bornes de la plage de fonctionnement garantie compte tenu des dispersions de
fabrications.
Température
Tension
d'alimentation
Division par 4
Division par 5
Fmin
Fmax
Fmin
Fmax
-40°C
2,7 V
23,1 GHz
30,4 GHz
23,3 GHz
30,15 GHz
+40°C
2,5 V
21,2 GHz
27,5 GHz
22,0 GHz
27,5 GHz
+125°C
2,3 V
19,4 GHz
23,4 GHz
20,5 GHz
24,0 GHz
Plage
23,1 GHz 23,4 GHz 23,3 GHz 24,0 GHz
garantie
Tableau 3-2 : Analyse de Monte-Carlo des plages
de fonctionnement du diviseur SRO
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Nombre d'échantillons
Division par 5
Fréquence minimum (Hz)
Fréquence maximum (Hz)
Largeur plage de fonc. (Hz)
Nombre d'échantillons
Division par 4
Fréquence minimum (Hz)
Fréquence maximum (Hz)
Largeur plage de fonc. (Hz)
Figure 3-20 : Analyse de Monte-Carlo des plages de fonctionnement
du diviseur SRO à 40°C
On peut voir sur le tableau précédent, que la plage de fonctionnement garantie pour toute
la gamme de température et de tension d'alimentation est étroite. Le diviseur est seulement
garanti fonctionner, sur ses deux facteurs de division, entre 23,3 et 23,4 GHz. Donc la plage
garantie est quasiment égale à zéro.
On peut remarquer, dans le tableau 3-2, que la plage de fonctionnement du diviseur se
décale des hautes fréquences vers les basses fréquences, quand la température augmente. Ce
phénomène est à mettre en relation avec la polarisation PTAT du diviseur. En effet, le courant
de polarisation croît avec la température, ce qui implique une augmentation de la capacité de
diffusion base-émetteur des transistors, et donc ce décalage de fréquence. Ce phénomène
pourrait être combattu en conservant le courant de polarisation constant. Cependant, cela
aurait pour conséquence une réduction du gain des mémoires D avec la température, et
demanderait donc un surdimensionnement de celui-ci, ce qui limiterait l'utilisation du diviseur
à des fréquences inférieures.
De manière générale, les diviseurs SRO sont sensibles aux variations des caractéristiques
de leurs composants (dispersions de fabrication et température). Il reste encore à mettre au
point une technique pour rendre robuste ces diviseurs. Une piste semble intéressante, il s'agit
de celle utilisant le rapport cyclique d'horloge comme moyen de réglage de la plage de
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fonctionnement. En effet, nous avons montré au chapitre 2, que le rapport cyclique est un
moyen efficace d'ajustement des diviseurs SRO.
Un bloc de caractérisation du pré-diviseur SRO a été ajouté sur la puce. Son dessin des
masques est présenté à la figure 3-21. La surface du cœur de diviseur est de 0,025 mm2. En
l'absence de source différentielle, pour fournir l'horloge du diviseur, un circuit de conversion
asymétrique-symétrique (balun) a été intégré sur la puce. On peut penser, que ce balun, de par
ses propres caractéristiques, va légèrement modifier la plage de fonctionnement du diviseur.
En effet, il va introduire de petites erreurs de phase et d'amplitude entre les deux signaux
d'horloge.
Sélection du
rapport de division
Diviseur
Entrée du diviseur
Sortie
Balun LC-CL
Tampon
PTAT
Alimentation
Figure 3-21 : Dessin des masques du bloc de caractérisation
du pré-diviseur SRO
3.4.3 Mesure du pré-diviseur
Le pré-diviseur SRO a été caractérisé avec les mêmes instruments que le VCO. Pour le
bruit, nous avons utilisé un analyseur de signal 7 GHz Agilent E5052A. Le bruit de phase de
plancher de cet analyseur est d'environ -125 dBc/Hz à 100 kHz de la porteuse. Une
photographie de la puce est présentée à la figure 3-22.
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Nous avons d'abord mesuré le courant d'alimentation du circuit. Il s'élève à 18 mA sous
une tension d'alimentation de 2,5 V (avec l'étage tampon de sortie). La consommation du
circuit varie légèrement avec la puissance du signal appliquée à son entrée. Nous avons
ensuite mesuré la réflexion en entrée du diviseur. Nous avons trouvé environ -6 dB à 24 GHz,
l'adaptation d'impédance n'est donc pas excellente. Elle est cependant suffisante pour assurer
le fonctionnement du diviseur.
Figure 3-22 : Photographie du diviseur
Nous avons ensuite mesuré les plages de fonctionnement du diviseur sur ses deux facteurs
de division, et pour plusieurs tensions d'alimentation à température ambiante. Nous avons
noté pour chaque fréquence, la puissance d'entrée minimum et maximum assurant le bon
fonctionnement du diviseur. Nous avons donc pu tracer les aires de fonctionnement sous
2,4 V, 2,5 V et 2,6 V qui sont présentées à la figure 3-23.
Sur la figure 3-23, on peut voir que les plages de fonctionnement en division par 4 sont
décalées d'environ 5 à 10 % vers les basses fréquences, par rapport aux plages en division par
5. Cela est probablement à mettre en rapport avec de petites différences de caractéristiques,
entre les trois mémoires D du diviseur. Ces différences peuvent être dues aux dispersions de
fabrication, ou à un manque de précision de l'outil d'extraction des capacités et résistances
parasites de câblage. En effet, le câblage a été optimisé en utilisant cet outil comme référence,
afin d'équilibrer les caractéristiques des mémoires D et de leurs interconnexions.
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2,4 V
/5
20
Aire de
fonctionnement
10
0
-10
-20
30
Puissance déntrée (dBm)
Puissance déntrée (dBm)
30
-30
Aire de
fonctionnement
10
0
-10
-20
-30
-40
14
16
18
20
22
Fréquence d'entrée (GHz)
24
14
26
16
20
22
24
30
2,5 V
/5
20
Puissance déntrée (dBm)
Aire de
fonctionnement
10
0
-10
-20
-30
14
16
18
20
22
24
Aire de
fonctionnement
10
0
-10
-20
-30
14
26
16
Fréquence d'entrée (GHz)
30
Puissance déntrée (dBm)
20
Aire de
fonctionnement
0
-10
-20
-30
18
20
22
Fréquence d'entrée (GHz)
24
30
2,6 V
/5
10
26
2,5 V
/4
20
-40
Puissance déntrée (dBm)
18
Fréquence d'entrée (GHz)
30
Puissance déntrée (dBm)
2,4 V
/4
20
26
2,6 V
/4
20
Aire de
fonctionnement
10
0
-10
-20
-30
14
16
18
20
22
Fréquence d'entrée (GHz)
24
26
14
16
18
20
22
24
26
Fréquence d'entrée (GHz)
Figure 3-23 : Aires de fonctionnement du diviseur
On peut remarquer, que la plus basse des fréquences maximales de fonctionnement du
diviseur est d'environ 24,3 GHz sous 2,5 V d'alimentation. Cette valeur est inférieure à la
fréquence maximale du VCO : 25,4 GHz, ce qui pourrait conduire à un disfonctionnement de
la boucle à verrouillage de phase. Cependant, comme l'ont montré les mesures de la PLL,
présentées en fin de chapitre, la plage de fréquences de la PLL est bien limitée par son VCO.
On peut donc légitimement penser que la plage du diviseur est quelque peu décalée par
l'usage d'un balun intégré. D'après les simulations que nous avons réalisées, le balun réduit
d'environ 7 % la fréquence maximale du diviseur SRO. Si on applique cette correction aux
mesures, la fréquence maximale de travail garantie devient supérieure à 26 GHz, cette
nouvelle valeur semble bien en accord avec les mesures relatives à la PLL complète.
Lors des mesures, nous avons trouvé une fréquence minimale de fonctionnement assez
nettement inférieure à celles réalisées en simulation. Cependant, comme on peut le voir à la
figure 3-23, la sensibilité du diviseur est extrêmement faible à basse fréquence. Par exemple,
le diviseur demande 25 dBm en division par 4 à 14,2 GHz. Cette augmentation de la
puissance d'entrée, se traduit par une dérive importante du courant de polarisation des
mémoires D. En effet, celles-ci n'ont pas de véritable source de courant. L'accroissement du
courant a pour conséquence une augmentation de la capacité d'entrée des transistors (capacité
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de diffusion de la jonction base-émetteur), et donc un décalage de la zone de fonctionnement
vers les basses fréquences. Ce phénomène n'a pas lieu, lorsque le VCO est intégré dans la
PLL et donc avec une puissance appliquée à l'entrée du diviseur constante.
Simulation
Mesure
VDD
2,5 V
2,5 V
IVDD
22 mA
18 mA
FSRO
/4 : 21,5 à 26 GHz (19 %)
/5 : 22,0 à 27 GHz (20 %)
/4 : 19,0 à 24,3 GHz (24 %)
/5 : 20,0 à 25,9 GHz (26 %)
Bruit de phase
--- 121 dBc/Hz @ 100 KHz
Tableau 3-3 : Analyse de Monte-Carlo des plages
de fonctionnement du diviseur SRO
Si on limite les plages de fonctionnement du diviseur, aux zones où le courant
d'alimentation reste sensiblement constant, on trouve les valeurs présentées dans le tableau
3-3. Dans ce tableau on peut voir que les plages de travail mesurées sont environ de 5 à 10 %
inférieures à celles simulées. On également peut remarquer que la consommation du circuit
est d'environ 8 % inférieure à celle attendue, ce qui est également le cas pour les autres
circuits présentés dans ce chapitre (VCO, PLL). On peut supposer que cette différence sur les
courants d'alimentation est causée par les résistances en polysilicium de la puce, qui sont
utilisées dans les blocs de polarisation PTAT. Si cette hypothèse est juste, cela peut expliquer
le décalage en fréquence du diviseur. En effet, ses mémoires D utilisent comme charges des
résistances du même type que celles des sources de courant PTAT.
Figure 3-24 : Bruit de phase du diviseur
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Le bruit de phase, en sortie du diviseur, a été mesuré à -121 dBc/Hz en division par 5 à
24 GHz. On peut voir à la figure 3-24, que le bruit de la sortie du diviseur SRO suit le bruit du
générateur (12 dB de décalage). Le bruit réel du diviseur est donc probablement inférieur à la
valeur mesurée.
3.5 Comparateur de phase et filtre de boucle
3.5.1 Schéma et simulation du comparateur de phase
Pour notre PLL, dont la fréquence de référence est élevée (~ 1,3 GHz), nous avons
sélectionné un comparateur de phase simple et rapide : le comparateur de phase à mélangeur.
Le comparateur de phase de la PLL est un multiplieur quatre cadrans à transistors bipolaires.
Il a la particularité de posséder une sortie en courant. Son schéma est présenté à la figure 3-25.
Sa consommation sous 2,5 V est de 2,6 mA, en incluant son circuit de polarisation.
w = 90 µm
l = 0,25 µm
w = 60 µm
l = 0,25 µm
w = 90 µm
l = 0,25 µm
Entrée
B+
le = 3 µm
Entrée
A+
Entrée
B-
le = 3 µm
le = 3 µm
w = 60 µm
l = 0,25 µm
Entrée
B+
w = 10,5 µm
l = 0,25 µm
Sortie
w = 10 µm
l = 0,25 µm
Entrée
A-
Ipol
Figure 3-25 : Schéma du comparateur de phase
Le gain typique du comparateur de phase est d'environ 570 µA/rad. Sa fonction de
transfert est présentée à la figure 3-26, elle est de forme approximativement sinusoïdale, de
période 2π radians. Ce type de comparateur de phase a l'intérêt de présenter un gain
relativement élevé, pour un courant de sortie donné, et donc de masquer efficacement les
autres sources de bruit dans la bande passante de la PLL.
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Courant de sortie (A)
π
570 µA/rad
Déphasage d'entrée (rad)
Figure 3-26 : Fonction de transfert du comparateur de phase
3.5.2 Schéma du filtre de boucle
A la suite du comparateur de phase, est placé un filtre de boucle. Ce filtre est composé
d'un premier filtre passif qui est lui-même suivi de deux filtres actifs. Ces filtres actifs ont
pour fonction d'améliorer l'atténuation des hautes fréquences, et ainsi de réduire la génération
de raies parasites. La bande passante et la stabilité de la PLL sont uniquement déterminées par
le filtre passif. Le filtre de boucle est entièrement intégré, les condensateurs de celui-ci sont
réalisés avec des capacités métal-isolant-métal, qui présentent de meilleures caractéristiques
en termes de bruit et de linéarité, que les capacités MOS, tout en conservant une taille
raisonnable. Le schéma du filtre de boucle est présenté à la figure 3-27.
ientrée
Entrée
Sortie
Filtres actifs
450 Ω
0,8 pF
28,2 pF
Figure 3-27 : Schéma du filtre de boucle
Les filtres actifs utilisent des amplificateurs à transconductance (OTA), qui sont plus
faciles à réaliser et à stabiliser que les amplificateurs opérationnels. L'atténuation totale des
filtres est de -120 dB/décade. Les deux filtres actifs forment donc un passe-bas du 6ème ordre.
Le schéma des filtres actifs est visible à la figure 3-28. Les deux premiers pôles sont réalisés
par des cellules RC, le troisième est directement réalisé par l'OTA. Ces filtres sont similaires
aux filtres Saalen et Key classiques.
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Le réseau de contre-réaction RC-CR des filtres a le double rôle d'améliorer la stabilité du
filtre, et de compenser une partie du déphasage apporté par les pôles dans la bande passante
de la PLL.
1er pôle
2ème pôle
3 ème pôle
550 Ω
550 Ω
Entrée
+
_
1,6 pF
Sortie
OTA
3,2 pF
1 kΩ
1,2 pF
5 kΩ
Stabilité
1,5 pF
Figure 3-28 : Schéma des filtres actifs
Un phénomène classique des filtres Saalen et Key du second ordre [3-6], est la remontée
du gain aux fréquences au-delà de la bande passante de l'amplificateur. Cela vient de la
capacité qui connectée entre l'entrée (2ème pôle de nos filtres) et la sortie de l'amplificateur.
Cette capacité se comporte comme une capacité de liaison aux très hautes fréquences, où
l'impédance de sortie de l'amplificateur augmente hors de bande passante. Dans notre cas, si
nous avons sélectionné un filtre du troisième ordre, c'est en raison de l'absence de cet
inconvénient. En effet, le 1er pôle passif assure toujours une coupure efficace du signal
d'entrée aux très hautes fréquences.
Le schéma des OTA est présenté à la figure 3-29. Ceux-ci sont basés sur une paire
différentielle bipolaire polarisée par une source de courant de 100 µA. Des miroirs de courant
sont chargés de réaliser la différence des courants de collecteur des bipolaires, et ainsi de
générer le courant de sortie. Les miroirs de courant multiplient par 10, le courant appliqué à
leur entrée. La transconductance des OTA est d'environ 30 mS, elle est maintenue constante
sur une large gamme de température par une polarisation PTAT.
La fonction de transfert des filtres actifs est présentée à la figure 3-30. On peut y voir qu'à
la fréquence du 0 dB de la fonction de transfert en boucle ouverte de la PLL, le déphasage
ajouté par les filtres est de seulement 2,5°. Cependant, la contrepartie de ce faible déphasage
est un dépassement de 8 dB quant au gain à 165 MHz. Ces filtres étant potentiellement
instables, nous avons contrôlé leur stabilité sur une large gamme de température, de tension
d'alimentation et en faisant usage d'analyses de Monte-Carlo.
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w = 5 µm
l = 0,25 µm
w = 50 µm
l = 0,25 µm
w = 5 µm
l = 0,25 µm
w = 5 µm
l = 0,25 µm
Sortie
w = 50 µm
l = 0,25 µm
w = 6 µm
l = 0,25 µm
Entrée
+
le = 2 µm
Entrée
-
Ipol
Figure 3-29 : Schéma des OTA des filtres actifs
On peut remarquer que la remontée du gain, au-delà de la bande passante des OTA, est
limitée à environ 8 dB à 8 GHz. L'intérêt de l'utilisation de filtres du 3ème ordre est bien
confirmé. En effet, au-dessus de la bande passante d'un amplificateur, le gain d'un filtre du
second ordre remonte de 20 dB/décade, comme le montre un document de Texas Instruments
[3-7] référencé. Au contraire, dans notre cas, le gain est quasiment plat dans cette zone.
8 dB à 165 MHz
Gain (dB)
-3 dB à 370 MHz
Gain des filtres de boucle actifs
-20 dB à 575 MHz
-55 dB à 3 GHz
-63 dB à 1,2 GHz
Phase (º)
~ 2,5°
0 dB de la fonction de transfert en boucle ouverte de la PLL
Phase des filtres de boucle actifs
36 MHz
Fréquence (Hz)
Figure 3-30 : Fonction de transfert des filtres de boucle actifs
Avec une fréquence de référence proche de 1,5 GHz, toutes les composantes hautes
fréquences en sortie du comparateur de phase, subissent une atténuation supplémentaire de
plus de 55 dB grâce aux filtres actifs. La génération de raies parasites est donc réduite. Entre
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370 MHz et 1,2 GHz, l'atténuation augmente de 60 dB, cela correspond bien à une pente
d'environ -120 dB par décade, comme attendu.
La consommation des filtres actifs est d'environ 3 mA sous 2,5 V. Le dessin des masques
du filtre de boucle est présenté à la figure 3-31. Le dessin des masques du filtre de boucle a
été particulièrement soigné, pour ne pas dégrader sa forte atténuation dans sa bande coupée.
Pour cela, nous l'avons entouré de plusieurs anneaux de gardes, reliés à l'alimentation et à la
masse, et utilisé des caissons pour isoler les transistors MOS des OTA. En plus de cette
isolation renforcée par rapport au substrat, nous avons blindé les signaux sensibles, comme la
sortie du filtre, en les entourant de conducteurs reliés soit à l'alimentation, soit à la masse.
Anneaux de garde autour du filtre de boucle
Filtre de boucle passif
Circuit de polarisation
1er filtre actif
2nd filtre actif
Caissons autour des transistors MOS des OTA
Signal de sortie du filtre de boucle entouré d'un blindage
Figure 3-31 : Dessin des masques du filtre de boucle
3.6 PLL à 24 GHz
3.6.1 Simulation & dessin des masques
Pour dimensionner le filtre de boucle et étudier le bruit de la PLL, nous avons réalisé des
simulations d'un modèle aux petits signaux de la PLL. Son schéma est présenté à la figure
3-32.
ϕréférence
+
Kd
F(ωj)
Kvco /ω j
ϕsortie
1/n
Figure 3-32 : Schéma aux petits signaux de la PLL
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Simulation
Kd
570 µA/rad
KVCO
2,4 GHz/V
n
18
Tableau 3-3 : Paramètres du modèle aux petits signaux
Gain (dB)
Les paramètres des blocs linéarisés sont présentés au tableau 3-3. Pour le diviseur, nous
avons choisi de prendre son facteur de division moyen (18). Pour les simulations aux petits
signaux, le schéma au niveau transistors du filtre de boucle a été utilisé. Nous avons d'abord
simulé la fonction de transfert en boucle ouverte de la PLL. Elle est présentée à la figure 3-33.
Gain
Marge de gain : 8,6 dB
0 dB
Marge de phase : 55,7 °
Phase
Phase (º)
180 °
Fréquence (Hz)
Figure 3-33 : Fonction de transfert en boucle ouverte de la PLL
La PLL présente une marge de phase d'environ 56°, ce qui assure une bonne robustesse en
termes de stabilité. Le 0 dB de la fonction de transfert en boucle ouverte est atteint à 50 MHz.
La fonction de transfert du VCO est non-linéaire, lorsque la fréquence de sortie s'éloigne
de sa fréquence centrale, le gain du VCO chute rapidement. Pour garantir la stabilité de la
PLL sur toute la plage du VCO, la remontée de la phase assurant la marge de phase (figure 333), est centrée sur 30 MHz plutôt que sur 50 MHz. Ainsi, le gain du VCO peut être divisé
jusqu'à 4, tout en conservant une marge de phase supérieure à 50°.
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Filtre de boucle
Sélection du facteur de multiplication
Comparateur de phase
Anneaux de garde
VCO
Entrée de la PLL
Sortie de la PLL
Diviseur
Filtres d'alimentation
Alimentation
Figure 3-34 : Dessin des masques de la PLL
Nous avons réalisé le dessin des masques de la PLL, il est présenté à la figure 3-34. La
PLL occupe une surface de silicium de 0,8 mm2. Nous avons entouré toutes les fonctions
d'anneaux de garde pour limiter le couplage entre celles-ci via le substrat. L'alimentation qui
est commune à l'ensemble du circuit, a été filtrée par de nombreuses capacités réparties sur
l'ensemble de la PLL. Pour réduire le couplage par l'alimentation entre les fonctions de la
PLL, nous avons utilisé un câblage en étoile des alimentations. Les pistes d'alimentations ont
été dessinées les plus larges possibles, pour réduire leur résistance série. Nous avons
également superposé les pistes de masse et de Vdd, pour profiter de la capacité naturelle ainsi
réalisée. En simulation, la consommation totale de la PLL est de 65 mA.
3.6.2 Mesure de la PLL
La PLL a vu ses performances évaluées grâce à des mesures sous pointes en mode PLL
entière. Les mesures sous pointes présentées ont été réalisées avec les même équipements que
les mesures relatives au diviseur et au VCO. Une photographie de la puce contenant la PLL,
le bloc de caractérisation du VCO et le bloc de caractérisation du diviseur SRO, est visible à
la figure 3-35.
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128
Chapitre 3 - Synthétiseur 24 GHz en technologie BiCMOS7RF
Figure 3-35 : Photographie de la puce
Sous une tension d'alimentation de 2,5 V, le courant d'alimentation est de 53 mA à
température ambiante. En l'absence de fréquence de référence, nous avons mesuré le spectre
de la sortie de la PLL, il est présenté à la figure 3-36.
Figure 3-36 : Spectre de la sortie de la PLL en l'absence de référence
Nous avons ensuite appliqué une fréquence de référence de 1,51 GHz, avec un facteur de
multiplication de 16. Le spectre que nous avons obtenu est présenté à la figure 3-37. La
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129
Chapitre 3 - Synthétiseur 24 GHz en technologie BiCMOS7RF
fréquence de sortie est exactement celle attendue. L'erreur sur le facteur de multiplication est
inférieure à 2⋅10-3 ppm.
Figure 3-37 : Spectre de la sortie de la PLL à 24,16 GHz et n=16
Lorsque la fréquence de référence passe à 1,208 GHz, avec un facteur de multiplication de
20, nous obtenons le spectre visible à la figure 3-38. La fréquence de sortie est exactement la
même.
Figure 3-38 : Spectre de la sortie de la PLL à 24,16 GHz et n=20
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130
Chapitre 3 - Synthétiseur 24 GHz en technologie BiCMOS7RF
Ces deux premières mesures de la PLL verrouillée, montrent que les deux facteurs de
division de la PLL sont fonctionnels.
Nous avons ensuite déterminé les plages de poursuite et d'accrochage de la PLL. Avec
n = 16, nous avons une plage d'accrochage de 23,87 à 25,5 GHz. La plage de poursuite est de
23,57 à 25,5 GHz. Pour n = 20, nous avons trouvé une plage d'accrochage de 23,76 à 25,5
GHz. La plage de poursuite est quant à elle de 23,56 GHz à 25,5 GHz.
Puis nous avons mesuré le bruit de phase de la PLL pour plusieurs fréquences de sorties.
Celles-ci mettent en évidence l'impact de la bande passante de la PLL sur son bruit. En effet,
lorsque la fréquence de sortie s'approche des fréquences extrêmes du VCO, le gain du VCO
chute ainsi que la bande passante de la PLL, et le bruit de phase remonte.
On peut nettement voir ce phénomène sur les figures 3-39 et 3-40. Par exemple à la figure
3-39, on peut voir que le bruit remonte de 10 dB à 10 MHz de la porteuse lorsque la fréquence
de sortie passe de 24,16 à 23,58 GHz.
Sur la figure 3-40, le même phénomène poussé à l'extrême est visible. On peut voir
apparaître à droite, au-delà de 5 MHz, sur les courbes B et C, le bruit de phase propre de
l'oscillateur (hors bande passante de la PLL).
Figure 3-39 : Bruit de phase de la PLL pour n=16
selon la fréquence de sortie
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131
Chapitre 3 - Synthétiseur 24 GHz en technologie BiCMOS7RF
Figure 3-40 : Bruit de phase de la PLL pour n=20
selon la fréquence de sortie
Un autre moyen de réduire la bande passante de la PLL consiste à diminuer la puissance
du signal de référence. En effet, notre comparateur de phase est un mélangeur, son gain
dépend donc du niveau des signaux appliqués. En fonctionnement normal, les signaux sont
assez forts pour saturer les entrées du comparateur de phase, et son gain est donc constant.
Nous avons donc mesuré le bruit de phase de la PLL en réduisant la puissance de la référence
à -41 dBm, soit environ 6 mV crête à crête. Le bruit de phase obtenu dans ces conditions est
présenté à la figure 3-41, ainsi que le bruit obtenu lors de la réduction du gain du VCO et
celui en fonctionnement normal.
On peut voir avec ces mesures, que le bruit du VCO est compris entre -101 dBc/Hz et
-103 dBc/Hz à 10 MHz de la porteuse. La pente du bruit de phase est quasiment de -20 dB par
décade : nous sommes donc bien hors de la zone d'influence de la boucle de la PLL.
Les valeurs du bruit de phase du VCO obtenues en réduisant la bande passante de la PLL,
sont en bon accord avec les mesures relatives au bloc de caractérisation du VCO présenté à la
figure 3-15. La différence d'environ 30 dB entre la simulation et la mesure du bruit de phase
du VCO est donc confirmée. Elle n'est pas due à la technique de mesure du bruit de phase
comme nous le supposions. Il semble qu'il y ait une sous estimation du bruit dans les modèles
des composants.
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132
Chapitre 3 - Synthétiseur 24 GHz en technologie BiCMOS7RF
Figure 3-41 : Bruit de phase de la PLL pour n=20
selon la puissance de la référence ou la fréquence de sortie
Des courbes de la figure 3-41, on peut déduire que le bruit du comparateur de phase et des
filtres actifs de la PLL est négligeable. En effet, quand on réduit la puissance de la référence,
le bruit du comparateur et des filtres se trouve intégralement transformé en bruit de phase par
le VCO. En revanche, lorsque l'on se place dans la situation où le gain du VCO est proche de
zéro, le bruit venant du comparateur et des filtres est masqué. Comme nous mesurons des
bruits de phase comparables dans les deux configurations, nous pouvons en déduire que ces
mesures mettent en évidence le bruit de phase intrinsèque du VCO. Les autres sources de
bruits de la chaîne directe, sont négligeables à plus de 10 MHz de la porteuse. Si on se base
sur la simulation, cette assertion est également vraie à plus basse fréquence.
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133
Chapitre 3 - Synthétiseur 24 GHz en technologie BiCMOS7RF
Figure 3-42 : Bruit de phase de la PLL et de la référence
Les mesures précédentes ne permettent pas de se faire une idée du bruit du diviseur. En
effet, le bruit du diviseur est masqué par la chute du gain dans les deux configurations de
mesure. Grâce aux mesures du bloc de caractérisation du pré-diviseur SRO, nous avons
mesuré son bruit de phase. Le bruit de phase du diviseur SRO, ramené à son entrée, est
d'environ -107 dBc/Hz à 100 KHz de la porteuse. Cependant, le diviseur complet est
également constitué de deux bascules D CML, placées en série avec le pré-diviseur SRO, dont
le bruit est inconnu.
Nous avons donc tracé sur la figure 2-42, le bruit de phase du générateur et le bruit de
phase de la PLL pour n = 16. On peut voir que la différence des bruits de phase est supérieure
à la valeur théorique de 20⋅log(16), soit 24 dB. Le bruit de phase mesuré est donc
essentiellement le bruit propre de la PLL, et non le bruit de la référence multiplié par la PLL.
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134
Chapitre 3 - Synthétiseur 24 GHz en technologie BiCMOS7RF
Comme nous avons montré que le bruit apporté par le comparateur de phase et le filtre de
boucle est faible, nous pouvons supposer que ce bruit en excès vient du diviseur de
fréquences.
A 100 kHz de la porteuse, le bruit de phase de la PLL est d'environ -103 dBc/Hz. La PLL
ajoute donc 30 dB sur le bruit de la référence, soit 6 dB au-dessus de la différence de bruit
théorique. On peut donc légitiment penser que les -103 dBc/Hz sont causés en quasi -totalité
par le diviseur de fréquences. En conclusion, cette dernière mesure montre que le bruit du
diviseur complet, ramené à son entrée, est d'environ -102 dBc/Hz à 100 kHz de la porteuse,
soit environ 4 dB de plus que dans le bruit mesuré du pré-diviseur SRO seul. Les bascules D,
situées après le SRO contribuent donc de manière sensible au bruit total du diviseur.
Les principales caractéristiques de la PLL sont rappelées dans le tableau 3-4.
Simulation
Mesure
VDD
2,5 V
2,5 V
IVDD
67 mA
53 mA
Marge de
phase
> 50°
---
Bande
passante
~ 100 MHz
> 40 MHz
Facrochage
-----
n = 16 : 23,87 à 25,5 GHz
n = 20 : 23,76 à 25,5 GHz
Fpoursuite
---
n = 16 : 23,57 à 25,5 GHz
n = 20 : 23,56 à 25,5 GHz
Bruit de
phase
n = 16 : - 103 dBc/Hz @ 100 kHz
n = 20 : - 102 dBc/Hz @ 100 kHz
Tableau 3-4 : Caractéristiques de la PLL
---
3.7 Conclusion et bref état de l'art des PLL et diviseurs de
fréquences
Dans ce chapitre, nous avons démontré la faisabilité de la réalisation d'une boucle à
verrouillage de phase utilisant un pré-diviseur SRO. Les deux facteurs de division de notre
diviseur sont totalement fonctionnels. Cependant, comme l'a montré la simulation, le diviseur
SRO reste sensible aux dispersions de fabrication, il reste à développer des techniques
permettant d'améliorer sa robustesse. Une première version de la PLL a fait l'objet d'une
communication lors de la conférence internationale BCTM en octobre 2005 [3-2]. La seconde
version du circuit, présentée dans ce chapitre, a été présentée lors de la conférence GAAS en
octobre 2005 [3-7].
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135
Chapitre 3 - Synthétiseur 24 GHz en technologie BiCMOS7RF
Si l'on regarde le tableau 3-5, qui regroupe quelques boucles à verrouillage de phase
similaires à celle présentées dans ce chapitre, on peut voir que notre PLL est la meilleure en
termes de consommation. Ce résultat est assez intéressant, alors que de façon générale notre
PLL n'est pas fortement optimisée pour une basse consommation. En effet, nous avons plutôt
cherché à réaliser un circuit robuste. Ce bon résultat est essentiellement dû au pré-diviseur
SRO, les autres blocs présentant une consommation plutôt élevée. On peut donc espérer
atteindre des consommations encore plus basses grâce au diviseur SRO.
Technologie
Ce
travail
[3-7]
(2005)
BiCMOS
FT = 60 GHz
0,25 µm
Dissipation
Plage de fréquences
Bruit de phase
FOM -
Tension alim.
Plage relative
@ 1 MHz
Performance
130 mW
23,6 - 25,5 GHz
2,5 V
8%
-112 dBc/Hz
0,2 GHz/mW
-103 dBc/Hz
0,04 GHz/mW
-110 dBc/Hz
0,08 GHz/mW
-88 dBc/Hz
0,05 GHz/mW
-90 dBc/Hz
0,05 GHz/mW
-105 dBc/Hz
0,13 GHz/mW
[3-8]
CMOS
480 mW
17,6 - 19,4 GHz
(2005)
0,13 µm
1,3 et 1,5 V
10 %
[3-9]
(2007)
[3-10]
(2007)
[3-11]
(2005)
[3-12]
(2008)
BiCMOS
FT = 130 GHz
248 mW
0,25 µm
BiCMOS
SiGe
0,25 µm
CMOS
FT = 65 GHz
0,18 µm
BiCMOS
SiGe
0,13 µm
17,5 - 19,2 GHz
9%
287,5 mW
15,75 GHz
2,5 V
20 %
450 mW
19 - 21 GHz
2,5 V
10 %
144 mW
16 - 18,8 GHz
1,2 et 2,7 V
16 %
Tableau 3-5 : Comparaison de PLL
3.8 Bibliographie
[3-1] Baudry H.; Szelag B.; Deleglise F. Laurens, M. Mourier, J. Saguin, F. Troillard, G. Chantre, A. Monroy,
A., "BiCMOS7RF: a highly-manufacturable 0.25-µm BiCMOS RF-applications-dedicated technology
using non selective SiGe:C epitaxy", Bipolar/BiCMOS Circuits and Technology Meeting, 2003.
Proceedings of the, 28-30 Sept. 2003 Page(s): 207 - 210
[3-2] Mazouffre, O., Lapuyade, H., Begueret, J., Cathelin, A., Belot, D., Deval, Y., Hellmuth,, "A fully
integrated 24 GHz fractional PLL with a low-power synchronized ring oscillator divider",
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Chapitre 3 - Synthétiseur 24 GHz en technologie BiCMOS7RF
Bipolar/BiCMOS Circuits and Technology Meeting, 2005. Proceedings of the Oct. 9-11, 2005 Page(s) :
6-9
[3-3] Kasper Erich, Eberhardt Jochen, "Physics of Future Ultra High Speed Transistors - Part 1: HBT", European
Microwave Conference, 1999. 29th, Publication Date: Oct. 1999, Volume: 1, On page(s): 151-154
[3-4] Obregon J., Khanna A.P.S., "Exact Derivation of the Nonlinear Negative-Resistance Oscillator Pulling
Figure", Microwave Theory and Techniques, IEEE Transactions on, Volume 82, Issue 7, Jul 1982 Page(s):
1109 - 1111
[3-5] Günter Ritzberger, Josef Böck, Ludwig Treitinger, Arpal L. Scholtz, "38 GHz Low-Power Static
Frequency Divider In SiGe Bipolar Technology", ISCAS 2002, pages 413-416
[3-6] Texas Instruments, "Analysis of the Sallen-Key Architecture", Application Report, July 1999, Revised
September 2002, SLOA024B
[3-7] O. Mazouffre, JB. Begueret, H. Lapuyade, Y. Deval, "A 23-24 GHz low power frequency synthesizer in
0.25µm SiGe technology", European Gallium Arsenide and other Compound Semiconductors Application
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[3-8] Jaeha Kim, Jeong-Kyoum Kim, Bong-Joon Lee, Namhoon Kim, Deog-Kyoon Jeong, Wonchan Kim, "A
20-GHz phase-locked loop for 40Gb/s serializing transmitter in 0.13µm CMOS", VLSI Circuits, 2005.
Digest of Technical Papers. 2005 Symposium on, 16-18 June 2005, Page(s): 144 - 147
[3-9] Osmany S.A., Herzel F., Scheytt J.C., Schmalz K., Winkler W., "An Integrated 19-GHz Low-Phase-Noise
Frequency Synthesizer in SiGe BiCMOS Technology", Compound Semiconductor Integrated Circuit
Symposium, 2007. CSIC 2007. IEEE, 14-17 Oct. 2007, Page(s):1 - 4
[3-10] Ja-Yol Lee, Sang-Heung Lee, Haecheon Kim, Hyun-Kyu Yu, "A 15-GHz 7-channel SiGe:C PLL for 60GHz WPAN Application", Radio Frequency Integrated Circuits (RFIC) Symposium, 2007 IEEE, 3-5 June
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[3-11] Natarajan, A., Komijani, A., Hajimiri, A., "A fully integrated 24-GHz phased-array transmitter in
CMOS", Solid-State Circuits, IEEE Journal of, Volume 40, Issue 12, Dec. 2005 Page(s): 2502 - 2514
[3-12] Floyd, B.A., "A 16–18.8-GHz Sub-Integer-N Frequency Synthesizer for 60-GHz Transceivers", SolidState Circuits, IEEE Journal of, Volume 43, Issue 5, May 2008, Page(s): 1076 - 1086
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137
Chapitre 4 - Synthétiseur 24 GHz en technologie HCMOS9GP
Chapitre 4
Synthétiseur 24 GHz en
technologie HCMOS9GP
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Chapitre 4 - Synthétiseur 24 GHz en technologie HCMOS9GP
4 Conception d'un synthétiseur de fréquences à 24 GHz en
technologie HCMOS9GP et à diviseur SRO
4.1 Introduction
Dans ce quatrième chapitre, nous allons décrire la conception et les mesures d'un
synthétiseur de fréquences à 24 GHz. Pour ce synthétiseur, nous avons utilisé une technologie
dite "faible coût", la technologie CMOS bulk 130 nm de STMicroelectronics.
Ce synthétiseur est dédié à l'usage de radars automobiles, utilisant la bande de fréquences
libre ISM (Industrial-Scientific-Medical) allant de 24 à 24,25 GHz.
4.2 Architecture du synthétiseur à 24 GHz
Pour réduire les contraintes apportées par la haute fréquence de fonctionnement, nous
avons choisi d'utiliser un synthétiseur basé sur une boucle à verrouillage de phase à 12 GHz.
Le passage 12 - 24 GHz est directement réalisé par l'oscillateur commandé en tension qui est
de type Push-Push. Le synthétiseur de fréquences est totalement intégré.
La PLL à 12 GHz est une PLL fractionnaire, ses deux facteurs de multiplication sont 19 et
20. L'architecture de la PLL est présentée à la figure 4-1. La fréquence de référence du circuit
sera donc d'environ 600 MHz. La fréquence de référence est suffisamment faible pour
permettre l'usage d'un comparateur de phase de type phase-fréquence (PFD). Il est suivi d'une
pompe de charges qui attaque un filtre de boucle passif classique.
fref
UP
Vcmd
CP
PFD
VCO Push-Push
Ampli
fsortie
DOWN
fsortie/2
/4
n/n+1
/4 ou /5
≥1
Diviseur 19/20
Figure 4-1 : Architecture du synthétiseur à 24 GHz
L'ensemble de la PLL fait appel à des structures différentielles dans ses parties à haute
fréquence (VCO, diviseur de fréquences...). Le PFD est réalisé en logique CMOS, et la sortie
à 24 GHz est de type asymétrique. Celle-ci est amplifiée par un amplificateur à deux étages,
capable d'attaquer une charge 50 Ω. Le pré-diviseur de la PLL est un diviseur SRO réalisé
avec des mémoires D CML. Pour minimiser la consommation du circuit, nous avons
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139
Chapitre 4 - Synthétiseur 24 GHz en technologie HCMOS9GP
sélectionné une tension d'alimentation de 1 V, la tension nominale de la technologie étant de
1,2 V.
4.3 Oscillateur Push-Push commandé en tension
4.3.1 Schéma de l'oscillateur
Pour réaliser l'oscillateur, nous avons choisi un oscillateur à résistance négative simple. Il
est réalisé à l'aide d'une paire différentielle croisée NMOS et de deux charges LC. Les
capacités varicaps sont réalisées avec des capacités MOS de type N à accumulation et oxyde
épais. Le schéma de l'oscillateur est présenté à la figure 4-2.
Pour limiter le stress des transistors MOS par les tensions appliquées à leur bornes
(environ 1,3 V en VDS), nous avons pris deux mesures. D'abord, le canal des transistors est
large de 140 nm, au lieu de 120 nm. Ainsi le champ électrique est fortement réduit dans le
canal. Ensuite, nous avons placé une capacité en série avec la grille des transistors MOS.
Grâce au pont diviseur capacitif ainsi réalisé, la tension au niveau de la grille des transistors
est limitée à un niveau acceptable par la technologie soit environ 1,2 V.
Contrôle
250 pH
370 fF
12 GHz
+
500 fF
250 pH
370 fF
5 kΩ
500 fF
16x
2 µm/0,14 µm
-
12 GHz
16x
2 µm/0,15 µm
Sortie à fréquence double
24 GHz
11,3 mA
Ampli.
24 GHz
Tampon
50 Ω
Sortie
Figure 4-2 : Schéma du VCO Push-Push à résistance négative
Notre oscillateur possède deux sorties : une sortie différentielle sur laquelle un signal à la
fréquence d'oscillation est disponible, et une sortie asymétrique au double de la fréquence
d'oscillation. La sortie, à fréquence double de l'oscillateur, est prélevée directement au point
commun des sources des transistors. A l'inverse des topologies d'oscillateur Push-Push plus
communes, notre oscillateur ne nécessite donc pas de composants additionnels (combinateur)
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140
Chapitre 4 - Synthétiseur 24 GHz en technologie HCMOS9GP
[4-1]. De plus, la sortie est prise sur un point qui est une masse virtuelle, de sorte que cette
connexion a peu d'influence sur les caractéristiques de l'oscillateur.
Pour obtenir un signal de puissance assez élevée au double de la fréquence d'oscillation, il
est nécessaire de faire fonctionner les transistors de manière non linéaire, et ainsi de générer
des harmoniques. Pour cela, le niveau d'oscillation doit être aussi fort que possible.
Le signal de sortie du VCO est amplifié grâce à l'amplificateur à deux étages de la figure
4-3. Les deux étages font appel à des amplificateurs à réaction positive et ainsi accroître leur
gain. Ces étages sont potentiellement instables, nous avons contrôlé leur stabilité sur large
gamme de température et de tension d'alimentation, ainsi qu'en simulation de Monte-Carlo.
Adaptation d'impédance
400 Ω
95 pH
400 Ω
97 pH
2 pF
Sortie
350 pH
1 pF
Entrée
1 pF
300 fF
20x
2,2 µm/0,13 µm
300 fF
26x
2,25 µm/0,13 µm
Contrôle
Contrôle
300 fF
9,5 mA
300 fF
8 mA
Amplificateur 24 GHz
Étage tampon 50 Ω
Figure 4-3 : Schéma de l'amplificateur à 24 GHz
L'adaptation d'impédance, entre l'oscillateur à résistance négative et l'amplificateur, est
réalisée par une simple inductance de 350 pH, placée en série. Les deux étages de
l'amplificateur sont accordés. Leur fréquence d'accord est ajustée au double de la fréquence
d'oscillation de l'oscillateur, grâce à des capacités varicaps.
4.3.2 Simulation de l'oscillateur & dessin des masques
Nous avons simulé l'oscillateur sous 1 V à température ambiante, tous les composants
étant typiques. Le VCO consomme environ 31 mA, circuit de polarisation inclus. Le VCO est
polarisé par un circuit qui maintient constante la transconductance des transistors. Le courant
des transistors est approximativement PTAT.
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141
Chapitre 4 - Synthétiseur 24 GHz en technologie HCMOS9GP
La fonction de transfert de l'oscillateur a été déterminée, elle est présentée sur la figure
4-4. Le gain de l'oscillateur est de -1,2 GHz/V, l'oscillateur couvre la plage 11,3 à 12,4 GHz,
soit 9 % de variation relative.
Fréquence d'oscillation (Hz)
12,4 GHz
KVCO = -1,2 GHz/V
11,3 GHz
Tension de contrôle (V)
Figure 4-4 : Fonction de transfert de l'oscillateur
Bruit de phase (dBc/Hz)
Nous avons ensuite simulé le bruit de phase de l'oscillateur. Celui-ci fait apparaître du
bruit en 1/f jusqu'à la fréquence de 1 MHz (10 kHz pour l'oscillateur SiGe de la PLL du
chapitre 3). Le bruit de phase obtenu est montré à la figure 4-5.
- 30 dB/decade
- 75 dBc/Hz
-130 dBc/Hz
- 20 dB/decade
Fréquence (Hz)
Figure 4-5 : Bruit de phase de l'oscillateur
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142
Chapitre 4 - Synthétiseur 24 GHz en technologie HCMOS9GP
Le bruit de phase est de -75 dBc/Hz à 100 kHz de la porteuse, de sorte que l'oscillateur est
assez bruyant. Cependant, une bonne partie de ce bruit sera compensé par la boucle de la PLL.
En simulation, la sortie à 24 GHz a un bruit de phase supérieur de 7 dB à celui des sorties à
12 GHz. Nous avons donc 1 dB de bruit en excès sur les 6 dB provenant de la multiplication
de la fréquence : le bruit apporté par les amplificateurs à 24 GHz est donc faible.
Au sein de la puce du synthétiseur de fréquences, nous avons ajouté un bloc de
caractérisation du VCO. Son dessin des masques est présenté à la figure 4-6. Un soin tout
particulier à été apporté pour conserver la symétrie de l'oscillateur à résistance négative, toute
asymétrie ayant pour effet de dégrader la pureté spectrale de la sortie à 24 GHz. Pour la même
raison, nous avons été attentifs à maintenir une bonne isolation entre les parties à 12 GHz et à
24 GHz. Pour cela, nous avons blindé les conducteurs sensibles avec des pistes connectées
soit à la masse, soit à l'alimentation. Nous avons également minimisé tout couplage par les
alimentations, en utilisant un câblage en étoile, et en les filtrant fortement à l'aide de
capacités. Nous avons également réduit les phénomènes de couplage entre les transistors par
le substrat, en utilisant systématiquement des triples caissons pour les transistors NMOS.
Sortie 12 GHz
Sortie 24 GHz
PTAT
2nd amplificateur
à 24 GHz
Réglages
VCO
1er amplificateur
à 24 GHz
Tension de contrôle
Alimentation
Figure 4-6 : Dessin des masques du bloc de caractérisation du VCO
Pour les lignes d'interconnexions RF entre les blocs du VCO, nous avons utilisé des lignes
de transmissions de type micro-ruban de faible longueur. Nous avons également réduit la
distance entre les composants autant que possible : par exemple les transistors MOS de
l'amplificateur à 24 GHz sont implantés au plus près des inductances et des capacités. Un
dessin des masques présenté à la figure 4-7, montre un exemple de disposition des
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143
Chapitre 4 - Synthétiseur 24 GHz en technologie HCMOS9GP
composants. La consommation du bloc de caractérisation du VCO est d'environ 50 mA sous
1 V.
Capacités de filtrage de l'alimentation
Capacités du
1er étage
Transistors du
1er étage
Inductance du
1er étage
Inductance d'adaptation d'impédance
Figure 4-7 : Dessin des masques du premier étage
de l'amplificateur à 24 GHz
Le spectre du signal de la sortie à 24 GHz est visible sur la figure 4-8. On peut voir deux
raies parasites, de part et d'autre de la porteuse. Ces raies, qui proviennent de la composante à
12 GHz de l'oscillateur, sont particulièrement faibles : elles sont à -67 dBm, alors que la
puissance de la porteuse est de -4 dBm. Cette simulation, comme toutes celles présentées dans
ce chapitre, est une simulation effectuée au niveau du dessin des masques avec extraction des
capacités parasites. On peut donc constater que le dessin des masques est suffisamment
symétrique, et présente assez peu de couplage parasite, pour obtenir une bonne atténuation de
la composante à 12 GHz.
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Chapitre 4 - Synthétiseur 24 GHz en technologie HCMOS9GP
24 GHz -4 dBm
63 dB
Puissance (dBm)
63 dB
36 GHz -67 dBm
12 GHz -67 dBm
Fréquence (Hz)
Figure 4-8 : Spectre de la sortie à 24 GHz
4.3.3 Mesure de l'oscillateur
L'oscillateur a vu ses performances évaluées par des mesures sous pointes, sur le banc du
laboratoire IMS avec un analyseur de spectre 26 GHz 8563E d'Agilent.
Le courant d'alimentation de l'oscillateur était de 32 mA sous 1 V d'alimentation. Pour
1,2 V d'alimentation le courant atteignait à 39 mA. Le courant d'alimentation mesuré est
inférieur à celui obtenu en simulation. Ce phénomène est également présent dans toutes les
autres mesures de ce chapitre. Il semble causé par des chutes de tension dans les
alimentations, elles-mêmes dues à la résistance des rails d'alimentation du circuit intégré.
La technologie utilisée pour ce circuit est la HCMOS9GP. Les règles de dessin de cette
technologie limitent la largeur des pistes à 12 µm. Les pistes d'alimentation sont donc assez
fines, et présentent une résistance série assez importante. Pour réduire cette résistance, nous
avons placé plusieurs niveaux de métallisation en parallèle, ce qui s'est cependant révélé
insuffisant. Lors du développement du circuit, nous avons plus été attentifs à la densité de
courant traversant les pistes, qu'à la chute de tension induite par leur résistance. Nous n'avons
donc pas pris en compte ce défaut. De plus, l'effet de la résistance série des pistes n'a pu être
détecté par l'extraction des résistances parasites du câblage. En effet, un bug informatique des
logiciels d'extraction des composants parasites ou du kit de développement de la technologie,
a pour effet d'extraire des résistances beaucoup trop élevées, empêchant ainsi toute
simulation.
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145
Chapitre 4 - Synthétiseur 24 GHz en technologie HCMOS9GP
Nous avons donc repris manuellement le calcul des résistances parasites associées aux
pistes d'alimentation. Celui-ci n'est pas aisé en raison de la forme assez complexe, hétérogène
et distribuée des rails d'alimentation. Nous avons en particulier des plans d'alimentation
ajourés, pour respecter les règles de dessin. De plus, la résistance des nombreux vias, utilisés
pour interconnecter les couches métalliques, est difficile à évaluer. Après étude du bloc de
caractérisation du VCO, nous avons évalué la chute de tension à très approximativement
150 mV. La résistance série des alimentations est d'environ 5 à 10 Ω.
Ce résultat est cohérent avec les résultats de mesure du VCO. Pour le synthétiseur de
fréquences complet, nous avons également des mesures directes de la chute de tension causée
par les pistes d'alimentation. Ces mesures sont présentées dans la partie de ce chapitre relative
aux mesures synthétiseur. Nous n'avons pas de mesures directes de la chute de tension sur le
VCO, car nous n'avons pris conscience de ce phénomène qu'au moment des mesures relative
au synthétiseur de fréquences.
Le bloc de caractérisation du VCO possède à la fois une sortie à 12 GHz et une sortie
à 24 GHz. Il a ainsi été possible de caractériser les deux signaux.
Nous avons mesuré la fonction de transfert du VCO : elle est présentée à la figure 4-9,
pour une tension d'alimentation de 1 V. Le VCO couvre 11,03 à 12,38 GHz (11,5 %), avec
une pente assez constante d'environ -1,5 GHz/V. La pente de la fonction de transfert a une
forme plus linéaire qu'en simulation, elle est également un peu plus raide.
Fréquence d'oscillation (GHz)
12,5
11,5
10,5
0
0,1
0,2
0,3
0,4
0,5
0,6
0,7
0,8
0,9
1
Tension de contôle (V)
Figure 4-9 : Fonction de transfert de l'oscillateur
Nous avons ensuite mesuré la plage de fréquences de l'oscillateur sous une tension
d'alimentation de 1,2 V. Sous cette tension, celui-là couvre 10,97 à 12,41 GHz (12,3 %).
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146
Chapitre 4 - Synthétiseur 24 GHz en technologie HCMOS9GP
Figure 4-10 : Spectre de la sortie à 24 GHz du VCO sous 1,2 V
Comme présenté à la figure 4-10, le spectre de la sortie à 24 GHz est assez satisfaisant.
Sur cette figure le VCO est alimenté sous 1,2 V. Le spectre présente une raie à 23 GHz, et une
raie à 11,5 GHz. Les raies probablement présentes à plus hautes fréquences sont hors de la
bande passante de l'analyseur de spectre. Après correction des pertes du câble placé entre le
VCO et l'appareil de mesure, on trouve une différence de puissance d'environ 40 dB entre le
premier harmonique et le fondamentale. Cette valeur est assez bonne pour un oscillateur
Push-Push, elle est souvent plutôt autour de 30 dB ou moins [4-2].
Figure 4-11 : Spectre de la sortie à 24 GHz du VCO sous 1,0 V
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147
Chapitre 4 - Synthétiseur 24 GHz en technologie HCMOS9GP
Nous avons également réalisé une mesure du spectre de sortie de l'oscillateur sous 1 V de
tension d'alimentation. Celui-ci est présenté à la figure 4-11. Dans ce cas, la réjection du
premier harmonique n'est plus que de 33 dB. La puissance de sortie est également réduite
d'environ 4 dB. La puissance de sortie est donc beaucoup plus faible qu'en simulation, sous
les deux tensions d'alimentation (1 et 1,2 V). On peut penser que ce problème est lié à
l'amplificateur à 24 GHz. Il semble que ses deux étages manquent de gain, peut-être en raison
d'un décalage de leur fréquence d'accord par rapport à la fréquence d'oscillation du VCO, ou
en raison d'une désadaptation d'impédance avec l'oscillateur à résistance négative.
Nous avons ensuite mesuré le bruit de phase de l'oscillateur sur des deux sorties à 12 et
24 GHz. Le résultat de la mesure est présenté à la figure 4-12. Le bruit de phase est de
-110 dBc/Hz à 10 MHz de la porteuse pour la sortie à 12 GHz, et de -100 dBc/Hz sur la sortie
à 24 GHz. Le bruit mesuré, au-delà de 10 MHz, est le plancher de bruit de l'analyseur de
spectre. En effet, le signal appliqué à l'entrée de l'appareil de mesure est de faible puissance,
le plancher de bruit étant donc assez haut.
Figure 4-12 : Bruit de phase des sorties de l'oscillateur
Le bruit de phase de la sortie à 24 GHz est supérieur d'environ 10 dB au bruit de la sortie à
12 GHz. D'après la simulation, nous aurions dû avoir 7 dB de différence. Ce résultat est
cohérent avec un manque de gain des amplificateurs à 24 GHz et donc une mauvaise figure de
bruit de ceux-ci.
Les caractéristiques du VCO sont reprises dans le tableau 4-1, pour une tension
d'alimentation externe de 1,2 V.
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Chapitre 4 - Synthétiseur 24 GHz en technologie HCMOS9GP
Simulation
Mesure
VDD
1,0 V
~1,0 V (1,2 V ext.)
IVDD
50 mA
39 mA
FVCO
11,3 à 12,4 GHz
10,9 à 12,4 GHz
KVCO
1,2 GHz/V
1,5 GHz/V
Bruit de phase -130 dBc/Hz @ 10 MHz -110 dBc/Hz @ 10 MHz
Tableau 4-1: Caractéristiques du VCO
4.4 Pré-diviseur SRO à deux facteurs de division en logique CML
4.4.1 Architecture et schéma du diviseur de fréquences
Le diviseur de fréquences est constitué d'un étage tampon déphaseur qui génère les
horloges du diviseur SRO, d'un pré-diviseur SRO, lui-même suivi d'un diviseur par 4
asynchrone. Un signal de rétroaction issu du diviseur asynchrone et injecté dans le SRO
permet de réaliser deux facteurs de division : 19 et 20.
fentrée
Tampon
déphaseur
Diviseur
SRO 4/5
Diviseur
par 4
≥1
fsortie
division par
19 ou 20
Figure 4-13: Architecture du diviseur
A l'exception de l'étage tampon, qui sera présenté un peu plus loin, l'ensemble du diviseur
est réalisé en logique différentielle CML. Le pré-diviseur de fréquences 4/5 reprend le schéma
déjà présenté dans ce mémoire, il s'agit de celui de la figure 4-14.
Boucle de division par 6
Sortie
&
Q
&
Mémoire D
H
Sélection
Q
&
Mémoire D
/Q
H
Q
Mémoire D
/Q
H
/Q
Horloge
Boucle de division par 4
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Chapitre 4 - Synthétiseur 24 GHz en technologie HCMOS9GP
Figure 4-14 : Schéma du diviseur par 4 ou 5
Les mémoires D sont réalisées conformément à la structure présentée à la figure 4-15. Ces
mémoires D ne possédant pas d'entrée de type ET, cette fonction logique est réalisée par un
autre étage.
Les paires différentielles des mémoires D ont des tailles de transistors et des courants
différents, ce qui permet d'améliorer les performances du diviseur. Les signaux d'horloge
appliqués aux mémoires D sont de type CMOS. Le déphasage entre ceux-ci n'est pas de 180°
mais de 140°. En effet, nous avons constaté qu'un tel déphasage entre les signaux d'horloge
permet d'élargir la plage de fonctionnement.
Transistors de tailles différentes
470 Ω
QQ+
2x
4,2 µ/0,13µ
A+
Horloge +
Sources de
courant commutées
4x
2,1 µ/0,13µ
2x
4,8 µ/0,13µ
A-
Horloge-
40 Ω
4x
1,83 µ/0,13µ
48 Ω
Figure 4-15 : Schéma des mémoires D
Le schéma de l'étage tampon, qui permet d'isoler les mémoires D de l'oscillateur et de
réaliser le déphasage des horloges du diviseur, est présenté à la figure 4-16. Il est constitué de
deux inverseurs CMOS, montés en amplificateur. Le déphasage est obtenu grâce à deux
fonctions, passe-haut et passe-bas, en entrée des inverseurs. Les impédances des deux entrées
de cet étage ont été équilibrées, pour ne pas perturber le fonctionnement de l'oscillateur.
Les portes ET des mémoires D ont été réalisées en utilisant des ET logique CML, dont le
schéma est présenté à la figure 4-17. Les entrées A et B des portes ET ont par construction, un
temps de propagation différent, phénomène qui pourrait dégrader la plage de fonctionnement
du diviseur SRO. Pour pallier ce problème, nous avons placé deux portes ET élémentaires en
parallèle, en croisant leurs entrées A et B. Avec cette structure, nous obtenons une porte ET
rigoureusement symétrique.
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Chapitre 4 - Synthétiseur 24 GHz en technologie HCMOS9GP
Inverseurs CMOS
10x
2,75 µ/0,13µ
1,2 pF
1,2 pF
Sortie +
Sortie -
10 kΩ
0,7 pF
10 kΩ
0,2 pF
70 Ω
Entrée -
Entrée +
5x
2,24 µ/0,13µ
Passe-haut
Passe-bas
400 Ω
50 fF
200 Ω
120 fF
5x
2 µ/0,13µ
Ajustement des impédances d'entrée
Figure 4-16 : Schéma des mémoires D
Le diviseur asynchrone, qui n'est pas détaillé ici, est réalisé avec deux bascules D CML
classiques. Son signal de rétroaction qui est injecté en entrée du pré-diviseur SRO, est généré
en réalisant un ET logique entre les sorties des deux diviseurs par 2, comme cela est présenté
à la figure 4-18.
2000 Ω
QQ+
2,75 µ/0,13µ
A
A-
A
A
B
B
&
Q
&
Q
Q
Porte ET
A
B
2,75 µ/0,13µ
Polarisation
B-
B
4x
2 µ/0,13µ
Figure 4-17 : Schéma des portes ET
A la suite du diviseur asynchrone, nous avons placé un étage de conversion CML-CMOS
pour pouvoir attaquer l'entrée de contre-réaction du comparateur phase-fréquence CMOS.
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Entrée
Diviseur par
2
Diviseur par
2
Sortie vers
le comparateur de phase
A
B
Sortie vers
le diviseur SRO
&
Q
Figure 4-18: Architecture du diviseur asynchrone
4.4.2 Simulation & dessin des masques
A température ambiante, avec des composants typiques, la consommation du pré-diviseur
et de son étage tampon SRO est de 9 mA sous 1 V. La consommation totale du diviseur est de
10 mA.
A la figure 4-19, sont présentés les signaux en entrée et sortie de l'étage tampon déphaseur
du pré-diviseur. On peut voir que les signaux d'entrée sont parfaitement en opposition de
phase, signe que les impédances des deux entrées du tampon, sont identiques.
Sorties de l'étage tampon (V)
Sorties de l'oscillateur (V)
Entrée de l'étage tampon déphaseur
f = 12 GHz
Horloge +
Horloge -
Sortie de l'étage tampon déphaseur
140°
Temps (s)
Figure 4-19: Entrées et sorties de l'étage tampon déphaseur
Les signaux des sorties sont déphasés de 140°, avec un recouvrement des états hauts des
sorties. Ce déphasage est sensiblement constant sur la plage de fréquences du pré-diviseur
SRO. On peut remarquer que les signaux d'horloge sont sinusoïdaux. En effet nous sommes
au-delà de la bande passante des inverseurs CMOS de l'étage tampon. A 12 GHz, le gain de
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Chapitre 4 - Synthétiseur 24 GHz en technologie HCMOS9GP
l'étage est d'environ -3 dB. Les portes CML, quant à elles, ont du gain jusqu'à
environ 15 GHz, pour les plus rapides d'entre elles. Nous travaillons donc à la limite des
possibilités de la technologie.
Nous avons simulé les plages de fréquences du pré-diviseur, sur ses deux facteurs de
division. Le résultat de cette simulation est présenté à la figure 4-20. Les deux plages de
fréquences sont quasiment identiques : ce bon résultat est du à l'équilibrage par construction,
des temps de propagation dans les boucles du pré-diviseur SRO. La plage du pré-diviseur
s'étend de 8,9 à 14,6 GHz, soit 48 % de plage relative. Il couvre la plage de fréquences du
VCO, avec 20 % de marge.
Facteur de division
8,9 - 14,6 GHz (48 %)
/5
/4
Fréquence d'entrée (Hz)
Figure 4-20 : Facteurs de division du pré-diviseur SRO
Nous avons ensuite simulé l'ensemble du diviseur, comme indiqué à la figure 4-21 : les
deux facteurs de division sont bien réalisés. Cependant, la division par 19 est obtenue sur une
plage de fréquences réduite : 9,8 à 14,6 GHz au lieu de 8,9 à 14,6 GHz. En effet, de 8,8 à
9,8 GHz, le facteur de division est de 18 au lieu de 19. Ce phénomène est lié au temps de
propagation du diviseur asynchrone, et à celui de son signal de commande du pré-diviseur. En
dessous de 9,8 GHz, le signal de commande du pré-diviseur passe celui-ci en division par 4
prématurément, de sorte que le pré-diviseur divise par 4 pendant deux coups au lieu d'un seul.
Le facteur de division moyen est ainsi de 18.
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Facteur de division
Division par 18
8,8 - 14,5 GHz (49 %)
Division par 20
Division par 19
9,8 - 14,6 GHz (39 %)
Fréquence d'entrée (Hz)
Figure 4-21 : Facteurs de division du diviseur complet
Pour éliminer ce problème, il faudrait utiliser un second diviseur synchrone et contrôler
finement le temps de propagation du signal de commande du pré-diviseur. Cependant, même
sur le facteur de division déficient, le diviseur couvre la plage de fréquences du VCO.
En simulation, le pré-diviseur de fréquences présente un bruit de phase de -129 dBc/Hz à
100 kHz de la porteuse. Le bruit de phase du pré-diviseur est présenté à la figure 4-22.
Bruit de phase (dBc/Hz)
- 10 dB/decade
-109 dBc/Hz
-129 dBc/Hz
Fréquence (Hz)
Figure 4-22 : Bruit de phase du diviseur de fréquences
Un bloc de caractérisation du diviseur a été placé sur la puce du synthétiseur de
fréquences. Son dessin des masques est présenté à la figure 4-23. Il sera mesuré sous pointes.
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La consommation du bloc de caractérisation est de 16 mA sous 1 V. La surface du cœur du
diviseur est de 0,06 mm2.
Entrée - du diviseur
Entrée + du diviseur
Mémoires D
Sortie
Alimentation - Réglages
Étage tampon déphaseur
Figure 4-23 : Dessin des masques du bloc de caractérisation
du pré-diviseur SRO
Le bloc de caractérisation n'intègre pas de balun, pour générer les signaux en opposition
de phase à appliquer à l'étage tampon d'horloge : un balun externe sera utilisé.
4.4.3 Mesure du pré-diviseur
Le signal de sortie du pré-diviseur a été mesuré avec le même analyseur de spectre que
pour le VCO. Nous avons également utilisé un oscilloscope 20 GHz 54750A d'Agilent. Un
générateur 20 GHz 83712B d'Agilent, a servi de source.
Figure 4-24 : Photographie du bloc de caractérisation
du diviseur de fréquences
Le courant d'alimentation du circuit est d'environ 13 mA sous 1 V. Sous 1,2 V, le courant
est d'environ 17 mA. Nous avons le même phénomène de chute de tension dans les rails
d'alimentation, que pour le bloc de caractérisation du VCO. L'évaluation de la résistance série
des pistes d'alimentation, donne une valeur d'environ 8 Ω, celle-ci dépend toutefois du point
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155
Chapitre 4 - Synthétiseur 24 GHz en technologie HCMOS9GP
du circuit considéré. Cela correspond à environ 150 mV de chute de tension. Une
photographie du diviseur de fréquences est présentée à la figure 4-24.
Dès les premières mesures du diviseur de fréquences, nous avons constaté un mauvais
fonctionnement sur le facteur de division par 19. Lorsque le diviseur est configuré en division
par 19, il divise en réalité par 16, avec une plage de fonctionnement réduite : 10 à 12 GHz. Ce
phénomène reste présent même en modifiant la tension d'alimentation du circuit, ou le courant
de polarisation des portes logiques CML. Apparemment, ce défaut constaté lors des
simulations est plus important qu'attendu. Il semble probable que le temps de propagation du
signal de rétroaction fourni au pré-diviseur soit très différent de celui prévu. Cela reste à
confirmer. En effet, en simulation, ce problème n'apparaît pas quelle que soit la tension
d'alimentation ou la température.
24
1,0 V
/19
Division par 19
22
20
Division par 12
Facteur de division
18
16
Division par 20
Division par 10
14
Division par 18
12
Division par 16
10
8
6
5
7
9
11
13
Fréquence d'entrée (GHz)
15
17
Figure 4-25 : Facteur de division réalisé par
le diviseur en division par 19
On peut voir sur figure 4-25, le facteur de division de notre circuit en fonction de la
fréquence du signal d'entrée, quand le mode de division programmé est de 19. Dans la zone de
fonctionnement attendue du diviseur (9 à 15 GHz), plusieurs plages apparaissent en division
par 16, par 18 et par 20. Il semble donc que le pré-diviseur soit fonctionnel, ainsi que le
diviseur asynchrone. En effet, le facteur de division réalisé est compris entre 16 et 20, qui sont
les minimum et maximum réalisables par le pré-diviseur et par le diviseur par 4 qui le suit
(4x4 et 4x5).
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Figure 4-26 : Signaux d'entrée et sortie du diviseur pour n = 20
En raison du mauvais fonctionnement décrit ci-dessus, nous avons réalisé la plupart des
mesures en division par 20. Sous 1 V de tension d'alimentation, le diviseur réalise une
division par 20 de 11,6 à 15,6 GHz (33 %). Sous 1,2 V, la plage de fonctionnement est de
10,2 à 15,8 GHz (43 %). Sous 1 V d'alimentation, la borne inférieure de la plage de
fonctionnement est nettement plus élevée qu'en simulation (8,8 GHz). Cependant, avec une
alimentation de 1,2 V, on retrouve une plage très similaire à celle simulée, avec un décalage
de 10 % vers les hautes fréquences.
Les signaux d'entrée et de sortie du diviseur, tels que mesurés à l'oscilloscope, sont
présentés à la figure 4-26, pour une fréquence d'entrée de 15 GHz. Avec une fréquence
d'entrée de 12 GHz, nous avons obtenu le spectre de la sortie du diviseur, qui est présenté à la
figure 4-27. On peut voir que le spectre est satisfaisant, avec un faible plancher de bruit, signe
que le diviseur de fréquences fonctionne correctement.
Figure 4-27 : Spectre de la sortie du diviseur pour n = 20
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Chapitre 4 - Synthétiseur 24 GHz en technologie HCMOS9GP
Nous avons ensuite réalisé une mesure du bruit de phase de la sortie du diviseur. Nous
avons relevé -114 dBc/Hz à 100 KHz de la porteuse, en division par 20. En dessous de
50 kHz, comme cela apparaît à la figure 4-28, notre mesure est limitée par le plancher de bruit
de phase de l'analyseur de spectre. En revanche, au-delà de 50 kHz et en deçà de 500 MHz, le
bruit mesuré est bien le bruit propre au diviseur, celui de la source étant négligeable.
Figure 4-28 : Bruit de phase de la sortie du diviseur pour n = 20
Les caractéristiques du diviseur son reprises dans le tableau 4-2.
Simulation
Mesure
VDD
1,0 V
1,0 V (1,2 V ext.)
IVDD
16 mA
17 mA
Fdiviseur
9,8 à 14,6 GHz (n = 19)
8,8 à 14,5 GHz (n = 20)
NF (n =19)
10,2 à 15,8 GHz (n = 20)
Bruit de phase
-129 dBc/Hz @ 100 KHz -114 dBc/Hz @ 100 KHz
Tableau 4-2: Caractéristiques du diviseur
4.5 Comparateur de phase et filtre de boucle
4.5.1 Schéma et simulation du comparateur de phase et de la pompe de
charges
Pour cette PLL, nous avons utilisé un comparateur phase-fréquence (PFD) classique. Il a
été réalisé en logique CMOS. Son schéma est présenté à la figure 4-29. Ce comparateur de
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Chapitre 4 - Synthétiseur 24 GHz en technologie HCMOS9GP
phase ne comporte pas de zone morte. La consommation du comparateur est de l'ordre du
milliampère sous 1 V.
≥1
Référence
≥1
≥1
UP +
≥1
1
UP -
1
DOWN -
≥1
≥1
≥1
≥1
VCO
≥1
DOWN
Figure 4-29 : Schéma du comparateur phase-fréquence
Le comparateur attaque la pompe de charges présentée à la figure 4-30. Elle fournit un
courant de +/- 500 µA. Elle a été optimisée pour réduire les parasites générés lors de la
commutation de son courant de sortie. Pour cela, nous avons inséré des transistors de
compensation, en parallèles avec transistors réalisant la commutation des courants.
150 Ω
150 Ω
13x
5 µ/0,25µ
13x
5 µ/0,25µ
63x
2 µ/0,13µ
4x
5 µ/0,25µ
63x
2 µ/0,13µ
UP+
UP-
500 µA
Courant de sortie
DOWN -
3x
2,75 µ/0,25µ
DOWN +
24x
2 µ/0,13µ
12x
2,75 µ/0,25µ
12x
2,75 µ/0,25µ
150 Ω
24x
2 µ/0,13µ
15x
5 µ/0,25µ
150 Ω
Figure 4-30 : Schéma de la pompe de charges
L'ensemble formé par le comparateur de phase et la pompe de charges a un gain
de 100 µA/rad. Leur fonction de transfert est présentée à la figure 4-31.
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Courant moyen de sortie (A)
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~ 100 µA/rad
Déphasage (rad)
Figure 4-31 : Fonction de transfert du comparateur de phase
et de la pompe de charges
4.5.2 Schéma et simulation du filtre de boucle
La sortie de la pompe de charges est connectée au filtre de boucle de la figure 4-32. Ce
filtre est passif. Il est constitué d'une première partie qui a pour rôle de filtrer les parasites
générés lors de la commutation de la pompe de charges (pré-filtre), puis d'une seconde partie
qui fixe la bande passante et la stabilité de la PLL. Enfin un dernier pôle à haute fréquence,
fournit un dernier filtrage.
50 Ω
500 Ω
Entrée
Sortie
2600 Ω
67 pF
1300 Ω
67 pF
5 pF
5 pF
10 pF
Pôle prédominant
Pré-filtre
Zéros de la fonction de transfert
Pôle secondaire
Figure 4-32 : Schéma du filtre de boucle
L'effet du filtre de boucle, sur les pics parasites de commutation de la pompe de charges
est montré à la figure 4-33. Sur cette figure, les entrées du comparateur de phase sont en
phase. On peut voir que le filtre divise par 50 l'amplitude des pics de tension, ce qui se traduit
par 34 dB d'atténuation.
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Tensions en entrée et sortie du filtre (V)
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Tension en entrée du filtre de boucle
2 mV
40 µV
Tension en sortie du filtre de boucle
Temps (s)
Figure 4-33 : Entrée et sortie du filtre de boucle
4.6 Synthétiseur à 24 GHz
4.6.1 Simulation et dessin des masques
Le synthétiseur de fréquences complet consomme 48 mA sous 1 V d'alimentation. Il est
totalement intégré. Avec le filtre de boucle décrit précédemment, nous obtenons la fonction de
transfert en boucle ouverte présentée à la figure 4-34. La marge de phase de la PLL est de 46°,
le 0 dB de la fonction de transfert étant atteint à 3 MHz. Nous avons également réalisé une
simulation de bruit de la PLL, avec le même modèle aux petits signaux. Son bruit de phase est
présenté à la figure 4-35.
Gain (dB)
Gain
0 dB à 3 MHz
Phase (º)
Marge de phase : 46 °
Phase
Fréquence (Hz)
Figure 4-34 : Fonction de transfert aux petits signaux
en boucle ouverte de la PLL
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161
Chapitre 4 - Synthétiseur 24 GHz en technologie HCMOS9GP
-70 dBc/Hz @ 1 kHz
-
Bruit de phase (dBc/Hz)
-87 dBc/Hz @ 100 kHz
Bruit de la pompe de charge
Bruit du VCO
Fréquence (Hz)
Figure 4-35 : Bruit de phase de la PLL (sortie à 12 GHz)
Dans la bande passante de la PLL, le bruit de la pompe de charges est dominant. Au-delà
de 10 MHz, on retrouve le bruit du VCO qui s'impose.
En simulation aux grands signaux, la PLL met environ 1 µs pour se verrouiller. Un
exemple de courbe obtenue, pour la tension de contrôle du VCO, est présenté à la figure 4-36.
Tension de contrôle du VCO (V)
Tension de contrôle du VCO
Temps (s)
Figure 4-36 : Simulation aux grands signaux de la PLL
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162
Chapitre 4 - Synthétiseur 24 GHz en technologie HCMOS9GP
Les plages de verrouillage et de poursuite de la PLL sont identiques, et s'étendent de 11,4
à 12,2 GHz. La PLL couvre quasiment toute la plage de fréquences du VCO.
Puissance (dBm)
24GHz -4,2 dBm
59,8 dB
12 GHz -64 dBm
24,6 GHz -63 dBm
Fréquence (Hz)
Figure 4-37 : Spectre de la sortie
du synthétiseur
Une fois verrouillé, le spectre de la sortie du synthétiseur de fréquences est celui présenté
à la figure 4-37. On peut voir que la puissance des raies parasites, est inférieure de 59 dB à
celle de la porteuse.
VCO
PTAT
Entrée
de la référence
Filtre de boucle
Alimentation
Entrée de
sélection du
facteur de
multiplication
Réglages
Sortie 24 GHz
Diviseur
PFD
Pompe de charge
Figure 4-38 : Dessin des masques
du synthétiseur
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163
Chapitre 4 - Synthétiseur 24 GHz en technologie HCMOS9GP
Le dessin des masques du synthétiseur de fréquences est présenté à la figure 4-38. Sa
surface est de 1,5 mm2.
4.6.2 Mesure du synthétiseur
Les mesures du synthétiseur de fréquences ont été réalisées avec une alimentation réglée à
1,5 V. En effet, cette tension externe correspond à une tension d'alimentation interne mesurée
à 1,0 V sur le silicium. Cette chute de tension est principalement due à la résistance des pistes
d'alimentation du circuit intégré. Nous avons pu évaluer la tension d'alimentation interne du
circuit grâce à des entrées de réglage de la polarisation du circuit. Celles-ci sont pré-polarisées
soit à Vdd, soit à la masse par des résistances intégrées, ce qui permet de ne pas les connecter
le cas échéant.
Une photographie de la puce contenant les blocs de caractérisation du VCO et du diviseur,
ainsi que le synthétiseur de fréquences complet, est visible à la figure 4-39. Le circuit a été
caractérisé sous pointes. Nous avons utilisé le même générateur et le même analyseur de
spectre que pour les mesures du diviseur et du VCO.
Figure 4-39 : Photographie de la puce
Comme pour le diviseur de fréquences, le facteur de multiplication par 19 s'est révélé non
fonctionnel. Cependant, nous avons tout de même réussi à faire fonctionner la PLL en mode
fractionnaire, ces mesures sont présentées à la fin de cette partie.
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164
Chapitre 4 - Synthétiseur 24 GHz en technologie HCMOS9GP
Figure 4-40 : Spectre de la sortie du synthétiseur de fréquences
à 23 GHz avec n = 20
Nous avons d'abord réalisé des mesures de la PLL avec un facteur de division programmé
à 20. La fréquence de sortie du synthétiseur est donc de 40 fois la fréquence de référence.
Nous avons constaté une plage d'accrochage, et de poursuite, allant de 22 à 24 GHz. Le
spectre obtenu à 23 GHz est présenté à la figure 4-40. A la figure 4-41, le spectre est présenté
sur une bande de fréquences plus large : on y voit apparaître la raie parasite du fondamental
de l'oscillateur Push-Push. Cette raie parasite est d'environ 20 dB plus élevée que dans le cas
du bloc de caractérisation du VCO. Cette différence n'est pour l'instant pas expliquée.
Figure 4-41 : Spectre de la sortie du synthétiseur de fréquences
à 23 GHz avec n = 20
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165
Chapitre 4 - Synthétiseur 24 GHz en technologie HCMOS9GP
Nous avons mesuré le bruit de phase du synthétiseur à 23 GHz. Celui-ci est présenté à la
figure 4-42. Le bruit de phase de la sortie du synthétiseur suit le bruit de la référence jusqu'à
100 KHz de la porteuse. Au-delà le bruit de phase du synthétiseur est bien plus élevé que
celui de la référence. Au-dessus de 10 MHz, on retrouve le plancher de bruit de l'analyseur,
qui est assez élevée, car nous appliquons un signal de faible puissance en entrée de l'appareil.
On mesure donc le bruit propre du synthétiseur entre 100 kHz et 10 MHz.
Les caractéristiques du synthétiseur sont reprises au tableau 4-3.
Simulation
Mesure
VDD
1,0 V
1,0 V (1,2 V ext.)
IVDD
48 mA
50 mA
Fsortie
22,8 à 24,4 GHz
22 à 24 GHz (n = 20)
Bruit de phase -81 dBc/Hz @ 100 kHz -86 dBc/Hz @ 100 kHz
Tableau 4-3: Caractéristiques du synthétiseur
Figure 4-42 : Bruit de la sortie du synthétiseur de fréquences
à 23 GHz avec n = 20
Malgré le défaut du diviseur de fréquences, nous avons pu vérifier le fonctionnement en
mode fractionnaire de la PLL. Pour cela nous avons utilisé un second générateur, que nous
avons connecté à l'entrée de sélection du synthétiseur. Ce générateur, et celui fournissant la
fréquence de référence, étaient interconnectés. La sortie de la fréquence de référence d'un des
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166
Chapitre 4 - Synthétiseur 24 GHz en technologie HCMOS9GP
générateurs (10 MHz) était connectée à l'entrée de référence de l'autre. Les deux sources
étaient donc synchrones.
Le signal de sélection du facteur de multiplication était une sinusoïde, de fréquence égale
au quart celle de référence. Dans cette configuration, le synthétiseur multipliait la fréquence
de référence par 39. Si le diviseur de fréquences avait fonctionné normalement, nous aurions
du avoir 38 (19x2). Cependant, cette mesure montre que les deux facteurs de division du prédiviseur sont fonctionnels. Nous avons pu relever une plage d'accrochage et de poursuite
allant de 23,3 à 24,1 GHz, cette plage étant légèrement plus faible que pour n = 20. Le spectre
de la sortie du synthétiseur en mode fractionnaire est présenté à la figure 4-43, pour une
fréquence de référence de 600 MHz. On peut voir sur cette figure deux raies parasites, placées
à 150 MHz de part et d'autre de la porteuse. Ces raies présentent une amplitude inférieure à
celle de la porteuse d'environ 50 dB.
Figure 4-43 : Spectre de la sortie du synthétiseur
en mode fractionnaire
4.7 Conclusion et bref état de l'art
Nous avons présenté dans ce chapitre un synthétiseur de fréquences à 24 GHz totalement
intégré en technologie CMOS 0,13 µm, utilisant un pré-diviseur SRO. Malgré un
fonctionnement partiel du diviseur de fréquences, nous avons totalement validé le
fonctionnement de la structure. Ce circuit a fait l'objet d'une communication invitée, lors de la
conférence ICSICT en octobre 2008 [4-3].
Dans le tableau 4-44, nos synthétiseurs de fréquences CMOS et BiCMOS [4-3] et [4-4]
sont comparés à quelques circuits similaires. On peut voir qu'en termes de consommation,
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167
Chapitre 4 - Synthétiseur 24 GHz en technologie HCMOS9GP
relativement à la fréquence de sortie, notre synthétiseur CMOS est le plus performant. Notre
synthétiseur BiCMOS est lui troisième position. Grâce à l'utilisation d'un pré-diviseur SRO,
nos circuits réalisent de bonnes performances. En effet, en ce qui concerne les autres
fonctions de nos synthétiseurs, elles présentent des consommations assez élevées.
Technologie
Dissipation
Plage de fréquences
Bruit de phase
FOM -
Tension alim.
Plage relative
@ 1 MHz
Performance
-94 dBc/Hz
0,4 GHz/mW
-112 dBc/Hz
0,2 GHz/mW
-100 dBc/Hz
0,27 GHz/mW
-103 dBc/Hz
0,04 GHz/mW
-110 dBc/Hz
0,08 GHz/mW
-88 dBc/Hz
0,05 GHz/mW
-90 dBc/Hz
0,05 GHz/mW
-105 dBc/Hz
0,13 GHz/mW
Ce
travail
CMOS
60 mW
22 - 24 GHz
[4-3]
0,13 µm
1,2 V
8,6 %
130 mW
23,6 - 25,5 GHz
2,5 V
8%
(2008)
Ce
travail
[4-4]
(2005)
BiCMOS
FT = 60 GHz
0,25 µm
[4-5]
CMOS
25 mW
5,7 - 6,8 GHz
(2006)
0,13 µm
1,0 V
17,5 %
[4-6]
CMOS
480 mW
17,6 - 19,4 GHz
(2005)
0,13 µm
1,3 et 1,5 V
10 %
[4-7]
(2007)
[4-8]
(2007)
[4-9]
(2005)
[4-10]
(2008)
BiCMOS
FT = 130 GHz
248 mW
0,25 µm
BiCMOS
SiGe
0,25 µm
CMOS
FT = 65 GHz
0,18 µm
BiCMOS
SiGe
0,13 µm
17,5 - 19,2 GHz
9%
287,5 mW
15,75 GHz
2,5 V
20 %
450 mW
19 - 21 GHz
2,5 V
10 %
144 mW
16 - 18,8 GHz
1,2 et 2,7 V
16 %
Tableau 4-44 : Comparaison de PLL
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168
Chapitre 4 - Synthétiseur 24 GHz en technologie HCMOS9GP
4.8 Bibliographie
[4-1] M.Schott, H. Kuhnert, F. Lenk, J. Hilsenbeck, J. Würfl and W. Heinrich, "38 GHz Push-Push GaAs-HBT
MMIC Oscillator", IEEE MTT-S Digest, 2002
[4-2] R. Wanner, H. Schäfer, R. Lachner, G. R. Olbrich and P. Russer, "A SiGe Low Phase Noise Push-Push
VCO for 72 Ghz", In XXVIIIth General Assembly of the International Union of Radio Science, 23.29.10.2005, New Delhi, India, October 2005
[4-3] O. Mazouffre, Y. Deval, B. Goumballa, D. Belot, J.B. Begueret, "23 GHz Fully Integrated CMOS
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[4-4] O. Mazouffre, JB. Begueret, H. Lapuyade, Y. Deval, "A 23-24 GHz low power frequency synthesizer in
0.25µm SiGe technology", European Gallium Arsenide and other Compound Semiconductors Application
Symposium (GAAS’05), Paris, France, Octobre 2005
[4-5] R. Gu, A. Yee, Y. Xie, and W. Lee, "A 6.25GHz 1V LC-PLL in 0.13µm CMOS," IEEE International
Solid-State Circuits Conference, vol. XLIX, pp. 594 - 595, February 2006
[4-6] Jaeha Kim, Jeong-Kyoum Kim, Bong-Joon Lee, Namhoon Kim, Deog-Kyoon Jeong, Wonchan Kim, "A
20-GHz phase-locked loop for 40Gb/s serializing transmitter in 0.13µm CMOS", VLSI Circuits, 2005.
Digest of Technical Papers. 2005 Symposium on, 16-18 June 2005, Page(s): 144 - 147
[4-7] Osmany, S.A., Herzel, F., Scheytt, J.C., Schmalz, K., Winkler, W., "An Integrated 19-GHz Low-PhaseNoise Frequency Synthesizer in SiGe BiCMOS Technology", Compound Semiconductor Integrated Circuit
Symposium, 2007. CSIC 2007. IEEE, 14-17 Oct. 2007, Page(s): 1 - 4
[4-8] Ja-Yol Lee, Sang-Heung Lee, Haecheon Kim, Hyun-Kyu Yu, "A 15-GHz 7-channel SiGe:C PLL for 60GHz WPAN Application", Radio Frequency Integrated Circuits (RFIC) Symposium, 2007 IEEE, 3-5 June
2007 Page(s): 537 - 540.
[4-9] Natarajan A., Komijani A., Hajimiri A., "A fully integrated 24-GHz phased-array transmitter in CMOS",
Solid-State Circuits, IEEE Journal of, Volume 40, Issue 12, Dec. 2005 Page(s): 2502 - 2514
[4-10] Floyd, B.A., "A 16–18.8-GHz Sub-Integer-N Frequency Synthesizer for 60-GHz Transceivers", SolidState Circuits, IEEE Journal of, Volume 43, Issue 5, May 2008, Page(s): 1076 - 1086
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169
Conclusion générale
Conclusion générale
Le travail réalisé lors de cette thèse a permis de développer un nouveau type de diviseurs
de fréquences numériques à base de mémoires D, que nous avons qualifiés de SRO pour
Synchronized Ring Oscillator. Nous avons présenté deux études théoriques de ce diviseur
basées, pour la première sur un modèle numérique des portes logiques, pour la seconde sur un
modèle analogique. Nous avons mis en évidence que ce diviseur présente des performances
intéressantes en termes de montée en fréquence et de réduction de la consommation.
Dans le premier chapitre, nous avons présenté et discuté des caractéristiques générales et
des techniques de réalisation des synthétiseurs de fréquences. En particulier, nous avons
détaillé la structure de la boucle à verrouillage de phase, nous avons modélisé son
fonctionnement et étudié sa stabilité.
Dans le deuxième chapitre, les diviseurs de fréquences analogiques et numériques usuels
ont été présentés. Nous avons discuté de leurs mérites respectifs. Ensuite, nous avons présenté
en détail le diviseur de fréquences SRO : comment déduire son schéma à partir de celui d'un
diviseur classique à bascules D, son mode de fonctionnement, sa modélisation et ses
principales caractéristiques. Dans un second temps, nous avons présenté la simulation et la
mesure de plusieurs diviseurs, démontrant ainsi les potentialités du diviseur SRO. Nous avons
également mis en évidence sa relative sensibilité aux dispersions de fabrication et à la
température. Sensibilité des performances qui devra être réduite pour envisager une utilisation
industrielle.
Dans les chapitres trois et quatre, nous avons présenté deux synthétiseurs de fréquences à
PLL et pré-diviseur SRO, de leur développement à leur caractérisation. Nous avons montré
que l'utilisation du pré-diviseur SRO permet de réduire la consommation de la synthèse de
fréquences. En effet, nos PLL fractionnaires présentant une consommation particulièrement
faible, alors que par ailleurs, elles n'ont pas fait l'objet d'une optimisation poussée pour réduire
leur consommation, et qu'elles fonctionnent à une fréquence aux limites des technologies
utilisées. Le crédit de ces bonnes performances est donc essentiellement à porter au crédit du
pré-diviseur SRO, qui les équipe.
En conclusion, le travail présenté réalisé lors de cette thèse a permis de démontrer l'usage
pratique d'un nouveau type de pré-diviseur de fréquences numériques à base de mémoires D.
Il permet de réduire facilement la consommation des synthétiseurs à boucle à verrouillage de
phase à PLL, tout en conservant la souplesse des diviseurs usuels à bascules D.
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170
Production scientifique
Production scientifique
Conférences internationales à comité de lecture
"Clock Generator using factorial DLL for Video Applications", J. Begueret, Y.
Deval, O.Mazouffre, A. Spataro, P. Fouillat, E. Benoit, J. Mendoza, Proc. of IEEE
Custom Integrated Circuits Conference 2001, pp. 485-488.
"A 1.8 V 4.3 GHz SiGe Tunable Synchronous Oscillator", J. Begueret, Y. Deval,
T. Taris, P. Hellmuth, O. Mazouffre, P. Fouillat, Proc. of Asia-Pacific Microwave
Conference 2002, pp. 753-756.
"A 2 GHz 2 mw SiGe BiCMOS frequency divider with new latch-based structure",
O. Mazouffre, J. Begueret, A. Cathelin, D. Belot, Y. Deval, Silicon Monolithic
Integrated Circuits in RF Systems 2003, Digest of Papers, pp. 84-87
"A 5.2 GHz Tunable Synchronous Oscillator for IEEE 802.11a Applications", P.
Hellmuth, J. Begueret, H. Lapuyade, O. Mazouffre, Y. Deval, Proc. of SMBOIEEE MTT-S International Microwave and Optoelectronics Conference,
September 2003, Volume 1, pp. 153-156.
"A 5 GHz Low-Power Quadrature SiGe VCO with Automatic Amplitude Control",
O. Mazouffre, H. Lapuyade, J. Begueret, A. Cathelin, D. Belot, Y. Deval, Proc. of
IEEE Bipolar-BiCMOS Circuits and Technology Meeting, September 2003, pp.
57-60
"A 5GHz tunable Injection Locked Oscillator for 802.11a applications", JeanBaptiste Bégueret, Hervé Lapuyade, Olivier Mazouffre and Yann Deval,
International Microwave and Optoelectronics Conference, Proceedings Volume 1,
September 2003 SMBO/IEEE MTT-S
"A 675 µW 5 GHz Low-Voltage BiCMOS Synchronized Ring Oscillator Based
Prescaler",O. Mazouffre, H. Lapuyade, J.-B. Bégueret, A. Cathelin, D. Belot, and
Y. Deval (Université Bordeaux, STMicroelectronics), Proc. of IEEE BipolarBiCMOS Circuits and Technology Meeting, September 2004, pp 245-248
"A fully integrated 24 GHz fractional PLL with a low-power synchronized ring
oscillator divider", Mazouffre O., Lapuyade, H., Begueret, J., Cathelin, A., Belot,
D., Deval, Y., Hellmuth, P., Bipolar/BiCMOS Circuits and Technology Meeting,
2005. Proceedings of the Oct. 9-11, 2005 Page(s) : 6 - 9
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171
Production scientifique
"A 23-24 GHz low power frequency synthesizer in 0.25µm SiGe technology", O.
Mazouffre, JB. Begueret, H. Lapuyade, Y. Deval, European Gallium Arsenide and
other Compound Semiconductors Application Symposium (GAAS’05), Paris,
France, Octobre 2005
"A Radiation-Hardened Injection Locked Oscillator Devoted to Radio-Frequency
Applications", H. LAPUYADE, V. POUGET, JB. BEGUERET, P. HELLMUTH,
P. FOUILLAT, Y. DEVAL, 8th European Conference on Radiation and Its Effects
on Components and Systems (RADECS05), Cap d’Agde, France, Septembre 2005
"A 10-Gb/s CMOS Fully Integrated ILO-based CDR", Olivier Mazouffre, Birama
Goumballa, IMS Lab, Michel Pignol, Yann Deval, Jean-Baptiste Bégueret,
Proceedings of the 33rd European Solid-State Circuits Conference, 11-13
September 2007, Munich, Germany, pp 520-523
"A Heavy-Ion Tolerant Clock and Data Recovery Circuit for Satellite Embedded
High-Speed Data Links", H. Lapuyade, O. Mazouffre, B. Goumballa, Y. Deval,
J.B. Begueret, M. Pignol, F. Malou, C. Neveu, 44 Annual International Nuclear
and Space Radiation Effects Conference, 23-26 july 2007, Honolulu, Hawaii,
Poster Presentation.
Journaux internationaux à comité de lecture
"A 5GHz tunable Injection Locked Oscillator for wireless applications", JeanBaptiste Bégueret, Hervé Lapuyade, Olivier Mazouffre and Yann Deval, Journal of
Microwaves and Optoelectronics, ISSN 1516-7399, Volume 3, Number 5, July
2004, pp. 31-40
"A 1 V 270 µW 2 GHz CMOS Synchronized Ring Oscillator Based Prescaler",
Olivier Mazouffre, Hervé Lapuyade, Jean-Baptiste Bégueret, Andreia Cathelin,
Didier Belot, and Yann Deval, Journal of Low Power Electronics, Volume 1,
Number 2 (August 2005), pp. 153-160
"A Heavy-Ion Tolerant Clock and Data Recovery Circuit for Satellite Embedded
High-Speed Data Links", Lapuyade H., Mazouffre O., Goumballa B., Pignol M.,
Malou F., Neveu C., Pouget V., Deval Y., Begueret J.B., Nuclear Science, IEEE
Transactions on, Volume 54, Issue 6, Dec. 2007 Page(s): 2080 - 2085
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Production scientifique
Conférences internationales - Communications invitées
"Disruptive design solutions for frequency generation in silicon RFIC", Yann
Deval, Olivier Mazouffre, Cédric Majek, Hervé Lapuyade, Thierry Taris and JeanBaptiste Bégueret, IXL, University of Bordeaux, France, Radio-Frequency
Integration Technology: Integrated Circuits for Wideband Communication and
Wireless Sensor Networks, 2005. Proceedings, 2005 IEEE International Workshop
on, 30 Nov-2 Dec, 2005, On page(s): 97- 100
"23 GHz Fully Integrated CMOS Synthesizer (Invited)", O. Mazouffre, Y. Deval,
B. Goumballa, D. Belot, J.B. Begueret, Conférence ICSICT 2008, 20-23 octobre
2008, Pekin, Chine, Article sous presse
Conférence nationale à comité de lecture
"Diviseur à 5 GHz basse-consommation à base d'oscillateur en anneau
synchronisé", Olivier Mazouffre, Hervé Lapuyade, Jean-Baptiste Bégueret,
Andreia Cathelin, Didier Belot et Yann Deval, Journées Nationales Microondes,
mai 2005, Nantes, France
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Annexe
Annexe
Programme en Delphi de calcul de la plage de fonctionnement du
modèle analogique du diviseur SRO
program Project_SRO;
{$APPTYPE CONSOLE}
uses
SysUtils;
const Debug:Boolean=True;
Eps=1e-9;
//Critère d'arret de la récurrence
nmax=20000;
//Nombre max de récurrences
npas=20000;
//Nombre de pas de recherche
{*****************************************************}
{ Calcul la tension vt d'un circuit RC à l'instant tt }
{*****************************************************}
function vt(v0,vinf,tt:Extended):Extended;
begin
if (tt<0) then begin
if Debug then Writeln('Erreur : exp(x) avec x>0');
Result:=v0; //On borne
Exit;
end;
Result:=vinf+(v0-vinf)*exp(-tt);
end;
{****************************************************}
{********************************************************************}
{ Calcul la durée tt pour atteindre la tension vt dans un circuit RC }
{********************************************************************}
function tt(v0,vinf,vt:Extended):Extended;
var x:Extended;
begin
x:=((vinf-v0)/(vinf-vt));
if (x<=1) then begin
if Debug then Writeln('Erreur : ln(x) avec x<=1');
Result:=0; // On borne
Exit;
end;
Result:=ln(x);
end;
{********************************************************************}
{*****************************************************************}
{ Test si une variable est strictement entre deux bornes et borne }
{*****************************************************************}
function TestStrict(var x:Extended;min,max:Extended;s:string):Boolean;
begin
Result:=True;
if (x>max) then begin
x:=max;
if Debug then Writeln('Erreur ',s,'>',max);
Result:=False;
end;
if (x<min) then begin
x:=min;
if Debug then Writeln('Erreur ',s,'<',min);
Result:=False;
end;
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174
Annexe
end;
{*****************************************************************}
{*****************************************************}
{ Test si une variable est entre deux bornes et borne }
{*****************************************************}
function Test(var x:Extended;min,max:Extended;s:string):Boolean;
begin
Result:=True;
if (x>=max) then begin
x:=max;
if Debug then Writeln('Erreur ',s,'>=',max);
Result:=False;
end;
if (x<=min) then begin
x:=min;
if Debug then Writeln('Erreur ',s,'<=',min);
Result:=False;
end;
end;
{*****************************************************}
{***********************************************************}
{ Calcul sur ~1/2 période les tensions d'un SRO à retard RC }
{***********************************************************}
function CalcCycle(tau,alpha,T:Extended;var v0,v1,td:Extended):Boolean;
var t1,t2,v2,v3,v4:Extended;
begin
Result:=True;
t1:=tau*tt(v0,1,0.5);
Result:=Result and TestStrict(t1,0,T*alpha,'t1');
v2:=vt(v1,1,(alpha*T-t1)/tau);
Result:=Result and TestStrict(v2,0,0.5,'v2');
v3:=vt(v2,0,(1-alpha)*T/tau);
Result:=Result and TestStrict(v3,0,0.5,'v3');
t2:=tau*tt(v3,1,0.5);
Result:=Result and Test(t2,0,T*alpha,'t2');
v4:=vt(v0,1,(T+T2)/tau);
Result:=Result and TestStrict(v4,0.5,1,'v4');
v0:=v3;
v1:=1-v4;
td:=t2/alpha;
end;
{***********************************************************}
{***********************************************}
{ Résolution par récurrence les tensions du SRO }
{***********************************************}
function CalcResol(tau,alpha,T:Extended;var td:Extended):Boolean;
var v0,v1,Prevv0,Prevv1:Extended;
n:Integer;
begin
Result:=False;
v0:=0; Prevv0:=-1;
v1:=0; Prevv1:=-1;
n:=0;
while ((Abs(v0-Prevv0)>Eps) or (Abs(v1-Prevv1)>Eps)) and (n<nmax) do
begin
Prevv0:=v0; Prevv1:=v1;
Result:=CalcCycle(tau,alpha,T,v0,v1,td);
if Debug then Writeln('v0 = ',v0,'
v1 = ',v1,'
td = ',td);
n:=n+1;
end;
if n>nmax then Writeln('Erreur : probleme de convergence v0 ou v1');
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Les Sciences et les Technologies au service de l’Homme et de l’environnement
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Annexe
if Debug then Writeln('n = ',n);
end;
{*******************************************}
{***************************************************}
{ Calcul la zone de synchro du SRO : fsmax et fsmin }
{***************************************************}
function CalcFsminmax(fmin,fmax,alpha,fc:Extended;var fsmin,fsmax:Extended):Boolean;
var fin,fpas,td:Extended;
PrevOK,OK:Boolean;
begin
fsmin:=0; fsmax:=0;
fpas:=(fmax-fmin)/npas;
fin:=fmin;
PrevOK:=CalcResol(1/(2*PI*fc),alpha,1/fin,td);
while (fin<=fmax) do begin
OK:=CalcResol(1/(2*PI*fc),alpha,1/fin,td);
if (PrevOK=False) and (OK=True) then fsmin:=fin-fpas/2;
if (PrevOK=True) and (OK=False) then fsmax:=fin-fpas/2;
PrevOK:=OK;
if Debug then Writeln('fin = ',fin,'
td = ',td,' SYNC : ',OK);
fin:=fin+fpas;
end;
if Debug then Writeln('fsmin = ',fsmin,'
fsmax = ',fsmax);
if (fsmin<>0) and (fsmax<>0) then Result:=True else Result:=False;
end;
{*******************************************}
{*********************}
{ Programme principal }
{*********************}
var s:string;
fc,alpha:Extended;
fmin,fmax:Extended;
fsmin,fsmax:Extended;
temp:Extended;
begin
fc:=1.5e9; alpha:=0.5;
fmin:=1e-3; fmax:=100e9;
Writeln('---------------------- INPUT ----------------------');
Writeln('fc
= ',fc,'
alpha = ',alpha);
Writeln('fmin = ',fmin,'
fmax = ',fmax);
Debug:=False;
CalcFsminmax(fmin,fmax,alpha,fc,fsmin,fsmax);
Writeln('---------------------- OUTPUT ----------------------');
Writeln('fsmin = ',fsmin,'
fsmax = ',fsmax);
Readln(s);
end.
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