Cours Circuits Intégrés Analogiques - 2009/2010 Basic
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Cours Circuits Intégrés Analogiques - 2009/2010 Basic OpAmp Design 26/02/2010 2 Introduction Polytech’Montpellier – ERII 4 M2 EEA – Systèmes Microélectroniques • Amplification de tensions différentielles – Caractéristiques de la tension d’entrée : • tension et plage de mode commun, • offset, – Gain différentiel, gain de mode commun – Réjection du bruit d’alimentation Circuits Intégrés Analogiques Chapitre III Amplificateur Opérationnel CMOS élémentaire • Fonctionnement en boucle fermée Pascal Nouet – Janvier 2010 – Système rebouclé : Stabilité, Gain élevé [email protected] • Fonctionnement en boucle ouverte (≠OPAMP) – Gain fini, Gain de mode commun, offset 3 Introduction vin 2 vin V− = Vmc − 2 vin = V+ − V− • Introduction Ccmp V+ = Vmc + + AV1 - Etage différentiel d’entrée Av2 2ème étage de gain Vdd Vout = Av ⋅ vin 1 • Etage différentiel d’entrée – – – – – – Etage de sortie Vdd Vdd Ibias3 Vout V- V+ Ibias1 4 Plan Paire différentielle CMOS Charge active Gain en tension Polarisation et mode commun Choix de la source de courant Dimensionnement • Amplificateur à deux étages • Etage de sortie Ibias2 5 Paire différentielle CMOS 6 Charge active par miroir de courant Vdd Id1 V+ Id2 T1 T2 id1 V- gm4.vgs4 T4 T3 id2 Id4 Modèle petit-signal gm1.v+ Modèle petit-signal gm2.vId1 Id2 vgs4 1/gm3 id4 id1 Vout id2 Ibias Rout(Ibias) I bias 2 v V+ = Vmc + in 2 vin V− = Vmc − 2 vin = V+ − V− I d1 = I d 2 = id 1 = g m1 ⋅ v+ = g m1 ⋅ vin 2 v id 2 = g m 2 ⋅ v− = − g m 2 ⋅ in 2 g m1 = g m 2 V+ T1 Ibias T2 V- v gs 4 = vin = −id 2 2 Vout gm2.v- gm1.v+ id 1 = g m1 ⋅ v+ = g m1 ⋅ rout Rout(Ibias) id 1 g ⋅i ⇒ id 4 = g m 4 ⋅ v gs 4 = m 4 d 1 ≅ −id 2 g m3 g m3 vout = rout ⋅ (id 4 − id 2 ) = g m1 ⋅ rout ⋅ vin 1 Cours Circuits Intégrés Analogiques - 2009/2010 Basic OpAmp Design 26/02/2010 7 Gain en tension : calcul de rout Vdd gm4.vgs4 T4 T3 Id4 Id1 V+ 1/gm3 Vgs4 ix3 ix1 Vout gm2.v- gm1.v+ rds1 1 I gds2 = ≅ λn I ds2 = λn bias rds2 2 Vx rds2 v vx i x = ix1 + i x 2 + ix 3 = x + − g m 4 ⋅ v gs 4 rds 4 rds1 + rds 2 + 1 / g m 3 Ibias ⇒ ix 2 avec g m 3 = g m 4 ⇒ i x 3 = − g m 4 ⋅ v gs 4 = ix 2 g m3 v vx v v i x = ix1 + i x 2 + ix 3 = x + 2 ⋅ ≅ x + x rds 4 rds1 + rds 2 + 1 / g m 3 rds 4 rds 2 v gs 4 = − Gain en tension : prise en compte du 2nd étage de gain Veff 2 = Vdd Id4 V+ Av2 rout = 1 Id2 T1 V+ T1 VA 2 µ n Cox 2 I ds 2 L2 v ⇒ out = µ nCox W2 vin (λn + λ p ) ⋅ I ds 2 T2 V- Ze = 1 Cin p Z out = rout // Z e = VB − V A > Veff 1, 2 10 Vdd vout g m1 = g m1 ⋅ Z out = ⋅ vin g ds 2 + g ds4 1 + ⇒ Av1 ( dc) = T1 VA T2 V- Vout Ibias V+ = V− = Vmc ⇒ vin = V+ − V− = 0 V A = Vmc − Vtn − Veff 1, 2 > VA,min 1 Cin p g ds 2 + g ds 4 ⇒ Vmc > VA,min + Vtn + Veff 1, 2 VB − V A > Veff 1, 2 ⇒ VB > Vmc − Vtn 2 g + g ds4 ⇒ f c = ds2 (λn + λ p ) ⋅ Veff 2 2π ⋅ Cin ⇒ Vmc < Vdd − Veff 3, 4 − Vtp + Vtn 11 Choix de la source de courant • La qualité de l’amplificateur dépend de la qualité de la source de courant V+ • Absence de signal Ibias Av1 = T4 T3 VB V A > V A,min rout ≤ rout 1 + rout Cin p Vout W2 L2 Polarisation et Mode commun VB = Vdd − Veff 3, 4 − Vtp 1 g ds 2 + g ds4 V- T2 vout g m1 2 = = vin g ds 2 + g ds4 (λn + λ p ) ⋅ Veff 2 • Tous les transistors sont saturés T4 T3 Id1 VB Ibias * 9 T4 T3 I 1 gds4 = ≅ λp I ds4 = λp bias rds4 2 I I gm1,2 = 2 ⋅ ds1, 2 = bias Veff 1, 2 Veff 2 V- T2 8 Vdd vout g m1 = g m1 ⋅ rout = vin g ds 2 + g ds4 rout = rds 2 // rds 4 ix2 Id2 T1 rds4 Gain en tension : influence des dimensions Vdd Effet du courant de polarisation sur le gain Vout (V ) 12 Vdd Vout Vout V- V+ – Courant indépendant de Vdd (influence VA sur le gain en tension) I – Le courant doit être constant sur toute la plage de MC Grande résistance de sortie 2µ nCox vout W2 = – Source de courant saturée pour vin (λn + λ p ) ⋅ I ds 2 L2 une faible tension de sortie (valeur minimale du Mode Commun) V = V −V −V V- V+ bias1 A Vmc > V A, min + Vtn + Veff 1, 2 mc tn Ibias1 I bias1 ↑ eff 1, 2 vin = V+ − V− (V ) 2 Cours Circuits Intégrés Analogiques - 2009/2010 Basic OpAmp Design 26/02/2010 Effet du courant de polarisation sur le gain vout vin 13 Effet de la résistance interne de la source de courant sur le gain 300 Vdd Vdd Vout (V ) 14 Rout ↑ 250 Vout Vout VA Rout Ibias1 Ibias1 150 V- V+ V- V+ 200 100 50 I bias1 ( A) vin = V+ − V− (V ) 0 0,00E+00 2,00E-05 4,00E-05 6,00E-05 8,00E-05 1,00E-04 1,20E-04 Effet de la résistance interne de la source de courant sur le gain vout vin 15 250 16 Choix de la source de courant • Rappel Sensibilité à Vdd Résistance de sortie Plage de fonctionnement Miroir simple ±12% 673kΩ > 0,5V indépendante de Vdd ±1,5% 533kΩ > 0,35V indépendante de Vdd + Cascode ±0,4% 250MΩ > 0,8V indépendante de Vdd + Cascode large excursion ±2,9% 16,5MΩ > 0,35V 200 Vdd 150 Vout V- V+ 100 VA Rout Ibias1 50 Rout (Ω) 0 1,00E+03 1,00E+04 1,00E+05 1,00E+06 1,00E+07 17 Choix de la source de courant • Exemple avec Ibias7 et Av1(dc) Vdd T6 T4 T3 R T5 Ibias/10 V+ T1 T2 Av1 (dc) = − V- Vout Ibias Ibias T7 T9 18 Dimensionnement T8 g m1 2 =− g ds 2 + g ds 4 (λn + λ p ) ⋅ Veff 2 λn W 2.I ds 1 ⇒ Veff 1, 2 ⇒ 1, 2 = ⋅ λp L1, 2 µ n .Cox Veff2 1, 2 Vdd T4 T3 V+ T1 Ibias Vbias T2 V- Vout Ibias7 T7 • Dimensionnement de T3 et T4 Dimensionnement ? Gain statique Courant Ibias Performances dynamiques Gain du 2nd étage – Influence sur le niveau haut du mode commun et sur le gain du second étage compromis avec surface ⇒ Veff 3, 4 ⇒ W3, 4 L3, 4 = 2.I ds ⋅ 1 µ p .Cox Veff2 3, 4 3 Cours Circuits Intégrés Analogiques - 2009/2010 Basic OpAmp Design 26/02/2010 19 Plan Amplificateur à deux étages : principe • Introduction Vdd • Etage différentiel d’entrée T6 Principe Dimensionnement Gain en basse fréquence Calcul du premier pôle Simulations Analyse de la réponse en fréquence T4 T3 R • Amplificateur à deux étages – – – – – – 20 T5 Ibias/10 T12 VV+ T1 T2 VV+ Ibias Ibias Ibias T7 T9 Vout Vout T13 T8 • Etage de sortie Amplificateur à deux étages : principe Vdd T6 T5 Ibias/10 Av1 = − T4 T3 R g m1 ⋅ g ds 2 + g ds 4 1 + T12 V- T1 T2 V+ 1 Cin 2 p g ds2 + g ds4 Ibias Ibias Vout Ibias T13 T8 Av 2 = − g m12 g ds12 + g ds13 + g out 2 Dimensionnement & polarisation statique Simulation (op, dc) et étude petit signal Gain BF Amplificateur à deux étages : dimensionnement 23 T12 V- I ds 4 (W L )13 ⋅ 2 (W L )7 T1 T2 V+ Principe Dimensionnement Gain en basse fréquence Calcul du premier pôle Simulations Pôle dominant et slew-rate Analyse de la réponse en fréquence Ibias 24 Plan • Amplificateur à deux étages Vout Vout Vbias I ds12 = – – – – – – – • Etage différentiel d’entrée T4 T3 W13 W7 = L13 L7 Veff 12 = Veff 3 = Veff 4 • Etage différentiel d’entrée • Introduction Vdd • Dimensionnement de T12 et T13 – T12 Veff et Ids imposés • Introduction • Etage de sortie Simulation (ac) stabilité – T13 réglage du courant de polarisation identique T7 (Slew-Rate) 22 Plan • Amplificateur à deux étages Vout T7 T9 21 Ibias7 T7 Ibias13 T13 (W L )13 W12 = 2⋅ ⋅ (W L )4 L12 (W L )7 – – – – – – – Principe Dimensionnement Gain en basse fréquence Calcul du premier pôle Simulations Pôle dominant et slew-rate Analyse de la réponse en fréquence • Etage de sortie – gm12 est imposé par le dimensionnement du 1er étage 4 Cours Circuits Intégrés Analogiques - 2009/2010 Basic OpAmp Design 26/02/2010 Amplificateur à deux étages : gain basse fréquence 25 • Calcul du gain basse fréquence de l’amplificateur à deux étages gm2 = 2µnCox ⋅ W Ibias ⋅ L 2 gm12 = 2µ pCox ⋅ Av1 = − • Introduction • Etage différentiel d’entrée • Amplificateur à deux étages W ⋅ Ibias L – – – – – – – gds12 ≅ λp Ibias Ibias 2 Ibias gds4 ≅ λp 2 gds2 ≅ λn gds13 ≅ λn I bias gm2 g ds 2 + g ds4 Av 2 = − g m12 g ds12 + g ds13 Amplificateur à deux étages : calcul du 1er pôle 26 Plan Principe Dimensionnement Gain en basse fréquence Calcul du premier pôle Simulations Pôle dominant et slew-rate Analyse de la réponse en fréquence • Etage de sortie 27 Amplificateur à deux étages : calcul du 1er pôle Vdd 28 T4 T3 T12 • Calcul du pôle lié au premier étage prise en compte des capacités… Cd 4 , Cd 2 Vdd T12 V- T1 T2 V+ Vout 2 Cgs12 = ⋅ Cin12 3 Av1 = − 29 Principe Dimensionnement Gain en basse fréquence Calcul du premier pôle Simulations Pôle dominant et slew-rate Analyse de la réponse en fréquence • Etage de sortie Ibias Vbias Ibias7 Ibias13 T7 T13 Av 2 Cin12 1 ⇒ f c1 = 10 g ds 2 + g ds 4 2πτ 30 Montage étudié Vdd • Etage différentiel d’entrée – – – – – – – Vout g m2 g m2 1 =− ⋅ g ds2 + g ds4 + g out 1 g ds2 + g ds4 1 + τp • Introduction • Amplificateur à deux étages V+ T2 Cin12 = Coxp ⋅W12 ⋅ L12 τ≅ Plan T1 Vout – Calcul de la capacité qui charge le 1er étage prise en compte de l’effet Miller C ⇒ gout1 ≅ Av2 in12 p 10 Cgd12 = 10 %⋅ Cin12 T4 T3 V- R T11 T5 V- T1 V+ Vout Cf Ibias13 Ibias7 Ibias/10 Av1 ≅ − T2 T16 T6 T9 T12 Vout1 T10 T4 T3 Vref T7 T13 T8 g m1 g ds 2 + g ds4 Av 2 ≅ − g m12 g ds12 + g ds13 5 Cours Circuits Intégrés Analogiques - 2009/2010 Basic OpAmp Design 26/02/2010 Réponse statique31 Amplificateur à deux étages : Effet d’une résistance en sortie 32 • Rout = 10MΩ, 1MΩ et 100kΩ Av ' = Av ⋅ Gain du 1er étage g ds12 + g ds13 + g out g ds12 + g ds13 + g out ' Gain total 59000 70500 57600 réponse en fréquence33 Amplificateur à deux étages : réponse en fréquence 34 -20 dB/décade • Diagramme de phase (AOP non compensé) – 1er pôle : 23900 Hz – 2ème pôle : 19,2 MHz – Déphasage de 180° : 67,6 MHz -40 dB/décade 1er pôle 2ème pôle Amplificateur à deux étages : réponse en fréquence 35 • Extraction des capacités pour vérification du 1er pôle 0:m2 – cdtot 178.5f – cgs – cgd 0:m4 188.1f 0:m12 Amplificateur à deux étages : réponse en fréquence 36 • Diagramme de gain (AOP non compensé) – Gain statique : 59566 (95,5 dB ) – Gain unitaire : 153 MHz – Gain pour un déphasage de 180° > 0 dB 655.3f 83.27f Av 2 = −227 ⇒ Av 2 ⋅ C gd 12 = 18,9 pF Ctotal = 19,92 pF Ctotal 1 τ= = 6,51µs ⇒ f c1 = ≅ 24,4kHz g ds 2 + g ds 4 2πτ 6 Cours Circuits Intégrés Analogiques - 2009/2010 Basic OpAmp Design 26/02/2010 Amplificateur à deux étages : Effet d’une capacité en sortie Amplificateur à deux étages : Effet d’une capacité en sortie • Effet sur le gain déplacement du 2nd pôle τ2 ≅ Cout C 4.10 −6 = out−6 ⇒ f c 2 = g ds12 + g ds13 4.10 2π ⋅ Cout Cout = 1fF, 100fF, 10pF et 1nF Cout = 1fF, 100fF, 10pF et 1nF 39 Plan • Introduction • Amplificateur à deux étages 1 2πτ Ctotal 1 ⇒τ= = 2 π. f c1 g ds2 + g ds4 f c1 = Vout1 V- Vbias T2 T1 T12 V+ Vout Cf Ibias13 Ibias7 T7 T13 C f >> C gd 12 ⇒ Ctotal = Av 2 ⋅ C f Cf = • Etage de sortie g ds2 + g ds4 Av 2 .2 π. f c1 f c1 = 500Hz ⇒ C f = a.n. 100fF 1pF 5pF 10pF T4 T3 • Cf en parallèle sur Cgd12 Principe Dimensionnement Gain en basse fréquence Calcul du premier pôle Simulations Pôle dominant et slew-rate Analyse de la réponse en fréquence 40 Vdd • Introduction d’un pôle dominant par ajout d’une capacité • Etage différentiel d’entrée – – – – – – – Amplificateur à deux étages : réponse en fréquence 41 3,6.10 −6 = 5 pF 227.2π.500 Amplificateur à deux étages : réponse en fréquence 42 fc=519Hz • Autres caractéristiques dynamiques – Produit gain-bande GBW = Av1 Av 2 f c1 = a.n. g m2 g + g ds4 g Av 2 ds2 ⇒ GBW = m 2 g ds2 + g ds4 Av 2 .2π.C f 2π.C f g m2 = 1mA / V ⇒ GBW = 1mA / V = 31,8MHz 2π.5 pF – fréquence de gain unitaire g • Hypothèse 1er ordre f u = GBW = 2πm.C2 f – Slew-rate Rythme de variation maximum de tension en sortie S .R . = dV ( C f ) dt = max I bias Cf 7 Cours Circuits Intégrés Analogiques - 2009/2010 Basic OpAmp Design 26/02/2010 100fF 1pF 5pF 10pF 43 Amplificateur à deux étages : Slew-Rate 44 fc=519Hz Vdd • Calculer le SR de cet amplificateur avec Cf=5pF fu=33MHz A=0dB S .R . = dV ( C f ) dt max Vout1 V- I = bias Cf 100 µA S .R . = = 20V / µs 5 pF T4 T3 Vbias T1 T2 T12 V+ Vout Cf Ibias13 Ibias7 T7 T13 • Calculer de W/L de T1 et T2 de façon à doubler le SR sans changer fu et Ibias ⇒ Cf' = Amplificateur à deux étages : Slew-Rate 45 Cf 2 ⇒ fu = Veff 1' g m2' g 2.I W ⇒ g m 2 ' = m 2 = bias ⇒ Veff 1 = ⇒ π.C f 2 Veff 1' 2 L ' = T1 Amplificateur à deux étages : Slew-Rate 1W 4 L T1 46 W1 W2 94 = = ≅ 23,5 et C f = 2.5 pF L1 L2 4 SR = 29,1 V/µs SR = 57,2 V/µs 47 Plan 100fF 1pF 5pF 10pF 48 fc=519Hz • Introduction • Etage différentiel d’entrée • Amplificateur à deux étages – – – – – – – Principe Dimensionnement Gain en basse fréquence Calcul du premier pôle Simulations Pôle dominant et slew-rate Analyse de la réponse en fréquence • Etage de sortie fu=33MHz A=0dB fu=33MHz φ=-180° 8 Cours Circuits Intégrés Analogiques - 2009/2010 Basic OpAmp Design 26/02/2010 Amplificateur à deux étages : réponse en fréquence 49 Vdd Vout1 V- Vbias T2 T1 C1 ⇒ Cd 2 + Cd 4 + C gs12 T12 V+ Vout r2 ⇒ g ds12 // g ds13 // g load Cf Cc ⇒ C f + C gd 12 T13 T7 Cc Vout1 gm2.vin r1 C1 gm2.vin r1 f p1 = C p g m 2 r1 ⋅ g m12 r2 ⋅ 1 − c g m12 = 1 + ap + bp 2 f p2 gm12.vout1 r2 C2 vout + C2 p.vout + Cc p.(vout − vout1 ) r2 ⇒ vout1 = vout 1 + (C2 + Cc ) p r2 Cc p − g m12 Vout − g m12 2 π ⋅ Cc gm2.vin 53 Vdd Vout1 Vbias T7 gm12.vout1 r2 C2 Vout 52 C1 r1 Cc gm12.vout1 r2 C2 Vout Amplificateur à deux étages : Placement du zéro 54 • 1ère étape : T12 V+ Vout Rs Cf Ibias13 Ibias7 Cc • Solution 1 T4 T2 r1 Rs Vout1 Amplificateur à deux étages : réponse en fréquence T1 C p g m 2 r1 ⋅ g m12 r2 ⋅ 1 − c g m12 1 + ap + bp 2 – Pôles 1 et 2 sensiblement identiques – 3ème pôle à haute fréquence −1 fz = – Modification du zéro : 2π ⋅ Cc (1 g m12 − Rs ) Le zéro peut-être placé Compensation du 2ème pôle : C1+C2=? Juste après la fréquence de gain unitaire • Augmentation de gm12 coût en silicium V- Vout C2 • Solution : introduction d’une résistance série 1 2 π ⋅ r1 g m12 r2 C c – Le zéro se déplace comme le pôle dominant T3 r2 Amplificateur à deux étages : réponse en fréquence • Augmentation de Cc • Amélioration de la stabilité par ajout d’un zéro vout = vin gm2.vin g m12 = 2 π ⋅ (C1 + C 2 ) fz = gm12.vout1 b = r1r2 (C1C2 + C2Cc + C1Cc ) 51 C1 50 C1 a = r2 (C2 + Cc ) + rC11(C1 + Cc ) + g m12 r1r2Cc Vout C2 Cc Vout1 Amplificateur à deux étages : réponse en fréquence p p 1 + ap + bp 2 = 1 + 1+ ω p1 ω p2 r2 r1 − g m12 .vout1 = Vout1 gm12.vout1 gm2.vin vout1 + C1 p.vout1 + Cc p.(vout1 − vout ) ⇒ vout1 = f (vin , vout ) r1 C2 ⇒ Cd 12 + Cd 13 + Cload Ibias13 Ibias7 vout vin − g m 2 .vin = r1 ⇒ g ds 2 // g ds 4 T4 T3 Cc Vout1 Amplificateur à deux étages : réponse en fréquence T13 • Comment placer le zéro introduit par Rs+Cf pour qu’il compense l’effet du 2nd pôle ? – simulation ac avec Cf0 arbitraire (5pF) et Rs=0 – choix d’une marge de phase fréquence de gain unitaire fu mesure du gain Av(fu) • 2ème étape : – calcul de Cf= Cf0.Av(fu) – positionnement du zéro à fu+20% calcul de Rs 9 Cours Circuits Intégrés Analogiques - 2009/2010 Basic OpAmp Design 26/02/2010 CC=5pF et RS=0 55 fc=520Hz CC=13pF et RS=0 56 fc=200Hz fz = −1 = 12 MHz 2π ⋅ C c (1 g m12 − Rs ) ⇒ Rs = fu=10,7MHz fu=21MHz AV=-0,46dB 1 1 + ≈ 1020Ω 2πf z ⋅ C c g m12 AV=2,6 (8,3dB) fu=21MHz φ=-180° CC=13pF fu=10,7MHz φ=-125° 57 Stabilité de l’AOP Compensé (13pF+1020Ω) fc=200Hz 58 Marge de gain 20,2dB fu = 10,3 MHz Marge de phase 73° Fréquence pour déphasage de 180° 77,6 MHz Amplificateur à deux étages : Placement du zéro 59 60 Marge de gain 23,3dB @ 282MHz • Autre solution : – Choix de la position de la fréquence de gain unitaire : • Ex : GBW=18MHz f u = 18 MHz – Calcul de la capacité de compensation : Cf = g m2 ≈ 8,8 pF 2πf u – Positionnement du zéro • fu + 20% : 22MHz fz = Stabilité de l’AOP Compensé (8,8pF+1820Ω) Marge de phase 100° @ 18,4MHz −1 1 1 = 22 MHz ⇒ Rs = + ≈ 1820Ω 2π ⋅ Cc (1 g m12 − Rs ) 2πf z ⋅ Cc g m12 10 Cours Circuits Intégrés Analogiques - 2009/2010 Basic OpAmp Design 26/02/2010 Amplificateur à deux étages : Placement du zéro Stabilité de l’AOP Compensé (13pF+T16) 61 Marge de gain >24dB Vdd • Amélioration de la stabilité par ajout d’un zéro T4 T3 Vout1 V- 62 T1 T2 T12 V+ Vout 13pF T16 w=16µ Ibias7 Vbias Ibias13 L=1µ Marge de phase 80° T13 T7 • Le zéro introduit par T16+Cf compense le 2nd pôle Stabilité de l’AOP Compensé (5pF ; w=30u ; l=0,8u) 63 Marge de gain 5,68dB Plan 64 • Introduction fu = 25,8 MHz • Etage différentiel d’entrée • Amplificateur à deux étages • Etage de sortie Marge de phase 32° Fréquence pour déphasage de 180° 47,4 MHz Amplificateur à deux étages: ajout d’un étage de sortie 65 Vdd R T12 Vout1 T11 T5 T10 T6 Ibias/10 T9 Av1 ≅ − V- T1 T2 • Etage différentiel d’entrée T14 V+ Vout Vout Cf T16 Vbias 66 • Introduction T4 T3 Plan Ibias13 Ibias7 T7 T15 T13 • Amplificateur à deux étages • Etage de sortie • Autres montages amplificateurs T8 g m1 g ds 2 + g ds 4 + C f Av 2 p g m12 Av 2 ≅ − g ds12 + g ds13 g m15 g m12 g ds14 + ggdsds1512++g g +G m15 ds13 +LGL GL A⇒ v 3 ≅Av 2 ≅ − 11 Cours Circuits Intégrés Analogiques - 2009/2010 Basic OpAmp Design 26/02/2010 67 AOP 2 étages PMOS Amplificateur de Transconductance (OTA) Vdd Vdd=+3,3V M10 M5 T8 M7 T4 T5 T1 T2 T6 Vout M11 M12 M2 M1 Vin- M8 Vin+ V2 CL Vout M9 M3 V1 CC T8 M4 T9 Vp M6 Amplificateur opérationnel « Folded-cascode » Ip T7 Amplificateur opérationnel « Folded-cascode » Vdd T3 T11 T12 Ib1 T4 T13 VB1 V- T5 T1 T2 Ib2 V+ T6 Vout VB2 T7 T8 T9 CL T10 12
