Télécharger le PDF - Electroniques.biz

Mise en œuvre
57
Octobre 2004 n°151Electronique -
La résolution des pro-
blèmes de consommation
des circuits intégrés actuels
demande la mise en œuvre
d’outils d’analyse tout au
long du flot de conception,
du RTL jusqu’à la bande
GDS-II. Magma explique
les phénomènes physiques
en cause et détaille les stra-
tégies à mettre en œuvre
pour les maîtriser.
A
vec les circuits intégrés et sys-
tèmes sur puce (SoC) d’aujour-
d’hui, dont la taille et la complexité
augmentent sans cesse, le respect
des contraintes de consommation
(le «power closure») et la garantie de l’inté-
grité du réseau d’alimentation commencent
à mobiliser d’importantes ressources au sein
des équipes d’ingénierie. Cette pression sur
ces équipes est liée au marché en expansion
des systèmes électroniques portables, ali-
mentés par batteries, qui génèrent une
demande en circuits intégrés et puces SoC
consommant le moins d’énergie possible. Par
exemple, un téléphone mobile typique qui
pèse moins de 115g, doit tenir au moins trois
heures en pleine utilisation et cinq jours ou
plus en mode attente avec sa seule batterie.
Cette pression sur les concepteurs est aussi
liée à l’augmentation de la quantité d’énergie
consommée par certains composants. Pre-
nons l’exemple d’un CPU actuel qui
consomme 100A à 1,3V, soit 130W de puis-
sance! Cette classe de composants nécessite
de coûteux boîtiers et dissipateurs thermiques
avec des gradients de température interne
qui créent un stress mécanique responsable
de ruptures prématurées. De plus, le simple
fait de distribuer physiquement toute cette
énergie à l’intérieur de la puce n’est pas une
opération triviale. C’est pourquoi, même pour
des circuits non destinés à des produits
nomades et disposant de toute l’énergie qui
leur est nécessaire, une conception orientée
faible consommation peut offrir un avantage
compétitif, compte tenu de la taille et du coût
des systèmes d’alimentation et de refroidis-
sement.
En conséquence, pour les circuits extrême-
ment grands et complexes, l’implantation
d’un réseau d’alimentation fiable et la réduc-
tion de la dissipation de puissance repré-
sentent des défis importants pour les équipes
de conception. Elles doivent trouver en per-
manence, pour la réalisation optimale d’une
puce à faible consommation, des compromis
entre les délais (les timings) et la consom-
mation ou bien entre la taille et la consom-
mation, et ce à différentes étapes du flot de
conception.
Pour y parvenir, il faut d’abord comprendre
les principaux phénomènes qui intervien-
nent en matière de dissipation de puissance
et de distribution d’alimentation dans les cir-
cuits intégrés. De cette analyse découlent les
caractéristiques propres à un véritable envi-
ronnement de conception orienté faible
consommation, qui apporte des réponses à ces
considérations tout au long du flot allant du
code RTL aux fichiers GDS-II, du moins pour
les circuits intégrés à technologie Cmos, qui
dominent actuellement le marché
La dissipation dynamique
et son traitement
Parmi les principales sources de consom-
mation d’un circuit, la dissipation de puis-
sance dynamique se produit au sein des
portes logiques qui basculent d’un état à
l’autre. Durant la commutation, les capacités
CAO ÉLECTRONIQUE
La consommation, c’est tout
au long de la conception
qu’il faut y penser!
Magma Design
Automation
Sameer Patel est
directeur marketing
produits chez Magma
Design Automation. Il
a douze ans d’expé-
rience en CAO,
notamment en
conception de circuits
numériques et plus
particulièrement de
processeurs. Il détient
un MBA de l’université
de Berkeley et un
Master en ingénierie
électrique de l’univer-
sité de Virginie.
Par Sameer Patel,
T1
T2
T1 et T2
actifs
Pentes
de signaux
appliquées
à l’entrée
“a”
Les deux transistors
conduisent simultanément
Seuils de
commutation
y
a
(c)
VDD
Niveau logique 1
VSS
Niveau logique 0
(b)(a)
FIGURE 1
Au moment où la porte bascule, les deux transistors peuvent être actifs simultanément.
Ces derniers doivent donc être dimensionnés au mieux pour minimiser les effets néfastes de ce
court-circuit momentané entre eux.
Commutation sur une porte inverseur Cmos

Mise en œuvre
58 Octobre 2004 n°151 - Electronique
internes associées aux transistors formant
la porte doivent être chargées, ce qui
consomme de la puissance. Plus significative
encore est la charge des capacités externes,
incluant les capacités parasites des inter-
connexions et les capacités d’entrée des portes
aval.
Les commutations génèrent aussi une faible
dissipation de puissance par court-circuit.
Considérons une simple porte inverseur Cmos
où, habituellement, un seul des transistors
T
1
et T
2
conduit à un instant donné (figure 1).
Cependant, au moment où la porte bascule,
T
1
et T
2
seront conducteurs simultanément
pendant une fraction de seconde. Ce qui crée
un court-circuit momentané entre les rails
V
DD
(niveau logique 1, alimentation) et V
SS
(niveau logique 0, masse) générant un courant
responsable d’un pic de puissance transi-
toire.
Le temps durant lequel les deux transistors
conduisent simultanément dépend de leurs
tensions de seuil de commutation et de la
vitesse de montée (la pente) du signal com-
mandant la porte. L’un des facteurs jouant
sur cette pente du signal d’entrée de l’inver-
seur est la taille des transistors de la porte
qui le commande. Ces transistors doivent être
donc dimensionnés de manière à ce que les
transitions de signaux soient assez rapides
pour que l’intervalle de temps où les deux
transistors de l’inverseur conduisent reste
raisonnable (figure 1, cas (b)).
Cependant, s’ils sont surdimensionnés et si la
charge de la porte de commande est trop éle-
vée, les économies réalisées en minimisant
l’activité simultanée des transistors de l’in-
verseur (figure 1, cas (a)) sont contrebalan-
cées par le surplus de puissance nécessaire
à la charge des capacités des gros transis-
tors amont. De plus, la vitesse des signaux
peut créer des problèmes d’intégrité du signal
sous forme de bruit, surtensions, sous-ten-
sions et diaphonies.
Si, au contraire, les transistors de la porte de
commande sont trop petits et si sa charge est
trop faible, les transistors de l’inverseur seront
simultanément actifs pendant une durée
appréciable (figure 1, cas (c)), et c’est l’in-
verseur qui va consommer trop d’énergie;
de plus, son faible signal d’entrée pourra
subir des bruits et diaphonies de la part
d’autres signaux.
Ce phénomène de dissipation de puissance
dynamique peut être approché à l’aide de
l’équation suivante:
Puissance dynamique≈αfxCxV
2
Où αf est l’activité de commutation, en fonc-
tion de la fréquence d’horloge f; C, la capacité
commandée/commutée; et V
2
le carré de la
tension d’alimentation.
Cette équation montre que la dissipation
dynamique peut être réduite en minimisant
l’activité du circuit et/ou en réduisant la capa-
cité commandée et/ou en réduisant la ten-
sion d’alimentation.
Pour réduire l’activité, il est possible de bais-
ser la fréquence d’horloge du système mais
les performances seront affectées. Il est aussi
possible d’exploiter une technique de «clock
gating» (contrôle du signal d’horloge par une
porte logique) qui limite la distribution de
l’horloge aux seules portions du circuit utili-
sées à un instant donné. Il convient enfin de
minimiser l’activité locale de données liée
aux commutations parasites dynamiques
(«glitches» ou «hazards»), en équilibrant les
retards sur les chemins de données.
Pour diminuer les capacités, une approche
consiste à réduire la taille des portes pilo-
tant les interconnexions qui disposent d’une
puissance superflue, afin de réduire les capa-
cités associées à ces portes. Il existe aussi
des algorithmes de placement orientés
consommation qui minimisent la longueur
des interconnexions critiques afin de réduire
leurs capacités parasites. Dans l’idéal, ce type
de placement intelligent devrait être basé sur
(ou pondéré par) l’activité de commutation de
chaque interconnexion. Une autre voie
consiste à exploiter des technologies de maté-
riaux telles que les diélectriques à faible k et
les métallisations cuivre à faible résistance et
faible capacité.
Abaisser la tension d’alimentation réduit
aussi efficacement la consommation d’une
porte logique, mais diminue dans le même
temps fortement sa vitesse de commutation.
Une solution est de recourir à de multiples
niveaux d’alimentation, ce qui revient à faire
fonctionner plusieurs zones de la puce sous
différentes tensions.Auquel cas, les fonctions
dont les performances sont critiques devraient
être situées dans le domaine de plus haute
tension, les autres étant laissées dans les
domaines basse tension.
Il y a aussi d’intéressants choix à faire, aux
niveaux architecture et algorithme du flot de
conception, entre le parallélisme des fonc-
tions et la fréquence ou la tension. Une option
par exemple est de remplacer un bloc logique
de fréquence «f» sous une tension «V» par
deux copies de ce bloc, exécutant chacune la
moitié de la tâche à une fréquence et une
tension moins élevées. La consommation
totale de cette fonction pourrait ainsi être
réduite tout en maintenant la performance, au
prix d’une plus grande surface de silicium.
La dissipation statique
et son traitement
Autre source de consommation d’un circuit,
la dissipation statique se produit lorsque les
portes logiques sont inactives, c’est-à-dire
lorsqu’elles ne sont pas en train de commu-
ter. Théoriquement, elles ne devraient plus
alors consommer aucune puissance mais, en
réalité, il existe toujours un courant de fuite
à travers les transistors et une consomma-
tion qui lui est associée.
Même si la consommation statique d’une
porte logique est individuellement extrême-
ment faible, l’effet total devient significatif si
l’on considère que certains circuits contien-
nent des dizaines de millions de portes. En
outre, à mesure que la taille des transistors
diminue d’une technologie à l’autre, le niveau
de dopage s’élève et les courants de fuite
deviennent relativement plus importants.
Aussi, y compris dans les cas où d’impor-
tantes portions du circuit sont inactives, leur
consommation peut rester significative. En
fait, on s’attend à ce que la dissipation statique
dépasse la dissipation dynamique pour un
grand nombre de circuits dans un avenir
proche.
Deux équations interviennent en dissipation
statique. La première décrit les fuites dans
les transistors:
Fuite≈exp (-q V
t
/k T)
Un premier point important dans cette for-
mule est la dépendance exponentielle de la
dissipation statique vis-à-vis de la tempéra-
ture (T). Dès que le circuit s’échauffe, elle
croît exponentiellement.
L’autre point important est la dépendance
exponentielle de la dissipation statique vis-
Consommation de puissance
(Elève la température, impose de coûteux boîtiers et systèmes de refroidissement,
augmente le stress mécanique, réduit la durée de vie de la batterie)
Chute de tension
(Dégrade les timings,
diminue l’immunité aux bruits)
Electromigration
(Dégrade la fiabilité,
augmente la chute de tension)
Dissipation
de puissance
statique et
dynamique
FIGURE 2
Les facteurs à prendre en compte en distribution d’alimentation incluent la consommation
totale, la chute de tension et l’électromigration.
Facteurs d’influence de la distribution d’alimentation

Mise en œuvre
59
Octobre 2004 n°151Electronique -
à-vis de la tension de seuil de commutation
des transistors (V
t
). Pour répondre aux
besoins de projets exigeant une faible
consommation, les fonderies offrent des tech-
nologies MTCmos disposant de multiples
bibliothèques V
t
. Chaque type de porte logique
est disponible sous deux formes ou plus: avec
des transistors à faible seuil, plus rapides
mais avec un courant de fuite plus impor-
tant et consommant plus d’énergie; et des
transistors à seuil élevé qui ont moins de
fuites et consomment moins mais commu-
tent plus lentement.
La seconde équation montre comment le
retard (temps de commutation) d’un tran-
sistor est affecté par la tension de seuil (V
t
)
et la tension d’alimentation (V
DD
) de ce tran-
sistor:
Retard≈V
DD
x(V
DD
-V
t
)
-α
Ce qui signifie que les ingénieurs ont à trou-
ver un équilibre compliqué, car la réduction
de la tension d’alimentation diminue la quan-
tité de chaleur générée et par suite la dissi-
pation statique, mais en même temps elle
augmente les retards des portes. D’un autre
côté, abaisser les seuils des transistors les
rend plus rapides mais, comme on l’a vu,
augmente exponentiellement leurs fuites et
donc leur dissipation statique. Une solution est
d’utiliser plusieurs domaines d’alimentation
comme évoqué plus haut pour la dissipation
dynamique. Il est aussi possible de choisir
des transistors à faible seuil pour les che-
mins critiques, et des transistors à seuil élevé
pour les chemins non critiques. Ces deux
approches peuvent bien sûr être conjuguées.
Une autre technique est d’arrêter sélective-
ment l’alimentation de blocs ayant des fuites,
à l’aide de transistors sans fuites, chaque fois
que ces blocs sont inutiles; par exemple, lors-
qu’ils sont en mode attente. Cependant, allu-
mer et éteindre brutalement des blocs entiers
peut créer des pics de puissance significa-
tifs, ce qui nécessite une «circuiterie» addi-
tionnelle assurant à ces blocs une mise sous
tension ou à zéro relativement «douce» (en
fait, dans la pratique par étapes).
Des problèmes liés de la
distribution de l’alimentation
En matière de distribution d’alimentation,
trois problèmes se posent (figure 2). Le pre-
mier consiste à amener l’alimentation depuis
le monde extérieur à travers le boîtier jus-
qu’à la puce de silicium. Les pistes métal-
liques distribuant l’alimentation à travers la
puce ont une résistance et donc, plus longue
est la piste, plus longue est la résistance et
plus élevée la chute de tension associée. Il
s’ensuit que les technologies de boîtiers uti-
lisant des plots d’alimentation périphériques
ne sont plus acceptables pour les circuits très
grands et très complexes.
La solution est fournie par la technologie de
boîtier flip-chip, qui fait appel à des plots
répartis sur la surface de la puce pour ame-
ner l’alimentation directement aux zones
internes du circuit. En plus d’offrir un nombre
beaucoup plus élevé de plots d’alimentation
et de masse, cette technique minimise la dis-
tance à parcourir par les signaux pour
atteindre la logique interne. En outre, l’in-
ductance des boules de soudure d’intercon-
nexion puce-boîtier (les bumps) utilisées en
technologie flip-chip est beaucoup plus faible
que celle des microcâbles (le bonding wires)
des boîtiers traditionnels.
Autre difficulté, les circuits intégrés submi-
croniques profonds (DSM) et ultraprofonds
(UDSM) sont sujets à des chutes de tension
d’alimentation, causées par les résistances
associées aux pistes des réseaux de distri-
bution d’alimentation et de masse reliant les
plots externes aux circuits internes; dans le
cas des chutes de tension associées au cou-
rant continu (DC), on parle de chutes de ten-
sion ohmiques. Pour prendre un exemple
simple, considérons une chaîne de portes
inverseurs connectées aux mêmes rails d’ali-
mentation et de masse (figure 3.)
Une petite résistance est associée à chaque
segment de rail d’alimentation et de masse. Il
s’ensuit que la porte logique la plus proche du
plot d’alimentation ou de masse primaire du
G1
VDD
VSS
G2G3etc.
Niveau logique 1
Plot d’entrée
ou porte logique Plot de sortie ou porte logique
Résistances associées aux rails d’alimentation
Niveau logique 0
FIGURE 3
Dans une chaîne d’inverseurs connectés aux mêmes rails d’alimentation et de masse, la pre-
mière porte reçoit une alimentation optimale. Mais la qualité de cette alimentation se dégrade
sur les autres portes au fur et à mesure que l’on s’éloigne du plot d’alimentation.
Chaîne de portes inverseurs
Une suite d’outils intégrée: une nécessité
➜Une quantité d’outils sophistiqués
d’analyse de consommation est dispo-
nible à l’heure actuelle sur le marché.
Cependant, il s’agit typiquement de
solutions monolithiques, issues de four-
nisseurs tierces parties, qui ne sont pas
intégrées étroitement dans un environ-
nement de conception principal. Ces
outils imposent soit l’utilisation de plu-
sieurs bases de données, soit combinent
des modèles de données disparates au
sein d’une seule base de données.
En conséquence, l’environnement de
conception doit effectuer des transferts de
fichiers et des traductions de données,
avec l’extérieur ou en interne, induisant
une gestion des données lente et sujette à
erreurs. Mais la plus grosse difficulté
rencontrée par les environnements de
conception existants est que les effets de
la consommation, des timings et de
l’intégrité du signal sont étroitement
corrélés dans le domaine nanométrique,
alors que les outils d’analyse convention-
nels focalisés sur une seule tâche sont
dans l’incapacité de prendre en compte
tous ces effets à la fois, y compris leurs
interactions. Exemple, l’ajustement de la
taille des cellules affecte les courants
(et la consommation), qui à leur tour
jouent sur les chutes de tension asso-
ciées. Pour tenir compte des chutes de
tension réelles, il est donc nécessaire de
redéfinir les caractéristiques de timing
nominales des cellules avec les valeurs de
tension réelles, ce pour chaque cellule
individuelle. Ensuite, l’outil d’analyse de
timings devrait reprendre les nouveaux
paramètres de délais pour identifier
d’éventuels changements dans les
chemins critiques. En retour, l’outil
d’optimisation devrait apporter les
modifications appropriées aux tailles de
cellules, afin de pallier les problèmes de
temps d’établissement et de maintien
susceptibles d’apparaître avec les
modifications de timings; cela affectera à
nouveau les courants, qui affecteront les
chutes de tension, et ainsi de suite.
C’est pourquoi, dans un véritable environ-
nement de conception orienté basse
consommation, tous les outils d’analyse
de cette consommation doivent s’exécuter
en parallèle avec les outils de conception,
en incluant la synthèse, le placement-
routage, la génération des arbres d’hor-
loges, l’extraction de parasites, les
analyses de timings et les analyses
d’intégrité du signal. En outre, l’ensemble
des outils doit travailler sur un modèle de
données commun, afin d’assurer un accès
concurrent à ces dernières et de permettre
des corrections en vol sur le circuit en
cours de conception. Ainsi, tout change-
ment effectué par un outil est immédiate-
ment testé et validé par les autres. On
aboutit alors à un algorithme convergent
qui détermine rapidement des solutions
optimales sans recourir à de longues
itérations. Au sein d’un environnement de
conception, tous les outils appropriés
d’analyse et d’optimisation de la consom-
mation d’un circuit doivent donc être
étroitement intégrés les uns aux autres
tout au long du flot, des descriptions RTL
jusqu’aux fichiers GDS-II.

Mise en œuvre
60 Octobre 2004 n°151 - Electronique
circuit (la porte G
1
dans notre exemple) reçoit
une alimentation optimale. La porte suivante
de la chaîne (G
2
) aura une alimentation légè-
rement dégradée, et ainsi de suite.
Le problème est exacerbé avec les chutes de
tension transitoires et en courant alternatif.
Elles se produisent lorsque les portes bas-
culent d’un état à l’autre ou, pire, lorsque des
blocs entiers sont activés et désactivés. Il
s’ensuit des pics de puissance transitoires
qui réduisent momentanément l’alimenta-
tion des portes situées plus loin sur les
rails d’alimentation. L’exemple simple
du circuit de la figure 3 ne contient
que des portes inverseurs, mais un
circuit réel contient typiquement des
dizaines de milliers de registres (élé-
ments de stockage) contrôlés par un
signal d’horloge. L’horloge peut faire
commuter simultanément un grand
nombre de registres, créant des
impulsions parasites (« glitches »)
significatives dans le signal d’ali-
mentation. Pour analyser et réagir à
tous ces phénomènes, il est néces-
saire de prendre en compte les effets
résistif, inductif et capacitif.
La raison pour laquelle les chutes de
tension sont si importantes est que
les retards de propagation entrée-sortie d’une
porte logique augmentent quand la tension
d’alimentation s’abaisse, ce qui peut causer
une violation des spécifications de timings
de cette porte. Il y a aussi un accroissement
des retards dans les interconnexions com-
mandées par les portes sous-alimentées.
Enfin, le seuil de commutation à l’entrée
d’une porte est modifié lorsque l’alimentation
diminue, ce qui rend cette porte plus sen-
sible aux bruits.
Les effets de la chute de tension d’alimenta-
tion deviennent en outre de plus en plus
importants, car la résistivité des rails d’ali-
mentation et de masse augmente au fur et à
mesure de la miniaturisation des technologies
(c’est-à-dire avec une plus grande finesse de
gravure). Pour contrecarrer cet effet, il est
possible d’élargir les rails d’alimentation et de
masse, mais cela consomme de précieuses
surfaces de silicium et crée des problèmes
de congestion. Il faut alors séparer davan-
tage les fonctions logiques, mais cela
augmente les retards et la consom-
mation puisque les interconnexions
sont plus longues. Par conséquent,
l’implantation d’un réseau d’alimen-
tation optimal exige d’atteindre un
équilibre délicat entre un grand
nombre de facteurs.
Dernier problème rencontré, lié au
problème de distribution de l’alimen-
tation: l’électromigration. Ce phéno-
mène physique se produit lorsque la
densité de courant (courant par unité
de section) est trop élevée dans un
A.- Cartographie des chutes de
tension au niveau des fils.
B.- Cartographie des chutes de tension au niveau de la cellule.
C.- Cartographie globale des chutes de tension au niveau du circuit.
▲
Exposons à ELECTRONICA 2004
Hall A5 - Stand 371

Mise en œuvre
61
Octobre 2004 n°151Electronique -
conducteur. Pour les rails d’ali-
mentation et de masse, elle est liée
au courant continu. Le «vent d’élec-
tron» (electron wind) créé par le
passage du courant dans une piste
métallique provoque en effet une
migration des ions. Cette migration
est responsable de « vides» en
amont du sens du «vent», et d’ac-
cumulations d’ions métalliques en
aval, celles-ci aboutissant à des for-
mations appelées «hillocks» (extru-
sions) et «whiskers» (cristaux).
Tout ceci crée des problèmes de
timings dans les rails d’alimenta-
tion et de masse: l’augmentation
de résistance associée aux vides
crée une chute de tension et,
comme on l’a dit, une baisse d’ali-
mentation augmente les retards et
la sensibilité aux bruits des portes
affectées.
L’électromigration peut aussi pro-
voquer des erreurs fonctionnelles
majeures, car les vides se transfor-
ment en circuits ouverts, tandis que
les «hillocks» et «whiskers» sont
responsables de courts-circuits
entre pistes voisines.
Vers un environnement
de conception orienté faible
consommation
Face à ces difficultés, force est de
constater que la majorité des envi-
ronnements de conception actuels
concentrent les analyses et les
actions liées à la consommation à la
fin de la partie physique du flot de
conception. Il est alors presque
impossible de corriger les pro-
blèmes créés par des décisions
inopportunes prises au début du
cycle de conception.
Une fonction clé que doit offrir un véritable
environnement de conception orienté basse
consommation est donc de réaliser des ana-
lyses anticipées d’effets, comme les chutes
de tension, à partir des données disponibles
au début du flot de conception. Ces analyses
seront ensuite affinées à mesure que les don-
nées deviennent plus précises dans le dérou-
lement du flot. Ainsi les problèmes poten-
tiels seront identifiés et résolus dès que
possible.
Pour y parvenir, une variété de techniques
d’optimisation de consommation peut être
mise en jeu. Dans les étapes préliminaires
de la conception (présynthèse), le code RTL
peut être modifié pour réaliser des modifi-
cations d’architecture, par exemple en rem-
plaçant une « instanciation» de fonction
logique de forte puissance par plusieurs «ins-
tanciations» équivalentes de faible puissance.
Le circuit peut être partitionné en multiples
domaines d’alimentation (V
DD
), et des tech-
niques de «clock gating» appliquées auto-
matiquement pour réduire la consommation.
Après la synthèse, la liste d’interconnexions
subira divers remaniements améliorant la
consommation. Ces techniques consistent
notamment à choisir des cellules spécifiques
pour les nœuds les plus actifs et des plots
d’entrée à faible capacité pour les signaux
d’entrée les plus actifs. Lorsque le circuit est
partitionné en plusieurs domaines de ten-
sion V
DD
, des éléments convertisseurs (level
shifter) appropriés doivent être insérés dans
les listes d’interconnexion pour relier les
domaines. De plus, les signaux entrant et sor-
tant de domaines susceptibles d’être éteints
et réactivés demandent une attention spé-
ciale, de manière à éviter la création d’«équi-
potentielles flottantes.»
Les optimisations de timings sont capitales en
conception faible consommation. Il est néces-
saire d’effectuer des analyses de timings et de
consommation relative à chaque
domaine, tout au long du flot de
conception. En plus, ces analyses
doivent tenir compte des retards
créés dans les rails d’alimentation
par les chutes de tension associées
aux cellules. Les actions potentielles
incluent le dimensionnement des
portes par une technique de syn-
thèse dite «gain-based» qui ajuste
les gains –ou rapports des capaci-
tés de sortie et d’entrée des portes–
ainsi que la sélection automatique
de seuils bas et hauts quand les
bibliothèques sont disponibles.
Les techniques avancées compor-
tent aussi des optimisations inter-
venant pendant le placement et le
floorplanning. Pour implémenter
correctement plusieurs domaines
de tension, il est nécessaire de sépa-
rer les différents réseaux d’ali-
mentation associés à chaque
domaine. Le placement de cellules
tiendra compte de l’activité des
équipotentielles pour minimiser la
consommation dynamique. Les
résultats d’analyses préliminaires
de chutes de tension à différentes
échelles (photos A, B et C) servi-
ront à déterminer les meilleurs
emplacements où insérer les tam-
pons. Et des techniques de «clus-
tering» (regroupement) de fonc-
tions appartenant au même
domaine de contrôle d’horloge
seront appliquées aux arbres d’hor-
loge, pour minimiser la consom-
mation.
Des capacités de découplage appro-
priées sont à intégrer sur la puce
pour minimiser les effets inductifs
responsables de chutes de tension
et créés par les variations du courant de sor-
tie de la puce. Pour diminuer le courant pas-
sant dans chaque plot et l’inductance des
liaisons puce-boîtier, un grand nombre de
plots sont attribués à l’alimentation et à la
masse, compliquant l’étude du placement des
plots. Les technologies de boîtiers flip-chip
permettent d’augmenter le nombre de plots
d’alimentation et de masse, ce qui réduit les
courants des plots ainsi que l’inductance.
La conception des grilles d’alimentation
devrait enfin être basée sur les résultats pré-
liminaires d’analyses du réseau d’alimenta-
tion (Photos D et E) avant que ce dernier ne
soit finalisé. Une répartition correcte des élé-
ments dissipant de la puissance sur l’en-
semble de la puce permettra d’éviter la créa-
tion de points chauds et de zones de chutes
ohmiques, et des algorithmes spéciaux d’élar-
gissement de conducteurs pourront être mis
en œuvre pour corriger les phénomènes de
baisse de tension et d’électromigration. ■
D.- Cartographie de la répartition de la consommation dans une
cellule.
E.- Cartographie de la densité de consommation dans une cellule.