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ÉCOLE DE TECHNOLOGIE SUPÉRIEURE
UNIWRSITÉ DU QUÉBEC
PROJET D'APPLICATION PRESENTÉ .A
L'ÉCOLE DE TECHNOLOGIE SUPÉRIEURE
COMME EXIGENCE PARTIELLE
À L'OBTENTION DE LA
MAÎTRISE EN TECHNOLOGIE DES SYSTÈMES
M. ING.
PAR
MOUHAMED RASSOUL DIA
CONCEPTION ET RÉALISATION D'UN CONVERTISSEUR ANALOGIQUENUMÉRIQ~EPOUR UN DISPOSITIF DE CONTRÔLE AUTOMATIQUE DU
GAIN DANS LES SYSTÈJMES RADAR
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CONCEPTION ET RÉALISATION D'UN CONVERTISSEUR ANALOGIQUET?.IUMÉRIQUE POUR UN DISPOSITIF DE CONTRÔLE AUTOMATIQUE DU GAIN
MOUWMED RASSOUL DIA
(Sommaire)
Dans le monde hautement numérisé dans lequel nous vivons, les conversions
analogique-numérique et numérique-analogique ont un rôle de plus en plus vital dans les
interfaces avec le monde réel. Ces conversions touchent particulièrement les domaines
liés au traitement numérique des signaux.
Les signaux à traiter. dans le cadre de ce projet. sont des signaux radar. Le projet
s'inscrit dans le cadre d'une subvention en collaboration avec le centre de recherches
pour la défense à Ottawa et la compagnie Lockheed Martin Canada pour la réalisation
matérielle d'un dispositif de contrôle automatique du gain dans les systèmes
d'interception des signaux radar.
Le travail, présenté dans ce rapport, traite une partie de ce dispositif à savoir la
conception et la réalisation d'un convertisseur analogique-numérique performant par le
biais des possibilités offertes par la microélectronique. Les performances d'un
convertisseur (vitesse, précision, rapport signal bruit, ...) représentent des paramètres
importants pour les systèmes de traitement de tels signaux dont il faudra prendre en
considération lors de la conception et de la réalisation. Toutes les étapes, allant du choix
de l'architecture adaptée au contexte du projet jusqu'à la réalisation matérielle, feront
l'objet de ce travail.
REMERCIEMENTS
Je tiens tout d'abord à remercier mes parents, firahima DIA et ~LifizrièmeDIEE
pour leur soutienfinancier et moral qui m 'upermis de faire des études supérieures.
Je rends hommage a u encouragements que m'ont témoigné les membres de ma
fmille: Marie-Jennne D U ,Aminatu D U ,Amadou Alurba GAYE. Benké KOLVARÉ.
J 'exprime toute ma gratitude envers mes deux directctn=r Claz(de TKIBEAULT et
Mustapha SLAMANl pour la qualité de leur encadrement ainsi que tous les étudinnts du
LA CIME pozlr leurs encouragements et sympathie qu 'ils ont manifcsr&sà mon endroit.
Finalement j 'exprime toute ma reconnaissance envers DIEU Le Tout Puissant de
rn 'avoirdonné la possihiiiré et laforce de réaliser toutes mes entreprises.
TABLE DES MATT&RES
Page
..
Sommaire............................................................................................11
...
Remerciements.. ....................................................................................III
..
Table des maberes.. ...............................................................................iv
Liste des tableaux.. ..............................................................................vil1
m..
Liste des figures. ................................................................................ ...k
,
.
.
..............................................................xi
Liste des graphiques ..*........
Notation et liste des abréviations
..............................................................n.i.
CHAPITRE 1: Théorie des convertisseurs A/N .....................
.......................
5
1.1 .
Introduction. ...................................................................................
1.3.
Définition de queIques paramètres d'un convertisseur A N .....................5
..S
La résolution .......................................................................... 6
La précision ............................................................................ -6
La fiéquence de conversion.................................................... ..-6
La non-linéarité dz~érentielle@LD). ......................................... 7
La non-linéarité intégrale (NLI).. ............................................. ..7
L 'erreur.de gain.. ...................................................................... 8
1 .2.7. L 'erreur de dkcalage................................................................. 9
1.3 .
Typologie des convertisseurs A N ...................................................... 10
13.1 . Les convertisseurs MN sériels.................................................. 10
1.3 .2. Les convertisseurs A N à cipproxinzations szrccessives................ 11
1.3.3. Les convertisseurs A/Nà szrr-échaniillonnuge........................... 12
1-3.4 . Les convertissezrrs A/AJparaZZèles............................................ 14
1.4.
Choix d'un type de convertisseur .MN ................................................. 16
1.5 .
Conclusion .......................................................................................
CHAPITRE 2: Description du convertisseur A/N parallèle..............
....
17
.......19
2.1.
Introduction...................................................................................... 19
2.2.
Présentation des convertisseurs A/N flash............................................ 19
2.3.
Présentation du convertisseur A/Nutilisé ........................................... -22
2.3 .1. Présentation de la sfrzrcntre du comparatertr ............................ 23
3
2 2.3. Présentation de la strzrctzrre dzr décodetrr............................... - 2 5
2.4.
Fonctionnement du convertisseur flash utilisé ...................................... 27
2.5.
Exemple de fonctionnement du convertisseur utilisé .............................28
2.6.
.
.......................................................................
Conclusion.. ........
-29
CHAPITRE 3: Conception détaillée...........................................................30
3.1.
Introduction......................................................................................
32
Conception détaillée du comparateur................................................... 30
JO
vii
CHAPITRE 5: Test du circuit fabriqué......................................................62
5.1 .
Introduction.....................................................................................
5.2.
Test du convertisseur A N fabriqué ..................................................... 62
5.3.
Conclusion et travaux futurs.............................................................. ..O8
-62
CONCLUSION..................................................................................... 70
BIBLIOGRAPHIE ET LISTE DES RÉFÉRENCES .....................................72
ANNEXES
. .
.
Descnption Spice du comparateru................................................... ...74
B.
Description VHDL du décodeur ......................................................... 77
C.
Fichier de test du code VHDL du décodeur......................................... 82
D.
Layout du comparateur......................................................................
A
.
E
85
Fichier floorplan du décodeur............................................................. 87
LISTE DES TABLEAUX
Page
TABLEAU 1.1
Plages de résolution et de fréquence de conversion
des convertisseurs A/D étudiés ....................................... 16
TABLEAU 1.2
Particularités des convertisseurs A N étudiés. ...................... -16
TABLEAU 3.1
Les dimensions des transistors du comparateur................... - 2 7
TABLEAU 3 -2
La variation de la résolution du comparateur....................... -38
TABLEAU 3 -3
Le bilan de ia synthèse du décodeur.................................. 42
TABLEAU 5.1
Performances prévues du convertisseur PLIN ........................ 68
LISTE DES FIGURES
Page
FIGURE 1.1 La non-linéarité intégrale et différentielle...................................... 8
FIGURE 1.2 L'erreur de gain .................................................................... 8
FIGURE 1.3 L'erreur de décalage ............................................................... 9
FIGURE 1.4 Architecture des convertisseurs AIN sériels..................................10
FIGURE 1.5
Architecture des convertisseurs A./N a approximations successives ......11
FIGURE 1.6 Architecture de base d'un convertisseur sigma.delta
........................13
FIGURE 1.7 Architecture d'un convertisseur A N parallèle à 3 bits .................... -15
FIGURE 2.1
Les différents types de convertisseurs A/N parallèles ....................... 20
FIGURE 2.2 L'architecture du convertisseur utilisé ....................................... -22
FIGURE 2.3
La structure du comparateur .................................................. -33
3
FIGURE 2.4 Les phases de fonctionnement du convertisseur A/D flash ................. 27
FIGURE 3.1 Circuit de polarisation: miroir de courant................................... -31
FIGURE 32 Les étages d'entrée différentielle et de sortie à bistable dynamique .....-33
FIGURE 3.3
L'entrée différentielle du comparateur........................................ 35
3
FIGURE 3.4 Circuit du décodeur après synthèse et optimisation......................... 42
FIGURE 4.1 Approche de réalisation du convertisseur A/N flash....................... -49
FIGURE 4.2
Méthodologie de réalisation du bloc analogique............................. 51
FIGURE 4.3
Le bloc analogique réalisé manuellement .................................... 53
FIGURE 4.4 Méthodologie de réalisation du bloc numérique ............................. 54
FIGURE 4.5 Le bloc numérique réalisé par CelLEnsemble................................56
FIGURE 4.6 Méthodologie de réalisation du convertisseur A/N ....................... - 3 7
FIGURE 4.7 Le bloc mixte réalisé par Block.Ensemble .................................... 59
FIGURE 5.1 Le boîtier choisi: BNR 28/44 CQFP) ......................................... -63
FIGURE 5.2 La procédure de calcul du rapport signal-bruit (SNR) ...................... 64
FIGURE 5.3 Le signal de sortie du convertisseur suite à l'application d'un sinus à
son entrée VIN ....................................................................
65
FIGURE 5.4 La puissance moyenne du signal de sortie .................................... 66
LISTE DES GRAPHIQUES
Page
GRAPHIQUE 3.1
Résultats du test bench de la description VHDL du décodeur ...-41
GRAPHIQUE 3.2
Résultats du test bench de la synthèse du décodeur ................ 43
GRAPHIQUE 3.3
Conversion de la tension d'entrée VIN-3 -25 > (62/64) LSB.....-44
GRAPHIQUE 3-4
Conversion de la tension d'entrée V N = 3 -20 > (6 1/64) LSB ......45
GRAPHIQUE 3.5
Conversion de la tension d'entrée VfW3.15 > (60/64) LSB ......45
GRAPHIQUE 3.6
Conversion de la tension d'entrée VIN=O.OS < (1/64) LSB .......46
GRAPHIQUE 3-7
Conversion de la tension d'entrée VN=O .10 < (2/64) LSB ......-46
GRAPHIQUE 3.8
Conversion de la tension d'entrée VIN=O .15 < (3/64) LSB......-47
GRAPHIQUE 5.1
Conversion de la tension d'entrée VIN=3.25 > (62/64) LSB ......60
GRAPHIQUE 4.2
Conversion de la tension d'entrée VW=3 .20 > (6 1/64) LSB ......60
GRAPHIQUE 4.3
Conversion de la tension d'entrée VIN=j.lS > (60/64) LSB ......61
3
AGC
Automatic gain controller
AN
Analogique-numérique
Gain
B lock-Ensemble
Cell-Ensemble
Clk
Horloge
CQFP
Cerarnic Quad Flat Package
CMC
Canadian Microelectronics Corporation
CMOS
Complementary metal oxide seconductor
DSP
Digital signal processor
FFT
Fast Fourier Transform
Transconductance
Hewlett Packward
Entrée du décodeur
inp
Iss
Courant de polarisation
K
facteur de conductivité
L
Longueur d' un transistor
LSB
Less significant bit
MOS
Metal oxide semiconductor
MSB
Most significant bit
NIA
Numérique-analogique
NLD
Non linéarité différentielle
NLI
Non linéarité intégrale
O*@
Sortie du décodeur
R
Résistance
RIF
Réponse impdsiomelle finie
MI
Réponse impulsionnelle infinie
S/H
Sample and hold
SNR
Signal-to-Noise Ratio
Vdd
Tension d'alimentation la plus élevée
Vdda
Tension d'alimentation la plus élevée du bloc analogique
Vddn
Tension d'alimentation la plus élevée du bloc numérique
Vds
Tension entre le drain et la source d'un transistor
vgs
VHDL
Tension entre la g d l e et la source d'un transistor
Very high-speed hardware description language
Vin
Tension d'entrée du convertisseur
Vt
Tension de seuil
VT
Tension thermique
Vref
Tension de référence
vss
Tension d'alimentation la plus faible
Vssa
Tension d'alimentation la plus faible du bloc analogique
Vssn
Tension d'dimentation la plus faible du bloc numérique
vx
Tension de sortie du comparateur
VY
W
Tension de sortie du comparateur
Largeur d'un transistor
INTRODUCTION
Les conversions analogiques-numériques et numériques-analogiques jouent u n
rôle important dans plusieurs interfaces avec le monde réel- Même dans le monde
hautement numérisé dans lequel nous vivons, ces conversions continuent d'avoir un rôle
de plus en plus vital. Les circuits responsables de ces conversions. appelés
convertisseurs, sont présents dans tous les domaines liés au traitement de signaux
(biomédical, transmission de domees, instrumentationl numérisation d'image et de la
parole, etc..), Dans une interface avec le monde réel' les entrées et les sorties sont
habituellement analogiques. Par conséquent, l e s ingénieurs doivent maîtriser à la fois les
techniques de conception et de réalisation des circuits numériques et analogiques dans Ie
but d'avoir de meilleures performances et une plus grande compétitivité dans les
systèmes d'acquisition des données.
Dans ce contexte, les possibilités oEertes par la technologie. par le biais du
progrès de la micro-électronique, permettent Pa réalisation de convertisseurs de plus en
plus rapides et moins volumineux. Ces
performances sont survenues suite au
développement des processeurs dédiés aux traitements numériques des signaux (DSP)
pour les opérations de filtrage.
Dans ces processeurs, il est nécessaire d'avoir les systèmes de conversion
analogique-numérique (AN) et numérique-analogique ( N A ) . L'information a traiter se
présente sous la forme d'un signal analogique (voltage ou courant) dont l'amplitude
indique la valeur d'une grandeur physique.
Cette dernière doit être traduite en valeurs discrètes constituant ainsi un mot
binaire dont chaque digit est pondéré; un digit est un chiffre qui vaut 1 ou O. Cette tâche
est faite par le convertisseur MD, ce qui permet alors le traitement du signal analogique
numérisé ou de l'information par le processeur,
Le traitement peut être des opérations arithmétiques et Iogiques et la précision
des résultats est meilleure dépendamment du type du signal. En effet, la transmission et
les caiculs de l'information dans les systèmes de télémesure se font généralement sous
forme numérique du fait de Ia précision désirée et de la vitesse d'échantillonnage.
Cependant, dans un système analogique. les opérations et l'échantillonnage contribuent
à la dégradation de l'information.
Une fois que l'information est traitée dans le processeur (DSP en particulier), il
est nécessaire de la faire passer dans un convertisseur N/A afin de pouvoir l'interpréter
dans le monde réel. Il est donc nécessaire de souligner l'importance des convertisseurs
dans tous les systèmes d'acquisition et de traitement de données à savoir la voix, l'image
et d'autres grandeurs physiques (la température, la pression, la vitesse, la vibration,
etc...).
Le projet s'inscrit dans le cadre d'une subvention de trois ans en collaboration
avec le centre de recherche pour Ia défense a Ottawa et la compagnie Lockheed Martin
Canada. II s'agit dans ce projet de la réalisation matérielle d'un dispositif de contrôle
automatique du gain (AGC) destiné aux systèmes d'interception des signaux radar, tel
que présenté ci-dessous.
signal
c>
---+
AID
amplificateur--logarithmique
- --
ligne de délai
processeur
du gain
..---
3amplificateur
programmable
Dispositif de contrôle automatiaue du gain
système de
reconnaissance
c A/D
--
-b
Ce dispositif servira pour la détection de l'arrivée des signaux radar et
l'ajustement du gain d'un amplificateur. Ce gain sera inversement proportionnei à
l'amplitude des signaux radar dans le but d'exploiter la plage dynamique des
convertisseurs A N à haute vitesse de conversion. Ces convertisseurs A N doivent
répondre à de rigoureuses spécifications en termes de plage dynamique et de rapidité de
conversion.
Par conséquent, les performances de ce dispositif de contrôle dépendent
entièrement de celles des convertisseurs A/N,
Mon travail dans ce projet est de concevoir et réaliser un convertisseur A/N pour
ce dispositif. Ce convertisseur A N doit avoir une résolution de 6 bits, une fréquence de
conversion de 50 MHz et une alimentation de 3.3 volts. Les autres aspects à tenir en
considération sont la minimisation de la puissance consommée et l'obtention d'une
bonne précision. La technologie utilisée pour la fabrication sera celle de CMOSSS de la
compagnie HP (Hewlett Packard).
Le chapitre I traite de la théorie des convertisseurs PJN. à savoir la définition de
certains paramètres ou caractéristiques et les typologies existantes. Suite a cette étude, il
faudra faire le choix d'un type de convertisseur A N qui sera le plus approprié aux
contraintes et applications du projet.
Le deuxième chapitre décrit entièrement l'architecture du convertisseur A N
choisi et les modifications apportées a certaines composantes afin d'améliorer la
structure de ce convertisseur.
L e chapitre 3 porte sur Ia méthodologie de conception du convertisseur MN. Les
résultats de simulation montrant Ia fonctionnalité des composantes du circuit et de ce
convertisseur au complet y seront présentés.
Quant au chapitre 4, il porte s u la réalisation physique, à savoir du dessin des
masques à la fabrication et sur la présentation du circuit à fabriquer.
En concIusion, nous parlerons des résultats de test du circuit fabriqué. Par la
suite, le choix d'un amplificateur logarithmique sera recommandé dépendamment des
caractéristiques du convertisseur. Cet amplificateur a pour rôle l'adaptation des signaux
radar à l'entrée du convertisseur par un certain gain.
CHAPITRE 1
TJ~ÉORIE
DES CONVERTISSEURS A/N
1.1. Introduction
Les convertisseurs PL/N sont présents dans tous les domaines liés au traitement de
signaux (transmission de données, biomédical, numérisation d'image et de parole,
instrumentation électronique, etc..). Leurs architectures se présentent sous plusieurs
formes dont chacune possède ses avantages et inconvénients ( en terme de taille, vitesse
et performance) dépendamment des applications. On peut néanmoins retenir quatre
groupes essentiels. II s'agit des convertisseurs sériels, à approximations successives, à
sur-échantiIlomage et parallèles. Cependant, certains de ces groupes peuvent se
présenter sous différentes formes ou alternatives. Tout d'abord, il faudra définir et
expliquer certains paramètres spécifiques à tous les convertisseurs. Par la suite, la revue
des principales architectures sera faite. Et enfin, il faudra choisir un type de
convertisseur A/N qui sera le plus approprié aux contraintes et appkations du projet.
1.2.
Définition de auelaues a ara mètres d'un convertisseur A/N
Il est pertinent de définir les plus importants paramètres d'un convertisseur AN.
En effet, ceci permettra de faire une étude comparative en terme de performance (vitesse
de conversion, la précision et le nombre de ressources), menant au meilleur choix à faire.
Parmi ces paramètres, on peut citer :
Elle représente le nombre de bits nécessaires pour mesurer un signal analogique.
Il s'agit de la plus importante spécification d'un convertisseur M N . Le nombre de
niveaux de comparaison est proportionnel à la résolution. Soit N le nombre de bits ou
résolution du convertisseur. Le nombre de niveaux de comparaison sera de 2"
. Par
exemple, un convertisseur permettant de mesurer la température allant de 40°C a +80°C
par incrément de 05°C a effectivement besoin de 250 incrémentations Cl]. Une
résolution de 8 bits, dont le nombre de niveau est de 256, serait requise.
1.2.2.
La précision
Elle est définie comme étant la différence entre la sortie actuelle du convertisseur
et la sortie théorique. HabitueHement, elle dépend de la résolution et il appartient alors
au concepteur d'étudier les applications et de déterminer vraiment les nécessités. Dans
les systèmes de contrôle de position ou de vitesse, plus la résolution est grande plus ces
infornations sont précises. Mais au-delà d'un certain seuil, la résolution ne joue aucun
effet sur la précision. Donc, il faudra trouver la résolution optimale qui donnera une
meilleure précision. Cette tâche ne s'avère pas facile d'autant plus que les modèles des
systèmes sont généralement non-linéaires et peu exacts.
1.2.3.
La fréquence de conversion
La fréquence de conversion est la vitesse nécessaire à laquelle le convertisseur
A N effectue une mesure complète du signal analogique. Pour la plupart des
convertisseurs, elle est représentée par l'inverse du temps de conversion. Cependant,
dans certains convertisseurs à hautes fréquences, à cause du parallélisme de leur
architecture, de nouvelles conversions sont entamées avant que les résultats des
conversions antérieures soient déterminés. Par exemple. le MOD-1205 de Analog
Devices peut produire une sortie de 12 bits à 5 MHz (200 ns / conversion) bien que le
temps pour chacune des conversions est de deux coups d'horloge plus 275 ns, soit 675
ns [3]. La fréquence de conversion dépend essentiellement de la largeur de bande
disponible du système, En effet, pour des systèmes à grande largeur de bande (traitement
de la parole et de l'image à l'aide de DSP), les convertisseurs doivent être très rapides
afin de répondre adéquatement a u variations brusques des signaux de tels systèmes.
1.2.4.
La non-linéarité différentielle (NLD)
Pour tout convertisseur
A/N,les points d'intersection entre les transitions de
code doivent être séparés de 1 LSB ("least significant bit" ou bit le moins significatif).
1LSB=-
Vref
c)N
où Vref est la tension de réfërence représentant le niveau le plus élevé de comparaison et
N est la résolution.
La NLD est la déviation entre Ia différence actuelle entre les points d'intersection
de codes adjacents et 1 LSB. Pour ne pas avoir une erreur de linéarité différentielle, les
conversions consécutives doivent changer d'état d'un niveau adjacent par un LSB. Toute
déviation engendre une erreur de linéarité différentielle et lorsqu'elle dépasse 1 LSB, il y
aura une perte de codes de sortie. Dans la figure f .l ilIustrant les concepts de nonlinéarité, la non- linéarité différentielle est de % LSB.
1.2.5. La non-linéarité intémale (NLI)
Ce paramètre représente la déviation entre la droite (bissectrice) passant par les
principales coordonnées du système (code de sortie et tension de comparaison) et la
fonction de transfert réelle. Il s'exprime également en LSB et est illustré dans la
figure 1.1. Comme pour la non-linéarité différentielle, la NLI ne doit pas dépasser 1 LSB
sinon, il y aura une mauvaise conversion.
k-4
signal analogique
NLD=+lld LSB
((1 +114) - 1)
Figure 1.1: La non-linéarité intégrale et différentielle [ l ]
1.2.6. L'erreur de gain
ll8Vref Zf8Vref 318Vref 418Vref 518Vref 618Vref 718Vref Vref
signal analogique
Figure 1.2: L'erreur de gain [3]
L'erreur de gain est définie comme étant la différence entre la fonction de
transfert idéale du système et sa fonction de transfert réelle. Eile s'exprime en LSB et on
remarque que plus le signai d'entrée est élevé et tend vers le voltage de référence, plus
elle devient importante (voir figure 1.2) à cause de la résolution des comparateurs qui
augmente, ce qui représente un facteur limitant pour Ia précision de la conversion.
1.2.7.
L'erreur de décalage
Celle-ci représente le décalage entre la droite passant par le milieu des seuils de
la réponse idéale du convertisseur et la réponse réelle. Également, elle s'exprime en LSB
et est toujours constante, (voir figure 1.3 ). Elle est causée par la partie analogique du
convertisseur (généralement au niveau des comparateurs).
fonction de transfert
idéale
1
7
1/
fonction de transfert
reelle
1I8Vref Z8Vref 318Vref 4/8Vref 518Vref 6I8Vref 7I8Vref
Vref
signa[ analogique
Figure 1.3: L'erreur de décalage [3]
Les paramètres cités ci-haut font partie d'une multitude de paramètres (environ une
vingtaine) et sont les plus importants. Ils peuvent affecter, de plusieurs manières, les
différentes architectures de convertisseur AN.
1.3.
Typologie des convertisseurs A/N
Les architectures des convertisseurs A N se présentent sous plusieurs formes
dont chacune possède ses avantages et inconvénients dépendamment des applications.
On peut en retenir quatre essentielles à savoir: les convertisseurs sériels, à
approximations successives, a sur-échantillonnage et parai leles. Nous allons faire un
aperçu de chacune de ces architectures et la présentation de leurs caractéristiques.
1.3.1. Les coaver4isseurs A/Nsériels
Ils sont plutôt lents mais très précis. De plus, ils offirent une grande résolution
(supérieure à 8 bits). La fréquence de conversion n'est pas généralement élevée car la
conversion nécessite
z N coups d'horloge où N est le nombre de bits.
Comparateur
Entrée analogique
D-
-- - .-
i!
-
-- - --- -
I
'I
I
Remise a zero
Horloge
--------yy
.----
Convertisseur
N/A
1
i
I
CI
Figure 1.4: Architecture des convertisseurs A/N sériels [2]
La figure 1.4 représente l'architecture de ces convertisseurs. Le processus de
conversion commence par une impulsion mettant tous les compteurs à zéro. Les
impulsions de l'horloge sont de ce fait comptées dans le registre qui commande le
convertisseur N/A fournissant une tension équivalente. Plus le nombre d'impulsion
augmente, plus la tension analogique croît linéairement jusqu'à
ce qu'elle soit
équivalente à l'entrée analogique. En ce moment, le comparateur envoie un signal
arrêtant le compteur.
1.3.2. Les convertisseurs A/N à approximations successives
Ils sont plus rapides que les sériels car pour une résolution de N bits, la
conversion se fait en N coups d'horloge. La figure 1.5 donne un exemple de
convertisseur A/N à approximations successives.
l
Comparateur
I
I
I
1
Décodeur DIA
1
Registredigitd-
'
11 /
T V
i
,
1 '
P
I
I
n
I
i
1
v
/
i
Sortie
numérique
Programmateur
A1
i
i
i
i
I
I
Entrée
analogique
il
i
I
1!
Réseau de
commutateurs
1
1
Figure 1.5: Architecture des convertisseurs AIN à appro.ximations successives [2]
Le processus de conversion se fait en approximant le signal analogique par un
convertisseur NIA et en testant chaque bit en commençant du MSB ("most significant
bit" ou bit le plus significatif) au LSB. La tension analogique apparaît à l'entrée du
comparateur et e n même temps, le registre à bascules est mis à zéro. 11 n'y a que des
zéros à l'entrée d u convertisseur ou décodeur N/A sauf le MSB qui est par la suite mis à
" 1" par le programmateur. Ainsi, le comparateur compare la tension analogique avec la
tension (Vref)/2 du décodeur NIA pour déterminer le signe. Le résultat de la
comparaison est acheminé au registre à bascules par te programmateur. Par la suite, la
sortie du décodeur NIA est à nouveau comparée avec la tension analogique et te même
processus se poursuit autant de fois qu'il y a de bits.
Le programmateur met un '1' dans le registre à bascules si la tension analogique
est supérieure à celle générée par le décodeur N/A ou maintient le "O" si elle est
inférieure. Après N approximations, le contenu du registre à bascules constitue le
résultat de la conversion.
Au point d e vue complexité, il n'existe pas une grande différence par rapport aux
convertisseurs M N sériels. L a fréquence de conversion varie de 10" a 10' Hz et la
résolution de 8 à 12 bits. Cependant. il existe des méthodes pour augmenter la résolution
mais elles sont pour la plupart inefficaces.
1.3.3. Les convertisseurs G/N à sur-échantillonnage
Les convertisseurs A N à sur-échantillonnage, connus sous le nom de
convertisseurs sigma-delta, procurent une très grande résolution (supérieure à 12 bits)
par le sur-échantillonnage et la modulation. 11s different des autres convertisseurs par
l'échantillonnage du signal d'entrée à des fréquences extrêmement élevées. Le suréchantillonnage a pour effet de diminuer les effets du bruit de quantification.
L'architecture des sigma-delta représentée dans la figure 1.6, nécessite beaucoup de
composants et ressources. On peut citer le modulateur et le filtre numérique. Dans le
modulateur, on retrouve un intégrateur, un comparateur et un convertisseur N/A. Il est
utilisé en boucle fermée afin d'intégrer continuellement l'erreur entre le signal d'entrée
et le signal modulé.
Modulateur
/
Entrée
analogique
Comparateur
.,
,
-
Intégrateur
horloge
Figure 1.6: Architecture de base d'un convertisseur sigma-delta
Quant au filtre numérique, il peut être à réponse impulsionnelle finie (RIF) ou
infinie (NI) et permet de faire la compilation de la moyenne de plusieurs mesures. La
performance de ces convertisseurs dépend de l'ordre de ce filtre et de celui du
modulateur. Plus l'ordre de ces derniers est élevé, plus la conversion est exacte mais le
prix à payer sera l'augmentation de la complexité. La fréquence de conversion peut
varier de 10K à 100 KHz. Mais avec l'avancée t%lgurante de la micro-électronique. ces
fréquences peuvent être dépassées de loin.
Avec un grand rapport entre la résolution et la fréquence de conversion, les
convertisseurs sigma-delta constituent un bon choix pour les applications à faibles ou
moyens coûts comme l'instrumentation électronique et l'audio. De plus. ils offrent
l'avantage de pouvoir utiliser des éléments dont la précision peut rester faible.
1.3.4.
Les convertisseurs AfN parallèles
Plus connus sous le nom de convertisseur; flash, ils sont rapides car la
conversion se fait en un seul coup d'horloge. Cependant. ils nécessitent beaucoup de
"
ressources soient 2 - 1comparateurs, 2" résistances et un décodeur à 2 " - L entrées et
N sorties. En outre, plus la résolution augmente plus les ressources deviennent énormes.
Effectivement, ces ressources doublent pour chaque bit supplémentaire. C'est pourquoi,
il est préférable de luniter la résolution à 8 bits pour les convertisseurs flash.
La fi,oure 1.7 montre l'architecture de base d'un convertisseur flash à 3 bits. Une
résolution de 3 bits requiert dors 7 niveaux de quantification. A cet effet, 7
comparateurs seront utilisés. La chaîne de résistances crée les différents niveaux de
quantification qui seront comparés avec le signal analogique par les comparateurs.
Le décodeur ou "encoding logic" lit simultanément les sorties des comparateurs
et fournit, à sa sortie, le code numérique correspondant à I'entrée analogique. La
programmation du décodeur se fait généralement en code Grey dans lequel, un seul bit
change d'état pour chaque variation incrémentielle de la valeur du mot numérique.
Quant aux erreurs de conversion? elles sont essentiellement causées par les
erreurs de voltage de référence et des comparateurs. Les résistances ont une certaine
valeur de précision dépendamment de la technologie et les comparateurs ont des
limitations au niveau de la tension de décalage (offset) et de leurs résolutions.
Un autre facteur limitant les convertisseurs flash est la résolution N, mais, il
existe des variantes de convertisseur flash qui, pour la plupart du temps. sont utilisées
pour éliminer les limitations causées par la résolution. Ces convertisseurs font un prétraitement du signal analogique en utilisant soit les techniques d'interpolation par
courant ou par voltage afin de créer le maximum de niveaux de comparaison.
Vref 7
718 Vref
1
6/8Vref
VIN
OECODEUR
118 Vref
b
Figure 1.7: Architecture d'un convertisseur A N parallèle à 3 bits
Les convertisseurs AIN parallèles sont utilisés dans les équipements de tests
automatiques, les radars et les communications numériques. Ces circuits demandent des
vitesses de fonctionnement très élevées. En effet, tes convertisseurs flash ont pour
objectif, l'obtention suffisamment rapide de la réponse transitoire afin que le résultat de
la conversion soit disponible le plus vite possible.
4
Choix d'un type de convertisseur A/N
Avant de procéder au choix d'une architecture, il faudra faire un bilan
récapitulatif de celles étudiées précédemment afin de voir laquelle pourrait s'adapter le
mieux aux spécifications du projet. Ce bilan est décrit dans les tableaux présentés cidessous. Les valeurs du tableau 1.1 peuvent varier d'une technologie à une autre et
d'une compagnie à une autre.
Résolution en bits
1 Fréquence de conversion en H i
Sériel
8-14
60 -40.10'
Approximations successives
8- 16
Type de convertisseur AIN
1
I
1
10"- 106
,
I
Tableau
fo6- 2. l o 9
6- 16
Parallèle
Plages
réso Iution
fréquence
conversion des convertisseurs
A N étudiés [l]
Type de
Sériel
Convertisseur
à sur-
successives
échantillonage
+ constante
---
Résolution 1
à approximations
parallèle
-
exponentielle
Complexité
I
Précision des
moyenne
faible
composants
Tableau 1.2 : Particularités des convertisseurs PJN étudiés.
élevée
Rappelons que les spécifications du convertisseur à concevoir et à réaliser sont :
- une résolution de 6 bits
- une fréquence de conversion minimde de 50 MHz.
-
une grande précision et une faible puissance consommée.
Vue que la résolution n'est pas très élevée et que la fréquence de conversion doit
être très élevée, le choix de l'architecture s'articule autour des convertisseurs à
approximations successives et des convertisseurs pardlèles.
L'inconvénient dans les convertisseurs à approximations successives est que la
conversion se fait en N coups d'horloge. Mais, il existe des techniques de diminution du
nombre de coups d'horloge. Ces architectures s'appellent "semi-flash" mais demandent
des ressources supplémentaires et s'avèrent souvent inefficaces.
Le seul avantage que les convertisseurs à approximations successives présentent
par rapport aux convertisseurs parallèles est la réduction du nombre de composants, et
ceci ne s'applique que pour une résolution au-delà de 8 bits.
Ainsi, le choix sur l'architecture se porte sur les convertisseurs parallèles où la
conversion se fait en un seul coup d'horloge permettant d'obtenir une fréquence de
conversion élevée. D'autant plus, ils sont recommandés dans les équipements de tests
automatiques, les radars, les communications numériques et les équipements médicaux
c'est-à-dire des domaines demandant de faire des traitements rapides des données.
La précision et la puissance consommée n'ont pas été tenues en considération
lors du choix. Elles seront considérées durant la conception et la réalisation du
convertisseur.
1.5.
Conclusion
Ce chapitre a traité de Ia théorie des convertisseurs A/N à savoir la définition de
certains paramètres ou caractéristiques et quelques typologies existantes. Suite à cette
étude, le choix d'un type de convertisseur AIN le plus approprié aux contraintes et
applications du projet a été fait. Le chapitre qui suit, va décrire entièrement l'architecture
du converîisseur A N choisi à savoir les convertisseurs parallèles et les modifications qui
pourraient être apportées à certains composants afin d'améliorer même la structure de ce
convertisseur.
CHAPITRE 2
DESCRIPTION DU CONVERTISSEUR A/N PARALLÈLE
2.1.
Introduction
C e chapitre décrit entièrement le convertisseur choisi suite à la brève étude faite
sur les différentes architectures de convertisseurs A/N. Dans ce chapitre. nous
présentons en premier lieu les différents convertisseurs A N parallèles et par la suite, Ia
structure et le fonctionnement du convertisseur qui va être réalisé. La présentation des
composants utilisés et l'explication de leur fonctionnement seront abordées. L'objectif
principal de cette partie est de faciliter ia compréhension du mécanisme d'opération du
circuit à réaliser en faisant une description la plus exhaustive possible de ces
composantes.
2.2.
Présentation des convertisseurs A/Nflash
Il existe 4 types de convertisseurs A/Nparallèles et il s'agit de ceux :
sans échantillonnage.
avec échantillonnage.
à pré-traitement analogique sans échantillonnage.
à pré-traitement analogique avec échantillonnage
La présentation de chacune de ces structures est fitite dans la figure 2.1. Ces
structures ont chacune des avantages et inconvénients mais gardent essentiellement les
propriétés de base du convertisseur A N parallèle à savoir Ia vitesse de conversion
élevée et les domaines d'application.
Signal analogique
Signal analogique
Signal analogique
échantillonné
(b)
Signal analogique
échantillonné
Figure 2.1: Les différents types de convertisseurs A/N parallèles :
(a) sans échantillonnage; (b) avec échantillonnage; (c) à pré-traitement analogique sans
échantillonnage; (d) à pré-traitement analogique avec échantiliomage
Les structures sans échantiI1omage fonctionnent dans le domaine continu c'està-dire les données sont traitées continuellement dans le temps. L'échantillonnage ou S/H
(Sample and Hold) sépare les opérations d'échantillonnage et de quantification.
Les avantages du S M se présentent dans la faible performance dynamique dans
les comparateurs et éventuellement dans le circuit de pré-traitement analogique. En effet,
on aura une augmentation de la largeur de bande du convertisseur. Ainsi, il sera possible
de l'utiliser pour une Wquence d'entrée supérieure à la fréquence d'échantillomage.
Les avantages de l'utilisation du S/H sont nombreux mais ses exigences sont aussi
-randes. II faut une bonne précision temporelle pour l'échantillonnage. un faible bruit,
une faible distorsion et consommation de puissance. Pour la technologie CMOS, ces
exigences peuvent ne pas être satisfaites pour des fréquences d'échantiliomage
dépassant 100 MHz et même pour une résolution aussi faible que 6 bits.[6f
Quant au pré-baitement analogique, il est basé sur la technique d'interpolation
par courant ou par voltage. Cette technique a pour objectif de diminuer la
proportionnalité de 2" -1 dans le cas où la résolution est élevée [6]. Également, elle
réduit le nombre d'étages d'entrée et de cornparateurs requis pour un convertisseur flash.
Cette réduction va engendrer une diminution de la capacité d'entrée et constitue un effet
positif sur la linéarité du convertisseur. Les avantages de cette technique sont
observables et significatifs pour les convertisseurs dont la résolution dépasse 7 bits.
Le pré-traitement analogique peut se faire aussi avec S/H et. à première vue,
s'avère être l'idéal car il combine les avantages des deux techniques. Cependant, il
demande beaucoup d'exigences et est peu utilisé car il est souvent considéré comme
inutile.
Étant donné que notre application de contrôle automatique du gain des signaux
radar est un système synchronisé, la structure du convertisseur flash à concevoir doit être
aussi de type synchronisé en d'autres mots contrôlée par une horloge.
La structure sans S/H et pré-traitement analogique (figure 2.I.a) est retenue.
Mais, afim d'harmoniser les opérations de comparaison et de décodage, les mmparateurs
doivent être dynamiques c'est-à-dire contrôlés par une horloge et les sorties du décodeur
doivent passer par des bascules.
2.3. Présentation du convertisseur flash utilisé
Le convertisseur A/D parallèle qui va être utilisé est. comme mentionné ci-haut,
spécial et d a é r e n t des autres modèles. En effet, il est synchrone car dépendant d'une
horloge qui harmonise les phases de comparaison et de décodage. Ces phases seront
présentées ultérieurement. De plus. c'est un circuit mixte car il est composé d'une partie
analogique (comparateurs et résistances) et d'une partie numérique (décodeur).
Vref 7
DECODEUR
Horloge
1
I
Figure 2.2: L'architecture du convertisseur utilisé.
Vu que notre résolution est de 6 bits, le nombre de comparateurs sera de 63 et
une chaîne de 64 résistances créant les différents voltages de référence sera requise.
Quant au décodeur, il possédera 63 entrées représentant les résultats des
comparateurs en plus de l'horloge et 6 sorties représentant les résultats de la conversion.
Les cornparateurs doivent être synchrones &ri-
de fournir les résultats de comparaison au
bon moment et simultanément au décodeur. Ceci est fait pour éliminer les risques
d'erreur de conversion dus à des déIais différents.
2.3.1. Présentation de la structure du cornparateur
La topologie du comparateur utilisé, qui est différentieilet possède tous les
attributs nécessaires pour opérer en haute fiéquence.
Vdd
Vdd
IP
VX
4
M9
VY
1
I
4B
M5
GND
Figure 2.3: La structure du comparateur
L e comparateur englobe un amplificateur complètement différentiel suivi par un
bistable dynamique ("pull-up pull-down latch"). L'amplificateur amène les signaux
d'entrée à un niveau suffisamment élevé pour dépasser la tension de décalage du bistable
CMOS.
Ensuite, ce bistable CMOS est déclenché et fournira à son tour une sortie
compatible avec les niveaux logiques en fonction de ses caractéristiques exponentielles
(tension en fonction du temps).
Les transistors
CMOS, contrairement aux bipolaires.
ont
des
faibles
transconductances et des tensions de décalage (offset) élevées. Ainsi. ils demandent un
style de conception et de topologie de circuit particulier.
Le circuit, présenté à la figure 2.3, est constitué d'une paire différentielle de
transistors Ml-M2 et d'un bistable dynamique M5-M6 partageant le couple de charges
M3-M4. La structure de ce comparateur est essentiellement symétrique.
L'étage différentiel est composé de deux paires de transistors n et de transistors p
entrecroisées. L'effet des transistors n domine si les voltages appliqués V1 et /ou V2
sont élevés. Par contre si ces derniers sont faibles, ce sont les transistors p qui auront un
effet dominant. La raison de l'entrecroisement est de couvrir toutes les possibilités de
voltage en augmentant la plage "rail to rail" ou dynamique des entrées du comparateur.
Cette technique est utilisée souvent dans les technologies où les tensions de seuil restent
toujours élevées et que les alimentations sont de plus en plus faibles (tendance pour la
faible consommation de puissance). C'est un problème majeur concernant la conception
des circuits analogiques CMOS avec les nouvelles technologies.
Quant aux transistors M10-M11, ils servent pour la polarisation du comparateur.
Ils constituent avec la résistance R un simple miroir de courant mais, jouent un rôle
essentiel au fonctionnement du circuit. Ils polarisent tous les autres transistors et les
mettent en permanence en mode fonctionnel.
Le fonctionnement du comparateur se fait en deux phases dépendamment de
l'horloge. Quand cette dernière est à O, la paire différentielle à l'entrée est activée. En
même temps, M9 est déclenché et M8 est inactivé empêchant M3-M4 et M5-M6 de
jouer le rôle de bistable ou de mémoire (2 inverseurs connectés dos à dos). Cette phase
est appelée phase de comparaison. Les sorties du cornparateur sont au même voltage du
fait que M9 crée un court-circuit entre ces deux sorties.
Cependant, lorsque l'horloge est active, M9 devient inactif et crée un
déséquilibre au niveau des sorties. Le court-circuit n'existe plus et le bistable est activé
permettant alors de donner la décision de la comparaison. En ce moment précis, la paire
différentielle a l'entrée ne joue plus aucun rôle ou effet du fait que Ie transistor M7
absorbe tout le courant de polarisation. Ceci permettra au bistable de jouer sa fonction de
mémoire c'est-à-dire de garder les sorties du cornparateur stables tant que I'horloge sera
active. Cette deuxième phase s'appelle celle de décision. II faut souligner le rôle
important joué par le transistor M9 qui commande les deux phases de fonctionnement du
circuit.
Le problème avec les transistors MOS du circuit est leur tension de décalage
élevée, ce qui a pour effet de limiter généralement Ia résolution du comparateur à 6 bits.
Effectivement, Ies convertisseurs A/N avec une résolution supérieure à 8 bits utilisent
souvent les techniques d'annulation de la tension de décalage afin de réduire la tension
minimale d'entrée résolvable.
Dans notre cas, l'utilisation de telles techniques ne sera pas indispensable car la
résolution du convertisseur est de 6 bits.
2.3-2. Présentation de la structure du décodeur
Après avoir parlé de l'étage d'entrée du convertisseur A/N flash composé de la
chaîne de comparateurs, nous allons discuter du circuit de décodage. Contrairement au
circuit du comparateur, la description structurelle du décodeur ne pourra pas être faite.
La raison est que ce dernier présente une logique complexe. En effet, il demande, en
plus du signal de l'horloge, 63 signaux d'entrée et 6 sorties.
La présentation du décodeur sera axée sur ses exigences et contraintes lors de la
conception.
Le décodeur doit être considéré comme un circuit essentiellement combinatoire
lors de la conception. En d'autres mots. le signal d'horloge ne doit pas intervenir dans la
logique même du décodeur mais plutôt dans la lecture des signaux de sorties. Celle-ci
doit se faire grâce à des bascules.
Étant entièrement un circuit numérique, le décodeur sera conçu comme pour un
circuit intégré numérique en utilisant le Iangage de programmation de haut niveau
VHDL (very high-speed hardware description language). Ce dernier permet de faire une
description du circuit soit au niveau comportemental ou structurel. La deuxième
description est plus efficace pour la conception de circuit numérique si l'architecture de
celui-ci est bien connue. Sinon, la description comportementale sera recommandée.
Dans notre cas, la description VHDL comportementale s'apprêtera Ie mieux pour
la conception du décodeur. II s'agira de construire une table de vérité de 63 entrées et 6
sorties.
11 est important de préciser que la programmation du décodeur se fera selon le
code Grey dans lequel, un seul bit change d'état pour chaque variation incrémentielle de
la valeur du mot digital. En outre, le code Grey empêche 3 cornparateurs adjacents
d'avoir des sorties inconsistantes (comme 101). De ce f ~ t ,l'erreur maximale de
conversion sera de 1 LSB.
Quant aux exigences du décodeur, il faut qu'il soit aussi ou plus rapide que les
comparateurs pour éviter qu'il ait des pertes d'informations ou des conversions erronées.
11 ne sert à rien d'avoir des comparateurs extrêmement rapides si le décodeur n'arrive
pas à suivre et vice-versa.
Lors de la conception du circuit de décodage, il sera possibIe de faire de
l'optimisation à l'aide des outils de conception en terme de surface et de vitesse de
fonctionnement, Ce qui est impossible dans celle du comparateur, oii ses composantes
doivent être calibrées par des calculs et ajustements de telle sorte qu'il fonctionne à une
vitesse élevée et soit le plus petit possible.
2.4.
Fonctionnement du convertisseur flash utilisé
Suite à la présentation des structures et fonctionnement des composantes du
convertisseur A/N flash, il est important de décrire le fonctionnement du circuit en
entier. Comme mentionné précédemment, il doit être synchrone car il dépend d'une
horloge qui harmonise les phases de comparaison et de décodage,
Les comparateurs doivent être synchrones afin de fournir les résultats de
comparaison au bon moment et simultanément au décodeur qui se chargera de les
encoder en 6 bits représentant Ies sorties du convertisseur.
Les phases décrivant le fonctionnement du convertisseur sont présentées dans la
figure 2.4.
horloge
comparateurs
décodeur
conversion1
conversion2
Figure 2.4: Les phases de fonctionnement du convertisseur M 3 flash.
Il est à rappeler que le comparateur possède 2 phases (comparaison et décision).
Dans la phase de comparaison, les sorties différentielles du comparateur sont au même
voltage à cause du court-circuit imposé par le transistor M9 mais l'évahation des
voltages appliqués aux entrées est faite. Dans la phase suivante, la décision est prise du
fait que le court-circuit n'existe plus et que le déséquilibre est engendré entre les
voltages de sorties donnant ainsi les résultats de la comparaison. Il est important de
mentionner qu'une seule des sorties de chaque comparateur doit être tenue en
considération afin de faciliter la programmation du décodeur,
Quant au décodeur, il ne fonctionne qu'une fois que la phase de décision dans les
comparateurs est entamée. soit lorsque l'horloge est au niveau haut et plus précisément
au fiont descendant.
2.5.
Exemple de fonctionnement du convertisseur utilisé
Afin de mieux comprendre le fonctionnement du convertisseur. il est important
de fournir quelques exemples de conversion de signaux d'entrée analogiques et donner
le principe.
Supposons le cas où la tension d'entrée est nulle. La sortie des tous les 63
comparateurs doit être égale à O durant la phase de décision. En effet? la tension d'entrée
nulle est inférieure a tous les 63 tensions de référence crées par la chaîne de résistances.
Automatiquement, avant qu'une autre tension ne soit appliquée à l'entrée du
convertisseur, le décodeur traduit le code composé de 63 zéros en une sortie à 6 bits nuls
du LSB au MSB.
Si la tension à l'entrée est supérieure à zéro volt d'un LSB, seule la sortie d u
comparateur dont le voltage de référence est supérieure à 1 LSB (le 63""' comparateur)
donne un niveau haut. La sortie du décodeur correspondant à ce code sera de "000001 ".
Ainsi, le principe est pour chaque valeur de LSB additionnelle à la tension
d'entrée nulle du convertisseur, la sortie du comparateur précédent sera à un niveau haut
allant successivement du 63''"" au 1" comparateur. Quant aux sorties du décodeur, elles
se comporteront comme un compteur binaire à 6 bits allant de "000000" à "1 11111"
pour chaque LSB supplémentaire à la tension d'entrée nulle.
2.6.
Conctusion
Dans ce chapitre, nous avons fait la description du convertisseur A N flash a
réaliser et de son fonctionnement. Pour cela, il était important de décrire la structure de
ses composantes et d'expliquer leur fonctionnement. 11 faudra rapperer que ce
convertisseur est différent des quatre autres modèles les plus utilisés. En effet, cette
particularité permettra d'escompter des résultats très satisfaisants en terme de vitesse de
conversion dus au fait de la rapidité des comparateurs qui possèdent tous Ies attributs
pour fonctionner en hautes fréquences. II sera opportun, dans les chapitres à suivre, de
faire la présentation de méthodologie de conception du comparateur et du décodeur ainsi
que de leur réalisation grâce aux outils de conception et de réalisation disponibles sur le
marché.
CHAPITRE 3:
CONCEPTION DÉTAILLÉE
3
Introduction
Suite à la description détaillée faite sur l'architecture et le fonctionnement du
convertisseur flash, nous allons maintenant présenter Ia conception détaillée des
comparateurs et du réseau de décodage. Leurs méthodologies de conception sont
essentiellement différentes.
Effectivement,
les comparateurs sont des
circuits
analogiques et demandent plusieurs calculs pour le dimensionnement de ses éléments
(transistors et résistances). Pour le décodeur entièrement numérique, nous utiliserons un
langage de description de haut niveau.
La vérification de la fonctionnalité de ces
composantes et également du convertisseur au complet sera faite grâce à des outils de
conception et simulation de pointe disponibles sur le marché.
3.2.
Conce~tiondétaillée du comparateur
La conception des circuits analogiques a toujours constitué un travail qui ne
s'avère pas facile. En effet, il y a beaucoup de théorie à la base dont la connaissance et
Ia maîtrise sont indispensables pour la conception de tels circuits. En outre, il existe des
facteurs limitant desquels il faudra tenir en considération lors de la conception à savoir
la sensibilité au bruit, la variation du procédé de fabrication, la dérive en
température et le vieillissement des composants.
Le comparateur à concevoir est un circuit synchronisé à un niveau élevé. Sa
structure est présentée dans la figure 2.3. 11 est constitué d'un étage d'entrée à double
paire différentielle, d'un étage de sortie constitué d'un bistable dynamique et enfin d'un
simple miroir de courant servant de circuit de polarisation.
3.2-1. Conce~tiondu miroir de courant
Le miroir de courant, en plus de servir de circuit de polarisation, constitue un
point de départ pour la conception du comparateur.
Sachant que la vitesse de comparaison a un impact significatif sur celle du
convertisseur, il est important d'avoir un courant de polarisation assez élevé. En effet, un
courant de polarisation (Iss)élevé permet d'accélérer le déclenchement des transistors et
d'obtenir des transconductances g,, et un gain élevés. Ces derniers sont proportiomeIs
au courant de polarisation. Suite à plusieurs essais de valeur pour le courant de
polarisation dans des simulations fonctionnelles, il a été jugé qu'un courant de 1 mA est
un bon choix. Ainsi, il est possible de calculer les dimensions des composants du circuit
de polarisation.
Vdd
Figure 3.1: Circuit de polarisation: miroir de courant
En partant des deux équations suivantes, on peut calculer la valeur de la
résistance R et les dimensions des transistors M 10 et M 11.
Vdd = IR .R + Vgs
Vgs :tension entre la grille et la source des transistors M l 0 et M 11
W/L : rapport largeur et longueur des transistors M 1O et M 11
f i :tension seuil des transistors
Le paramètre
K vaut, pour la technologie CMOS5S de HP. 196.4 ~ U V 'pour les
transistors n et représente le facteur de conductivité. Quant aux tensions d'alimentation
Vdd et de seuil Vt des transistors n, elles valent respectivement 3.3 V et 0.7 V. Cette
tension de seuil a été calcul& à partir des paramètres du modèle des transistors bsiml
(level 13) de la technologie HP.
Concernant la tension Vgs, elle a été fixée à 1.3 V afin d'être dans la région de
saturation pour les transistors du miroir de courant. Alors, en partant du fait que les
courants Iss et I R sont égaux à cause du miroir. on obtient :
Pour des fins d'optimisation de la taille des transistors Ml0 et M l 1, il est
pertinent de choisir la longueur minimale de L qui est de 0-Gpm. De ce fait, la largeur W
obtenue sera de 3 0 . 5 ~0.6 pm = 18.3 Fm-
3.2.2. Conce~tiondes étages d'entrée et de sortie
La conception de ces deux étages doit se faire en même temps car ils
interagissent l'un avec l'autre.
L'étage d'entrée permet de faire l'évaluation des voltages à comparer. 11 est
composé de deux paires de transistors n (Mln-M2n) et de transistors p (Mlp-M2p)
entrecroisées. Les transistors n dominent si les voltages appliqués Vl et / ou V2 sont
élevés. Par contre si ces derniers sont faibles, ce sont les transistors p qui auront un effet
dominant, Par conséquent, l'entrecroisement a pour objectif de couvrir toutes les
possibilités de voltages en augmentant la plage dynamique. Cette technique est utilisée
souvent pour les technologies dont les tensions de seuil restent toujours élevées et les
alimentations sont de plus en plus faibles. C'est un problème majeur concernant la
conception des circuits analogiques CMOS avec les nouvelIes technologies.
Quant au bistable dynamique, il se charge de la décision suite à l'évaluation faite
par l'étage d'entrée en fournissant une sortie compatible avec les niveaux logiques en
fonction des caractéristiques exponentielles (tension en fonction du temps). 11 est
constitué de deux inverseurs (M3-M5 et M4-M6) et fonctionne lorsque l'horloge est au
niveau élevé, phase durant laquelle M9 est en circuit ouvert.
Vdd
Vdd
4t
VX
1
M9 [
i
i
7 ' I
Vdd
J
Figure 3.2: Les étages d'entrée différentielle et de sortie à bistable dynamique.
À partir du constat de la symétrie de la structure du comparateur, il sera facile de
simplifier le calcul des tailles des transistors de ces étages. En effet, les transistors Mln
et M2n doivent avoir la même taille ainsi que pour les transistors M l p et M2p. De ce
fait, I'évaluation des voltages appliqués aux entrées du comparateur se fera de manière
équitable. il e n est de même pour Les transistors M3-M4 et M5-M6 afin de faire un
jugement équitable sur la décision de la comparaison.
Avant de poursuivre la détermination des dimensions des transistors de ces
étages, il est important de rappeler le type de comparateur dont il est sujet. Ce
comparateur a une structure spéciale afin d'opérer en hautes fréquences de façon
synchrone qui est différente de celle des amplificateurs opérationnels ordinaires dans
lesquels le gain joue un rôle primordial sur le fonctionnement. Effectivement. plus le
gain des ces comparateurs à base d'amplificateurs opérationnels est élevé, plus leur
résolution est meilleure (faible) car étant inversement proportionnelle au gain.
3-23.
Calcul du gain du comparateur
Dans notre cas, le comparateur a un mécanisme d'opération qui est contrôlé
essentiellement par une horloge et la valeur du gain ne représente pas une contrainte
majeure sur sa performance au niveau fonctionnement. L'amplificateur, constitué par
l'étage d'entrée différentielle et le couple de charge M3 et M4 durant la phase
d'évaluation, amène les signaux d'entrée juste à un niveau suff~sammentélevé pour
dépasser la tension de seuil du bistable CMOS. Vue que cette dernière est assez faible, le
gain de l'amplificateur. décrit juste avant. peut être également faibleL'expression du gain de l'amplificateur [15] dont les transistors p (Mlp et M2p)
n'existent pas dans l'entrée différentielle est donnée par :
où giti,,,gw représentent respectivement la transconductance des transistors Mln et
M3 et Ron-M9 la résistance-on du transistor M9.
En partant de cette expression, il est possible de calculer le gain dans notre cas à
savoir avec les transistors p dans I'entrée différentielle (figure 3 2).
Figure 3.3: L'entrée différentielle du comparateur
où VT représente la tension thermique à une température de 25 OC.
Le gain de l'amplificateur du comparateur devient alors égal à l'expression suivante :
3.2.4. CaIcul des dimensions des corn~osantesdu com~arateur
Comme bon choix, il est recommandé de choisir glw3R0n*,Mg
= 1 [15] simplifiant
le gain à
4 = g.MIRon-,wg.
Cette recommandation permettra d'aboutir
à des informations
importantes sur les équivalences au niveau des dimensions des transistors. D'abord, il
faudra donner les expressions de gLw3etde Ron.M9 où les transistors M3 et M9 sont
dans la région de saturation:
ghf3R 0 4 ~ 9
l Ou g&f3'5
1
permet d'écrire l'égalité ci-dessous :
Ron. .ci9
Durant cette phase d'évaluation (horloge = O) où l'amplificateur est fonctionnel,
les tensions VdsM9et VgsM9sont nulles du fait que le transistor MO devient un courtcircuit mettant ainsi les sorties du comparateur Kr et Vy au même voltage.
Alors, on obtient :
E).w3
=EL9
==(3tf9
- vt
( 14)
Concernant le bistabIe dynamique, il faut souligner l'existence de deux
inverseurs. Le premier est constitué des transistors M3 et M5 tandis que le second des
transistors M4 et M6. Ces deux inverseurs doivent avoir le même seuil ce qui est
d'ailleurs nécessaire à cause de la symétrie du circ~utdu convertisseur. Comme seuil, on
a pris une valeur de 2.5 c'est-à-dire :
Le transistor M8 aura la même dimension que les transistors M5 et M6 pour
avoir un bon partage de la masse au niveau des deux inverseurs et surtout de ne pas
affecter la valeur de leur seuil.
À partir de toutes les relations obtenues et la symétrie entre certains transistors, il
est possible de présenter un tableau récapitulatif des dimensions des transistors du
comparateur au complet.
Mln,
Transistor
M2n
iMlp,
M ~ P
M3,
MlO,
M4
M5,
M6
M7
M8
M9
Ml1
W (cl)
0.6
2
5
2
4
2
5
18.3
L (cl)
0.6
0.6
0.6
0.6
O -6
0.6
0.6
0.6
Tableau 3.1: Les dimensions des transistors du comparateur
On peut remarquer que les tailles des transistors du circuit ne sont pas très
élevées ce qui sera avantageux en terme d'espace et de vitesse lors de l'intégration dans
un circuit intégré. Les dimensions de M7 sont obtenues par plusieurs simulations et
ajustement. Ce transistor permet de désactiver l'étage d'entrée du comparateur lors de la
phase de décision en absorbant tout le courant de polarisation iss.
Quant à la résistance R, rappelons qu'elle est à 2KR. Toutes les simulations en
rapport avec la conception et fonctionnalité du comparateur ont été faites grâce au
simulateur HSPICE qui est un des plus utilisés dans le marché.
3.2.5. Caractéristiques du comparateur
Une fois que les dimensions des composantes du comparateur ont été évaluées, il
est maintenant important de déterminer ses caractéristiques à savoir la fréquence de
comparaison, la résolution, le gain et la plage dynamique.
La fiéquence de comparaison est obtenue par le délai maximal que le
comparateur prend pour donner une décision. Ce délai maximal a lieu lorsque les deux
voltages à comparer sont très élevés ou proches du voltage de référence (3.3V). It est de
l'ordre de 2 ns soit une fréquence de comparaison de 500 MHz dans HSPICE.
La résolution du comparateur est la différence de voltage pour laquelle celui-ci
n'arrive plus à fonctionner correctement. A h d'obtenir cette valeur. on a procédé à
plusieurs simulations et ceci pour plusieurs voltages. La procédure est simple et se fait
en fixant les entrées du comparateur à
LUI
voltage fixe et par la suite en variant
légèrement une des entrées jusqu'à ce qu'il y ait changement au niveau des sorties- La
variation se fait dans les deux sens soit en augmentant ou en diminuant le voltage d'une
des entrées. La valeur de la variation à partir de laqueHe le changement a lieu s'appelle
la résolution et on remarque, dans le tableau 3.2. qu'elle est variable en fonction du
voltage appliqué aux entrées du convertisseur.
Vin 1
0.05
Vin2
0.05
Résolution (Volts)
5.1O"'
Tableau 3.2: La variation de la résolution du comparateur
Comme constat, on peut dire que la résolution du comparateur est toujours
inférieure au LSB du convertisseur qui vaut 5.1 10-~.Ce qui est intéressant dans la
mesure où les risques d'erreur de conversion seront faibles.
Quant au gain du comparateur, il est donné par la formule ci-dessous :
Finalement, nous définissons ta plage dynamique du comparateur comme la
pIage de tensions pour laquelle le comparateur est capable de fonctionner parfaitement
au niveau de la décision. Dans notre cas, elle varie de O à 3.3 V
3.3.
Conception détaillée du décodeur
Contrairement au cornparateur. le circuit de décodage, entièrement numérique,
demande de la programmation avec un langage de description de haut niveau appelé
VHDL (very high-speed hardware description language). L a descnption du circuit à
concevoir peut se faire de deux façons: comportementale ou structurale.
La description comportementale tient compte de tous les cas possibles de
comportement du circuit. Toutes les possibilités d'entrée du circuit sont décrites ainsi
que leurs réponses correspondantes. Uniquement. la table de vérité ou le diagramme
d'état du système à concevoir suffit pour faire une description comportementale.
Quant à la descnption structurale, le concepteur a besoin de bien connaître la
structure du circuit. En effet, contrairement à la description comportementale, la
connaissance de toutes les composantes du circuit ainsi que leurs comectivités est
indispensable. Ceci s'avère, souvent être une tache diff~cilecar cette description peut
être complexe et suppose une entière connaissance structurde du circuit a concevoir.
Cependant, eIle donne des résultats plus performants et est plus efficace pour la
conception de circuit numérique si l'architecture de celui-ci est bien connue : ce qui
n'est pas toujours évident. Sinon, 1a description comportementale constituera la bonne
recommandation.
3.3.1. Descri~tionVHDL com~ortementaledu décodeur
Dans notre cas, la description VHDL comportementale s'apprêtera le mieux pour
la conception du décodeur à cause de sa complexité logique. 11 s'agira de construire une
table de vérité de 63 entrées et 6 sorties.
Il est important de préciser que la programmation du décodeur se fera selon le
code Grey dans lequel, un seul bit change d'état pour chaque variation incrémentielle de
la valeur du mot digital. En rappel, le code Grey empêche 3 comparateurs adjacents
d'avoir des sorties inconsistantes (comme "101"). De ce fait l'erreur ma.ximale de
conversion sera de 1 LSB.
Le décodeur est un circuit essentiellement combinatoire. En d'autres mots, le
signai d'horloge ne doit pas intervenir dans la logique même du décodeur mais plutôt
dans la lecture des signaux de sortiesTout d'abord, la description de l'entité du décodeur a été entamée à savoir ses
entrées et sorties ainsi que leurs types. En entrées. il y a le signal inp un vecteur de taille
63 représentant les sorties de la chaîne des 63 comparateurs et le signal d'horloge clk. En
sortie, il y a le signal outp un vecteur de taille 6 représentant le résultat de la conversion.
Par la suite, tous les 63 cas possibles d'entrée à décoder sont décrits et pour
chaque cas. la sortie correspondante a été appliquée. La fonction conditionnelle f a été
utilisée pour décrire le cas où toutes les entrées du décodeur sont nulles et a été suivi de
62 else où un LSB s'ajoute à la tension à l'entrée du convertisseur successivement. En
d'autres mots, à chaque fonction else, la sortie du convertisseur est représentée comme
un compteur allant de "000000" à " 1111 11". Ces sorties sont disponibles lorsque le
signal clk est au front descendant ceci tout juste après que les comparateurs aient foumi
leurs résultats de comparaison. Le fichier de description VKDL du décodeur est en
annexe pour consultation.
3.3.2. Vérification de la fonctionnalité du code VHDL
Afin de bien vérifier Ia fonctionnalité du code VHDL ou de la description
comportementale du décodeur, un fichier de vérification appelé test bench a été crée.
Ce fichier contient tous les vecteurs de test pour vérifier Ia fonctionnalité du décodeur.
Ces vecteurs sont générés grâce à une routine. À chaque deux coups d'horloge, la
routine ajoute un " 1" logique successivement allant du bit 62 au bit O du vecteur d'entrée
inp initialement nul. Les deux coups dYhorIogesont choisis pour montrer que le résultat
de la canversion sera gardé tant que les entrées du décodeur ne changent pas. Une partie
des résultats de l'application du test bench est présentée dans le graphique 3 - 1. Le fichier
test bench du décodeur est m i s en annexe pour consultation,
Graphique 3.1: Résultats du test bench de la description VHDL du décodeur
3.3.3. Svnthèse et optimisation du code VKDL
Suite à la vérification fonctionnelle de la description comportementale du
décode=,
nous allons faire sa synthèse et en posant une contrainte au niveau de la
fiéquerace de fonctionnement. La synthèse est l'activité qui permet de traduire la
descripqion VHDL d'un circuit en composants ou portes logiques disponibles dans une
technologie donnée. Dans notre cas, la technologie est celle CMOSSS de HP.
Tout d'abord, une synthèse sans optimisation a été faite afin de s'assurer que la
description comportementale du décodeur serait réalisable ou synthétisable. Après coup,
on passe à-la synthèse avec optimisation dont la contrainte est d'avoir un délai maximal
de 2 ns soit une fréquence de fonctionnement de 500 MHz. mais il se trouve que sans la
contraimte, la synthèse donne un chemin critique inférieur à celui imposé. La contrainte,
maintenant, a été poussée presque à la limite d'une possible synthèse du décodeur. La
raison d'avoir une fréquence de fonctionnement aussi élevée, a été de posséder une
grande marge de manoeuvre lors de la réalisation physique d'autant plus que notre
technologie le permet. Et de plus, le délai maximal du circuit synthétisé ne tient pas
compte des délais d'interconnexion qui influencent grandement la vitesse de
fonctionnement. Le bilan de la synthèse et optimisation du décodeur est présenté dans Ie
tableau 3 -3.
r
1
I
Nombre de portes
1
Surface totale (combinatoire
et non combinatoire)
1
Chemin critique
Tableau 3.3: Le bilan de la synthèse du décodeur
Figure 3.4: Circuit du décodeur après synthèse et optimisation
1
3.3.4. Vérification de la fonctionnalité a ~ r è synthèse
s
et ontimisation
Après la synthèse et l'optimisation du décodeur. il est obligatoire de vérifier la
fonctionnalité du circuit obtenu. À cet effet' le fichier de test bench dans le cas de la
vérification fonctionnelle avant synthèse (juste du code VEfDL) a été utilisé afin de bien
pouvoir comparer les réponses obtenues-
Graphique 3.2: Résultats du test bench de la synthèse du décodeur
Le décodeur, qui est obtenu après synthèse, fonctionne parfaitement suite a
l'application du test bench. Nous remarquons au début de ce test, Les sorties du décodeur
sont à la valeur U pour "unknown" ou inconnu. La raison est que les bascules
synchronisant les sorties du décodeur n'étaient pas initialisées.
3.4.
Simulation mixte du convertisseur
Après avoir fait la conception du comparateur et du décodeur, il est nécessaire de
construire le convertisseur au complet et de montrer sa fonctionnalité. Pour cela, il
faudra faire une simulation mixte qui serait capable de simuler à la fois les
comportements analogiques et numériques. Le simulateur utilisé dans le cadre de ce
projet est appelé SpectreSVerilog du logiciel CADENCE. En fait, il est composé de
deux simulateurs Spectre pour les circuits analogiques et Vedog pour les circuits
numériques.
Pour une bonne communication des simulateurs, il est indispensable de faire une
partition du décodeur qui permettra d'associer, à chaque type de circuit (analogique ou
numérique), le simulateur correspondant. Ces simulateurs communiquent par des
interfaces qui sont des convertisseurs logiques. Ces derniers traduisent les voltages de
sortie des comparateurs, à partir de deux seuils, en niveaux logiques interprétables par le
décodeur. Les seuils pour avoir respectivement un " 1" logique et un "O" logique sont de
1-65V et 0.7 V. En d'autres termes, pour obtenir un " 1" logique, il faudra que la tension
soit supérieure au seuil et l'inverse pour obtenir un "O" logique.
Quelques exemples de simulation sont présentés dans les figures ci-après.
Graphique 3.3: Conversion de la tension d'entrée VIN=3.35 > (63/64) LSB
Sortie=3Fou"111111"
Graphique 3.4: Conversion de Ia tension d'entrée VIN=3.20 > (62164) LSB
Sortie = 3E ou " 111110"
Graphique 3.5: Conversion de la tension d'entrée VTN=3.15 > (6 1/64) LSB
Sortie = 3D ou "111101"
Graphique 3.6: Conversion de la tension d'entrée VIN=0.05 c (1/64) LSB
Sortie = 00 ou "000000"
Graphique 3.7: Conversion de Ia tension d'entrée VIN=O. IO < (2/64) LSB
Sortie = O I ou "00000 1"
Graphique 3.8: Conversion de la tension d'entrée VIN=0.15 < (364) LSB
Sortie = 02 ou "0000 10"
Plusieurs autres simulations ont été effectuées afin de bien prouver la fonctionnalité du
convertisseur et il s'est avéré que tous les résultats de ces simulations ont été très
satisfaisants.
3.5.
Conclusion
La conception détaillée du convertisseur est une partie très importante du projet-
En effet, elle a permis de vérifier et valider la fonctionnalité de I'architecture du
convertisseur avant de passer aux étapes de réalisation et de fabrication. De plus, il est à
noter la grande différence de conception entre les circuits analogiques et numériques.
Les résultats de simulation ont montré la fiabilité et la rapidité du convertisseur qui sont
dues respectivement à une bonne conception du comparateur dont la résolution est
toujours inférieure au LSB du convertisseur (c'est-à-dire pratiquement pas de risques
d'erreur de conversion) et aux grandes fréquences de fonctionnement des ses
composantes.
CHAPITRE 4
MÉTHODOLOGIE
4.1.
DE RÉALISATION
Introduction
Les résultats, obtenus lors de la conception du convertisseur AN, ont été très
motivants dans la poursuite du projet- Maintenant, la mise en profit de ces performances
doit se faire avec une bonne méthodologie de réalisation. Dans ce chapitre, nous
parlerons essentiellement de la réalisation physique à savoir le dessin des masques pour
la fabrication. Vue que le convertisseur A N parallèle est un circuit mixte, deux
approches de réalisation (pour le bloc analogique et pour le bloc numérique) seront
mises en oeuvre. 11 s'agit essentiellement dans la méthodologie de réalisation de trouver
une alternative permettant de combiner la mise en oeuvre de ces deux approches de
réalisation. La réalisation et la fabrication du circuit seront basées sur la technologie
CMOSSS de HP.
4.2.
Aperçu sur l'approche de réalisation
Le circuit du convertisseur A N parallèle peut être réparti en deux blocs
analogique et numérique. Le premier bloc comprend les comparateurs et la chaîne de
résistances alors que le dernier ne comprend que le décodeur. Chacun de ces btocs doit
avoir ses propres alimentations (VDD et VSS).
Cette séparation des alimentations a pour objectif d'éliminer les risques de
courant de conduction au niveau du substrat entre les transistors des deux blocs capables
de produire du bruit pendant la transition des signaux numériques.
Ce principe de séparation dans les circuits mixtes conduit à la réalisation séparée
de chaque bloc. De plus, les méthodologies de réalisation sont différentes. La production
du dessin des masques consiste au pIacement et routage des composantes d'un circuit à
l'aide des différentes couches offertes par la technologie de fabrication. Pour les circuits
anaiogiques, elle se fait jusqu'à
date manuellement contrairement aux circuits
numériques ofi elle se fait de façon automatique grâce à des outils de placement et
routage automatisés. Le dessin des masques d'un circuit analogique se fait de façon
manuelle pour donner beaucoup plus de contrôle au concepteur qui exiges ses propres
contraintes et préférences. Il s'avère être un travail exigent mais qui donne des résultats
plus satisfaisants et optimisés que s'il était automatisé. Ainsi. l'approche de réalisation
du convertisseur peut être représentée de manière très simpliste comme suit:
/
Réalisation du bloc
analogique
1
1
j
i
Réalisation du bloc
numérique
\
1
1i
,-
j Assemblage des blocs et
1
création du chip
1
!
Figure 4.1: Approche de réalisation du convertisseur
flash
Une fois que les deux blocs seront réalisés? l'assemblage des blocs et la création
du chip final incluant les "pads" ou connexions avec le monde extérieur se feront avec
un outil semi-automatisé de placement et routage hiérarchique appelé Block-Ensemble
(l3.E). Cet outil est spécialisé dans l'assemblage de blocs ou symboles déjà réalisés à
partir d'une représentation schématique de la comectivité entre les différents blocs. 11
est semi-automatisé car le concepteur peut contrôler manuellement la disposition des
blocs d'où sa puissance. La description détaillée du fonctionnement de cet outil sera
faite suite à la réalisation des blocs analogique et numérique.
4.3.
Approche de réalisation du bloc analogique
La réalisation d'un circuit analogique demande la connaissance des composantes
d'un circuit (transistors, résistances) sous leur représentation physique sans oublier les
règles et considérations au niveau de leur placement. La méthodologie de réalisation est
présentée dans la figure 4.2.
Le premier travail consiste à la réalisation d'un comparateur à l'aide de cellules
paramétriques pour les transistors n et p dont les paramètres sont les dimensions
(longueur L et Iargeur W). Par défaut, ces transistors paramétriques sont de taille
minimale et ont été l'objet d'optimisation. Ainsi, en jouant sur la taille, il est possible de
réaliser le transistor désiré. L'avantage principal avec ces transistors paramétriques est La
diminution du temps de réalisation. De plus, en appliquant la proportionnalité avec les
caractéristiques des transistors de taille minimale, ils ont été. euu aussi? l'objet
d'optimisation sur le plan qualitatif.
Durant le placement des transistors, il a été important de créer un axe de symétrie
afin de respecter la structure symétrique du comparateur. Aussi. cet axe permettra aux
transistors symétriques d'être affectés de la même manière par les sources de chaleur du
circuit comme les alimentations ou Ie circuit de polarisation (miroir de courant). En
effet, la température peut créer un déséquilibre fonctionnel car étant un facteur important
sur le déplacement des électrons. Pour l'étage d'entrée différentielle, il est conseillé de
placer ses transistors le plus rapprochés possible afin d'être insensible aux variations du
procédé de fabrication.
Placement et routage
manuels d'un wmparateur
Placement manuel des 63
comparateurs et de la
chaine de résistances
Routage manuel du
bloc analogique
Ajout de l'isolation et des
pins dlE/S et d'alimentation
Vérification des règles de dessin
Extraction du bloc analogique
c
Génération du symbole du
bloc analogique
L
Génération de I'abstract du
bloc analogique
-
Vérification fonctionnelle
Placement et routage du
convertisseur au complet
Figure 4.2: Méthodologie de rkalisation du bloc analogique
Concernant la résistance de 3Kn: elle a été faite avec une couche appelée silieid
par dessus du polysilicium. C'est un moyen très efficace de fabriquer de grandes
résistances sans occuper beaucoup d'espace avec une précision de k 3%.
Suite au placement de toutes les composantes du comparateur, le routage a été
fait manuellement et à plusieurs reprises di de rendre le comparateur plus compact et
simple. Par mesure de prudence, la vérification des règles de dessin (DRC), en plus de
l'extraction d u layout ont été faites. L'extraction a pennis de vérifier par LVS (Layout
Versus Schematic) si le comparateur réaiisé est équivalent au comparateur désiré. Les
résultats de ces vérifications ont été très concluants et il est possible maintenant de
placer manuellement tous les comparateurs et la chaîne des résistances de 1KS2 et par la
suite de les router. Avant de passer à la vénfrcation des règles de dessin du bIoc
analogique en entier, les ajouts d'une zone d'isolation et des broches (entrées / sorties et
alimentations) sont respectivement indispensables pour l'absorption de la température et
pour la création du symbole du bloc analogique. Il est à rappeler que Ies circuits
analogiques sont des circuits qui produisent de la chaleur à cause de leurs grands canaux
d'alimentations et sources de polarisation (miroir de courant).
L'isolation, faite par une large couche de Ia masse (du métal 1) entourant le bloc
analogique, réduira la dissipation de Ia chaleur vers le bloc numérique dont Ie bon
fonctionnement aurait pu être perturbé par la chaleur dégagée par le bloc analogique.
Les considérations, prises lors du placement des broches, ont été de placer
uniquement les 63 broches de sorties du bloc analogique à sa droite qui en principe
attaqueront les 63 broches d'entrées du décodeur qui seront placés à la gauche de celuici. Avec cette approche, le routage entre les deux bIocs par B.E se fera de façon directe.
D'une part, après la vérification des règles de dessin et l'extraction du bloc
analogique, il est possible de faire la vérification fonctionnelle du bloc analogique
réalisé suite à la création de son symbole.
D'autre part, il est possible de générer l'abstract du bloc analogique pour le
placement et routage du convertisseur au complet. L'outil Block-Ensemble travaille avec
l'abstract des blocs afin de ne pas toucher à leur réalisation physique (layout).
Comme son nom l'indique, I'abstract d'un bloc fait abstraction de son contenu
physique (layout); seuls les broches d'entrées / sorties et d'alimentation, faits à partir de
la couche M 2 3 (métaux 3 et
3, y
sont présents. Des contraintes ont été ajoutées au
niveau des broches concernant leur sens d'accès par Block-EnsernbZe par du métal2 ou
du métal3.
Figure 4.3: L e bloc analogique réalisé manuellement ( Surface = 0.58rnm2)
4.4.
A p ~ r o c h ede réalisation du bloc numérique
À l'opposé de l'approche de réalisation du bloc analogique. la réalisation du bloc
numérique (décodeur) se fait de façon automatique grâce à CeZZ-Ensemble (C.E) de
CADENCE qui est un outil spécialisé pour le placement et routage automatique d'un
ensemble de portes logiques.
Le résultat de la synthèse du code VHDL du décodeur à savoir son circuit ou
équivalent en portes logiques a été mis sous le format Verilog afin de pouvoir être
transféré sur CADENCE. La réalisation du décodeur dont la méthodologie est présentée
à la figure 4.4 peut être entamée une fois le transfert effectué.
Transfert sur CADENCE par
Verilog ln
Placement et routage
automatique avec C.E
Vérification des règles de dessin
Extraction et LVS du bloc
numérique
-_
-
Génération du symbole du
bloc numérique
Vérification fonctionnelle
_
Génération de i'abstract du
bloc numérique
Placement et routage du
convertisseur au complet
Figure 4.4: Méthodologie de réalisation du bloc numérique
Durant la phase de placement des composantes du décodeur, des contraintes ont
été prises en considération à savoir sur la disposition des broches d'entrées / sorties et
d'alimentation. Ces contraintes sont mises dans un fichier appelé "floorplan file" (voir
annexe E). Le placement des broches est effectué avant celui des portes logiques. Ainsi,
les portes logiques seront placées en fonction de leur position par rapport auy broches
déja placés. Parfois, l'espace de pIacement par défaut, prévu par C E , est trop petit pour
que toutes les portes logiques soient placées. Dans ce cas, le concepteur est obligé
d'intervenir manuellement en éIargissant cet espace afin de faciliter le placement de
toutes les portes logiques.
Les contraintes imposées aux broches ou broches d'entrées du décodeur ont été
que tous les 63 broches d'entrées soient placés à sa gauche par ordre croissant allant du
haut vers le bas. Quant aux 6 broches de sorties, ils doivent être placés à sa droite de la
même façon. Le pin de l'horloge (clk) doit être placé vers le bas ainsi que pour les
broches d'alimentation (VDD et VSS).
Suite au placement de toutes les portes logiques en rangées de cellules
normalisées, le routage du décodeur au complet est effectué à travers des canaux de
routage séparant les rangées de cellules normalisées.
Mn de s'assurer que les règles de dessin ont été respectées. le DRC (Design
Rule Checking) est appliqué pour le décodeur réalisé. 11 s'est trouvé qu'il y avait
quelques erreurs de dessin dont il a fallu faire les corrections manuellement. En effet, les
outils automatiques de placement et routage ne produisent pas toujours un p d a i t layout.
Donc, il revient au concepteur de faire les vérifications et d'apporter les corrections
nécessaires.
La vérification des règles de dessin ne suffrt pas pour la confirmation de la b o ~ e
réalisation d'un circuit. 11 est recommandé de faire la comparaison du circuit réalisé avec
le circuit conçu. Elle se fait à I'aide du LVS (Layout Versus Schematic) qui compare le
"netlist" (description des composants et de leurs connexions) des deux circuits. Le netlist
du décodeur réalisé a été obtenu suite à son extraction. Une fois l'extraction et le LVS
parfaits, nous pouvons procéder à la vérification fonctionnelle après la création du
symbole du bloc numérique ou à la génération de l'abstract du bloc numérique pour le
placement et routage final du convertisseur.
Figure 4.5: Le bloc numérique réalisé par Cell-Ensemble ( Surface = 0.25rnm2)
4.5.
Approche de réalisation du convertisseur
La dernière phase de la réalisation du circuit consiste à l'assemblage des deux
blocs dont les réalisations ont été déjà effectuées. L'assemblage des blocs et la création
du chip final incluant les 'pads' ou connexions avec le monde extérieur se feront avec un
outil semi-automatisé de placement et routage hiérarchique appelé Block-Ensemble
PmCet outil est spécialisé dans l'assemblage de blocs ou symboles déjà réalisés en
se basant sur une représentation schématique de la comectivité entre les différents blocs.
Il travaille avec l'abstract des blocs afin de ne pas toucher à leur réalisation physique
(iayout). Dans la vue abstract des blocs réalisés, seuls les broches sont présents. En
posant ainsi des conditions sur leur(s) chemin(s) d'accès, B.E est capable de faire la
réalisation de notre convertisseur A N à notre guise d'autant plus que nous pouvons
contrôler manuellement le placement des blocs.
Entrée schématique du
1
1
1
Placement manuel des
abstracts des blocs
'
Routage automatique des blocs
/
Vérification des règles de dessin
i
,
i
1
4
1
i
I
1
i
Extraction et LVS du
convertisseur AIN
I
'
i
l
Génération du symbole du
convertisseur A/ N
!
i
1
1
Vérification fonctionnelle
et fabrication
Figure 4.6: Méthodologie de realisation du convertisseur A/N
En vue de créer un chip pour notre convertisseur A N . nous avons décidé
d'inclure
des pads (connexions avec le monde extérieur) d'entréeslsorties
et
d'alimentation qui sont d'ailleurs considérés comme étant des blocs par B.E. Concernant
les alimentations du circuit, il y a les pads pour le bloc analogique et les pads pour le
core du chip qui sert aussi d'alimentation pour le bloc numérique.
Pour la réalisation du convertisseur A N , nous avons commencé à faire son
entrée schématique incluant les pads. La planification de l'espace de réalisation est faite
en fonction de la taille des blocs représentés dans l'entrée schématique.
Le placement des blocs a été effectué de façon manuelle. Ceci nous donne ainsi
la possibilité de choisir la disposition des blocs. Le placement pouvait se faire
automatiquement mais de façon grossière à moins d'y inclure un "floorplan file" où les
contraintes associées à la disposition de chaque bloc seraient décrites. Le placement
manuel s'est avéré plus commode car il nous donne plus de contrôle sur la disposition
des blocs. De plus, sa disposition est fixe contrairement au placement automatique où
elle est temporaire car elle peut varier lors du routage.
Après le placement de tous les blocs, le routage se fait dans les canaux de
routage séparant les blocs. Les abstracts des blocs sont reliés selon la comectivité
obtenue de la vue schématique. Une fois le routage effectué. les vues abstracts des blocs
sont remplacées par leur vue layout et on obtient ainsi Ia réalisation finale de notre
convertisseur AN.
Comme d'habitude, suivent les phases de vérification des règles de dessin (DRC)
et de comparaison LVS de l'entrée schématique du circuit avec le circuit réalise suite à
son extraction. Également, l'extraction du convertisseur AM réalisé nous à permis de
créer son symbole afin de vérifier sa fonctionnalité. Le circuit est finalement prêt à être
envoyé pour sa fabrication.
Figure 4.7: Le bloc mixte réalisé par Block-Ensemble ( Surface = 5.5mm2)
4.6.
Présentation de auelaues résultats de simulation
Afin de s'assurer de la fonctionnalité de notre réalisation, de nombreuses
simulations ont été effectuées sur le circuit du convertisseur obtenu après extraction.
Nous présenterons seulement quelques résultats de ces simulations qui ont été faites
avec le simuiateur Spectre. Ce dernier a été utilisé du fait qu'après l'extraction du
circuit, nous sommes rendus au plus bas niveau c'est-à-dire au niveau des transistors et
des résistances. Une présentation plus exhaustive de la fonctionnalité du convertisseur
ainsi que ses performances sera fhite dans le prochain chapitre où on abordera le test du
circuit fabriqué.
Graphique 4.1: Conversion de la tension d'entrée VIN=3.25 > (6364) LSB
Sortie=3Fou"1111Il"
Graphique 4.2: Conversion de la tension d'entrée VIN-3.20 > (62/64) L S B
Sortie = 3E ou " 111110"
Graphique 4.3: Conversion de la tension d'entrée VTN=3.15 > (6 1/64} LSB
Sortie=3D ou "111101"
4.7.
Conclusion
Dans ce chapitre, deux approches de réalisation (pour le bloc analogique et pour
le bloc numérique) ont été mises en oeuvre. L'alternative permettant de combiner les
deux mises en oeuvre a été IYoutiIBlock-Ensemble de Cadence. La vérification de la
fonctionnalité du convertisseur réalisé à partir de cette méthodologie a été effectuée. Les
résultats de cette vérification ayant été satisfaisants, Ie circuit a été envoyé par la suite en
fabrication. Cependant, il se peut que le circuit fabriqué soit défectueux à cause du
procédé de fabrication. Donc, il est indispensable de tester le circuit fabriqué pour
plusieurs raisons qui seront évoquées dans Ie prochain chapitre.
CHAPITRE 5
TEST DU CONVERTISSEUR FABFUOUÉ
51.
Introduction
La dernière phase dans le cadre de ce projet est le test du circuit intégré fabriqué,
Elle peut constituer, en elle-même, un autre projet à cause de sa complexité à savoir la
création de la plate-forme où le test sera effectué ainsi que toutes les installations
nécessaires. La conception et la réalisation de la plate-forme ou Ia plaquette tiennent en
compte le fait que le circuit fabriqué est un circuit hybride à savoir la séparation de la
partie analogique de la partie numérique. Chaque partie possède ses propres
alimentations dans la plaquette afin de diminuer le bruit qui pourrait affecter les résultats
du test. Nous nous intéressons seulement dans le test à déterminer certains paramètres
importants d'un convertisseur A/N comme les non-linéarités intégrde et différentielle,
les erreurs de gain et de décalage et la précision. Ces paramètres ont été définis dans le
deuxième chapitre et permettent de juger les performances du convertisseur réalisé et de
tirer des conclusions sur le projet.
5.2.
Test du convertisseur A N fabriqué
La conception et la réalisation de la plaquette ne seront pas abordés dans ce
travail. 11 nous est fourni par la CMC. Le boitier du circuit est le BNR 28/44 CQFP
(Ceramic Quad FIat Package) et contient 44 pads dont 28 sont seulement utilisables.
Figure 5.1: Le boîtier choisi : BNR 28/44 CQFP
Ce boîtier a été choisi car étamt l'idéal pour les circuits fonctionnant à partir de
50 MHz et plus. Seuls les pads connectés dans le boîtier sont également connectés dans
le board afin de faciliter leur accessibrilité par les appareils de test et de mesure. Pour les
signaux analogiques (Vin, Clk et Vrref) et d'alimentation (Vdda, Vddn, Vssa, Vssd,
Padvdd et Padvss) sont générés par un simple générateur de signai. On précise que
Padvdd et Padvss sont des pads servamt à l'alimentation même des pads analogiques et
numériques du circuit, Dans la plaquette, il faudra s'assurer d e bien isoler ces pads afin
de ne pas propager du bruit. Par la suite, toutes les masses (analogique et numérique)
doivent être connectées ensemble (grounding) afin d'éviter la présence de voltage de
décalage. Sinon, toutes les autres alEmentations sont séparées pour les raisons citées
précédemment. Quant aux pads des sngnaux de sorties. ils sont directement connectés à
un anaiyseur de signaux.
Durant le test, le signal d'haxloge sera fixé à 150 MHz vu le manque d'un
générateur de signaux dépassant cette fiéquence à notre disponibilité. De toute façon,
cette fréquence remplit bien la contrainte du projet car l'objectif était d'atteindre ou de
dépasser 50 MHz.
La procédure du test sera dYév;duertous les cas possibles ou scénarios de sorties
du convertisseur A/N à 6 bits en faisant varier l'entrée VIN de O à 3.3V par incrément de
1 LSB (2 5.lmV). Par la suite, nous dcétenninerons avec précision la tension à laquelle le
code correspondant est obtenu en sortiie. L a collecte de toutes ces valeurs nous permettra
de dessiner la courbe caractéristique du convertisseur A/N réalisé. La comparaison de la
courbe obtenue avec la courbe idéale permettra de déterminer les non-linéarités intégrale
et différentielle ainsi que les erreurs de gain et de décalage s'il y a lieu. Cette procédure
peut s'avérer très difficile.
Également, une autre façon de faire le test est d'appliquer un signal sinusoïdal
positif à l'entrée VIN et de reconstituer le même signal a u sorties du convertisseur.
L'objectif sera de déterminer par FFT (Fast Fourier Transform), le rapport signal-bruit
qui est un des paramètres les plus importants d'un convertisseur A N parailèle.
I
F
d
%
1
' Calcul de la
yissance
[q
moyenne des
1
FR
Calculdes i
de M blocs de N --y puissances des
i khantillons
b4 blocs I
1
i
I
1
I
,joa
1
,
/ SNR=Différence de la
i
! puissance moyenne
i+I
/: du signal avec celle
du bruit
Figure 5.2: La procédure de calcui du rapport signal-bruit (SNR)
Après l'application du FFT à la sortie du convertisseur, on calcule le module des
échantillons pour chacun des blocs. Un bloc représente un ensemble d'échantillons du
signal à la sortie du convertisseur. La puissance de chaque broc est donnée par
IOZog(modu1e). Ainsi, la puissance moyenne des blocs est obtenue en sommant toutes
Ieurs puissances suivi du rapport avec le nombre de blocs M. Le rapport signal-bruit sera
la différence de la puissance moyenne du signal avec celle du bruit. La puissance
moyenne du bruit est obtenue en faisant la moyenne de toutes les harmoniques.
Dans notre cas, nous avons pris 12 blocs contenant chacun 300 échantillons. Le
nombre élevé de blocs permet de mieux estimer Ie spectre du signal à la sortie du
convertisseur. En effet, chaque bloc peut avoir un rapport signal-bruit différent. Un
nombre de blocs élevé rend le calcul plus consistant.
nombre d'échantillons
Figure 5.3: Le signai de sortie du convertisseur suite à l'application
d'un sinus a son entrée VIN
Nous remarquons que nous n'avons pas un sinus parfait à la sortie du
convertisseur. En effet. nous devrions avoir le signal appliqué à I'entrée. La présence
d'un bmit en est la cause.
200
250
nombre d'échantillons
Figure 5.4: La puissance moyenne du signal de sortie
Le rapport signal bruit (SNR) est obtenu en faisant la différence de la puissance
moyenne du signai avec celle du bruit qui vaIent respectivement 73.1814 dB et
45.3814 dB. Ce rapport signal bruit mesuré est de 27.8 dB et est faibIe par rapport à
celui visé (37.8 dB). Ce rapport ne nous garantit qu'une précision de 4 bits au lieu de 6
bits.
Ainsi, l'application de la procédure de test ne nous donne pas les résultats
escomptés. Également, des erreurs comme des codes manquants sont recensées. Dans
certains cas, le passage du code actuel au code suivant ne se fait pas, engendrant ainsi
des codes manquants.
Un diagnostic a été appliqué afin de localiser les bits responsables de ces erreurs.
Ce diagnostic consiste à vérifier si les transitions au niveau de chaque bit
individuellement, allant du MSB au LSB, se font aux bons voltages. Les résultats de ce
diagnostic montrent que seuls les deux bits les moins significatifs (bit O et bit 1) sont
responsables de ces erreurs. Ceci confirme encore que la précision du convertisseur est
de 4 bits.
Ce constat nous a amené également à trouver l'existence d'un bruit sur Ie board
et sur les installations mêmes qui est de l'ordre 80 mV. Ce bruit affecte évidemment les
deux bits les moins significatifs car dont les valeurs de voltage de transitions sont
respectivement de I LSB (51 mV) et 2 LSB (102 mV). Une conséquence possible de ce
bruit pourrait être l'existence de codes manquants qui ne seraient pas causés par le
circuit lui-même mais plutôt par les installations de test (équipements et plaquette).
Une autre source possible de codes manquants pourrait être une fiéquence
d'horloge trop élevée ne laissant pas ainsi le temps à ces deux bits de sortie de prendre la
bonne décision. Mais en faisant diminuer la fréquence d'horloge. nous constatons que
les mêmes codes manquants existent toujours.
Donc, ce dernier test ne fait qu'appuyer l'hypothèse que Ie bruit est à la base des
codes manquants,
Ceci est vraiment un handicap majeur pour déterminer certains paramètres
caractéristiques d'un convertisseur cites précédemment. Cependant, il est toujours
possible de tester le circuit avec des équipements (générateurs de signaux-, connecteurs et
plaquette) plus perfectionnés. Avec le matériel adéquat,
le test du circuit se fera
facilement.
Les performances prévues par simulation du convertisseur A N sont présentées
dans le tableau 5.1. EIles sont en rapport avec la réalisation physique (layout) du circuit
avant la fabrication.
6 bits
Alimentation
Fréquence de conversion
I
Pas de codes manquants
Puissance consommée
Surface
Tableau 5.1 :Performances prévues du convertisseur A/N
Nous remarquons que le circuit fonctionne très bien avec une fréquence de
conversion très élevée dépassant de loin l'objectif. En faisant la comparaison avec les
convertisseurs A N parallèles dans le marché (Micro Nehvork, Andog Devices, Struck)
avec la même résolution, notre puissance consommée est acceptable. Quant à la surface
du circuit, elle est relativement petite selon la technologie montrant ainsi le travail
optimisé lors de Ia conception et de la réalisation.
5.3
Conclusion
Le test du convertisseur A N fabriqué, ne donne pas les résultats escomptés par
simulation malgré toutes les dispositions prises dans le montage. En effet, les
évaluations de tous les scénarios de sorties possibIes et du rapport signal-bruit portent à
la même conclusion à savoir un nombre de bits effectifs de 4. Ceci constitue un handicap
en plus du bruit du montage pour déterminer les autres performances (fréquence
maximale de conversion et la consommation de puissance) du circuit fabriqué.
CONCLUSION
La conception et la réalisation d'un convertisseur A N est un travail qui demande
la connaissance de l'architecture appropriée à son contexte d'application. De plus, le
choix de la structure des composantes de cette architecture doit être fait en fonction des
objectifs à atteindre. Avec l'avancement de la technologie. il est possible de réaliser des
convertisseurs de plus en plus rapides.
Effectivement, les performances prévues par simulation du convertisseur NN
sont très satisfaisantes. Elles dépassent les objectifs à atteindre dans ce projet en terme
de fréquence de conversion, minimisation de la puissance consommée et surtout
l'absence de codes manquants. Ces performances sont obtenues grâce aux approches de
conception et de réalisation du circuit utilisées dans Le cadre du projet.
La fiabilité et la rapidité du circuit sont dues à une bonne structure et conception
du comparateur dont la résolution est toujours inférieure au LSB du convertisseur (c'està-dire pratiquement pas de risques d'erreur de conversion). Quant au décodeur,
l'optimisation de son code VWDL lors de la synthèse a donné un chemin critique de
0.42 ns. C'est la raison pour laquelle en plus du temps de comparaison de 2ns, la
fréquence de conversion du convertisseur est très élevée.
La mise en profit des performances lors de la conception s'est effectuée avec une
bonne méthodologie de réalisation qui permet de combiner Ia mise en oeuvre des
approches de réalisation des blocs analogique et numérique. Chacun de deux blocs a été
réalisé en respectant soigneusement les considérations qui lui sont spécifiques
La connaissance et la maîtrise du fonctionnement des outils de placement et
routage était nécessaire. Cette acquisition a permis d'utiliser une approche semiautomatique pour la réalisation d'un circuit mixte avec toutes ses considérations.
Cependant, le test du circuit constitue une phase très complexe car il existe
certains facteurs dont le concepteur n'a pas le contrôle et qui peuvent déstabiliser le
fonctionnement du circuit, Pour faire un bon test, il faut avoir une bonne procédure et
des équipements adéquats afin de pouvoir bien garantir le fonctionnement du circuit
testé. 11 existe une multitude de sources d'erreur potentieIles à l'extérieur du circuit.
En effet, dans notre cas, le bruit causé par l'installation des équipements a
occasionné des codes manquants. Cependant, la fonctionnalité du circuit fabriqué n'est
pas mis en doute car on a obtenu un nombre de bits effectifs de 4. Ceci prouve que les
comparaisons et le décodage fonctionnent bien mais pas assez pour pouvoir couvrir les 6
bits prévus lors de la conception et réalisation du circuit.
Pour compléter ce travail, il faudra faire le test du circuit avec des équipements et
des installations adéquats générant un faible bruit afin de montrer les vraies
performances du circuit. Cette phase est importante voire indispensable d'autant plus
que les prédictions de performance sont très satisfaisantes.
BIBLIOGRAPHE ET LISTE DES RÉFÉRENCES
[1] Kevin M. Daugherty, (1995). Analog-To-Digital Conversion, A Pratical Approach.
Mc Graw-Hill, ISBN 0-07-0 15675-1
[2] Analog-Digital Conversion handbook? Analog Devices, Nonvood. MA, 1986.
[3] David F. Hoeschele Jr., (197 1). Techniques de conversion analogiqtte-digitale et
digitale-analogique. Masson et cie, Paris.
[4] H. Reyhani et P. Quinlan, "A 5 V, 6-b, 80 Ms/s BiCMOS Flash ADC,
vo1.29, August 1994, pp.873-878.
"
JSSC,
[5] Ardie G. W. Venes et R.J. van de Plassche, "An 80MHz, 80mW, 8-b CMOS Folding
A/D Converter with Distributed Track-and-Hold Prepocessing, " JS SC, voI.3 1,
December 1996, pp. 1846- 18%.
[6] R. Roovers, "A 175 Ms/s, 6 b, 160 mW, 3.3 V CMOS A/D Converter," JSSC, vo1.31,
July 1996, pp.938-944.
[7] W. Kester, "Flash ADCs Provide the Basis for High-Speed Conversion." Electronic
Design News, January 1990, pp. 101-1 1O.
[a] B. Nauta et Ardie G.W. Venes, "A 70-Ms/s, 1IO-mW. 8-b CMOS Folding and
Interpolating A/D Converter, " JSSC, vo1.30, December 1995, pp. 1302-1308.
[9] W. Kester, "Layout, Grounding and FiItering CompIete Sarnpling ADC System,"
Electronic Design News, October 1992, pp. 127- i 34.
1101 K. Kattmann et J. Barrow, "A technique for reducing differential nonlinearity errors
in flash AD converters," Proc. ISSCC'9 1, pp. 170-171.
[ I l ] A.G. Dingwall and V. Zazzu, "An8 MHz Cmos Subranging AD Converter," JSSC,
vol SC-20, 1985, pp. 1138-1 143.
[12] J. van Valburg et R.J. van de Plassche. "An 8-bit 650-MEfi folding ADC," JSSC,
vo1.27, December 1992, pp. 1662- 1666.
[13] T. Kumarnato, M. Nakaya, W. Honda, S. Asai, Y. Akasaka et Y. Horiba, "An 8-bit
High-Speed CMOS A/D Converter, " JSSC, vol.SC-21, December 1986, pp.976-982.
[14] R.L Geiger, P.E Allen, N.R Strader, (1990). VLSI design techniquesfor malog and
digital circuits- Mc Graw-Hill, ISBN 0-07-023253-9
[15] Behzad Razavi, (1995). Principles of Data Conversion Sysrem Design. IEEE Press,
ISBN 0-7803-1093-4
[16]A. Charoenrook et M. Soma, "A FauIt Diagnosis Technique for Flash ADC's,"
IEEE Transactions On Circuits And Systems, vo1.43, June 1996. pp.445-455.
ANNEXE A:
DESCRIPTION SPICE DU COMPARATEUR
vdd 7 O dc 3.3
vss 9 O dc O
vclk clk O pulse(3.3 O O O O 2.5ns Sns)
mln x in1 4 9 CMOSN 1=.6uw=.6u
m l p x in2 4 7 CMOSP I=.6u w=2u
m2n y in2 4 9 CMOSN l=.6u w=.6u
m2p y in1 4 7 CMOSP 1=.6u w=2u
m3 7 y x 7 CMOSP l=.6u w=5u
m4 7 x y 7 CMOSP 1=,6u w=5u
m5 x y 6 9 CMOSN 1=.6u w=2u
mG y x 6 9 CMOSN 1=.6u w=2u
m7 7 clk 4 9 CMOSN l=-6u
m8 6 clk 9 9 CMOSN 1=.6u w=2u
m9 x clk y 7 CMOSP 1=.6u w=5u
* source miroir de courant
m l 0 4 10 9 9 CMOSN 1=0-6u w=18.3u
m l 1 10 10 9 9 CMOSN 1=0.6u w=18.3u
r 7 102k
subckt inv in out vdd vss
m l 2 vdd in out vdd CMOSP 1=0.6u w=1.5u
m l 3 out in vss vss CMOSN I=0.6u w=.6u
.ends inv
* Charges aux sorties du comparateur
xlx1179inv
x2yl279inv
ANNEXE B:
DESCRIPTION VIHDL DU DÉCODEUR
library IEEE;
use 1EEE.std logic-l164.alI;
use EEE.S~LOGIC-A.RITH.~II;
use IEEE-STDLOGIC-UNSIGNED-all;
use WORK.al1;
entity ddn is
port(
inp : in std-logic-vector(62 downto O);
cik : in std-Iogic;
outp: out std-logic-vector(5 downto O));
end ddn;
architecture behave-ddn of ddn is
begin
mainjroc: process(inp,cllc)
begin
if clk'event and clk='O1then
if (inp(O)=' 1') then
outp~="111111";
elsif (inp(1)='1') then
outp<= "111110";
elsif (inp(2)=' 1') then
outpc= "1 11101":
elsif (inp(3)=' 1') then
outpc= " 112 100";
elsif (inp(4)=' 1') then
outp<= "1 11011";
elsif (inp(5)=' 1 ') then
outpc= "1 11010";
elsif (inp(6)=' 1') then
outp<= "111001";
elsif (inp(7)=' 1') then
outp<= " 11 1000";
eIsif (inp(8)=' 1') then
o u q c = "1 10111";
elsif (inp(9)=' 1') then
outp<= "1 10110";
elsif (inp(1O)='l') then
outp<= "1 IOlOI";
elsif (inp(ll)='l') then
outp<= "1 10100";
elsif (inp(l2)=' 1') then
outp<= "110011";
elsif (inp(l3)=' 1') then
ourp<= " 110010";
eisif (inp(14)='11) then
outpc= " 11O00 1";
eIsif (inp(l5)=' 1') then
outp<= " 110000";
elsif (inp(l6)=' 1') then
outp<= "101 11 1";
elsif (inp(17)='11) then
outp<= " 101110";
elsif (inp(l8)=' 1') then
outp<= "101101";
elsif (inp(l 9)='11) then
outp<= " 1O 1 100";
elsif (inp(20)=' 1') then
outpc= "10101 1";
elsif (inp(2 l)=' 1') then
outp<= "101010":
elsif (inp(22)=' 1') then
outp<= "l0100I";
elsif (inp(23)=' 1') then
ou@<= " 1O 1000";
elsif (inp(24)=' 1') then
ou@<= "100111";
&if (inp(25)=' 2') then
outp<= " 100110";
elsif (inp(26)='l1) then
ou@<= "100101";
elsif (inp(27)=' 1') then
outp<= " 100100";
&if (inp(28)='1') then
outp<= "10001 1";
elsif (inp(29)=' 1') then
outp<= " I O00 1O";
elsif (inp(30)='lt) then
outp<= " 100001";
elsif (inp(3 l)=' 1') then
outp<= " 100000";
elsif(inp(32)='11) then
outp<= "011111";
elsif (inp(3 3)=' 1') then
outp<= "01 1 110";
elsif (inp(34)=' 1') then
outp<= "01 1101";
elsif (inp(35)='l1) then
outp<= "01 1100";
elsif (inp(36)='l1) then
outp-== "O1 1011";
elsif (hp(3 7)=' 1') then
outp<= "O1 1010";
elsif (inp(3 8)=' 1') then
outp<= "01 1001";
elsif (inp(39)=' 1') then
ou@<= "01 1000";
elsif (inp(40)=' 1') then
outpc= "O101 11";
elsif (inp(4 1)=' 1') then
outp<= "O101 10";
eIsif (inp(42)=' 1') then
outp<= "010101";
elsif (inp(43)=' 1') then
outp<= "020100";
elsif (inp(44)=' 1') then
outpc= "01001 1";
elsif (inp(45)=' 1') then
outp<= "O 1O0 1O";
elsif (inp(46)=' 1') then
OUQ<=" 0 1000 1";
elsif (inp(47)='lt) then
outp<= "010000";
elsif (inp(48)='11) then
outp<= "001111";
eIsif (inp(49)='lt) then
outp<= "001 110";
elsif (inp(50)=' 1') then
outp<= "O01 101";
&if (inp(51)='l1) then
ourp<= "001 100";
elsif (inp(52)=' 1') then
outpc= "00201 1";
elsif (inp(53)=' 1') then
outp<= "001010";
elsif (inp(54)=' 1') then
outp<= "00100 1";
elsif (inp(55)=' 1') then
outp<= "00 1000":
elsif (inp(56)=' 1') then
ourpc= "000 1 11";
elsif (inp(57)=' 1') then
outp<= "000 110";
elsif (inp(58)='11) then
outp<= "000101":
elsif (inp(59)=' 1') then
ou@<= "000100";
elsif (inp(60)=' 1') then
outp<= "O000 11";
elsif (inp(6 1)=' 1') then
outp<= "0000 1O";
elsif (inp(63)=' 1') then
ou@<= "000001";
elsif (inp(63)='Ot) then
outp<= "000000";
end if:
end if;
end process:
end behave-ddn;
ANNEXE C:
FICHIER DE TEST DU CODE VHDL DU DÉCODEUR
Iibrary IEEE;
use EEE-std-logic-1 l64.aU;
use IEEESTD-LOGIC-ARITH.al1;
use IEEE-STDLOGIC-UNSIGNED-all;
use WORK-dl;
entity tb-ddn is
end tbddn;
architecture test-ddn of tb-ddn is
SIGNAL inp : std-logic-vector(62 downto O);
SIGNAL cik : std-logic;
SIGNAL outp: std-logic-vector(5 downto O):
component ddn
port( inp : in std-logic-vector(62 downto O);
clk : in std-logic;
outp: out std-logic-vector(5 downto O));
end cornponent;
begin
the-ddn: ddn
Port Map (inp, clk, outp);
MOT-CLK: process
begin
clk <='O1;
wait for 3 ns;
clk <= ' 1';
wait for 2 ns;
end process;
MOT JFB 1: process
variable inp l :sd-logic-vector(62 downto O): =
"000000000000000000000000000000000000000000000000000000000000000";
begin
inp<=inp 1;
wait for 10 ns;
for i in 62 downto O Ioop
inp l(i):= ' 1';
inp <=inp 1;
wait for 10 ns;
end loop;
end process;
END test-ddn;
configuration CFG-tb-ddn of tb-ddn is
for test-ddn
for the-ddn: ddn
end foi;
end for;
end CFG-tbddn;
LAYOUT DU COMPARATEUR
side
"LEFT"
"LEFT"
"LEFT"
"LEFT"
"LEFT"
"LEFT"
"LEFT"
"LEFT"
"LEFT"
"LEFT"
LEFT"
"
"LEFT"
"LEFT"
"LEFT"
"LEFT"
"LEFT"
"LEFT"
"LEFT"
"LEFT"
"LEFT"
"LEFT"
"LEFT"
"LEFT"
"LEFT"
"LEFT"
"LEFT"
"LEFT"
"LEFT"
(inp 27))
"LEFT"
"LEFT"
@P 28))
(inp 29))
"LEFT"
(inp 30))
"LEFT"
(inp 3 1))
"LEFT"
(inp 32))
"LEFT"
(inp 3 3))
"LEFT"
(inp 34))
"LEFT"
(inp 3 5))
"LEFT"
(inp 36))
"LEFT"
(inp 37))
"LEFT"
(inp 3 8))
"LEFT"
(inp 39))
"LEFT"
( h p 40))
"LEFT"
(inp 4 1))
"LEFT"
(inp 42))
"LEFT"
(inp 43))
"LEFT"
(inp 44))
"LEFT"
(inp 45))
"LEFT"
(inp 46))
"LEFT"
( h p 47))
"LEFT"
(inp 48))
"LEFT"
(inp 49))
"LEFT"
(inp 50))
"LEFT"
(,P
"LEFT"
(inp 52))
"LEFT"
(inp 53))
"LEFT"
(inp 54))
"LEFT"
(inp 55))
5 1))
"LEFT"
"LEFT"
"LEFT"
"LEFT"
"LEFT"
"LEFT"
"LEFT"
"NGHT"
"RIGHT"
"RIGHT"
"RIGHT"
"RIGHT"
"NGHT"