controleur flou testable - Université Ferhat Abbas Sétif

MINISTERE DE L’ENSEIGNEMENT SUPERIEUR ET DE LA
RECHERCHE SCIENTIFIQUE
UNIVERSITE FERHAT ABBAS - SETIF
UFAS (ALGERIE)
MEMOIRE
Présenté à la Faculté des Sciences de L ’ Ingénieur
Département d
’ Electronique
Pour l
’ obtention du diplôme de
MAGISTER
Option : contrôle
Par
MOUSSAOUI MOURAD
Thème:
Soutenu le: 26/01/2009, devant la commission d’examen:
JURY :
Mr. Zegadi Ameur Professeur à l’université de Sétif Président
Mr. Khellaf Abdelhafid Professeur à l’université de Sétif Rapporteur
Mr. Amardjia Nourredine Maître de conférence à l’université de Sétif Examinateur
Mr. Bourouba Naceredine Maître de conférence à l’université de Sétif Examinateur
Mr. Chemali Hamimi Maître de conférence à l’université de Sétif Invité
CONTROLEUR FLOU TESTABLE

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Avant tout, je remercié Dieu le tout puissant qui m’a donné le courage, la volonté
ainsi que la patience, pour terminer ce travail.
Tout d'abord, j'adresse ma gratitude et mes profonds remerciements à Mr A.
KHELLAF et Mr H. CHEMALI d’avoir accepter de diriger ce travail et de m’avoir
bien orienté.
Je remercie Vivement Mr A. ZEGADI d'avoir accepter de présider le jury de cette
thèse.
Je tiens à exprimer ma profonde reconnaissance à Mr N. BOUROUBA et Mr N.
AMARDJIA de m'avoir fait l'honneur d'accepter d'être membres du jury de ce
mémoire.
Je tiens enfin à remercier également tous les enseignants, collègues et amis, au près
des quels j'ai trouvé un excellent esprit de coopération.

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A mes très chers parents pour leurs sacrifices et leurs
soutiens, enfin pour tout,
A toute ma famille,
A tous ceux qui me sont chers,
A tous mes amis(es),
Enfin à tous qui de prés ou de loin ont contribué à la
réalisation de ce travail
A vous tous j’offre ce modeste travail
,
Moussaoui.M

Résumé
La conception d’un contrôleur flou testable 2 entrées – 1 sortie sur FPGA est effectuée, en
utilisant le langage de description de matériel "VHDL", sur une plateforme de conception de Xilinx
ISE7.1i couplée directement avec le simulateur ModelSim de Mentor Graphic.
Ce contrôleur est synthétisé sous forme d’un "IP Core" (Intellectual Property) où les exigences
de rapidité de traitement et contraintes de testabilité sont fortement considérées. En plus, notre
architecture prend en charge la reconfiguration très convoitée et ciblée dans les applications
modernes. Les résultats de synthèse et de simulation obtenus et consignés dans ce mémoire
montrent la bonne stratégie de développement suivie d'une part et attestent le degré élevé de
maîtrise des techniques de conception d'autre part.
L'implantation du contrôleur sur différentes "FPGA" a montré son bon comportement global
et une nette satisfaction des exigences de vitesse et de souplesse d'exploitation imposées et
recherchées dans les applications industrielles modernes.
La validation du contrôleur développé a nécessité un passage par une phase de vérification
exhaustive des différents modules qu'ils le constituent d'une part et d'une expérimentation d'autre
part. En effet, une application très complexe du type freinage d’un métro a fait l'objet de cette
expérimentation.
Le contrôleur développé pourrait représenter un embryon intelligent autour duquel il est
possible de bâtir une bonne stratégie de commande de processus dans les systèmes embarqués.
Mots clés : Logique floue, Test, VHDL, IP.

GLOSSAIRE
FLC Fuzzy Logic Controller.
FLIPS Fuzzy Logic Inference Per Second.
WARP Weight Associative Rule processor.
CAD Computer aided design.
TTM Time To market.
DUT Device Under Test.
ATE Automatic Test Equipment.
ATPG Automatic Test Pattern Generation.
DFT Design For Testability.
BIST Built In Self Test.
LFSR Linear Feedback Shift Register.
MISA Multiple Input Signature Analyser.
MISR Multiple Input Shift Register.
BS Boundary Scan.
BSR Boundary Scan Register.
TAP Test Access Port.
IP Intellectual Property.
VHDL Very High speed integrated circuits Hardware Description Language.
FPGA Field Programmable Gate Array.
ASIC Application Specific Integrated Circuit.
CLB Configurable Logic Bloc.
IOB Input Output Bloc.
LUT Look-Up Tables.