CPLD: étendent le concept des SPLDs et permettent

CPLD: étendent le concept des SPLDs et permettent généralement d’intégrer
plusieurs PLDs (2 à 64) dans un même boîtier avec une densité meilleure à
capacité équivalente.
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Limite des PLD/CPLDDans le cas du registre à décalage de 12 bits, il faut 1 entrée et 12 FF. Un
iidh
ll l d d
GAL 22V10 n’est pas suff
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sant. Les équat
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ons
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aque macro-ce
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es sont
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es sommes
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’un
terme produit unique n’exploitant qu’une variable au plus. On peut estimer la surface occupée à
1 entrée+12 feedback=13*2=26 lignes verticales(termes produits de 26
variables)*4 termes produits/cellule*12 cellules=1248 transistors.
13 transistors sur les 1248 disponibles dans le LAB sont occupés soit environ 1% de taux
13
transistors
sur
les
1248
disponibles
dans
le
LAB
,
sont
occupés
,
soit
environ
1%
de
taux
d’occupation. Le gaspillage de ressources est donc important. D’une manière générale, il est très
difficile d’atteindre un taux de remplissage supérieur à 50% dans un PLD. D’autre part, les
phénomènes capacitifs, linkage de courant, etc font qu’une matrice ET d’une telle largeur voit ses
performances faiblir
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Architecture des CPLD: Les CPLD distinguent 2 niveaux d’interconnexion:
* les macro-modules(LAB) qui peuvent être interconnectés par une matrice
(bus) globale, et dont la structure interne est similaire aux PLDs. Certains
constructeurs comme Xillinx proposent des structures de type PLA.
* Les macro-cellules internes au LAB qui sont généralement configurables en
bascules D ou T en plus de leur polarité. Les cellules d’E/S (et les entrées) sont
également programmables.
Certaines architectures proposent des feedback internes aux LAB, sans passer par
le PI. Les technologies d’interconnexions sont similaires à celles des SPLD.
Quelques familles de CPLD: Max ALTERA, CY7C371 Cypress,ispMACH
Lattice,XC9500 XILLINK)
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Partitionnement: plutôt que de décrire globalement le registre 12 bits par ses équations,
on peut cascader 3 registre à 4 bits. On réalise une conception hiérarchique.
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Implantation sur CPLD: il faut 5*2=10*4*4=160 T par bloc soit 160*3=480 T. Il faut 12 T par
lidi ii* bli*i lil
entrée sur
l
a matr
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ce
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nterconnex
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t 4
*
12=48 par
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oc so
i
t 48
*
3 so
i
t 144. Au tota
l
,
il
faut
624 Transistors au lieu de 1248 soit 50% environ de la solution SPLD. Le taux de remplissage
sera finalement bien meilleur (23 T sur les 624)
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