THÈSE DEVANT L`UNIVERSITÉ DE RENNES 1 DOCTEUR DE L

N◦d’ordre : 3881
THÈSE
présentée
DEVANT L’UNIVERSITÉ DE RENNES 1
pour obtenir
le grade de :DOCTEUR DE L’UNIVERSITÉ DE RENNES 1
Mention :Traitement du Signal et Télécommunications
par
Julien LALLET
Équipe Institut de Recherche en Informatique et Systèmes Aléatoires - CAIRN
d’accueil :
École Mathématiques, Télécommunications, Informatique,
Doctorale : Signal, Systèmes et Électronique
Composante École Nationale Supérieure de Sciences Appliquées et de Technologie
Universitaire :
Mozaïc : plate-forme générique de modélisation et de
conception d’architectures reconfigurables dynamiquement
SOUTENUE LE 26 novembre 2008 devant la commission d’Examen
COMPOSITION DU JURY :
Président du jury :
Stanislaw PIESTRAK Professeur des Universités, Université de Metz
Rapporteurs :
Bertrand GRANADO Professeur des Universités, ENSEA
Lionel TORRES Professeur des Universités, Université de Montpellier 2
Examinateurs :
Loïc LAGADEC Maître de Conférences, Université de Bretagne Occidentale
Sébastien PILLEMENT Maître de Conférences, Université de Rennes 1
Olivier SENTIEYS Professeur des Universités, Université de Rennes 1

Table des matières
Introduction 1
Plan du mémoire . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4
I Etat de l’art 7
A Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8
B Historique . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8
B.1 Histoire, préhistoire et ancêtres des architectures reconfigurables dyna-
miquement . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8
B.2 Architectures configurables . . . . . . . . . . . . . . . . . . . . . . . . 10
B.3 Architectures reconfigurables . . . . . . . . . . . . . . . . . . . . . . . 11
B.4 Vers des architectures reconfigurables dynamiquement . . . . . . . . . 12
C Exploration sur la dynamicité de la reconfiguration . . . . . . . . . . . . . . . 12
C.1 Méthodes d’implémentations algorithmiques . . . . . . . . . . . . . . . 12
C.1-1 Implémentation temporelle/logicielle . . . . . . . . . . . . . . 13
C.1-2 Implémentation spatiale/matérielle . . . . . . . . . . . . . . . 13
C.1-3 Implémentation spatio-temporelle . . . . . . . . . . . . . . . 14
C.1-4 Implémentation et impact sur les caractéristiques F-D-P . . . 14
C.1-5 Synthèse . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14
C.2 Notion de granularité dans la dynamicité de la reconfiguration . . . . . 15

C.2-1 Granularité des motifs de calcul des architectures reconfigu-
rables dynamiquement . . . . . . . . . . . . . . . . . . . . . . 15
C.2-2 Impact de la granularité des motifs de calcul . . . . . . . . . 16
C.3 Impact des réseaux d’interconnexion sur la dynamicité de la reconfigu-
ration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16
C.3-1 Réseaux d’interconnexion globaux . . . . . . . . . . . . . . . 17
C.3-2 Réseaux d’interconnexion point-à-point . . . . . . . . . . . . 17
C.3-3 Réseaux d’interconnexion hiérarchiques . . . . . . . . . . . . 18
C.3-4 Impact de la flexibilité d’interconnexion sur la reconfiguration
dynamique . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18
C.4 Mise en œuvre de la reconfiguration dynamique . . . . . . . . . . . . . 19
C.4-1 Mécanismes d’accélération de la reconfiguration dynamique . 19
C.4-2 Mécanismes de gestion de la préemption . . . . . . . . . . . . 21
D Architectures reconfigurables dynamiquement . . . . . . . . . . . . . . . . . . 22
D.1 Architectures mono-contexte grain fin . . . . . . . . . . . . . . . . . . 23
D.1-1 ATMEL AT40K . . . . . . . . . . . . . . . . . . . . . . . . . 23
D.1-2 Famille Virtex de XILINX . . . . . . . . . . . . . . . . . . . 24
D.2 Architectures mono-contexte grain épais . . . . . . . . . . . . . . . . . 26
D.2-1 DART . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26
D.2-2 Systolic Ring . . . . . . . . . . . . . . . . . . . . . . . . . . . 27
D.2-3 WPPA : Weakly Programmable Processor Array . . . . . . . 28
D.3 Architectures multi-contexte grain fin . . . . . . . . . . . . . . . . . . 29
D.3-1 DPGA : Dynamically Programmable Gate . . . . . . . . . . 29
D.3-2 LATTICE ispXPGA . . . . . . . . . . . . . . . . . . . . . . . 30
D.3-3 Piperench . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 31
D.3-4 PicoGa de XiRisc . . . . . . . . . . . . . . . . . . . . . . . . 33
D.4 Architectures multi-contexte grain épais . . . . . . . . . . . . . . . . . 34
D.4-1 XPP : eXtreme Processing Platform . . . . . . . . . . . . . . 34
D.4-2 ADRES : Architecture for Dynamically Reconfigurable Embedded
Systems .............................. 35
D.4-3 NEC DRP : NEC Dynamically Reconfigurable Processor . . . 37
E Plate-formes de développement . . . . . . . . . . . . . . . . . . . . . . . . . . 38
-iv-

E.1 Plate-formes dédiées au développement d’architectures grain épais . . 38
E.1-1 Dresc : Dynamically Reconfigurable Embedded System Compiler 38
E.1-2 ArchitectureComposer . . . . . . . . . . . . . . . . . . . . . . 39
E.2 Plate-formes dédiées au développement d’architectures grain fin . . . . 40
E.2-1 Madeo . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 40
E.2-2 AMDREL . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 40
F Synthèse . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 42
II Modèle Générique de Reconfiguration Dynamique 45
A Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 46
A.1 Présentation globale des concepts de reconfiguration dynamique mis en
œuvre par Mozaïc ............................. 46
A.2 Paramètres de connectivité . . . . . . . . . . . . . . . . . . . . . . . . 47
A.3 Paramètres des domaines et ressources de reconfiguration . . . . . . . 48
B Concept DUCK . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 49
B.1 Objectifs . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 49
B.2 Reconfiguration dynamique et mécanismes de préemption . . . . . . . 50
B.3 Homogénéisation des processus de reconfiguration dynamique . . . . . 52
C DyRIBox : unités d’interconnexion . . . . . . . . . . . . . . . . . . . . . . . . 57
C.1 Routeurs d’interconnexion dans les architectures reconfigurables . . . . 58
C.2 Architecture d’une DyRIBox . . . . . . . . . . . . . . . . . . . . . . . 60
C.3 Principe de reconfiguration et principe de contrôle des multiplexeurs . 61
C.4 De la commutation directe de circuit vers la commutation par paquet . 61
D DyRIOBloc : ressources d’entrée/sortie reconfigurables . . . . . . . . . . . . . 63
E Ressources de contrôle et de gestion . . . . . . . . . . . . . . . . . . . . . . . 64
E.1 CtxtScheduler : gestion et ordonnancement des contextes . . . . . . . . 65
E.1-1 Gestion séquentielle des tâches . . . . . . . . . . . . . . . . . 65
E.1-2 IRCtrl : gestion des interruptions sans priorité . . . . . . . . 65
E.1-3 Gestion des interruptions avec priorité . . . . . . . . . . . . . 66
E.2 DomainCtrl : contrôleur de domaine . . . . . . . . . . . . . . . . . . . 66
E.2-1 Gestion de la préemption . . . . . . . . . . . . . . . . . . . . 66
E.2-2 Gestion de la reconfiguration partielle . . . . . . . . . . . . . 69
-v-