DOSSIER 0 évolution de la microélectronique : aux frontières

DOSSIER
0
évolution de la microélectronique :
aux frontières du possible pour
améliorer encore et toujours les
performances des circuits intégrés
Mots-clés :
Microé ! ectroni-
que, Circuits
intégrés,
Evolution,
Fabrication,
Potentialités.
par Joël HARTMANN, CEA Let ;
Depuis plusieurs dizaines d'années,
l'industrie du semiconducteur poursuit
une course folle repoussant toujours plus
loin les limites technologiques. Retour sur
cette évolution unique dans le domaine
des techniques et traçons quelques
perspectives.
INTRODUCTION
Elle s'appelle la loi de Moore et bat implacablement le
tempo du monde de la microélectronique. Ce rythme impo-
sé à l'innovation technologique ne souffre pas
d'exception : tous les deux ans ou trois ans, le nombre de
transistors intégrés sur les puces doit être multiplié par
quatre. La prédiction formulée dans les années 60 par
Gordon Moore, co-fondateur de la société américaine Intel,
s'appuie sur une double évolution : à chaque génération, la
taille des motifs imprimés sur les circuits est réduite de
30% et dans le même temps, la complexité des circuits
s'accroît, doublant la surface des puces.
La justesse de la prévision lui a donné avec le temps
force de loi, elle est maintenant utilisée de manière prédic-
tive (figurel).
En 1971, le premier microprocesseur comptait 2 300
transistors. Pour 4 bits, il occupait une surface de 0,2 CM2.
La finesse du trait de gravure était d'environ 4 à 5 microns.
En 1994, chaque microprocesseur comportait plus de 3
millions de transistors. Ses 32 bits occupaient près de 2
CM2. Le trait ne faisait plus alors que 0,35 flm soit plus de
dix fois moins que ceux du premier microprocesseur
d'Intel. En microélectronique, les objectifs sont donc assi-
gnés à l'avance. A charge pour la recherche et l'industrie
de trouver les chemins technologiques qui les conduiront
en temps et en heure aux dimensions prévues par la loi. La
figure 2 donne une illustration en microscopie électronique
Les dimensions des circuits intégrés répondent
depuis les années 60 à une double évolution : à
chaque génération, la taille des motifs imprimés
est réduite de 30% et la complexité des circuits
s'accroît, doublant la surface des puces.
Compte tenu des évolutions technologiques, les
centres de fabrication et les techniques mises en
oeuvre (en particulier la conception et le test) ont
considérablement évolué. Aujourd'hui, pour se
doter d'une salle blanche pour technologie
0, 18 pm sur tranches de silicium de 200 mm, il
faut investir 2 milliards de dollars.
Les équipements intégrant des circuits intégrés ver-
ront encore leurs dimensions réduites : les experts
estiment les limites physiques des transistors en
deçà desquelles ils ne pourront plus fonctionner à
environ 0,02 um.
Since the 1960s, integrated circuit dimensions have
been subject to two conflicting trends. With each
generation, the feature size shrinks by 30% while the
increased complexity of the chips results in a dou-
bling of the surface area.
ln response to these technological advances, the
manufacturing facilities and techniques used have
needed to adapt rapidly, particularly in the areas of
design and testing. At todays prices, a new clean-
room for manufacturing 0.18 um devices on
200 mm silicon wafers costs in the region of two
thousand million dollars.
The equipment in which the integrated circuits are
used has also reduced in size, but the limit may not
be far off. Experts believe that transistors will cease to
function if shrunk beyond 0.02 um.
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PHYSIQUE ET TECHNOLOGIE EN MICROÉLECTRONIQUE
TAILLE DES
MOTIFS
(EN MICRON)
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. Evolution de la taille des
motifs au cours des années.
LIMITE LITHOGRAPHIE
OPTIQUE
à balayage de la réduction de la taille d'un transistor MOS
vu en coupe. Sur ce marché mondial des semi-conducteurs,
en constante expansion en moyenne depuis plus de trente
ans, (14 milliards de dollars en 1982, 148 milliards de dol-
lars en 1998), il est vital d'être parmi les premiers, sinon le
premier, à " sortir " une nouvelle génération technologique
pour vendre les produits avant qu'inexorablement leurs
prix s'écroulent lorsque l'ensemble de la profession sera
présent sur ce nouveau créneau. Cette phase d'introduction
est en effet vitale pour permettre d'amortir les coûts de la
recherche et développement, en croissance exponentielle.
Pour tenir compte de l'évolution constante de la taille
des puces de circuits intégrés malgré les progrès de minia-
turisation des techniques de lithographie, et aussi parce que
l'industrie du semiconducteur ne doit sa rentabilité qu'à la
fabrication collective de puces sur les plaquettes de sili-
cium, les industriels sont amenés régulièrement à augmen-
ter le diamètre des tranches de silicium pour maintenir,
voire dans certains cas augmenter, le nombre de puces par
ANNEES
plaques. C'est ainsi qu'au début des années 70 les fabri-
cants de semiconducteurs travaillaient sur des plaques de 1
pouce de diamètre (2,54 cm). Aujourd'hui, le nouveau
standard est de 200 mm et le 300 mm est annoncé pour le
début des années 2000.
Pour faire face à la croissance exponentielle des coûts et
mieux planifier les dates d'introduction des nouvelles
générations technologiques, en 1994, et pour la première
fois, les différentes société américaines du semiconduc-
teurs se sont regroupées dans la SIA " Semiconductor
Industry Association ". Le but était de mettre ensemble à
jour les prévisions de la loi de Moore pour les dix années à
venir. La SIA roadmap était née. Elle fut rapidement utili-
sée comme une référence internationale par toutes les
sociétés du semiconducteur. Depuis 1998, la SIA Roadmap
s'est internationalisée, elle est maintenant rebaptisée ITRS
" International Technology Roadmap for Semiconductors ".
Elle est remise à jour annuellement par un ensemble d'ex-
perts internationaux et couvre une période de 15 ans.
R&D 1984 R&D 1998
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2. Evolution de la réduction de la dimension des transistors.
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Aux frontières du possible pour améliorer encore et toujours les performances des circuits intégrés
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3, 4. Exemples de circuits intégrés avec leurs connexions, vus de dessus en microscopie optique.
L'industrie du semiconducteur se prépare à présent à
aborder l'ère de la fabrication de circuits logiques intégrant
plus de 100 millions de transistors par puce avec des
dimensions critiques de l'ordre de 0,13 um. Ces dimen-
sions sont maintenant inférieures à la longueur d'onde de
la lumière visible. Les mémoires, dynamiques ou non vola-
tiles, intègrent déjà plus d'un milliard de transistors, mais
dans des structures très répétitives. Le pari technique pour
les circuits logiques tels que les microprocesseurs, les pro-
cesseurs de signaux et autres circuits multimédias est de
maîtriser non seulement les techniques de lithographie
nécessaires à la réalisation des motifs sur la plaquette de
silicium, mais aussi de développer les techniques d'inter-
connexions multi-niveaux indispensables pour permettre la
connexion entre tous les transistors du circuit (figures 3 et
4). Pour cela, en amont de la fabrication du circuit intégré,
le concepteur doit disposer d'outils de conception assistée
par ordinateur de plus en plus perfectionnés permettant
d'automatiser le plus possible le routage de ces
connexions, ainsi que le placement des blocs logiques à
l'intérieur de la puce. Enfin, et non des moindres, se pose
le problème du test de ces circuits géants. En effet, l'indus-
trie du semi-conducteur est basée sur le principe de la
fabrication collective des puces sur les plaquettes de sili-
cium. Pour tenir compte du fait que, malgré la haute tech-
nicité des salles blanches de microélectronique, il existe
toujours une certaine quantité de défauts sur la plaquette de
silicium, le rendement de fabrication n'est jamais de
100 %. Après découpe des plaquettes de silicium et monta-
ge en boîtier des puces individuelles, tous les fabricants de
circuits intégrés procèdent alors au test systématique de
toutes les puces montées selon des protocoles de test très
sophistiqués destinés à vérifier le bon fonctionnement de
tous les composants du circuit. En effet, un seul transistor
défaillant dans un circuit de 100 millions de transistors
entraînera inévitablement le dysfonctionnement de ce cir-
cuit. L'opération de test est donc indispensable, mais très
coûteuse car elle nécessite des équipements électroniques
ayant des performances supérieures aux puces qu'ils ont à
tester et les temps de test sont relativement longs pour
chaque puce : de quelques secondes à quelques minutes.
Avec l'augmentation de la complexité des circuits intégrés,
les programmes de test sont de plus en plus complexes à
développer pour permettre de couvrir à 100% toutes les
fonctionnalités, et donc le temps de test devient prohibitif.
Pour contourner ce problème, les concepteurs introduisent
maintenant dans leurs circuits de plus en plus de fonctions
d'auto-test.
L'ÉVOLUTION DES TECHNIQUES
DE FABRICATION
Au fil du temps, l'augmentation constante de la densité
d'intégration a entraîné une course au gigantisme des
usines de fabrication de circuits intégrés. Compte tenu de
la miniaturisation des composants, il est tout d'abord indis-
pensable de réaliser les opérations technologiques dans des
salles blanches où l'air est filtré pour piéger les particules.
De plus l'air circulant dans la salle blanche forme un flux
laminaire du haut vers le bas pour éviter toute turbulence
et donc tout risque de re-déposition de particules sur la sur-
face des plaquettes de silicium. La propreté d'une salle
blanche se définit par sa classe et par la taille minimum des
particules qu'elle est capable de filtrer. Une classe 100
(standard des années 80) est une salle où l'on mesure
moins de 100 particules par pied cube (environ 30 litres).
A cette époque la taille maximum des particules était de
0,5 Mm. Le meilleur standard actuel de salle blanche, pour
les technologies 0,25 flm en phase de mise en production
dans le monde est une classe 0,1 et la taille des particules
est inférieure à 0, 1 p m. Autrement dit, dans une telle salle,
on mesure moins de 1 particule de 0,1 pm dans un volume
de 300 litres d'air (figure 5).
L'air des salles blanches se déplace à environ 0,5 m/s.
L'ensemble de l'air d'une salle blanche est donc renouvelé
de 500 à 600 fois par heure. De plus, la salle blanche est
contrôlée en température (typiquement 20'C± 0,1'). Les
équipements de lithographie sont en particulier très sen-
sibles à la moindre variation de température qui peut avoir
un impact sur la dilatation des optiques et donc sur le
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PHYSIQUE ET TECHNOLOGIE EN MICROÉLECTRONIQUE
contrôle de la taille des motifs réalisés à la surface des pla-
quettes de silicium. Enfin, le degré hygrométrique de la
salle blanche est contrôlé à environ 45 % ±l %. Les procé-
dés chimiques réalisés sur les plaquettes sont en effet très
sensibles aux variations hygrométriques de la salle.
Une salle blanche n'est pas seulement une salle propre
où l'air est soigneusement filtré. Elle doit disposer égale-
ment d'approvisionnement d'eau désionisée de haute pure-
té pour le nettoyage des plaquettes de silicium, d'une sta-
tion de traitement des rejets des produits de réaction chi-
miques réalisés en salle blanche, de systèmes d'extraction
d'air pour évacuer les calories dégagées par les machines
en salle blanche ainsi que les vapeurs chimiques des pro-
duits de réaction, etc. (figure 6).
Au début des années 80, pour construire une salle
blanche pour les technologies 2 um sur tranches de sili-
cium de 100 mm, il fallait compter un investissement d'en-
viron 200 millions de dollars. Aujourd'hui, pour construire
une salle blanche pour technologie 0, 18 p m sur tranches de
silicium de 200 mm, il faut compter un investissement de 2
milliards de dollars.
l'ÉVOLUTION DES TECHNOLOGIES
La miniaturisation régulière des composants semicon-
ducteurs CMOS est la règle de base de cette industrie. Pour
y parvenir, les techniques de lithographie, nécessaires pour
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Vue d'une salle blanche.
6. Arrivées des divers fluides nécessaires au bon
fonctionnement d'une salle blanche.
réaliser sur les plaquettes de silicium, les dessins des tran-
sistors, ont donné lieu à d'énormes efforts de R&D. Au
début de l'ère des microprocesseurs, les motifs étaient
reproduits sur la plaquette de silicium à l'échelle 1 à partir
d'un masque de verre recouvert de motifs en chrome, qui
était aligné par rapport à la plaquette : c'était la technique
de projection. La plaquette était insolée à travers ce
masque par une lumière filtrée à 436 nm (raie G d'une
lampe à vapeur de mercure). Elle a permis de travailler jus-
qu'à des dimensions minimum de 1,5 à 2 flm et est encore
beaucoup utilisée dans les usines de fabrication de compo-
sants de faible complexité et à bas coût. Au début des
années 80, pour réduire le problème des déformations de
plaques lorsque l'on a atteint un diamètre de 100 mm, la
technologie de la photorépétition directe sur tranche est
apparue. Le principe consiste alors à réaliser un masque à
une échelle 5 à 10 fois plus grande que celle de la puce à
imprimer. Ce masque, à l'inverse de la technique de pro-
jection, ne comporte qu'une seule puce. Une optique
réductrice ainsi qu'un système interférométrique d'aligne-
ment permet d'insoler une puce à la fois. La table où se
trouve la plaquette de silicium se déplace ensuite en X puis
en Y pour insoler successivement les puces suivantes jus-
qu'à recouvrir l'ensemble de la surface du silicium. Les
premiers photorépéteurs ont ainsi été introduits au début
des années 80, pour réaliser les circuits de géométries
2 um sur tranches de 100 mm. Ces machines utilisaient
toujours la raie G du mercure à 436 nm. La technologie a
progressé au fil des années, grâce à l'amélioration de l'ou-
verture numérique, et l'on a pu avec ces équipements amé-
liorer la résolution jusqu'à 0,8 pm. A partir du 0,5 pm, la
longueur d'onde était trop élevée pour obtenir cette résolu-
tion avec une profondeur de champ suffisante. On a alors
utilisé la raie I, à 365 nm, du mercure. Cette technologie a
permis de couvrir les générations 0,5 flm et 0,35 pm. A
nouveau, à partir du 0,25pm, il a fallu réduire la longueur
d'onde. Pour la première fois, on a abandonné l'illumina-
tion par lampe au profit du laser en UV profonds. C'est
d'abord la longueur d'onde 248 nm du laser excimère KrF
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7. Microscope électronique à balayage de contrôle
dimensionnel pour géométrie 0,25 jum et 0, 18 pm.
qui a été choisie. Cette technologie est actuellement en
phase de montée en volume de production pour les généra-
tions 0,25 flm et 0,18 flm (figures 7 et 8). A partir du
0,13 pm, technologie actuellement en cours de développe-
ment chez tous les industriels majeurs des circuits intégrés,
il faudra passer à la longueur d'onde 193 nm (laser exci-
mère ArF) dont les premières machines prototypes vien-
nent d'être livrées au début de l'année 1999. Au-delà, une
nouvelle longueur d'onde de laser commence à poindre :
le 157 nm. Mais tous les experts en lithographie s'accor-
dent maintenant à dire, que la lithographie optique a atteint
ses limites pour répondre aux besoins incessants de la
miniaturisation des composants. En dessous du O,lflm
qu'il est prévu d'atteindre en production au milieu des
années 2000, il faudra passer à une nouvelle technologie
de lithographie. Plusieurs solutions, analysées régulière-
ment à la loupe par un groupe d'experts internationaux
baptisé NGL (Next Generation Lithography), sont actuel-
lement en cours de développement : l'insolation par UV
très profonds (13 nm), le masquage par projection électro-
nique, la projection ionique, ou encore les rayons X.
Il est difficile de prédire aujourd'hui celle qui sera rete-
nue par les industriels, mais le choix ne comportera pas
que des paramètres techniques. La solution choisie devra
aussi être économiquement viable, et surtout permettre
cette fois de couvrir plusieurs générations technologiques.
La technologie des UV très profonds est celle sur laquelle
le plus d'efforts sont déployés actuellement dans plusieurs
pays et qui a donc le plus de chances d'aboutir.
Si la lithographie reste aujourd'hui le passage obligé
pour la réduction régulière des dimensions des transistors,
elle n'est pas la seule à avoir progressé et évolué sur le
plan des performances technologiques. En effet, la réduc-
tion des dimensions surfacique des circuits intégrés s'ac-
compagne également d'une réduction verticale c'est-à-dire
de l'épaisseur de certaines couches déposées à la surface
du semi-conducteur et aussi d'une complexité accrue de la
séquence technologique. Ainsi, l'épaisseur de l'oxyde de
grille des transistors, qui définit au premier ordre la perfor-
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8. Wafer pour générations 0, 25 et 0, 18 jum.
mance en courant de saturation des transistors, n'a cessé
de maigrir au fil des générations technologiques. Les pre-
miers transistors MOS réalisés à la fin des années 60 dis-
posaient d'un oxyde de grille d'environ 1 flm d'épaisseur.
Les technologies CMOS les plus évoluées actuellement
(0,25pm) sont réalisées avec un oxyde de grille de 25 ang-
strom ou 2,5 nm. Les jonctions source et drain réalisées
par dopage dans le substrat de silicium sont de plus en plus
fines (quelques dizaines de nanomètres actuellement).
Pour tenir compte de l'augmentation de la résistivité de
ces jonctions, elles sont maintenant surmontées (et ce
depuis une dizaine d'années en production) d'un siliciure,
réalisé par réaction d'une fine couche de métal déposée sur
les jonctions, avec le substrat de silicium. Plus spectaculai-
re encore, le nombre d'étapes technologiques nécessaires à
la réalisation d'un circuit intégré ne fait qu'augmenter.
Dans les années 70, il ne fallait pas plus d'une cinquantai-
ne d'étapes pour fabriquer les premiers microprocesseurs.
Aujourd'hui, pour réaliser un Pentium III ou une mémoire
DRAM 256 Mbits, il faut compter pas moins de 200 à 250
étapes technologiques. Cette évolution s'explique d'une
part par l'augmentation régulière du nombre de niveaux
d'interconnexions nécessaire pour connecter entre eux les
millions de transistors réalisés sur la pastille de silicium (1
dans les années 70, 6 à 7 actuellement) mais aussi par
l'évolution de la complexité de l'architecture des transis-
tors (figure 9) : une dizaine d'étapes d'implantation
REE
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