Bruit d`alimentation et couplage par le substrat dans les circuits mixtes

N° d’ordre : 2006-ISAL-0006
Année 2006
Thèse
Bruit d’Alimentation
et
Couplage par le Substrat
dans
les Circuits Mixtes
Présentée devant
L’Institut National des Sciences Appliquées de Lyon
Pour obtenir
Le grade de Docteur
Formation Doctorale : Dispositifs de l’Electronique Intégrée
Ecole Doctorale : Sciences de L’Ingénieur de Lyon :
Electronique, Electrotechnique et Automatique (EEA)
Par
Olivier VALORGE
(DESS EEA)
Soutenue le 10 Janvier 2006 devant la Commission d’Examen
Jury :
A. KAISER
E. SICARD
P. DAUTRICHE
P. GARDA
M. RENAUDIN
D. SAIAS
C. GONTRAND
F. CALMON
Directeur de Recherche CNRS
Professeur
Directeur Technique HEG/RSD
Professeur
Professeur
Ingénieur
Professeur
Maître de Conférences
IEMN, Lille
Rapporteur
LESIA, Toulouse
Rapporteur
STMicroelectronics, Grenoble
LISIF, Ivry sur Seine Président
TIMA, Grenoble
STMicroelectronics, Crolles
LPM, Lyon
Directeur de Thèse
LPM, Lyon
Co-directeur de Thèse
Thèse CIFRE préparée dans l’unité Retail de la division HEG de STMicroelectronics Grenoble
en collaboration avec le Laboratoire de Physique de la Matière, UMR CNRS 5511, INSA Lyon
Remerciements
Remercier dignement en quelques lignes toutes les personnes ayant contribué à mes travaux ou
m’ayant entouré durant cette période importante de ma vie n’est pas chose aisée tant celles-ci
sont nombreuses. J’ai en effet eu la chance d’avoir pu compter sur des collaborateurs,
supporters, amis et confidents omniprésents, fidèles tout au long de ces trois années de labeur,
d’interrogations, de découragements, d’enthousiasme, de déceptions et finalement de réussites.
L’importance de cet environnement me saute aux yeux lorsque je regarde ne serait-ce que
quelques semaines en arrière.
L’exercice est cérémoniel, il clôture, achève une période, presque une ère. Il faut rassembler
tous ses proches, tous ses souvenirs afin de faire le deuil de cette aventure, finalement heureuse,
qui en annonce d’autres et ouvre de nouvelles voies.
Je veux donc associer toutes ces personnes à ces travaux de recherche mais surtout à tous ces
morceaux heureux de mon existence qui se bousculent et troublent mes pensées dans cet élan
nostalgique, presque mélancolique d’écriture de quelques lignes qui peuvent paraître désuètes.
Je commencerais par remercier Pierre Dautriche, qui a su m’accorder la confiance nécessaire
aux bons déroulements de ces travaux au sein de STMicroelectronics. Merci pour son écoute, sa
disponibilité, son implication constante dans les différents projets entrepris, son enthousiasme
presque enfantin lors de nos discussions passionnées. Merci pour sa bonne humeur toujours
communicative et tant d’autres choses encore.
Merci à Christian Gontrand et Francis Calmon, mes directeurs de thèse, toujours disponibles et
ouverts. Ils m’ont offert le meilleur encadrement dont un ‘thésard’ puisse jouir, une subtile
alliance entre force tranquille et enthousiasme hyperactif, débordant. Je leur suis reconnaissant
et surtout admiratif de tout ce qu’ils m’ont apporté aussi bien scientifiquement que
humainement. Merci à Christian pour ses idées, parfois farfelues, qui se bousculent à une vitesse
proche de celle de la lumière ; merci à Francis pour son enthousiasme et l’abattage permanent
d’une quantité de travail phénoménale : entre recherches de financements, corrections en tout
genre, préparation de son HDR, encadrements de nombreux étudiants ... Je me souhaite de
pouvoir de nouveau travailler avec des ‘personnages’ de cette ‘trempe’ !
Merci au jury de cette thèse : monsieur Garda, président de jury, messieurs Kaiser et Sicard,
rapporteurs et les autres pertinents membres du jury : messieurs Renaudin et Saias.
Merci au Laboratoire de Physique de la Matière de l’INSA de Lyon, merci à monsieur Guillot
pour m’avoir accueilli dans ce laboratoire.
Merci à l’ensemble de l’équipe RadioFréquence pour son soutien, son aide, son savoir : Cristian
pour son éternel sourire, sa cuisine exotique et un peu pour son banc de bruit de phase ; Jacques
le stadiste pour sa verve, son esprit critique, son cassoulet et les résultats rugbystique du weekend ; sans oublier José et Jérémy.
Merci à l’ensemble du 6ème étage : Patricia et Martine : gentilles, attentionnées, disponibles et
d’une efficacité redoutable ; merci aux quelques hurluberlus qui ont sévis un jour ou l’autre dans
le bureau, l’antre de la ‘racaille du 6ème’ : Damien et son canard, Yoann et sa chef, Téo et son
Karaoke, Lino et sa boule magique, Patrick et son accent, Anne-Sophie et son sourire permanent,
Charles et son dandysme, Medhi et son assiduité sans oublier tous les autres : Arnaud, Nicolas,
les deux Stéphane, Moïra et Mircea pour son aide précieuse lors des mesures de dernières
minutes …
De nombreuses personnes de STMicroelectronics m’ont permis de mener à bien ces travaux de
recherche, je tiens à vivement les en remercier : Ludovic Girardot, Pierre Guenard, Mohamed
Hachad, Rachida Bah, Yvon Imbs en font partie. Merci à Thierry Bauchon pour m’avoir permis
de commencer cette thèse au sein de l’équipe de Pierre Dautriche. Une pensée particulière et
reconnaissante pour Bertrand Vrignon, collègue ‘thésard’ de Crolles, avec qui les échanges ont
été plus que fructueux et dont les points de vue ont toujours été pertinents. Merci à Daniel Saias
pour ses raisonnements et discussions toujours emprunts d’humilité et d’enthousiasme. Des
remerciements toujours, pour leur aide, leur écoute et leur disponibilité : Martial, Florence,
Sylvain et Sylvain, Laurent, Eric, Grégoire.
Merci à Jessy pour son esprit critique, ses analyses fines, ses compétences infinies et surtout son
écoute. Il a toujours su répondre à mes attentes et interrogations pendant ces trois années. Je
me réjouis de pouvoir continuer de travailler avec ce ‘grand frère’. Merci aux Arnaud, Mickaël,
Thierry, Vincent, David, Gilbert, Geoffroy, Jean-Marc pour les repas toujours animés, les
nombreux cafés offerts, les matinées sur les pistes, tous ces débats stériles, ces échanges de
résultats sportifs et tant d’autres choses encore (Kebabs, pizzas, bières … ). Merci aux tontons
flingueurs pour tout ce qu’ils m’ont appris et continueront à m’apprendre : Jeff, Pierrot, Bernard
et P-O. Merci à Cécile et Jeff pour leur maîtrise du dialecte insulaire d’outre Manche. Merci à
l’équipe de charme du premier : Pierrette, Brigitte, Claire, Violaine et Gaëlle, merci pour leur
gentillesse et leur sourire. Merci à Jérôme et Annie sans oublier syndicat d’initiative de
Lingreville.
La vie d’un thésard CIFRE ne se résume heureusement pas, au désespoir de ses directeurs de
thèse, au seuls labo et entreprise. L’environnement amical et familial a en effet une grande
importance sur son rendement scientifique ! Comment en effet ne pas sombrer dans la folie sans
avoir ça et là quelques bulles d’air permettant de respirer la réalité à plein poumon, l’espace de
quelques instants.
Merci donc au Rhône Sportif Rugby composé de joyeux drilles, de gens d’exception, de copains
de toujours. Plus de quinze années de bons et loyaux services, d’amitié, d’essais et de bagarres
sur les terrains de France ! Merci Alex les bons tuyaux pour ton long bras et tes entrées !
Merci à mes amis de toujours : Laz le fidèle, Gaby le timousse, Ludo le bellâtre, David l’expansif,
Jean-Marc le lumineux et Frantz le jovial. Nos retrouvailles se font rares et sont d’autant plus
précieuses. Nous continuerons de nous retrouver avec autant de bonheur pour de longues
années encore : merci pour ces instants précieux, ces franches rigolades autour de merguez, ces
parties de foot interminables, ces virées nocturnes toujours achevées devant une porte fermée et
un videur, ces excursions de part l’Europe des plages … et tout ce que vous m’avez apportés
toutes ces dernières années, il nous reste tellement de choses à fêter, à partager.
Je tiens à faire part de ma reconnaissance à toute ma famille pour avoir supporter mes états
lunatiques, pour avoir toujours essayer de faire preuve d’une curiosité condescendante vis-à-vis
de mes obscures voir futiles travaux et préoccupations. Merci pour m’avoir entouré, fait rire, fait
pleurer, pour m’avoir apporté toute cette sérénité.
Merci donc à mes oncles, tantes, cousins, cousines pour leur soutien et la fierté touchante qu’ils
éprouvent à mon égard : Monique, Ginette, Pierre et Serge.
Merci Roger et Mercedes pour leur fille, leur famille, leur accueil, leur gentillesse, leur tapas,
leur potager et un peu leurs chats…
Merci Bertrand aussi fier de son petit frère que je le suis de mon grand frère, merci pour ton
courage, ta présence, ta générosité dans la difficulté. Merci Poune pour m’avoir fait réaliser, à ta
manière, qu’il faut manger et dormir pour vivre !
Merci Marie pour tes coups de blues, tes coups de gueule, tes coups de crayons et de génie.
Merci pour tes conseils esthètes, ton recul et ta vision différente des choses. Merci pour Laurent
et p’tit Pierre et les rires qu’ils nous apportent.
Merci Denis pour ton beau verbe, tes voyages, ton expérience, tes amis, ton niveau respectable
à PES et un peu pour ton humour. Merci grand frère ! Merci Valentine de ne pas l’avoir emmené
trop loin !
Merci Maman et Papa pour m’avoir toujours donné les possibilités d’aller plus loin, plus haut.
Merci pour votre soutien dans nos choix, merci pour les valeurs que vous nous avez transmises,
merci pour
votre humilité, votre générosité, votre courage, votre amour, votre fierté … et
surtout merci pour les couches, merci pour les bises du soir, merci pour le vélo à roulettes, sans
roulette, merci pour les goûters et les devoirs à la maison, merci pour le sport du mercredi,
merci pour les vacances à la mer, merci pour les rédactions, merci pour les copains à la maison,
merci pour les gifles, merci pour les dissertations … merci pour cette thèse.
Merci ma petite Milou de m’avoir donné le goût d’aller plus loin, merci de m’avoir écouté,
conseillé. Merci de m’avoir gardé les pieds sur terre, merci de nous avoir fait s’envoler. Merci
pour ces soirées calmes au coin de la télé, merci pour la vie parisienne (merci la SNCF pour le
TGV). Merci pour les conférences, merci pour ces beaux voyages à travers toute l’Europe. Merci
pour ta patience, merci pour ton impatience. Merci pour tes rires, merci pour tes larmes. Merci
simplement d’être toujours là telle que tu es…
La simplicité est la sophistication suprême.
Qui ne doute pas acquiert peu
- Leonardo DaVinci -
SOMMAIRE
INTRODUCTION ...................................................................................................................................................3
LA TELEVISION NUMERIQUE TERRESTRE : UN RECEPTEUR NUMERIQUE ........................................................................3
STMICROELECTRONICS ET LA RECEPTION NUMERIQUE ...................................................................................................4
LES RECEPTEURS NUMERIQUES ET LES CIRCUITS MIXTES : DES DEFIS TECHNOLOGIQUES ............................................5
LE BRUIT OU COUPLAGE SUBSTRAT DANS LES CIRCUITS MIXTES .....................................................................................5
PREMIERE PARTIE...............................................................................................................................................7
1
2
INTRODUCTION .........................................................................................................................................................9
GENERATION DE BRUIT DANS LE SUBSTRAT ............................................................................................................9
2.1
Le bruit d’alimentation ................................................................................................... 9
2.1.1
2.1.2
2.2
Le couplage capacitif .................................................................................................... 49
2.3
Autres phénomènes de génération de bruit substrat ................................................... 53
2.2.1
2.2.2
2.3.1
2.3.2
3
3.2
3.2.1
3.2.2
3.2.3
Mécanismes............................................................................................................................................................. 53
Modélisations ......................................................................................................................................................... 54
Mécanismes de propagation ............................................................................................................................. 55
La Propagation dans différents types de substrat .................................................................................... 57
Les moyens d’isolation substrat ...................................................................................................................... 61
Modélisation de la propagation .................................................................................... 66
Méthode des éléments finis............................................................................................................................... 66
Méthode des fonctions de Green ..................................................................................................................... 67
Comparaisons entre les méthodes de modélisation................................................................................. 69
IMPACT DU BRUIT SUBSTRAT SUR LES SYSTEMES INTEGRES ................................................................................71
4.1
Mécanismes et Généralités ........................................................................................... 71
4.1.1
4.1.2
4.1.3
4.1.4
4.2
4.2.1
4.2.2
5
6
Mécanismes............................................................................................................................................................. 49
Modélisations ......................................................................................................................................................... 50
PROPAGATION DE BRUIT DANS LE SUBSTRAT ........................................................................................................55
3.1
Mécanismes et généralités de la propagation substrat ................................................ 55
3.1.1
3.1.2
3.1.3
4
Mécanismes............................................................................................................................................................... 9
Modélisations ......................................................................................................................................................... 13
Le bruit d’alimentation........................................................................................................................................ 71
Le couplage capacitif ........................................................................................................................................... 71
Autres phénomènes ............................................................................................................................................. 71
Quelques composants discrets......................................................................................................................... 73
Bruit substrat et performances des systèmes .............................................................. 75
Quelques généralités ........................................................................................................................................... 75
Quelques cas concrets......................................................................................................................................... 76
CONCLUSIONS .........................................................................................................................................................81
BIBLIOGRAPHIE.......................................................................................................................................................83
SECONDE PARTIE...............................................................................................................................................87
1
2
INTRODUCTION .......................................................................................................................................................89
SAUTS D’ALIMENTATION NUMERIQUE ....................................................................................................................89
2.1
Généralités.................................................................................................................... 89
2.1.1
2.1.2
2.1.3
2.2
Simulations et méthodes .............................................................................................. 96
2.3
Quelques cas concrets ................................................................................................ 103
2.2.1
2.2.2
2.3.1
2.3.2
2.3.3
2.3.4
3
Description .............................................................................................................................................................. 89
Méthode de simulation ....................................................................................................................................... 90
Application informatique de modélisation des sauts d’alimentation ................................................. 91
Influence des lignes d’alimentation ............................................................................................................... 97
Influence de l’activité interne .......................................................................................................................... 99
Présentation des circuits.................................................................................................................................. 103
Etude du bruit d’alimentation......................................................................................................................... 104
Impact sur la propagation des signaux digitaux ..................................................................................... 109
Bilan et état des lieux........................................................................................................................................ 110
PROPAGATION DANS LE SUBSTRAT.......................................................................................................................111
3.1
Généralités.................................................................................................................. 111
3.1.1
3.1.2
3.1.3
Description du problème rencontré.............................................................................................................. 111
Méthode de simulation ..................................................................................................................................... 111
Application d’extraction des éléments parasites substrat ................................................................... 115
1
Bruit d’alimentation et couplage substrat dans les circuits mixtes
3.2
3.2.1
3.2.3
3.2.4
3.2.5
4
Présentation d’un problème typique ........................................................................................................... 118
Diverses possibilités d’implémentation ...................................................................................................... 121
Comparaison des simulations ........................................................................................................................ 126
Bilan et état des lieux ....................................................................................................................................... 130
APPLICATION SUR UN CAS REEL ........................................................................................................................... 133
4.1
Circuit de Test dédié.................................................................................................... 133
4.1.1
4.1.2
4.1.3
4.1.4
4.1.5
4.1.6
5
Simulations et méthodes............................................................................................. 118
Introduction ......................................................................................................................................................... 133
Présentation du Circuit de Test ..................................................................................................................... 133
Modélisations du Circuit de Test ................................................................................................................... 141
Mesures et Simulations .................................................................................................................................... 149
Optimisation du circuit de test ...................................................................................................................... 164
Conclusions........................................................................................................................................................... 172
BIBLIOGRAPHIE .................................................................................................................................................... 173
CONCLUSION ................................................................................................................................................... 177
ANNEXES........................................................................................................................................................... 179
BIBLIOGRAPHIE PERSONNELLE :................................................................................................................................... 181
GLOSSAIRE : ............................................................................................................................................................... 183
CALCUL DE LA REPONSE D’UN SYSTEME OSCILLANT RLC A UN COURANT D’EXCITATION .......................................... 187
ELEMENTS PARASITES INDUITS PAR UNE GRILLE D’ALIMENTATION DE CIRCUIT NUMERIQUE................................... 189
1.
2.
3.
Méthode d’extraction ................................................................................................................................................... 189
Résistance, inductance propre et mutuelle d’une grille d’alimentation................................................................. 189
Capacité d’un grille d’alimentation ............................................................................................................................. 193
EXTRACTION DES RESISTANCES ET CAPACITES SUBSTRAT ........................................................................................... 195
PAR L’UTILISATION DE FONCTIONS DE GREEN.............................................................................................................. 195
SIMPLIFICATIONS ET MISE EN PLACE ............................................................................................................................ 201
DES MODELES SUBSTRAT ................................................................................................................................................ 201
1.
2.
Simplification substrat d’un bloc numérique............................................................................................................. 201
Méthodes de modélisation de structures dans le substrat ..................................................................................... 205
EXEMPLE DE MODELISATION D’UN BOITIER TQFP100 ............................................................................................... 209
A PARTIR DES GRATUICIELS FASTHENRY ET FASTCAP .................................................................................................. 209
2
Introduction
INTRODUCTION
Le 16 octobre 2005, le premier ministre a réaffirmé la volonté du gouvernement d’accélérer le déploiement de la
télévision numérique terrestre (TNT) sur le territoire français pour que « 85% des Français puissent y avoir
accès d’ici le printemps 2007 » [1]. L’émergence de cette technologie en France est pourtant tardive par
rapport à nos voisins européens. La France souffrirait-elle d’un retard technologique ? En réalité, dès 1998, une
réflexion sur la télévision numérique terrestre est menée. Ce rapport conclu en 1999 à l’avènement inéluctable
de la TNT. Le CSA autorise alors TDF à effectuer les premières expérimentations de diffusions numériques [2].
En août 2000, le dossier est relancé et la TNT est enfin dotée d’un cadre juridique par une nouvelle loi sur
l'audiovisuel. Nos voisins européens (l'Angleterre, la Suède et l'Espagne) s’étaient déjà lancés dans l'aventure
de la télévision du XXIe siècle en fixant depuis plusieurs années un cadre juridique à ce qu'on appelait alors la
TVNT. Tout de suite, c'est la levée de boucliers chez certains opérateurs privés qui voient l'arrivée possible (et
probable) de concurrents sur le réseau hertzien d'un très mauvais œil. Pas question de partager le gâteau
publicitaire [3]. Aux différentes luttes politico-économiques s’ajoutent des divergences à caractère
technologique : quelle norme de compression choisir ? Mpeg-2, de qualité DVD ou Mpeg-4 de meilleure
définition ? De ces multiples batailles naît, après de nombreux retards accumulés, la Télévision Numérique « à
la Française »,
récemment dénommée « Télévision Numérique pour Tous ». Cet exemple de l’actualité
démontre l’influence grandissante des nouvelles technologies sur les choix de nos sociétés et surtout
l’importance politique et économique de la communication de masse.
La Télévision Numérique Terrestre : un récepteur numérique
Techniquement parlant, la Télévision Numérique Terrestre est prête depuis plusieurs années. L’Angleterre,
pionnière européenne, s’est lancée dans l’aventure dès 2002. Le principe général de fonctionnement de la TNT,
aussi appelée DVB-T pour Digital Video Broadcasting Television, est connu et mis au point depuis le milieu des
années 90. Un schéma de fonctionnement simplifié est donné par la figure 1.
Figure 1. Principe de fonctionnement de la Télévision Numérique Terrestre [4]
L’émission de programmes de télévision numérique terrestres peut être décomposée en quatre étapes :
Le codage des sources (video et audio) ou compression (mpeg-2 ou mpeg-4),
Le multiplexage des programmes : plusieurs sources sont en effet intégrées dans le même canal,
Le transport : le signal encodé est transporté depuis le diffuseur jusqu’aux différents relais Hertziens,
par liaison satellite ou fibres optiques,
3
Bruit d’alimentation et couplage substrat dans les circuits mixtes
La diffusion par modulation COFDM (Coded Orthogonal Frequency Division Multiplex), une norme de
diffusion dont le principe général consiste à répartir aléatoirement des symboles de durée Ts (temps
symbole utile) sur différentes porteuses modulées [5].
La réception de la télévision numérique terrestre se fait, comme son nom l’indique, par voie Hertzienne, à l’aide
d’une antenne râteau classique. Un boîtier spécifique à la TNT, se situant entre l’antenne et le téléviseur permet
de démoduler et décoder les nouvelles émissions TV.
La réception numérique terrestre suit le schéma global de la réception numérique Mpeg-2 donnée sur la figure
2. Ce principe est repris par tous les boîtiers de réception numérique télévisuelle, communément appelés SetTop-Box (boîtier sur la télévision).
Figure 2. Synoptique d’un récepteur numérique [5]
De par les différences caractérisant les processus de modulation, le récepteur TV numérique se doit de
comporter un démodulateur propre à chaque mode : câble, satellite et terrestre. Ce démodulateur transforme
les données analogiques reçues en données numériques plus facilement manipulables à l’aide de divers
algorithmes numériques. Le démultiplexeur extrait du flux de données numériques en entrée des données
correspondant au programme télévision choisi par le téléspectateur et les répartit entre les décodeurs audio et
vidéo. Ces différents décodeurs sont des dispositifs de traitement des signaux numériques. Les données
additionnelles (vidéotext…) sont traitées par des décodeurs prévus à cette intention. Dans le cas de
programmes cryptés, le dispositif d’autorisation d’accès est activé. En l’absence d’autorisation, les décodeurs
sont inhibés. Les données décodées et décomprimées sont ensuite converties dans le domaine analogique et
alors transmises respectivement à l’écran et aux haut-parleurs du téléviseur [5]. Dans la chaîne de réception de
la Télévision Numérique Terrestre, différents types de circuit électronique intégré sont indispensables :
Une partie analogique de réception,
Une partie analogique/numérique de conversion,
Plusieurs parties numériques de traitements des données numériques,
Une partie de conversion numérique/analogique,
Une partie analogique de sortie vers le dispositif d’affichage et de sonorisation.
STMicroelectronics et la réception numérique
La division HEG (Home Entertainement Group) de STMicroelectronics dans laquelle se sont déroulés ces
travaux de recherches se positionne parmi les leaders mondiaux dans l’élaboration de systèmes intégrés de
réception numérique. ST a d’ailleurs contribué de façon importante à la définition du standard DVB-T
(Télévision Numérique Terrestre) et a été le chef de file du projet de R&D précompétitif DVBird (Digital Video
Broadcasting Integrated Receiver-Decoder) de l'Union Européenne. " ST, qui a présenté le tout premier jeu de
circuits COFDM dès 1998, propose aujourd'hui la solution COFDM à un seul circuit la plus économique du
4
Introduction
marché ", a déclaré en avril 2001 Christos Lagomichos, Vice President et Directeur Général de la division
Décodeurs Numériques de STMicroelectronics [6], et l’un des axes majeurs de la politique commerciale de
STMicroelectronics est de fournir à moindre coût des solutions de haute technologie dont la télévision
numérique terrestre est un exemple parmi les nombreux champs d’applications de la division HEG.
Les récepteurs numériques et les circuits mixtes : des défis technologiques
Or, la réduction des coûts de ces dispositifs de haute technologie, et donc leur démocratisation, passe par une
intégration croissante de fonctionnalités dans les circuits intégrés sur silicium : ce sont les Systèmes sur Puce
ou System On Chip. De ces contraintes économiques naissent d’évidentes contraintes technologiques liées à la
conception de ces circuits dits mixtes. Ces circuits mixtes intègrent de l’analogique, mais aussi du numérique
sur la même pastille de silicium. Les circuits intégrés dédiés à la réception de la TNT sont de parfaits exemples
de circuits mixtes. La cohabitation de ces deux types de fonction, analogique et numérique, sur le même
morceau de silicium pose de nombreux problèmes de compatibilités, principalement électromagnétiques.
D’une part, les algorithmes de décodage, décompression et autres traitements numériques sont de plus en plus
complexes et nécessitent toujours plus de portes logiques, de mémoires et une vitesse de fonctionnement
accrue. La réduction de la taille des transistors (aujourd’hui en dessous de 100 nm) permet d’intégrer ces
fonctions numériques complexes en grand nombre. L’intégration de toujours plus de composants numériques
implique des niveaux d’émissions électromagnétiques de plus en plus élevés : les commutations rapides de la
circuiterie numérique génèrent du bruit électromagnétique déterministe.
D’autre part, les normes de transmission des signaux électromagnétiques sont de plus en plus exigeantes et
leur niveau de plus en plus faible. Le ratio signal sur bruit, une donnée de performance d’un dispositif
analogique, doit être le plus important possible. Les dispositifs analogiques de traitement de ces signaux sont
en effet de plus en plus sensibles. La diminution de la taille de transistors est en effet accompagnée d’une
diminution des tensions d’alimentation des circuits intégrés, conférant une immunité moindre de ces dispositifs
aux perturbations électromagnétiques.
Afin d’intégrer de plus en plus d’éléments, d’une chaîne de réception de télévision numérique par exemple, il
devient indispensable de prendre en compte les interactions électromagnétiques entre circuits numériques
bruyants et circuits analogiques sensibles. Différents outils de Conception Assistée par Ordinateur (CAO) en
microélectronique peuvent être utilisés par les concepteurs pour permettre d’orienter certains choix
technologiques lors de l’élaboration de circuits intégrés mixtes. Malgré toutes les précautions prises, il est très
fréquent d’observer des phénomènes de perturbation importants sur les circuits intégrés sortant de fabrication,
impliquant des disfonctionnements ou le non-respect du cahier des charges de départ. Plusieurs versions d’un
même circuit sont généralement nécessaires pour comprendre et maîtriser les phénomènes incriminés. Le
temps perdu à corriger les disfonctionnements constitue un retard de mise sur le marché d’un produit, et de
l’argent dépensé en manipulations et opérations diverses d’investigations ou de corrections des erreurs de
conception rencontrées
Le bruit ou couplage substrat dans les circuits mixtes
Une enquête rapide menée en début de thèse sur les différents circuits intégrés rencontrant des difficultés de
conception, a très vite désigné un suspect commun, cause prétendue de tous les maux in silicis : le couplage
substrat. Nous avons pu observer auprès de concepteurs de tous bords, une certaine circonspection vis-à-vis
du phénomène. Dans la bataille l’opposant au bruit substrat, ennemi impalpable et volatile, le concepteur ne
pouvait compter, parmi ses alliés, que son expérience et sa réflexion. De plus, comme nous le montrerons dans
ce document, le couplage par le substrat n’est pas un phénomène complexe en soit, mais il implique beaucoup
d’éléments de nature différente d’un circuit intégré dans son application. La prise en compte de ce phénomène
fait appel à un spectre large de connaissances électroniques et électriques non limité à la simple dénomination
5
Bruit d’alimentation et couplage substrat dans les circuits mixtes
mixte analogique et numérique. Il est en effet nécessaire de considérer le circuit dans son application entière
pour appréhender correctement le couplage par le substrat dans les circuits mixtes.
L’objectif principal de ces travaux de thèse consiste à donner l’éclairage le plus précis possible des
phénomènes mis en jeu sous l’appellation diffuse de bruit substrat, mais aussi de permettre la
quantification de ces mécanismes, préalable à toutes les démarches d’optimisation du
fonctionnement d’un circuit mixte.
Ce travail s’adresse à un public large, incluant plusieurs métiers de la microélectronique : la conception de
circuit imprimé, la conception de boîtier pour circuit intégré, la conception d’architecture, et bien entendu la
conception numérique et analogique de circuits intégrés. Nous avons donc fait le choix peu conventionnel de le
diviser en deux parties, presque indépendantes :
Une première partie théorique : « Couplage par le substrat : mécanismes et modélisation ». L’objectif
de cette partie est de rendre perceptible de manière simple les phénomènes incriminés dans le
couplage par le substrat. Ces différents phénomènes sont donc décrits, des pistes de modélisation
possible sont données. Différentes clés et méthodes, que nous avons utilisées, sont exposées afin de
permettre une mise en place rapide d’un modèle électrique permettant d’évaluer, de mettre en cause
ou de disculper le couplage par le substrat dans un circuit mixte. La liste des méthodes fournies n’est
pas exhaustive. En effet, de nouveaux ou d’autres outils de conception microélectronique peuvent tout
à fait
être utilisés ou mis en place par le concepteur. Cette première partie se veut la plus
pédagogique possible afin de rendre visibles les ‘fantômes’ du substrat.
Une deuxième partie pratique : « Couplage par le substrat : Méthodes, Simulations et Mesures ». Cette
partie complète les informations de la première partie par des résultats expérimentaux. Des méthodes
décrivant des possibilités de modélisation du couplage par le substrat sont données et différentes
études sur des cas concrets sont montrées. Un circuit de test dédié au couplage par le substrat a été
conçu dans le cadre de ces travaux de thèse. Ce circuit ainsi que les nombreux résultats en provenant
sont présentés en détail dans cette deuxième partie.
La prise de conscience de l’efficacité des méthodes mises en place et des nombreuses perspectives et enjeux
qu’elles entrouvrent serviront de conclusion à cette thèse et aussi à ces trois années de recherches pratiques.
[1]
[2]
[3]
[4]
[5]
[6]
6
Le Nouvel Observateur, le 16 octobre 2005, www.nouvelobs.com.
TDF, "La TNT en quelques dates," 2005, www.tdf.fr.
R. Pietton, "Histoire de la TNT : des débuts chaotiques," france5, 2005, www.france5.fr.
"La génèse de la TNT," tvnt.net, 2005, www.tvnt.net/genese_V2.htm.
L. Grimaud, "DVB-T Principe de fonctionnement Perspectives d'implantation en France Etat de
développement actuel des récepteurs," Conservatoire National des Arts et Métiers, 2000.
"STMicroelectronics Introduit un Démodulateur COFDM à un Seul Circuit pour la Télévision Terrestre
Numérique," STMicroelectronic, 2001, www.st.com.
PREMIERE PARTIE
Couplage par le substrat :
Mécanismes et Modélisation
Résumé : Les mécanismes et phénomènes incriminés dans le couplage par le substrat sont décrits. A partir de
la compréhension de ces phénomènes, des méthodes de modélisation et simulations sont données. Des
comparaisons entre différents outils permettant de modéliser et simuler les divers mécanismes sont données au
fur et à mesure des descriptions. Les différents mécanismes mis en jeu dans le bruit substrat sont classés dans
trois grandes parties :
- La génération des perturbations susceptibles de transiter dans le substrat,
- La propagation des tensions et courants parasites dans le substrat du circuit intégré,
- La réception des perturbations substrat par les victimes potentielles du bruit substrat.
SOMMAIRE
1
2
INTRODUCTION .............................................................................................................................................9
GENERATION DE BRUIT DANS LE SUBSTRAT ....................................................................................................9
2.1
Le bruit d’alimentation........................................................................................................................9
2.1.1 Mécanismes...................................................................................................................................9
2.1.1.1
Les lignes d’alimentation ....................................................................................................10
2.1.1.2
L’impédance du cœur du circuit..........................................................................................10
2.1.1.3
Le courant de fonctionnement ............................................................................................11
2.1.1.4
Les sauts d’alimentation et de masse.................................................................................13
2.1.2 Modélisations...............................................................................................................................13
2.1.2.1
Integrated Circuit Emission Model [12] ...............................................................................13
2.1.2.2
Les lignes d’alimentations...................................................................................................15
2.1.2.3
L’impédance de cœur du circuit..........................................................................................30
2.1.2.4
Les courants dynamiques de consommation .....................................................................39
2.2
Le couplage capacitif .......................................................................................................................49
2.2.1 Mécanismes.................................................................................................................................49
2.2.1.1
Capacités MOS des transistors ..........................................................................................49
2.2.1.2
Capacités drain/substrat et source/substrat .......................................................................49
2.2.1.3
Capacités interconnections/substrat...................................................................................49
2.2.1.4
Capacités caissons/substrat ...............................................................................................50
2.2.2 Modélisations...............................................................................................................................50
2.2.2.1
Modèle SPICE du transistor ...............................................................................................50
2.2.2.2
Source de Thévenin équivalente ........................................................................................50
2.2.2.3
Comparaisons entre les méthodes .....................................................................................51
2.3
Autres phénomènes de génération de bruit substrat.......................................................................53
2.3.1 Mécanismes.................................................................................................................................53
2.3.1.1
Ionisation par impact...........................................................................................................53
2.3.1.2
Courant de fuite de grille.....................................................................................................53
2.3.1.3
Courant photo-induit ...........................................................................................................53
2.3.1.4
Courant de fuite des diodes polarisées en inverse.............................................................54
2.3.2 Modélisations...............................................................................................................................54
2.3.2.1
Modèle SPICE du transistor ...............................................................................................54
Bruit d’alimentation et couplage substrat dans les circuits mixtes
2.3.2.2
Source de Thévenin équivalente ....................................................................................... 54
PROPAGATION DE BRUIT DANS LE SUBSTRAT................................................................................................ 55
3.1
Mécanismes et généralités de la propagation substrat .................................................................. 55
3.1.1 Mécanismes de propagation....................................................................................................... 55
3.1.1.1
Effet résistif ........................................................................................................................ 55
3.1.1.2
Effet Capacitif..................................................................................................................... 55
3.1.1.3
Effet de peau ou effet pelliculaire....................................................................................... 56
3.1.2 La Propagation dans différents types de substrat ...................................................................... 57
3.1.2.1
Les substrats conducteurs ................................................................................................. 57
3.1.2.2
Les substrats résistifs......................................................................................................... 58
3.1.2.3
Les substrats isolants : SOI ............................................................................................... 60
3.1.3 Les moyens d’isolation substrat ................................................................................................. 61
3.1.3.1
Les anneaux de garde ....................................................................................................... 61
3.1.3.2
Les couches enterrées....................................................................................................... 62
3.1.3.4
La connexion de la face arrière.......................................................................................... 63
3.1.3.5
Isolations diverses.............................................................................................................. 63
3.1.3.6
Efficacité de certaines méthodes ....................................................................................... 64
3.2
Modélisation de la propagation ....................................................................................................... 66
3.2.1 Méthode des éléments finis ........................................................................................................ 66
3.2.1.1
Synopsys Taurus-Medici [31]............................................................................................. 66
3.2.1.2
Comsol Femlab [28] ........................................................................................................... 66
3.2.1.3
Cadence Substrate Noise Analyst [19] .............................................................................. 66
3.2.2 Méthode des fonctions de Green ............................................................................................... 67
3.2.2.1
Fonctions de Green............................................................................................................ 67
3.2.2.2
Fonctions de Green et propagation dans le substrat......................................................... 67
3.2.3 Comparaisons entre les méthodes de modélisation .................................................................. 69
4
IMPACT DU BRUIT SUBSTRAT SUR LES SYSTEMES INTEGRES .......................................................................... 71
4.1
Mécanismes et Généralités ............................................................................................................ 71
4.1.1 Le bruit d’alimentation................................................................................................................. 71
4.1.2 Le couplage capacitif .................................................................................................................. 71
4.1.3 Autres phénomènes.................................................................................................................... 71
4.1.3.1
Transconductance substrat................................................................................................ 71
4.1.3.2
Boucle de contre-réaction .................................................................................................. 72
4.1.3.3
Bruit thermique................................................................................................................... 73
4.1.3.4
Pertes substrat et effet de retard ....................................................................................... 73
4.1.4 Quelques composants discrets .................................................................................................. 73
4.1.4.1
Composants actifs.............................................................................................................. 74
4.1.4.2
Composants passifs........................................................................................................... 74
4.2
Bruit substrat et performances des systèmes................................................................................. 75
4.2.1 Quelques généralités.................................................................................................................. 75
4.2.2 Quelques cas concrets ............................................................................................................... 76
4.2.2.1
Convertisseur Sigma/Delta ................................................................................................ 76
4.2.2.2
Oscillateur commandé en tension...................................................................................... 77
4.2.2.3
Amplificateur ...................................................................................................................... 78
5
CONCLUSIONS ........................................................................................................................................... 81
6
BIBLIOGRAPHIE .......................................................................................................................................... 83
3
8
Partie I : couplage substrat, mécanismes et modélisation
1
Introduction
L’intitulé ‘couplage substrat’ englobe plusieurs phénomènes. Le substrat est un milieu où peuvent s’établir des
différences de potentiel qui induisent une propagation de courants parasites. Comme l’illustre la Figure I.1, nous
pouvons le décomposer en trois parties distinctes :
la génération de perturbations,
la propagation de ces perturbations dans le substrat du circuit,
la réception des tensions parasites par les victimes du couplage substrat.
Partie bruyante
Partie sensible
Propagation substrat
Figure I.1 : Le couplage substrat
Ce chapitre se décompose donc en trois parties, suivant ce même schéma logique :
Génération de bruit dans le substrat,
Propagation du bruit dans le substrat,
Réception des tensions parasites substrat.
2
Génération de bruit dans le substrat
Plusieurs mécanismes, de nature différente, peuvent créer des perturbations susceptibles de se propager dans
le substrat d’un circuit intégré. Ces différents phénomènes impliqués dans la génération de bruit substrat sont
ici décrits. Une bonne compréhension de ces mécanismes devrait permettre de les modéliser d’une manière
optimale et ainsi de les prendre en compte lors des futurs développements de circuits intégrés.
La circuiterie digitale est désignée coupable de perturbations dans la quasi-totalité des circuits mixtes actuels
[1]. Nous décrirons donc principalement le bruit généré par des composants de type MOS, brique de base des
circuits logiques actuels. L’ensemble des phénomènes liés à l’activité digitale est communément appelé ‘bruit
de commutation digitale’.
2.1
Le bruit d’alimentation
Le bruit d’alimentation ‘digital’ a été identifié comme étant une des principales sources de bruit transitant par le
substrat [2]. La complexité grandissante des circuits, et par conséquent une consommation de plus en plus
importante, implique, malgré une diminution des tensions d’alimentation, de prendre en compte lors de la phase
de conception, les phénomènes liés à l’alimentation des circuits numériques [3].
2.1.1
Mécanismes
Les différentes lignes d’alimentation d’un circuit électronique ne sont pas idéales, et induisent, surtout à l’échelle
submicronique, des éléments parasites, susceptibles de perturber l’apport de courant aux différents transistors
du circuit [4]. Ces éléments parasites, telles des résistances, inductances (propres et mutuelles) et autres
capacités, impliquent lors des commutations internes du circuit, des sauts et chutes de tension des
alimentations et masses. Ces perturbations sont transmises dans le substrat via les différentes structures de
polarisation substrat de ce circuit.
9
Bruit d’alimentation et couplage substrat dans les circuits mixtes
2.1.1.1
Les lignes d’alimentation
Avant de parvenir au cœur même d’un circuit, le courant d’alimentation doit parcourir plusieurs structures, qui
sont autant d’obstacles à son passage. Pour une application classique électronique, le courant doit traverser [5]
:
Les lignes d’alimentation du circuit imprimé et leurs composants passifs et actifs (capacité, résistance,
inductance, régulateurs de tension …),
Les pistes métalliques du boîtier du circuit,
Les fils de connexion entre le boîtier et le silicium, plus communément appelé bondings,
Les interconnexions métalliques sur le silicium.
La Figure I.2 montre un chemin typique depuis l’alimentation vdd (en rouge) et la masse gnd (en bleu), que doit
emprunter le courant d’alimentation d’un circuit intégré.
Figure I.2 : courant d’alimentation d’un circuit intégré dans son application
Chacune de ces structures implique des éléments parasites. Principalement, ce sont des inductances,
mutuelles et propres, des capacités et des résistances sur ces lignes. Ainsi, afin de prédire le comportement de
l’alimentation d’un circuit intégré, il devient nécessaire de prendre en compte tout ou partie de ces
éléments, selon le degré de précision voulu.
2.1.1.2
L’impédance du cœur du circuit
Un circuit intégré présente aux bornes de son alimentation une impédance, susceptible d’interagir avec
l’impédance de l’alimentation. Cette impédance est en fait la mise en parallèle des impédances de chacun des
composants élémentaires du circuit, si l’on considère que tous sont connectés au même point d’alimentation.
Dans le cas d’un circuit digital, essentiellement constitué de MOS de type N et P, cette impédance est
largement capacitive dans le domaine de fréquence courant des circuits numériques, à savoir 1MHz-1GHz [6].
En dessous de 1 MHz, il faut prendre en compte les courants de fuite entre l’alimentation et la masse qui
peuvent être modélisés par une résistance en parallèle avec la capacité de coeur. Cette résistance est
principalement due à la mise en parallèle de toutes les résistances des canaux des MOS en parallèle. Si
individuellement, ces résistances sont fortes, la mise en parallèle de celles-ci peut aboutir à une résistance dont
l’impact est non négligeable. Une partie élémentaire d’un circuit digital, un inverseur, ou plutôt une chaîne de
deux inverseurs en cascade est considérée et illustrée par la Figure I.3 :
Figure I.3 : Deux inverseurs MOS en cascade
10
Partie I : couplage substrat, mécanismes et modélisation
A cette structure physique, correspond le schéma électrique, donné par la Figure I.4. Les impédances ayant les
valeurs les plus significatives ont été ajoutées à ce schéma électrique.
Vdd
Vin
A
CGpmos
CDBpmos
Cvddinterc
Rinterc
CDBnmos
Rinterc
Cgndinterc
B
CNWELL
CGnmos
Gnd
Figure I.4 : Schéma électrique de deux inverseurs MOS en cascade
Lorsque l’on applique une tension nulle à l’entrée de l’inverseur A, le NMOS de celui-ci est bloqué, son canal
est fortement résistif. Le PMOS lui est passant, son canal est faiblement résistif. L’alimentation du système voit
donc l’entrée de l’inverseur suivant, soit une capacité NMOS et une PMOS, mais aussi l’interconnexion
métallique entre les deux inverseurs, que l’on peut assimiler à un réseau RC [7]. Il faut ajouter à cela
l’ensemble des capacités et résistances parasites des PMOS et NMOS de l’inverseur A :
Capacité/conductance drain/substrat, notée CDB sur la figure I.4,
Capacité/conductance source/substrat, non notée sur la figure I.4,
Capacité/conductance source/drain, non notée sur la figure I.4,
Capacité/conductance grille/source, notée CG sur la figure I.4,
Capacité/conductance grille/drain, non notée sur la figure I.4,
Capacité/conductance grille/substrat, non notée sur la figure I.4.
Tous ces composants parasites sont pris en compte dans les modèles MOS classiques de simulation SPICE tel
que le Philips MM9 [8]. Lorsque la tension en entrée de l’inverseur A devient positive, le PMOS ne conduit plus
le courant, alors que le NMOS devient conducteur. D’autres éléments parasites, dus cette fois-ci au NMOS,
sont appliqués à la masse du circuit. Ainsi, l’impédance équivalente aux bornes d’une porte logique varie en
fonction de son état logique interne, suivant le ratio de PMOS et NMOS commutés [6]. Un autre élément
parasite est la capacité de la diode polarisée en inverse que forment les caissons dopés N d’isolation des
PMOS avec le substrat P. Pour un circuit numérique complet, les caissons de type N de toutes les portes
logiques forment un caisson commun qui n’est rien d’autre qu’une grande jonction PN polarisée en inverse
entre la masse et l’alimentation du bloc numérique.
2.1.1.3
Le courant de fonctionnement
Seuls des éléments passifs de l’alimentation d’un circuit électronique ont été décrits. Or, le problème que pose
le bruit d’alimentation, c’est justement son aspect dynamique. Cette dynamique perturbante est liée à l’activité
du circuit, qu’il soit numérique ou analogique. Une circuiterie numérique a une activité régulière, cadencée par
une horloge, et des transitions ‘franches’ entre 0 et 1. Cet activité implique des courants consommés, dans la
plupart des cas, très variables, et donc source de perturbations beaucoup plus gênantes qu’un circuit
analogique. On peut assimiler un circuit logique à un ‘enchevêtrement’ d’inverseurs, de tailles différentes. En
effet, le fonctionnement des portes logiques peut se ramener, de façon plus ou moins directe, à une
combinaison d’inverseurs. Chaque inverseur, lors de sa commutation, ‘appelle’ un pic de courant, fonction de sa
taille et de la capacité qu’il doit charger. Pour un modèle simplifié d’inverseur, il est aisé d’évaluer la forme du
courant absorbé par ses transistors.
11
Bruit d’alimentation et couplage substrat dans les circuits mixtes
On considère l’inverseur de la Figure I.5, les tailles des grilles du PMOS Mp et du NMOS Mn étant
respectivement données par les longueurs et largeurs de grilles lPMOS, wPMOS, lNMOS et wNMOS, les paramètres µn, µp,
Coxn, Coxp, Vthn et Vthp sont des données propres à une technologie. Cvddinterc et Cgndinterc sont les capacités que
forme l’interconnexion métallique de sortie avec l’alimentation et la masse de l’inverseur.
Vdd
Cvddinterc = Cp
Vin
Cgndinterc = Cn
Gnd
Figure I.5 : Un inverseur MOS et se capacités de sortie
A partir des équations classiques de fonctionnement d’un MOS, en régimes triode et de saturation données cidessous [9],
w ⎛
1
⎞
. ⎜ (V G S − V th ) .V D S − .V D S 2 ⎟
régim e triode
l ⎝
2
⎠
1
w
2
= .µ .C ox . . (V G S − V th )
régim e de saturation
2
l
I D = µ .C ox .
ID
nous pouvons donner une évaluation au premier ordre des courants absorbés par les MOS, mais aussi la
tension de sortie de l’inverseur, tout ceci en fonction des capacités de sortie de l’inverseur, des caractéristiques
de la technologie employée et de la tension appliquée à l’entrée de l’inverseur.
Les représentations graphiques des solutions des équations données sont tracées à l’aide d’un outil d’analyse
mathématique [10]. La tension d’entrée est assimilée à une rampe passant de 0 à 3.3 V en un temps dénommé
transition que l’on fait varier entre 0.1 et 1 nanoseconde. Les capacités de sortie de l’inverseur sont aussi des
paramètres qui peuvent varier. Les formes de courants et tensions de la Figure I.6 sont alors obtenues.
tension de sortie
courant du NMOS
courant du PMOS
4V
Cn=Cp=5fF
Cn=Cp=10fF
Cn=Cp=20fF
tension d'entrée
3V
0.3mA
2V
1V
0.1mA
4V
0.3mA
tension d'entrée
3V
0.2mA
2V
0.1mA
1V
0
1 ns
2 ns
0
1 ns
2 ns 0
1 ns
2 ns
Figure I.6 : Courants consommés et tension de sortie d’un inverseur MOS
Le courant consommé par un inverseur en commutation est un pic dont la largeur et la hauteur sont dépendants
du temps de transition du signal d’entrée, mais aussi des charges de sortie de l’inverseur. Lorsqu’un front
montant est appliqué en entrée, le NMOS consomme plus que le PMOS, car celui-ci est passant et doit ‘tirer’ le
signal de sortie vers la masse. Le PMOS conduit peu de courant, lorsque les deux transistors sont passants. Un
courant de fuite de très courte durée s’établit entre l’alimentation et la masse. Ce courant de fuite dépend
fortement de la transition d’entrée : plus elle est rapide, plus le temps pendant lequel les deux transistors
12
Partie I : couplage substrat, mécanismes et modélisation
conduisent sera court, et donc le courant de fuite faible. Pour les technologies les plus récentes, ce courant de
fuite peut être important. Lorsqu’une transition descendante est appliquée en entrée, les pics de courants
principaux sont de formes similaires. Cette fois-ci, c’est le PMOS qui doit amener la tension de sortie à la
tension d’alimentation, alors que le NMOS fuit. La consommation globale d’un circuit numérique peut être
assimilée à une somme de pics de courant sur l’alimentation et sur la masse, ‘demandés’ par chaque porte
logique du système.
2.1.1.4
Les sauts d’alimentation et de masse
Le bruit d’alimentation d’un circuit numérique est le fruit de l’interaction des différents éléments décrits
précédemment. En effet, les composants parasites des lignes d’alimentation forment avec l’impédance du cœur
digital des réseaux ‘RLC’, dont les oscillations sont entretenues par les pics de courant régulièrement ‘appelés’
par les portes logiques de l’ensemble numérique. Nous pouvons globaliser cette approche à tous les types de
circuits électroniques, les différentes fonctions de transfert des parties décrites, changeant selon le type de
système. Un système complet peut donc être caractérisé par une ou des fréquences de résonance, qui seront
les fréquences principales perturbantes. Si ces oscillations sont sources de perturbation pour les parties du
circuit alentour, elle peuvent aussi causer le dysfonctionnement du circuit perturbateur lui-même [11]. En effet,
si les sauts ou les chutes d’alimentation sont trop importants, il se peut que le circuit numérique ne fonctionne
plus, car étant sous-alimenté durant un période due aux oscillations naturelles de l’alimentation. Ce point est
repris plus en détail dans la deuxième partie de ce document.
2.1.2
Modélisations
Une bonne compréhension des différents facteurs responsables du bruit d’alimentation d’un circuit intégré,
permet de mettre en place des méthodes et modèles précis du phénomène. Notre choix s’est porté sur un
standard en devenir, qui devrait permettre la mise en place du modèle d’alimentation pour un circuit intégré de
manière plus efficace, car offrant des utilisations possibles très variées : le modèle ICEM (Integrated Circuit
Emission Model) [12]. Une description de ce modèle est faite. Les différents moyens d’extractions utilisés, ayant
permis la mise en place de ce modèle lors de ces travaux de recherche, sont exposés.
2.1.2.1
Integrated Circuit Emission Model [12]
Cette méthodologie a pour champ d’application la compatibilité électromagnétique (CEM) des circuits intégrés.
Elle permet de modéliser, à partir de mesures ou de simulations, les émissions conduites et rayonnées d’un
circuit électronique intégré dans son environnement d’application, à savoir sur son circuit imprimé. Les
émissions conduites se propagent dans les structures physiques, telles les lignes d’alimentation, ou de données
d’un circuit imprimé. Les émissions rayonnées se propagent dans l’air : ce sont des ondes électromagnétiques
causées par les variations des courants de fonctionnement des circuits intégrés [12]. Les émissions
électromagnétiques parasites d’un System On Chip, sont principalement dues aux forts courants d’alimentation
transitant dans le circuit lors de son activité [13]. B. Vrignon et al. obtiennent une bonne précision en utilisant ce
modèle pour la prédiction des sauts d’alimentation et de masse, et ce au-delà de 2,5 GHz, pour une application
numérique [14]. De plus, cette méthode a été proposée comme standard à l’IEC (International Electrotechnical
Commission) [12], ce qui dans le futur, pourrait faciliter l’élaboration des modèles pour chaque nouveau circuit
microélectronique. Le choix de cette méthode pour simuler les sauts d’alimentation d’un circuit digital parait
donc bien naturel. La structure de ce modèle s’articule autour de deux principaux éléments, comme le montre la
Figure I.7 :
13
Bruit d’alimentation et couplage substrat dans les circuits mixtes
Figure I.7 : Architecture de base du modèle ICEM [12]
Le sous-modèle PDN, ‘Passive Distribution Network’, décrit les structures électriques du système
électronique : les lignes d’alimentation. Ce bloc prend en compte aussi bien le circuit imprimé, le
package que le silicium, selon le degré de précision voulu. Concernant le format de description des
différents éléments constituant ce PDN, ce modèle est très ouvert, car il autorise l’utilisation de divers
moyens de modélisation des impédances d’alimentation : netlists de type SPICE, description haut
niveau de type VHDL-AMS, table de valeurs et tous les ‘formats’ acceptés par le simulateur électrique
utilisé.
Le sous-modèle IA, ‘Internal Activity’, décrit l’activité interne du circuit, en termes de courants absorbés.
Ce bloc décrit la consommation de courant dynamique du circuit dont on veut mettre en place le modèle
ICEM. Ici encore, le choix de description de l’activité interne d’un circuit est très ouvert.
Le modèle complet se connecte au monde externe grâce au bus EP, ‘External Port’. Plusieurs modèles
ICEM peuvent ainsi être connectés les uns aux autres afin de mettre en place le modèle ICEM d’un
‘System On Chip’ complexe. Nous verrons par la suite qu’il est possible d’étendre ce modèle pour
prendre en compte le couplage substrat.
Les deux sous-modèles sont connectés via les IP (Internal Port).
Un modèle ICEM très simple, utilisant des éléments discrets, est donné sur la Figure I.8. Ce modèle, dit de
niveau 1, décrit l’impédance du circuit intégré par un simple réseau RLC entre l’alimentation et la masse du
circuit : une résistance et une inductance globales de l’alimentation et la capacité de cœur Cic. L’activité interne
du circuit est modélisée par une source de courant.
Figure I.8 : Un modèle ICEM très simple à 4 entrées [12]
Le modèle ICEM un peu plus complexe, dit de niveau 2, du même circuit est donné sur la Figure I.9. La partie
numérique, nommée Core, est alimentée par deux paires d’alimentation VccCorePDN et VssCorePDN. La capacité de
cœur numérique, notée Cic et CicVcc est de même valeur entre les deux modèles ICEM : 3.15 nF. L’activité
interne du circuit est modélisée ici encore par une source de courant. Dans ce modèle, plus précis, figure une
partie analogique alimentée par une paire d’alimentation nommée VccAnalPDN et VssAnalPDN. L’activité analogique
est encore ici modélisée par une source de courant.
14
Partie I : couplage substrat, mécanismes et modélisation
Figure I.9 : Modèle ICEM complexe à 10 entrées [12]
La mise en place de ce modèle peut être effectuée de plusieurs manières :
A partir de mesures sur le circuit intégré (impédances, courants, tensions, paramètres S et autres
méthodes de mesures [12])
A partir de simulations/extractions du circuit intégré.
Nous choisissons la deuxième méthode, car ce modèle doit nous permettre de faire des prédictions sur un
circuit en cours d’élaboration. Nous décrivons donc, dans la suite de ce chapitre, les différents outils et
méthodes utilisés pour la mise en place du modèle ICEM des circuits intégrés.
2.1.2.2
Les lignes d’alimentations
Comme nous l’avons vu, il est nécessaire de prendre en compte tous les éléments de l’alimentation d’un circuit
électronique intégré, afin de prédire le plus finement possible les sauts d’alimentation et de masse de celui-ci.
Nous exposerons ici, les différentes méthodes utilisées pour obtenir les éléments parasites de chacune des
structures physiques de l’alimentation : le circuit imprimé, le package (boîtier) et ses bondings (fils de
connexion) et enfin le silicium.
2.1.2.2.1 Influence de la longueur de ligne
La mise en place d’un schéma électrique équivalent pour une ligne d’alimentation, doit faire l’objet des mêmes
égards que pour les lignes de transmission de signaux. Une ligne peut être modélisée par une cellule RLC, en
veillant à ce que le critère du ‘λ/10’ soit respecté [7]. Si la longueur de la ligne dépasse le dixième de la
longueur d’onde du signal à propager, celle-ci doit être divisée en plusieurs tronçons RLC afin de garantir une
meilleure précision lors des simulations. Ce critère est donné par les équations suivantes :
L m ax =
v =
λ
v
=
10
10.fm ax
c
εr
λ en m , Fm a x en H z
v en m .s -1 , ε r : perm ittivité rela tive, c = 3.10 8 m .s -1
Considérons une ligne d’alimentation dont la longueur est égale à deux fois la longueur maximale donnée par la
règle du ‘λ/10’. Il suffit de scinder la cellule RLC de cette ligne en deux cellules équivalentes, de telle manière
15
Bruit d’alimentation et couplage substrat dans les circuits mixtes
qu’elle se comporte en basses fréquences, de la même manière qu’une seule cellule. L’impédance
caractéristique de la ligne doit être gardée. La Figure I.10 donne un aperçu de la manière dont une ligne peut
être modélisée et scindée.
R
Vin
L
L
R
R/2
Vout
C
Vin
L/2
L/2
R/2 R/2
C/2
L/2
C/2
L/2
R/2
Vout
Figure I.10 : Modèle discret de ligne
Pour certains types de lignes, dont l’impédance caractéristique est connue, il suffit d’utiliser directement les
modèles distribués de ligne, fournis par les différents outils de simulation.
2.1.2.2.2 L’effet de peau ou effet pelliculaire
Les courants à haute fréquence ne se propagent pas dans les conducteurs comme le courant continu ou à
basse fréquence. Au lieu d'utiliser la totalité de la section du conducteur, ils se cantonnent dans les couches
proches de la surface du conducteur. La densité de courant décroît de façon exponentielle au fur et à mesure
que l'on s'éloigne de la surface. L'épaisseur moyenne e (en m) de la "peau" dans laquelle circulent les courants
HF peut être estimée à l'aide de la formule:
e=
ρ
π .µ 0 .µ r .f
e : épaisseur m oyen ne en m
ρ est la résistivité électrique du matériau en Ω.m (18.10-9 pour le cuivre), µ0 la perméabilité magnétique du vide
(4 π .10-7) en H/m, µr la perméabilité relative du matériau (proche de 1 pour le cuivre) et f la fréquence en Hz.
2.1.2.2.3 Calculs et abaques
Il s’agit ici de donner les différents abaques et équations, qui permettent d’évaluer les éléments parasites induits
par différentes structures d’une ligne d’alimentation d’un circuit intégré.
a. Le circuit imprimé
Nous considérons ici les lignes d’alimentation comme des lignes de transmission sur circuit imprimé. Les
équations suivantes proviennent donc de documents traitant des lignes de transmission sur circuit imprimé [15].
Ces équations considèrent que les lignes d’alimentation sont de section et forme rectangulaires. Les valeurs
données par le calcul sont donc des impédances caractéristiques de ligne, des capacités, inductances et
résistances par unité de longueur. Ces valeurs permettent d’évaluer les impédances, et n’ont pas la prétention
de modéliser ‘à la perfection’ ce type de ligne.
Quelques petits rappels sur le calcul des caractéristiques de lignes :
Z0 =
L0
C0
Z 0 : im pé da n ce ca ra cté risqu e e n o h m
Les équations suivantes nous donnent le calcul de Z0 et C0. Connaissant Z0 et C0, le calcul de L0 s’effectue de la
façon suivante :
L 0 = C 0 .Z 0 2
L 0 : inductance lin éique en H .m -1
C 0 : capacité linéique en F.m -1
Différentes équations permettent d’obtenir ces valeurs, selon les hypothèses et simplifications émises. Ainsi, les
résultats obtenus, selon la formule utilisée, peuvent diverger. Il s’agit simplement d’avoir une approximation
permettant de modéliser le comportement d’une ligne de manière réaliste.
16
Partie I : couplage substrat, mécanismes et modélisation
Les formules suivantes, permettent d’évaluer l’impédance caractéristique et la capacité linéique de quatre types
de structure de ligne sur circuit imprimé. εr est la permittivité relative de l’isolant du circuit imprimé, W la largeur
de la ligne, T son épaisseur et H l’épaisseur du diélectrique en m. De petits schémas, à coté des formules,
permettent d’assigner les bonnes valeurs à ces différents paramètres. Ils représentent des coupes
transversales de ces différents types de lignes sur circuit imprimé.
La ligne microstrip (micro ruban)
87
Z0=
ε r + 1 .4 1
⎛ 5 .9 8H ⎞
. ln ⎜
⎟
⎝ 0 .8 W + T ⎠
2 6 . 4 (ε r + 1 . 4 1 )
C0=
en ohm
e n p F .m
⎛ 5 .9 8 H ⎞
ln ⎜
⎟
⎝ 0 .8 W + T ⎠
-1
La ligne microstrip enterrée
Z0=
C0=
⎛ 1 .9 ( 2 H + T
ln ⎜
⎜ 0 .8 W + T
⎝
60
εr
)⎞
en ohm
⎟
⎟
⎠
1 .4 1 ε r
e n p F .m - 1
⎛ 3 .8 1 H ⎞
ln ⎜
⎟
⎝ 0 .8 W + T ⎠
La ligne strip (ruban)
⎡
⎛ - 1 .5 5 H 1 ⎞ ⎤
⎟⎥
H
⎝
⎠⎦
ε r' = ε r . ⎢1 - e x p ⎜
⎣
Z0=
C0=
60
ε r'
⎛ 5 .9 8 H ⎞
. ln ⎜
⎟
⎝ 0 .8 W + T ⎠
5 5 . 5 (ε r '
)
en ohm
e n p F .m
⎛ 5 .9 8 H ⎞
ln ⎜
⎟
⎝ 0 .8 W + T ⎠
-1
Double ligne strip
Z 01 =
80
Z 02 =
C 0 1 /2 =
εr
80
εr
⎛ 1 . 9 (2 H + T
ln ⎜
⎜ 0 .8 W + T
⎝
) ⎞ ⎛1-
H ⎞
⎟
4 H1 ⎠
⎛ 1 . 9 (2 H + T
ln ⎜
⎜ 0 .8 W + T
⎝
) ⎞ ⎛1-
H
4 (H + C + T
111εr
⎟⎜
⎟
⎠⎝
⎟⎜
⎟⎜
⎠⎝
⎡
⎤
2 (H - T )
ln ⎢
⎥
⎣⎢ 0 . 2 6 8 W + 0 . 3 3 5 T ⎥⎦
en ohm
⎞
⎟ en ohm
) ⎟⎠
e n p F .m
-1
A ces capacités et inductances parasites, la résistance série par unité de longueur de la ligne sur le circuit
imprimé peut être ajoutée. Elle se calcule de manière très simple à partir de la formule classique de calcul de
résistance linéaire :
17
Bruit d’alimentation et couplage substrat dans les circuits mixtes
R=
1
σ .S
e n Ω .m -1
S est la section de la ligne, en m² et σ (σ =1/ρ) la conductivité du matériau en S.m-1. Il est judicieux, lors du
calcul de cette résistance de ligne, de prendre en compte l’effet de peau (skin effect). Si l’on prend en compte
cet effet de peau, il ne faut pas calculer S, la section de la ligne, en fonction de l’épaisseur totale de la ligne,
mais bel et bien en fonction de l’épaisseur de peau, calculée pour la fréquence désirée avec l’équation donnée
en 2.1.2.2.2. S est calculé de la manière suivante dans le cas de conducteur de section rectangulaire de largeur
W et d’épaisseur T :
(
)(
S = W - 2 . e pe au . T - 2 . e pea u
) en m 2
epeau est l’épaisseur de peau en m, W la largeur de la piste en m et T son épaisseur en m.
Ces formules permettent de mettre en place un modèle d’alimentation du circuit imprimé de manière rapide.
Remarque : Les alimentations sont souvent des plans conducteurs de grande surface. Nous supposerons que ces plans sont
parfaitement équipotentiels et n’induisent aucun élément parasite.
Exemple d’application :
Considèrons un petit circuit, alimenté par une piste de 1 mm de largeur, sur une longueur de 20 mm. Un petit
rectangle de 1 mm par 0,25 mm permet de relier la piste d’alimentation au boîtier du circuit. Le type de circuit
imprimé est double couche, avec plan de masse sur la face arrière. La couche diélectrique a une permittivité
relative 4.3 et une épaisseur de 1 mm. Les couches métalliques sont en cuivre, de conductance 59,6.106 S/m et
d’épaisseur 35 µm. Une représentation de cette ligne d’alimentation, très simple, est donnée en Figure I.11.
Figure I.11 : Exemple de modélisation d’une ligne d’alimentation de circuit imprimé
Dans un premier temps, le calcul pour la grande piste donne les résultats suivants :
R0=0.48 Ω/m ; Z0=71,68 Ω ; C0=76.57 pF/m ; donc L0=393,4 nH/m ;
Pour une telle ligne de 20 mm de longueur, nous avons donc les caractéristiques suivantes :
R=9,6 mΩ ; C=1.53 pF ; L=7.87 nH et Fmax=758 MHz ;
D’après la règle du ‘λ/10’, une seule cellule RLC (cf. Figure I.10), donnant le schéma électrique de la ligne de 20
mm permet de modéliser cette dernière correctement jusqu’à une fréquence de 758 MHz. Au-delà, il faut
scinder la cellule principale, en N cellules identiques, afin d’obtenir une modélisation jusqu’à la fréquence N x
758 MHz.
Le petit bout de piste restant a pour caractéristiques les valeurs calculées suivantes :
R0=1.91 Ω/m ; Z0=81.27 Ω ; C0=46.57 pF/m ; donc L0=307.58 nH/m
Pour une longueur de 1 mm nous avons donc les valeurs R, C et L suivantes :
R=1.91 mΩ ; C=0.466 pF ; L=0.308nH et Fmax=15.36 GHz
Afin d’obtenir un modèle électrique de la ligne d’alimentation, les deux réseaux RLC obtenu, caractérisant
chaque morceau de la ligne, sont mis en cascade.
18
Partie I : couplage substrat, mécanismes et modélisation
Remarque : Il est nécessaire pour la modélisation des lignes d’alimentation d’un circuit imprimé de prendre en compte l’effet
de peau. En effet, à 10MHz, dans le cuivre, l’épaisseur de peau calculée est de 21.7 µm ; et à 500MHz, 3.07 µm. Cette
épaisseur est inférieure au 35 µm d’épaisseur du cuivre utilisé pour les pistes électriques. La résistance série de la ligne
d’alimentation s’en trouve donc augmentée. A 500 MHz, la résistance par unité de longueur de ligne est plus de 10 fois
supérieure à celle calculée en continu.
b. Les composants passifs discrets
Tout comme les lignes d’alimentation en cuivre du circuit imprimé, les composants discrets soudés présentent
des éléments parasites qui peuvent devenir gênants en hautes fréquences. Ces éléments, pour une
alimentation, sont la plupart du temps des capacités de découplage, des résistances de filtrage, des selfs de
choc ou encore des éléments actifs, comme des régulateurs de tension. Tous ces composants ont des
résistances, des inductances et capacités parasites. Certains fabricants de ces composants, proposent des
modèles électriques équivalents, de type SPICE. Il existe même des logiciels, fournis par les fabricants, qui
donnent les schémas électriques équivalents de condensateurs, résistances et autres inductances [16]. La
Figure I.12 est une capture d’écran d’un logiciel donnant le schéma équivalent d’un condensateur de 2.7 pF. Il
est aussi possible d’extraire le schéma équivalent d’un composant passif à partir de la mesure. Un modèle
SPICE équivalent peut en effet être créer, à partir de mesures sur un composant discret, et notamment à partir
de la mesure de sa fréquence de résonance. Un exemple de modélisation d’un condensateur de type CMS est
donné en Figure I.13. Cette modélisation a été effectuée par Pierre Guenard, dans le laboratoire de mesure de
STMicroelectronics de Grenoble, avec un appareil de type HP/Agilent 4395A. L’appareil fournit directement le
modèle RLC équivalent, avec une précision fine dans la gamme 10Hz à 500MHz. Il est possible de monter
beaucoup plus haut en fréquence, en utilisant un analyseur de réseau plus performant. Des logiciels, du type
IC-EMC [17] ou encore ADS de Agilent [18], permettent à partir des mesures paramètres S, d’obtenir des
réseaux RLC un peu plus sophistiqués, permettant d’avoir un modèle précis dans une gamme de fréquences
beaucoup plus large.
Figure I.12 : Capture d’écran du logiciel Johanson de modélisation de condensateur CMS [16]
19
Bruit d’alimentation et couplage substrat dans les circuits mixtes
Figure I.13 : Modélisation d’une capacité CMS à partir de la mesure
Divers modèles sont aussi disponibles dans les librairies standards des outils de simulation électrique type
Cadence Virtusoso [19] ou Agilent ADS [18].
c. Le package et ses bondings
Le boîtier est une partie très importante du circuit, qu’il ne faut surtout pas négliger. Celui-ci est important pour
une multitude de raisons dont l’alimentation en courant du système électronique. Ici encore, les parasites sur
les lignes d’alimentation du package, sont fonction de la longueur de ces lignes d’alimentation. Selon le type de
package utilisé, ces lignes sont plus ou moins longues et diverses stratégies d’alimentation sont possibles afin
de limiter ces effets parasites. Les principaux types de packages couramment utilisés sont les suivants :
Les boîtiers à broches : il s’agit du format le plus couramment rencontré. Il regroupe de nombreux types de
boîtiers : QFP (Quad Flat Pack), TQFP, LQFP, PQFP, DIP, SOP, VQFP, PLCC (cf. glossaire)… Le
principe reste identique : des broches métalliques, le plus souvent du cuivre étamé, forment les ‘pattes’ du
circuit, et sont connectées à la pastille de silicium (le circuit intégré) à l’aide de fils dits de bondings en or
ou en aluminium. Le tout est encapsulé dans une résine, une céramique ou différents matériaux, selon le
type de boîtier. Chaque boîtier a ses spécificités mécaniques, thermiques ou électriques. Le nombre de
connexions possibles varie de quelques unités à quelques centaines de broches. La longueur des lignes
d’alimentation, les éléments parasites qu’elles induisent sont donc fortement dépendants du package
utilisé. Ce type de package offre une possibilité intéressante : la présence d’un plan de masse métallique à
l’intérieur du boîtier, sur lequel est collée la puce. Ce plan de masse, directement soudable sur le circuit
imprimé de l’application, car dépassant de la face arrière de la puce, peut servir pour la connexion de
bondings supplémentaires et permet de meilleures performances thermiques et électromagnétiques du
circuit. Cette connexion arrière peut se décliner sous deux formes : l’une appelée slug et l’autre exposed
pad. La Figure I.14.a donne un aperçu d’un package à broches, ici un TQFP 36 broches. La Figure I.14.b
décrit les différentes possibilités pour la connexion de la face arrière du boîtier :
a)
Vue en 3D d’un boîtier TQFP
b) Coupes de différentes structures de LQFP
Figure I.14 : Boîtier TQFP 36 broches [20]
Les boîtiers à boules : ce format est utilisé pour les circuits comportant plusieurs centaines à quelques
milliers d’entrées/sorties. Là encore, plusieurs types sont regroupés dans cette famille : BGA (Ball Grid
20
Partie I : couplage substrat, mécanismes et modélisation
Array), XBGA, LCBGA, LBGA, PBGA (cf. glossaire)… Le principe est un peu plus complexe. La puce en
silicium est collée sur un substrat de type circuit imprimé. Sur la face arrière de ce substrat, une matrice de
boules métalliques assure le contact avec la carte mère de l’application. Ces boules sont reliées à la face
supérieure du substrat par des réseaux de routage complexes de type circuit imprimé amenant à des
empreintes concentriques, autour du silicium. Ces empreintes sont connectées à la puce à l’aide, une fois
encore, de fils de bonding. Si les boules de connexions offrent des impédances parasites réduites, il n’en
est pas de même du routage de connexion du substrat. Celui-ci peut être très complexe et ainsi très
difficile à extraire et modéliser pour un package entier. Une famille très proche est celle de PGA (Pin Grid
Array) où les boules sont remplacées par des broches verticales. La Figure I.15 donne des représentations
de ce type de boîtier :
puce
balls
Figure I.15 : Boîtier PBGA 280 boules et coupes d’un boîtier BGA [20]
Les Flip-Chips : Il s’agit du type de boîtier le plus récent et le plus prometteur du point de vue
électromagnétique. En effet, les fils de bonding ne sont plus utiles pour connecter le circuit de silicium aux
broches du boîtier, ou directement sur un circuit imprimé : pour assurer la connexion entre les deux parties,
des boules métalliques, nommées ‘bumps’, sont collées sur des plots de contact de la face avant du
silicium. La puce est ensuite retournée (flip) et directement collée sur le circuit imprimé du boîtier ou de
l’application. La longueur des connexions peut ainsi être limitée au maximum.
balls
bumps
Figure I.16: Boîtier Flip-Chip BGA et coupes de différents types de Flip-Chip [20]
Mis à part la famille des flip-chips, les circuits de silicium sont connectés aux broches métalliques du boîtier via
des fils de métal, en or ou en aluminium, appelés bondings. Ces fils, très fins, de l’ordre de 30 microns de
diamètre, impliquent inductances, résistances, et capacités parasites. Les broches métalliques du boîtier ont,
elles aussi, une impédance non négligeable. Deux broches et bondings adjacents d’un package (boîtier),
peuvent être schématisés électriquement comme le montre la Figure I.17. Cette cellule de base peut toujours
être divisée en plusieurs afin de respecter la règle du ‘λ/10’. Les valeurs calculées sont alors divisées par le
nombre de cellules à créer, sauf pour le coefficient de couplage K, qui reste identique. Il existe une modélisation
similaire, de type éléments RLC discret, dérivée de la modélisation IBIS d’un circuit intégré. Le modèle IBIS est
une solution permettant de modéliser un circuit intégré dans son application [21]. Il faut maintenant pouvoir
déterminer une valeur pour chaque élément de ce schéma.
21
Bruit d’alimentation et couplage substrat dans les circuits mixtes
Figure I.17 : Schéma électrique de bondings adjacents d’un boîtier
Voici les méthodes d’approximation des valeurs parasites, selon le type d’élément :
les résistances : une valeur typique que l’on pourra utiliser est la résistance linéique d’un bonding, évaluée
à 30 mΩ/mm. On peut aussi utiliser la même équation de base que pour les circuits imprimés, en prenant
en compte l’effet de peau. Pour les broches du package, en cuivre étamé de section rectangulaire, il faut
en diminuer la section de l’épaisseur de peau ainsi :
ep : épaisseur de peau
ρ.L
S
R=
avec
(
S = 2 .e p . w + t-2 .e p
t : épaisseur
)
ρ
ep=
π . µ 0 . µ r .f
w : largeur
Pour les bondings de section circulaire, il faut les approximer par des tubes creux, dont la section est
l’épaisseur de peau. La surface de propagation du courant est donnée par :
ep : épaisseur de peau
R=
ρ .L
S
avec
(
S = π . D .e p - e p 2
D : diamètre du bonding
ep=
)
ρ
π .µ 0 .µ r .f
les capacités : il faut considérer plusieurs cas pour évaluer les capacités parasites d’un boîtier. Il coexiste
dans un boîtier classique, deux types principaux de géométrie de base, qui autorise une évaluation
‘grossière’ des valeurs de ces capacités entre les interconnexions.
Géométrie de section rectangulaire : on utilise l’équation très simple de calcul de la capacité
entre deux plans conducteurs donnée ci-dessous :
e
S
C=
ε 0 .ε r .S
e
en F
ε0 étant la permittivité diélectrique du vide et εr la permittivité relative du matériau d’encapsulation. Le
matériau utilisé est en général du plastique, de permittivité relative autour de 4. Cette équation nous
permet de calculer les capacités des broches du boîtier entre elles ainsi que celles avec le plan de
masse du circuit imprimé de l’application. La surface capacitive S considérée est celle due aux
surfaces en regard dans le boîtier, e étant la distance entre le conducteur et le plan de masse. Cette
22
Partie I : couplage substrat, mécanismes et modélisation
approximation ne prend pas en compte les effets du bord des broches. Ces effets ont tendance à
augmenter la valeur de la capacité.
Pour prendre en compte les effets de bord d’une interconnexion au dessus d’un plan de masse, il faut
utiliser une équation un peu plus complexe [22]. w et t sont la largeur et l’épaisseur de
l’interconnexion en m, L sa longueur et h sa distance par rapport au plan de masse toujours en m.
Deux équations sont données. La première donne la capacité de la ligne et la seconde une capacité
linéique en fonction de la section de la ligne.
0.222
0.728 ⎞
⎛
⎛ w.L ⎞
⎛t⎞
⎛t⎞
⎟ en F
CL=ε. ⎜1.15 ⎜
+2.8 ⎜ ⎟
. ( w+L ) +4.12 ⎜ ⎟
⎟
⎜
⎟
⎝ h ⎠
⎝h⎠
⎝h⎠
⎝
⎠
W, t
L
h
0.222 ⎞
⎛
⎛w⎞
⎛t⎞
⎟
C=ε. ⎜1.15 ⎜ ⎟ +2.8 ⎜ ⎟
⎜
⎟
⎝h⎠
⎝h⎠
⎝
⎠
en F.m-1
ε étant la permittivité absolue du matériau dans lequel sont les structures d’interconnexion.
Enfin, pour évaluer la capacité de couplage entre plusieurs interconnexions parallèles au dessus d’un
plan de masse, le jeu d’équations suivantes [23], issues des relations précédentes, peut être utilisé :
s
w, t
Cc
L
h
Cf’ Cp Cf’
0 .2 2 2 ⎞
⎛
w
⎛ t ⎞
⎟
C f = ε .L . ⎜ 0 .0 7 5
+ 1 .4 ⎜ ⎟
⎜
⎟
h
⎝h⎠
⎝
⎠
C p= ε .
Cc
et
C f'=
Cf
1+
Cf’ Cp Cf
h
s
w .L
h
C s ,m ilie u = C p + 2 C f'
en F
et
C s ,b o rd= C p + C f + C f'
0 .2 2 2 ⎞
1 .3 4
⎛
w
t
⎛ t ⎞
⎛h⎞
⎟.⎜ ⎟
C c = C f -C f'+ ε .L . ⎜ 0 .0 3
+ 0 .8 3 -0 .0 7 ⎜ ⎟
⎜
⎟ ⎝ s ⎠
h
h
⎝h⎠
⎝
⎠
w et t etant les largeurs et épaisseurs des lignes en m, S la distance entre deux interconnexions
consécutives et h la hauteur de celles-ci par rapport au plan de masse de la structure toujours en m.
Les différentes capacités calculées sont expliquées de la manière suivante :
o Cp est la capacité entre le plan de masse et la face en regard de l’interconnexion. Nous
utilisons l’équation de la capacité entre deux plans.
o Cf et Cf’, les capacités latérales avec le plan de masse, appelées aussi capacités ‘frindge’. Cf
est la capacité latérale d’une ligne en bord de structure et Cf’ au milieu de la structure, la ligne
étant entourée de deux autres lignes.
o Cp est la capacité de couplage entre deux lignes consécutives, nous la calculons à partir des
autres capacités et de la surface en regard des interconnexions.
géométrie de section circulaire : fils de bonding. Il faut considérer deux cas différents pour
calculer les capacités parasites des fils de bonding. La capacité entre 2 fils C12, dite bifilaire, et la
capacité d’un fil avec le plan de masse C1m. Les équations utiles sont les suivantes :
23
Bruit d’alimentation et couplage substrat dans les circuits mixtes
R
C12 = ε .
L
π .L
⎛ d ⎞
⎟
⎝ 2.R ⎠
d
R
C1m = ε .
L
d
en F
arcCosh ⎜
2.π .L
⎛d ⎞
arcCosh ⎜ ⎟
⎝R ⎠
en F
les inductances : ici encore, les inductances parasites d’un boîtier sont aussi bien causées par les fils de
bonding que par les broches en cuivre étamé. Dans un premier temps, une règle simple permet d’évaluer
ces inductances. Un coefficient d’inductance par unité de longueur donne des résultats assez proches de
la réalité. Pour les fils de bonding, on peut considérer une inductance linéique de 1 nH/mm et 0,5 nH/mm
pour les broches du boîtier. Il reste à déterminer la longueur de chaque structure. Un jeu d’équations un
peu plus élaborées [24], donne des valeurs du même ordre, mais permet aussi d’évaluer les inductances
mutuelles et donc les coefficients K de couplage entre les interconnexions.
inductance propre :
R
L
d
L
t
Lpropre=
L propre =
w
µ 0 .L
2.π
µ0 .µr ⎛ 2h ⎞
. ln ⎜ ⎟
2π
⎝R⎠
en H.m-1
⎡ ⎛ 2.L ⎞ 1 0.447 ( w+t ) ⎤
. ⎢ln ⎜
⎥
⎟+ +
2.L
⎣⎢ ⎝ w+t ⎠ 2
⎦⎥
en H
inductance mutuelle :
d
L
t
L mut =
µ 0 .L
2.π
⎡ ⎛ 2.L
. ⎢ ln ⎜
⎣ ⎝ d
d⎤
⎞
⎟ -1+ ⎥
L
⎠
⎦
en H
w
coefficient de couplage
L1
M12
L2
Km=
L 12
L 1 .L 2
Remarque : Il est possible d’extraire les inductances des fils de bonding avec ces équations. Il suffit de considérer les fils
comme des géométries de section rectangulaire.
24
Partie I : couplage substrat, mécanismes et modélisation
Exemple d’application :
Considérons un circuit alimenté par une structure typique d’un boîtier à broches, donnée par le schéma
suivant :
Simplifications
des
structures
vdd
gnd
Lpin
Lbond
Figure I.18 : Exemple de modélisation d’une ligne d’alimentation d’un boîtier
Ce petit exemple, dans lequel les géométries sont simplifiées, permet de mettre rapidement en place un modèle
d’alimentation d’un circuit, avant que tout ‘design’ ne soit élaboré. Nous considérerons donc uniquement les
longueurs de broches et de fils de bonding Lpin et Lbond. Ces deux longueurs sont identiques et mesurent 4 mm.
Les bondings sont en or de diamètre 30 µm et écartés de 0,5 mm. Leur distance moyenne avec le plan de
masse est de 2 mm. Les broches sont de section carrée de 0,25 mm de coté et espacées de la même valeur.
La moitié de la valeur de la broche est noyée dans le plastique, l’autre étant à l’air libre. Elles sont à une
distance moyenne de 1,5 mm du plan de masse. Avec les valeurs de conductivité du cuivre et de l’or,
respectivement 59,6.106 et 45,2.106 S/m, et une permittivité diélectrique relative du plastique du boîtier de 4, on
obtient les valeurs R, C, L et K suivantes :
pour les broches
R1=R2=1 mΩ à 0 Hz et R1=R2=23 mΩ à 500 MHz
C12=0.14 pF
C1m=C2m=23.6 fF
L1=L2= 2.64 nH et L12= 1.52 nH ; donc Km= 0.57
pour les fils de bonding
R1=R2=125 mΩ à 0Hz et R1=R2=300 mΩ à 500 MHz
C12=0.25 pF
C1m=C2m=0.16 pF
L1=L2= 4.31 nH et L12= 1.52 nH ; donc Km= 0.35
Pour les deux structures, la fréquence maximale associée à la longueur de ligne critique calculée est de 3.8
GHz. Autant dire que la mise en cascade des deux réseaux RLC calculés est largement suffisante pour une
modélisation approximative de l’alimentation du boîtier.
d. Les éléments sur le silicium
Les tensions d’alimentation sont amenées aux différents transistors du circuit, à l’aide de lignes de connexion
métalliques, dont les caractéristiques varient en fonction de la technologie employée. Celles-ci sont de section
rectangulaire. Les différentes équations présentées précédemment peuvent donc être appliquées à ces
structures de la même manière que pour le package. Ces méthodes permettent de faire des premières
approximations des éléments parasites des lignes d’alimentation sur le silicium.
Il est nécessaire de se pencher un peu plus sur une structure d’alimentation particulière aux circuits
numériques : les grilles d’alimentation et de masse. Ces structures permettent d’alimenter toutes les cellules
digitales d’un bloc numérique, de la manière la plus uniforme possible, en diminuant au maximum les
résistances d’accès. La Figure I.19 montre comment sont constituées ces grilles.
25
Bruit d’alimentation et couplage substrat dans les circuits mixtes
Figure I.19 : Structure d’une grille d’alimentation digitale
Les cellules logiques sont directement connectées à l’alimentation et à la masse par des rails en métal inférieur,
le plus proche du silicium. Ces lignes sont connectées, avec des morceaux de métal, appelés vias, à des rails
de métal verticaux, de niveau supérieur. Ce sont des rails larges et épais de niveau supérieur beaucoup moins
résistif. Ces rails verticaux sont eux-mêmes connectés à des rails horizontaux de même nature et de niveau
supérieur. Les rails verticaux et horizontaux supérieurs forment un maillage très dense, donnant une certaine
uniformité à la distribution du courant dans le circuit. Les grilles d’alimentation et de masse ont la même
architecture et sont enchevêtrées comme le montre la Figure I.19. La Figure I.20 donne une idée de la densité
de ce type de grille d’alimentation dans une technologie actuelle de 90 nm.
Figure I.20 : Grilles d’alimentation et de masse digitale de 270 µm x 270 µm en technologie 90 nm.
Ces grilles impliquent évidemment des éléments parasites : résistances, capacités et inductances. Une étude,
présentée en annexe A.2, nous permet de tirer des enseignements généraux sur ce type de grille et de donner
certaines tendances :
La résistance ‘vue’ par chaque cellule logique est uniforme, sauf en bordure de grille, ou elle est
supérieure, car alimentée que d’un seul coté. Cette résistance est en majeure partie due aux ‘vias’
entre le métal supérieur vertical et les rails de métal de connexion inférieurs.
La capacité entre la masse et l’alimentation varie linéairement avec la surface du circuit. Nous
pouvons donc déterminer une capacité surfacique de la grille d’alimentation. Pour une technologie
CMOS récente, de 90 nm, la capacité surfacique est de l’ordre de 30 pF/mm².
L’inductance entre deux points de la grille varie linéairement avec la distance entre ceux-ci.
Cette inductance linéique est inférieure à 0.4 nH/mm. Les grilles de masse et d’alimentation sont
fortement couplées électromagnétiquement, ce qui se traduit par un coefficient de couplage supérieur
à 0,9.
26
Partie I : couplage substrat, mécanismes et modélisation
2.1.2.2.4 FastHenry et FastCap
FastHenry et FastCap sont des gratuiciels développés par le M.I.T [25]. Ces outils permettent d’extraire des
éléments parasites de structures électriques, et cela de manière assez fine. Les géométries des lignes
d’alimentation ou de transmission sont fournies aux outils à l’aide de fichiers de format textuel, assez clairs dans
la syntaxe. Un autre gratuiciel, FastModel [25], réalise une interface graphique liant les deux outils et simplifie la
mise en œuvre de ces outils en donnant des indications visuelles sur les structures entrées dans l’outil.
fastModel : cette interface graphique fait le lien entre les différents outils et en simplifie l’utilisation. Les
longues lignes de commande nécessaires aux diverses extractions sont remplacées par des fenêtres avec
des champs à remplir très explicites. De plus, une fenêtre d’affichage graphique, permet la vérification, pas
encore la modification, des géométries fournies à l’outil. La Figure I.21 est une capture d’écran de la
fenêtre principale de cet outil.
Figure I.21: Capture d’écran du logiciel gratuit FastModel [25]
fastHenry : cet outil extrait les inductances, propres et mutuelles, mais aussi les résistances pour certains
types de géométries dans les trois dimensions de l’espace. Deux formes de base permettent de modéliser
les structures électriques voulues : le brin, de section rectangulaire et le plan de masse. Ces deux types
d’éléments peuvent être maillés de manière plus ou moins fine, afin d’obtenir des résultats plus précis, au
détriment du temps de calcul informatique évidemment. Un aspect intéressant de cet outil est qu’il prend
en compte l’effet de peau. La Figure I.22 illustre les géométries de base de fastHenry et une possibilité de
structure complète:
Figure I.22 : Brin de base pour FastHenry selon différents maillages et un exemple de structure complexe
Le fonctionnement de cet outil est basé sur des équations analytiques, du même type que celles
précédemment données. Ces équations sont appliquées sur chaque brin de la structure décrite. Les
résultats des extractions sont donnés sous forme matricielle. Il faut choisir la ou les fréquences pour
lesquelles les inductances et résistances de la structure sont extraites. Une matrice d’impédances
complexes est ‘retournée’, pour chaque fréquence d’extraction choisie. Divers petits programmes
permettent la conversion de ces matrices en netlists utilisables par les outils de simulation de type SPICE.
La documentation [25], très complète de ce gratuitciel, donne plus d’indications sur les diverses possibilités
de l’outil.
27
Bruit d’alimentation et couplage substrat dans les circuits mixtes
fastCap : cet outil suit le même schéma de fonctionnement que fastHenry, mais extrait des capacités. Les
structures de bases sont des triangles ou rectangles. Les capacités entre ces formes de base sont
extraites, toujours à partir d’équations analytiques. La syntaxe des fichiers d’entrée est un peu plus
complexe, car toutes les facettes d’une structure doivent être décrites. De plus, il faut créer un jeu de
fichiers (un fichier par nœud extrait est une bonne solution) liés les uns aux autres par un fichier ‘liste’
principal. Un des atouts de cet outil est la possibilité de définir différentes zones de permittivité diélectrique.
Ici encore, un maillage fin permet une meilleure précision au détriment du temps d’extraction. La mise en
place de cet outil est un peu plus complexe. Des petits programmes peuvent créer des structures de base,
telles des sphères, plans, tétraèdres, parallélépipèdes. Ces structures de base peuvent aider à la mise en
place d’une structure plus complexe. En sortie, on obtient une matrice de capacités : les éléments de la
diagonale sont les capacités entre chaque nœud et la masse (à l’infini), les autres éléments donnant les
capacités entre les nœuds. De petits programmes peuvent encore convertir ces données en fichiers
exploitables. La Figure I.23 montre différentes possibilités de structures.
Figure I.23: Géométries de base pour FastCap selon différents maillages et un exemple de structure
Cet ensemble de logiciels offre des possibilités intéressantes pour la modélisation de lignes d’alimentation. Il est
très facile de les utiliser pour des structures simples, et le temps d’extraction est relativement court. Des études
simples, sur le couplage entre lignes de transmission sur un circuit intégré, ou encore sur des lignes
d’alimentation, sont très aisées. Cependant, afin d’utiliser ces outils sur des structures un peu plus complexes, il
est impératif de réaliser un certain nombre de petits programmes et applications faisant office d’interfaces entre
les différents outils utilisés lors de la conception d’un circuit intégré. La modélisation d’un boîtier complet à l’aide
de ces outils est donnée en annexe A.5.
2.1.2.2.5 Méthode Eléments finis et autres méthodes
Une autre méthode, permettant de modéliser ‘finement’ les différentes structures d’alimentation dans les trois
dimensions spatiales est l’utilisation de la méthode des éléments finis [26]. La méthode des éléments finis est
un des voies les plus efficaces et les plus générales de la simulation numérique. Cette méthode consiste à
diviser la structure à étudier, en morceaux de base : cette étape s’appelle le maillage. On applique à chaque
élément du maillage les équations du problème. Les conditions aux limites du système doivent être clairement
définies. Le système d’équations obtenues est résolu à l’aide d’algorithmes appropriés d’analyse numérique.
Finalement, une solution numérique au problème posé est obtenue. Le développement de techniques efficaces
pour le choix des points de discrétisation (maillage adaptatif) et la résolution des systèmes sont deux aspects
très importants de la recherche actuelle et ont une forte influence sur les résultats obtenus. Dans le cas de la
résolution de problèmes électromagnétiques, il faut utiliser les quatre équations de Maxwell. Divers outils
permettent de telles extractions :
HFSS et Q3D de Ansoft [27]
FemLab de Comsol [28]
RFE3 de Field Precision [29]
28
Partie I : couplage substrat, mécanismes et modélisation
Les quelques images suivantes, provenant du logiciel FemLab, illustrent les possibilités de tels outils.
Résolution du
Système d’équations
Maillage de la structure
Affichage de la solution
Figure I.24 : Modélisation d’une inductance avec Femlab.
La modélisation complète d’une alimentation d’un circuit intégré, utilisant la méthode des éléments finis, est
toujours possible, mais demande énormément de temps de calcul. Par exemple, pour modéliser un boîtier, il est
indispensable de simplifier le problème en ne modélisant qu’un quart de celui-ci, et en extrapolant ensuite les
résultats à un circuit entier par symétrie. Ces simplifications effectuées, plusieurs heures de calculs sont
nécessaires à l’outil pour extraire les éléments parasites d’un boîtier, tout cela sans compter le temps passé à
modéliser la structure en trois dimensions. De plus, la maîtrise d’un tel outil n’est pas évidente, sachant que le
maillage choisi a une incidence plus qu’importante sur les résultats obtenus. Cette solution, la plus précise,
nécessite un certain niveau d’expertise. La modélisation des boîtiers au sein de STMicroelectronics, où les
logiciels HFSS et Q3D de Ansoft sont utilisés, est la tâche à plein temps d’un expert. Divers modèles de boîtiers
ont été pré-caractérisés et leurs caractéristiques sont fournies dans des documents spécifiques.
Un autre outil, disponible dans l’environnement ADS de Agilent, permet de modéliser les lignes d’un circuit
imprimé de manière précise. Il s’agit de l’outil Momentum de Agilent [18], utilisant la méthode des moments [30]
pour résoudre les problèmes d’électromagnétisme. Cet outil considère le milieu comme une superposition de
couches et ne travaille pas réellement dans les trois dimensions de l’espace. On parle de résolution 2.5D. Ici
encore, une bonne expertise de l’outil est indispensable pour obtenir des résultats corrects. Le maillage des
modèles entrés dans l’outil est aussi primordial. Le temps d’extraction peut aussi s’avérer très long.
2.1.2.2.6 Comparaisons entre les méthodes
Nous effectuons des comparaisons rapides entre les différents types d’outils présentés. La structure de base
pour ces comparaisons est un ensemble de deux lignes parallélépipédiques identiques, parallèles et placées 10
µm au dessus d’un plan de masse. La Figure I.25 est une représentation de cette structure.
10 µm
100 µm
10 µm
120 µm
120 µm
Figure I.25 : Structure de comparaison entre les différents outils et méthodes
Le tableau suivant récapitule les différentes valeurs extraites selon les différentes méthodes et différents
maillages pour les méthodes numériques.
29
Bruit d’alimentation et couplage substrat dans les circuits mixtes
Résistances
R1=R2
Calcul manuel à
@10MHz
Calcul manuel à
@1GHz
FastHenry et
FastCap @10MHz
FastHenry et
FastCap @1GHz
Ansoft Q3D
@ 10 MHz
Ansoft Q3D
@ 1 GHz
Agilent
Momentum
17,57 mΩ
Inductances
propres L1=L2
Inductances
mutuelles M12
Capacités avec
le plan C1=C2
Capacité de
couplage C12
57,8 pH
30 pH
2,85 fF
1,35 fF
26,48 mΩ
17,6 mΩ
(1)
et
(2)
57 pH
(1)
et
(2)
27,32 mΩ (1)
et
36,6 mΩ (2)
52,7 pH (1)
et
51,64 pH (2)
17,2 mΩ
(5)
57,3 pH
26,0 mΩ
(5)
40,7 pH
17,58 mΩ
(7)
86 pH
30 pH
(1)
27,3 pH
et
(2)
(1)
et
(5)
29,9 pH
(5)
(5)
22,6 pH
(5)
(7)
19 pH
(2)
(7)
2,64 fF
et
2,78 fF
(3)
(4)
1,36 fF
et
1,49 fF
2,8 fF
(6)
1,7 fF
2.6 fF
(7)
1.27 fF
(3)
(4)
(6)
(7)
Tableau I.1 : Comparaisons entres les différentes méthodes d’extraction d’éléments parasites
(1)
(2)
: extraction fastHenry de 854 filaments en 1,092 secondes
: extraction fastHenry de 1190 filaments en 3,415 secondes
(3)
(4)
(5)
(6)
: extraction fastCap de 182 faces en 0,12 secondes
: extraction fastCap de 7940 faces en 1,38 secondes
: extraction Q3D de 352 éléments en 83 secondes
: extraction Q3D de 558 éléments en 39 secondes
(7)
: extraction Momentum de 12 éléments en 27 secondes
De manière globale, les valeurs de résistance, d’inductances et de capacités sont du même ordre de grandeur,
et ce quelque soit la méthode employée. Les valeurs d’inductances extraites avec Momentum sont cependant
assez éloignées de celles obtenues avec les autres méthodes.
2.1.2.3
L’impédance de cœur du circuit
L’évaluation de l’impédance entre l’alimentation et la masse d’un circuit est un élément essentiel à la mise en
place du modèle ICEM d’un circuit intégré. Nous exposons ici différentes méthodes d’obtention de cette
impédance, en fonction de l’état d’avancement de la conception du circuit intégré. La précision de la valeur
extraite dépend fortement de la méthode utilisée. Pour un circuit digital, l’impédance du cœur, entre la masse et
l’alimentation, est principalement de nature capacitive dans la gamme de fréquences de fonctionnement d’un
circuit numérique. Nous considérerons donc, en première approximation, qu’il s’agit uniquement d’une capacité
dont nous cherchons à déterminer la valeur de manière simple. Comme nous l’avons vu en 2.1.1.2, cette
capacité est essentiellement due :
Aux capacités MOS des grilles des transistors des portes logiques,
Aux capacités drain/substrat des transistors des portes logiques,
Aux capacités Nwell de la diode PN polarisée en inverse que forme le caisson N d’isolation des PMOS
avec le substrat P,
Aux capacités dues aux interconnexions métalliques liant les portes logiques entre elles.
Nous pouvons identifier les différentes structures sur la Figure I.26.
30
Partie I : couplage substrat, mécanismes et modélisation
Grilles MOS
interconnexion
caisson Nwell
drains
Figure I.26 : Inverseur CMOS
Nous avons donc la relation suivante, permettant d’évaluer la capacité de cœur d’un circuit digital, valable pour
toutes les méthodes de calcul :
Ctotal = ΣCgrille + ΣCdrain + ΣCinterc +ΣCNwell
Remarque : Les différentes méthodes proposées permettent de modéliser la capacité de cœur digital d’un circuit numérique
de type CMOS à caisson N. La majorité des technologies STMicroelectronics utilisent ce type de caisson. La logique de calcul
reste cependant la même pour une technologie CMOS à caisson P.
2.1.2.3.1 Calculs de base
Il s’agit ici de calculer de manière simple, à partir d’équations, la contribution de chaque élément sur
l’impédance globale de cœur d’un circuit digital.
a. Les capacités MOS
Une capacité MOS peut se calculer à partir de sa surface et de différents paramètres, inhérents à une
technologie. La valeur de cette capacité dépend du régime auquel est soumis le MOS, suivant qu’il est en
régime d’accumulation, de désertion ou d’inversion. Un PMOS dans un circuit digital est en désertion lorsque sa
tension de grille est égale à la tension d’alimentation. Il est en inversion lorsque sa tension de grille est nulle.
Pour un NMOS, il faut tenir le raisonnement inverse.
En inversion, un canal permettant le passage des charges entre le drain et la source du transistor, se forme
sous la grille du MOS. La capacité entre la grille et la source du MOS est donc uniquement due à l’épaisseur
d’oxyde de grille (en négligeant le recouvrement de la grille avec la source) :
C grille=C ox=
εox.S
Tox
en F
où S est la surface de la grille du transistor en m², Cox est la capacité d’oxyde du MOS, εox la permittivité de
l’oxyde de grille et Tox son épaisseur.
En désertion, il n’existe pas de canal sous le MOS : il est ‘bloqué’. Une zone désertée par les porteurs existe
sous la grille, une capacité de déplétion vient se mettre en série avec la capacité d’oxyde. Les charges sont
amenées vers la source du MOS via le substrat. La capacité de la grille avec la source du MOS est déterminée
en mettant en série la capacité d’oxyde précédemment calculée et la capacité Cd de déplétion :
C
1
g r ille=
1
C
C d= S .
Φ f=
ox
+
1
Cd
en F
q . ε s i.N s u b
4Φf
⎛ N
⎞
k .T
. ln ⎜ su b ⎟
q
n
i
⎝
⎠
avec
en F
en V
31
Bruit d’alimentation et couplage substrat dans les circuits mixtes
S étant la surface de la capacité MOS en m², εsi est la permittivité du silicium (1,04.10-10 F/m), q la charge de
l’électron (1,6.10-19C), Nsub le dopage sous la grille en cm
-23
Volts, k la constante de Boltzmann (1,38.10
2
-2
-3
, 2Φf le potentiel de surface en forte inversion en
-1
m .kg.s .K ), T le température en Kelvin et ni la densité
-3
intrinsèque de porteurs dans le silicium (1,45.1010cm à T=300K).
En première approximation dans un circuit numérique complexe, les transistors en régime d’inversion et en
régime de désertion sont en proportion à peu près équivalente. En connaissant la surface totale de grilles du
circuit, la capacité pour les NMOS et pour les PMOS est approximée par :
1 ⎛
C .C ⎞
Cgrille= . ⎜⎜ Cox+ ox d ⎟⎟
2 ⎝
Cox+Cd ⎠
en F
b. Les capacités drain/substrat
La valeur de la capacité drain/substrat dépend non seulement de sa surface, mais aussi de son périmètre. Le
drain d’un MOS a en effet une certaine profondeur dans le substrat. La capacité drain/substrat globale peut être
décomposée en deux composantes : une surfacique et une autre linéaire (fonction de son périmètre).
Cdrain=Cs+Cp
en F
Ces deux capacités peuvent être calculées de la même manière, en connaissant la surface capacitive de
chacune des structures. Dans le cas de la capacité surfacique, il s’agit bien évidemment de la surface du drain.
Dans le cas de la capacité de périmètre, la surface capacitive est calculée de la manière suivante :
en m 2
S p=p drain.e drain
Pdrain étant le périmètre du drain et edrain sa profondeur dans le substrat. Dans le cas de commutations
digitales, il faut de nouveau dissocier deux cas : lorsque le drain est soumis à une tension nulle, la jonction PN
n’est pas polarisée. La capacité de jonction se calcule ainsi :
C s 0=
V b=
ε si . S
en F
2 ε si ⎛ 1
1 ⎞
.⎜
+
⎟ .V
q ⎝ NA
ND ⎠ b
⎛ N .N
kT
. ln ⎜ A 2 D
⎜ n
q
i
⎝
⎞
⎟⎟
⎠
avec
en V
NA étant le dopage en accepteurs (type P) : le dopage du drain pour le PMOS et du substrat pour le NMOS, ND
étant le dopage en donneurs (type N) : le dopage du drain pour les NMOS et du substrat pour les PMOS. S est
la surface de la capacité. Vb est le potentiel de barrière ou potentiel de diffusion de la diode PN non polarisée
en Volts. Lorsque le drain est soumis à une tension égale à la tension d’alimentation, la jonction PN est alors
polarisée en inverse, la capacité de cette jonction peut se calculer ainsi, à partir de la capacité Cs0 de jonction
non polarisée :
C
s 1=
C
s0
V
1 - a lim
Vb
en F
Valim est la tension appliquée à la diode polarisée en inverse en Volts.
Nous pouvons encore considérer que les drains polarisés en inverse et non polarisés sont en proportion
identique. Nous avons alors la relation suivante, valable pour la capacité surfacique mais aussi de périmètre.
⎛
⎜
Cs ⎜
C s ,m o y=
. 1+
2 ⎜
⎜
⎜
⎝
32
1
V
1 - a lim
Vb
⎞
⎟
⎟
⎟
⎟
⎟
⎠
en F
Partie I : couplage substrat, mécanismes et modélisation
c. Les capacités Nwell
Les caissons dopés N dans une technologie de type CMOS à caisson N, permettent d’isoler les PMOS du
substrat P, comme le montre la Figure I.26. Ces caissons sont polarisés par la tension d’alimentation et forment
ainsi une jonction PN polarisée en inverse avec le substrat. Le calcul de la capacité liée à ces caissons utilise
les mêmes équations que celles utilisées pour le calcul des capacités de drain polarisé en inverse. La
profondeur des caissons, leur surface, leur périmètre, mais aussi les dopages sont des paramètres propres aux
caissons ‘Nwell’.
d. Les capacités d’interconnexions
Les interconnexions métalliques induisent aussi des capacités susceptibles de modifier l’impédance globale de
cœur du circuit intégré. Des capacités parasites existent entre les différentes structures métalliques (les
différentes interconnexions), mais aussi entre les lignes métalliques et le substrat qui forme un plan de masse.
Les lignes d’interconnexions métalliques sont de formes parallélépipédiques, les différentes équations
proposées en 2.1.2.2.3 (donnant des calculs de capacités entre lignes et plan de masse) peuvent être utilisées.
2.1.2.3.2 Evaluations en fonction de la surface du circuit
Les méthodes données dans la partie précédente ne sont pas applicables à un circuit intégré complet, sous
peine de passer des heures sur sa machine à calculer, même pour un circuit de petite taille. Certains calculs
simples, qui à partir de la surface du circuit numérique, donneraient des valeurs réalistes de la capacité de
cœur digitale, pourraient s’avérer forts utiles. Pour chaque type de capacité à extraire, il faut donc déterminer
une capacité surfacique dont nous allons détailler les méthodes de détermination.
a. La capacité due aux transistors
Nous utilisons une méthode mise au point par Ludovic Girardeau, ingénieur chez STMicroelectronics Rousset.
Elle consiste à extraire, à l’aide de simulations SPICE, la capacité de cœur d’un circuit de base, d’une certaine
surface. Cette méthode permet d’évaluer les capacités internes des portes logiques, c'est-à-dire les capacités
de grille et de drain. Elle ne prend en compte ni les interconnexions, ni les capacités de caissons Nwell. Nous
déterminons ainsi la capacité surfacique de grille et de drain du bloc digital d’une certaine technologie. Ce
circuit est très simple et donc très rapide à simuler avec les simulateurs de type SPICE. Le schéma de
simulation est le suivant :
Figure I.27 : Schéma de simulations de portes NAND en cascade
Deux types différents de simulation nous permettent d’obtenir la capacité de cœur des dix portes NAND en
cascade :
simulation temporelle. A partir du courant IVDD1 absorbé par les dix portes logiques, de la
tension d’alimentation VDD1 et de la période du signal d’entrée, nous déterminons Ccoeur :
C coeur=
1
VDD1
T
∫I
VDD1.dt
en F
0
33
Bruit d’alimentation et couplage substrat dans les circuits mixtes
simulation fréquentielle. A partir du courant IVDD1 absorbé par les dix portes logiques et de la
tension d’alimentation VDD1, on détermine Ccoeur :
C coeur=
1
I
. VDD1
2.π .f VDD1
en F
Connaissant la surface de ces dix portes NAND, il devient facile de déterminer la capacité surfacique
numérique d’une technologie donnée.
Remarque : En basse fréquence, en dessous de 1 MHz, il est nécessaire dans la modélisation ICEM du circuit, de prendre en
compte la résistance parallèle à la capacité de cœur du circuit, modélisant les courants de fuite entre la masse et
l’alimentation. Cette résistance peut facilement être obtenue en simulant la résistance statique entre la masse et
l’alimentation.
b. La capacité Nwell-substrat
La capacité de ces jonctions des diodes PN polarisées en inverse est directement proportionnelle à leurs
surfaces et à leurs périmètres. Or, dans un circuit numérique d’une technologie CMOS à caisson N, la
disposition de ces caissons est régulière avec une alternance de caissons Nwell et de substrat P comme le
montre la figure suivante :
b
a
Figure I.28 : Distribution des caissons Nwell d’un bloc digital
A partir de la taille du bloc digital caractérisé par a et b, il est aisé de définir la surface de Nwell et son périmètre.
La largeur Hnwell des caissons et l’espacement δnwell entre ceux-ci sont typiques d’une technologie. Les
équations suivantes permettent de trouver facilement l’aire et le périmètre de Nwell d’un bloc digital :
Snwell=a.b.
⎛
⎞
Hnwell
b
et Pnwell =2. ⎜ a+Hnwell .
⎟
Hnwell + δ nwell
H
+
δ
nwell
nwell ⎠
⎝
Pour calculer la capacité équivalente de ces caissons, il suffit de réutiliser les formules précédentes donnant la
capacité d’une diode PN polarisée en inverse.
c. La capacité due aux interconnexions
Il est très difficile d’évaluer les capacités dues aux interconnexions métalliques. La complexité d’un routage
digital, sa non homogénéité, empêchent d’utiliser une démarche comme celle utilisée pour l’évaluation des
capacités de grilles et de drains des portes logiques. Nous pouvons cependant déterminer un pire cas, où le
routage serait le plus dense possible, et extraire les capacités de ce pire cas avec les outils du type fastCap.
Dans les récentes technologies microélectroniques, il existe plusieurs couches de métal, jusqu’à 12 dans les
technologies les plus récentes. Chaque niveau a une direction préférentielle : verticale ou horizontale. De
manière statistique, autant de PMOS que de NMOS sont passants, donc il existe autant d’interconnexions
connectées à l’alimentation du système qu’à la masse. Le pire cas, c'est-à-dire le cas où la capacité
d’interconnexion entre la masse et l’alimentation est maximale, est obtenu avec une alternance
d’interconnexions à la masse et à l’alimentation sur chaque niveau de métal en considérant le substrat comme
un plan de masse. La Figure I.29 illustre un tel cas de figure.
34
Partie I : couplage substrat, mécanismes et modélisation
Figure I.29 : Densité d’interconnexions maximale d’un circuit digital
Il ‘suffit’ ensuite d’extraire la capacité entre la masse et l’alimentation d’une telle structure, à l’aide d’outils
appropriés, sur une surface donnée, afin de déterminer la capacité surfacique d’interconnexion maximale entre
la masse et l’alimentation d’une certaine technologie.
Une approche plus réaliste consiste à récupérer ce type d’informations sur des ‘designs’ existants dans une
technologie donnée, et de les extrapoler aux circuits en cours d’élaboration. Lors de la conception d’un circuit
numérique, l’extraction des éléments parasites des lignes de transmission des signaux est une étape
obligatoire. A partir d’un ‘layout routé’ du circuit numérique, des outils d’extraction d’éléments
parasites (StarRCXT de Synopsys [31]) réalisent des modèles électriques équivalents, de type réseaux RC, des
interconnexions métalliques. Ces informations sont stockées sous forme de fichier et existent dans la base de
données du circuit fini. Un petit script permettant de faire la somme de toutes les capacités des interconnexions
avec la masse du fichier a été réalisé. Si cette opération est effectuée sur plusieurs fichiers d’éléments
parasites de circuits dont les surfaces sont connues, nous pouvons déduire une valeur moyenne de la capacité
d’interconnexions surfaciques des circuits digitaux dans une technologie donnée.
Remarque : Pour un même circuit, plusieurs fichiers d’éléments parasites peuvent être extraits. Chacun correspond à des
conditions différentes de température, de tension d’alimentation et prend en compte les variations possibles des tailles des
géométries dans une certaine technologie (variations technologiques). Il existe des fichiers ‘pire cas’, où les capacités sont
maximales, et ‘meilleur cas’ où les capacités sont minimales.
2.1.2.3.3 Utilisation des librairies et outils standards
Il existe un certain nombre d’outils de Conception Assistée par Ordinateur, dédiés au monde numérique, dont
l’utilisation détournée peut fournir des valeurs approximées des capacités internes d’un circuit digital. Les outils
servant aux analyses temporelles d’un circuit numérique sont les plus intéressants. Ce type de logiciel permet
de calculer, de manière rapide et approchée, les temps de propagation des différents signaux digitaux, sortant
de portes logiques et transitant dans le circuit. Il vérifie que ces signaux arrivent dans l’intervalle de temps
désiré à l’entrée des portes logiques suivantes. Ces temps de propagation sont, comme nous l’avons montré en
2.1.1.3, fonction des charges de sortie des portes logiques, que nous nommerons ‘portes logiques de niveau 1’.
Ces charges de sortie sont en fait des capacités d’entrée d’autres portes logiques, de ‘niveau 2’, ajoutées aux
capacités des interconnexions métalliques entre les portes et des capacités de sortie (de drain) des cellules de
‘niveau 1’. Les charges d’entrée et de sortie des différentes portes logiques sont fournies à l’outil à l’aide de
librairies contenant divers éléments décrivant le fonctionnement de ces cellules numériques. Ces librairies sont
réalisées lors de caractérisations poussées des cellules numériques, en fonction de la température, de la
tension d’alimentation et divers paramètres pouvant faire varier leur comportement. Les informations
concernant les interconnexions (éléments parasites de type RC) dépendent de l’état d’avancement de
l’élaboration du design. Elles peuvent être évaluées par des wire-load models (évaluations statistiques des
résistances et capacités de routage) [32], ou encore extraites des géométries physiques du circuit, une fois le
circuit ‘routé’. L’extraction du routage s’effectue à l’aide de logiciels d’extraction d’éléments parasites [31]. Il
suffit alors de faire la somme, à l’aide de scripts adéquats, de toutes les capacités de sorties, d’entrées et
d’interconnexions de toutes les cellules du circuit numérique. Cette approche permet une bonne évaluation de
la capacité interne d’un circuit digital :
35
Bruit d’alimentation et couplage substrat dans les circuits mixtes
Elle n’ajoute presque pas d’opérations supplémentaires lors de l’élaboration du circuit : elle
peut s’insérer lors des analyses temporelles de manière imperceptible.
Elle peut s’effectuer à chaque analyse temporelle. Selon l’avancement du circuit, l’évaluation de
la capacité sera plus ou moins précise, notamment à cause de l’évaluation des capacités
d’interconnexions.
Plusieurs types d’outils, manipulant des données sur la propagation des signaux, sont capables
d’effectuer ce genre d’opérations.
Remarque : Certains éléments ne sont pas définis dans les différentes librairies. En effet, l’outil ‘connaît’ les capacités des
cellules, uniquement à leur frontière : en entrée et en sortie. Ainsi, tous les transistors et capacités situés entre l’étage
d’entrée et de sortie de la porte logique ne sont pas pris en compte.
2.1.2.3.4 Caractérisation individuelle des portes logiques
Une approche encore plus fine, proposée par Van Heijningen et Al [33], consiste à extraire l’impédance interne
de chaque cellule digitale lors de longues phases de caractérisation. L’impédance interne de chaque cellule suit
le schéma électrique suivant :
Cw
Vdd
Rw
substrat
Cc
Gnd
Rs
Figure I.30 : Schéma électrique équivalent de l’impédance interne d’une porte logique
Cc étant la capacité interne de la porte due aux transistors (capacités de grille et de drain), Cw étant la capacité
du caisson Nwell et Rw la résistance entre le caisson et le nœud substrat, enfin Rs étant la résistance entre la
masse de la cellule et le nœud substrat. Des simulations de type SPICE sur chaque cellule logique, permettent
de donner des valeurs aux divers paramètres modélisant l’impédance de cœur d’une porte logique.
Toutes les cellules étant caractérisées, les impédances de toutes les portes logiques d’un circuit sont mises en
parallèle pour obtenir l’impédance globale du circuit. Cette méthode offre des avantages et des inconvénients :
Cette modélisation est plus précise car elle ne prend pas uniquement en compte l’effet capacitif des
portes logiques.
La mise en parallèle des impédances est rapide.
Cette méthode est éprouvée et des comparaisons entre mesures et simulations montrent sa pertinence.
Elle ne prend pas en compte les interconnexions entre les différentes cellules.
La capacité due aux caissons Nwell n’est pas la somme des capacités Nwell des cellules logiques prises
individuellement. En effet, les caissons Nwell des différentes portes logiques se recouvrent dans un
circuit digital réel. La capacité globale de caissons Nwell dans un circuit numérique complet est donc
inférieure à la somme des capacités Nwell des cellules numériques individuelles.
2.1.2.3.5 Simulation SPICE complète
La méthode de simulation offrant la plus grande précision, dans le but de modéliser l’impédance interne d’un
circuit digital, est celle de type SPICE. En utilisant la même méthodologie que celle décrite en 2.1.2.3.2, il est
possible d’extraire de manière très précise la capacité de cœur d’un circuit digital. De plus, les éléments
parasites (réseaux RC) extraits des lignes d’interconnexions peuvent être ajoutés au schéma de simulation du
circuit. Cette simulation prend en compte tous les éléments du circuit ayant de l’influence sur la capacité interne
du bloc numérique.
Cependant, malgré des simulateurs de type SPICE de plus en plus performants et rapides, simuler des circuits
électroniques de plusieurs millions de transistors est une tâche plus que compliquée. La mémoire et le temps
36
Partie I : couplage substrat, mécanismes et modélisation
de traitement nécessaires augmentent de manière exponentielle avec le nombre de transistors sur le circuit. La
simulation SPICE d’un circuit numérique devient très rapidement impossible.
2.1.2.3.6 Extraction par la mesure
Il peut être intéressant de déterminer la capacité interne d’un circuit de manière expérimentale. Des moyens
pour obtenir cette impédance interne à partir de mesures sont décrits dans le document de proposition de
standardisation du modèle ICEM [12].
Ces mesures s’effectuent à l’aide d’un analyseur d’impédance et d’un circuit non soudé, dans son boîtier. A
l’aide de l’analyseur d’impédance, il est possible d’obtenir ce type de courbe qui représente la variation de
l’impédance entre l’alimentation et la masse du système, en ohm, en fonction de la fréquence:
Figure I.31 : Impédance d’un circuit intégré dans son boîtier en fonction de la fréquence [12]
Cette méthode permet non seulement de déterminer la capacité de cœur du circuit intégré, mais aussi les
résistances et inductances des lignes d’alimentations du package. L’extraction des différents paramètres
s’effectue ainsi :
La résistance Ric est la valeur de l’impédance à la fréquence de résonance du circuit, notée f2. Sur la
Figure I.31, la valeur de Ric est de 0.8 Ω.
L’impédance du circuit est de nature capacitive en dessous de cette fréquence f2. L’impédance décroît
de 20dB par décade jusqu’à f2. En prenant une fréquence quelconque, notée f1, en dessous de f2, Cic
est déterminé de la manière suivante :
Cic=
1
2π . f1 . abs(Z c)
en F
Abs(Zc) est le module de Zc à la fréquence f1. Sur la Figure I.31, f1 est égale à 12 MHz et Zc vaut 4 Ω.
Nous obtenons donc à partir de la formule précédente une capacité interne Cic de 3.31 nF.
L’impédance du circuit est de nature inductive au dessus de la fréquence f2. Elle augmente de 20dB par
décade après la fréquence f2. En prenant une fréquence quelconque notée f3, au dessus de f2, Lic est
déterminée de la manière suivante :
L ic=
abs(Z l)
2π . f3
en H
Abs(Zl) est le module de Zl à la fréquence f3. Sur la Figure I.31, f3 est égale à 500 MHz et Zl vaut 6 Ω.
Nous obtenons donc à partir de la formule précédente une inductance d’alimentation Lic de 1,91 nH.
37
Bruit d’alimentation et couplage substrat dans les circuits mixtes
Remarque : En basse fréquence, en dessous de 1 MHz, il est nécessaire dans la modélisation ICEM du circuit, de prendre en
compte la résistance parallèle à la capacité de cœur du circuit, modélisant les courants de fuite entre la masse et
l’alimentation. Cette résistance peut facilement être obtenue en mesurant l’impédance statique entre la masse et
l’alimentation. La valeur de cette résistance est de l’ordre du kΩ pour les circuits actuels de taille moyenne.
2.1.2.3.7 Comparaisons entre les différentes méthodes
Des comparaisons entre différentes méthodes d’extraction de la capacité interne d’un circuit numérique sont ici
proposées. Ces comparaisons sont effectuées sur un petit circuit numérique de 260 x 260 µm², composé
d’environ 4000 transistors, dans une technologie BiCMOS 0,35 µm. Le tableau I.2 donne les capacités extraites
avec les différentes méthodes, ainsi que les temps de traitements associés :
Capacité extraite (pF)
Temps de traitements (s)
Evaluation surfacique (méthode 10 NAND)
19,7 pF
X
Evaluation surfacique + extraction interconnexions
23,33 pF
1s
PrimeTime : somme des capacités des nœuds
12,16 pF
2s
PrimeTime : somme de capacités + wire load model
20,26 pF
2s
PrimeTime : capacités + extraction interconnexions
18,41 pF
2s
15,6 pF
145 s
18,0 pF
149 s
SPICE (simulation fréquentielle)
SPICE + extraction interconnexions
Tableau I.2 : Comparaison de méthodes d’extraction de la capacité interne d’un circuit numérique de 260 x 260 µm²
La capacité surfacique de la technologie utilisée a été évaluée avec la méthode des dix NAND. Sa valeur est de
292 pF/mm². L’extraction des interconnexions a été effectuée avec Arcadia, un outil d’extraction d’éléments
parasites. La somme des capacités de tous les fils de ce circuit, déduite du fichier d’éléments parasites extrait,
est de 3.592 pF. Nous avons utilisé l’outil d’analyse temporelle de SYNOPSYS PrimeTime [31] dans trois cas
différents :
sans prendre en compte les interconnexions,
en les évaluant à l’aide de wire load models [32],
A partir d’extraction des interconnexions StarRCXT de SYNOPSYS [31] sur le layout du circuit.
2.1.2.3.8 Variations de la capacité de cœur digital
Jusqu’ici, nous avons considéré que la capacité interne d’un bloc numérique est constante au cours de l’activité
digitale. En réalité, comme le montrent Baradoglu et Al [6], cette capacité varie au cours du temps. Elle est
fonction de l’état logique interne de la circuiterie digitale. Il suffit de prendre l’exemple d’une porte logique de
base : une NAND à 2 entrées. Des simulations SPICE ont été effectuées afin de déterminer la capacité interne
d’une telle porte, en fonction de différents états logiques et de sa tension d’alimentation. L’état logique de la
porte change avec la valeur des signaux aux entrées de la porte. La Figure I.32 montre la variation de cette
capacité.
38
Partie I : couplage substrat, mécanismes et modélisation
Figure I.32 : Capacité interne d’une porte NAND selon différents états logiques [6]
Ainsi, la capacité interne d’un circuit numérique complet varie au cours de son activité. L’auteur de la publication
propose une solution permettant de prendre en compte ces variations de capacités : chaque cellule doit être
caractérisée dans tous ses états logiques possibles. Lors de la simulation globale du circuit, les modèles
adéquats seront choisis par le simulateur, en fonction de l’état logique interne du bloc digital. Ces variations de
capacité interne impliquent des variations de la fréquence de résonance du circuit. Par exemple, une variation
de 45% de cette capacité interne engendre une variation de 25% de la fréquence de résonance du circuit.
2.1.2.4
Les courants dynamiques de consommation
Les courants absorbés sur l’alimentation et la masse d’un circuit numérique durant son activité, sont
certainement les éléments les plus difficiles à extraire pour la réalisation du modèle ICEM d’un circuit intégré. Le
nombre de transistors dans un circuit digital, toujours de plus en plus élevé, cause de sérieux problèmes en
termes de temps de traitement et de mémoire nécessaires. Nous essayons ici de donner un certain nombre de
pistes sur les possibilités de modélisation de ces courants.
2.1.2.4.1 Les différentes sources de courant
Dans la description du modèle ICEM, une seule source de courant modélise l’activité interne du circuit. D’autres
types de modélisation [33] dissocient le courant absorbé par les PMOS, sur l’alimentation, du courant rejeté
dans la masse par les NMOS du circuit intégré. La deuxième solution donne une meilleure précision mais est
aussi plus difficile à modéliser. Le modèle ICEM propose de moyenner ces deux courants afin d’en obtenir
qu’un seul. Pour la réalisation d’un modèle rapide, il vaut mieux utiliser une seule source de courant.
Cependant, si la meilleure précision possible est requise, il faut alors modéliser l’activité interne du circuit par
deux sources de courant et deux capacités de cœur digital. La Figure I.33 donne le schéma électrique des deux
cas possibles :
Iint
Ccoeur
Ipmos
Inmos
Cpmos
Cnmos
a) Courant de consommation simple
b) Courants de PMOS et NMOS dissociés
Figure I.33 : Deux modèles différents de l’activité interne
Pour que ces deux modèles soient équivalents, il faut respecter certains critères :
C coeur=
Cnmos . Cpmos
Cnmos + Cpmos
et
Iint=Ipmos .
Cpmos
Cnmos
+ Inmos .
Cpmos+Cnmos
Cpmos+Cnmos
39
Bruit d’alimentation et couplage substrat dans les circuits mixtes
2.1.2.4.2 Calculs et Abaques
Nous donnons ici divers moyens rapides et utiles pour réaliser les sources de courant du modèle ICEM à mettre
en place. Il s’agit à chaque fois de description temporelle du courant absorbé. Nous considérerons le courant
absorbé comme un pic triangulaire, comme l’illustre sur la Figure I.34 :
Figure I.34 : Modèle triangulaire équivalent du courant consommé [34]
a. Sans informations de consommation du circuit
Le document décrivant le modèle ICEM donne une méthode simple pour évaluer le courant consommé par un
circuit digital dont on ne connaît pas la consommation. Le tableau I.3 donne quelques valeurs caractéristiques
de différentes technologies. La porte NAND est la porte logique de base des librairies de cellules numérique.
Elle est composées de 4 transistors et est une unité de base de la surface des circuits numériques.
Technologie
CMOS
Année
Tension
d’alimentation (V)
0,35 µm
0,25 µm
0,18 µm
0,13 µm
0,09 µm
0,065 µm
1995
1997
1999
2001
2003
2005
5 – 3,3
5 – 2,5
2,5 – 1,8
2,5 – 1,2
1,2 – 1
1,2 - 1
Densité de
portes NAND
(mm-2)
18000
36000
78000
130000
220000
480000
Fréquence
d’horloge (MHz)
Capacité
(nF.mm-1)
Courant moyen
(mA.mm-2.MHz-1)
16 - 300
40 – 450
50 – 900
100 – 1200
150 – 1800
200 - 3000
0,15 – 0,3
0,2 – 0,4
0,3 – 0,6
0,4 – 0,8
0,8 – 1,6
1,5 - 3
0,5 – 1
0,5 – 0,1
0,55 – 1,1
0,48 – 0,96
0,8 – 1,6
1,5 - 3
Tableau I.3 : Quelques valeurs caractéristiques de consommation de circuits CMOS digitaux.
Connaissant la surface du circuit digital, on peut en déduire le nombre de portes. A chaque coup d’horloge,
entre 10 et 20 % des portes logiques commutent dans les circuits numériques classiques. Nous pouvons donc
facilement en déduire le courant statique consommé par le circuit. Le temps pendant lequel est absorbé le
courant (la base du triangle de courant) a une valeur de l’ordre de la nanoseconde. Par exemple, un circuit
CMOS 0,13 um de 35 mm2, fonctionnant à 200 MHz avec une activité de 20 % a les caractéristiques
suivantes :
Capacité de cœur : 14 nF < Ccoeur < 30 nF,
Consommation statique : 0,7 A < Imoy < 1,3 A
Pic de courant de 2 ns de largeur : 3,8 A < Imax < 6,7 A
Remarque : Les valeurs données sont des valeurs typiques de circuits CMOS. Chaque circuit est cependant unique et les
valeurs calculées à l’aide du tableau peuvent être très éloignées de la réalité, ce qui montre la complexité de la tâche de
modélisation des courants internes de circuits numériques.
b. Avec des informations de consommation du circuit
A partir de la consommation statique du circuit intégré, il est possible d’évaluer la hauteur du triangle de
courant, sachant que l’on considère toujours sa base comme étant le cinquième de la période d’horloge du
circuit. Il suffit pour cela de multiplier par 10 la valeur du courant moyen pour avoir la valeur pic du courant
consommé. Par exemple, si un circuit consomme 1 A de courant moyen, avec une fréquence principale
d’horloge de 200 MHz, on aura un courant pic de 10 A étalé sur 1 ns. La représentation graphique d’un tel
courant sur quelques périodes d’horloges est donnée sur la Figure I.35.
40
Partie I : couplage substrat, mécanismes et modélisation
10
8
)
A(
t
n
ar
u
o
C
6
4
2
0
0
5
10
15
20
Temps (ns)
Figure I.35 : Modèle triangulaire équivalent d’un courant moyen de 1 A
D’autres informations peuvent aider à réaliser un modèle de courant un peu plus fin. Par exemple, l’activité de
l’arbre d’horloge d’un circuit numérique représente à peu près 20% de la consommation du circuit. A partir de
l’intervalle de temps de commutation de l’arbre d’horloge, aussi appelé skew, le pic de courant associé à
l’activité de l’arbre d’horloge peut être déduit. On peut alors superposer ce pic à un autre pic modélisant
l’activité des autres cellules, celui-ci étant étalé sur la moitié de la période d’horloge par exemple. Connaissant
la durée d’un pic et sa valeur moyenne, alors la hauteur de ce pic est donnée par cette simple formule :
Imax=2 .
Imoy
f . ∆t
en A
Imoy étant le courant moyen consommé, f la fréquence de fonctionnement du circuit et ∆t la durée du pic de
courant. Par exemple, si un circuit fonctionnant à 200 MHz consomme 1 A de courant moyen, soit 0,2 A pour
l’arbre d’horloge et 0,8 A pour le reste du circuit. L’arbre d’horloge commute en 0,3 ns et le reste du circuit en 3
ns. On obtient la forme de courant suivante, superposition des deux pics de courants :
6
5
)
A(
t
n
ar
u
o
C
4
3
2
1
0
0
5
10
15
20
Temps (ns)
Figure I.36 : Modèle triangulaire complexe prenant en compte l’arbre d’horloge
Remarque : L’arbre d’horloge est un réseau de buffers et d’inverseurs en série et en parallèle qui permet de distribuer
l’horloge de synchronisation de la manière la plus uniforme possible dans le circuit numérique.
Ces méthodes sont des exemples de la manière dont le courant interne consommé par un circuit digital peut
être modélisé. Chaque circuit est particulier et possède ses propres paramètres (arbre d’horloge, bus de
données commutant simultanément, logique asynchrone …). Une bonne connaissance du circuit et de son
fonctionnement permet de modéliser au mieux le courant consommé par celui-ci. L’étude peut cependant être
restreinte. En effet, dans les circuits numériques actuels, 80% des portes logiques utilisées sont des inverseurs,
des buffers ou des portes NAND.
2.1.2.4.3 Simulation de type SPICE
Il s’agit du mode de simulation donnant les résultats les plus précis, tous les transistors du circuit étant
modélisés de manière très fine. Il ‘suffit’ de simuler le circuit dont on veut connaître la consommation et de
récupérer les courants consommés par le circuit dans des fichiers. Les sources de courant du schéma de
simulation globale feront référence à ces fichiers. Evidemment, les simulations SPICE, même avec les
41
Bruit d’alimentation et couplage substrat dans les circuits mixtes
simulateurs et ordinateurs actuels, demandent énormément de temps et de mémoire. Seuls les circuits de taille
modeste peuvent faire l’objet de ce type de simulations. Le partitionnement d’un gros circuit en plusieurs souscircuits est envisageable, mais la tâche est ample… Ainsi, d’autres méthodes permettant de simuler la
consommation dynamique d’un circuit numérique ont été développées.
2.1.2.4.4 Diverses méthodes
a. Somme des courants individuels
Une première approche intuitive consiste à caractériser les courants absorbés par chaque cellule logique de
base afin de générer une bibliothèque de courants absorbés lors de commutation. Par la suite, il faut faire la
somme des courants en fonction de l’activité du circuit numérique [33].
Nous avons choisi d’explorer cette voie grâce aux travaux de Benoît Fabin et Richard Meffre [35]. Dans un
premier temps, il s’agit donc de caractériser toutes les cellules d’une librairie digitale. Plusieurs paramètres sont
susceptibles de faire varier les courants consommés par une porte logique lors de commutations : les charges
de sortie, les pentes des signaux d’entrée, son état logique interne, la tension d’alimentation du circuit et sa
température de fonctionnement. Tous ces paramètres doivent être pris en compte lors de la caractérisation. Le
nombre de simulations nécessaires pour caractériser une seule porte peut être très important. Ce nombre varie
en fonction des entrées et sorties du circuit, du nombre d’états logiques possibles, mais aussi des valeurs que
prennent les paramètres de caractérisation. Par exemple, si l’on cherche à caractériser une porte NAND à 2
entrées et une sortie, avec 3 valeurs de pentes de transition d’entrée possibles, 3 valeurs de capacités de sortie
et 10 cas possibles de transitions logiques : il faut effectuer 3 x 3 x 3 x 10 = 270 simulations. Les nombreuses
formes de courant simulées sont sauvegardées dans des fichiers qui constituent une librairie de caractérisation.
Cette phase de caractérisation est donc longue mais n’a besoin d’être effectuée qu’une seule fois pour la
caractérisation d’une librairie de cellules logiques d’une technologie donnée.
Par la suite, il faut faire la somme des contributions de chaque porte logique du circuit pour en décrire la
consommation globale. Les événements survenant dans le circuit numérique, sont donnés au programme
‘sommateur’ par l’intermédiaire d’un fichier ‘vecteurs d’activité’, donnant les différentes transitions logiques pour
chaque cellule du circuit, en fonction du temps. Ce fichier d’activité est fourni par un outil de simulation
fonctionnelle du type VHDL, beaucoup plus rapide que les simulations de type SPICE, car ne simulant que le
fonctionnement logique du circuit. Les simulations fonctionnelles sont difficiles à mettre en place, et peuvent
prendre beaucoup de temps. De plus, les fichiers d’activité interne, selon le circuit et le temps de simulation,
peuvent être très volumineux.
Certaines autres données sont nécessaires pour que le ‘sommateur’ effectue ‘le bon choix’ parmi toutes les
courbes de courants disponibles dans les librairies de caractérisation des cellules. Ces paramètres sont les
charges de sortie et les pentes des transitions d’entrée de chaque cellule. Des fichiers générés par un logiciel
d’analyse temporelle comme PrimeTime de SYNOPSYS [31] contiennent toutes ces données.
Cette méthode présente un certain nombre d’inconvénients et nécessite des améliorations :
les fichiers de caractérisation sont trop volumineux,
nécessité de vecteurs d’activité pour évaluer le courant interne d’un circuit,
peu de valeurs possibles pour les paramètres de caractérisation, sous peine d’augmenter
encore la taille des fichiers de caractérisations.
De nombreuses améliorations restent à effectuer, mais ces travaux nous ont permis de valider la démarche
globale et d’entrevoir des possibilités intéressantes pour la modélisation des courants consommés par un circuit
digital. La Figure I.37 [35] illustre l’organisation des différents programmes permettant d’effectuer la somme des
courants :
42
Partie I : couplage substrat, mécanismes et modélisation
Figure I.37 : Ordinogrammes de la somme de courants internes d’un circuit numérique [35]
Bogliolo et Al. amènent des solutions aux problèmes posés par la caractérisation des cellules logiques [36]. Ils
proposent un modèle symbolique des portes CMOS prenant en compte les variations des courants internes
dues aux différents paramètres sur les entrées et sorties des portes logiques. Les courants de consommations
des cellules numériques sont approximés par des triangles, dont les caractéristiques sont définies à partir des
transitions d’entrée et des capacités de charges de sorties.
b. Approche statistique : chaîne de Markov
Pour effectuer la somme des courants individuels de chaque porte, un fichier d’activité interne du circuit
numérique est, comme nous l’avons vu, indispensable. Ce fichier est dans certains cas, assez difficile à obtenir,
car demandant beaucoup de temps de traitement, mais aussi de travail de la part du concepteur. Nous
décrivons ici une approche alternative intéressante : une approche statistique utilisant les chaînes de Markov.
Remarque : Une chaîne de Markov est une suite de variables aléatoires (Xn) telle que, pour chaque n, Xn+1 soit indépendante
de Xk, pour k inférieur ou égal à n-1.
Considérons les transitions logiques aux entrées d’une porte logique élémentaire comme des variables
aléatoires. L’évènement qui a lieu à l’instant t, une transition logique n, dépend de l’événement de l’instant t-∆t,
ou de la transition n-1, mais pas de l’instant t-2∆t et n-2. Ce raisonnement motive l’utilisation des chaînes de
Markov pour modéliser de manière statistique l’activité numérique d’un circuit intégré. En considérant une seule
entrée de la porte, α étant la probabilité de transition 0 vers 1 de cette entrée et β la probabilité de 1 vers 0, à
partir de la matrice de probabilité définissant la chaîne de Markov définie en fonction de α et β et d’une matrice
donnant les courants consommés par la porte en fonction de son état logique et des transitions logiques qu’elle
subit, on peut obtenir la densité spectrale du courant d’alimentation absorbé par la porte logique [37].
En appliquant cette méthode à toutes les portes logiques du système, nous modélisons, de manière statistique,
le courant consommé par le circuit. Il faut additionner les contributions spectrales de toutes les portes du circuit,
pondérées par les coefficients α
i
et βi. Pour obtenir une représentation temporelle du courant électrique
consommée par le circuit, il faut effectuer une transformée de Fourier inverse.
43
Bruit d’alimentation et couplage substrat dans les circuits mixtes
La principale difficulté de cette méthode est de définir des valeurs réalistes de coefficients α et β pour chaque
porte logique. Ces coefficients ne sont pas faciles à déterminer. Cette approche de Markov permet néanmoins
de gagner du temps de traitement informatique par rapport à une simulation statistique de type Monte Carlo
classique, tout en donnant des résultats similaires [37].
Cette voie intéressante n’a pas encore été explorée en détails, mais elle semble être une alternative élégante et
rapide.
c. Modélisation VHDL-AMS
Le VHDL-AMS [38] est un puissant langage de description des circuits électroniques. C’est en fait une évolution
du langage VHDL (Very High Speed Integrated Circuits Hardware Desription Langage) utilisé pour la simulation
de circuits numériques. Ce langage de description récent permet de faire de la co-simulation
analogique/numérique. L’intérêt de l’utilisation d’un tel langage pour la modélisation du courant d’alimentation
digital devient dès lors évident. L’utilisation de ce langage permet des temps de simulations beaucoup plus
courts que lors de l’utilisation de simulateur de type SPICE classique. Nous présentons brièvement ici, une
méthode éprouvée et exposée par Richard Perdriau dans sa thèse [39]. Cette méthode a été évaluée sur des
technologies récentes de 90 nm de longueur de grille par Rachida Bah, de l’équipe R&D ’Analog and Mixed
Signal IPs’ de STMicroelectronics Rabat en Tunisie.
Le principe est le suivant : le circuit principal est divisé en sous-blocs dont sont extraits des netlists de type
SPICE. Ces sous-blocs sont simulés au niveau transistor. A partir de ces simulations, des modèles VHDL-AMS
comportementaux des blocs sont construits et contiennent les informations de consommations dynamiques en
fonction de divers paramètres de ces sous-circuits. Les netlists SPICE de chaque sous-circuit sont remplacées
dans le schéma de simulation global par les modèles équivalents VHDL-AMS générés. Le nouveau schéma de
simulation du circuit nécessite un temps beaucoup plus court de traitements informatiques que le schéma
SPICE complet.
Remarque : Il a été montré par Baradoglu et Al. que dans le cas d’un circuit intégré réel, où la ligne d’alimentation n’est pas
parfaite, le courant total consommé par le circuit, n’est pas égal à la somme de courants individuels de chaque porte [6].
Les sauts d’alimentations, induits par les courants dynamiques de fonctionnement du circuit, modifient la tension
d’alimentation de chaque porte au cours du temps, et donc leur courant consommé. Toutes les méthodes montrées utilisent
des caractérisations de blocs numériques ne prenant pas en compte leur environnement de fonctionnement et donc les
sauts d’alimentation susceptibles d’en modifier la consommation.
2.1.2.4.5 Divers outils de CAO
L’objectif de ces travaux étant de fournir une méthodologie avancée aux concepteurs de circuits mixtes, nous
présentons ici différents outils de Conception Assisté par Ordinateur, rencontrés lors de nos travaux,
susceptibles de nous fournir ces précieuses informations sur la consommation dynamique de courant d’un
circuit numérique complexe.
a. Synopsys PrimePower
Ce logiciel, dérivé de PrimeTime [31] (un outil d’analyse temporelle), a pour objectif principal de simuler la
puissance instantanée consommée par un circuit numérique, lors de son activité. De cette puissance
instantanée, il est facile de déduire le courant consommé, en considérant que la tension d’alimentation
constante. Sa mise en place est facile, car fonctionnant comme son très proche cousin PrimeTime, utilisé tout
au long de la phase de design chez STMicroelectronics. La puissance de chaque porte logique du circuit est
calculée à partir l’équation de base de l’énergie électrostatique d’une capacité :
P=
1
C . V2
2
en W
Ainsi, à chaque transition logique, donnée par un fichier d’activité, PrimePower calcule pour chaque porte,
l’énergie qu’elle doit fournir pour charger sa capacité de sortie (l’entrée d’une autre porte), mais aussi les
44
Partie I : couplage substrat, mécanismes et modélisation
capacités internes (les transistors internes) de la porte elle-même. Une librairie de caractérisation donne pour
chaque cellule numérique les énergies internes consommées pour chaque transition logique possible. Ainsi,
PrimePower donne une information d’énergie ne tenant pas compte du temps pendant lequel cette énergie
charge les capacités de sortie du circuit. Le pas de temps, pendant lequel l’énergie ‘migre’ dans la capacité, est
donné par l’utilisateur, il n’est pas calculé. Il s’ensuit certaines incohérences : par exemple si deux inverseurs
chargent une capacité identique, mais avec un signal d’entrée de pentes différentes, l’outil donnera des pics de
puissance équivalents. La Figure I.38 illustre ce cas de figure avec différents temps de charge de la capacité et
des pas de temps.
0.06
W
ne
ec
na
ss
i
u
P
0.06
spice t=2ns
PP pas de 1 ns
PP pas de 0.5 ns
0.04
0.02
0
spice t=1ns
PP pas de 1ns
PP pas de 0.5 ns
0.04
0.02
0
1
2
3
Temps en ns
4
5
0
0
1
2
3
4
5
Temps en ns
Figure I.38 : Comparaison entre simulations PrimePower et SPICE
PrimePower demeure cependant très utile. Il permet d’avoir une évaluation assez fine du courant dynamique
consommé par un circuit digital et est surtout très rapide à mettre en place et à utiliser. De plus, il possède un
mode ‘vectorless’, permettant de travailler sans vecteur d’activité, l’outil ayant des algorithmes de modélisation
statistique.
b. Apache RedHawk [40]
Cet outil est utilisé pour simuler les sauts d’alimentations dans un circuit numérique complexe. Il modélise donc
le courant dynamique consommé par un circuit intégré. La méthode de modélisation ressemble fortement à
celle décrite en 2.1.2.4.4 : la somme des courants individuels. Une longue phase de caractérisation des cellules
logiques est nécessaire. Un moteur de simulations électriques rapide, remplace le simulateur SPICE classique.
Un aspect intéressant de cet outil est son fonctionnement en mode ‘vectorless’, sans vecteur d’activité, utilisant
des données statistiques que l’on peut pondérer à volonté. Un ordinogramme de fonctionnement de RedHawk
est donné sur la Figure I.39. Des comparaisons entre mesures et simulations montrent de bonnes
correspondances en ce qui concerne les sauts d’alimentation [41].
Figure I.39 : Ordinogramme de redHawk et comparaisons entre mesures et simulations de la tension d’alimentation d’un
circuit fonctionnant à 200MHz [41]
45
Bruit d’alimentation et couplage substrat dans les circuits mixtes
c. Cadence VoltageStorm
VoltageStorm [19] est un outil de la société Cadence dont l’utilité première est de prédire les chutes de tension
d’alimentation dans un circuit intégré. Il est généralement utilisé en mode statique : les chutes de potentiel
statiques de l’alimentation sont évaluées. L’alimentation est modélisée sous forme d’un réseau RC. Les
courants statiques consommés par chaque porte logique sont en fait des évaluations des courants de fuite
statiques des transistors MOS en fonction de leur taille. La combinaison de ces deux éléments permet de
calculer les chutes de potentiel de l’alimentation à divers points du circuit. Il possède cependant un mode
dynamique, utilisant les vecteurs d’activité précédemment décrits. Le principe de fonctionnement est celui de la
somme des courants individuels. Chaque cellule est caractérisée individuellement, puis le courant global est
déterminé à partir de la contribution de chacune d’elles. Cet outil fonctionne de plus de manière hiérarchique, ce
qui peut simplifier la tâche de manière drastique pour les circuits de taille importante. Les résultats sont donnés
sous forme d’une cartographie des chutes de potentiel :
Figure I.40 : Exemple de cartographies de chutes d’alimentation dans des circuits intégré calculées par le logiciel
VoltageStorm de Cadence [19]
Une utilisation détournée de cet outil peut permettre d’extraire le courant de consommation globale du circuit.
Ce logiciel est couramment utilisé sur de nombreux projets STMicroelectronics et des librairies de
caractérisation de certaines technologies sont disponibles. Cependant, la mémoire nécessaire et le temps de
traitement sont déjà très importants en utilisant le mode statique. Ainsi, lors du développement de circuit, cette
étape n’est pas effectuée, car elle demande trop de temps. VoltageStorm est donc généralement utilisé lors de
phases de débogage de circuits, lorsque les causes possibles de disfonctionnement sont recherchées.
L’utilisation de l’outil en mode dynamique semble être difficile à mettre en place et est même déconseillée par le
fournisseur pour les circuits de plus de 200000 portes.
2.1.2.4.6 Extraction par la mesure
A partir de mesures externes du courant consommé par un circuit imprimé, par la méthode de mesure 1Ω par
exemple [42], nous pouvons déduire le courant interne du circuit intégré. La fonction de transfert du réseau
d’alimentation du circuit (Passive Distribution Network du modèle ICEM) est nécessaire pour déterminer le
courant interne à partir du courant externe mesuré. Dans le domaine fréquentiel, l’opération est aisée, il suffit
d’appliquer la formule suivante :
Iint(j.ω) = PDN(j.ω) . Iext(j.ω)
en A
PDN(j.ω) est la fonction de transfert du réseau passif d’alimentation. Une transformation de Fourier inverse sur
le spectre du courant interne obtenu permet de trouver une représentation temporelle de ce courant. La Figure
I.41 est un exemple de ce que l’on obtient comme courant dynamique interne en fonction du courant mesuré
externe :
46
Partie I : couplage substrat, mécanismes et modélisation
Figure I.41 : Exemple de courant interne obtenu à partir de mesures externes [43]
2.1.2.4.7 Comparaisons des méthodes
Nous avons évalué différentes méthodes d’extraction du courant interne d’un circuit digital. Il s’agit d’un petit
circuit numérique en technologie BICMOS 0,35 µm. Sa taille est de 260 x 260 µm². Il est composé d’environ
4000 transistors, fonctionne à 20 MHz et consomme 1mA. Des comparaisons temporelles et fréquentielles ont
été effectuées. Les résultats de ces comparaisons sont donnés sur les figures I.42 et II.43. De toute évidence,
les écarts entre les différents courants extraits sont assez importants. Le circuit sur lequel ont été effectuées
ces simulations est très petit et à priori beaucoup plus facile à simuler qu’un circuit de taille normale. Les temps
des traitements informatiques nécessaires pour les différentes extractions ainsi que les consommations
moyennes calculées du circuit sont donnés dans le tableau suivant :
Courant moyen de
Temps d’extraction du
consommation
courant
SPICE
0.89 mA
655 secondes
Somme
1.08 mA
25 secondes
PrimePower
1.12 mA
14 secondes
Evaluation
1 mA
X
Tableau I.4 : Comparaisons des courants moyens extraits et des temps d’extraction
47
Bruit d’alimentation et couplage substrat dans les circuits mixtes
Figure I.42 : Comparaison temporelle des courants de consommation extraits
Figure I.43 : Comparaison fréquentielle des courants de consommation extraits
Caractériser de la manière la plus fine possible les courants de consommation d’un circuit de grande taille est
un des objectifs majeurs de la plupart des concepteurs d’outils dédiés à la conception microélectronique. Nous
pouvons raisonnablement penser que des outils performants et rapides verront le jour d’ici peu.
48
Partie I : couplage substrat, mécanismes et modélisation
2.2
Le couplage capacitif
Le bruit d’alimentation, décrit dans la partie précédente, est la principale source de bruit dans le substrat. Les
sauts de masse d’un circuit, induits par son activité, se propagent dans le substrat via différentes structures de
polarisation du substrat. Il existe un autre type de couplage avec le substrat : il s’agit du couplage capacitif avec
différents types de signaux du circuit intégré. Les structure de transport de signaux peuvent en effet être
couplées capacitivement avec le substrat. Nous décrivons ici ces structures et proposons des moyens pour
modéliser ce type de couplage.
2.2.1
2.2.1.1
Mécanismes
Capacités MOS des transistors
Les entrées des transistors d’un circuit numérique, les NMOS, sont couplées au substrat commun du circuit par
leur capacité MOS de grille. Ainsi, des signaux numériques digitaux peuvent se propager dans le substrat grâce
à cette liaison capacitive. Dans le cas du PMOS, le couplage est indirect car les PMOS sont placés dans un
caisson d’isolation N comme le montre le Figure I.44 :
Transitions digitales
d’entrée
NMOS
PMOS
caisson Nwell
SUBSTRAT
Figure I.44 : Schéma de couplage par capacités MOS de grille d’un NMOS et d’un PMOS
2.2.1.2
Capacités drain/substrat et source/substrat
Les drains et source des PMOS et NMOS d’une porte logique forment des diodes PN avec le substrat (P pour
les NMOS et N pour les PMOS). Ces diodes sont polarisées en inverse et se comportent donc comme une
liaison capacitive entre le plot et le substrat. Dans un circuit digital, les drains de PMOS et NMOS sont en
général connectés à des signaux digitaux, alors que les sources sont connectées à la masse pour les NMOS et
à l’alimentation pour les PMOS. Ainsi, les drains transmettent des signaux digitaux dans le substrat, alors que
les sources transmettent les sauts d’alimentation et de masse (cf Figure I.45).
Sauts de masse
Transitions digitales
Sauts d’alimentation
de sortie
NMOS
PMOS
caisson Nwell
SUBSTRAT
Figure I.45 : Schéma de couplage par les capacités de drain et de source d’un NMOS et d’un PMOS
2.2.1.3
Capacités interconnections/substrat
Les interconnexions métalliques reliant les différentes portes logiques, transistors ou composants du circuit,
forment avec le substrat, assimilé à un plan de masse, des capacités. Les signaux transitant par ces
interconnexions sont donc couplés de manière capacitive au substrat comme le montre la Figure I.46. Les
niveaux de métal les plus proches du substrat sont les plus critiques.
Transitions digitales ou analogiques
NMOS
PMOS
caisson Nwell
SUBSTRAT
Figure I.46 : Schéma du couplage capacitif des interconnexions métalliques
49
Bruit d’alimentation et couplage substrat dans les circuits mixtes
2.2.1.4
Capacités caissons/substrat
En technologie CMOS, afin d’isoler électriquement les PMOS du substrat P (technologie CMOS à caisson N) ou
les NMOS du substrat N (technologie CMOS à caisson P), des caissons de dopage opposé au substrat sont
implantés. Ces caissons, forment avec le substrat des jonctions PN polarisées en inverse afin d’isoler
électriquement les éléments dans le caisson du substrat principal. Ces jonctions PN en inverse ont un
comportement capacitif qu’il faut prendre en compte. Ainsi, les fluctuations de tensions à l’intérieur de ces
caissons, sont transmises dans le substrat par une liaison capacitive (cf. Figure I.47).
NMOS
PMOS
caisson Nwell
SUBSTRAT
Figure I.47 : Schéma du couplage capacitif des caissons Nwell avec le substrat
2.2.2
2.2.2.1
Modélisations
Modèle SPICE du transistor
L’utilisation d’un modèle SPICE du transistor permet de simuler plusieurs types de couplage capacitifs. Par
exemple, le modèle de MOS MM9 [44] de Philips prend en compte les effets capacitifs de la source, du drain et
de la grille avec un nœud substrat nommé bulk. Ce nœud bulk est une entrée/sortie du modèle de MOS. Il est
généralement court-circuité à la source du transistor. Les simulations SPICE utilisant ce modèle peuvent donc
être utilisées pour caractériser les courants injectés dans le substrat de manière capacitive par une porte
logique constituée de NMOS et PMOS. Ces différentes capacités sont calculées à partir des paramètres de
chaque MOS (longueur et largeur de grille, grille inter-digitée, dopages …). Dans le cas particulier d’un
inverseur, le signal d’entrée de l’inverseur est transmis au substrat via la capacité de grille du NMOS et via la
capacité de grille du PMOS en série avec la capacité du caisson Nwell. Le signal inversé, de sortie de
l’inverseur, est transmis au substrat par les drains des MOS. Enfin les sources des MOS propagent les sauts de
masse et d’alimentation du circuit.
2.2.2.2
Source de Thévenin équivalente
Nous modélisons ces différentes sources de perturbations substrat par leur générateur de Thévenin équivalent.
Dans le cas du transistor MOS, nous amenons les différentes sources de perturbation du MOS vers un nœud
nommé bulk, de manière identique au MM9 du MOS [44]. Ainsi, les différentes sources de Thévenin peuvent
être mises en parallèle pour n’en former qu’une seule.
V1
Z1
V2
Z2
Vb
Vb
Vn
Zb
Zn
Figure I.48 : Mise en parallèle de générateurs de Thévenin
La mise en parallèle de plusieurs générateurs de Thévenin donne un générateur de Thévenin équivalent tel
que :
Zb =
n
∑
i=1
50
n
1
1
Zi
et
Vb = Zb .
Vi
∑Z
i=1
i
Partie I : couplage substrat, mécanismes et modélisation
2.2.2.2.1 Détermination de la tension de la source
a. Tension de la grille et du drain
Pour un MOS (P ou N), nous pouvons ramener les tensions parasites substrat de la grille et du drain à un seul
générateur de Thévenin. Ainsi, pour un inverseur simple, constitué d’un PMOS et d’un NMOS, deux
générateurs de Thévenin équivalents sont nécessaires : un pour chaque type de MOS. Les tensions des
signaux d’entrée et de sortie de l’inverseur sont les tensions de deux générateurs de Thévenin en parallèle
formant la source équivalente du MOS. Ce principe est illustré sur la Figure I.49. Dans le cas d’un circuit
numérique, ces tensions sont des créneaux avec un certain temps de montée ou de descente et un certain
délai du signal digital. Ces valeurs de temps de montée ou de descente et de délai peuvent être obtenues à
partir :
de simulation SPICE,
d’une analyse temporelle.
b. Tension d’une interconnexion
Pour une interconnexion, nous utilisons un générateur de Thévenin par interconnexion dont on veut connaître la
perturbation. La tension de ce générateur de Thévenin est le signal digital transitant dans cette interconnexion :
il s’agit aussi d’un créneau défini par son temps de montée ou de descente et son délai. Ces paramètres sont
obtenus de la même manière que précédemment.
2.2.2.2.2 Détermination de l’impédance de la source
a. Capacité de la grille et du drain
Les impédances de ces sources de perturbation sont capacitives. Il faut calculer la capacité grille/substrat et la
capacité drain/substrat. Pour la capacité MOS, celle-ci dépend de la surface de grille. Pour les capacités de
drains et de sources, celles-ci dépendent de la surface mais aussi des périmètres de drain et de source des
MOS. Les formules permettant de calculer ces différentes capacités sont données en 2.1.2.3.1. Ces capacités
peuvent ainsi aussi être déterminées à partir de simulations de type SPICE des transistors concernés.
b. Capacité d’une interconnexion
On considère le substrat comme un plan de masse. La capacité entre le fil d’interconnexion et ce plan de
masse peut se calculer à l’aide des formules données en 2.1.2.2.3.
2.2.2.3
Comparaisons entre les méthodes
Nous considérons un inverseur CMOS en technologie bicmos 0,35 µm. Un créneau de 0 vers 3.3 V est appliqué
en entrée, avec un temps de montée de 0,5 ns. La charge de sortie de cet inverseur de 100 fF. La source de
Thévenin équivalente au nœud bulk du NMOS de cet inverseur est modélisée de deux manières différentes :
à partir de simulation SPICE : elle permet d’obtenir l’impédance de sortie du nœud bulk et la tension à
vide de ce nœud.
à partir d’un analyse temporelle et de calculs de capacités : l’analyse temporelle nous renseigne sur le
délai et le temps de montée de la tension de sortie. Nous déterminons les capacités grille/substrat et
drain/substrat à partir de calculs. Les capacités grille/substrat et drain/substrat sont 0.63 fF et 1.45 fF
lorsque le NMOS est bloqué. Les délais et temps de montée du signal de sortie sont calculés à l’aide de
l’outil d’analyse temporelle PrimeTime. Les valeurs données par l’outil sont répertoriées dans le tableau
suivant :
Capacité de sortie Cload=10 fF
Capacité de sortie Cload=100 fF
Transition d’entrée
Délai
Transition
Délai
Transition
Tin= 0.1ns
0,078 ns
0,047 ns
0,23 ns
0,047 ns
Tin= 0.5ns
0,13 ns
0,16 ns
0,27 ns
0,16 ns
Tableau I.5 : Valeurs des délais et transitions de sortie calculés par PrimeTime pour un inverseur
Le schéma équivalent du nœud bulk du MOS est le suivant lorsque le NMOS est bloqué en début de transition
d’entrée:
51
Bruit d’alimentation et couplage substrat dans les circuits mixtes
Pmos
Vin
Vout
Vout
Rs
Cload
Cdrain
Cload
Vbulk
Vbulk
Nmos
Cgrille
Vin
Figure I.49 : Générateur de Thévenin équivalent à la tension bulk du NMOS d’un inverseur
La résistance Rs est la résistance du canal P du PMOS passant. Le courant de chargement de la capacité Cload
passe en effet par ce canal. Pour ce PMOS, cette résistance est évaluée à 2 kΩ. Pour comparer les résultats
des deux différents modèles, le nœud bulk du NMOS et du modèle simplifié sont chargés par une résistance de
100 Ω. Cette résistance correspond à la résistance substrat réelle entre le nœud bulk et la source du NMOS.
Les résultats sont illustrés par les courbes de la Figure I.50.
Capacité de sortie
Cload=100 fF
Capacité de sortie
Cload=10 fF
Temps de transition d'entrée T=0.1 ns
Temps de transition d'entrée T=0.5 ns
10 mV
5 mV
0
Modèle SPICE MM9
2 mV
Modèle d'analyse temporelle
0
-1 mV
1 ns
2 ns
1 ns
2 ns
Figure I.50 : Tensions du nœud bulk du NMOS d’un inverseur en fonction de la capacité de sortie de l’inverseur et du temps
de transition du signal d’entrée.
52
Partie I : couplage substrat, mécanismes et modélisation
2.3
Autres phénomènes de génération de bruit substrat
Un certains nombre d’autres phénomènes peuvent induire des courants et tensions parasites susceptibles de
se propager dans le substrat.
2.3.1
2.3.1.1
Mécanismes
Ionisation par impact
Lorsqu’un transistor MOS est en régime de saturation, un fort champ électrique se crée dans la zone de
déplétion du canal, près du drain. Une partie des porteurs de cette région récupère assez d’énergie pour
devenir des porteurs ‘chauds’. Lorsque ces porteurs ‘chauds’ se dispersent, ils peuvent dissiper leur excès
d’énergie en créant de nouvelles paires électron/trou. Ce phénomène se nomme l’ionisation par impact. Pour un
transistor NMOS, les trous créés par l’ionisation par impact sont évacués dans le substrat, créant ainsi un
courant substrat parasite. Ce courant peut induire des fluctuations de potentiel substrat du circuit intégré se
propageant jusqu’aux parties sensibles [45]. L’ionisation par impact dans les PMOS est considérablement plus
faible que dans les NMOS, le coefficient d’ionisation des trous étant moins important que celui des électrons
[46].
NMOS
PMOS
caisson Nwell
Courants d’ionisation par impact
SUBSTRAT
Figure I.51 : Ionisation par impact dans un inverseur CMOS
2.3.1.2
Courant de fuite de grille
Un courant de fuite de grille apparaît lorsqu’il existe un très fort champ électrique dans la région très fine de
superposition du drain et de la grille. Ce champ forme une profonde zone de déplétion dans le drain. Lorsque la
chute de tension dans cette zone est suffisamment importante, les électrons de valence migrent par effet
tunnel, générant des trous transmis au substrat [45]. Ce courant parasite est très faible devant les autres
phénomènes, notamment celui d’ionisation par impact.
NMOS
PMOS
caisson Nwell
Courants de fuite des grilles
SUBSTRAT
Figure I.52 : Courant de fuite des grilles d’un inverseur CMOS
2.3.1.3
Courant photo-induit
Les porteurs chauds peuvent aussi évacuer leur excédent d’énergie en émettant des photons. Ces photons
sont réabsorbés par le substrat, en créant de nouveau des paires électron/trou. Les photons peuvent se
propager sur des distances importantes avant d’être absorbés dans le substrat. Toutes les protections
capacitives ne peuvent empêcher leur propagation. Ce phénomène n’a cependant pas été mis en évidence lors
de mesures sur des circuits classiques [45].
NMOS
PMOS
caisson Nwell
Courants photo-induits
SUBSTRAT
Figure I.53 : Courants photo-induits dans un inverseur CMOS
53
Bruit d’alimentation et couplage substrat dans les circuits mixtes
2.3.1.4
Courant de fuite des diodes polarisées en inverse
Les drains et sources des NMOS et PMOS sont polarisés en inverse dans un circuit numérique. Ces jonctions
PN polarisées en inverse ont un courant de fuite très faible devant les autres courants parasites injectés dans le
substrat. Dans les technologies actuelles, la résistance équivalente de fuite est de l’ordre de 1TΩ [45].
NMOS
PMOS
caisson Nwell
Courants de fuite des drains et sources
SUBSTRAT
Figure I.54 : Courant de fuite des sources et drains d’un inverseur CMOS
2.3.2
2.3.2.1
Modélisations
Modèle SPICE du transistor
Tous les phénomènes cités précédemment ne sont pas forcément inclus dans les modèles de MOS courants.
Les modèles MM9[44], Bsim3V3[47], EKV[48] modélisent l’ionisation par impact, ainsi que les courants de fuite
des grilles, drains et sources. Les courants photo-induits sont très difficiles à modéliser. Ce phénomène est
pour l’instant négligé.
2.3.2.2
Source de Thévenin équivalente
Les équations décrivant ces phénomènes (ionisation par impact, courants de fuite, courants photo-induits …)
sont très complexes. Pour modéliser ces phénomènes, nous utilisons donc la caractérisation à l’aide des
simulations SPICE. Le nœud bulk des MOS d’un schéma de simulation SPICE rend compte de tous ces
phénomènes décrits (si le modèle de MOS choisi est bon), y compris les couplages capacitifs avec la grille et le
drain du MOS. Il est possible de construire un générateur de Thévenin équivalent à toutes ces sources. La
tension de cette source de Thévenin est la tension simulée du nœud bulk ‘en l’air’. Son impédance peut être
déterminée à partir de simulations dans le domaine fréquentiel.
La simplification de ces phénomènes en un seul générateur de Thévenin, (ou plusieurs si l’on veut simuler en
prenant en compte des variations de paramètres, comme la température ou la tension d’alimentation), permet
de simplifier drastiquement le futur schéma de simulation global et permet d’éviter une simulation au niveau
transistor gourmande en temps de traitement informatique.
Vbulk
Zbulk
VD
VG
Bulk
Figure I.55 : Méthode de modélisation des perturbations bulk.
54
Partie I : couplage substrat, mécanismes et modélisation
3
Propagation de bruit dans le substrat
Le substrat d’un circuit intégré est un milieu de propagation des perturbations électromagnétiques créées par
l’activité d’une partie du circuit. Nous décrivons ici divers aspects de ce mode de propagation :
Son origine physique,
La propagation dans différents types de substrat,
Les moyens d’isolations existants utilisés,
Les méthodes de modélisation existantes.
3.1 Mécanismes et généralités de la propagation substrat
La propagation des courants parasites dans le substrat peut être ramené aux problèmes typiques de
propagation de signaux dans des milieux diélectriques conducteurs. Il faut donc résoudre la loi d’Ohm
généralisée avec des conditions limites définies [49] en négligeant le courant de diffusion :
r
r
J = E ( σ + j. ω . ε
)
E étant le champ électrique (V.m-1), J la densité de courant électrique en (A.m-2), σ la conductivité électrique
(S.m-1) du matériau et ω la pulsation du champs électrique (s-1) enfin ε la permittivité diélectrique du matériau
(F.m-1). Afin de simplifier la caractérisation de la propagation des courants et tensions parasites dans le
substrat, nous posons certaines conditions [50] :
Les jonctions liées aux caissons sont toujours polarisées en inverse. Si cette condition n’est pas
respectée, il peut en résulter des courts-circuits au niveau des alimentations.
Les comportements spécifiques aux semi-conducteurs ne sont pas considérés ici (apparition d’une
couche d’inversion, zone de charges d’espace …).
Les effets de latch-up (activation des transistors parasites dans le substrat) ne sont pas considérés.
La longueur d’onde maximale considérée est très supérieure à la taille du circuit intégré. Les effets
inductifs sont donc négligés.
3.1.1
3.1.1.1
Mécanismes de propagation
Effet résistif
Dans un semi-conducteur dopé, la conductivité est donnée par l’équation suivante :
(
σ = q . p . µp + n . µn
)
en S.m-1
où q est la charge de l’électron (C), µp et µn sont les mobilités des porteurs libres (m2.V-1.s-1) ,trous et électrons,
dont les concentrations dans le matériau sont nommées respectivement par p et n (m-3). La mobilité de porteurs
est limitée par la vitesse de saturation des porteurs. Cette limitation existe lorsqu’un fort champ électrique
(>50kV/cm) est appliqué au semi-conducteur.
3.1.1.2
Effet Capacitif
Le silicium a une permittivité diélectrique égale à 103,5 pF.m-1. En considérant un petit morceau cubique de
silicium, et son schéma électrique équivalent :
Cs
Rs
Figure I.56 : Schéma électrique équivalent d’un morceau de substrat.
55
Bruit d’alimentation et couplage substrat dans les circuits mixtes
L’impédance entre deux surfaces opposées du morceau de silicium peut être exprimés par :
ZS =
RS
1+ j . 2π . f . R S . CS
en Ω
La représentation graphique du module de cette impédance est donnée sur la Figure I.57 en considérant
Rs=1kΩ et Cs=1pF.
1000
|
s
Z
|
0
600
s
Z
>
-pi/4
200
0
1 MHz
Fc
100 MHz
Fréquence
-pi/2
1 MHz
10 GHz
Fc
100 MHz
Fréquence
10 GHz
Figure I.57 : Impédance d’un morceau de substrat homogène.
Le substrat peut être considéré comme purement résistif en dessous d’une certaine fréquence de coupure
déterminée avec la formule suivante :
fC =
σ
2π . ε
en Hz
La permittivité diélectrique du silicium étant considérée comme indépendante de son dopage, cette fréquence
de coupure ne dépend que de sa conductivité, autrement dit de son dopage. Le tableau I.6 donne différentes
valeurs de fréquence de coupure en fonction de divers dopages de substrat de type P.
Niveau de dopage
[ cm-3 ]
Conductivité
[ S.cm-1 ]
Résistivité
[ Ω .cm ]
fc
[GHz]
1014
7,96.10-3
125
1,2
15
-2
12,7
12
1,4
>100
0,035
>1000
10
10
16
7,87.10
0,714
18
28,57
10
Tableau I.6 : Comparaison entre les fréquences de coupure d’un substrat en silicium en fonction de son niveau de dopage
ou de sa résistivité [51].
3.1.1.3
Effet de peau ou effet pelliculaire
Comme dans tout conducteur, le courant haute-fréquence dans le substrat d’un circuit intégré ne se propage
pas dans toute l’épaisseur du substrat mais dans l’épaisseur de peau. La formule permettant de calculer cette
épaisseur est donnée en 2.1.2.2.2. Connaissant l’épaisseur du circuit intégré, il est possible de déterminer la
fréquence à partir de laquelle l’effet pelliculaire doit être pris en compte. La Figure I.58 illustre la variation de
l’épaisseur de peau dans des substrats de silicium de différentes conductivités électriques.
Figure I.58 : Epaisseur de peau dans le silicium en fonction de la conductivité et de la fréquence.
56
Partie I : couplage substrat, mécanismes et modélisation
3.1.2
La Propagation dans différents types de substrat
Les courants parasites peuvent donc se propager dans le substrat suivant trois régimes différents, en fonction
de leur fréquence :
Le régime quasi-statique : le substrat est considéré comme résistif.
Le régime quasi-diélectrique : il faut prendre en compte le comportement capacitif.
Le régime de hautes fréquences : l’effet de peau modifie la propagation des signaux en augmentant la
résistivité du substrat.
Les caractéristiques d’un substrat dépendent du type de wafer (plaquette de silicium) utilisé, mais aussi de la
connexion arrière de la puce et de son boîtier. Il est important de comprendre l’influence du type de substrat
utilisé et de la connexion arrière sur la propagation des signaux parasites dans le substrat d’un circuit intégré. Il
existe deux types principaux de substrat conducteur : les bons conducteurs et les résistifs. A cela s’ajoutent les
nouveaux substrats isolants, ou SOI (Silicon On Insulator).
3.1.2.1
Les substrats conducteurs
3.1.2.1.1 Processus technologiques
Ce type de substrat est obtenu en faisant croître une couche de silicium épitaxiée faiblement dopée (1015 cm-3),
donc résistive (~20 Ω.cm), sur un substrat fortement dopé (1019 cm-3), donc faiblement résistif (~0,05 Ω.cm).
Une mince couche d’oxyde de silicium, isolante, se forme à l’arrière de la puce lors de son exposition à l’air
libre, empêchant un bon contact ohmique avec le boîtier, si aucun traitement chimique spécifique coûteux n’est
effectué avant l’assemblage du circuit intégré. La puce de silicium est collée sur le métal du boîtier à l’aide
d’une colle de type époxy, conductrice ou non.
ρepi (~20 Ω.cm)
eepi (~6 µm)
ρbulk (~0,05 Ω.cm)
esubstrat (~400 µm)
εoxyde
ρepoxy
Connexion métallique arrière
Figure I.59 : Coupe d’un substrat conducteur avec couche épitaxiée.
3.1.2.1.2 Propagation des signaux
Le substrat de ce type de wafer étant très conducteur, il peut être considéré comme un nœud unique [52]. Les
courants parasites doivent donc ‘traverser’ la couche épitaxiée résistive, pour ensuite se propager ‘facilement’
par le substrat conducteur.
(a)
(b)
a) distance entre les plots < 4 eepi
b) distance entre les plots > 4 eepi
Figure I.60 : Lignes de courants et tensions dans un substrat conducteur avec couche épitaxiée.
Les illustrations de la Figure I.60 sont issues de simulations de propagation statique dans des milieux
conducteurs à l’aide d’un logiciel utilisant la méthode des éléments finis [28]. Chaque ligne de courant
représente à peu près 20% du courant total. Nous avons simulé le courant entre deux plots d’un substrat
conducteur : le premier étant à une tension de 1V, le second à la masse, et ceci pour des distances différentes
entre les plots. Pour une distance inter-plots supérieure à 4 fois l’épaisseur épitaxiée, aucune ligne de courant
ne passe par cette couche épitaxiée. Lorsque la distance est inférieure à 4 fois l’épaisseur épitaxée, le courant
57
Bruit d’alimentation et couplage substrat dans les circuits mixtes
passe aussi bien par la couche épitaxiée que par le substrat [50]. Nous obtenons donc deux schémas
électriques équivalents pour la propagation résistive des courants parasites dans un substrat résistif, en
fonction de la distance entre 2 plots dans le substrat :
D < 4. eepi
D > 4. eepi
Rl
Rv
Rv
Rv
Rv
(a)
(b)
a) distance entre les plots < 4 eepi
b) distance entre les plots > 4 eepi
Figure I.61 : Modèles résistifs d’un substrat conducteur avec couche épitaxiée résistive.
La résistance entre 2 plots carrés de 20 µm x 20 µm en fonction de la distance inter-plots, sur un substrat
conducteur (0,05 Ω.cm) de 300 µm d’épaisseur avec couche épitaxiée résistive (10 Ω.cm) de 5 µm d’épaisseur,
est représentée sur la courbe suivante :
5,8k
m
h
O
ne
ec
na
sti
és
R
5,6k
5,4k
E
.
4
5,2k
5k
0
10
20
30
40
50
60
70
80
90
100
distance en microns
Figure I.62 : Résistance entre 2 plots carrés de 20 µm x 20 µm en fonction de la distance dans un substrat conducteur avec
couche épitaxiée, extraite avec la méthode de Green.
Nous retrouvons bien sur la Figure I.62, le comportement attendu, à savoir une résistance inter-plots constante
à partir d’une distance supérieure à 4 fois l’épaisseur épitaxiée de 5 µm. Il est possible de déduire Rv de la
Figure I.62 : Rv =2870 Ω. Ri varie avec la distance entre 40 kΩ et 250 kΩ.
3.1.2.2
Les substrats résistifs
3.1.2.2.1 Processus technologiques
Les substrats peu dopés sont caractérisés par un dopage homogène de concentration en dopant proche de
1015 cm-3 . Cela correspond à une résistivité du substrat de 15 Ω.cm.
esubstrat (~400 µm)
ρbulk (~15 Ω.cm)
εoxyde
ρepoxy
Connexion métallique arrière
Figure I.63 : Coupe d’un substrat faiblement dopé.
58
Partie I : couplage substrat, mécanismes et modélisation
3.1.2.2.2 Propagation des signaux
Le substrat étant résistif, il ne peut pas être considéré comme un nœud unique. Il faut alors l’envisager deux
cas différents pour la propagation :
Sans connexion face arrière : l’oxyde de silicium et/ou l’époxy isolant empêchent un bon contact
ohmique entre l’arrière de la puce et la partie métallique du boîtier en contact.
Connexion face arrière : un traitement chimique adéquat ainsi qu’un dépôt métallique sur l’arrière de la
puce permet un bon contact avec la partie métallique du boîtier.
a. Sans connexion face arrière
Des simulations du même type que précédemment nous permettent de tirer des conclusions qualitatives :
(a)
(b)
a) Distance entre les plots < esubstrat
b) Distance entre les plots > esubstrat
Figure I.64 : Lignes de courants et tensions dans un substrat faiblement dopé sans connexion arrière.
Quelle que soit la distance entre les plots, le schéma électrique équivalent de propagation est une résistance
unique entre les plots dont la valeur varie avec la distance :
D
Rl
Figure I.65 : Modèle résistif d’un substrat faiblement dopé sans connexion arrière.
b. Avec connexion face arrière
(a)
(b)
a) Distance entre les plots < esubstrat/2
b) Distance entre les plots > esubstrat
Figure I.66 : Lignes de courants et tensions dans un substrat faiblement dopé avec connexion arrière.
Si la distance entre les plots est inférieure à la moitié de l’épaisseur du substrat, la majorité du courant passe
d’un plot à l’autre sans passer par la connexion arrière. A partir d’une distance égale à la moitié de l’épaisseur
du substrat, le courant passe aussi par la connexion arrière. La propagation dans un substrat faiblement dopé
avec une connexion de la face arrière peut être modélisé par les schémas électriques suivants :
D < esubstrat/2
D > esubstrat/2
Rl
Rl
Rv
Rv
a) Distance entre les plots < esubstrat/2
b) Distance entre les plots > esubstrat
Figure I.67 : Modèles résistifs d’un substrat faiblement dopé avec connexion arrière.
59
Bruit d’alimentation et couplage substrat dans les circuits mixtes
La résistance entre 2 plots carrés de 20µm x 20 µm en fonction de la distance inter-plots, sur un substrat résistif
(6.667 Ω.cm) de 50 µm d’épaisseur avec face arrière connectée et non connectée, est représentée par les
courbes suivantes :
9k
face arrière non connectée
face arrière connectée
8k
m
h
O
n
e
e
c
n
at
si
s
é
R
7k
6k
5k
0
2
/
E
10
20
30
40
50
60
distance en microns
70
80
90
100
Figure I.68 : Résistance entre 2 plots carrés de 20µm x 20 µm en fonction de la distance dans un substrat faiblement dopé
avec et sans face arrière connectée, extraites avec la méthode de Green.
3.1.2.3
Les substrats isolants : SOI
Cette technologie possède plusieurs avantages potentiels sur les autres technologies traditionnelles,
notamment au niveau de la haute densité d’intégration et des problèmes de ‘latch-up’. Elle induit surtout de plus
faibles capacités parasites. Néanmoins, elle reste à l’heure actuelle très coûteuse.
3.1.2.3.1 Processus technologiques
Dans le processus SOI, une couche mince de silicium cristallin est épitaxiée sur un isolant tel que le saphir ou
le spinelle d'aluminium de magnésium par exemple. Plusieurs masques et techniques de dopage sont ensuite
utilisés pour former les NMOS et les PMOS.
esubstrat (~400 µm)
Isolant (saphire, spinelle d’aluminium de
magnésium …)
εoxyde
Connexion métallique arrière
ρepoxy
Figure I.69 : Coupe d’un substrat de type Silicium On Insulator.
3.1.2.3.2 Propagation des signaux
Du fait de sa caractéristique isolante, la propagation résistive n’est plus à prendre en compte pour ce type de
substrat. Le couplage est donc uniquement capacitif. En basses fréquences, il n’existe donc pas de couplage
par le substrat. Cependant, en hautes fréquences, le couplage par le substrat se fait de manière capacitive. Par
exemple, un substrat en saphir de 200 µm d’épaisseur et de permittivité diélectrique relative 10,6 est considéré :
deux plots carrés de 200 µm x 200 µm sont placés sur un circuit de 1000 µm par 1000 µm. Chacun d’eux a une
capacité avec l’arrière de la puce de 50 fF. La Figure I.70 illustre ce cas de figure. La capacité entre les deux
plots est donc de 25 fF (deux capacités de 50 fF en série). A 1 GHz, une telle capacité est équivalente à une
résistance de 6kΩ approximativement et 1,2 kΩ à 5 GHz. Le couplage existe donc en haute fréquence, même
pour un substrat de type SOI. Pour un circuit digital de grande taille, la capacité totale avec la face arrière est
nettement supérieure et peut être évaluée par la surface totale de circuit numérique. La capacité avec la partie
métallique du boîtier, sur laquelle est collée la puce, est de l’ordre du pF. Le couplage capacitif doit donc être
pris en compte pour des fréquences plus basses.
60
Partie I : couplage substrat, mécanismes et modélisation
200 µm
200 µm
200 µm
1000 µm
1000 µm
Figure I.70 : Propagation capacitive dans du SOI.
3.1.3
Les moyens d’isolation substrat
Nous exposons ici un certain nombre de moyens permettant d’atténuer la propagation des signaux parasites
dans le substrat. Cette liste n’est pas exhaustive, mais donne les principales techniques mises en œuvre dans
les circuits mixtes actuellement conçus. Nous considérons dans les descriptions suivantes un substrat de type
P, le plus couramment utilisé dans les technologies STMicroelectronics.
3.1.3.1
Les anneaux de garde
Les anneaux de garde sont des structures communément utilisées pour diminuer l’impact du bruit substrat sur
un circuit analogique par exemple. Comme leur nom l’indique, il s’agit d’anneaux dopés P, dopés N ou
diélectriques placés autour de la partie à isoler : la victime ou l’agresseur. Ils sont obtenus par implantation
ionique à faible énergie et haute dose dans le cas des anneaux dopés, et par oxydation d’une ‘tranchée’
réalisée dans le substrat pour les anneaux diélectriques [53]. Les anneaux de type P ou N doivent être polarisés
pour être efficaces. Une bonne polarisation, c'est-à-dire très propre, avec le minimum d’effets parasites, induit
une efficacité accrue de la structure d’anneaux de garde vis-à-vis du couplage par le substrat. Il ne sert à rien
de prévoir des anneaux de garde N ou P, si ceux-ci ne peuvent pas être alimentés de manière correcte. Les
anneaux de garde ont une structure physique représentée par la Figure I.71.
Partie victime
ou perturbatrice
Vue de dessus
Vue transversale
Anneau de
garde
Figure I.71 : Structure physique d’un anneau de garde substrat.
3.1.3.1.1 Anneaux P
Les anneaux de garde du type P sont les plus utilisés. Ils agissent comme un point d’impédance très faible dans
le substrat, évacuant les courants parasites de surface. Pour que les courants parasites soient évacués
correctement, les anneaux de garde doivent être connectés à une masse propre, c'est-à-dire avec une
connexion induisant le minimum d’éléments parasites. Les anneaux de type P sont autant de points de
polarisation du substrat P, gardant celui-ci le plus ‘froid’ possible : une tension de polarisation stable.
3.1.3.1.2 Anneaux N
Les anneaux de type N, en plus d’être un point permettant d’évacuer les courants parasites de surface,
induisent des zones de charges d’espace (diode PN en inverse) autour de la zone à protéger. Cette zone de
charge d’espace agit comme un anneau diélectrique isolant. L’anneau doit être alimenté par une tension
positive, de la manière la plus propre possible encore une fois. Il est possible de ne pas alimenter un anneau N,
la zone de charge d’espace subsiste, mais l’efficacité de la structure est fortement diminuée.
61
Bruit d’alimentation et couplage substrat dans les circuits mixtes
3.1.3.1.3 Anneaux diélectriques ou ‘trench’
Ces ‘tranchées’ de diélectrique forment une barrière diélectrique de surface aux perturbations substrat.
L’avantage de ce type de structure est l’absence de polarisation externe nécessaire. Cependant, cette structure
ne permet pas d’évacuer les courants parasites substrat, mais de les ‘dérouter’. De plus, toutes les technologies
ne disposent pas de cette possibilité.
3.1.3.1.4 Anneaux concentriques
Différents types d’anneaux de garde peuvent coexister de manière concentrique sur un circuit. L’isolation
obtenue en est d’autant plus efficace mais augmente le nombre de polarisations nécessaires.
Nous avons décrit ici les anneaux de garde P, N et diélectrique ; d’autres types d’isolation utilisant les mêmes
principes peuvent être mis en place : des murs d’isolation, des prises substrats et toutes sortes de formes
variées selon la géométrie du circuit intégré.
3.1.3.2
Les couches enterrées
Nous avons montré la capacité des anneaux de garde et autres structures surfaciques à évacuer ou ‘dérouter’
les courants parasites substrat de surface. Pour isoler une partie d’un circuit intégré des courants parasites de
profondeur, un autre type de structure existe : les couches enterrées. Il s’agit en fait de couches dopées P, N,
ou diélectriques, placées en profondeur, sous les composants du circuit intégré, à quelques microns. Elles sont
obtenues par implantation ionique à très forte énergie et très fortes doses et sont donc faiblement résistives.
Ces couches doivent aussi être polarisées par de prises substrat ‘plongeant’ jusqu’à la couche enterrée.
Partie victime
ou perturbatrice
Vue de dessus
Vue transversale
Couche
enterrée
Figure I.72 : Structure physique d’une couche enterrée.
3.1.3.2.1 Couches P
Le principe est le même que pour les anneaux de garde. Elle est obtenue par implantation ionique d’accepteurs
en profondeur. La couche P est une zone de faible impédance susceptible d’absorber une partie des
perturbations substrat de profondeur.
3.1.3.2.2 Couches N
Cette couche est obtenue par implantation ionique de donneurs en profondeur. Les mêmes principes d’isolation
que pour les anneaux de garde N caractérisent les couches enterrées N : isolation électrique et capacitive des
courants de profondeur.
3.1.3.2.3 Couches diélectriques
Cette couche diélectrique de profondeur est obtenue par implantation ionique d’oxygène en profondeur. Les
courants de perturbations substrat de profondeur sont ‘déroutés’ par la couche enterrée.
3.1.3.3
Le caissonnage
Afin d’absorber aussi bien les courants de surface que ceux provenant des couches plus basses du substrat, la
combinaison des deux structures précédentes, anneaux de garde et couches enterrées, peut être utilisée pour
réaliser ce que l’on nomme le caissonnage :
62
Partie I : couplage substrat, mécanismes et modélisation
Partie victime
ou perturbatrice
Vue de dessus
Vue transversale
Caisson
d’isolation
Figure I.73 : Structure physique d’un caisson d’isolation.
Le caissonnage diélectrique fait partie de la famille des nouvelles technologies de type SOI. Le caissonnage le
plus couramment utilisé est de type N. En effet, un tel caisson induit une double jonction PN tête-bêche
polarisée en inverse. Cette double jonction offre une isolation capacitive efficace, mais aussi une référence de
tension substrat stable, tel un point ‘froid’. La capacité de la double jonction dépend de sa taille. Cette technique
est aussi connue sous la dénomination ‘triple well’.
Remarque : Un petit caisson N d’isolation permet de mieux rejeter les hautes fréquences parasites, sa capacité équivalente
est en effet proportionnelle à sa taille.
3.1.3.4
La connexion de la face arrière
Un autre moyen d’évacuer les courants parasites substrat est de connecter la face arrière du circuit intégré à
une masse propre. Certaines opérations, ayant un coût non négligeable, sont nécessaires avant d’arriver à ce
résultat. Il faut désoxyder la face arrière, la métalliser et enfin la coller sur son support métallique dans le boîtier
avec une colle époxy conductrice. A très hautes fréquences, ce type d’isolation est inutile. En effet, les courants
hautes fréquences se propagent dans les couches superficielles du substrat : c’est l’effet de peau. Ainsi,
l’épaisseur de propagation des courants parasites n’atteint pas l’arrière de la puce, connectée à la masse. Cette
isolation est donc inutile. Par contre, en basse fréquence, la majorité des courants substrats est absorbée par
ce grand plan de masse. Une fois encore, il faut que la connexion à la masse de l’arrière de la puce soit la plus
propre possible.
3.1.3.5
Isolations diverses
3.1.3.5.1 Utilisation de circuits différentiels
Un des moyens de s’affranchir au maximum du couplage substrat, du point de vue de la victime, est d’utiliser
des structures analogiques de type différentiel [54]. Le bruit substrat ajoute une composante parasite de mode
commun aux diverses circuiteries analogiques. Le bruit différentiel a un ordre de grandeur nettement inférieur.
L’utilisation des circuits différentiels est d’ailleurs courante pour augmenter le taux de réjection de bruit
d’alimentation d’un circuit analogique.
Figure I.74 : Utilisation d’un structure différentielle dans les circuits intégrés [54].
63
Bruit d’alimentation et couplage substrat dans les circuits mixtes
3.1.3.5.2 Anneau de garde actif
Une solution d’isolation originale est proposée par Fukuda et Al [55], il s’agit d’un anneau de garde actif. La
tension substrat est recueillie par un plot P connecté à l’entrée d’un amplificateur inverseur. La tension inversée
est injectée dans le substrat via un autre plot P et compense ainsi la tension substrat parasite.
Figure I.75 : Schéma de fonctionnement de l’anneau de garde actif [55].
Un tel dispositif atténue efficacement le bruit substrat sur une bande de fréquence assez étroite : entre 100 Hz
et 2MHz. De plus, l’amplificateur prend une place non négligeable sur le circuit intégré : 608 µm x 154 µm en
technologie 0,35 µm.
3.1.3.6
Efficacité de certaines méthodes
Certaines méthodes d’atténuation du bruit substrat ont été évaluées par différents auteurs. Les illustrations qui
suivent donnent un aperçu des gains en isolation obtenus en utilisant ces techniques. Cependant, tous les
circuits ont leurs propres caractéristiques, et étendre ces ratios d’isolation à tous les circuits et à toutes les
technologies est un raccourci que nous ne prendrons pas. Nous décrirons dans les chapitres suivants, des
méthodes de simulations qui permettent de faire le choix parmi les différentes solutions d’isolation possibles
tout en prenant en compte les spécificités du circuit et de sa technologie.
Les premières comparaisons proviennent d’un article de David K. Su [56]. Les tensions pic à pic engendrées
par la commutation d’un inverseur sont comparées en fonction de différentes configurations d’isolation substrat.
Les premières comparent la tension substrat mesurée avec et sans isolation de type anneau de garde P. Cet
anneau est situé à différentes distances de la source de perturbation et est polarisé de deux manières
différentes : avec une polarisation dédiée ou avec la même polarisation que la source perturbante. Les résultats
suivants comparent l’efficacité d’anneaux P, N et P+N dans les deux types principaux de substrat à partir de
simulations au niveau composant.
)
V
m
n
e(
c
pi
à
c
pi
t
ar
st
b
u
s
n
oi
s
n
e
T
14
substrat résistif
sans anneau P
12
anneau P et N
anneau N
anneau P
sans anneau
avec anneau P
10
8
0
6
20
40
substrat conducteur
4
2
0
60
6um
22 um
polarisation dédiée
6um
22um
polarisation globale
configuration de l'anneau de garde
anneaux P et N
anneau N
anneau P
sans anneau
0
2
4
6
8
tension substrat pic à pic (en mV)
Figure I.76 : Comparaisons de tensions substrat suivant différentes configurations d’isolation [56].
64
10
Partie I : couplage substrat, mécanismes et modélisation
Les comparaisons suivantes ont été exposées lors d’une conférence sur les techniques d’isolation RF en 2002
[57]. Dans un premier temps, l’influence de différents paramètres sur l’efficacité d’un anneau de garde de type P
est exposée. L’impédance de polarisation de l’anneau est assimilée à une inductance, dont la valeur varie. Un
anneau de garde P mal polarisé, est beaucoup moins efficace, surtout en hautes fréquences.
Figure I.77 : Influence de l’alimentation d’un anneau de garde P et comparaisons avec le caissonnage d’isolation N [57].
Les mêmes auteurs comparent une isolation du type anneau de garde P (courbes bleue et rouge) avec une
isolation par caissonnage N (tripleWell, courbes noire, rose et verte). Les polarisations des structures d’isolation
sont des paramètres des simulations effectuées. Ainsi, les structures d’isolation sont polarisées via une
inductance de 0,5 nH (rose et verte) ou de manière parfaite (bleu et rouge). De plus, le caissonnage est
connecté sur une polarisation dédiée (rouge et rose), ou sur l’alimentation globale du circuit (noire). L’incidence
de l’inductance de polarisation sur l’efficacité d’isolation est ici redémontrée.
Les sorties de deux dispositifs numériques sont comparées : le premier dispositif a une structure classique, le
second une structure différentielle. Enfin, Fukuda et Al [55] donnent des spectres de tension substrat mesurée
avec leur dispositif d’anneau de garde actif en fonctionnement et inactivé.
Figure I.78 : Tensions de sortie de dispositifs numériques : classique et différentiel [54] et spectre de tension substrat avec
et sans anneau de garde actif [55].
65
Bruit d’alimentation et couplage substrat dans les circuits mixtes
3.2 Modélisation de la propagation
Nous proposons ici un état des lieux des différentes méthodes de modélisation de la propagation substrat
existantes. Toutes ces méthodes ont un point commun, elles ne considèrent pas l’effet de peau en hautes
fréquences mais se ‘contentent’ de modéliser la propagation dans le substrat sous son aspect résistif, voire
même capacitif.
3.2.1
Méthode des éléments finis
Comme nous l’avons décrit précédemment, la méthode des éléments finis décompose le problème posé en
multiples petits éléments. Les différentes équations physiques du phénomène que l’on souhaite simuler sont
appliquées à chaque élément. La taille du système d’équations à résoudre dépend du nombre d’éléments finis
du problème global.
3.2.1.1
Synopsys Taurus-Medici [31]
Taurus-Medici est un outil industriel de simulation de composants microélectroniques de la société Synopsys. Il
peut prédire les caractéristiques électriques, thermiques et optiques des composants semi-conducteurs. De ce
fait, les équations appliquées au système que l’on veut simuler sont des équations typiques de la résolution de
problèmes en microélectronique. Les problèmes posés peuvent être en deux ou trois dimensions. La précision
des prédictions ainsi que le temps de simulation dépendent fortement du maillage, autrement dit, du nombre
d’éléments élémentaires décomposant le problème. Cet outil est le plus précis, mais aussi, de loin, celui qui
nécessite le plus de temps de traitements informatiques, le nombre d’équations, proportionnel au nombre de
nœuds, à résoudre étant très important.
3.2.1.2
Comsol Femlab [28]
Il s’agit d’un outil de résolution des éléments finis multifonctionnel. Il est capable de résoudre des problèmes de
nature différente, selon les équations régissant le milieu et le type de simulation à effectuer. Il est donc
probablement possible d’utiliser les lois physiques spécifiques aux semi-conducteurs. Nous simplifions
cependant le problème en considérant dans un premier temps la propagation dans le substrat comme une
propagation de courant électrique dans un milieu diélectrique imparfait. Nous pouvons donc pour cela utiliser le
mode de simulation de la propagation d’ondes électromagnétiques de Femlab pour une analyse fine. Les
équations de Maxwell sont ici résolues. Comme dans tous les outils de modélisation de substrat
microélectronique, le substrat est alors considéré comme une superposition de couches conductrices
diélectriques. Afin de simplifier encore le problème, nous pouvons utiliser le mode ‘propagation statique dans un
milieu conducteur’ de Femlab. Ce module utilise la loi d’Ohm généralisée, afin de déterminer les résistances
équivalentes du substrat. Le substrat est ici modélisé par une superposition de couches de différentes
conductivités électriques. Pour modéliser l’effet capacitif du substrat, nous pouvons alors considérer le substrat
comme une superposition de couches diélectriques et utiliser le mode ‘électrostatique’ de Femlab qui pose le
système d’équations à partir de l’équation de Poisson. Après résolution du système, nous pouvons déterminer
les capacités équivalentes entre chaque point substrat désiré. Ainsi, une analyse du comportement
électromagnétique du substrat permet une modélisation fine du comportement du substrat. Avec deux analyses
rapides, une électrocinétique et une électrostatique, nous obtenons le comportement résistif et capacitif du
substrat.
3.2.1.3
Cadence Substrate Noise Analyst [19]
Cet outil, anciennement dénommé SubstrateStorm, est l’outil de référence dédié à l’extraction RC du substrat. Il
est implémenté dans l’interface Cadence de conception de circuit intégré. Il extrait, à partir de la topographie
d’un circuit intégré, une netlist de type SPICE, décrivant un réseau RC modélisant la propagation des courants
parasites dans le substrat du circuit intégré. Il est aussi capable de dresser une cartographie en couleur des
perturbations substrat de surface. SNA considère le substrat comme une superposition de couches
conductrices diélectriques, dont les caractéristiques sont obtenues à partir de profils de dopage et autres
66
Partie I : couplage substrat, mécanismes et modélisation
données technologiques. Cet outil est capable d’extraire le substrat dans les 3 dimensions de l’espace, de
manière véritable, prenant en compte les inclusions des caissons dans le substrat, contrairement aux méthodes
utilisant les fonctions de Green, décrites un peu plus loin. SNA partitionne le substrat du circuit en multiples
éléments parallélépipédiques : c’est le maillage. A chaque élément du maillage correspond un réseau RC à 6
branches, comme le montre la figure suivante :
C
R
Figure I.79 : Schéma électrique équivalent d’une maille de substrat SNA
L’assemblage des schémas électriques équivalents de toutes les mailles du système donne une matrice
‘gigantesque’ d’éléments RC. Cette matrice est ensuite réduite, par des méthodes d’analyses numériques
adéquates, afin de réduire le nombre d’éléments de la matrice au strict minimum. Cette simplification se fait en
fonction du domaine de fréquence de modélisation désiré. Plus la fréquence maximale est haute, plus la
matrice de sortie d’extraction contiendra d’éléments. La matrice finale d’éléments RC est retournée sous forme
d’une netlist de type SPICE directement utilisable dans l’environnement Cadence de simulation.
3.2.2
Méthode des fonctions de Green
Nous décrivons et explorons ici une méthode de modélisation de la propagation par le substrat un peu plus
élégante que la méthode des éléments finis : il s’agit de la méthode des conditions limites, avec utilisation des
fonctions de Green.
3.2.2.1
Fonctions de Green
Une fonction de Green peut être employée pour résoudre une équation différentielle non homogène avec des
conditions limites définies. Si l’on considère un opérateur linéaire différentiel quelconque L dans 3 dimensions,
la fonction de Green G(r,r’) est définie telle que :
L% G (r,r') = δ (r-r') où δ est la fonction de Dirac
La solution de l’équation L% φ (r) = f est donnée par :
φ ( r) =
∫G
( r,r') . f ( r') d 3r'
o ù V e s t le d o m a in e c o n s id é ré
V
La fonction de Green est la réponse d’un système à une source ponctuelle δ. Pour obtenir la réponse du
système à l’excitation f, il faut intégrer la fonction de Green pondérée par f sur le domaine du système.
3.2.2.2
Fonctions de Green et propagation dans le substrat
Le problème est décomposé en deux étapes dont les raisonnements sont identiques :
L’utilisation de la loi d’Ohm dans le milieu conducteur pour modéliser la propagation résistive :
r
r
j=σ.E
r
div(j)
ou encore ∆V = σ
(∆ = ∇ 2 : laplacien)
L’utilisation de l’équation de Poisson dans le milieu diélectrique pour modéliser la propagation
capacitive : ∆V = -
ρ
ε
Le substrat est considéré dans les deux cas comme une superposition de couches conductrices ou
diélectriques. Ce mode d’extraction du substrat ne peut donc pas prendre en compte les inclusions des
caissons N dans le substrat P par exemple. L’extraction ne peut pas se faire véritablement dans les trois
dimensions de l’espace.
Il faut donc trouver les fonctions de Green GR(r,r’) (Ohm) et GC(r,r’) (Poisson), telles que :
67
Bruit d’alimentation et couplage substrat dans les circuits mixtes
δ (r-r')
σ
∆ GR (r,r') =
et
∆ GC (r,r') =
δ (r-r')
ε
Une fois les fonctions de Green déterminées, on peut en déduire l’expression des potentiels VR et VC d’une
surface S, induits par une densité de courant j et par une densité de charges appliquées ρ à une surface S’ :
Surface de courant
injecté ou charges
appliquées
Surface de potentiels
électriques induits
SUBSTRAT
Figure I.80 : Surfaces d’intégration de la fonction de Green
Pour obtenir les potentiels électriques de surface, il faut utiliser l’intégrale suivante [49]:
VR =
1
S . S'
∫∫
r
div(j) . GR dS dS'
et
VC =
S S'
1
S . S'
∫∫ρ . G
C
dS dS'
S S'
Connaissant VR en fonction d’un courant injecté I, on peut déterminer la résistance équivalente entre deux
surfaces du substrat. Et connaissant VC en fonction de la quantité de charges Q, on peut déterminer la capacité
équivalente C entre deux surfaces du substrat. La principale difficulté consiste à déterminer une fonction de
Green utilisable. Cette fonction de Green est déterminée à partir des conditions aux limites du système.
3.2.2.2.1 Limites à l’infini
Une première approche permettant de déterminer une fonction de Green utilisable, consiste à considérer le
substrat comme un plan infini, d’une certaine épaisseur, constitué de 2 couches conductrices ou diélectriques.
La fonction de Green dans ce cas est de la forme:
G =
⎛ σ - σ2 ⎞
an . ⎜ 1
⎟
⎝ σ1 + σ 2 ⎠
∞
∑
n= 0
r2 +
(b n
n
+ c n.z )
2
[58]
où an, bn et cn sont des constantes, σ1 et σ2 sont les conductivités respectives des 2 couches, r est la distance
entre les deux points x et x’ et z la profondeur de ces points.
Différents outils utilisent une telle fonction de Green, notamment l’ancien extracteur de substrat de la société
Cadence : Substrate Coupling Analyst, intégré dans l’environnement Virtuoso de conception de circuits
intégrés. Un autre outil, mis au point à L’Université Technique de Delft, aux Pays-Bas, par l’équipe de Nick van
de Meijs [59] utilise ce type de fonction de Green. Le désavantage de cette technique est une perte de précision
dans les résultats obtenus lorsque les contacts que l’on cherche à extraire sont localisés en bord de puce. Dans
ce cas de figure, la conductance et la capacité extraite sont surévaluées. Pour remédier à ce problème, il faut
utiliser une fonction de Green prenant en compte les bords du circuit intégré.
3.2.2.2.2 Limites en bord de puce
Si l’on considère les conditions limites du système comme étant les bords de la puce, il faut utiliser la fonction
de Green suivante, calculée par Gharpurey [49] :
G(x,y,z,x',y',z') =
∞
∑
m, n = 0
68
fmn . cos(δ.x).cos(δ.x').cos(ζ.y).cos(ζ.y') [49]
Partie I : couplage substrat, mécanismes et modélisation
Le détail des calculs de fmn et de la fonction de Green est donné en annexe A.3.
Cette méthode a été implémentée dans le cadre de la thèse dans une petite application permettant de faire des
extractions substrat de manière rapide entre des géométries simplifiées. Cette application est présentée dans la
deuxième partie.
Une autre méthode, montrée dans une publication récente de [60], décompose en éléments de base (des
contacts circulaires) les contacts substrat de formes variées. Les résistances et capacités entre ces éléments
de base se calculent rapidement. Les résistances entre les contacts substrat sont déterminées à partir de ces
matrices de contacts circulaires.
3.2.3
Comparaisons entre les méthodes de modélisation
Dans un premier temps, nous comparons des résistances équivalentes entre deux plots substrat, extraites de
deux manières différentes : avec la méthode des éléments finis (Femlab) et avec la méthode des fonctions de
Green. Les deux plots carrés de 20 µm de côté sont placés sur un morceau de substrat de 200 µm x 200 µm.
La distance entre ces deux plots varie de 1 µm à 100 µm Ces comparaisons ont notamment servi à valider les
algorithmes de la petite application d’extraction substrat créée utilisant la fonction de Green de 3.2.2.2.2. Deux
types de substrats différents ont été considérés :
Un résistif : il est constitué de deux couches. La première de 300 µm d’épaisseur avec une
conductivité de 20 Ω.cm et la seconde de 10 µm d’épaisseur avec une conductivité de 1 Ω.cm.
Un conducteur : il est constitué de deux couches. La première de 300 µm d’épaisseur avec une
conductivité de 0,01 Ω.cm et la seconde de 10 µm d’épaisseur avec une conductivité de 15 Ω.cm.
Les courbes de la Figure I.81 montrent les résultats obtenus selon les méthodes employées. Les effets de
maillage, induisant des ‘cassures’ dans les courbes de résistance sont observés. Le maillage employé pour
l’extraction de résistance utilisant Femlab comporte 40000 éléments. Davantage de mailles apportent
davantage de précision, mais aussi davantage de temps de calcul.
4.4
Résistance entre les plots
(en kΩ)
Résistance entre les plots
(en kΩ)
1
0.9
0.8
0.7
0.6
Méthode de Green
0.5
FEM (femlab)
(a)
0.4
0.3
20
40
60
80
100
Distance entre les plots (en µm)
120
4.3
4.2
4.1
4.0
Méthode de Green
3.9
FEM (femlab)
(b)
3.8
3.7
20
40
60
80
100
120
Distance entre les plots (en µm)
a) Dans un substrat résistif
b) Dans un substrat conducteur
Figure I.81 : Résistances extraites entre deux plots substrat entre lesquels la distance varie.
Dans un deuxième temps, nous comparons les résultats fournis par le logiciel Substrate Noise Analyst de
Cadence, avec la méthode de Green implémentée. Pour ce cas de comparaison, nous utilisons les données de
conductivité d’un substrat existant : ceux d’une technologie bicmos 0,35 µm de STMicroelectronics. Ce substrat
est résistif, environ 15 Ω.cm. Les résistances sont extraites entre deux plots carrés de 50 µm de coté placés sur
un substrat de 20 mm x 20 mm. La distance entre ces plots varie de 1 µm à 9000 µm. Les discontinuités
observées sur la courbe de résistances extraites par SNA sont encore liées aux différents maillages employés
lors de l’extraction. Comme tous les outils utilisant la méthode des éléments finis, le maillage utilisé a
énormément d’influence sur les résultats obtenus. Une des principales difficultés rencontrées lors de l’utilisation
de SNA est la détermination du maillage adéquat.
69
Bruit d’alimentation et couplage substrat dans les circuits mixtes
Résistance entre les plots (en kΩ)
1.1
0.9
0.7
Substrate Storm
Méthode de Green
0.5
0.3
0.1
1000
2000
3000
4000
5000
6000
7000
8000
Distance entre les plots (en µm)
Figure I.82 : Comparaison de résistances extraites avec SNA et la méthode de Green.
70
9000
Partie I : couplage substrat, mécanismes et modélisation
4
Impact du bruit substrat sur les systèmes intégrés
Nous décrivons sommairement les principaux modes de réception du bruit propagé par le substrat : dans les
composants discrets dans un premier temps, puis au niveau d’un système analogique complet dans un second
temps. La plupart des éléments décrits ici proviennent en grande partie d’un livre très complet traitant du bruit
substrat dans les circuits intégrés [61].
4.1 Mécanismes et Généralités
Les mécanismes de réception des tensions parasites substrat peuvent être considérés comme étant
symétriques des phénomènes d’injection de bruit dans le substrat. Les perturbations substrat peuvent être
perçues par un système électronique sensible par :
ses alimentations,
des couplages capacitifs avec le substrat,
divers autres phénomènes linéaires et non linéaires.
4.1.1
Le bruit d’alimentation
Comme nous l’avons vu en 2.1, l’alimentation d’un circuit intégré, analogique ou digital, est connectée au
substrat via différentes structures de polarisation. Si les sauts d’alimentation sont les principales sources
d’injection de courants parasites dans le substrat, la réception par la structure d’alimentation d’un circuit des
tensions parasites substrat, est le mode principal de réception du bruit substrat. Le comportement est ici
totalement symétrique, une bonne modélisation de l’alimentation du circuit perturbé est aussi importante que
celle du circuit perturbant.
4.1.2
Le couplage capacitif
Comme pour le bruit d’alimentation, le couplage capacitif avec le substrat de différentes structures physiques
d’un circuit intégré se définit par un comportement symétrique de la génération de perturbations. Des courants
parasites peuvent être injectés dans le substrat, mais aussi reçus par ces capacités parasites. Des signaux
sensibles peuvent ainsi être perturbés par le substrat de manière capacitive par :
Les capacités interconnexions/substrat,
Les capacités caissons/substrat,
Les capacités MOS/substrat.
4.1.3
Autres phénomènes
D’autres phénomènes, linéaires et non linéaires peuvent modifier le fonctionnement normal d’un composant
microélectronique, lorsque celui-ci est soumis à des tensions parasites substrat. Cependant, le substrat luimême, sans propager de tensions parasites, peut aussi induire des disfonctionnements de certains
composants.
4.1.3.1
Transconductance substrat
Les composants MOS (transistor et capacité) sont très sensibles aux fluctuations de la tension substrat. La
cause principale de cette sensibilité est la transconductance substrat. La tension de seuil Vt des composants
MOS est fortement dépendante de la tension du substrat. Pour une concentration uniforme de dopant NA,
l’expression de la tension de seuil est approchée par [61]:
Vt = Vt0 +
2.q.ε . NA
.
Cox
(
2.φf + Vsb - 2.φf
)
71
Bruit d’alimentation et couplage substrat dans les circuits mixtes
Où ε est la permittivité diélectrique du substrat, NA la concentration d’impureté, Cox la capacité surfacique de
l’oxyde, 2Φf le potentiel d’inversion et Vsb la tension du substrat.
Cet effet peut être représenté par un
paramètre gmb, dénommé transconductance substrat [61]. Le rapport entre la transconductance substrat et la
transconductance d’un MOS peut s’écrire :
2.q.ε . NA
gmb
=
gm
2.C ox. 2φf + Vsb
Dans les technologies actuelles, ce rapport fluctue entre 0,1 et 0,3. Les transistors MOS sont donc
particulièrement vulnérables aux tensions parasites substrat. La Figure I.83 est la représentation graphique
matérialisant l’impact de la tension substrat VBS sur la caractéristique IDS(VGS) d’un transistor NMOS. La tension
de pincement du transistor NMOS augmente avec la tension VBS du substrat.
Figure I.83 : Courbes IDS(VGS) d’un NMOS en fonction de la tension substrat VBS.
4.1.3.2
Boucle de contre-réaction
Un composant microélectronique n’a pas nécessairement besoin d’un ‘voisin bruyant’ pour être victime du
couplage substrat : il peut ‘polluer’ lui-même son fonctionnement, par l’intermédiaire du substrat. Comme nous
l’avons montré en 3.1, le substrat entre deux points peut être assimilé à une résistance, ou une impédance de
manière plus globale. Pour les composants actifs, cette impédance, entre deux pôles, peut avoir un impact non
négligeable sur leur fonctionnement. Cette impédance parasite peut en effet jouer le rôle de boucle de contreréaction pour un composant actif. Nous pouvons prendre pour exemple un transistor NPN monté en émetteur
commun, dont le schéma électrique est donné en Figure I.84.
Q1
Ccs
Vin
Vout
Cbs
Rbs
Rbc
Rcs
Figure I.84 : Schéma électrique d’un transistor NPN en émetteur commun.
Les capacités Ccs, Cbs et les résistances Rcs, Rbs et Rbc sont des éléments parasites induits par le substrat. La
résistance Rbc crée une boucle de contre-réaction modifiant le comportement du transistor NPN et diminuant
ses performances. Les boucles de réaction ne concernent pas uniquement les composants discrets, mais
72
Partie I : couplage substrat, mécanismes et modélisation
peuvent exister dans des circuits complexes, comme des amplificateurs. Ces boucles peuvent même induire
des oscillations spontanées entretenues, si le critère de Barkhausen est satisfait, c'est-à-dire si le gain en
boucle ouverte du système, entre l’entrée et la boucle de retour, est égal ou supérieur à -1.
4.1.3.3
Bruit thermique
Le substrat étant un milieu à pertes, il occasionne du bruit thermique associé aux pertes résistives. Cela peut
être un problème dans les applications qui nécessitent un seuil très bas de bruit thermique. La tension efficace
du bruit thermique, ou bruit blanc, est donnée par :
Un = 4.k.T.R.B
où T est la température de fonctionnement en K, k la constante de Boltzmann égale à 1,3806503 × 10-23
m2.kg.s-2.K-1, B la bande passante considérée en Hz et R la résistance en Ω. Par exemple, une résistance de
1kΩ à 300K, si on considère une bande passante de 5GHz, induit un bruit thermique de tension efficace 0,288
mV.
En considérant de nouveau le schéma électrique d’un transistor NPN en émetteur commun de la Figure I.84,
chaque résistance parasite substrat peut être assimilée à un générateur de bruit thermique. Le bruit couplé à
l’entrée de cet amplificateur a l’impact le plus significatif sur le ‘ratio signal sur bruit’ du système, car il est
amplifié par le transistor. Il est possible de diminuer ce type de bruit en utilisant un substrat très conducteur.
4.1.3.4
Pertes substrat et effet de retard
Les pertes dans le substrat dégradent les facteurs de qualité des composants passifs, tels les inductances ou
les capacités.
Les inductances microélectroniques sur un substrat en silicium ont un facteur de qualité inférieur aux
inductances externes pour deux raisons principales :
La résistance des métallisations.
Les pertes dans le substrat.
Il a été montré que pour des fréquences proches de la résonance d’une inductance, les pertes substrat jouent
un rôle crucial dans l’abaissement du facteur Q de qualité de l’inductance. Yue et al. [62] montrent qu’une
augmentation du facteur de qualité peut être réalisée quand la résistance substrat est nulle ou infinie. Des effets
similaires sont observés pour les capacités microélectroniques. De plus, comme nous l’avons vu en 2.2, le
substrat peut être assimilé à un grand plan de masse vis-à-vis des interconnexions métalliques. Ce grand plan
de masse induit des capacités parasites avec les interconnexions qui ralentissent les temps de propagation des
signaux transitant. Ces capacités parasites sont d’autant plus importantes que la distance entre les connexions
métalliques et le substrat est faible. Le substrat induit donc un effet de retard sur les signaux se propageant
dans les diverses interconnexions métalliques d’un circuit intégré microélectronique.
4.1.4
Quelques composants discrets
Nous donnons ici les principaux mécanismes de réception des tensions parasites substrat d’un certain nombre
de composants discrets microélectroniques. Un petit schéma donnant une coupe transversale du composant
concerné est donné pour chaque cas.
73
Bruit d’alimentation et couplage substrat dans les circuits mixtes
4.1.4.1
Composants actifs
4.1.4.1.1 Transistors bipolaires
C
a. Transistor NPN vertical
Le couplage est principalement de type capacitif,
entre le caisson N du collecteur du transistor et le
substrat de type P-.
b. Transistor PNP latéral
Le couplage est principalement de type capacitif,
entre le caisson N de la base du transistor et le
substrat de type P-.
B
E
N+
P
N
N+
Substrat P-
Ccs
B
C
E
P+
P
N
N+
Substrat P-
Cbs
c. Transistor PNP vertical
Le couplage est principalement de type capacitif,
entre le caisson N de la base du transistor et le
substrat de type P-.
C
B
E
P+
N+
P
N
Substrat P-
Cbs
4.1.4.1.2 Transistors MOS
a. Transistor NMOS
Il existe deux types de couplage :
Le capacitif : avec le drain, la source et la grille
La transconductance substrat
S
G
D
N+
N+
Cgs
Css
Cds
Substrat Pb. Transistor PMOS
Les modes de couplage sont les mêmes que pour le
NMOS, mais il existe un caisson N ajoutant une
capacité parasite série.
S
P+
D
P+
N
Substrat P-
Cnwell
4.1.4.2
G
Composants passifs
4.1.4.2.1 Résistances
a. Résistances diffusées
La résistance diffusée dans un caisson N présente
une capacité parasite due à la jonction PN polarisée
en inverse.
Contact1
N+
N
Cns
74
Contact2
N+
Substrat P-
Partie I : couplage substrat, mécanismes et modélisation
b. Résistances polysilicium et métallique
Il existe une capacité parasite entre le substrat et le
polysilicium ou le métal de la résistance. L’oxyde
d’isolation fait office de diélectrique.
Contact1
Contact2
oxyde
Cps
Substrat P-
4.1.4.2.2 Capacités
a. Capacités polysilicium/substrat
Il existe une capacité parasite entre le substrat et la
diffusion N. Il s’agit d’une jonction PN polarisée en
inverse
Contact1
N
Cns
b. Capacités métalliques
Le facteur de qualité diminue à cause des pertes
substrat. Il existe de plus des capacités parasites
entre les armatures de la capacité et le substrat.
Contact2
Contact1
Ccs
Substrat PContact2
oxyde
Substrat P-
4.1.4.2.3 Inductances
a. Inductances polysilicium
Le facteur de qualité de l’inductance diminue à cause des pertes dans le substrat. De plus, comme pour les
résistances polysilicium, une capacité parasite entre le polysilicium et le substrat, injecte les perturbations
substrat dans l’inductance.
b. Inductances métalliques
Il en est de même pour les inductances métalliques, le facteur de qualité est faible à cause des pertes dans le
substrat et un couplage capacitif entre le substrat et l’inductance dégrade encore les performances de
l’inductance.
4.2
Bruit substrat et performances des systèmes
L’impact du substrat sur un système complexe est difficile à maîtriser. Quelques grandes lignes sont données
ici, mais aussi quelques exemples concrets provenant d’études sur des circuits réels.
4.2.1
Quelques généralités
L’intégration de systèmes radiofréquences sur un même substrat n’est pas chose aisée. Ces applications
nécessitent en effet une multitude de circuits microélectroniques très différents : des amplificateurs, des
mélangeurs, des oscillateurs, des convertisseurs de fréquence, des convertisseurs analogique/ numérique et
inversement, des amplificateurs de puissance, des circuits digitaux bande de base… Il est théoriquement
possible de les intégrer sur une seule puce de silicium. La principale difficulté de ce genre d’intégration est la
maîtrise des interférences entre les différents blocs :
Un couplage entre l’amplificateur de puissance de sortie et l’amplificateur faible bruit d’entrée du
système peut exister. Malgré les différents filtres disposés tout le long de la chaîne radiofréquence, un
couplage fort existe par le biais du substrat que l’on ne peut pas rendre sélectif en fréquence.
75
Bruit d’alimentation et couplage substrat dans les circuits mixtes
Dans la plupart des circuits de ce type, la fréquence d’horloge de la circuiterie digitale est de quelques
dizaines de MHz. Le bruit de commutation généré par cette horloge a des harmoniques perturbants de
quelques GHz. Ces harmoniques haute fréquence sont propagés dans le substrat jusqu’aux
composants sensibles, dont le domaine de fonctionnement est justement de quelques GHz.
En plus de ces harmoniques des signaux digitaux, les basses fréquences peuvent aussi perturber le
fonctionnement de la chaîne RF. Ces signaux basse fréquence peuvent moduler d’autres signaux de
plus haute fréquence et ainsi générer des pics de perturbations à des fréquences inattendues.
Des composantes continues peuvent être générées en sortie de fonctions d’échantillonnage ou de
mélange. Par exemple, une perturbation substrat sur un échantillonneur peut engendrer une
composante continue en sortie de celui-ci.
La fréquence propre d’un oscillateur peut être altérée par la présence d’interférences près de la
fréquence d’oscillation. Ces interférences modifient le bruit de phase de l’oscillateur. Ce phénomène
s’appelle le ‘frequency pulling’.
Des boucles d’oscillation peuvent exister à cause des effets substrat (boucle de contre-réaction), dans
les étages grand gain d’un transmetteur RF par exemple.
Il peut exister d’autres phénomènes perturbants susceptibles de compliquer l’intégration d’une chaîne RF. Ces
difficultés sont bien souvent difficiles à anticiper mais un certain nombre de problèmes peuvent être facilement
évités. Par exemple, si un grand circuit digital commute à une certaine fréquence, les informations concernant
la fréquence fondamentale de commutation et de ses harmoniques doivent être prises en compte lors de
l’élaboration du système radiofréquence.
4.2.2
4.2.2.1
Quelques cas concrets
Convertisseur Sigma/Delta
Blalack et al. [63] montrent l’effet de la commutation d’un gros circuit numérique sur un convertisseur A/N de
type Σ∆. Ainsi, un front de commutation du numérique qui arrive au même moment que l’horloge
d’échantillonnage du convertisseur, engendre une diminution importante du rapport signal sur bruit du circuit
(Figure I.85). Le signal perturbateur sur le substrat influence les courants des transistors par le changement de
la tension de seuil et par un couplage capacitif avec la grille, la source et le drain du transistor. L’augmentation
du nombre de portes en commutation dans le circuit, conduit à l’augmentation de la capacité du circuit
numérique par rapport au substrat (« capacité substrat »). Une telle augmentation engendre une forte
diminution (jusqu’à 30 dB pour une capacité de 20 pF) du rapport signal sur bruit du circuit.
b) effet de la « capacité substrat » pour des retards
a) influence du retard entre le front ascendant de l’horloge
différents entre les fronts
des générateurs de bruit par rapport à l’horloge
d’échantillonnage
Figure I.85 : Effet de la commutation du numérique sur un convertisseur Σ∆ (SNR - rapport signal sur bruit, SNDR rapport
signal sur bruit avec distorsion) [63].
76
Partie I : couplage substrat, mécanismes et modélisation
4.2.2.2
Oscillateur commandé en tension
Floyd et al. [64] font une comparaison entre les caractéristiques de circuits RF réalisés sur des substrats
résistifs ou conducteurs. Les oscillateurs réalisés sur les deux substrats ont été comparés par l’analyse du bruit
de phase. Une amélioration de 8 dB a été constatée dans la région 1/f² (300 kHz à 1 MHz) pour l’oscillateur
réalisé sur le substrat résistif (Figure I.86.a)). Les facteurs de qualité des inductances et capacités des
oscillateurs dépendent fortement du type de substrat sur lequel ils sont réalisés. Un substrat résistif implique
moins de perte qu’un substrat conducteur, les courants de Foucault induits dans le substrat y sont nettement
moins élevés.
a) bruit de phase d’un VCO en fonction
de la résistivité du substrat [64].
b) bruit de phase d’un VCO selon
différentes structures d’inductance [65] .
c) bruit de phase d’un VCO modulé par
des commutations digitales [65].
Figure I.86 : Influence de la résistivité du substrat sur le bruit de phase d’un oscillateur contrôlé en tension.
Andrei et Al [65] ont effectué une étude poussée sur l’impact du bruit substrat sur le bruit de phase d’un
oscillateur contrôlé en tension. Des mesures de bruit de phase de l’oscillateur avec différentes structures
d’inductances montrent l’impact des pertes dans le substrat sur de tels dispositifs. Différents moyens d’isolation
substrat ont été utilisés pour la réalisation des inductances du système : un écran substrat (ES) constitué de
caissons N et P, un anneau de garde P optimisé (AG-O) et un anneau de garde P non-optimisé (AG). Ces
différentes techniques améliorent le facteur de qualité des inductances du dispositif. Le bruit de phase de
l’oscillateur s’en trouve amélioré (Figure I.86.b). Des mesures de bruit de phase ont aussi été effectuées lors de
commutations digitales de réseaux d’inverseurs situés à proximité de l’oscillateur. La fréquence de commutation
est très basse, environ 100Hz et module la fréquence d’oscillation de l’oscillateur (Figure I.86.c). Pour des
fréquences perturbantes plus réalistes, de l’ordre de la dizaine de MHz, des raies apparaissent de part et
d’autre de la raie principale de l’oscillateur. La fréquence de ces raies est la fréquence de l’oscillateur plus ou
moins la fréquence perturbante comme le montrent Soens et Al. dans une publication récente [66]. Ces raies
sont suffisamment éloignées de la raie principale de l’oscillateur pour ne pas perturber son fonctionnement. La
Figure I.87 illustre le type de perturbations mesurées autour de la fréquence de l’oscillateur :
Figure I.87 : Influence de perturbations digitales sur le bruit de phase d’un oscillateur [66]
Des études récentes ont pour objet l’impact du bruit substrat sur les oscillateurs contrôlés en tension [67].
77
Bruit d’alimentation et couplage substrat dans les circuits mixtes
4.2.2.3
Amplificateur
4.2.2.3.1 Amplificateur à source commune
a) sans inverseur en commutation.
b) inverseur commutant à 10 µm.
c) inverseur commutant à 80 µm.
Figure I.88 : Densités spectrales de puissance à la sortie d’un amplificateur en source commune [68].
Samavedam et al. [68] montrent l’influence de la commutation d’un inverseur sur un amplificateur en source
commune, le circuit étant réalisé sur un substrat conducteur. L’étude est faite dans le domaine fréquentiel et
montre une forte variation de l’impact de la perturbation en fonction de la distance de séparation entre la source
(l’inverseur) et la victime (l’amplificateur). Sur la Figure I.88, sont affichés les spectres à la sortie de
l’amplificateur, obtenus avec une sinusoïde (d’une fréquence de 10 MHz) à l’entrée et/ou avec l’inverseur
commutant à une fréquence de 27 MHz, pour des distances de séparation de 10 µm et 80 µm.
4.2.2.3.2 Amplificateur faible bruit
Soens et al. [69] présentent le comportement d’un amplificateur faible bruit (LNA : Low Noise Amplifier)
fonctionnant dans la bande 4-6 GHz, soumis à des perturbations substrat dans une technologie à substrat
résistif. D’abord, ils mettent en évidence que, dans un circuit différentiel, une perturbation à l’entrée du LNA
produit une dégradation de l’ordre de 20 dB (à 5 GHz) du gain en puissance. Ensuite, les auteurs montrent
l’impact de la commutation d’un séquenceur pseudo aléatoire fonctionnant à 100 MHz sur le LNA (Figure I.89 a
et b). Les perturbations générées à 100 MHz n’atteignent pas le spectre du LNA en raison de l’atténuation dans
le substrat et de la structure différentielle du circuit.
a) sans l’activité du numérique (une sinusoïde à 5.1 GHz en
b) avec la commutation des étages numériques (une
entrée)
sinusoïde à 5.1 GHz en entrée)
Figure I.89 : Spectres d’un amplificateur faible bruit sur substrat résistif [69].
Xu et al [70] ont fait le même type d’étude sur un amplificateur faible bruit d’une chaîne radiofréquence d’un
récepteur GPS en technologie CMOS 0,5 µm à substrat conducteur avec couche épitaxiée. Des réseaux
d’inverseurs émulent l’activité d’un circuit digital sur le même substrat que l’amplificateur. La fréquence
amplifiée par l’amplificateur faible bruit est de 1,575 GHz. Cette fréquence est ici perturbée par les harmoniques
de la fréquence d’horloge digitale de 40 MHz (Figure I.90 a et b). En effet, la fréquence de fonctionnement de
78
Partie I : couplage substrat, mécanismes et modélisation
l’amplificateur faible bruit est basse. Elle est perturbée par les harmoniques de l’horloge de fonctionnement de
la partie numérique (b).
a) émulateur digital éteint b) émulateur digital en marche (40 MHz)
Figure I.90 : Spectres d’un amplificateur faible bruit d’un récepteur GPS [70].
79
Partie I : couplage substrat, mécanismes et modélisation
5
Conclusions
Du fait de la complexité croissante des circuits intégrés et de la versatilité du marché microélectronique, la
phase de conception se doit d’être rapide pour répondre à la fameuse devise ‘time to market’. Des approches
de plus en plus macroscopiques sont utilisées alors que paradoxalement, la diminution de taille des transistors
met en avant des phénomènes physiques de plus en plus complexes pouvant mettre à mal le fonctionnant d’un
circuit intégré. Le couplage par le substrat est un de ces phénomènes. Le bruit substrat est un ensemble de
mécanismes mettant en jeu la totalité des éléments d’une application électronique :
le circuit imprimé et ses composants,
le boîtier du circuit intégré et ses interconnexions,
les lignes métalliques sur le silicium,
l’activité électrique du circuit électronique,
le type de substrat du circuit intégré et les moyens de protection utilisés.
Chaque élément a donc son influence sur le couplage substrat et tous doivent être pris en compte lors de
l’élaboration de circuits intégrés robustes, fiables et vendables.
Ce travail a été réalisé dans l’optique de donner des clés et outils aux concepteurs microélectroniques désireux
de prendre en compte l’impact éventuel du bruit substrat sur les performances d’un circuit intégré.
De manière générale, la source principale de perturbations substrat est causée par les sauts d’alimentation et
de masse de la partie numérique d’un circuit mixte. Comme ces sauts d’alimentation sont répartis uniformément
sur la surface du bloc numérique perturbant, nous pourrons considérer cette source de bruit comme une source
globale. D’autres perturbations peuvent transiter par le substrat d’un circuit intégré. Les divers signaux du circuit
intégré peuvent être couplés de manière capacitive au substrat. Ce type de source, dans le cas général d’un
circuit mixte, peut être considérée comme locale. En effet, un fil d’interconnexion éloigné de la victime
potentielle du bruit substrat aura un impact négligeable, ce qui n’est pas le cas pour un fil d’interconnexion à
proximité de la partie sensible du circuit intégré. Il existe d’autres phénomènes induisant des tensions et
courants parasites dans le substrat de manière locale. Ces autres phénomènes, peu mis en évidence par la
mesure dans la littérature, peuvent en première approximation être négligés.
La propagation dans le substrat des tensions et courants parasites se ramène à un problème classique de
propagation dans un milieu diélectrique imparfait qu’est le substrat de silicium. La propagation dans le substrat
a des caractéristiques différentes selon le type de substrat utilisé : conducteur, résistif ou isolant. Des outils
performants permettant la modélisation de ce type de propagation existent et peuvent être utilisés de manière
systématique.
La réception des perturbations substrat par les dispositifs intégrés peut être appréhendée en effectuant un
raisonnement symétrique de celui effectué pour la génération des tensions et courants parasites dans le
substrat. De manière globale, une tension parasite substrat peut induire une variation de la tension
d’alimentation et de masse de la partie victime du couplage par le substrat. De manière plus locale, des signaux
sensibles peuvent être perturbés par les tensions parasites substrat de manière capacitive. Enfin, il existe
d’autres phénomènes plus complexes, telle la transconductance substrat pour un transistor MOS, pouvant
causer le dysfonctionnement global d’un dispositif intégré.
Nous proposons par la suite différentes possibilités nous permettant de prendre en compte le couplage par le
substrat lors de la phase de conception d’un circuit intégré mixte.
81
Bruit d’alimentation et couplage substrat dans les circuits mixtes
82
Partie I : couplage substrat, mécanismes et modélisation
6
Bibliographie
[1]
X. Aragonès, J. L. González, F. Moll, and A. Rubio, "Noise Generation and Coupling Mechanisms in
Deep-Submicron ICs," IEEE Design & Test of Computers,vol. 19, no. 5, pp 27-36 2002.
[2]
P. Larsson, "Measurements and Analysis of PLL Jitter Caused by Digital Switching Noise," IEEE
Journal of Solid-State Circuits, vol. 36 no 7, pp. 113-1119, 2001.
[3]
B. D. McCredie and W. D. Becker, "Modeling, Measurement, and Simulation of Simultaneous Switching
Noise," IEEE Transactions on Components, Packaging, and Manufacturing Technology, vol. 19 no 3,
pp. 461-472, 1996.
[4]
P. T. M. V. Zeijl, "A Practical Approach in Modelling Silicon-Crosstalk in Systems-On-Silicon," [en ligne]
The Netherlands, ERICSSON, 2001.
http://www.imse.cnm.es/esd-msd/WORKSHOPS/IMEC2001/PRESENTATIONS/3a_paul_van_zeijl.pdf
[5]
H. H. Chen and T. J. Watson, "Chip and Package Power Supply Noise Analysis for SoC Design",
University of California, Los Angeles 2003.
http://eda.ee.ucla.edu/pub/aspdac03-sect4-chen.pdf
[6]
[7]
M. Badaroglu, G. Van der Plas, P. Wambacq, L. Balasubramanian, K. Tiri, I. Verbauwhede, S. Donnay,
G. G. E. Gielen and H. J. De Man, "Digital Circuit Capacitance and Switching Analysis for Ground
Bounce in ICs With a High-Ohmic Substrate," IEEE Journal of Solid-State Circuits, vol. 39 no 7, pp.
1119-1130, 2004.
E. Sicard, "Le Couplage Diaphonique dans les Circuits CMOS Sub-microniques," INSA Toulouse, 1998.
http://www.lesia.insa-toulouse.fr/zz-fichiers-associes/documents/habilitation-etienne-sicard.pdf
[8]
Philips, "MOS Model, level 902," The Netherlands, Philips 2004.
http://www.semiconductors.philips.com/Philips_Models/ (consulté le 16/12/2005)
[9]
S. M. Sze, Physics of Semiconductor Devices. New York, Wiley, 1981, 868 p.
[10]
MathWorks, "Matlab," US, The MathWorks, http://www.mathworks.com (consulté le 16/12/2005)
[11]
P. Heydari and M. Pedram, "Ground Bounce in Digital VLSI Circuits," IEEE Transactions on Very Large
Scale Integration, vol.11, no. 2, pp. 180-193, 2003.
[12]
IEC 62014-3, “Integrated Circuits Emission Model (ICEM)”, Draft technical report, Switzerland, IEC,
Nov. 2004
[13]
T. Hubing, "Radiated Emissions from Integrated Circuits: Models and Measurements," EMC Compo 04,
Angers France, 2004.
[14]
B. Vrignon, S. Bendhia, E. Lamoureux and E. Sicard, "Evaluation of low emission IC design techniques
efficiency," EMC Compo 04, Angers France, 2004.
[15]
D. Brooks, "PCB Impedance Control: Formulas and Resources," in Printed Circuit Design Magazine,
1998. http://www.ultracad.com/articles/formula.pdf
[16]
Johanson Technology, Camarillo, CA, Johanson Technology, Inc.
http://www.johansontechnology.com
[17]
E. SICARD, "IC-Emc User's Manual," INSA Toulouse, 2005.
http://www.lesia.insa-toulouse.fr/~emccompo/download/software/IcemManualAug05a.pdf
[18]
Agilent, "Advance Design System," US : Agilent Technologies. http://eesof.tm.agilent.com (consulté le
16/12/2005)
[19]
Cadence Design System, San Jose, CA. http://www.cadence.com (consulté le 16/12/2005)
[20]
STmicroelectronics, http://www.st.com (consulté le 16/12/2005)
[21]
ANSI/EIA-656-A, “I/O Buffer Information Specifications”, IBIS specifications, v4.1, Feb. 2004,
http://www.eigroup.org/ibis/specs.htm (consulté le 16/12/2005)
83
Bruit d’alimentation et couplage substrat dans les circuits mixtes
[22]
L. He, "Modeling and Optimization for VLSI Layout," University of California, Los Angeles.
http://eda.ee.ucla.edu/EE201A-04Spring/
[23]
Nurmi, "Interconnect-Centric Design for Advanced SoC and NoC," Tampere, Finland, Tampere
University of Technology, 2004.
[24]
X. Qi, G. Wang, Z. Yu, R. Dutton, "On-chip Inductance Modelling and RLC Extraction of VLSI
Interconnects for Circuit Simulation," Stanford University, 2000.
http://www-tcad.stanford.edu/tcad/pubs/device/ciccslide.pdf
[25]
"fastFieldSolvers," http://www.fastfieldsolvers.com (consulté le 16/12/2005)
[26]
J. Garrigues, "La méthode des éléments finis," Cours de l'Ecole Supérieure de Mécanique de Marseille,
2001. http://esm2.imt-mrs.fr/gar/efhtml/ (consulté le 16/12/2005)
[27]
Ansoft, "HFSS, Q3D," http://www.ansoft.com (consulté le 16/12/2005)
[28]
Comsol, "Femlab," http://www.comsol.com (consulté le 16/12/2005)
[29]
FIELDPrecision, http://www.fieldp.com (consulté le 16/12/2005)
[30]
M. A. Tilston, "Thin-wire Reciprocal Multiradius Implementation of The Electromagnetic Moment
Method," thesis in Electrical Engineering. University of Toronto, 1989.
http://www.emproto.com/PhDThesis/Mark_Tilston_PhD_Thesis.html
[31]
[32]
SYNOPSYS, http://www.synopsys.com (consulté le 16/12/2005)
S. Golson, "Resistance is Futile! Building Better Wireload Models," SYNOPSYS, 1999.
http://www.csd.uoc.gr/~hy523/lectures/wireload-models.pdf (consulté le 16/12/2005)
[33]
M. van Heijningen, M. Baradoglu, S. Donnay, G. G. E. Gielen, and H. J. De Man, "Substrate Noise
Generation in Complex Digital Systems: Efficient Modeling and Simulation Methodology and
Experimental Verification," IEEE Journal of Solid-State Circuits, vol. 37 no 8, pp. 1065-1072, 2002.
[34]
IEC 62014-4, “Cookbook for Integrated Circuit Emission Model (ICEM)”, UTE 47A EMC Task force,
2001,
www.lesia.insa-toulouse.fr/~emccompo/download/report/cookbook.pdf (consulté le 16/12/2005)
[35]
B. Fabin and Richard Meffre, "PFE-Modélisation et caractérisation du bruit substrat dans les circuits
intégrés mixtes," Génie électrique, INSA Lyon, 2004.
[36]
A. Bogliolo, L. Benini, G. De Micheli and B. Ricc`o, "Gate-Level Power and Current Simulation of CMOS
Integrated Circuits," IEEE Transactions on Very Large Scale Integration (VLSI) Systems, vol. 5 no 4, pp.
473-488, 1997.
[37]
A. Demir and P. Feldmann, "Modeling and Simulation of the Interference due to Digital Switching in
Mixed-Signal ICs," IEEE ICAD, 1999. http://home.ku.edu.tr/~aldemir/pubs/iccad99.pdf (consulté le 16/12/2005)
[38]
Y. Hervé, VHDL-AMS : applications et enjeux industriels: Dunod Université, 2002.
[39]
R. Perdriau, "Méthodologie de prédiction des niveaux d'émission conduite dans les circuits intégrés, à
l'aide de VHDL-AMS," thesis in Université Catholique de Louvain, 2004. http://www.eseo.fr/~rperdriau/
Apache, "RedHawk," http://www.apachedesignsolutions.com (consulté le 16/12/2005)
[40]
[41]
S. Lin, M. Nagata, K. Shimazaki, K. Satoh, M. Sumita, H. Tsujikawa and A.T. Yang, "Full-chip
Vectorless Dynamic Power Integrity Analysis and Verification Against 100uV/100ps-Resolution
Measurement," US, Apache Design Solution, 2004.
http://www.apachedesignsolutions.com/products_solutions/images/RH-CICC.pdf (consulté le 16/12/2005)
[42]
F. Fiori and F. Musolino, "Comparison of IC Conducted Emission Measurement Methods," IEEE
Transactions on Instrumentation and Measurement, vol. 52 no 3, pp. 839-845, 2003.
[43]
J.-L. Levant, M. Ramdani, R. Perdriau, "ICEM Modeling of Microcontroller Current Activity," EMCCompo
2002, pp. 88-91, Toulouse, 14-15 novembre 2002
http://www.eseo.fr/~rperdriau/partage/FinalLevant1.pdf (consulté le 16/12/2005)
84
Partie I : couplage substrat, mécanismes et modélisation
[44]
Philips, "The MOS model, level 903," 2002.
http://www.semiconductors.philips.com/Philips_Models/ (consulté
le 16/12/2005)
[45]
J. Briaire and K. S. Krisch, "Principles of Substrate Crosstalk Generation in CMOS Circuits," IEEE
Transactions on Computer-Aided Design of Integrated Circuits and Systems, vol. 19 no 6, pp. 645-653,
2000.
[46]
E. Charbon, R. Gharpurey, P. Miliozzi, R. G. Meyer, A. Sangiovanni-Vincentelli, Substrate Noise:
Analysis and Optimization for IC Design: Ed. Boston : Kluwer Academic, 2001.
[47]
SILVACO, "BSIM3v3.2.4," 2004.
http://www.silvaco.com/products/analog/spicemodels/models/ (consulté
[48]
le 16/12/2005)
W. Grabinski, M. Bucher, J.-M. Sallese, F. Krummenacher, "Compact Modeling of Ultra Deep
Submicron CMOS Devices," Swiss Federal Institute of Technology and Motorola, 2001.
http://legwww.epfl.ch/ekv/pdf/ICSES2000sl.pdf
[49]
R. Gharpurey, "Modeling and Analysis of Substrate Coupling in Integrated Circuits," thesis in
Engineering-Electrical Engineering and Computer Sciences. Berkeley: University of California, 1992.
[50]
F. J. R. Clément, "Technology Impact On Substrate Noise," in Substrate Noise Coupling in MixedSignal ASICs, European Mixed-Signal Initiative for Electronic System Design, S. Donnay, G. Gielen Ed.
Boston: Kluwer Academic, 2003.
[51]
R. Singh, "A review of substrate coupling issues and modeling strategies," presented at Custom
Integrated Circuits Conference, California, USA, May 16-19, 1999.
[52]
M. Badaroglu, S. Donnay, H. J. De Man,Y. A. Zinzius, G. G. E. Gielen, W. Sansen, T. Fondén and S.
Signell, "Modeling and Experimental Verification of Substrate Noise Generation in a 220-Kgates WLAN
System-on-Chip With Multiple Supplies," IEEE Journal of Solid-State Circuits, vol. 38 no 7, pp. 12501260, 2003.
[53]
V. Parthasarathy, R. Zhu, V. Khemka, T. Roggenbauer, A. Bose, P. Hui, P. Rodriquez, J. Nivison, D.
Collins, Z. Wu, I. Puchades and M. Butner, "A 0.25µm CMOS based 70V smart power technology with
deep trench for high-voltage isolation," International Electron Devices Meeting (IEDM 2002), San
Francisco, CA December 2002.
http://www.freescale.com/files/technology_manufacturing/doc/IEDM_2002_VIJAY_P_SMARTMOS.pdf
(consulté
le
16/12/2005)
[54]
M. Ingles and M. S. J. Steyaert, "Design Strategies and Decoupling Techniques for Reducing the
Effects of Electrical Interference in Mixed-Mode IC’s," IEEE Journal of Solid-State Circuits, vol. 32 no 7,
pp. 1136-1141, 1997.
[55]
K. Makie-Fukuda. and T. TSUKADA, "On-Chip Active Guard Band Filters to Suppress SubstratCoupling Noise in Mixed-Signal Integrated Circuits," IEICE Trans. Electron., vol. E83-C, pp. 1663-1668,
2000.
[56]
D. K. Su, M. J. Loinaz, S. Masui and B. A. Wooley, "Experimental Results and Modeling Techniques for
Substrate Noise in Mixed-SIgnal Integrated Circuits," IEEE Journal of Solid-State Circuits, vol. 28 no 4,
pp. 420-430, 1993.
[57]
T. Blalack, Y. Leclercq and C. P. Yue, "On-chip RF Isolation Techniques," presented at BCTM,
Monterey CA USA, 2002.
http://www.cadence.com/whitepapers/IEEE_BCTM_103.pdf
[58]
N. P. van der Meijs, "SPACE for substrate resistance extraction," in Substrate Noise Coupling in MixedSignal ASICs, S. Donnay, G. Gielen, Ed. Boston : Kluwer Academic, 2003.
[59]
N. P. van der Meijs, "SPACE for Substrate Resistance Extraction," The Netherlands, Delft University of
Technology, 2001.
http://ens.ewi.tudelft.nl (consulté le 16/12/2005)
85
Bruit d’alimentation et couplage substrat dans les circuits mixtes
[60]
S. Kristiansson, F. Ingvarson, S. Prasad Kaggantt, N. Simic and K. O. Jeppson, "A Surface Potential
Model for Predicting Substrate Nois Coupling in Integrated Circuits," IEEE Journal of Solid-State
Circuits, vol. 40 no 9, pp. 1797-1803, 2005.
[61]
E. Charbon, R. Guarpurey, Paolo Miliozzi, Robert G. Meyer, Alberto Sangiovanni-Vincentelli,
SUBSTRATE NOISE: Analysis and Optimization for IC Design. Boston: KLUWER ACADEMIC
PUBLISHER, 2001, 171p.
[62]
C. P. Yue ans S. S. Wong, "On-Chip Spiral Inductors with Patterned Ground Shields for Si-Based RF
IC's," IEEE Journal of Solid-State Circuits, vol. 33 no 5, pp. 743-752, 1998.
[63]
T. Blalack and B. A. Wooley, "The Effects of Switching Noise on an Oversampling A/D Converter,"
presented at IEEE Integrated Solid-State Circuits Conference, San Francisco CA February1995, p. 200201.
[64]
B. A. Floyd, C. M. Hung, K. O. Kenneth, "The Effects of Substrate Resistivity on RF Component and
Circuit Performance," presented at IEEE IITC, San Francisco, 2000.
[65]
C. Andrei, "Impact du bruit substrat sur les oscillateurs contrôlés en tension a 4.5 GHz, intégrés en
technologie BiCMOS 0.35 µm," thesis in Dispositifs de l'électronique intégrée. Lyon: INSA, 2005.
[66]
C. Soens, G. Van der Plas, P. Wambacq, S. Donnay and M. Kuijk, "Performance Degradation of LCTank VCOs by Impact of Digital Switching Noise in Lightly Doped Substrates," IEEE Journal of SolidState Circuits, vol. 40 no 7, pp. 1472-1481, 2005.
[67]
M. A. Méndez, D. Mateo, X. Aragonès and J. L. González, "Phase noise degradation of LC-tank VCOs
due to substrate noise and package coupling," presented at ESSCIRC, Grenoble, France, 2005.
[68]
A. Samavedam, A. Sadate, K. Mayaram and T.S. Fiez, "A Scalable Substrate Noise Coupling Model for
Design of Mixed Signal IC’s," IEEE Journal of Solid-State Circuits, vol. 35, pp. 895-904, 2000.
[69]
C. Soens, C. Crunelle, P. Wamback et al, "Characterization of Substrate Noise Impact on RF CMOS
Integrated Circuits in Lightly Doped Substrates," presented at Instrumentation and Measurement
Technology Conference, USA, 2003.
[70]
M. Xu, D. K. Su, D. K. Shaeffer, T. H. Lee and B. A. Wooley, "Measuring and Modeling the Effects of
Substrate Noise on the LNA for a CMOS GPS Receiver," IEEE Journal of Solid-State Circuits, vol. 36
no 3, pp. 473-485, 2001.
86
SECONDE PARTIE
Couplage par le substrat :
Méthodes, Simulations et Mesures
Résumé : Des méthodes de simulations électriques permettant de prendre en compte le bruit d’alimentation
dans un circuit mixte ainsi que le couplage par le substrat sont exposées. Dans un premier temps, une méthode
simple permettant de simuler les sauts d’alimentation d’un circuit numérique est donnée. Une application
informatique utilisant cette méthode a été implémentée, son fonctionnement est décrit puis appliqué sur 3 cas
réels de circuits numériques. Par la suite, une méthodologie de simulation des tensions parasites substrat est
décrite. Une autre application informatique, permettant d’extraire des résistances et capacités parasites du
substrat, est montrée. Un exemple de simulation du couplage par le substrat dans un circuit virtuel est donné.
Enfin, un circuit de test, décliné sous plusieurs versions a été créé. Ce circuit est décrit, modélisé, simulé,
mesuré et enfin optimisé. Différentes comparaisons entre mesures et simulations sont données et semblent
confirmer la pertinence des modèles mis en place.
SOMMAIRE
1
2
INTRODUCTION ...........................................................................................................................................89
SAUTS D’ALIMENTATION NUMERIQUE ............................................................................................................89
2.1
Généralités.......................................................................................................................................89
2.1.1 Description...................................................................................................................................89
2.1.1.1
Mode commun ....................................................................................................................89
2.1.1.2
Mode différentiel .................................................................................................................90
2.1.2 Méthode de simulation ................................................................................................................90
2.1.3 Application informatique de modélisation des sauts d’alimentation ............................................91
2.1.3.1
Principes .............................................................................................................................91
2.1.3.2
Présentation générale.........................................................................................................93
2.2
Simulations et méthodes..................................................................................................................96
2.2.1 Influence des lignes d’alimentation .............................................................................................97
2.2.1.1
Résistance d’alimentation...................................................................................................97
2.2.1.2
Inductance d’alimentation ...................................................................................................98
2.2.1.3
Capacité de cœur du circuit et de découplage ...................................................................98
2.2.2 Influence de l’activité interne .......................................................................................................99
2.2.2.1
Fréquence d’horloge et fréquence de résonance...............................................................99
2.2.2.2
Consommation globale du circuit......................................................................................101
2.2.2.3
Temps de transition des signaux logiques .......................................................................101
2.2.2.4
Temps de commutation (‘skew’) .......................................................................................101
2.2.2.5
Dispersion de l’horloge de synchronisation ......................................................................102
2.2.2.6
Utilisation d’une logique asynchrone ................................................................................102
2.3
Quelques cas concrets ..................................................................................................................103
2.3.1 Présentation des circuits ...........................................................................................................103
2.3.1.1
Premier circuit : petite surface ..........................................................................................103
2.3.1.2
Second circuit : surface moyenne.....................................................................................103
2.3.1.3
Troisième circuit : grande surface.....................................................................................103
2.3.2 Etude du bruit d’alimentation .....................................................................................................104
2.3.2.1
Modélisations ....................................................................................................................104
2.3.2.2
Simulations .......................................................................................................................107
2.3.3 Impact sur la propagation des signaux digitaux ........................................................................109
Bruit d’alimentation et couplage substrat dans les circuits mixtes
2.3.3.1
Description de la méthode ............................................................................................... 109
2.3.3.2
Résultats des simulations ................................................................................................ 109
2.3.4 Bilan et état des lieux................................................................................................................ 110
3
PROPAGATION DANS LE SUBSTRAT ............................................................................................................ 111
3.1
Généralités.................................................................................................................................... 111
3.1.1 Description du problème rencontré .......................................................................................... 111
3.1.2 Méthode de simulation.............................................................................................................. 111
3.1.2.1
Modèle ICEM-étendu ....................................................................................................... 112
3.1.2.2
Bruit d’alimentation........................................................................................................... 113
3.1.2.3
Couplage capacitif............................................................................................................ 114
3.1.3 Application d’extraction des éléments parasites substrat......................................................... 115
3.1.3.1
Principe ............................................................................................................................ 115
3.1.3.2
Présentation générale...................................................................................................... 115
3.2
Simulations et méthodes............................................................................................................... 118
3.2.1 Présentation d’un problème typique ......................................................................................... 118
3.2.2.1
Alimentations.................................................................................................................... 119
3.2.2.2
Sources de perturbations................................................................................................. 119
3.2.2.3
Propagation dans le substrat ........................................................................................... 120
3.2.2.4
Victimes du couplage substrat ......................................................................................... 120
3.2.3 Diverses possibilités d’implémentation..................................................................................... 121
3.2.3.1
Circuit de base et redistribution des alimentations .......................................................... 121
3.2.3.2
Connexion de la face arrière............................................................................................ 122
3.2.3.3
Substrat conducteur ......................................................................................................... 123
3.2.3.4
Anneau de garde de type P ............................................................................................. 123
3.2.3.5
Caissonnage N................................................................................................................. 124
3.2.3.6
Bilan des paramètres à ajuster ........................................................................................ 125
3.2.4 Comparaison des simulations................................................................................................... 126
3.2.4.1
Circuit de base et redistribution des alimentations .......................................................... 126
3.2.4.2
Connexion de la face arrière............................................................................................ 127
3.2.4.3
Substrat conducteur ......................................................................................................... 128
3.2.4.4
Anneau de garde de type P ............................................................................................. 128
3.2.4.5
Caissonnage N................................................................................................................. 129
3.2.5 Bilan et état des lieux................................................................................................................ 130
4
APPLICATION SUR UN CAS REEL ................................................................................................................ 133
4.1
Circuit de Test dédié ..................................................................................................................... 133
4.1.1 Introduction ............................................................................................................................... 133
4.1.2 Présentation du Circuit de Test ................................................................................................ 133
4.1.2.1
Circuit intégré ................................................................................................................... 133
4.1.2.2
Circuit imprimé d’évaluation............................................................................................. 140
4.1.3 Modélisations du Circuit de Test .............................................................................................. 141
4.1.3.1
Circuit imprimé d’évaluation et ses composants.............................................................. 141
4.1.3.2
Circuit intégré ................................................................................................................... 144
4.1.4 Mesures et Simulations ............................................................................................................ 149
4.1.4.1
Impédance du réseau d’alimentation ............................................................................... 149
4.1.4.2
Impédance statique du substrat....................................................................................... 150
4.1.4.3
Lignes de mesures........................................................................................................... 154
4.1.4.4
Tensions substrat............................................................................................................. 155
4.1.5 Optimisation du circuit de test................................................................................................... 164
4.1.5.1
Diverses configurations possibles.................................................................................... 164
4.1.5.2
Version optimisée du circuit d’évaluation......................................................................... 168
4.1.6 Conclusions .............................................................................................................................. 172
5
BIBLIOGRAPHIE ........................................................................................................................................ 173
88
Partie II : couplage substrat, méthodes, simulations et mesures
1
Introduction
La diminution de la taille des transistors MOS permet une intégration croissante d’applications sur une même
puce de silicium. Cette diminution de taille implique des tensions d’alimentation de plus en plus faibles et des
distances de plus en plus courtes entre blocs numériques perturbateurs et analogiques sensibles. De nouvelles
contraintes sont à prendre en compte lors de l’élaboration de circuits mixtes, certains phénomènes électriques
ayant été jusqu’alors négligés. Le bruit d’alimentation digital, ainsi que le bruit substrat font partis de ces
phénomènes. Il n’existe pas dans la division HEG de STMicroelectronics Grenoble, de méthode simple
permettant de prendre en compte ces phénomènes dès les premières étapes de conception d’un circuit mixte.
Nous proposons donc des méthodes de simulation rapides permettant de guider le concepteur d’une application
intégrée mixte dans les choix technologiques, de boîtier, d’architecture, d’alimentation et autres facteurs ayant
un impact significatif sur le bruit d’alimentation et le bruit substrat d’un circuit intégré. Une étude sur les sauts
d’alimentation numérique est montrée dans un premier temps. Une autre étude, ayant pour objet la propagation
des signaux parasites dans le substrat oriente le choix entre diverses configurations possibles d’un circuit mixte
afin que celui-ci soit le plus performant possible. Ces méthodes sont utilisables à différents moments lors de la
réalisation du circuit. La précision des données entrées varie selon l’état d’avancement du projet. Enfin, une
étude complète avec élaboration d’un circuit de test, simulations et mesures, valide les différentes méthodes
mises en place.
2
Sauts d’alimentation numérique
Les sauts d’alimentation induits par l’activité d’un circuit numérique, peuvent causer des perturbations pour les
blocs à proximité, mais aussi des dysfonctionnements du circuit numérique lui-même.
2.1 Généralités
Afin de décrire de manière efficace le bruit d’alimentation, nous pouvons le considérer comme étant la somme
de deux composantes principales [1] :
Le mode commun,
Le mode différentiel.
2.1.1 Description
2.1.1.1
Mode commun
Le bruit d’alimentation en mode commun est causé par un déséquilibre entre le courant d’alimentation entrant
dans le système et le courant sortant du système. Ce déséquilibre peut aussi être induit par une dissymétrie du
réseau d’alimentation du circuit (si le nombre ou la longueur des fils de bondings d’alimentation et de masse ne
sont pas identiques par exemple). Le bruit en mode commun n’affecte pas le fonctionnement local du circuit.
Cependant, ce mode commun fait varier les niveaux de tension des signaux d’entrée/sortie d’un bloc
numérique, perturbant ainsi l’interfaçage avec les autres blocs, alimentés par des réseau d’alimentation
différents [1]. De plus, ce mode augmente le niveau des émissions électromagnétiques d’un circuit intégré en
raison des changements brutaux des tensions d’alimentation et de masse d’un système électronique. Le mode
commun du bruit d’alimentation peut s’écrire :
∆VMC(t) =
∆Valim(t) + ∆Vmasse(t)
2
Les tensions ∆Valim et ∆Vmasse sont les sauts d’alimentation et de masse d’un circuit en activité.
89
Bruit d’alimentation et couplage substrat dans les circuits mixtes
2.1.1.2
Mode différentiel
La seconde composante du bruit d’alimentation est le mode différentiel. Elle est causée par les oscillations de
type ‘RLC’ issues du couplage des inductances et résistances du boîtier avec la capacité de cœur de circuit. Le
mode différentiel change localement la tension d’alimentation du circuit pouvant ainsi causer la modification des
temps de propagation des signaux logiques [2]. Durant l’oscillation du réseau RLC, les tensions d’alimentation
et de masse sont déphasées de 180°. La tension d’alimentation différentielle peut s’écrire :
∆VMD(t) = ∆Valim(t) - ∆Vmasse(t)
Lors de l’élaboration d’un circuit numérique, la tension d’alimentation est considérée constante, ce qui, nous le
verrons par la suite, est loin d’être le cas. La tension différentielle d’un circuit varie significativement et peut
provoquer de graves disfonctionnements notamment à cause de la désynchronisation des signaux numériques.
La Figure II.1 de [3] illustre l’impact du bruit d’alimentation sur la propagation de signaux logiques : en pointillé
le signal numérique sans bruit d’alimentation et en trait plein, avec bruit d’alimentation. Un certain nombre de
transitions peuvent donc disparaître ou au contraire apparaître, causant des dysfonctionnements difficilement
prévisibles.
Figure II.1 : Impact du bruit d’alimentation sur la propagation de signaux digitaux [3]
2.1.2
Méthode de simulation
Nous utilisons la méthode ICEM décrite dans la partie précédente. Il s’agit de mettre en place un réseau
d’alimentation avec des éléments du type R, L et C du circuit intégré dans son application modélisant le circuit
imprimé, le boîtier du circuit, les lignes d’alimentation sur le silicium et enfin la capacité de cœur. L’activité
interne est modélisée par une source de courant représentant les pics de courant absorbés par le circuit lors de
son fonctionnement. Des simulations transitoires ou fréquentielles du modèle ICEM mis en place, permettent de
prédire le comportement de la tension d’alimentation de la circuiterie numérique. Les niveaux de tension
critiques, ainsi que les fréquences perturbantes, sont ainsi pointés et permettent l’optimisation de
l’implémentation du circuit intégré. Cette étude de l’alimentation peut être effectuée dès le début de la phase
d’élaboration. Cependant, l’évaluation des divers éléments du modèle ICEM à mettre en place peut s’avérer
une étape difficile pour un concepteur du monde digital. Nous avons donc créé une application qui en quelques
instants de manipulation, montre les tensions et courants d’alimentation susceptibles d’être observés sur
l’alimentation d’un circuit numérique en cours d’élaboration.
90
Partie II : couplage substrat, méthodes, simulations et mesures
2.1.3
Application informatique de modélisation des sauts d’alimentation
Cette application a été implémentée avec le langage Java, afin que celle-ci soit portable sur la plupart des
systèmes d’exploitation et intégrables dans des pages Internet de type html sans difficulté majeure.
2.1.3.1
Principes
Le schéma de fonctionnement de l’application respecte celui du modèle ICEM. Il faut dans un premier temps
déterminer le réseau passif d’alimentation puis ensuite l’activité interne. Les simulations temporelles et
fréquentielles du modèle obtenu permettent de tirer quelques enseignements quant au comportement des
alimentations lors de l’activité d’un circuit logique.
2.1.3.1.1 Réseau d’alimentation
Le réseau passif d’alimentation du système peut être obtenu à partir d’évaluations ou de mesures. Pour cette
application simple, nous considérons uniquement les sauts d’alimentation en basses fréquences induits par le
boîtier et la puce de silicium. Le circuit imprimé est supposé parfait, le boîtier et le circuit sont les seuls éléments
modélisés. Seuls les éléments parasites les plus significatifs de la ligne d’alimentation seront schématisés.
a. Evaluations
Les lignes d’alimentation sont réduites à des inductances résistives entre lesquelles il existe un coefficient de
couplage électromagnétique K. Ces inductances sont principalement dues aux effets parasites des fils de
bonding mais aussi des broches du boîtier du circuit [4]. Il est possible d’évaluer leurs valeurs inductives et
résistives en fonction de leurs caractéristiques géométriques (longueur, section, matériau …) à partir de
formules et abaques donnés en I.2.1.2.2. Un autre élément primordial est la capacité de cœur du circuit. Elle
peut aussi être déterminée à partir de calculs donnés en 2.1.2.3 de la première partie de ce document. Nous
obtenons donc le schéma RLC de simulation suivant qui permet de simuler la tension d’alimentation en mode
commun et différentiel :
Rvdd
Lvdd
K
Valim
Rgnd
Iqctivité
Ccoeur
Lgnd
Figure II.2 : Schéma simplifié d’un réseau d’alimentation évalué.
b. Mesures
Il est possible aussi de déterminer l’impédance d’alimentation du réseau en utilisant la méthode décrite en
première partie (paragraphe 2.1.2.3.6). Le réseau d’alimentation est alors un simple modèle RLC dont les
valeurs sont extraites à partir de l’évolution de l’impédance entre l’alimentation et la masse du système en
fonction de la fréquence. Ce schéma de simulation permet d’obtenir la tension d’alimentation en mode
différentiel, mais pas en mode commun.
Rvdd
Lvdd
K
Valim
Rgnd
Ccoeur
Ralim
Lalim
Iactivité
Valim
Ccoeur
Iactivité
Lgnd
Figure II.3 : Equivalence entre les schémas d’un réseau d’alimentation évalué et mesuré.
91
Bruit d’alimentation et couplage substrat dans les circuits mixtes
Les schémas évalués et mesurés d’un réseau d’alimentation d’un circuit intégré sont équivalents entre la masse
et l’alimentation interne (tension d’alimentation différentielle) si :
L alim = L vdd + L gnd - 2.K. L vdd . L gnd
en Henry
et
R alim = R vdd + R gnd
en Ohm
2.1.3.1.2 Activité interne
L’activité interne du circuit est modélisée par le courant absorbé par celui-ci à chaque coup d’horloge. Ce
courant est une somme d’impulsions dont les caractéristiques (délai, temps de montée, temps de maintien,
temps de descente, période, courant maximal et courant minimal) peuvent être évaluées à partir des
fréquences de fonctionnement, des temps de commutation moyens et de la surface du circuit numérique. Il est
aussi possible d’utiliser des outils dédiés déjà présentés au paragraphe 2.1.2.4 de la première partie. Le
courant d’activité d’un circuit peut être obtenu à partir de la mesure du courant externe ou de la tension
d’alimentation et du modèle du réseau passif d’alimentation. L’implémentation d’une telle fonctionnalité pourrait
s’avérer intéressante.
2.1.3.1.3 Simulations du système
Deux méthodes distinctes sont utilisées pour simuler le système RLC excité par des impulsions de courant :
Une méthode temporelle,
Une méthode fréquentielle.
Ces deux approches différentes donnent sensiblement les mêmes résultats et sont complémentaires.
a. Analyse temporelle
L’analyse temporelle se fait pas à pas. Le courant d’excitation du réseau RLC, ou courant interne d’activité, est
une suite discrète de points donc de segments. Connaissant la réponse sous forme analytique du système à
une excitation du type iint(t) = α . t + β (Annexe A.1), nous pouvons déterminer des morceaux de courbes pour
chaque segment du courant d’activité. Les conditions initiales de chaque partie n sont données par les
conditions finales de la partie n-1. Les conditions initiales du système au temps t=0 sont les suivantes :
La tension de la capacité est égale à la tension d’alimentation,
Le courant circulant dans la capacité est nul.
Ce type d’analyse montre le régime transitoire du système avant l’établissement du régime permanent, jusqu’à
ce que la tension et le courant en fin de période d’horloge soient les mêmes qu’en début de cycle : le régime
permanent est alors atteint.
b. Analyse fréquentielle
L’analyse fréquentielle qui peut utiliser la transformée de Laplace. Si nous résolvons le système d’un point de
vue fréquentiel, nous avons pour un réseau RLC simple de la Figure II.3, la tension aux bornes de la capacité
de cœur du circuit donnée par :
VCcoeur (p) = Valim(p) -
L alim.p + R alim
. Iint(p)
L alim.C coeur.p2 + R alim.Ccoeur.p + 1
où Iint(p) est la transformée de Fourier du courant d’activité interne modélisé, Valim(p) celle de la tension
d’alimentation. p est un complexe tel que p = j . 2 . π . f , avec f variant entre la fréquence minimale et maximale
de résolution du système. Ce type de résolution donne le régime permanent au contraire de l’analyse
temporelle. La réponse fréquentielle du système est ainsi obtenue. A l’aide d’une transformée de Fourier
inverse rapide, la réponse temporelle en régime permanent du système oscillant est déduite. Cette analyse,
utilisant la transformée de Laplace, peut tout de même permettre de simuler le régime transitoire du système en
92
Partie II : couplage substrat, méthodes, simulations et mesures
considérant la tension d’alimentation comme une rampe entre 0V et la tension d’alimentation dont le temps de
montée est nul.
Les deux analyses proposées peuvent être complémentaires : l’une donnant le régime transitoire du système et
l’autre le régime permanent.
2.1.3.2
Présentation générale
Un bref descriptif de l’application informatique de modélisation de sauts d’alimentation est ici donné. Quelques
captures d’écran donnent un aperçu de l’interface graphique de l’application.
2.1.3.2.1 Réseau d’alimentation
Un premier onglet de l’application permet de modéliser le réseau passif d’alimentation du circuit. Cet onglet
propose deux alternatives : une modélisation par la mesure ou un modélisation par évaluations.
a. Mesures
La méthode de calcul des paramètres équivalents a été donnée dans le paragraphe 2.1.2.3.6 de la première
partie. A partir de trois valeurs particulières de la courbe d’impédance d’alimentation d’un circuit intégré [5],
l’outil donne des valeurs à la résistance, à l’inductance et à la capacité du réseau RLC simplifié. La Figure II.4
est une capture d’écran de l’onglet de modélisation de l’impédance d’alimentation par la mesure :
Figure II.4 : Onglet de modélisation d’impédance d’alimentation à partir de la mesure de l’application informatique dédiée
aux sauts d’alimentation dans un circuit intégré numérique.
Il est possible de remplir les champs L et C directement si les valeurs sont connues. Sinon, ces valeurs sont
calculées automatiquement à partir des valeurs particulières de la courbe du module de l’impédance mesurée
de l’alimentation du circuit. La fréquence de résonance et le facteur de qualité du réseau RLC sont aussi
calculés dès que toutes les données nécessaires sont entrées dans l’application. Ces valeurs sont calculées à
l’aide des formules suivantes :
ω0 =
1
L.C
et
Q=
L . ω0
R
Avec un coefficient de qualité Q au dessus de 0,5, la solution du système est dite pseudopériodique : le réseau
d’alimentation présente des oscillations amorties. En dessous de 0,5, le régime est dit amorti, il n’y a pas
d’oscillation spontanée du système mais uniquement un amortissement de type exponentiel.
La possibilité d’exporter le schéma de l’alimentation sous un format SPICE est donnée, afin de permettre la
simulation du système par un simulateur SPICE externe.
Un bouton permet de passer du mode modélisation à partir de mesures à celui de modélisation par évaluations
à n’importe quel moment. Le schéma utilisé par le simulateur sera le dernier mode exploré par l’utilisateur.
93
Bruit d’alimentation et couplage substrat dans les circuits mixtes
b. Evaluations
L’onglet modélisation du réseau d’alimentation par évaluation se présente ainsi :
Figure II.5 : Onglet de modélisation d’impédance d’alimentation à partir d’évaluation de l’application informatique dédiée
aux sauts d’alimentation dans un circuit intégré numérique.
Les différentes valeurs R, L, K et C peuvent être entrées directement à l’aide des champs de saisie textuelle.
Pour la détermination de R, L et K, une boîte à outils peut être utilisée en appuyant sur le bouton ‘Filling Help’.
Cette boîte à outils donne des évaluations des valeurs de R, L et K en fonction du type de boîtier utilisé et de
différentes caractéristiques des lignes d’alimentation (longueur, section, matériau…). La valeur de la capacité
de cœur numérique peut aussi être évaluée à partir de la capacité surfacique propre à chaque technologie,
notée Ca, donnée par la méthode des 10 NAND (donnée en 2.1.2.3.2 de la première partie), ou déterminée par
l’utilisateur. La surface totale de la partie numérique du circuit notée Ad et la capacité surfacique Ca donnée
permettent de calculer la valeur de Cc.
2.1.3.2.2 Activité interne
L’application offre plusieurs possibilités pour modéliser le courant interne consommé :
Considérer le courant comme une somme d’impulsions de courant,
Récupérer un courant donné par un autre outil en important des données dans un fichier de type ASCII
(PrimePower, simulations SPICE …).
L’onglet de modélisation du courant interne se présente ainsi :
Figure II.6 : Onglet de modélisation du courant et aide pour la détermination des paramètres d’un impulsion de courant.
94
Partie II : couplage substrat, méthodes, simulations et mesures
Les caractéristiques des impulsions de courant formant le courant total modélisé sont données sous une forme
de tableau dans lequel des lignes peuvent être ajoutées ou retirées. Une ligne donne les paramètres d’une
impulsion. Une petite aide (Figure II.6), s’ouvrant à l’aide du bouton ‘Carac.’, permet de remplir les différents
champs du tableau à partir de valeurs caractéristiques d’un circuit numérique telle la fréquence, le temps de
maintien, le délai, le temps de transition moyen et le courant consommé moyen. Une représentation graphique
des impulsions créées dans la même fenêtre graphique donne un aperçu du ‘gabarit’ de courant modélisé. Une
fois les impulsions définies, un bouton ‘MODEL !’ fait la somme de toutes les impulsions donnant une seule
forme de courant qui sera utilisée pour l’étape suivante : la simulation. Ce courant peut être sauvegardé dans
un fichier sous un format ASCII.
Il est aussi possible de lire un fichier de type ASCII provenant de sauvegardes précédentes ou d’autres outils de
modélisation du courant d’activité logique du circuit intégré.
2.1.3.2.3 Simulations et résultats
a. Analyse temporelle
Pour effectuer une analyse temporelle, seuls le temps total de simulation et la valeur de la tension
d’alimentation du système sont nécessaires. Le pas de résolution est déterminé de manière automatique. La
simulation est relativement rapide après avoir utilisé le bouton ‘Start Transient’ et les résultats sont représentés
graphiquement dans une fenêtre dédiée, comme le montre la Figure II.7.
Figure II.7 : Onglet de simulation de l’application informatique et résultats temporels.
Différentes valeurs caractéristiques de la tension différentielle sont affichées : la tension minimale, maximale et
enfin moyenne. Différents signaux peuvent être observés. Il est aussi possible d’effectuer un agrandissement à
volonté à l’aide de la souris dans la fenêtre d’affichage. Les courbes affichées peuvent être exportées sous
format ASCII en vue de traitements ou exploitations des données. Une transformée de Fourier rapide peut être
appliquée aux différentes courbes temporelles calculées afin d’obtenir une représentation fréquentielle des
résultats en utilisant le bouton ‘Spectrum’.
b. Analyse fréquentielle
L’onglet de simulation fréquentielle est le même que celui de l’analyse temporelle. Les fonctionnalités sont les
mêmes. Il faut entrer la valeur de la fréquence de résolution minimale, qui correspond au pas fréquentiel de
résolution. Plus cette valeur sera faible, plus le nombre de raies dans les résultats de la simulation sera
important et les résultats précis. La simulation est ici encore rapide après utilisation du bouton ‘Start Spectral’.
Les résultats affichés sont les modules du spectre des différents signaux du circuit simulé. Il est possible de
passer en affichage temporel grâce à une transformée de Fourier inverse rapide grâce au bouton ‘Trans.’ Sous
la fenêtre graphique. La Figure II.8 donne les résultats de simulations fréquentielles.
95
Bruit d’alimentation et couplage substrat dans les circuits mixtes
Figure II.8 : Onglet de simulation de l’application informatique et résultats fréquentiels.
c.
Validation des méthodes de simulation implémentées
Afin de valider les méthodes de simulation et l’implémentation du logiciel, quelques comparaisons des résultats
de l’application avec ceux obtenus à l’aide d’un simulateur SPICE analogique commercial ont été effectuées.
Les résultats des comparaisons sont donnés sur la Figure II.9 :
Figure II.9 : Comparaison des tensions de masse et d’alimentation simulées avec l’application dédiée.
2.2 Simulations et méthodes
L’outil mis en place permet des simulations rapides du comportement de l’alimentation d’un circuit numérique
intégré. Il est intéressant de voir l’impact de divers paramètres pouvant influencer le bruit d’alimentation d’un
circuit intégré. Nous simulons donc un petit circuit numérique dont les caractéristiques principales sont les
suivantes :
Technologie 250 nm,
Surface digitale de 5 mm² (capacité de cœur égale à 1.585 nF),
Résistances d’alimentation et de masse de 0,1 ohm,
Inductances d’alimentation et de masse de 1 nH et coefficient de couplage K=0.5,
Consommation globale de 50 mA,
Une tension d’alimentation de 1 V,
Fréquence d’horloge de 20 MHz,
Temps de maintien (‘skew’) et de transitions moyens de 0,5 ns.
96
Partie II : couplage substrat, méthodes, simulations et mesures
2.2.1 Influence des lignes d’alimentation
Dans un premier temps, nous faisons varier les éléments passifs du réseau d’alimentation du système, afin d’en
connaître l’incidence.
2.2.1.1
Résistance d’alimentation
Une forte résistance sur une ligne d’alimentation implique une chute de potentiel continu importante.
Cependant, cette résistance peut diminuer le facteur de qualité du circuit résonant :
Q=
L alim . ω0
avec ω0 =
R
1
L alim . Calim
Une diminution du facteur de qualité du système oscillant induit un amortissement des oscillations spontanées
et donc une fréquence de résonance moins perturbante dans le spectre du bruit d’alimentation. L’ajout d’une
résistance série sur une ligne d’alimentation est une technique de diminution du bruit d’alimentation pour les
petits circuits consommant peu. Si la consommation de courant du circuit est trop importante, la chute de
potentiel d’alimentation statique le sera aussi, pouvant causer le disfonctionnement du circuit et un
échauffement excessif. En faisant varier la résistance d’alimentation et de masse du petit circuit décrit entre
0,05 et 0,5 Ω, nous pouvons observer ces phénomènes d’amortissement de la perturbation d’alimentation, ainsi
qu’une diminution de la contribution spectrale de la fréquence de résonance du circuit. La Figure II.10 et le
Tableau II.1 montrent l’incidence de la variation de la résistance d’alimentation sur l’oscillation de la tension
différentielle d’alimentation du circuit intégré modélisé.
Figure II.10 : Influence de la résistance d’alimentation sur le bruit d’alimentation : simulation temporelle et sa transformée
de Fourier rapide.
Résistances
d’alimentation
Fréquence de
résonance
Facteur de
qualité Q
Tension
minimale
Tension
Maximale
Tension
moyenne
R=0,1 Ω (réf.)
125,4 MHz
3,9
0,32 V
1,53 V
0,99 V
R=0,05 Ω
R=0,2 Ω
126,3 MHz
122,3 MHz
7,9
2.0
0,30 V
0,34 V
1,73 V
1,33 V
0,998 V
0,98 V
R=0,5 Ω
98,2 MHz
0,8
0,34 V
1,06 V
0,95 V
Tableau II.1 : Influence de la résistance d’alimentation sur le bruit d’alimentation
97
Bruit d’alimentation et couplage substrat dans les circuits mixtes
2.2.1.2
Inductance d’alimentation
La fréquence de résonance et le facteur de qualité de l’oscillateur RLC dépendent de la valeur inductive des
lignes d’alimentation. Une augmentation de l’inductance de la ligne d’alimentation implique une diminution de la
fréquence de résonance et l’augmentation du facteur de qualité. Plus l’inductance des lignes d’alimentation est
importante (plus la ligne est longue), plus les oscillations de l’alimentation seront lentes et peu amorties. La
Figure II.11 et le Tableau II.2 illustrent l’incidence de l’inductance d’alimentation sur les fluctuations de la
tension différentielle d’alimentation du système intégré.
Figure II.11 : Influence de l’inductance d’alimentation sur le bruit d’alimentation : simulation temporelle et sa transformée
de Fourier rapide.
Inductances
d’alimentation
Fréquence de
résonance
Facteur de
qualité Q
Tension
minimale
Tension
Maximale
Tension
moyenne
L=1 nH (réf.)
125,4 MHz
3,97
0,32 V
1,53 V
0,99 V
L=0,5 nH
175,9 MHz
2,81
0,42 V
1,41 V
0,99 V
L=2 nH
89,0 MHz
5,61
0,30 V
1,63 V
0,99 V
L=5 nH
56,4 MHz
8,88
0,55 V
1,41 V
0,99 V
Tableau II.2 : Influence de l’inductance d’alimentation sur le bruit d’alimentation
Une inductance élevée n’induit pas forcément une amplitude de la perturbation plus importante, comme le
montrent les caractéristiques du Tableau II.2 lorsque l’inductance d’alimentation a une valeur de 5 nH.
L’amplitude de la perturbation d’alimentation dépend de la fréquence de résonance mais aussi de la fréquence
de fonctionnement du circuit numérique comme nous allons le voir par la suite.
2.2.1.3
Capacité de cœur du circuit et de découplage
La capacité du cœur numérique a aussi de l’influence sur la fréquence de résonance du circuit et sur le facteur
de qualité du système oscillant équivalent. La fréquence de résonance diminue lorsque cette capacité
augmente, tout comme le facteur de qualité.
Figure II.12 : Influence de la capacité de cœur sur le bruit d’alimentation : simulation temporelle et transformée de Fourier
98
Partie II : couplage substrat, méthodes, simulations et mesures
Capacités de
cœur
Fréquence de
résonance
Facteur de
qualité Q
Tension
minimale
Tension
Maximale
Tension
moyenne
C=1,5 nF (réf.)
125,4 MHz
C=0,5 nF
224,5 MHz
3,97
0,32 V
1,53 V
0,99 V
7,07
-0,60 V
2,76 V
0,99 V
C=3 nF
C=5 nF
90,5 MHz
69,4 MHz
2,89
2,24
0,63 V
0,77 V
1,23 V
1,12 V
0,99 V
0,99 V
Tableau II.3 : Influence de la l’inductance d’alimentation sur le bruit d’alimentation
Comme le montrent la Figure II.12 et le Tableau II.3, l’amplitude de l’oscillation ne dépend pas uniquement du
facteur de qualité et de la fréquence de résonance, mais aussi de la fréquence de l’horloge du système.
Remarque : Les différentes valeurs prises par les éléments parasites de l’alimentation (résistance, inductance et capacité) ne
sont pas des valeurs forcément réalistes, elles ont été choisies arbitrairement afin de montrer clairement l’incidence de
chaque élément sur le bruit d’alimentation d’un circuit intégré. Le courant moyen et la capacité de cœur d’un circuit
numérique sont des paramètres dépendant l’un de l’autre. Les valeurs choisies ne tiennent pas compte de ces relations.
2.2.2 Influence de l’activité interne
2.2.2.1
Fréquence d’horloge et fréquence de résonance
La fréquence de fonctionnement d’un circuit numérique a une incidence cruciale sur l’amplitude de l’oscillation
spontanée de l’alimentation d’un circuit intégré. La stratégie d’alimentation dépend de la fréquence de
résonance du circuit intégré, mais aussi de sa fréquence de fonctionnement [6]. Il est nécessaire de discerner
deux cas d’analyse :
Lorsque la fréquence de fonctionnement est inférieure à la moitié de la fréquence de résonance,
Lorsque la fréquence de fonctionnement est supérieure à la moitié de la fréquence de résonance.
2.2.2.1.1 Frésonance/2 > Fhorloge
Les pics de courant de l’activité interne ont une fréquence double de celle de fonctionnement du circuit
numérique. En effet, un pic de courant est appelé lors du front montant de l’horloge et un autre lors du front
descendant. Ces pics amorcent les oscillations spontanées du réseau RLC formé par le circuit intégré et son
boîtier. Ces oscillations, du point de vue de la tension différentielle, commencent toujours par un minimum. Les
conditions initiales de l’oscillation engendrée par le pic de courant n sont les conditions finales de l’oscillation
engendrée par le pic n-1.
Si la fréquence de résonance est un harmonique impair de la fréquence d’horloge, l’amplitude de l’oscillation
est minimale : le pic de courant d’activité interne doit tirer vers le bas une tension qui est maximale (sommet
d’une oscillation). Lorsque la fréquence de résonance est un harmonique pair de la fréquence d’horloge, alors
l’amplitude de l’oscillation est maximale : le pic de courant d’activité interne doit tirer vers le bas une tension qui
est déjà minimale (creux d’une oscillation). Ce raisonnement est illustré par la Figure II.13 où l’on voit une
oscillation amorcée par un signal d’une certaine fréquence, dont la fréquence de résonance est un harmonique
impair, et une oscillation excitée par un autre signal dont la fréquence de résonance est un harmonique pair.
D’un point de vue fréquentiel, en décomposant le courant d’activité interne en série de Fourier, les harmoniques
pairs sont prépondérants (front montant de l’horloge puis front descendant). Si l’un d’eux se trouve dans le pic
de résonance du circuit intégré, le bruit d’alimentation sera plus fort comme le montre la Figure II.14 et plus
faible si le pic de résonance est ‘à cheval’ entre deux raies d’excitation du courant interne.
99
Bruit d’alimentation et couplage substrat dans les circuits mixtes
Figure II.13 : Influence de la fréquence de fonctionnement sur le bruit d’alimentation d’un circuit numérique, approche
temporelle. La fréquence de résonance du système est de 175 MHz.
Figure II.14 : Influence de la fréquence de fonctionnement sur le bruit d’alimentation d’un circuit numérique, approche
fréquentielle. La fréquence de résonance du système est de 175 MHz.
2.2.2.1.2 Frésonance/2 < Fhorloge
Si la fréquence d’horloge du circuit est supérieure à la moitié de la fréquence de résonance du boîtier, la valeur
pic à pic de la tension différentielle décroît avec l’augmentation de la fréquence. En effet, la fonction de transfert
de l’alimentation est un filtre passe-bas de second ordre. Plus la fréquence augmente, plus la réponse en
tension du courant d’excitation est faible. La Figure II.15 illustre ces propos.
Figure II.15 : Influence de la fréquence de fonctionnement sur le bruit d’alimentation d’un circuit numérique, approche
fréquentielle lorsque Fhorloge > Frésonnance/2.
Remarque : Ces analyses reposent sur le schéma très simplifié RLC de modélisation du réseau d’alimentation. Il existe dans
un circuit réel d’autres fréquences de résonances dans des gammes de fréquences plus hautes. Le raisonnement reste
cependant identique : il faut éviter de faire coïncider pics de résonance et fréquence d’horloge x 2 pour minimiser
l’amplitudes des oscillations.
100
Partie II : couplage substrat, méthodes, simulations et mesures
2.2.2.2
Consommation globale du circuit
Plus un circuit intégré consomme de courant en fonctionnement pour une même fréquence d’horloge, plus les
pics de courant de l’activité interne seront importants et donc les oscillations de l’alimentation de grande
amplitude. Si nous faisons varier la consommation du circuit d’étude entre 1 et 100 mA (toujours des valeurs
excessives pour plus de clarté dans les graphiques), nous pouvons observer l’effet de la consommation du
circuit sur le bruit d’alimentation.
Figure II.16 : Influence de la consommation sur le bruit d’alimentation : simulation temporelle et transformée de Fourier
2.2.2.3
Temps de transition des signaux logiques
Le temps de transition des signaux logiques est le temps nécessaire à un signal pour passer d’un état logique à
l’autre. Nous considérons que le temps de montée et le temps de descente de ces signaux, dans un circuit
numérique, sont identiques. Nous définissons aussi le temps de transition des signaux comme étant aussi le
temps de montée de l’impulsion de courant. Ainsi, connaissant le temps moyen de transition des signaux
logiques dans un circuit numérique, nous en déduisons le temps de montée et de descente de l’impulsion
correspondante. Comme nous l’avons montré dans une étude précédente [7], l’augmentation du temps moyen
de transitions logiques dans un circuit numérique, peut réduire les perturbations électromagnétiques qu’il
génère. Le bruit d’alimentation est une de ces perturbations. Pour une même consommation moyenne, en
abaissant la valeur des transitions, le courant de consommation sera beaucoup moins dynamique, donc moins
perturbant.
Figure II.17 : Influence du temps de transition numérique moyen sur le bruit d’alimentation : simulation temporelle et
transformée de Fourier rapide
2.2.2.4
Temps de commutation (‘skew’)
Un autre facteur important caractérisant l’activité interne d’un circuit digital est l’intervalle de temps entre la
première bascule logique recevant le signal d’horloge et la dernière. Cet intervalle de temps est couramment
dénommé ‘skew’. Lors de la conception d’un circuit numérique, les concepteurs tentent de minimiser ce ‘skew’.
Si le ‘skew’ est faible, beaucoup de portes logiques commutent en même temps, ce qui implique une impulsion
haute et étroite de courant d’activité interne, donc des perturbations d’alimentation plus importantes. A
contrario, un ‘skew’ élevé revient à étaler dans le temps les courants de commutation et ainsi en diminuer
101
Bruit d’alimentation et couplage substrat dans les circuits mixtes
l’impact sur le bruit substrat. La Figure II.18 montre l’influence de ce temps de commutation sur le bruit
d’alimentation généré.
Figure II.18 : Influence du temps de commutation numérique moyen sur le bruit d’alimentation : simulation temporelle et
transformée de Fourier rapide
2.2.2.5
Dispersion de l’horloge de synchronisation
Une approche alternative intéressante, permettant d’étaler dans le temps les courants internes d’activité d’un
circuit numérique et ainsi d’en diminuer l’impact au niveau des émissions et conductions parasites
électromagnétiques peut être mise en place. Il s’agit de la méthode de dispersion de l’horloge de
synchronisation (Spread Spectrum Clock). Pareschi et al. proposent un générateur d’horloge dispersée
permettant d’étaler le spectre de l’horloge, donc le spectre des courants absorbés [8].
Figure II.19 : Comparaison entre les spectres de puissance d’une horloge modulée (spread spectrum) et une horloge non
modulée (no spread).
Un telle technique peut s’avérer judicieuse pour diminuer les perturbations d’alimentation et substrat d’un circuit
numérique de grande taille. La Figure II.19 montre la comparaison des spectres d’une horloge étalée en trait
plein et une non étalée en pointillé. Le désavantage d’un telle technique réside dans le fait que le nombre de
fréquences perturbantes ne se limite plus seulement aux seuls harmoniques de l’horloge numérique, mais à des
raies beaucoup plus larges.
2.2.2.6
Utilisation d’une logique asynchrone
Une autre approche, permettant de diminuer l’activité numérique, consiste à désynchroniser les signaux
logiques : c’est la logique asynchrone. L’absence d’horloge de synchronisation implique un courant d’activité
numérique étalé dans le temps. La consommation globale du circuit est aussi plus faible du fait de l’absence
d’un arbre d’horloge constitué d’inverseurs et d’amplificateurs. L’activité d’un arbre d’horloge dans un circuit
numérique représente environ 15 % de la consommation globale du circuit. Bouesse et Al. ont présenté deux
versions d’un même circuit : un synchrone et un autre asynchrone [9]. Les spectres des courants absorbés par
le circuit synchrone et le circuit asynchrone sont donnés en Figure II.20.
102
Partie II : couplage substrat, méthodes, simulations et mesures
a)
spectre du courant d’activité de la version synchrone
b) spectre du courant d’activité de la version asynchrone
Figure II.20 : Comparaison entre les spectres de courant d’activité d’un circuit numérique [9].
2.3 Quelques cas concrets
Quelques circuits réels ont fait l’objet d’analyses du bruit d’alimentation en utilisant l’application informatique
dédiée. Ces circuits sont au nombre de trois, de surfaces différentes et réalisés dans la même technologie
CMOS de 90 nm de longueur de grille. Deux d’entre eux, les plus gros, ont connu des problèmes de
fonctionnement et sont à l’origine de cette étude des sauts d’alimentation d’un circuit digital.
2.3.1 Présentation des circuits
2.3.1.1
Premier circuit : petite surface
Ce petit circuit n’a montré aucun dysfonctionnement majeur, ses caractéristiques sont les suivantes :
Surface digitale : 1,5 mm²,
Consommation moyenne : 20 à 30 mA,
Fréquence principale de fonctionnement : 100 MHz,
Stratégie d’alimentation : 4 paires de fils d’alimentation d’un boîtier TQFP.
2.3.1.2
Second circuit : surface moyenne
Ce circuit de taille moyenne a connu des problèmes de fonctionnement. Le bruit d’alimentation a été clairement
désigné comme étant la cause de ces dysfonctionnements. Un meilleur découplage de l’alimentation sur le
circuit imprimé a en effet permis de régler en partie les problèmes. Les caractéristiques de ce circuit sont les
suivantes :
Surface digitale : 11,5 mm²,
Consommation moyenne : 500 mA,
Fréquences principales de fonctionnement : 200 MHz, 50 MHz et 25 MHz,
Stratégie d’alimentation : 9 paires de fils d’alimentation dont 7 doublées (double fil de bonding afin de
diminuer la résistance par 2), boîtier TQFP.
2.3.1.3
Troisième circuit : grande surface
Ce circuit de taille importante a connu des problèmes à priori liés à des chutes d’alimentation importantes. En
effet, le circuit fonctionne à une tension supérieure à la tension nominale. Il a de plus été observé en mesure,
d’importantes chutes de potentiel de l’alimentation statique du système lorsque l’activité de celui-ci augmente.
Ses caractéristiques sont les suivantes :
Surface digitale : 33 mm²,
Consommation moyenne : 1 A,
Fréquences principales de fonctionnement : 216 MHz, 108 MHz et 54 MHz,
103
Bruit d’alimentation et couplage substrat dans les circuits mixtes
Stratégie d’alimentation : 14 paires de fils d’alimentation, les fils de masse sont connectées à un plan
métallique du boîtier (arrière de la puce : slug), donc plus courts, moins inductifs et moins résistifs,
boîtier TQFP.
2.3.2 Etude du bruit d’alimentation
2.3.2.1
Modélisations
La Figure II.21 rappelle le schéma électrique simple permettant de simuler les sauts d’alimentation d’un circuit
numérique.
Rvdd
Lvdd
K
Valim
Rgnd
Ccore
Iqctivité
Lgnd
Figure II.21 : Schéma électrique de simulation de sauts d’alimentation d’un circuit numérique.
2.3.2.1.1 Premier circuit
a. A partir d’évaluations
L’alimentation du circuit est faite de manière symétrique. Chaque bonding peut être modélisé par une résistance
de 500 mΩ et une inductance de 5 nH évaluées avec les formules données en première partie. Cela donne de
manière globale une inductance de masse et d’alimentation équivalente, de valeur 1,25 nH et une résistance de
125 mΩ. Le coefficient de couplage entre les bonding est de 0,6, calculé avec FastHenry [10]. Les valeurs de
capacités du circuit sont évaluées à partir de sa surface. La capacité surfacique de la technologie de 90 nm est
d’environ 0,8 nF/mm². Nous obtenons les caractéristiques de lignes d’alimentation suivantes :
Rgnd = Rvdd = 125 mΩ,
Lgnd = Lvdd = 1,25 nH,
K = 0,6,
Ccore = 1 nF.
Pour les caractéristiques du courant interne, nous prendrons les valeurs suivantes :
Imoy = 20 mA,
Fhorloge = 100 MHz,
Transition moyenne = 0,5 ns,
Temps de commutation (skew) = 0,3 ns.
b. A partir de mesures
Des mesures permettant de déterminer les impédances d’alimentation et donc les réseaux RLC équivalents de
ces alimentations, ont été effectuées pour les deux premiers circuits étudiés et partiellement pour le troisième
circuit.
Des mesures du coefficient de réflexion entre deux broches d’alimentation, à l’aide d’un analyseur de réseaux
Agilent E5070B couplé à une paire de pointes sous binoculaire, ont, dans un premier temps, été faites. Une
plage de fréquence de 500 KHz à 1 GHz a été choisie. A partir du vecteur complexe du coefficient de réflexion
mesuré, il est possible de déterminer l’impédance complexe entre les deux pointes de mesure, donc
l’impédance de l’alimentation du circuit. La formule suivante est utilisée :
Zalim = 50 .
104
1+ S11
1 - S11
où S11 est le coef ficient de réf lexion mesuré
(50 Ω est l’impédance du port de l’appareil de mesure)
Partie II : couplage substrat, méthodes, simulations et mesures
A partir de cette impédance, il est possible de déterminer la capacité, la résistance et l’inductance du réseau
RLC équivalent, comme cela est montré en 2.1.2.3.6 de la première partie. Cependant, l’appareillage utilisé ne
permet pas de polariser avec la tension nominale d’alimentation le circuit lors de la mesure. Cette polarisation
change dans des proportions non négligeables la capacité interne du circuit. Nous utilisons donc une autre
méthode pour déterminer la capacité de cœur d’un circuit intégré. Ce type de mesure nous permet cependant
d’obtenir l’inductance et la résistance équivalentes pour une seule paire d’alimentation du circuit. Pour
modéliser le réseau d’alimentation complet, il faut extrapoler les valeurs obtenues pour une paire d’alimentation
à l’ensemble de paires d’alimentation du circuit intégré.
La Figure II.22 donne une représentation graphique de l’impédance mesurée pour le premier circuit entre 500
KHz et 1 GHz. L’impédance mesurée est comparée avec l’impédance évaluée entre une paire d’alimentation,
en considérant la capacité interne sans polarisation, celle mesurée avec le capacimètre HP 4284A sans aucune
polarisation.
Figure II.22 : Comparaison entre la mesure et l’évaluation de l’impédance entre deux broches d’alimentation du circuit 1.
Les mesures de capacités de cœur ont été faites avec un capacimètre HP 4284A relié à des pointes sous
binoculaire permettant de mesurer directement la capacité entre deux broches d’alimentation d’un circuit intégré
en basse fréquence. La capacité et la résistance parallèles internes sont mesurées à 500 KHz avec une
polarisation de 1V correspondant à la tension d’alimentation nominale de ces circuits en technologie CMOS 90
nm.
Les valeurs évaluées d’une paire d’alimentation sont : Reval = 1 Ω, Leval = 4 nH et Ceval1 = 0,63 nF.
Les valeurs déterminées à partir de la mesure sont : Rmes = 0.68 Ω, Lmes= 5.5 nH, Cmes = 0,63 nF lorsque le
circuit n’est pas polarisé et Cmes = 1,03 nF lorsque le circuit est polarisé.
Les mesures sont en accord avec les évaluations du réseau d’alimentation pour une paire d’alimentation. Afin
d’extrapoler les résultats des mesures au circuit entier, comportant 4 paires d’alimentation, l’inductance et la
résistance équivalentes sont divisées par 4. La capacité de cœur, elle, reste identique.
105
Bruit d’alimentation et couplage substrat dans les circuits mixtes
2.3.2.1.2 Second circuit
a. A partir d’évaluations
Les caractéristiques de l’alimentation sont les suivantes :
Rgnd = Rvdd = 26 mΩ,
Lgnd = Lvdd = 0,55 nH,
K = 0,6,
Ccore = 9 nF.
Pour les caractéristiques du courant interne, nous prendrons les valeurs suivantes :
Imoy = 500 mA,
Fhorloge = 200, 50 et 25 MHz,
Transition moyenne = 0,5 ns,
Temps de commutation (skew) = 0,5 ns.
b. A partir de mesures
La même méthode de mesure que pour le circuit précédent est utilisée. Il faut différencier deux cas de
modélisation d’une paire d’alimentation pour ce circuit intégré. En effet, il possède plusieurs paires
d’alimentation doublées (deux fils de bonding en parallèle pour la même connexion) et quelques paires simples.
Des mesures sur les deux types de paire d’alimentation ont été effectuées. Les résultats de ces mesures et des
évaluations correspondantes sont donnés sur la Figure II.23. Pour l’évaluation de l’impédance de la paire
simple d’alimentation, les valeurs suivantes ont été utilisées : Reval = 1Ω, Leval = 6 nH et Ceval = 4,2 nF. Seule
la résistance change pour l’évaluation de l’impédance d’une paire doublée d’alimentation : Reval = 0,5 Ω. Les
valeurs extraites à partir de la mesure sont très similaires : Rmes est de 0,7 Ω pour l’alimentation doublée et 0,9
Ω pour l’alimentation simple, Lmes 6,5 nH et 7,5 nH. Cmes vaut 4,5 nF lorsque le circuit n’est pas polarisé et 10
nF lorsqu’il est polarisé. La première évaluation du réseau d’alimentation est donc assez précise.
Figure II.23 : Comparaison entre la mesure et l’évaluation de l’impédance entre deux broches d’alimentation du circuit 2.
2.3.2.1.3 Troisième circuit
a. A partir d’évaluations
Les lignes de masse sont reliées au slug du circuit. Les fils de bonding d’alimentation et de masse sont donc de
tailles différentes, les valeurs des éléments parasites le sont aussi. Les caractéristiques de l’alimentation sont
les suivantes :
Rgnd = 15 mΩ,
Rvdd = 30 mΩ,
Lgnd = 0,15 nH,
Lvdd = 0,38 nH,
K = 0,4 (les fils de masse longent les fils d’alimentation sur une plus courte distance)
Ccore = 25 nF.
106
Partie II : couplage substrat, méthodes, simulations et mesures
Pour les caractéristiques du courant interne, nous prendrons les valeurs suivantes :
Imoy = 1 A,
Fhorloge = 216, 108 et 54 MHz,
Transition moyenne = 0,5 ns,
Temps de commutation (skew) = 0,8 ns.
b. A partir de mesures
Pour ce troisième circuit, la mesure du coefficient de réflexion de l’impédance entre deux broches d’alimentation
du circuit n’a pas été possible, pour des raisons mécaniques. En effet, la connexion de masse de ce circuit se
situe à l’arrière du boîtier. Or, l’espacement entre les pointes de mesure de l’analyseur de réseau E5070B est
de 0,5 mm. Cette distance est beaucoup trop faible pour pouvoir connecter simultanément une broche
d’alimentation et l’arrière de la puce. Seule la capacité de cœur de ce circuit a pu être mesurée à l’aide du
capacimètre HP 4284A. La valeur mesurée de cette capacité est de Cmes = 16,5 nF lorsque le circuit n’est pas
polarisé et 30 nF lorsque celui-ci est polarisé sous 1V. L’évaluation de cette capacité en fonction de la surface
est de 25 nF. Ici encore, l’évaluation de la capacité interne est en accord avec les mesures.
2.3.2.2
Simulations
Afin de modéliser d’éventuelles variations de l’activité interne de chaque circuit, nous avons ajouté une
impulsion de courant à basse fréquence, de 10 MHz, représentant 5% de la consommation totale du circuit. Les
représentations graphiques des courants internes d’activité modélisés sont données sur la Figure II.24.
Figure II.24 : Courants d’activité interne modélisés des circuits 90 nm étudiés.
A l’aide de l’outil dédié,
nous effectuons les simulations pour chaque circuit. Les résultats des tensions
différentielles simulées sont donnés sur la Figure II.25 d’un point de vue temporel et sur la Figure II.26 d’un
point de vue fréquentiel :
107
Bruit d’alimentation et couplage substrat dans les circuits mixtes
Figure II.25 : Tensions différentielles d’alimentation simulées des circuits 90 nm étudiés, analyse temporelle.
Figure II.26 : Tensions différentielles d’alimentation simulées des circuits 90 nm étudiés, analyse fréquentielle.
Nous observons sur les spectres de perturbation de l’alimentation des circuits, que dans le cas du circuit de
grande taille (circuit 3), la tension différentielle d’alimentation a une composante basse fréquence (autour de 50
MHz : sa fréquence de résonance) assez importante. Du point de vue de la fréquence d’horloge de 216 MHz,
ce pic de résonance peut apparaître comme une composante quasi continue gênante pour le bon
fonctionnement des portes logiques du système. A chaque discontinuité rencontrée lors de l’activité du circuit
(ici modélisée par la raie de fréquence 10 MHz), le circuit entame un cycle d’oscillations spontanées dû à la
résonance du système. Ces oscillations peuvent induire une tension d’alimentation très basse pendant un cycle
entier d’horloge du circuit numérique, et donc perturber la propagation des transitions logiques durant ce cycle.
Nous verrons l’impact que peut avoir une telle composante fréquentielle sur la propagation des signaux
numériques en 2.3.3.
Le Tableau II.4 résume les résultats des simulations effectuées sur les trois circuits digitaux :
Circuit intégré
CMOS 90 nm
Fréquence de
résonance
Facteur de
qualité Q
Tension
minimale
Tension
Maximale
Tension
moyenne
Circuit 1
158 MHz
4,0
0,87 V
1,09 V
0,99 V
Circuit 2
80 MHz
4,25
0,5 V
1,33 V
0,97 V
Circuit 3
53 MHz
2,6
0,78 V
1,07 V
0,95 V
Tableau II.4 : Tableau récapitulatif du bruit d’alimentation simulé de 3 circuits digitaux en technologie CMOS 90 nm.
108
Partie II : couplage substrat, méthodes, simulations et mesures
2.3.3 Impact sur la propagation des signaux digitaux
2.3.3.1
Description de la méthode
Afin de simuler la propagation d’un signal numérique, sous influence des sauts d’alimentation, nous avons
connecté un petit circuit logique à l’alimentation précédemment modélisée. Ce circuit est en fait une chaîne de
quatre inverseurs connectés à l’alimentation perturbée, plus un cinquième de sortie connecté, lui, à une
alimentation propre. Cet étage de sortie permet de comparer de manière plus claire les signaux entrés dans la
chaîne avec ceux en sortie, en s’affranchissant des transitoires de l’alimentation perturbée. Le schéma de
simulation est le suivant :
Lvdd
Valim
Rvdd
Ccore
Lgnd
Iactivité
Vin
Vout
Rgnd
Figure II.27 : Schéma électrique de simulation de la propagation d’un signal numérique dans une chaîne d’inverseur
alimenté par un réseau bruité.
Pour comparer le comportement de cette chaîne d’inverseurs dans les différents circuits modélisés, il suffit de
changer les paramètres de l’alimentation avec ceux calculés dans la partie précédente et de comparer les
temps de propagation du signal d’entrée Vin dans la chaîne d’inverseurs. Les résultats des simulations sont
exposés sous forme de ‘diagrammes de l’œil’ (eye diagram). Pour superposer les différentes transitions
numériques, elles sont translatées de n fois la période d’horloge. Cette technique permet de mieux rendre
compte des décalages dans le temps induits par les sauts d’alimentation que subissent les signaux numériques
propagés dans la chaîne d’inverseurs. Sur ces diagrammes, nous avons ajouté la transition logique (délai et
pente du signal) calculée par l’outil d’analyse de synchronisation PrimeTime en mode ‘pire cas’ (propagation
lente des signaux digitaux). Cette transition calculée définit la limite maximale que les signaux propagés ne
devraient pas dépasser. Si les signaux simulés dépassent cette limite, cela signifie que l’outil d’analyse
temporelle définit mal les temps de propagation limites des signaux digitaux. Une analyse temporelle n’assure
donc pas le concepteur de la bonne synchronisation interne du circuit numérique.
2.3.3.2
Résultats des simulations
Après avoir effectué une analyse temporelle de la cascade d’inverseurs avec un simulateur SPICE, nous
obtenons pour le signal de sortie du réseau, un délai de 0,24 ns par rapport au signal d’entrée et un temps de
transition logique de 0,05 ns. Ces valeurs ont été obtenues pour une simulation temporelle dite ‘pire cas’ avec
une tension d’alimentation de 0,9 V et une température de 125 °C. Les ‘diagrammes de l’œil’ obtenus sont
donnés sur la Figure II.28 pour deux tensions d’alimentation différentes.
Figure II.28 : Diagrammes de ‘l’œil’ de la propagation des signaux logiques subissant un bruit d’alimentation.
109
Bruit d’alimentation et couplage substrat dans les circuits mixtes
2.3.4 Bilan et état des lieux
L’influence des sauts d’alimentation sur la propagation des signaux logiques est bien illustrée par la Figure II.28.
Un petit circuit, ayant une fréquence de résonance assez haute, voit ses signaux numériques moins perturbés
par les sauts d’alimentation qu’un circuit de grande taille ayant une fréquence de résonance basse. Les signaux
sortant de la chaîne d’inverseurs devraient arriver en même temps sur le diagramme de l’œil. Les signaux
numériques sont en fait dispersés à cause des fluctuations de la tension d’alimentation du circuit numérique.
Pour le circuit le plus gros, des signaux sont même plus lents que le ‘pire cas’ prévu par l’analyse temporelle. Il
ne s’agit pourtant que d’une chaîne de quatre inverseurs. Qu’en serait-il pour un chemin logique plus grand ?
Une fréquence de résonance très basse par rapport à la fréquence de fonctionnement numérique peut induire
des dysfonctionnements graves, si une oscillation spontanée de cette basse fréquence est engendrée.
L’augmentation de la tension d’alimentation du circuit intégré permet de diminuer la sensibilité des signaux
numériques vis-à-vis du bruit d’alimentation. La description du fonctionnement réel des différents circuits
simulés suit le même schéma logique : le circuit
de petite taille fonctionne parfaitement ; une nette
augmentation de la tension d’alimentation est nécessaire au bon fonctionnement du circuit le plus grand ; le
circuit de taille moyenne a dû faire l’objet d’optimisations au niveau des capacités de découplage de
l’alimentation sur le circuit imprimé et une légère hausse de sa tension d’alimentation est aussi nécessaire. Ces
différentes observations vont dans le sens de l’hypothèse de dysfonctionnements liés aux sauts de
l’alimentation. La prédiction de ces sauts d’alimentation ainsi que leur prise en compte lors des analyses
temporelles de vérifications deviennent indispensables pour la conception des circuits intégrés numériques de
dernière technologie. Des analyses complètes, utilisant des outils de modélisation de sauts d’alimentation [11],
sont en cours pour le troisième circuit.
110
Partie II : couplage substrat, méthodes, simulations et mesures
3
Propagation dans le substrat
Nous avons exposé une méthodologie simple d’évaluation des sauts d’alimentation dans un circuit digital. Le
bruit d’alimentation est une des principales sources de perturbations substrat. En y ajoutant le phénomène de
propagation substrat des signaux parasites et les phénomènes locaux d’injection de courant dans le substrat, il
devient possible de modéliser de manière rapide, l’impact de ces perturbations sur un bloc sensible à proximité.
3.1
Généralités
3.1.1 Description du problème rencontré
De nombreuses techniques connues d’isolation du couplage substrat existent ; elles ont été présentées en 3.1.3
de la première partie. Le bon choix parmi celles-ci est primordial pour le fonctionnement optimal du futur circuit
mixte. En effet, les contraintes en début de conception d’un circuit sont nombreuses : boîtier, nombre de lignes
d’alimentation disponibles, technologie microélectronique envisagée, surface de silicium maximale, structures
d’isolation substrat possibles… Le concepteur doit ‘jongler’ avec ces différentes contraintes afin d’optimiser au
mieux le futur circuit. Les choix sont souvent effectués sans autre certitude que celle du concepteur. Nous
proposons donc un ensemble de méthodes permettant d’aiguiller le concepteur vers une solution optimale,
minimisant le couplage par le substrat. Ces méthodes comparatives sont rapides à mettre en place et peuvent
être affinées au fur et à mesure de l’avancement du projet et ceci en fonction des outils de conception
microélectronique à disposition.
3.1.2 Méthode de simulation
Nous décomposons les sources de perturbations substrat en deux phénomènes distincts, comme cela est le
cas pour la plupart des modélisations proposées par différents auteurs [12], [13], [14]. La Figure II.29 [14]
illustre ces phénomènes.
Figure II.29 : Le couplage substrat dans les circuits mixtes [14].
La première source de bruit substrat est globale, car elle est injectée sur l’ensemble de la surface d’un bloc
numérique : il s’agit du bruit d’alimentation. La seconde source est locale, injectée de manière ponctuelle : il
s’agit du couplage capacitif des signaux logiques, via les capacités MOS, drain/substrat ou métal/substrat,
comme nous l’avons vu dans la première partie, ou encore de l’ionisation par impact sous la grille des MOS.
Ces deux phénomènes, un global et un local, sont liés (nous venons de montrer dans le paragraphe 2.3.3
l’influence des sauts d’alimentation sur la propagation des transitions logiques), nous les considérerons
indépendants pour simplifier les schémas de simulation.
111
Bruit d’alimentation et couplage substrat dans les circuits mixtes
3.1.2.1
Modèle ICEM-étendu
Nous avons donc choisi d’utiliser une approche en phase d’être standardisée permettant de modéliser le
comportement du point de vue compatibilité électromagnétique d’un circuit intégré dans son application. Un tel
modèle pourrait donc avoir de multiples utilités. Nous étendons ce modèle afin de prendre en compte les
phénomènes en rapport avec le substrat du circuit intégré. Nous considérons le bruit substrat sous deux
aspects principaux :
Le bruit substrat à caractère global,
Le bruit substrat à caractère local.
SN
Sub-Model
Substrate Voltage
IA
Sub-Model
Substrate Port Access
PDN
Sub-Model
Internal Port Access
External Port Access
3.1.2.1.1 Modèle de bruit substrat global
Nous considérons ici les sauts d’alimentation digitale comme seule source de bruit substrat. Les chutes de
potentiel de l’alimentation sont considérées comme uniformes sur l’ensemble de la surface du circuit intégré. La
grille d’alimentation digitale est donc assimilée à un nœud unique.
Modèle ICEM Classique
Figure II.30 : Modèle ICEM-étendu pour le couplage substrat.
Pour simuler la propagation des sauts d’alimentation dans le substrat, nous ajoutons un module ‘Substrate
Network’ au modèle ICEM standard (Figure II.30).
Ce modèle permet de simuler le bruit d’alimentation d’un circuit intégré se propageant dans le substrat. Comme
les sauts d’alimentation sont uniformément répartis sur la surface de la puce, ce bruit est le bruit substrat global
du circuit intégré. Pour simuler l’impact de cette tension substrat sur le comportement de différents composants,
il faut relier leur modèle électrique respectif aux nœuds de tension substrat correspondant.
3.1.2.1.2 Modèle de bruit substrat local
Les autres phénomènes d’injection de courants parasites dans le substrat sont uniques pour chaque transistor
commutant (ionisation par impact, couplage capacitif avec les signaux …). Si le bruit substrat global lié à ces
phénomènes locaux est considéré, le nombre de transistors commutant de l’état haut à l’état bas et
inversement étant très important, il est probable que statistiquement, les effets s’annulent lorsque la victime est
très éloignée de ces sources [15]. Les phénomènes dits locaux doivent alors être pris en compte lorsqu’ils sont
situés très près de la victime du bruit substrat ou lorsque le concepteur juge problématique tel ou tel signal et/ou
transistor, du fait de sa puissance, de sa taille, de sa fréquence de commutation… La modélisation de telles
sources s’effectue en utilisant une source de Thévenin équivalente connectée à un réseau substrat modélisant
la propagation des perturbations dans le substrat.
112
Partie II : couplage substrat, méthodes, simulations et mesures
V1
Z1
V2
Z2
Vs1
Vs2
SN
Sub-Model
Vn
Zn
Vs3
Figure II.31 : Modèle de substrat prenant en compte les phénomènes locaux d’injection de courants parasites dans le
substrat.
3.1.2.1.3 Modèle complet du bruit substrat
Pour simuler les deux contributions au bruit substrat que sont le bruit substrat global et le bruit substrat local, il
suffit de lier les deux modèles mis en place au modèle ICEM classique :
Le sous-modèle ‘Local Noise Injectors’
Le sous-modèle ‘Substrate Network’
LNI
Sub-Model
SN
Sub-Model
Substrate Voltage
IA
Sub-Model
Substrate Port Access
PDN
Sub-Model
Internal Port Access
External Port Access
Substrate Port Access
Modèle ICEM Classique
Figure II.32 : Modèle ICEM-étendu pour le couplage substrat.
3.1.2.2
Bruit d’alimentation
Nous considérons ici uniquement les éléments passifs du circuit mixte susceptibles de modifier la propagation
des tensions parasites substrat. Ces éléments sont :
Le boîtier et ses lignes d’alimentation et de polarisation,
Le substrat du circuit intégré : le milieu propageant ces perturbations.
La source active de courant, modélisant l’activité interne du circuit numérique est remplacée par une source de
courant fréquentielle (AC). Cette source de courant permet d’injecter une perturbation de type bruit blanc : tous
les harmoniques injectés ont la même norme. La victime est modélisée par son réseau passif d’alimentation.
Ainsi, nous pouvons obtenir les différentes tensions de masse, d’alimentation, induites par un courant d’activité
d’un circuit logique de type bruit blanc à l’aide d’une simulation dans le domaine fréquentiel. Les résultats
fréquentiels obtenus caractérisent la transmission des perturbations numériques propagées par le substrat. La
Figure II.33 donne le schéma électrique global utilisé pour simuler la transmission des perturbations générées
sur la partie analogique par les sauts d’alimentation de la partie numérique d’un circuit mixte.
113
Bruit d’alimentation et couplage substrat dans les circuits mixtes
Figure II.33 : Schéma électrique global de simulation des perturbations substrat générées sur la masse de la partie
analogique d’un circuit mixte par les sauts d’alimentation.
Ce schéma est la base des différents schémas de simulation que nous proposons ultérieurement. Ces
différents schémas de simulation permettent de comparer et finalement d’aider à choisir les différentes
possibilités de réalisation d’un circuit mixte qui s’offrent au concepteur. Il est composé de trois parties
principales :
Le numérique agresseur,
Le substrat de propagation,
L’analogique victime.
Comme la Figure II.33 le montre, les parties numériques et analogiques peuvent être modélisées de manière
similaire en utilisant les méthodes précédemment décrites de modélisation des réseaux passifs d’alimentation.
Pour modéliser la propagation dans le substrat, nous utilisons des extracteurs substrat fournissant des réseaux
RC ou R selon la gamme de fréquence et la géométrie du circuit intégré étudié. Une méthode d’extraction
substrat simple est décrite en 3.1.3.
3.1.2.3
Couplage capacitif
Pour simuler une source de bruit ponctuelle, un schéma électrique similaire à celui utilisé pour les sauts
d’alimentation peut être mis en place. La source de bruit est modélisée par une source fréquentielle de tension
de type bruit blanc (puissance constante sur la plage de fréquence déterminée) avec son impédance. Une
simulation fréquentielle permet ainsi d’identifier les caractéristiques en fréquence de la propagation des signaux
parasites dans le substrat. La Figure II.34 est le schéma électrique de base utilisable pour simuler la
propagation des tensions parasites générées par une source de perturbations locale :
Figure II.34 : Schéma électrique global de simulation des perturbations substrat générées sur la masse de la partie
analogique d’un circuit mixte par les phénomènes locaux.
114
Partie II : couplage substrat, méthodes, simulations et mesures
Le réseau RC substrat a été simplifié en un réseau R pour la visibilité du schéma. La capacité Clocal peut être
ramenée à un autre type d’impédance, selon la source locale de perturbations (une capacité s’il s’agit du
couplage du substrat avec une interconnexion, une résistance s’il s’agit d’ionisation par impact sous un MOS).
La modification des divers éléments des réseaux d’alimentation analogique et numérique et les simulations
associées, peuvent aider à choisir les meilleures configurations au niveau de la propagation des perturbations
locales dans le substrat.
3.1.3 Application d’extraction des éléments parasites substrat
3.1.3.1
Principe
L’extracteur de parasite substrat, implémenté en langage Java pour une portabilité facilitée, utilise les fonctions
de Green afin de générer un maillage RC du substrat [16]. Le substrat est considéré comme une superposition
de couches condutrices de différentes résistivités et de différentes permittivités diélectriques. A partir d’une liste
de contacts de forme rectangulaire, sur la surface du silicium, l’outil retourne une matrice de résistances, ou de
capacités. La fonction de Green est décrite en première partie (3.2.2.2). Le noyau utilisé prend en compte les
bords de puce, il est de la forme :
∞
G(x,y,z,x',y',z') =
∑
fmn . cos(δ.x).cos(δ.x').cos(ζ.y).cos(ζ.y') [16]
m, n = 0
Cette fonction est une série en deux dimensions m et n. Fmn est une fonction de m et n calculée à partir de la
taille et du profil de conductivité du substrat ; x et y sont les coordonnées du point où est appliqué un courant
élémentaire ; x’ et y’ les coordonnées du point où est induite par le courant élémentaire la tension substrat ;
δ et ς sont des fonctions de m et n calculées à partir de la taille du substrat considéré. La démonstration de
l’obtention de ce noyau est donnée en annexe A.3.
3.1.3.2
Présentation générale
L’extraction du substrat se déroule en trois étapes, le logiciel se présente donc sous trois onglets différents. En
premier lieu, il est nécessaire de décrire le substrat dans lequel se propagent les signaux parasites. Ensuite, il
faut donner les différentes géométries du circuit : taille de la puce, localisation et forme des contacts substrat.
Finalement, une fois les données utiles entrées dans l’outil, un dernier onglet permet de calculer les différentes
valeurs de résistances et capacités parasites entre les contacts de surface du substrat. La Figure II.35 résume
l’utilisation de cet outil informatique :
Figure II.35 : Fonctionnement de l’outil informatique d’extraction des résistances et capacités substrat.
115
Bruit d’alimentation et couplage substrat dans les circuits mixtes
3.1.3.2.1 Profils de résistivité et de permittivité du substrat
Dans le cas de l’extraction du substrat par la méthode de Green, le substrat est considéré comme une
superposition de couches diélectriques et/ou conductrices. Ces couches sont donc caractérisées par :
Leur épaisseur en µm,
Leur résistivité en Ω.cm,
Leur permittivité diélectrique relative.
Les caractéristiques de ces couches sont à saisir dans l’application sous la forme d’un tableau dont les champs
peuvent être remplis individuellement. Des lignes peuvent être ajoutées ou soustraites au tableau en appuyant
sur les boutons ‘Add’ et ‘Del’. Il faut alors définir les caractéristiques de chaque couche en remplissant les
champs adéquats. Pour information, l’épaisseur totale des couches, normalement égale à l’épaisseur de la
puce de silicium, est calculée et affichée à chaque changement observé dans le tableau. Une option ‘backside’
permet de définir si l’arrière de la puce est métallisé donc conducteur, ou non. Il est aussi possible de
sauvegarder et de lire le profil du substrat dans un fichier de type ASCII grâce aux boutons ‘load’ et ‘save’.
Enfin, des profils enregistrés de technologies existantes, peuvent être chargés à l’aide du dernier bouton, mis
sur ‘b6g’ (une technologie BiCMOS 0,35 µm de STMicroelectronics). Une capture d’écran donnée dans la
Figure II.36. Dans ce cas de figure, la permittivité relative du substrat est considérée constante, quelle que soit
la couche définie. Il s’agit de la permittivité relative du silicium de valeur 11,7.
Figure II.36 : Capture d’écran du premier onglet de définition d’un profil substrat de l’application d’extraction des résistances
et capacités substrat.
3.1.3.2.2 Données géométriques
Une fois les propriétés du substrat entrées dans l’outil, les données géométriques du circuit intégré sont
nécessaires. Il faut d’abord déterminer la taille de la puce, rectangulaire dans la plupart des cas. Les contacts
substrat des circuits numériques et analogiques sont définis par des surfaces rectangulaires sur le silicium. Ces
surfaces sont considérées comme équipotentielles. Les effets de profondeur de caisson des contacts ne sont
pas pris en compte dans l’algorithme d’extraction. Les rectangles de contact substrat sont fournis à l’outil sous
une forme de liste récapitulant les noms des nœuds associés aux géométries, les coordonnées de l’angle
inférieur gauche de chaque rectangle et enfin sa taille, largeur et hauteur. Le même système d’ajout et de
suppression de ligne du tableau de géométries que le premier onglet de définition des couches substrat est
employé. Les données peuvent être sauvegardées
dans un fichier de type ASCII. Enfin, une vue des
géométries entrées dans l’outil est actualisée dans une fenêtre graphique spéciale. La Figure II.37 est une
capture d’écran du second onglet de l’application permettant d’entrer les données géométriques du circuit à
l’extracteur.
116
Partie II : couplage substrat, méthodes, simulations et mesures
Figure II.37 : Capture d’écran du second onglet de définition des géométries de surface de l’application d’extraction des
résistances et capacités substrat.
3.1.3.2.3 Extraction des résistances et des capacités
Après la saisie des différentes informations sur la technologie et sur le circuit, l’extraction du réseau RC substrat
peut s’effectuer. L’algorithme d’extraction fait plusieurs itérations avant de converger vers une solution
acceptable. Plus le nombre d’itérations est important, plus les résultats obtenus sont fins. Le nombre d’itérations
peut être défini de manière manuelle, si l’utilisateur souhaite avoir une précision maximale, ou de manière
automatique avec une précision donnée relativement bonne. Le nombre d’itérations automatiques est calculé à
partir du rapport entre la plus grande dimension de la puce et la plus petite dimension des contacts substrat.
Des d’explications sur l’algorithme d’extraction substrat sont données en annexes A.3.
Les résistances et capacités sont extraites indépendamment en appuyant sur les boutons dédiés. Après un
temps d’extraction plus ou moins long, selon le nombre d’itérations, les résultats d’extraction sont affichés sous
forme matricielle, comme le montre la Figure II.38 :
Figure II.38 : Capture d’écran du troisième onglet d’extraction des résistances et capacités de l’application d’extraction
substrat.
Les résistances ou capacités entre les nœud i et j sont affichées sur la ième ligne et jème colonne des matrices.
Les éléments diagonaux sont les résistances et capacités entre les nœuds concernés et l’arrière de la puce
(backside). Les résultats peuvent être exportés dans des fichiers textuels de différents format : matlab ou netlist
de type SPICE.
Remarque 1 : La précision d’extraction peut être améliorée en décomposant un contact substrat en plusieurs rectangles, tel
un maillage [16].
Remarque 2 : Les géométries de contact sont des équipotentielles. Des contacts non-uniformes ne peuvent pas être
modélisés en utilisant cette méthode. Cette remarque est importante à prendre en compte lors de la modélisation d’anneaux
de garde : le modèle obtenu isole de manière uniforme, ce qui n’est pas le cas dans la réalité.
117
Bruit d’alimentation et couplage substrat dans les circuits mixtes
L’utilisation très simple permet de modéliser très rapidement la propagation substrat dans un circuit intégré.
D’autres outils existent et permettent des extractions du même type, comme substrateStorm [17]. L’avantage de
cette application tient dans sa mise en œuvre aisée. La mise en place de modèles simples de simulation de
couplage par le substrat peut s’appuyer sur cet outil.
3.2 Simulations et méthodes
Nous proposons ici une méthode ‘complète’ permettant faire des choix technologiques et pratiques lors de la
conception d’un circuit intégré pour minimiser l’impact du couplage substrat. Nous appuyons notre méthode par
une étude de cas virtuels, basée sur des données réelles.
Remarque : Dans cette étude, nous ne prenons pas en compte l’incidence des entrées/sorties du circuit, formant une
couronne autour du circuit intégré (‘padring’). La même démarche logique peut cependant être suivie.
3.2.1 Présentation d’un problème typique
Nous considérons pour cette étude un circuit mixte dont les caractéristiques sont les suivantes :
Technologie 0,13 µm,
Substrat résistif de 10 Ω.cm,
Taille de 5 mm x 5 mm, dont 10 mm² de numérique,
Consommation numérique de 0,3 A,
Fréquence de l’horloge logique de 100 MHz,
10 broches du boîtier sont disponibles pour l’alimentation des parties numérique et analogique mais
aussi pour les polarisations des éventuelles structures d’isolation substrat.
Chaque connexion aux broches externes du circuit (fils de bonding) a une inductance de 5 nH et une résistance
de 0,25 Ω (boîtier de type TQFP). Deux fils de bonding adjacents ont un coefficient de couplage K de 0,6. Il est
possible de diminuer la résistance parasite des fils de bonding en les doublant. Cette technique ne diminue
cependant pas l’inductance globale du double bonding. La connexion de la face arrière du boîtier du circuit est
considérée comme parfaitement ramenée à la masse.
Nous considérons pour cette étude qu’une partie de la circuiterie analogique, un inverseur CMOS par exemple.
Cet inverseur possède trois surfaces de contact avec le substrat :
La masse analogique avec un plot de type P,
L’alimentation analogique avec un caisson de type N,
Un nœud quelconque, situé entre les deux autres contacts, la partie de substrat située sous le canal
d’un NMOS par exemple.
Ces trois surfaces de contact avec le substrat sont susceptibles de ‘capter’ les perturbations générées par le
circuit digital à proximité, et ainsi causer les dysfonctionnements de l’inverseur CMOS analogique.
La topographie de ce circuit virtuel est donnée par la Figure II.39.
Surface d’alimentation
analogique
Surface d’un point
particulier analogique
Surface de masse
digitale
PARTIE
ANALOGIQUE
PARTIE
DIGITALE
5 mm
Surface de masse
analogique
5 mm
Figure II.39 : Topographie d’un circuit intégré d’étude pour l’optimisation du couplage par le substrat.
118
Partie II : couplage substrat, méthodes, simulations et mesures
3.2.2 Méthodologie de modélisation du problème
Nous décrivons ici comment évaluer chaque partie du schéma électrique de simulation du couplage substrat
dans le circuit virtuel de démonstration. Les schémas électriques mis en place sont très simples et ne
modélisent pas de manière fine les différentes parties d’un circuit intégré mixte au-delà du GHz.
3.2.2.1
Alimentations
Les méthodes décrites tout au long de ce document sont utilisées pour la modélisation des alimentations des
deux type de blocs : numérique et analogique. Les 10 fils d’alimentation du boîtier disponibles sont distribués
entre la partie numérique et la partie analogique par paire. Dans les circuits intégrés, les fils de bonding
d’alimentation sont généralement appairés. Le couplage électromagnétique existant entre la paire de fils
d’alimentation diminue leur inductance globale et leur rayonnement. Si le boîtier n’a pas de connexion face
arrière (slug), il existe une capacité entre le plan métallique du boîtier, permettant de coller la puce de silicium,
et le plan de masse du circuit imprimé de quelques pF. Nous prendrons la valeur de 1pF (à calculer en fonction
de la surface des plans métalliques, de l’épaisseur et de la permittivité du plastique du boîtier). Les modèles de
base de l’alimentation des blocs numériques et analogiques sont donnés ci-après.
3.2.2.1.1 Bloc numérique :
Trois paires de bonding sont utilisées. La capacité surfacique de la technologie CMOS de 130 nm est évaluée à
700 pF/mm². Les données du réseau d’alimentation de la partie numérique sont les suivantes :
LgndDig = LvddDig = 1,66 nH,
RgndDig = RvddDig = 83,33 mΩ,
K = 0,6 ,
Ccoeur = 7 nF.
3.2.2.1.2 Bloc analogique :
Pour la simplicité de la démonstration, nous choisissons de définir le bloc analogique comme étant un
amplificateur inverseur MOS constitué d’un PMOS et d’un NMOS, donc l’impédance interne peut être
considérée comme une capacité Cana en parallèle avec une résistance Rana. Cet inverseur est alimenté, dans
le schéma de base, par deux paires de fils d’alimentation. Les caractéristiques du réseau passif de la partie
analogique sont les suivantes :
LgndAna = LvddAna = 2,5 nH,
RgndAna = RvddAna = 125 mΩ,
K = 0,6,
Cana = 500 fF,
Rana = 1 kΩ.
Le schéma de simulation du couplage substrat du circuit utilisera donc ces valeurs pour la configuration de
base. Ces valeurs vont varier en fonction des techniques d’implémentation envisagées et testées.
3.2.2.2
Sources de perturbations
La partie numérique est ici considérée comme la source de perturbation. Comme nous l’avons dit
précédemment, cette source peut être divisée en deux parties : une source de perturbations globales et une
source de perturbations locales.
119
Bruit d’alimentation et couplage substrat dans les circuits mixtes
3.2.2.2.1 Perturbations globales
Les perturbations globales sont les sauts d’alimentation numérique engendrés par l’activité du bloc numérique.
Afin de caractériser la propagation des signaux parasites générés par les courants absorbés par la circuiterie
logique, la source de courant équivalente au courant interne d’activité est une source de type bruit blanc.
3.2.2.2.2 Perturbations locales
Les sources locales de perturbations sont difficiles à déterminer et à modéliser, elles peuvent en effet être
situées n’importe où. Nous considérerons donc le pire cas, une source de tension de type bruit blanc présentant
l’impédance substrat la plus faible possible avec la partie analogique victime : la frontière du bloc analogique et
du bloc numérique. Une longue bande longeant la frontière des deux ‘mondes’ est la surface de contact par
laquelle ‘entre’ la perturbation locale substrat. Ce cas particulier a peu de chance d’être retrouvé dans un circuit
réel, il s’agit d’un cas d’étude permettant de faire des simulations comparatives et de trouver les configurations
conférant le plus d’immunité au bruit possible au circuit mixte intégré.
3.2.2.3
Propagation dans le substrat
Un réseau RC est utilisé pour modéliser la propagation dans le substrat des perturbations générées par le
circuit numérique. Ce réseau est obtenu avec l’application élaborée pour l’extraction des résistances et
capacités substrat décrite en 3.1.3. Le substrat est résistif (10 Ω.cm), l’arrière de la puce flottant, non métallisé.
La topographie du circuit, entrée dans l’outil est visible sur la capture d’écran de la Figure II.40.
Figure II.40 : Vue substrat d’un circuit intégré dans l’application informatique dédiée d’extraction des résistances et
capacités substrat.
3.2.2.4
Victimes du couplage substrat
La partie subissant les perturbations substrat est la partie analogique. Elle est caractérisée par trois points
d’injection de bruit substrat possible :
La masse, directement couplée au substrat dans le cas de base par un plot de type P (gndAna sur la
Figure II.40),
La zone substrat sous le canal du NMOS du système analogique (netAna sur la Figure II.40),
L’alimentation du système analogique (vddAna sur la Figure II.40), couplée au substrat via une capacité
due à un caisson N d’isolation avec le substrat P. Cette capacité dépend de la surface et du périmètre
du caisson N, ici de 0,03 mm² et de 0.8 mm. La capacité d’une telle structure en technologie 0,13 µm
est de 1,5 pF.
120
Partie II : couplage substrat, méthodes, simulations et mesures
Nous identifions trois moyens de caractériser l’impact du bruit substrat sur une telle structure :
La tension différentielle d’alimentation induite par les perturbations : une chute du potentiel
d’alimentation du dispositif analogique affecte son fonctionnement et sa fonction de transfert.
La tension en mode commun d’alimentation : la présence d’une tension de mode commun sur
l’alimentation d’un circuit analogique peut induire des décalages de tension entre les entrées/sorties du
dispositif et son environnement.
La tension différentielle entre la masse et le substrat du NMOS : le courant circulant dans un MOS
dépend de sa tension grille/substrat. Une variation de potentiel entre le substrat et la masse d’un NMOS
induit un courant parasite dans le canal de celui-ci, donc un dysfonctionnement ou des pertes de
performances.
Les tensions et courants observés pour caractériser l’impact du bruit substrat sur le bloc analogique du circuit
peuvent être différents, en fonction du type de dispositif perturbé. C’est au concepteur de choisir quels tensions
ou courants parasites peuvent être induits par les perturbations substrat dans le dispositif pour caractériser la
sensibilité du système analogique au couplage par le substrat.
3.2.3 Diverses possibilités d’implémentation
Comme nous l’avons vu dans la première partie traitant des mécanismes du bruit substrat, le couplage par le
substrat est un phénomène complexe. Il est nécessaire de prendre en compte tous les éléments d’un circuit
intégré afin de pouvoir modéliser correctement leurs effets. La modification de divers éléments d’un système
intégré (réseau d’alimentation, géométrie, technologie employée …) change les caractéristiques du bruit
substrat du circuit. Nous donnons une liste non exhaustive de différentes possibilités de modification s’offrant au
concepteur de ce circuit d’étude pouvant avoir un impact non négligeable sur le couplage par le substrat. Ces
modifications sont prises en compte dans les différents schémas électriques de simulation mis en place.
3.2.3.1
Circuit de base et redistribution des alimentations
Le schéma électrique correspondant au circuit de base utilise les valeurs de résistances, inductances, capacités
et autres composants parasites données en 3.2.2. La gestion des alimentations est une possibilité de
modification du design du circuit pouvant avoir un impact non négligeable sur le bruit substrat. Les 5 paires
d’alimentation peuvent donc être distribuées de différentes manières :
4 paires d’alimentation numérique et une paire d’alimentation analogique,
3 paires d’alimentation numérique et 2 paires d’alimentation analogique (configuration de base de
3.2.2.1),
2 paires d’alimentation numérique et 3 paires d’alimentation analogique.
La possibilité d’une seule paire d’alimentation numérique n’est pas proposée. En effet, une seule paire de fils
implique une chute de tension statique de l’alimentation numérique trop importante pour assurer son bon
fonctionnement ( ∆Valim = Ralim x Iconso = 0,5 Ω x 0,3 A = 0,15 V sur une tension d’alimentation de 1V …).
Deux paires d’alimentation est déjà un cas limite mais nous le gardons pour cette étude. Le schéma électrique
de simulation correspondant à cette configuration de base est donné dans la Figure II.41 pour la modélisation
de la perturbation globale.
121
Bruit d’alimentation et couplage substrat dans les circuits mixtes
VddDig
MUTIND
LvddAna
Cnwell
Cdig
Edig
VddAna
LvddDig
RvddDig
Iint
Kdig
Cana
Rana
netAna
RvddAna
Kana
MUTIND
Eana
substrat
gndDig
RgndDig
Cback
gndAna
LgndDig
LgndAna
RgndAna
Figure II.41 : schéma électrique de simulation du bruit substrat global dans la configuration de base.
Dans ce schéma électrique, nous pouvons identifier :
La partie numérique à gauche,
La partie analogique à droite,
Le réseau RC substrat extrait avec l’application informatique dédiée au centre,
La capacité de la face arrière du boîtier avec le plan de masse du circuit imprimé Cback,
La capacité Nwell entre le caisson d’isolation substrat de l’alimentation du bloc analogique et la surface
d’injection substrat considérée.
Remarque : Pour le numérique la capacité Nwell est incluse dans la capacité Cdig. La résistance entre cette capacité Nwell
et la masse de la partie numérique est négligeable, les contacts substrat sont nombreux sur toute la surface du circuit
numérique. Cette capacité est donc mise en parallèle avec les capacités MOS et d’interconnexions du circuit numérique.
Le schéma électrique permettant de modéliser l’impact d’une source de perturbation ponctuelle est très similaire
au précédent. La source de courant représentant l’activité interne du circuit logique est remplacée par une
source de tension parasite. La Figure II.42 est le schéma électrique utilisé pour les simulations en utilisant l’outil
d’Agilent ADS.
RvddDig
LvddDig
VddAna
vddDig
Cdig
Edig
MUTIND
Kdig
LvddAna
Cnwell
Vlocal
netAna
Rana
RvddAna
Cana
Kana
MUTIND
Eana
substrat
gndDig
RgndDig
LgndDig
Cback
gndAna
LgndAna
RgndAna
Figure II.42 : Schéma électrique de simulation du bruit substrat local dans la configuration de base.
3.2.3.2
Connexion de la face arrière
Comme nous l’avons vu dans la première partie, une possibilité intéressante consiste à connecter la face
arrière de la puce de silicium à une masse, via le boîtier. Afin d’assurer un bon contact de la face arrière, il est
indispensable d’effectuer un traitement spécifique sur la puce, souvent onéreux. Il faut ôter la couche d’oxyde à
l’arrière de la puce et y déposer une fine couche métallique de contact. Trois cas sont donc proposés :
Aucun traitement chimique effectué, mais la connexion arrière du boîtier est mis à la masse,
La face arrière de la puce est désoxydée et métallisée, le boîtier n’est cependant pas connecté à la
masse,
La connexion de la face arrière est optimale : le traitement chimique est spécifique ainsi que la
connexion du boîtier à une masse propre.
122
Partie II : couplage substrat, méthodes, simulations et mesures
Les modifications du schéma électrique permettant de simuler de tels cas sont simples. Pour prendre en
compte un traitement chimique de la face arrière de la puce, il suffit de cocher l’option ‘backside connected’
dans l’outil d’extraction substrat présenté en 3.1.3. Celui-ci considérera ainsi une dernière couche très
conductrice lors de l’extraction des résistances et des capacités substrat. Pour considérer une connexion de
masse de l’arrière du boîtier du circuit intégré, il faut remplacer la capacité Cback, dans les Figure II.41 et Figure
II.42, par un fil court-circuitant la masse et l’arrière de la puce.
3.2.3.3
Substrat conducteur
Il peut aussi s’avérer intéressant d’exploiter d’autres technologies, ayant une résistivité substrat différente. Pour
cette étude, nous envisageons l’utilisation d’un substrat très conducteur (13 mΩ.cm). L’avantage d’un tel
substrat à faible résistivité est de permettre une évacuation plus facile des tensions parasites. Il faut donc
ajouter des points dits ‘froids’ de tension : une connexion de la face arrière du circuit est parfaite pour évacuer
les courants et tensions parasites. Les mêmes configurations qu’en 3.2.3.2 sont donc utilisées, mais avec un
substrat conducteur. Le réseau RC du substrat conducteur est obtenu en changeant les caractéristiques du
substrat lors de sa définition dans l’application dédiée.
3.2.3.4
Anneau de garde de type P
D’autres moyens d’isolation substrat ont été présentés dans la première partie de ce document. Un des moyens
les plus utilisés pour l’isolation substrat est l’anneau de garde de type P. Cet anneau, situé autour de
l’agresseur ou de la victime, permet d’évacuer vers la masse les signaux parasites substrat. D’excellentes
caractéristiques de connexion à la masse de tels dispositifs de protection sont donc nécessaires. Nous
explorons ici diverses possibilités de topographie et de polarisation du circuit intégré. Comme le montre le
Figure II.43, il est possible d’utiliser un anneau unique autour de la partie numérique ou de la partie analogique,
mais aussi d’utiliser deux anneaux : un autour de chaque partie.
PARTIE
ANALOGIQUE
PARTIE
ANALOGIQUE
PARTIE
ANALOGIQUE
PARTIE
NUMERIQUE
PARTIE
NUMERIQUE
PARTIE
NUMERIQUE
A
B
C
Anneau de garde de type P
Figure II.43 : Différentes possibilités d’ajout d’anneaux de garde de type P :
A : autour du numérique,
B : autour de l’analogique,
C : autour du numérique et de l’analogique
Le schéma électrique de simulation d’une telle structure varie peu. En fonction du nombre d’anneaux de garde
implémentés, des entrées/sorties du module RC du substrat sont ajoutés. Ces nouvelles connexions doivent
être mises à la masse du système en utilisant des fils de bonding disponibles. Diverses configurations de
polarisation sont possibles. Nous avons choisi d’utiliser de 1 à 4 fils de bonding pour polariser les anneaux de
garde. La configuration d’alimentation s’en trouve donc changée, 6 à 9 fils de connexion sont disponibles pour
l’alimentation des deux parties du circuit intégré. Dans le cas où un nombre impair de fils d’alimentation reste
disponible, le fil restant sera utilisé pour connecter la masse digitale du circuit. Dans le cas où un seul anneau
de garde est ajouté, nous utilisons un ou deux fils de bonding pour le polariser. Dans le cas où deux anneaux
123
Bruit d’alimentation et couplage substrat dans les circuits mixtes
de garde ont été ajoutés, un à deux fils de bonding par anneau sont utilisés. Nous rappelons que chaque fil de
bonding a une inductance de 5 nH et une résistance parasite de 250 mΩ.
3.2.3.5
Caissonnage N
Un autre type d’isolation déjà évoqué permet non seulement d’évacuer les courants et tensions parasites, mais
aussi d’isoler, de manière électrique, les composants d’un même substrat les uns des autres. Il s’agit du
caissonnage N ou encore triple-well. Les caissons N d’isolation doivent être polarisés par une tension positive
afin de polariser en inverse la jonction PN qu’ils forment avec le substrat P. Nous utilisons les mêmes
configurations que pour l’isolation de type anneau de garde P (Figure II.43) :
Le numérique dans un caisson N,
L’analogique dans un caisson N,
Le numérique et l’analogique dans deux caissons N séparés.
Ici encore, 1 à 4 fils de connexion du boîtier sont consacrés à la polarisation de ces structures d’isolation.
Le caisson N d’isolation peut être polarisé de deux manières différentes :
Avec l’alimentation du bloc isolé,
Avec une polarisation dédiée.
3.2.3.5.1 Polarisation substrat et alimentation communes
Dans ce cas, le caisson N d’isolation est polarisé avec la même source de tension que l’alimentation du bloc
isolé. Si le bloc est considéré comme la partie bruyante du circuit, les fluctuations de l’alimentation sont
propagées dans le substrat par la grande surface de contact que forme le caisson. Si le bloc est la victime, la
grande surface de contact substrat du caisson N, absorbe les perturbations substrat et les transmet à son
réseau d’alimentation. Une meilleure solution consiste à séparer la polarisation du caisson d’alimentation de
l’alimentation du circuit.
3.2.3.5.2 Polarisation substrat et alimentation dédiées
Le caisson N d’isolation est polarisé avec une source de tension différente de l’alimentation du circuit. Cette
technique est dénommée ‘split power’. Pour un circuit constitué de transistor MOS, le caisson N d’isolation et
les sources des PMOS forment des capacités de jonction. De manière globale, il existe donc une capacité de
jonction entre le caisson d’isolation à polarisation dédiée et l’alimentation du circuit MOS. Ce caisson isole aussi
les NMOS du circuit du reste du substrat. Il existe une capacité de jonction entre le substrat des NMOS
caissonnés et le caisson N, mais aussi entre le caisson N d’isolation et le reste du substrat. La méthode de
modélisation d’un caisson N, avec polarisation dédiée ou non, et des parties qu’il isole à partir de l’application
informatique d’extraction est donnée en annexe A.4.
Remarque : De la même manière, la masse d’un circuit peut être dissociée de la polarisation substrat. Cette technique
s’appelle ‘Split Ground’. La masse du circuit isolé et la polarisation de son substrat sont couplées par une capacité de
jonction due aux jonctions PN en inverse que forment les sources des NMOS avec le substrat P dans le cas d’un circuit MOS.
La modélisation de ce type d’isolation est présentée en annexe A.4.
124
Partie II : couplage substrat, méthodes, simulations et mesures
3.2.3.6
Bilan des paramètres à ajuster
Alimentation
Numérique
3 paires de fils
2 paires de fils
4 paires de fils
Alimentation
Analogique
2 paires de fils
3 paires de fils
1 paire de fils
Type de
substrat
Résistif(15Ω.cm)
Résistif(15Ω.cm)
Résistif(15Ω.cm)
Face
arrière
3 paires de fils
2 paires de fils
Résistif(15Ω.cm)
3 paires de fils
2 paires de fils
Résistif(15Ω.cm)
Substrat
conducteur
Le Tableau II.6 récapitule les différentes possibilités d’implémentation investiguées :
3 paires de fils
2 paires de fils
conducteur(0.1Ω.cm)
3 paires de fils
2 paires de fils
conducteur(0.1Ω.cm)
3 paires de fils
2 paires de fils
conducteur(0.1Ω.cm)
Cas n°9
3 fils de masse et 2
fils d’alimentation
2 paires de fils
Résistif(15Ω.cm)
Cas n°10
2 paires de fils
2 paires de fils
Résistif(15Ω.cm)
3 fils de masse et 2
fils d’alimentation
2 paires de fils
Résistif(15Ω.cm)
2 paires de fils
2 paires de fils
Résistif(15Ω.cm)
2 paires de fils
2 paires de fils
Résistif(15Ω.cm)
2 paires de fils
1 paire de fils
Résistif(15Ω.cm)
3 fils de masse et 2
fils d’alimentation
2 paires de fils
2 paires de fils
2 paires de fils
3 fils de masse et 2
fils d’alimentation
2 paires de fils
2 paires de fils
2 paires de fils
2 paires de fils
2 paires de fils
Résistif(15Ω.cm)
2 paires de fils
1 paire de fils
Résistif(15Ω.cm)
3 fils de masse et 2
fils d’alimentation
2 paires de fils
2 paires de fils
2 paires de fils
3 fils de masse et 2
fils d’alimentation
2 paires de fils
2 paires de fils
2 paires de fils
2 paires de fils
2 paires de fils
Résistif(15Ω.cm)
2 paires de fils
1 paire de fils
Résistif(15Ω.cm)
Cas n°4
Cas n°5
Cas n°6
Cas n°7
Cas n°8
Cas n°11
Cas n°12
Cas n°13
Anneaux de garde P+
Cas n°1 (référence)
Cas n°2
Cas n°3
Stratégie
alimentation
Cas étudié
Cas n°14
Cas n°17
Cas n°18
Cas n°19
Cas n°20
Cas n°21
Cas n°22
Cas n°23
Cas n°24
Cas n°25
Cas n°26
Caissons N+ polarisés sur une source dédiée
Cas n°16
Caissons N+ polarisés sur l’alimentation
commune
Cas n°15
Résistif(15Ω.cm)
Résistif(15Ω.cm)
Résistif(15Ω.cm)
Résistif(15Ω.cm)
Résistif(15Ω.cm)
Résistif(15Ω.cm)
Résistif(15Ω.cm)
Résistif(15Ω.cm)
Protection
substrat utilisée
X
X
X
Face arrière métallisée et
connectée
Face arrière métallisée et
flottante
Face arrière métallisée et
connectée
Face arrière métallisée et
flottante
Face arrière non-métallisée
et flottante
Anneau P+ autour du
numérique : 1 fil
Anneau P+ autour du
numérique : 2 fils
Anneau P+ autour de
l’analogique : 1 fil
Anneau P+ autour de
l’analogique : 2 fils
Anneaux P+ autour de
l’analogique et du
numérique : 2 x 1 fils
Anneaux P+ autour de
l’analogique et du
numérique: 2 x 2 fils
Caisson N+ autour du
numérique : 1 fil sur
l’alimentation commune
Caisson N+ autour du
numérique : 2 fils sur
l’alimentation commune
Caisson N+ autour de
l’analogique : 1 fil sur
l’alimentation commune
Caisson N+ autour de
l’analogique : 2 fils sur
l’alimentation commune
Caissons N+ autour de
l’analogique et du
numérique : 2 x 1 fils sur
l’alimentation commune
Caissons N+ autour de
l’analogique et du
numérique: 2 x 2 fils sur
l’alimentation commune
Caisson N+ autour du
numérique : 1 fil sur
polarisation dédiée
Caisson N+ autour du
numérique : 2 fils sur
polarisation dédiée
Caisson N+ autour de
l’analogique : 1 fil sur
polarisation dédiée
Caisson N+ autour de
l’analogique : 2 fils sur
polarisation dédiée
Caissons N+ autour de
l’analogique et du
numérique : 2 x 1 fils sur
polarisation dédiée
Caissons N+ autour de
l’analogique et du
numérique: 2 x 2 fils sur
polarisation dédiée
Tableau II.5 : Tableau récapitulatif des différentes configurations évaluées du circuit virtuel d’étude.
125
Bruit d’alimentation et couplage substrat dans les circuits mixtes
3.2.4 Comparaison des simulations
Les résultats des différentes simulations fréquentielles sont présentés sous forme de courbes d’atténuations de
tensions (en dB) en fonction de la fréquence pour chaque technique d’isolation substrat évaluée. Les sources
de perturbations globales ou locales sont des générateurs de courant ou de tension de type bruit blanc. Les
courbes d’atténuations obtenues caractérisent donc la propagation substrat de ces perturbations. Ce type
d’analyse permet de comparer l’atténuation du couplage par le substrat des diverses techniques les unes par
rapport aux autres et ainsi de choisir le meilleur compromis. Nous présentons ici les résultats obtenus à partir
de modélisations de sources globales de perturbations substrat (sauts d’alimentation 3.1.2.2) afin de réduire le
nombre de représentations graphiques dans les parties suivantes. Cependant, les simulations de sources
locales ont été effectuées. Leurs résultats sont comparables à ceux obtenus à partir de simulations de sources
globales et amènent aux mêmes conclusions.
Trois types de fonction de transfert substrat sont donnés pour chaque jeu de simulations :
Entre la perturbation globale substrat et la tension différentielle d’alimentation du bloc analogique
(notée alimentation différentielle),
Entre la perturbation globale substrat et la tension en mode commun de l’alimentation du bloc
analogique (notée mode commun),
Entre la perturbation globale substrat et la tension différentielle entre un nœud analogique particulier
(sous le canal d’un NMOS par exemple) et la masse analogique (notée nœud analogique).
Ces trois fonctions de transfert donnent une idée claire de l’efficacité de chaque technique d’isolation substrat
utilisée. Le schéma électrique de la Figure II.44 donne ces différentes tensions :
VddAna
LvddAna
Cnwell
RvddAna
VDiff et VMC
netAna
substrat
Cback
Cana
Rana
Kana
MUTIND
Eana
VDiff et VMC
Vnoeud
Vnoeud
PARTIE
DIGITALE
gndAna
LgndAna
RgndAna
Tensions Alimentation
différentielle et de mode commun
PARTIE
ANALOGIQUE
Tension du nœud analogique
Figure II.44 : Tensions analogiques observées sur le circuit virtuel d’étude.
3.2.4.1
Circuit de base et redistribution des alimentations
Les configurations d’alimentation de ce circuit sont données en 3.2.4.1. Les représentations graphiques des
résultats sont données sur la Figure II.45. Les pics de résonance de l’alimentation numérique et analogique
sont nettement discernables sur les courbes de tension différentielle. Le premier pic correspond à l’alimentation
numérique : la fréquence de résonance diminue avec le nombre de paires de fils d’alimentation numérique,
l’inductance globale de l’alimentation augmente en effet. Le second pic de résonance, plus haut, correspond à
l’alimentation de la partie analogique : sa fréquence augmente avec le nombre de paires de fils d’alimentation
analogique. Les valeurs de ces fréquences de résonance peuvent être évaluées à partir des valeurs des
inductances, résistances et capacités des lignes d’alimentation données en 3.2.2.1.
126
Partie II : couplage substrat, méthodes, simulations et mesures
Configuration de base : 3 paires d’alimentations digitales, 2 paires d’alimentations analogiques
Configuration 1 : 2 paires d’alimentations digitales, 3 paires d’alimentations analogiques
Configuration 2 : 4 paires d’alimentations digitales, 1 paires d’alimentations analogiques
Figure II.45 : Atténuations des tensions parasites avec différentes configurations d’alimentation du dispositif.
Comme le montrent les courbes représentatives de la tension d’alimentation analogique induite par les sauts
d’alimentation numérique, il paraît plus judicieux de favoriser les connexions analogiques au détriment des
connexions numériques. En effet, une bonne connexion de l’alimentation analogique lui confère une meilleure
immunité. Il en est autrement du nœud analogique qui, alors que la masse du dispositif analogique est rendue
plus stable par une bonne connexion, lui est flottant et subit les perturbations numériques de la même manière.
Il s’en suit une tension différentielle nœud analogique / masse analogique plus importante aux fréquences
inférieures à la fréquence de coupure du réseau d’alimentation analogique.
3.2.4.2
Connexion de la face arrière
Les configurations du circuit d’évaluation avec traitement spécifique de la face arrière sont données en 3.2.3.2.
La configuration dans laquelle la face arrière du circuit est connectée à la masse sans être métallisée n’apporte
rien par rapport à la configuration de base. En effet, les effets de cette connexion n’apparaissent qu’en hautes
fréquences (la capacité entre l’arrière de la puce et le plan de masse du circuit imprimé est court-circuitée et ne
vaut que quelques pF), les modèles mis en place ne prétendant pas modéliser les phénomènes de couplage
par le substrat au-delà du GHz. Les résultats des simulations sont montrés sur la Figure II.46.
126 dB
58 dB
58 dB
Configuration de base : 3 paires d’alimentations digitales, 2 paires d’alimentations analogiques
Configuration 1 : face arrière métallisée et connectée à la masse
Configuration 2 : face arrière métallisée et flottante
Figure II.46 : Atténuations des tensions parasites avec différentes configurations de la face arrière du circuit intégré.
127
Bruit d’alimentation et couplage substrat dans les circuits mixtes
D’après les résultats obtenus, une connexion de la face est utile uniquement dans le cas où une métallisation
après désoxydation de l’arrière du silicium est effectuée. Si la face arrière est métallisée mais flottante, la
couche métallique est un chemin de basse impédance pour les pertrubations substrat, le bruit d’alimentation
analogique augmente de quelques dB (courbes rouges). Il ne sert donc à rien de métalliser la face arrière d’un
circuit intégré si celle-ci n’est pas connectée à une masse propre. Cette opération de métallisation est de plus
onéreuse et peut être rédhibitoire pour les produits à faible coût. Dans le schéma de simulation, la face arrière
est considérée connectée de manière parfaite à la masse. Pour les fréquences en dessous du GHz, cette
hypothèse est plausible.
3.2.4.3
Substrat conducteur
La méthode de simulation exposée peut permettre de faire un choix technologique pour l’implémentation d’un
circuit mixte, notamment en ce qui concerne l’utilisation d’un substrat conducteur. Le détail des paramètres du
schéma de simulation utilisé est donné en 3.2.3.3. Comme le montrent les courbes de la Figure II.47, un
substrat conducteur n’a aucun intérêt, du point de vue du couplage par le substrat, si la face arrière du
composant n’est pas métallisée et connectée à la masse. Les perturbations substrat sont propagées plus
facilement dans un substrat conducteur, mais peuvent aussi être évacuées de manière beaucoup plus efficace.
Configuration
Configuration
Configuration
Configuration
de base : 3 paires d’alimentations digitales, 2 paires d’alimentations analogiques, substrat résistif
1 : substrat conducteur, face arrière métallisée et connectée à la masse
2 : substrat conducteur, face arrière métallisée et flottante
3 : substrat conducteur, face arrière non métallisée et flottante
Figure II.47 : Atténuations des tensions parasites avec un substrat conducteur.
3.2.4.4
Anneau de garde de type P
Les anneaux de garde sont un des moyens à disposition du concepteur de circuits mixtes pour atténuer la
propagation substrat des signaux parasites. Les différentes possibilités de placement d’anneaux de garde de
type P dans le circuit d’évaluation sont décrites en 3.2.3.4. Les graphiques de la Figure II.48 illustrent les
résultats des simulations. Ces dispositifs de protection sont d’autant plus efficaces que leur polarisation est
propre, les inductances et résistances parasites faibles [18]. L’isolation de la partie analogique donne de
meilleurs résultats, la double isolation est le meilleur choix.
128
Partie II : couplage substrat, méthodes, simulations et mesures
Configuration
Configuration
Configuration
Configuration
Configuration
Configuration
Configuration
de base : 3 paires d’alimentations digitales, 2 paires d’alimentations analogiques
1 : anneau de garde P autour du digital polarisé par un seul fil de connexion
2 : anneau de garde P autour du digital polarisé par deux fils de connexion
3 : anneau de garde P autour de l’analogique polarisé par un seul fil de connexion
4 : anneau de garde P autour de l’analogique polarisé par deux fils de connexion
5 : anneaux de garde P autour des deux parties polarisés par deux fils de connexion
6 : anneaux de garde P autour des deux parties polarisés par quatre fils de connexion
Figure II.48 : Atténuations des tensions parasites avec anneaux de garde P.
3.2.4.5
Caissonnage N
Le caissonnage N, autrement appelé ‘triple-well’ est une technique d’isolation qui dépend fortement de la
polarisation qu’il est possible de lui appliquer. Une polarisation propre confère une efficacité accrue au dispositif
et inversement, une polarisation bruitée, peut induire des effets allant dans le sens inverse de l’isolation
recherchée. De plus, les capacités de jonctions polarisées en inverse entre le caisson N et le substrat P
induisent avec les inductances et résistances de polarisation de nouveaux pics de résonance dans la fonction
de transfert substrat. Ces pics peuvent détériorer l’atténuation des tensions parasites substrat, selon leur
fréquence.
3.2.4.5.1 Polarisation substrat et alimentation communes
Ce type de protection a des effets favorables pour des fréquences basses. Paradoxalement, comme le
montrent les résultats de la Figure II.49, un caissonnage de la partie numérique (un caisson de grande surface,
donc une capacité importante dans les configurations 1 et 2) offre une meilleure isolation de l’alimentation
analogique vis-à-vis du couplage substrat.
Configuration
Configuration
Configuration
Configuration
Configuration
Configuration
Configuration
de base : 3 paires d’alimentations digitales, 2 paires d’alimentations analogiques
1 : caisson N autour du digital avec l’alimentation par un seul fil de connexion
2 : caisson N autour du digital avec l’alimentation par deux fils de connexion
3 : caisson N autour de l’analogique avec l’alimentation par un seul fil de connexion
4 : caisson N autour de l’analogique avec l’alimentation par deux fils de connexion
5 : caissons N autour des deux parties avec l’alimentation par deux fils de connexion
6 : caissons N autour des deux parties avec l’alimentation par quatre fils de connexion
Figure II.49 : Atténuations des tensions parasites avec caissonnage N (triple-well) sans polarisation dédiée.
129
Bruit d’alimentation et couplage substrat dans les circuits mixtes
3.2.4.5.2 Polarisation substrat et alimentation dédiées
L’application d’une polarisation dédiée des caissons d’isolation N est une solution nettement plus avantageuse
du point de vue couplage par le substrat comme le montre la Figure II.50. La configuration la plus avantageuse
est bien entendu celle utilisant la double isolation par caissonnage, avec une polarisation des caissons N la plus
propre possible. Les nouvelles fréquences de résonances induites par les caissons d’isolation sont discernables
sur la courbe d’atténuation de la tension différentielle d’alimentation. La première ‘bosse’ de la courbe verte
(configuration avec double caissonnage des configurations 5 et 6) correspond à la fréquence de résonance de
l’alimentation numérique et la seconde à celle du caisson N d’isolation de la partie digitale avec ses fils de
polarisation. La troisième est due au caisson N d’isolation de la partie analogique avec son réseau RLC de
polarisation.
Configuration
Configuration
Configuration
Configuration
Configuration
Configuration
Configuration
de base : 3 paires d’alimentations digitales, 2 paires d’alimentations analogiques
1 : caisson N autour du digital polarisé par un seul fil de connexion
2 : caisson N autour du digital polarisé par deux fils de connexion
3 : caisson N autour de l’analogique polarisé par un seul fil de connexion
4 : caisson N autour de l’analogique polarisé par deux fils de connexion
5 : caissons N autour des deux parties polarisés par deux fils de connexion
6 : caissons N autour des deux parties polarisés par quatre fils de connexion
Figure II.50 : Atténuations des tensions parasites avec caissonnage N (triple-well) avec polarisation dédiée.
Une observation peut paraître surprenante : un caisson polarisé par deux fils au lieu d’un seul, semble moins
efficace. En fait, nous avons considéré le nombre total de connexions disponibles comme constant. Ainsi, un fil
de connexion en plus pour la polarisation du caisson d’isolation est un fil en moins pour l’alimentation ou la
masse du bloc numérique. Il apparaît donc qu’il est plus judicieux de favoriser la connexion de la masse
numérique que la polarisation du caisson d’isolation. Il est imprudent d’étendre cette conclusion à l’ensemble
des circuits mixtes. En effet, d’autres phénomènes, qui ne sont pas pris en compte dans ce modèle simple, tel
le couplage électromagnétique entre fils de bonding, peuvent avoir des effets opposés.
3.2.5 Bilan et état des lieux
La méthode de simulation de propagation des perturbations substrat dans un circuit mixte peut permettre de
faire des choix rapides parmi différentes solutions d’isolation substrat possible. Afin de faire un état des lieux un
peu plus précis, les différentes courbes, offrant la meilleure isolation pour chaque technique explorée, sont
données sur les mêmes graphiques sur le Figure II.51.
130
Partie II : couplage substrat, méthodes, simulations et mesures
Configuration
Configuration
Configuration
Configuration
Configuration
Configuration
de base : 3 paires d’alimentations digitales, 2 paires d’alimentations analogiques
1 : face arrière métallisée et connectée à la masse
2 : substrat conducteur, face arrière métallisée et connectée à la masse
3 : anneaux de garde P autour des deux parties polarisés par quatre fils de connexion
4 : caisson N autour de l’analogique polarisé par deux fils de connexion
5 : caissons N autour des deux parties polarisés par deux fils de connexion
Figure II.51 : Atténuations des tensions parasites selon différentes configurations.
Selon le domaine de fréquence du circuit analogique, les courbes précédentes peuvent permettre de faire des
choix sur les différentes techniques d’isolation substrat. Différentes techniques peuvent même être couplées. La
liste des cas exposés n’est pas exhaustive, et beaucoup d’autres configurations peuvent être envisagées. Les
différents cas exposés permettent surtout d’illustrer de manière claire la méthodologie proposée en montrant les
divers moyens à mettre en œuvre pour effectuer ces simulations de manière rapide. Il s’agit en fait d’un aperçu
des possibilités d’une telle méthode. Les modèles mis en place ont été extraits de manière rapide mais peuvent
être affinés au fur et à mesure de l’avancement de la réalisation du circuit et en fonction des divers outils de
conception microélectroniques disponibles. Afin de rendre encore plus rapide cette méthode, une
automatisation et des liens entre les différents outils sont indispensables.
Enfin, des comparaisons entre les prédictions obtenues avec cette méthode de modélisation du couplage
substrat et des mesures sur silicium sont indispensables à sa validation et sa réutilisation sur des circuits réels.
131
Partie II : couplage substrat, méthodes, simulations et mesures
4
Application sur un cas réel
Les différentes études proposées précédemment dans ce document sont théoriques. L’application des principes
et méthodes décrites est l’objet de cette partie pratique.
4.1
Circuit de Test dédié
Un circuit de test a été spécialement élaboré dans le cadre de ce travail de thèse. Ce circuit ainsi que les
différents travaux dont il a fait l’objet, sont présentés. La quantité d’informations considérable générée à partir
de ce circuit a imposé un certain nombre de choix pour l’élaboration de cette présentation. Seuls les éléments
les plus significatifs sont ici présentés.
4.1.1 Introduction
Ce circuit de test aurait pu être créé afin de valider, affiner ou encore infirmer les méthodes et hypothèses
mises en place pour la modélisation du couplage par le substrat dans les circuits mixtes données dans les
parties précédentes de ce document. Pour des raisons chronologiques, le raisonnement inverse a été appliqué.
La première version de ce circuit a été en effet élaboré dans les premiers mois de ces travaux de recherche.
L’opportunité de concevoir et de faire réaliser un circuit s’est très vite présentée et a été saisie. Les premières
études ont donc été dirigées vers la conception de ce véhicule de test. La conception, les simulations et surtout
les mesures effectuées sur ce circuit ont servi à appréhender et comprendre les phénomènes du couplage
substrat. La conception d’un tel circuit nous a permis d’acquérir une certaine expérience vis-à-vis du bruit
substrat dans les circuits mixtes en se confrontant à de nombreux domaines de la microélectronique. Il a été
réalisé avec les moyens et connaissances ‘du moment’ et peut être critiqué de part ses nombreuses
imperfections. Son exploitation a été cependant fructueuse et a révélé la pertinence des méthodes de
simulations mises en place.
4.1.2 Présentation du Circuit de Test
Nous présentons le circuit intégré de test créé ainsi que les différentes déclinaisons de celui-ci. Plusieurs
versions de ce circuit existent en effet, chaque version apportant son lot d’améliorations. Afin de pouvoir
exploiter pleinement ce véhicule de test, une carte d’évaluation, déclinée elle aussi en plusieurs versions, a été
élaborée.
4.1.2.1
Circuit intégré
4.1.2.1.1
Généralités
a. Technologie et boîtier
Ce circuit a été réalisé dans une technologie BiCMOS SiGe de 0,35 µm de longueur de grille sur substrat
résistif (15 Ω.cm) avec hétérojonction SiGe (la base des transistors bipolaires est en silicium-germanium pour
une ‘rapidité’ accrue). Cinq niveaux de métal sont utilisables. Tous ces niveaux sont en aluminium, sauf le
dernier, en alliage d’aluminium et de cuivre afin de permettre de créer différents composants radiofréquences
de qualité (inductance, capacité) car ce métal est faiblement résistif. Cette technologie a été choisie pour des
raisons pratiques et financières. Il s’agit d’une technologie STMicroelectronics parmi les moins coûteuses, car
déjà éprouvée, dans laquelle il est possible d’élaborer des circuits mixtes (numérique MOS et analogique MOS
ou bipolaire). De plus, pour des raisons de planification des dates d’envoi des circuits intégrés en fabrication, il
a été jugé plus pratique de concevoir un circuit dans cette technologie BiCMOS6g. Les circuits conçus dans
cette technologie peuvent être envoyés en fonderie environ tous les trois mois, pour des coûts modestes par
comparaison avec ceux engendrés par les dernières technologies CMOS de STMicroelectronics.
133
Bruit d’alimentation et couplage substrat dans les circuits mixtes
La taille de ce circuit a été fixée à 6,25 mm², soit 2,5 x 2,5 mm, afin de pouvoir figurer à moindre coût sur des
masques multi-projets. Le prix des masques de photolithographies est en effet divisé par le nombre de circuits
présents sur le jeu de masque multiprojets et par la surface respective de chaque circuit. Cette taille modeste
permet cependant d’intégrer un certain nombre de fonctionnalités intéressantes.
Un autre paramètre important concernant le circuit intégré est son boîtier indispensable à son utilisation. Ce
boîtier doit pouvoir contenir la puce de silicium, mais aussi offrir assez de connexions externes. Un boîtier type
QFN (Quad Flat No-Lead, carré plat sans broche de connexion) de 5 x 5 mm² possédant 28 (4 x 7) connexions
externes a été choisi. Ce type de boîtier possède de très courtes connexions par fils de bonding et un plan de
masse arrière permettant une bonne isolation vis-à-vis des perturbations électromagnétiques. Ces
caractéristiques en font un très bon boîtier plutôt utilisé pour les applications radiofréquences, dans lesquelles il
faut minimiser les longueurs de lignes. Une photographie du boîtier utilisé est donnée sur la Figure II.52 :
Figure II.52 : Boîtier VQFPN 5x5 du circuit de test.
b. Implémentation physique et fonctionnalités
Le véhicule de test est un circuit mixte contenant une partie logique bruyante et une partie analogique victime.
Ces deux parties sont totalement indépendantes, leurs uniques interactions sont les perturbations
électromagnétiques, dont celles se propageant par le substrat.
La partie digitale est composée de quatre réseaux d’inverseurs générant les perturbations. Ces réseaux sont
commandés par un dispositif logique configurable permettant de faire varier les paramètres de commutation des
inverseurs. Ces quatre réseaux sont localisés autour de ‘leur victime’ : la partie analogique.
La partie analogique est un oscillateur commandé en tension (OCT ou Voltage Controlled Oscillator VCO)
fonctionnant à 4,5 GHz [19]. Cet oscillateur utilise la technologie STMicroelectronics BiCMOS6g (ce qui fut une
motivation supplémentaire d’utilisation de ce procédé microélectronique pour l’élaboration de ce premier ‘testchip’).
La connectivité avec le monde extérieur est une étape importante lors de l’élaboration d’un circuit intégré. Pour
ce circuit de test, les signaux suivants doivent être assignés à une broche du boîtier :
la masse et l’alimentation numérique : 3 paires d’alimentation ont été choisies (6 connexions),
une masse pour polariser un anneau de garde P d’isolation (1 connexion),
2 bus de 3 bits (6 connexions) pour contrôler la logique interne de commande des inverseurs,
1 signal d’horloge numérique externe et 1 signal de remise à zéro (2 connexions),
2 masses pour le bloc analogique (2 connexions),
2 signaux de sortie de la partie analogique (2 connexions),
1 alimentation de l’OCT et 1 alimentation de l’étage de sortie de l’OCT (2 connexions),
1 signal de contrôle de la fréquence de l’oscillateur (1 connexion),
1 signal de polarisation de l’oscillateur (1 connexion),
1 signal de polarisation de l’étage de sortie de l’oscillateur (1 connexion),
4 connexions à des points de mesure substrat sur le circuit intégré (4 connexions).
134
Partie II : couplage substrat, méthodes, simulations et mesures
Afin d’éviter que les perturbations électromagnétiques générées par les entrées/sorties de la partie digitale du
circuit ne perturbent le fonctionnement des entrées/sorties de la partie analogique, les alimentations de celles-ci
sont séparées. Ces cellules d’entrée/sortie, communément appelées ‘pad’, permettent la connexion des fils de
bonding sur la pastille de silicium. Elles sont placées à la périphérie du circuit intégré, en couronne, et forment
ce qui est appelé le ‘padring’. Pour ce circuit de test, deux ‘padrings’ dissociés existent : un ‘padring’ analogique
(signaux 12 à 21) et un ‘padring’ digital. La topographie du circuit ainsi que la récapitulation de l’assignement
des différents signaux sur le boîtier sont données sur la Figure II.53.
Logique de
commande
28
Anneau
d’isolation P
27 26 25
1
Réseaux
d’inverseurs
24 23 22
4
2
3
21
20
19
3
OCT
4
Oscillateur
contrôlé en
tension
18
17
5
6
1
7
8
9
10 11
2
16
15
12 13 14
Partie digitale bruyante
Partie analogique sensible
1.
2.
3.
4.
5.
6.
7.
8.
9.
10.
11.
12.
13.
14.
15.
16.
17.
18.
19.
20.
21.
22.
23.
24.
25.
26.
27.
28.
reset : remise à zéro numérique
horloge numérique
polarisation anneau de garde P
masse numérique 1
alimentation numérique 1
signal de commande numérique power1
signal de commande numérique power2
point de mesure substrat 1
alimentation numérique 2
masse numérique 2
point de mesure substrat 2
alimentation de l’OCT
alimentation de l’amplificateur de l’OCT
point de mesure substrat 4
polarisation de l’amplificateur de l’OCT
polarisation de l’OCT
masse de l’OCT 1
signal de sortie de l’OCT 1
signal de sortie de l’OCT 2
masse de l’OCT 2
tension de contrôle de l’OCT
point de mesure substrat 3
masse numérique 3
alimentation numérique 3
signal de commande numérique place0
signal de commande numérique place1
signal de commande numérique place2
signal de commande numérique power0
Figure II.53 : Implémentation du circuit de test et connexions avec l’extérieur.
Le circuit de test est donc constitué de trois parties principales :
une source de perturbations numériques : les réseaux d’inverseurs,
une victime de ces perturbations : l’oscillateur contrôlé en tension,
des points de mesure directe du bruit substrat.
Ces différents dispositifs sont décrits de manière plus précise dans les paragraphes suivants. Pour chaque
élément, une petite partie bibliographique donne les différentes méthodes d’injection, de réception et de mesure
du bruit substrat rencontrées dans différentes publications.
4.1.2.1.2
Source perturbante numérique
a. Différentes possibilités explorées
Des inverseurs ou réseaux d’inverseurs ont été utilisés comme source de perturbation substrat dans de
nombreux travaux. Su et Al. utilisent un simple inverseur chargé par une capacité de 0,2 pF et commandé par
un signal d’horloge généré par un oscillateur en anneau embarqué sur le silicium [20]. Un inverseur BiCMOS
dans un premier temps [21], puis un réseau d’inverseurs commandés à 10 MHz [22] sont utilisés comme source
de perturbations du substrat par l’équipe de A. Rubio. Un simple inverseur CMOS est utilisé par Samavedam et
Al. [23]. Nagata et Al. génèrent des tensions substrat parasites à l’aide de trente inverseurs en parallèles [24].
Avant d’implémenter une source de bruit substrat réelle, constituée d’un circuit digital CMOS WLAN de plus de
220000 portes logiques [12], une équipe de l’IMEC de Louvain en collaboration avec l’Université Catholique de
Louvain a effectué une étude de l’impact d’une chaîne d’inverseurs sur le bruit substrat [25]. Un émulateur de
135
Bruit d’alimentation et couplage substrat dans les circuits mixtes
circuit digital a été réalisé par Xu et Al. dans le cadre de leur travaux sur l’impact du couplage substrat sur un
récepteur GPS. Cet émulateur est constitué de 9 amplificateurs (buffers) à sortie 3 états dont la charge
respective est de type capacitive (des capacités de jonctions PN en inverse) et variable, à l’aide de
multiplexeurs [26]. Ces différentes études, brièvement présentées ici, ont permis de choisir le type de structure
à mettre en place pour générer du bruit dans le substrat du circuit de test.
b. Source de perturbation implémentée dans le circuit de test
La partie active de l’injecteur de bruit substrat est constituée de quatre réseaux d’inverseurs complètement
identiques, placés autour de l’OCT. Ces réseaux d’inverseurs peuvent être commandés à l’aide d’une
configuration externe des signaux logiques place0, place1 et place2. Ces quatre réseaux sont constitués selon
le schéma de la Figure II.54 :
in1
IV4
in2
IV8
in3
IV16
in4
in5
IV32
16 x IV16
16 x IV16
in6
16 x IV16
in7
in8
16 x IV16
Figure II.54 : Schéma logique des réseaux d’inverseurs du circuit de test.
Les entrées ‘in1’ à ‘in8’ constituent un bus de commande du réseau d’inverseur. Ce bus est commandé par le
bloc logique configurable du circuit. Le nombre derrière le nom des inverseurs (‘IV4’, ‘IV8’ …) est proportionnel
à la puissance que peut délivrer chaque inverseur. Les quatre premières lignes d’inverseurs servent à
caractériser l’injection de bruit de quatre inverseurs de la librairie de portes logiques de la technologie
BiCMOS6g (‘IV4’, ‘IV8’, ‘IV16’, ‘IV32’). Les quatre lignes d’inverseurs suivantes sont destinées à fonctionner
comme étage de puissance, afin d’injecter une perturbation plus ou moins forte dans le substrat. Ces quatre
lignes sont ainsi constituées de seize inverseurs ‘IV16’ en parallèle. La configuration de commutation d’un
réseau d’inverseurs est déterminée par les trois signaux externes de programmation nommés ‘power0’,
‘power1’ et ‘power2’.
Tous ces inverseurs sont ‘attaqués’ par un signal d’horloge extérieur, dont la fréquence peut donc être aisément
modifiée. De plus, la charge de tous les inverseurs est identique : il s’agit d’une entrée de bascule logique
équivalente à une capacité de 9 fF. Quatre réseaux de bascules ont donc aussi été implémentés sur le circuit
de test. Il faut ajouter à cette charge, les fils de routage reliant les sorties des inverseurs aux entrées des
bascules. Leur longeur n’etant pas identique, la valeur de la capacité équivalente varie entre 250 fF et 571 fF.
Enfin, un bloc de commande a aussi été créé. Ce bloc de commande est configurable à partir de bus externes
‘place’ et ‘power’ et délivre le signal d’horloge aux différents réseaux d’inverseurs, selon la configuration
souhaitée. Un mode dit ‘placebo’ a été implémenté pour uniquement faire fonctionner la logique de commande,
sans ‘attaquer’ un seul réseau d’inverseurs, ceci dans le but de ‘calibrer’ le bruit généré par la logique de
commande seule. De plus, afin de limiter les effets sur le substrat de ce bloc logique et des réseaux de
bascules (les charges des inverseurs), ceux-ci sont isolés dans un anneau de garde P polarisé à l’aide d’une
connexion dédiée.
La structure du générateur de bruit substrat implémenté dans le véhicule de test est assez souple et permet de :
moduler la puissance injectée dans le substrat,
changer la localisation des sources de perturbations,
mesurer l’impact de la logique de configuration embarquée,
136
Partie II : couplage substrat, méthodes, simulations et mesures
caractériser l’impact sur le substrat d’un certain nombre d’inverseur de la libraire BiCMOS6g.
4.1.2.1.3
Source perturbée analogique
L’impact du couplage substrat sur différentes structures analogiques a fait l’objet de plusieurs études un peu
plus détaillées en 4.2.2 de la première partie de ce document :
sur un convertisseur sigma/delta [27],
sur des amplificateurs à source commune [28] et faible bruit [29] et [30],
et enfin sur des oscillateurs contrôlés en tension [31-34].
Pour notre part, nous avons choisi de ‘perturber’ le fonctionnement d’un oscillateur contrôlé en tension
entièrement intégré fonctionnant à 4.5 GHz réalisé en technologie BiCMOS6g 0,35 µm. Cet OCT utilisant un
circuit résonant LC, est basé sur une structure différentielle à deux transistors croisés [35]. La conception initiale
de cet oscillateur a été réalisée dans le cadre d’un projet RMNT ARGOS (LPM étant partenaire) et
particulièrement dans une action coordonnée par France Telecom R&D [19]. La disponibilité de cet oscillateur
dans la technologie BiCMOS6g de STMicroelectronics a grandement motivé le choix de cette technologie pour
la réalisation du circuit de test. Une optimisation des principales caractéristiques électriques de cet oscillateur a
été reprise par Raoult [36] dans un travail précèdent. Une étude sur l’impact du substrat sur cet oscillateur a été
menée par Andrei [32]. Cette étude détermine les éléments les plus sensibles de l’oscillateur aux perturbations
substrat (les inductances) mais aussi l’impact des commutations digitales sur le bruit de phase de l’oscillateur.
4.1.2.1.4
Dispositifs de mesure et d’injection de bruit substrat
En plus d’observer l’impact des commutations logiques sur les performances d’un circuit analogique, certaines
structures implémentées sur le silicium permettent de mesurer directement les tensions parasites substrat à
divers endroits d’un circuit intégré.
a. Différentes possibilités explorées
La mesure de la tension de drain d’un NMOS placé dans le substrat est un premier moyen de mesure de la
tension substrat. La source et la grille de ce NMOS sont polarisées, la tension du drain est mesurée via une
ligne 50 Ω et un oscilloscope. Cette technique est employée par divers auteurs [20 , 21 , 30]. La Figure II.55
illustre cette technique de mesure. Une autre approche, menée par une équipe de l’IMEC de Louvain en
collaboration avec l’Université Catholique de Louvain (KUL), consiste à amplifier la tension substrat à l’aide d’un
amplificateur différentiel faible bruit [37]. Cette technique est utilisée dans plusieurs de leurs travaux [12, 25, 3841]. Un schéma simplifié de cet amplificateur est donné en Figure II.55.
a)
Mesure du drain d’un NMOS [20]
b) Amplificateur différentiel faible bruit [37]
Figure II.55 : Dispositifs de mesure de la tension substrat.
137
Bruit d’alimentation et couplage substrat dans les circuits mixtes
Différentes techniques d’échantillonnage de la tension substrat peuvent aussi permettre de mesurer de
manière précise les perturbations substrat. Fukuda et Al proposent une technique basée sur un comparateur de
tension à bascule ‘latch’ [42]. Deux étapes se suivent lors de l’acquisition d’une tension substrat : l’autocalibration du capteur différentiel et la mesure comparative. Une autre technique d’échantillonnage embarquée,
permettant la mesure directe de tensions et courants est proposée par Vrignon et Al. [43]. Cette technique est
appliquée à la mesure de courants et tensions d’alimentation de circuits numériques. Cependant, cette
technique d’échantillonnage peut être adaptée à la mesure des tensions parasites substrat. Elle part de la
supposition que le profil de la tension parasite est le même à chaque période de l’horloge numérique du
système. Cette technique de mesure consiste à échantillonner la tension substrat à un instant t1, puis le point
suivant à un instant t1+thorloge+∆t. Comme les signaux mesurés sont périodiques, la valeur de la période étant
la celle de l’horloge numérique, la tension mesurée en t1+thorloge+∆t correspond à celle mesurée en t1+∆t. A
partir d’un certain nombre de coups d’horloge numérique, le signal global de perturbation est reconstitué. La
Figure II.56 illustre le schéma du système d’échantillonnage utilisé ainsi que le chronogramme d’une phase
d’échantillonnage.
Figure II.56 : Dispositif de mesure de tension d’alimentation par échantillonnage différé [44].
b. Dispositif de mesures substrat implémenté dans le circuit de test
Etant donné le temps très court imparti (2 à 3 semaines) et la connectique restreinte pour réaliser le circuit de
test, les dispositifs de mesure de tension substrat embarqués sont de simples plots P+ de mesure. En plus
d’être des points de mesure, ces plots peuvent être utilisés comme points d’injection de perturbation dans le
substrat. Ces plots, mesurant 20 µm x 20 µm, créent une liaison ohmique entre le substrat et les fils de
connexion métalliques. Dix-huit de ces points de mesure ont été ajoutés sur toute la surface du circuit de test.
Quatre d’entre eux sont directement reliés à l’extérieur via des fils de bonding afin de permettre des mesures de
tension substrat lorsque le circuit est en activité. Deux de ces quatre plots de mesure sont situés à l’intérieur de
l’oscillateur : un, proche d’une inductance et un autre, proche d’un transistor bipolaire de la paire différentielle
de l’OCT. Ces différentes localisations ont permis d’identifier les parties les plus sensibles au couplage substrat
dans l’oscillateur commandé en tension [32]. Les deux autres plots de mesure substrat sont situés dans la
partie digitale du circuit de test. Les plots de mesure substrat non connectés au boîtier du circuit permettent de
138
Partie II : couplage substrat, méthodes, simulations et mesures
faire des mesures sous pointes afin de mesurer les impédances statiques entre ces différents plots substrat.
Ces mesures sont détaillées en 4.1.4.2.
4.1.2.1.5
Implémentation du circuit de test
Le circuit intégré d’évaluation a été implémenté en utilisant les outils d’implémentation physique, de vérification
et de simulation numériques et analogiques disponibles sur le site de Grenoble de STMicroelectronics.
L’expérience acquise au cours de deux années de travail en tant qu’ingénieur de conception a été mise à profit
pour réaliser ce circuit. La vue CAO ainsi qu’une photographie du circuit achevé sont données sur la Figure II.
57.
Réseaux d’inverseurs
Oscillateur contrôlé en
tension
Logique de commande et
charges des inverseurs
Points de mesure substrat
connecté à l’extérieur du
circuit
Figure II. 57: Vue CAO et vue réelle du circuit intégré de test.
Ce circuit intégré a été implémenté sous 4 versions différentes, chacune d’elle apportant des améliorations ou
corrections. Ces versions sont les suivantes :
Version 1 : la version de base présentée ici,
Version 2 : cette version a été implémentée principalement pour corriger une erreur de conception dans
la partie numérique. Un bus digital était inversé dans la version de base du circuit de test. Cette
inversion avait pour conséquence de faire commuter non pas les 4 lignes de 16 inverseurs en parallèle
en configuration de puissance injectée maximale, mais les 4 inverseurs seuls (‘IV4’, ‘IV8’, ‘IV16’ et
‘IV32’). Nous avons profité de cette nouvelle version pour changer les inductances de l’oscillateur. Des
inductances avec écran substrat, présentant un meilleur facteur de qualité ont été ajoutées.
Version 3 : elle a été envoyée en même temps que la version 2. Un nouvelle logique de commande,
dans laquelle les temps de transition des signaux numériques ont été augmentés, a été intégrée. Cette
version de la logique de commande, dite faible bruit, a servi à appuyer des résultats pour une
publication à la conférence ISIE à Ajaccio en 2004 [7]. Un autre type d’inductance a aussi été utilisé
dans cette version. Ces inductances présentent des anneaux de garde optimisés, remplaçant l’écran
substrat de la version précédente, afin d’augmenter leur facteur de qualité.
Version 4 : cette dernière version est aussi présentée en détail dans cette partie. Il s’agit d’une version
optimisée moins bruyante. Divers paramètres du circuit ont été modifiés afin que le niveau de
perturbations substrat soit le plus bas possible. De plus, les points de mesure substrat à l’intérieur du
VCO ont été déplacés pour permettre d’injecter des tensions parasites substrat à des localisations
différentes.
139
Bruit d’alimentation et couplage substrat dans les circuits mixtes
4.1.2.2
Circuit imprimé d’évaluation
L’élaboration de cette carte de test a été effectuée, tout comme le circuit de test lui-même, en collaboration
avec Cristian Andrei, dont les travaux ont été plusieurs fois cités et concernent l’oscillateur contrôlé en tension
[32]. Le circuit imprimé a été réalisé en quatre couches d’un matériel isolant RO4003 (fabriquant Rogers).
L’empilement des couches est : cuivre (35 µm) – isolant (0,508 mm) – cuivre (18 µm) – colle (0,1 mm) – cuivre
(18 µm) – isolant (0,508 mm) – cuivre (35 µm). Les dimensions de la carte sont de 120 mm sur 100 mm.
4.1.2.2.1
Alimentation du système
Les lignes d’alimentation ont fait l’objet d’égards particuliers quant à leur réalisation afin d’éviter au maximum
les éléments parasites qu’elles peuvent induire. Ainsi, chaque alimentation (numérique et analogique) est
connectée à l’aide d’un connecteur SMB. Toutes les alimentations sont des plans métalliques se divisant en
‘doigts’ d’alimentation découplés avec différentes capacités à proximité du circuit intégré. Les capacités les plus
performantes en hautes fréquences sont de faibles valeurs et sont localisées au plus près du circuit intégré. Les
autres, de fortes capacités sont plus éloignées.
4.1.2.2.2
Configuration du système
La configuration des étages numériques peut être faite sur la carte par des commutateurs à deux positions
permettant de donner des valeurs aux signaux place et power. L’horloge numérique est externe et connectée à
un connecteur SMA. Un bouton poussoir permet de remettre à zéro le système numérique du circuit de test en
forçant le signal reset à 0. Tous ces signaux numériques sont redirigés vers un connecteur de type bus parallèle
afin d’être commandés par un module externe, un ordinateur de commande par exemple. Cette dernière
fonctionnalité n’a pas été exploitée durant ces travaux.
4.1.2.2.3
Lignes de mesures
Toutes les lignes de mesure de cette carte de test sont des lignes 50 Ω connectée à des connecteurs SMA :
Les 4 points de mesure substrat,
Les 2 signaux de sortie de l’oscillateur contrôlé en tension.
La largeur de ces lignes de mesure a été déterminée à partir d’un petit module de calcul d’impédance de ligne
fournie par le fabricant de substrat pour circuit imprimé [45]. Une largeur de ligne de 1,04 mm est nécessaire
pour obtenir des lignes de mesure ayant une impédance caractéristique de 50 Ω pour un substrat RO4003 de
0,508 mm d’épaisseur.
4.1.2.2.4
Implémentation de la carte d’évaluation
La carte d’évaluation est déclinée sous trois versions différentes. Deux cartes sont réalisées avec des supports
pour boîtier QFN (Quad Flat No lead). Ces supports permettent un changement rapide des circuits à tester. Ils
sont fixés à la carte mécaniquement (par des vis), le contact entre la broche du boîtier et la carte se faisant par
l’intermédiaire de micro-ressorts métalliques (fabriquant STMicroelectronics) ou par un polymère conducteur
(fabricant WELLS-CTI) qui permet un contact électrique dans un axe vertical. La puce est serrée
mécaniquement sur les contacts du support. La première carte, que nous avons appelée CT1 (Figure II.58.a),
est réalisée avec le support STMicroelectronics. La deuxième (CT2), représentée sur la Figure II.58.b, est
réalisée avec le support de WELLS-CTI ; elle dispose de deux alimentations (polarisations) supplémentaires,
respectivement pour l’oscillateur (circuit différentiel et circuit oscillant) et pour le buffer. La troisième carte CT3,
représentée sur la Figure II.58.c, garde la même architecture que la carte CT2, le boîtier étant soudé cette fois
directement sur la carte. De plus, pour cette carte, les capacités de découplage des alimentations sont plus
proches de la puce. Pour la version CT2, ces capacités ne peuvent pas être placées plus près en raison des
contraintes de montage mécanique du support.
140
Partie II : couplage substrat, méthodes, simulations et mesures
a)
CT1 – carte à support
STMicroelectronics
b)
CT2 – carte à support WELLS-CTI
c)
CT3 – carte avec boîtier soudé
directement
Figure II.58 : Cartes d’évaluation du circuit intégré de test.
4.1.3 Modélisations du Circuit de Test
Afin de simuler le comportement du circuit intégré de test, les différentes parties de celui-ci, suivant le modèle
ICEM déjà présenté, doivent être modélisées. Nous décrivons pour chaque élément modélisé le mode
opératoire suivi ainsi que les outils utilisés en commençant par la carte d’évaluation et enfin le circuit intégré luimême.
4.1.3.1
Circuit imprimé d’évaluation et ses composants
Les différentes lignes d’alimentation et de mesure du circuit imprimé ont été modélisées à partir des équations
donnant les impédances caractéristiques de lignes de circuit imprimé données en 2.1.2.2.3 de la première
partie. Nous rappelons que le substrat utilisé pour le circuit imprimé est du RO4003 de 0.508 mm d’épaisseur
de Rogers Corporation. La permittivité diélectrique relative de ce substrat est de 3,4. Ces données nous
permettent de calculer l’impédance caractéristique des différentes lignes à modéliser.
4.1.3.1.1
Alimentation du système
a. Lignes sur le circuit imprimé
Les alimentations numériques et analogiques du circuit intégré de test sont des plans métalliques reliés à des
connecteurs SMB. Nous considérerons ces plans métalliques comme des lignes d’alimentation parfaites. A
proximité du circuit intégré, des ‘doigts’ métalliques d’alimentation vont connecter le circuit imprimé aux traces
faisant le contact avec le support du circuit intégré. Ces doigts, de 9 mm de longueur et 1,1 mm de largeur sont
découplés au plan de masse à proximité par trois capacités, régulièrement espacées et de valeurs différentes.
Ces morceaux de lignes métalliques, entre les capacités de découplage, ont été modélisés en calculant leur
impédance caractéristique, et donc leur inductance, résistance et capacité équivalentes. La structure physique
de ces lignes d’alimentation est illustrée sur la Figure II.59:
3 mm
Figure II.59 : Structure d’alimentation du circuit imprimé.
141
Bruit d’alimentation et couplage substrat dans les circuits mixtes
Chaque morceau de ligne de circuit imprimé est donc modélisé par une cellule RLC dont les caractéristiques
sont déterminées à partir de formules de calcul d’impédance de ligne. Chaque tronçon entre les capacités
mesure 4 mm. Il est donc modélisé par un réseau RLC dont les valeurs sont :
R = 0,18 mΩ,
Zc = 43,7 Ω et C0 = 125,6 pF/m donc
C = 0,5 pF et L = 0,95 nH.
b. Capacités de découplage
Les capacités de découplage sont au format CMS. Le même type de capacité de découplage a été caractérisé
par Ludovic Girardeau de STMicroelectronics Rousset pour des travaux similaires. Des modèles des capacités
CMS ont été dès lors créés à partir de mesures à l’aide d’un analyseur de réseaux. Le modèle équivalent, entre
0 et 500 MHz de cette capacité CMS est donné par la Figure II.60:
Figure II.60 : Modélisation d’une capacité CMS à partir de la mesure
L’inductance et la résistance parasite d’une telle capacité sont principalement dues aux longueurs de connexion
du composant. Le format des capacités utilisé étant identique, il est probable que les valeurs de ces éléments
parasites soient du même ordre. Nous utilisons donc le même modèle, en changeant uniquement la valeur de la
capacité et en la faisant correspondre à celle dont le modèle équivalent est mis en place.
c. Support STMicroelectronics
Le support (socket) de connexion du circuit de test induit aussi des éléments parasites qui doivent être pris en
compte pour la mise en place du schéma de simulation du circuit intégré. Des micro-ressorts sont les dispositifs
assurant le contact entre la puce et le circuit imprimé. Chaque broche du circuit intégré est connectée au circuit
imprimé grâce à un micro-ressort. Nous avons modélisé cet ensemble de micro-ressorts dans fastHenry et
fastCap [10] afin d’en extraire les éléments parasites. L’ensemble de ces micro-ressorts est noyé dans du
plastique de permittivité relative proche de 3. Les données physiques du constructeur d’un micro-ressort (Figure
II.61.a) et enfin la vue en trois dimensions entrée dans fastHenry et fastCap du support (Figure II.61.b) sont
données :
a) Un micro-ressort et ses caractéristiques
électriques
b) Modèle 3D des micro-ressorts du support
STMicroelectronics
Figure II.61 : Micro-ressort et disposition des micro-ressorts dans le support STMicroelectronics
142
Partie II : couplage substrat, méthodes, simulations et mesures
Les valeurs extraites à l’aide de fastCap et fastHenry donnent :
une inductance propre de 2,3 nH par micro-ressort (donnée constructeur 1,3 nH),
un coefficient de couplage de K = O,6 entre deux micro-ressorts consécutifs,
une résistance de 10 mΩ par micro-ressort,
une capacité de 0,4 pF entre 2 micro-ressorts consécutifs et de 0,1 pF entre chaque micro-ressort et la
masse (à l’infini).
Ces différentes valeurs permettent d’établir un réseau RLC équivalent au support du circuit intégré. Un petit
programme permet d’écrire directement une netlist SPICE à partir des données extraites par fastHenry et
fastCap. Cette netlist sera directement importée dans le schéma de simulation globale du circuit intégré de test.
Remarque : Les données du constructeur indiquent une inductance propre de 1,3 nH par micro-ressort. Pour le schéma de
simulation mis en place, nous utilisons les données extraites par fastHenry, soit 2,3 nH par micro-ressort.
4.1.3.1.2
Lignes de mesures
Etant donné que le dispositif de mesure du couplage substrat est très simple et n’amplifie ou n’adapte pas les
tensions substrat mesurées, il est nécessaire de modéliser au mieux les lignes de mesures dans le schéma de
simulation du système global afin de prendre en compte les divers effets parasites qu’elles peuvent induire.
a. Connecteurs SMA
Chaque ligne de mesure est connectée aux divers instruments à l’aide de connecteurs SMA. Des mesures et
modélisations du SMA seul ont été effectuées sur ce type de modélisation par Ludovic Girardot, toujours à
l’aide d’un analyseur de réseau entre 0 et 500 MHz. Nous utiliserons donc le modèle qui nous a été fourni et
dont l’illustration est donnée en Figure II.62.
Figure II.62 : Schéma électrique équivalent d’un connecteur SMA entre 0 et 500 MHz.
b. Lignes sur le circuit imprimé
Les lignes de mesures du circuit imprimé ont des caractéristiques calculées telles que chaque ligne présente
une impédance caractéristique de 50 Ω. Une largeur de ligne de 1,04 mm est nécessaire pour atteindre ce but.
Nous modélisons ici les 4 lignes de mesures ou d’injection de bruit substrat. Ces lignes ont des longueurs
différentes. Les caractéristiques linéiques de ces lignes de mesures sont les suivantes :
ZC = 50 Ω
C0 = 120 pF/m donc L0 = 0,3 µH/m
Connaissant les longueurs de chaque ligne de mesure, il est aisé de calculer leur modèle équivalent, en
prenant en compte les différents critères donnés dans la première partie, dont celui du ‘λ/10’. Les différentes
lignes de mesures sont définies par les longueurs suivantes :
Ligne de mesure 1 : 92 mm
Ligne de mesure 2 : 65 mm
Ligne de mesure 3 : 52 mm
Ligne de mesure 4 : 49 mm
Des modèles de lignes existent dans les outils de simulation classique. A partir des données géométriques de
la ligne, ils construisent un modèle de ligne. Nous avons aussi modélisé ces lignes de mesures avec
Momentum d’Agilent. Les résultats en simulation sont très proches de ceux obtenus avec les modèles de lignes
143
Bruit d’alimentation et couplage substrat dans les circuits mixtes
proposées par les différents outils de simulation électrique. La Figure II.63 donne une illustration en 3
dimensions des lignes de mesure du circuit imprimé d’évaluation :
Figure II.63 : Modèle en 3 dimensions de lignes de mesure du circuit imprimé.
Les lignes de mesure sont aussi perturbées par le support de connexion du circuit intégré. Nous avons déjà
décrit la modélisation de ce support en 4.1.3.1.1.
4.1.3.2
Circuit intégré
Nous avons modélisé différentes parties du circuit imprimé d’évaluation. La modélisation du circuit intégré luimême est une étape nécessaire à la mise en place d’un modèle de simulation reflétant fidèlement le
comportement du substrat du circuit intégré de test.
4.1.3.2.1
Réseau d’alimentation et lignes de mesures
a. Le boîtier du circuit
Les fils de bonding du boîtier mais aussi les broches métalliques induisent des éléments parasites. Le boîtier a
été modélisé de deux manières différentes :
avec un outil utilisant la méthode des éléments finis (HFSS de Ansoft),
avec les gratuiciels fastCap et fastHenry.
Pour des raisons de simplicité, seuls les fils de connexions sont pris en compte dans la méthode utilisant
fasHenry et fastCap. Une netlist des éléments RLC du boîtier est fournie par les différents outils. Les
représentations en trois dimensions du boîtier modélisé sont données sur la Figure II. 64.
a) Modèle 3D pour HFSS [46]
b) Modèle 3D pour fastCap/fastHenry [10]
Figure II. 64 : Modèles 3D du boîtier du circuit de test
144
Partie II : couplage substrat, méthodes, simulations et mesures
Nous prendrons la netlist fournie par HFSS, car celle-ci prend, à priori, en compte les broches métalliques du
boîtier. Pour donner un ordre de grandeur des valeurs des éléments parasites du boîtier, nous considérons
deux broches consécutives du boîtier. Les éléments parasites pour ces deux broches sont :
inductance propre de chaque connexion L = 1.3 nH,
résistance de chaque connexion R = 70 mΩ,
Capacité de chaque connexion avec la masse C1 = 7 fF,
Capacité entre deux connexions consécutives C12 = 70 fF,
Coefficient de couplage entre deux connexions consécutives K = 0.3
b. Les éléments du silicium
Diverses comparaisons entre mesures et simulations ont montré la nécessité de modéliser un certain nombre
de structures d’alimentation sur le silicium du circuit intégré. Une partie importante à modéliser, dans le cas de
ce circuit de test, est la liaison d’alimentation entre les diverses instances d’entrée/sortie (Pad). Cette liaison est
formée de deux anneaux concentriques : un d’alimentation et un de masse. Pour extraire les éléments parasites
des structures d’alimentation, fastCap et fastHenry sont utilisés. Une netlist de type SPICE sortie de ces outils
nous permettra d’intégrer dans le modèle complet de simulation la structure d’alimentation sur le silicium. La
Figure II.65 donne une représentation en trois dimensions de la connectique d’alimentation sur le silicium
extraite avec fastHenry et fastCap :
Figure II.65 : Modèle en 3 dimensions de la structure d’alimentation sur silicium du circuit intégré de test.
Les lignes de mesure de différents plots substrat sont aussi modélisées, ce qui permet de prendre en compte
un certain nombre d’autres phénomènes induisant du bruit sur les lignes de mesures. En effet, certaines lignes
de mesure sont très proches de rails d’alimentation. Un fort couplage électromagnétique existe entre ces deux
structures, parasitant la mesure directe de la tension substrat.
4.1.3.2.2
Courant interne d’activité et capacité de cœur
a. Courant interne d’activité des divers blocs logiques
Il existe 9 blocs numériques à l’intérieur du véhicule de test :
une logique de commande configurable,
4 réseaux d’inverseurs bruyants,
4 réseaux de bascules chargeant les inverseurs.
Le courant absorbé par les réseaux de bascule est négligeable vis-à-vis des autres sources de courant du
système digital. Les autres sources de courant ont été obtenues à partir de simulations temporelles de type
SPICE des différents circuits digitaux. Les blocs numériques ont été simulés individuellement, et selon toutes
les configurations possibles lors du fonctionnement normal du circuit de test. Les capacités de charge et les
temps de transition d’entrée de chaque bloc digital ont été déterminés à partir d’analyses temporelles du circuit
avec un outil dédié déjà présenté, PrimeTime de SYNOPSYS. Les courants absorbés par ces blocs ont été
sauvegardés dans des fichiers textuels pour ensuite être réutilisés dans le schéma de simulation global du
circuit. Quelques exemples de courants absorbés sur l’alimentation vdd par la logique de commande et par un
réseau d’inverseur sont donnés sur la Figure II.66.
145
Bruit d’alimentation et couplage substrat dans les circuits mixtes
a) Courant de la logique de commande
b) Courant d’un réseau d’inverseur
Figure II.66 : Courants consommés simulés pour diverses configurations de commutation d’un réseau d’inverseur.
b. Capacité de cœur des divers blocs numériques
Deux méthodes différentes, donnant sensiblement les mêmes résultats, ont été utilisées pour définir les
capacités de cœur de tous les blocs numériques du circuit intégré d’évaluation. La première méthode est celle
de la simulation fréquentielle SPICE des blocs concernés (2.1.2.3.5 de la première partie), dont les
interconnexions ont été extraites. La deuxième méthode est celle employant l’outil d’analyse temporelle. La
somme de toutes les capacités de sorties des cellules logiques d’un bloc numérique est effectuée (2.1.2.3.3 de
la première partie). Les interconnexions sont aussi extraites de géométries réelles du circuit. Les valeurs de
capacités extraites sont les suivantes :
commande logique : Cméthode1 = 35 pF, Cméthode2 = 37 pF;
réseau d’inverseur1 : Cméthode1 = 18.5 pF, Cméthode2 = 20 pF;
réseau d’inverseur2 : Cméthode1 = 39.1 pF, Cméthode2 = 42 pF;
réseau d’inverseur3 : Cméthode1 = 36.2 pF, Cméthode2 = 38 pF;
réseau d’inverseur4 : Cméthode1 = 19.3 pF, Cméthode2 = 20 pF;
réseaux de bascules : Cméthode1 = 0 pF, Cméthode2 = 0 pF;
Les réseaux d’inverseurs 2 et 3 ont des valeurs de capacité de cœur plus élevées. En effet, ces réseaux sont
plus éloignés des réseaux de charges capacitives (réseaux de bascules), les interconnexions sont plus longues,
donc les capacités des interconnexions de sortie plus importantes.
c.
Capacité de cœur de l’oscillateur
L’oscillateur possède des capacités de découplage de son alimentation de forte valeur. Ces capacités sont
importantes à modéliser, car elles forment avec les inductances des lignes d’alimentation de l’oscillateur, un
réseau RLC susceptible de modifier la fonction de transfert des perturbations dans le substrat. D’après le
schéma électrique de l’oscillateur, la capacité totale de découplage de son alimentation est de 40 pF. Nous
avons effectué des simulations SPICE de type AC sur l’oscillateur afin de déterminer cette capacité. A 10 MHz,
pour une tension AC imposée de 1V, un courant de 2,66 mA est absorbé par l’alimentation de l’oscillateur. A
cette fréquence, l’impédance d’alimentation de l’oscillateur peut être considérée comme uniquement capacitive.
La valeur de cette capacité peut être déterminée à partir de la formule suivante :
C=
I
avec ω = 2 . π . f
V.j.ω
Nous trouvons par la simulation, une valeur de la capacité de cœur de l’oscillateur contrôle en tension de 42,6
pF.
146
Partie II : couplage substrat, méthodes, simulations et mesures
4.1.3.2.3
Propagation substrat
Le choix de l’outil permettant de modéliser la propagation par le substrat s’est porté sur SNA de Cadence [17]
(anciennement dénommé SubstrateStorm). Les diverses données technologiques nécessaires à l’utilisation de
cet outil existent dans les fichiers de configuration de la librairie de la technologie BiCMOS6g. L’extraction du
substrat du circuit de test s’en est trouvée donc grandement simplifiée. La Figure II.67 illustre le déroulement
des opérations permettant d’obtenir le modèle de propagation du substrat du circuit intégré :
Figure II.67 : Vue CAO du modèle substrat du circuit intégré d’évaluation.
A partir des données géométriques du circuit intégré, l’outil d’extraction substrat détermine les différents points
d’entrée dans le substrat (plots de polarisation, anneaux de garde, caisson N d’isolation …) et extrait des
résistances et capacités entre ces différents nœuds. Pour simplifier encore la tâche de l’outil, nous ne
considérons que les perturbations liées aux sauts d’alimentation, donc uniquement les plots de polarisation
substrat liés aux alimentation et aux masses du circuit intégré (plots P pour la polarisation du substrat P et plots
N pour la polarisation des caissons N). Toutes les structures du circuit de test possédant des plots de
polarisation du substrat doivent être prises en compte dans le modèle de propagation substrat. Les différents
plots de mesures ne doivent pas être omis ainsi que toutes les cellules du circuit intégré. Une vue substrat de
chaque cellule a donc été créée. Cette ‘vue substrat’ ne contient que les éléments sous la surface du silicium.
Un élément qui a une grande importance dans la propagation des perturbations substrat est une structure
physique nommée ‘scribeLine’. Il s’agit d’un anneau dopé P faisant le tour du circuit et connecté à un anneau
similaire de métal réduisant la résistance de cette ‘scribeLine’. Cette ‘scribeLine’ a une utilité mécanique, lors de
la découpe des puces du disque de silicium (wafer) en fabrication. Cet anneau affleure les différentes cellules
d’entrée/sortie (pad) du circuit (Figure II.68). Il représente un chemin de faible impédance pour les perturbations
substrat entre les entrées/sorties du circuit intégré. Il faut donc ne pas oublier d’inclure cette ligne de découpe
dans la topologie du circuit lors des différentes extractions substrat. L’influence de cet anneau substrat sur la
propagation dans le substrat des tensions et courant est détaillée en 4.1.4.2.2.
Actuellement, les temps d’extraction et la mémoire nécessaire sont très importants : environ 2h d’extraction et 2
Go de mémoire nécessaire pour l’extraction du circuit de test sur une station SUN Ultra60 avec 2 Go de
mémoire vive. Ce circuit est très petit et des extractions sur des circuits réels semblent difficiles. Des méthodes
de simplification des blocs digitaux et des géométries substrat ont été mises au point et permettent de gagner
du temps et de la mémoire tout en gardant une certaine précision. Cette méthode de simplification est détaillée
en annexe A.4. En utilisant ces simplifications, le temps d’extraction du circuit de test n’est plus que de 10
minutes pour une mémoire nécessaire de 200 Mo sur la même machine. La précision des résultats est discutée
dans la partie suivante.
147
Bruit d’alimentation et couplage substrat dans les circuits mixtes
Une netlist de type SPICE, donnant les résistances et capacités entre les points d’entrée substrat est retournée.
La Figure II.71 illustre le modèle SPICE obtenu du circuit de test. Les points d’accès substrat définis y
apparaissent et sont les points de connexion aux modèles des autres parties du circuit : les structures
d’alimentation et les sources de courant des différents blocs. Les masses et alimentations des 4 réseaux
d’inverseurs sont dissociées ainsi que celles de la logique de commande et de l’oscillateur. L’anneau de garde
est un autre point d’accès substrat, ainsi que les 4 plots de mesures externes.
Ligne de découpe
(scribeLine)
Cellules
d’entrée/sortie
Plot de mesure ext3
Réseaux
d’inverseurs
Anneau d’isolation P
Logique de commande
configurable
Oscillateur commandé
en tension
Plot de mesure ext2
Réseaux de bascules
(charges)
Plots P de mesure
substrat
Plot de mesure ext4
Caisson dopé P
Ligne de découpe
(scribeLine)
Plot de mesure ext1
Caisson dopé N
sub4
sub3
sub1
sub2
VddVCO
Vddcom
Vddres4
Vddres3
Vddres2
Vddres1
Figure II.68 : Vue CAO du modèle substrat du circuit intégré d’évaluation.
Panneau
GndVCO
Gndcom
Gndres4
Gndres3
Gndres2
Gndres1
SUBSTRAT
Figure II.69 : modèle SPICE modèle substrat du circuit intégré d’évaluation.
148
Plots P de mesure
substrat
Partie II : couplage substrat, méthodes, simulations et mesures
4.1.3.2.4
Quelques particularités liées au circuit de test
Le circuit de test implémenté possède un certain nombre de particularités par rapport à un circuit mixte réel.
Ces particularités influencent grandement le couplage par le substrat. Nous avons donc du les prendre en
compte dans le modèle électrique équivalent mis en place. D’une part, certaines lignes de mesures (cf Figure
II.65) sont très proches des lignes d’alimentation du circuit. Un couplage électromagnétique entre ces lignes
existe et perturbe donc la mesure de la tension substrat. Ce couplage est partiellement pris en compte lors de la
modélisation des lignes de mesures et d’alimentation du silicium avec l’outil fastHenry (cf 4.1.3.1.2).
Une autre particularité très importante de ce circuit intégré est la longueur des fils de sortie des réseaux
d’inverseurs. Le caractère inductif de ces lignes ne peut pas être négligé. En effet, lorsque les NMOS des
inverseurs sont passant, ces lignes forment avec les lignes d’alimentation une boucle inductive de forte valeur.
La longueur de ces lignes n’a pas été prise en compte dans le modèle de simulation électrique mis en place.
Une extraction sous fastHenry nous donne une valeur inductive de presque 2 nH pour les lignes les plus
longues et de 0,83 nH pour les plus courtes. Dans un circuit mixte réel, la longueur des interconnexions des
signaux logiques est plus courte et surtout elles ont une disposition beaucoup plus aléatoire. Les différents
modèles obtenus : le circuit imprimé, le socket, le boîtier, les lignes sur le silicium, le substrat, les sources de
courant des différents blocs ; sont assemblés dans le schéma électrique de la Figure II.70.
Logique de
commande
Lignes de
mesures
Réseaux
d’inverseurs
Figure II.70 : Schéma ICEM-étendu total du circuit de test.
Ce schéma électrique permet d’effectuer des simulations très rapides. En effet, une simulation temporelle sur
une période de 100 ns ne prend quelques dizaines de seconde. Un très grand nombre de simulations
comparatives est donc réalisable facilement.
4.1.4 Mesures et Simulations
Diverses mesures sur le circuit intégré de test ont permis de valider ou d’affiner les modèles mis en place pour
les différentes structures du modèle ICEM étendu.
4.1.4.1
Impédance du réseau d’alimentation
Des mesures de l’impédance d’alimentation du circuit intégré de test, peuvent permettre de valider en partie le
modèle d’alimentation mis en place. Le protocole de mesure est le même que celui utilisé en 2.3.2 : une
première mesure du coefficient de réflexion d’une paire d’alimentation du circuit et une mesure de capacité
interne avec un capacimètre. Les trois paires d’alimentation de la partie logique du circuit ont fait l’objet de ces
mesures. Concernant l’extraction de la capacité interne, la mesure sur les trois paires d’alimentation donne
quasiment la même valeur. Cette valeur est de 150 pF. Elle est proche des 164 pF estimés pour le circuit
digital, qui est la somme des capacités évaluées de tous les blocs numériques du circuit de test. Les mesures
des coefficients de réflexion de chaque paire d’alimentation sont comparées aux résultats de simulations des
paramètres S11 de chaque paire d’alimentation du boîtier et du circuit intégré. Pour ces simulations, nous
149
Bruit d’alimentation et couplage substrat dans les circuits mixtes
avons ramené les capacités des différents blocs numériques à des valeurs inférieures, pour tenir compte du fait
que pendant les mesures de réflexion, ces blocs numériques ne sont pas polarisés. Chaque capacité est
divisée par 1,25. Ce ratio provient du rapport de la capacité interne mesurée avec polarisation de 3,3 V de 150
pF et celle obtenue sans polarisation de 120 pF. La Figure II.71 donne les différentes courbes d’impédances
mesurées et simulées entre 500 KHz et 1 GHz pour les trois paires d’alimentation digitale du circuit de test.
Figure II.71 : Comparaison des impédances d’alimentation mesurées et simulées du circuit de test.
A partir de ces courbes d’impédances, il est possible de déterminer les paramètres RLC équivalents de chaque
paire d’alimentation du circuit. Ces paramètres sont répertoriés dans le Tableau II.6.
Résistance R
Inductance L
Capacité C
Paire d’alimentation 1
Mesurée
simulée
1,29 Ω
1,45 Ω
2,48 nH
3,19 nH
120 pF
120 pF
Paire d’alimentation 3
Mesurée
Simulée
2,46 Ω
2,45 Ω
3,86 nH
3,77 nH
120 pF
120 pF
Paire d’alimentation 3
Mesurée
simulée
2,18 Ω
1,87 Ω
3,3 nH
3,48 nH
120 pF
120 pF
Tableau II.6 : Comparaison des impédances d’alimentation mesurées et simulées du circuit de test.
Le modèle du réseau d’alimentation a un comportement similaire au véritable réseau d’alimentation du circuit
intégré de test. La précision de l’ensemble reste en effet correcte. Le boîtier, mais aussi les lignes métalliques
sur le silicium, semblent être modélisés de manière assez fine jusqu’à 500 MHz.
4.1.4.2
Impédance statique du substrat
Différentes mesures et extractions du substrat du circuit de test sont effectuées dans le but de valider le modèle
de simulation de la propagation des tensions et courants parasites dans le substrat.
4.1.4.2.1
Protocole de mesures
Des mesures de résistance entre tous les plots du substrat du circuit de test ont été faites. Ces mesures ont été
effectuées à l’aide de pointes reliées à un ohmmètre de précision et d’une table munie d’un microscope
binoculaire. Les plots de mesure substrat ajoutés sur la surface du circuit sont au nombre de 18, dont 4
directement reliés à l’extérieur du circuit. D’autres prises substrat peuvent être utilisées pour effectuer des
mesures de résistance. Il s’agit de la masse digitale, de la masse analogique et enfin de l’anneau de garde P
isolant la commande logique du circuit intégré. Le nombre total de contacts substrat, entre lesquels il est
possible de mesurer une résistance est de 21. Ces 21 plots substrat induisent 210 mesures de résistance. Ces
210 mesures sont autant de points de comparaison possible avec le réseau R du substrat extrait au moyen des
outils conventionnels de CAO. Pour comparer les résultats des extractions substrat avec les mesures, il faut
convertir la matrice de résistances extraites, en une matrice de résistances mesurées. Une résistance mesurée
entre deux points est déduite de la tension qui s’établit entre ces deux points lorsque un courant I est imposé.
150
Partie II : couplage substrat, méthodes, simulations et mesures
Considérons la matrice de conductances extraites par un outil d’extraction notée G. Soit V la matrice de tension
induite et I la matrice des courants imposés, d’après la loi d’Ohm il vient :
I= G. V
donc
Rmesuré = Vinduit = Gextrait -1 . Iimposé
Cette simple opération matricielle est effectuée très rapidement avec le logiciel matlab [47].
4.1.4.2.2
Comparaisons mesures et extractions
Les nombreuses comparaisons effectuées entre les matrices de résistances extraites et les matrices mesurées
ont permis de montrer quelques paramètres importants à prendre en compte lors de l’extraction du substrat
avec l’outil substrateStorm [17] et ainsi d’affiner les modèles de propagation substrat mis en place. Afin de
visualiser de manière rapide les différences entre la matrice de résistances mesurées et la matrice de
résistances extraites, nous utilisons une représentation graphique d’une matrice d’erreurs relatives. Cette
matrice d’erreur est le quotient de la matrice de résistances extraites sur la matrice de résistances mesurées.
La représentation graphique colorée de la matrice d’erreur est agrémentée de quelques valeurs caractéristiques
de la dispersion des erreurs entre les deux matrices :
L’erreur maximale,
L’erreur minimale,
L’erreur moyenne,
L’écart type,
Le rapport de l’écart type sur la valeur moyenne.
Les valeurs de résistances mesurées sous pointes sur le silicium sont récapitulées dans le Tableau II.7. Dans ce
tableau, la masse digitale est notée gnddig, la masse analogique gndvco, l’anneau de garde P piso, les plots
substrat mesurables de l’extérieur ext1 à ext4 et enfin les 14 plots substrat p1 à p14.
151
Bruit d’alimentation et couplage substrat dans les circuits mixtes
gnddig
gnddig
gndvco
piso
ext1
ext2
ext3
ext4
p1
p2
p3
p4
p5
p6
p7
p8
p9
p10
p11
p12
p13
p14
0
16.2
7.3
280
169
77
272
226
252
267
261
271
264
267
266
263
265
240
232
230
249
gndvco
piso
ext1
ext2
ext3
ext4
p1
p2
p3
p4
p5
p6
p7
p8
p9
p10
p11
p12
p13
p14
0
0
22
298
158
62
289
249
278
288
288
298
303
305
300
299
297
280
260
210
286
0
0
0
271
172
83
267
234
260
272
267
278
267
269
265
265
273
246
249
187
256
0
0
0
0
449
363
547
514
544
554
546
559
549
548
549
543
560
463
503
479
541
0
0
0
0
0
218
419
384
407
427
420
435
423
425
428
427
425
424
410
360
436
0
0
0
0
0
0
350
310
341
351
350
359
366
368
363
362
358
338
328
271
347
0
0
0
0
0
0
0
486
536
560
571
567
558
559
554
551
532
531
512
482
557
0
0
0
0
0
0
0
0
498
509
510
514
524
523
517
514
504
484
472
439
516
0
0
0
0
0
0
0
0
0
527
530
537
549
551
545
544
537
512
501
463
538
0
0
0
0
0
0
0
0
0
0
412
542
563
566
560
555
551
536
526
465
544
0
0
0
0
0
0
0
0
0
0
0
532
555
558
551
547
544
534
524
461
540
0
0
0
0
0
0
0
0
0
0
0
0
566
570
560
558
556
532
522
467
544
0
0
0
0
0
0
0
0
0
0
0
0
0
467
457
488
549
520
508
460
544
0
0
0
0
0
0
0
0
0
0
0
0
0
0
491
454
545
519
508
459
539
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
465
551
520
507
456
538
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
546
516
505
457
540
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
520
510
476
554
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
468
450
527
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
429
504
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
434
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
Tableau II.7 : Tableau de résistances substrat mesurées sous pointes.
a. Détermination de la grille d’extraction
Il est possible de définir différentes possibilités de grilles d’extraction pour l’outil d’extraction substrat
substrateStorm [17]. Ces différentes grilles sont adaptatives aux géométries du circuit intégré. Divers
paramètres permettent de moduler la finesse des pas de la grille auto-adaptative. Il existe pour l’utilisation de
cet outil au sein de STMicroelectronics une dizaine de grilles d’extraction prédéfinies utilisables. Nous avons
donc comparé les résultats obtenus pour les différentes grilles avec les mesures de résistance substrat. Le
Tableau II.8 résume les caractéristiques de la variation du rapport de dispersion par rapport à la mesure de
chaque extraction. Chaque grille d’extraction a un nom particulier. Comme le montre le Tableau II.8, les résultats
des extractions varient énormément en fonction de la grille utilisée.
Disp. Max
Disp. Min
Disp. Moy
Ecart type
Ecart./moy.
C1
Fine1
Fine2
NoOv
VC1
WCS1
GridC1
GridC2
WCT1
WCT2
2,15
0 ,35
1,17
0,26
0,22
2,91
0,6
1,39
0,39
0,27
2,25
0,55
1,05
0,26
0,24
2,37
0,41
0,97
0,21
0,22
1,72
0,02
0,92
0,31
0,33
2,14
0,35
1,18
0,27
0,23
1,63
0,07
0,65
0,2
0,31
1,72
0,5
1,14
0,16
0,14
2,37
0,41
0,97
0,21
0,22
1,82
0,03
1,12
0,32
0,28
Tableau II.8 : tableau des caractéristiques de dispersion des erreurs d’extraction suivant différentes grilles d’extraction.
La grille la plus précise semble être la grille GridC2. Plusieurs autres extractions (notamment concernant les
différentes configurations d’extraction montrées dans la suite de cette partie), non reportées dans ce rapport,
vont dans le même sens. Pour l’extraction du substrat, nous utiliserons donc cette grille d’extraction.
b. Influence de la ligne de découpe externe
Une fois la meilleure solution d’extraction déterminée, nous pouvons examiner l’influence de divers paramètres
des modèles substrat du circuit intégré afin de déterminer les paramètres les plus importants.
Un paramètre très important, dans le cas du circuit de test implémenté, est la prise en compte de la ligne de
découpe ou encore ‘scribeLine’. Cette ligne de découpe est un chemin de basse impédance entre la masse
numérique et la masse analogique. Cette ligne passe en effet à proximité des cellules d’entrées/sorties
numériques et analogiques du circuit. Ces cellules ont des plots de polarisation substrat, liés à la masse
numérique dans le cas des entrées/sorties numériques et à la masse analogique pour les entrées/sorties
analogiques. Nous avons donc pris en compte cette ligne de découpe dans les nouveaux modèles du substrat.
Nous avons considéré deux cas qui peuvent être pris en compte par l’outil d’extraction substrateStorm :
152
Partie II : couplage substrat, méthodes, simulations et mesures
1er cas : la ligne de découpe est considérée comme résistive,
2ème cas : la ligne de découpe est considérée comme un nœud unique.
Ces deux cas de figure ont pu être explorés grâce à l’aide indispensable d’Alejandro Chimeno de
STMicroelectronics Crolles, qui a mis en place de manière très rapide les différents fichiers nécessaires pour la
prise en compte de cette ligne de découpe. Cette ligne de découpe influence surtout les mesures entre les
masses numérique et analogique, comme le signifie la Figure II.72 montrant les représentations graphiques de
deux matrices d’erreurs : une première sans les effets de la ligne de découpe et la seconde modélisant une
ligne de découpe conductrice, comme étant un nœud unique.
Dans le cas où la ligne de découpe n’est pas prise en compte, la résistance entre les masses digitale et
analogique est surévaluée et représentée par un carré rouge (flèche) dans la représentation graphique de la
matrice d’erreurs d’extraction sur la Figure II.72.a. Le cas où la ligne de découpe est résistive est strictement
identique. Cette surévaluation disparaît lorsque la ligne de découpe est prise en compte comme un nœud
unique (Figure II.72.b).
a)
Ligne de découpe non incluse
b) Ligne de découpe incluse
Figure II.72 : Distribution des erreurs d’extraction : influence de la ligne de découpe.
En réalité, la ligne de découpe ne peut pas être considérée comme un nœud unique : elle est résistive. Elle est
de plus ‘doublée’ par un anneau de métal, lui aussi résistif. La réalité se situe donc entre le fait de considérer
une ligne de découpe comme très conductrice ou de ne pas considérer cette ligne de découpe. La modélisation
de la structure de la ligne de découpe ne peut donc pas être fidèlement modélisée : il faut prendre aussi bien en
compte l’extraction des éléments parasites du substrat que ceux de la ligne métallique. Ce type de structure est
aussi rencontré dans le cas des anneaux de garde, souvent doublé d’un anneau métallique de connexion. Le
fait de considérer cette ligne de découpe comme infiniment conductrice induit des erreurs dans les extractions
de résistances des plots de mesure situés très près de la masse analogique : les plots ‘ext2’ et ‘ext3’. Les
résistances entre ces plots et la masse digitale sont surévaluées lorsque la ligne de découpe est supposée
parfaite et sous-évaluées lorsque cette ligne de découpe n’est pas prise en compte. Les autres irrégularités
observées dans les matrices d’erreurs sont le fruit des effets de maillage de l’outil d’extraction substrat.
c. Simplification des géométries ‘substrat’
Le temps d’extraction de ce circuit de test est environ de 2h et la mémoire nécessaire de 2 Go, ce qui est très
important pour un circuit de petite taille. Ces limitations sont dues au maillage très dense, qui est fonction de la
complexité des géométries du circuit intégré. Certaines méthodes de simplification de ces géométries sont
proposées [13]. Il s’agit de garder une certaine précision des géométries sur le contour d’un bloc, et d’être
beaucoup moins précis dans les zones centrales du bloc à modéliser. Cette méthode de simplification est
détaillée en annexe A.4. Nous avons donc comparé des extractions complètes, sans simplifications et des
extractions à partir de modèles simplifiés. La Figure II.73 donne les représentations des matrices d’erreurs
d’extraction dans les cas d’une extraction complète et d’une extraction simplifiée :
153
Bruit d’alimentation et couplage substrat dans les circuits mixtes
Disp. Max : 1,72
Disp. Min : 0,5
Disp. Moy : 1,14
Ecart type : 0,167
Ecart./Moy. : 0,14
Disp. Max : 1,71
Disp. Min : 0,33
Disp. Moy : 1,22
Ecart type : 0,12
Ecart./Moy. : 0,10
a) Extraction normale
b) Extraction avec blocs simplifiés
Figure II.73 : Distribution des erreurs d’extraction : simplification des modèles substrat.
Outre qu’elles permettent de gagner du temps d’extraction et de la mémoire (environ 10 fois plus vite pour 10
fois moins de mémoire), les techniques de simplifications des blocs digitaux semblent améliorer la précision des
résultats. Nous rappelons que l’outil d’extraction substrat substrateStorm [17] effectue des opérations de
réduction de matrices. Les matrices à simplifier étant beaucoup moins volumineuses dans le cas de l’extraction
utilisant des modèles simplifiés, les algorithmes de simplification de matrice s’en trouvent plus efficaces.
Les différentes mesures des résistances substrat et les différentes comparaisons avec les réseaux extraits nous
ont permis de connaître les limitations des modèles substrat mis en place. Les comparaisons entre mesures et
extractions montrent une corrélation acceptable pour les basses fréquences, lorsque le substrat est considéré
comme résistif. Pour la technologie BiCMOS6g, de résistivité 15 Ω.cm, la fréquence en dessous de laquelle le
substrat peut être considéré comme purement résistif est de 10,9 GHz (calculée d’après la formule de la
première partie 3.1.1.2).
4.1.4.3
Lignes de mesures
Pour appuyer la validité de la méthode de mesure directe du couplage par le substrat, il est essentiel de
prendre en compte l’effet des lignes de mesure. Les modèles électriques des quatre lignes de mesure directe
doivent être ajoutés dans le schéma global de simulation du circuit de test. Les diverses parties des modèles
des lignes de mesure (connecteurs SMA, lignes 50 Ω, support, boîtier, lignes sur silicium et substrat) ont été
décrites précédemment. Pour valider les modèles de lignes mis en place, il faut confronter ces modélisations
avec des mesures réelles. Le coefficient de réflexion en entrée S11 de chaque ligne de mesure a été extrait à
l’aide d’un appareil HP8510C. Cet appareil est un analyseur de réseaux fonctionnant entre 45 MHz et 20 GHz
(disponible au LPM). Nous l’utilisons entre 45 MHz et 5 GHz, pour mesurer uniquement le coefficient de
réflexion avec le premier port de l’appareil. Pour obtenir le coefficient de réflexion de chaque ligne de mesure à
partir de la simulation, nous utilisons le mode ‘S-Parameter’ de l’outil de simulation Virtusoso de Cadence [17].
Les comparaisons entre coefficients de réflexion mesurés et simulés sont données sur la Figure II.74. Les
mesures et simulations sont en bonne corrélation en dessous de 1 GHz. Au-delà, les modèles ne semblent pas
être suffisamment précis. Un petit bémol tout de même concernant les lignes ‘ext2’ et ‘ext3’, dont la précision
est moins bonne en dessous du GHz par rapport aux autres lignes de mesure. Les plots de mesure substrat de
ces lignes sont situés dans l’oscillateur, très proches de la masse analogique du système. Nous avons montré
en 4.1.4.2.2 que le réseau R du substrat montre des imprécisions pour ces deux plots de mesure.
154
Partie II : couplage substrat, méthodes, simulations et mesures
Figure II.74 : Paramètres S11 de réflexion des lignes de mesures du circuit de test, comparaisons mesures et simulations.
Les différences observées entre les mesures et les simulations des coefficients de réflexion proviennent de la
modélisation imparfaite du substrat. De plus, en dessous de 1 GHz, les réflexions et autres effets de retard sont
principalement dus aux longueurs des lignes 50 Ω de mesure du circuit imprimé. La modélisation des autres
éléments de la ligne de mesure paraît donc superflue, mis à part l’impédance terminale, qui n’est autre que le
substrat du circuit. Ces lignes sont très longues : une carte d’évaluation avec des lignes plus courtes serait plus
précise et donnerait des mesures de meilleure qualité.
4.1.4.4
Tensions substrat
Le circuit de test implémenté possède plusieurs configurations d’injection de bruit dans le substrat. Ces
différentes configurations possibles vont permettre de valider le schéma prédictif du couplage substrat mis en
place précédemment et donc la méthode de modélisation du couplage par le substrat dans les circuits mixtes.
Les divers paramètres modifiables dans ce véhicule de test sont :
La localisation des mesures de tensions substrat,
La localisation de l’injection de bruit substrat,
La puissance injectée dans le substrat,
La fréquence des perturbations injectées,
La configuration de l’alimentation de la circuiterie numérique.
Pour chaque configuration testée, nous comparons les résultats des simulations du modèle ICEM étendu du
circuit de test avec des mesures. Seules des simulations temporelles sont effectuées. Afin d’illustrer les
résultats de manière fréquentielle, nous effectuons une transformée de Fourier rapide de chaque signal
temporel suivie d’une conversion de la tension mesurée en une puissance de dBm en utilisant l’équation
suivante :
2⎞
⎛V
PdBm = 10 . log ⎜ subst rat ⎟ + 30
⎜
⎟
50
⎝
⎠
Deux types de mesures sont effectués :
Une mesure temporelle à l’aide d’un oscilloscope Agilent DCA-J 86100C, entrée 50 Ω, ayant une
fréquence de coupure de 10 GHz,
155
Bruit d’alimentation et couplage substrat dans les circuits mixtes
Une mesure fréquentielle à l’aide d’un analyseur de spectre Agilent E4404B, entrée 50 Ω, ayant une
bande passante entre 9 KHz et 6,7 GHz.
Ces mesures ont été effectuées au laboratoire d’analyse des circuits défectueux de la division HEG de
STMicroelectronics Grenoble avec l’aimable collaboration de monsieur Pierre Guenard.
4.1.4.4.1
Localisation des points de mesure
Il existe quatre plots de mesure substrat sur ce circuit de test permettant la mesure de la tension substrat à
divers endroits du circuit lorsque celui-ci est en fonctionnement (cf. Figure II.68). Les comparaisons entre les
tensions substrat mesurées sur ces différents plots sont données sur la Figure II.75. Pour cette série de
comparaisons, une rangée de 16 inverseurs ‘IV16’ commute dans les réseaux ‘3’ et ‘4‘ du circuit intégré. Cette
configuration de puissance permet d’injecter des perturbations de puissance moyenne dans le substrat. La
fréquence de commutation des inverseurs est de 20 MHz.
Figure II.75 : Comparaisons entre mesures et simulations des tensions substrat sur les 4 plots de mesure.
Comme nous pouvons l’observer sur ces premiers résultats de mesure, considérer uniquement les sauts
d’alimentation comme perturbation substrat donne des résultats très corrects. Le modèle mis en place ne donne
cependant pas la même précision pour tous les plots de mesure. Une résonnance autour de 300 MHz est
observée sur tous les plots de mesure. Cette résonnance est la résonnance du réseau d’alimentation formée du
156
Partie II : couplage substrat, méthodes, simulations et mesures
boîtier et de la capacité de cœur du circuit. Sur les mesures, il existe un léger décalage en fréquence des
harmoniques de l’horloge qui devraient être 40, 60, 80 … MHz. Ce décalage provient du générateur de signal
utilisé qui ne délivre pas tout à fait un signal à 20 MHz. Les plots situés dans l’oscillateur donnent les moins
bons résultats. L’oscillateur n’a été que sommairement modélisé par son alimentation et la capacité de
découplage de celle-ci. Ce système est plus complexe et nécessite donc une étude plus fine. De plus, nous
avons montré en 4.1.4.2.2 et 4.1.2.3 que le modèle substrat donne des résultats peu précis pour ces plots de
mesures, situés dans l’oscillateur. Pour les plots situés en-dehors de l’oscillateur, les résultats de la simulation
sont en bonne corrélation avec les mesures. Pour la suite du travail de comparaison entre les mesures et les
simulations suivant diverses configurations, seul le plot nommé extnoise4 sera observé, celui-ci donne en effet
les meilleurs résultats simulés.
4.1.4.4.2
Localisation des injecteurs de bruit
Ce circuit de test configurable possède plusieurs plots de mesure permettant de connaître la tension substrat à
divers endroits du circuit (cf. Figure II. 57). Il offre aussi la possibilité d’injecter des tensions parasites dans le
substrat depuis divers endroits. En effet, les quatre réseaux d’inverseurs peuvent être commandés suivant six
configurations différentes. Une seule rangée de 16 inverseurs ‘IV16’ par réseau commute à 20 MHz.
a. Réseau d’inverseurs ‘1’
Figure II.76 : Comparaisons entre mesures et simulations de la tension substrat générée par le réseau d’inverseurs ‘1’ sur le
plot de mesure extnoise4.
b. Réseau d’inverseurs ‘2’
Figure II.77 : Comparaisons entre mesures et simulations de la tension substrat générée par le réseau d’inverseurs ‘2’ sur le
plot de mesure extnoise4.
157
Bruit d’alimentation et couplage substrat dans les circuits mixtes
c.
Réseau d’inverseurs ‘3’
Figure II.78 : Comparaisons entre mesures et simulations de la tension substrat générée par le réseau d’inverseurs ‘3’ sur le
plot de mesure extnoise4.
d. Réseau d’inverseurs ‘4’
Figure II.79 : Comparaisons entre mesures et simulations de la tension substrat générée par le réseau d’inverseurs ‘4’ sur le
plot de mesure extnoise4.
e. Réseaux d’inverseurs ‘1’ et ‘2’ simultanément
Figure II.80 : Comparaisons entre mesures et simulations de la tension substrat générée par les réseaux d’inverseurs ‘1’ et
‘2’ sur le plot de mesure extnoise4.
f.
Réseaux d’inverseurs ‘3’ et ‘4’ simultanément
Figure II.81 : Comparaisons entre mesures et simulations de la tension substrat générée par les réseaux d’inverseurs ‘3’ et
‘4’ sur le plot de mesure extnoise4.
158
Partie II : couplage substrat, méthodes, simulations et mesures
g. Réseaux d’inverseurs ‘1’, ‘2’, ‘3’ et ‘4’ simultanément
Figure II.82 : Comparaisons entre mesures et simulations de la tension substrat générée par les réseaux d’inverseurs ‘1’, ‘2’,
‘3’ et ‘4’ sur le plot de mesure extnoise4.
Nous observons une bonne corrélation entre les mesures et les simulations pour la plupart des cas simulés.
Cependant, les comparaisons de configurations mettant en jeu l’activité des réseaux d’inverseurs ‘1’ et/ou ‘2’
montrent toutes des différences entre mesures et simulations de même nature.
Figure II.83 : Comparaisons entre mesures et simulations de la tension substrat générée par les réseaux d’inverseurs ‘1’ et
‘2’ sur le plot de mesure extnoise4 : défauts du modèle simulé.
Comme le montre la Figure II.83, cette différence se situe en début de seconde oscillation, lorsque l’horloge
effectue un front descendant et les inverseurs un front montant. Un pic important se superpose aux deux
oscillations dans le cas des simulations et seulement lors de la première oscillation dans le cas des mesures.
Nous expliquons ce phénomène par une limitation du modèle d’activité interne des réseaux d’inverseurs. Le
modèle utilisé implique que le courant entrant par l’alimentation dans le réseau d’inverseurs et le courant en
sortant par la masse soient identiques.
Alimentation des inverseurs
Masse des inverseurs
Alimentation des inverseurs
Alimentation des charges
Masse des inverseurs
Masse des charges
Figure II.84 : Modèles électriques simplifiés des réseaux d’inverseurs.
Ainsi, un pic de courant circule dans la masse des inverseurs aussi bien lors d’un front montant que d’un front
descendant de l’horloge. Un fort couplage électromagnétique existe entre le fil de mesure du plot ‘extnoise4’ et
le fil de masse des réseaux d’inverseurs ‘1’ et ‘2’. Ainsi, le courant circulant dans le fil de masse implique, dans
le modèle de simulation, une tension parasite dans le fil de mesure quel que soit le front d’horloge en entrée
des inverseurs. En réalité, le courant ne circule dans le fil de masse que lors d’un front montant de l’horloge,
159
Bruit d’alimentation et couplage substrat dans les circuits mixtes
lorsque la sortie des inverseurs est ‘tirée’ vers la masse. Ce pic n’apparaît donc que lors du front montant de
l’horloge lors des mesures. Pour confirmer cette hypothèse, nous utilisons un modèle différent pour les réseaux
d’inverseurs. Ce modèle prend en compte le fait que les capacités que doivent charger les inverseurs, les
bascules de charge dans ce cas, ne sont pas polarisées avec les mêmes potentiels que les inverseurs euxmêmes. Il en résulte une modélisation plus fine, prenant en compte la circulation réelle des courants entre les
inverseurs, leur alimentation et leur charge. La Figure II.84 donne une illustration du nouveau modèle électrique
des réseaux d’inverseurs.
Le résultat d’une simulation utilisant cette nouvelle modélisation des réseaux d’inverseurs est donné sur la
Figure II.85. Ce modèle des réseaux d’inverseur n’a pas été conservé car il en résulte une certaine instabilité
lors de la simulation, donnant lieu à des erreurs de simulation bloquant l’outil. De plus, ce type de modèle est
justifié dans le cas de ce circuit de test où les réseaux d’inverseurs sont très éloignés de leur charge. Pour un
circuit numérique réel, il est possible de considérer une alimentation et une masse identique pour une porte
logique et sa charge, donc d’utiliser le premier modèle de la Figure II.84.
Figure II.85 : Comparaisons entre mesures et simulations de la tension substrat générée par les réseaux d’inverseurs ‘1’ et
‘2’ sur le plot de mesure extnoise4 en utilisant le nouveau modèle pour les réseaux d’inverseurs.
Le pic de la deuxième oscillation disparaît effectivement. Nous pouvons donc en déduire que le couplage
électromagnétique entre la ligne de mesure et la ligne d’alimentation est mieux pris en compte avec le nouveau
modèle des réseaux d’inverseurs.
4.1.4.4.3
Puissance injectée dans le substrat
Le circuit intégré de test permet de moduler la puissance injectée dans le substrat. Différentes configurations de
puissance injectée sont donc testées.
La fréquence de commutation des inverseurs est toujours de 20 MHz.
a. Inverseurs ‘IV4’ des réseaux ‘3’ et ‘4’ (puissance minimale)
Figure II.86 : Comparaisons entre mesures et simulations de la tension substrat générée par les inverseurs ‘IV4’ des réseaux
‘3’ et ‘4’ sur le plot de mesure extnoise4.
160
Partie II : couplage substrat, méthodes, simulations et mesures
b. Inverseurs ‘IV32’ des réseaux ‘3’ et ‘4’
Figure II.87 : Comparaisons entre mesures et simulations de la tension substrat générée par les inverseurs ‘IV32’ des
réseaux ‘3’ et ‘4’ sur le plot de mesure extnoise4.
c.
4 rangées d’inverseurs ‘IV16’ des réseaux ‘3’ et ‘4’ (puissance maximale)
Figure II.88 : Comparaisons entre mesures et simulations de la tension substrat générée par les quatre rangées de 16
inverseurs ‘IV16’ des réseaux ‘3’ et ‘4’ sur le plot de mesure extnoise4.
Pour les faibles puissances injectées dans le substrat, lorsque les inverseurs seuls commutent (‘IV4’, ‘IV8’,
‘IV16’ et ‘IV32’), l’activité de la logique de commande ‘dissimule’ les courants de commutation des inverseurs.
De plus, les faibles niveaux de tension mesurés sont fortement perturbés par d’autres mécanismes de couplage
électromagnétique non pris en compte dans les modèles électriques du circuit de test mis en place. Pour les
forts niveaux d’injection de courant dans le substrat, lorsque beaucoup d’inverseurs commutent, les modèles
d’activité interne utilisés ne permettent pas de modéliser correctement les réseaux d’inverseurs. En effet,
comme le montrent Baradoglu et Al., à partir d’un certain seuil d’activité numérique, le fait de considérer le
courant total consommé comme la somme de tous les courants d’activité des portes logiques n’est plus une
approximation correcte [1]. En d’autres termes, les sauts d’alimentation provoqués par l’activité numérique
modifient le courant absorbé par le circuit intégré. Pour confirmer cette hypothèse, les modèles des blocs
numériques du circuit de test sont remplacés par leur modèle SPICE complet au détriment de la mémoire et du
temps de simulation nécessaires. La Figure II. 89 donnant les résultats des simulations en utilisant des modèles
SPICE des blocs numériques confirme cette hypothèse, le niveau de simulation diminue et recolle aux mesures.
161
Bruit d’alimentation et couplage substrat dans les circuits mixtes
Figure II. 89 : Comparaisons entre mesures et simulations de la tension substrat générée par les quatre rangées de 16
inverseurs ‘IV16’ des réseaux ‘3’ et ‘4’ sur le plot de mesure extnoise4 en utilisant le modèle SPICE des blocs numériques.
4.1.4.4.4
Fréquence des perturbations injectées
L’horloge du dispositif étant externe, il est très facile de modifier la fréquence de commutation des inverseurs
perturbants. Pour ces comparaisons entre mesures et simulations, les inverseurs d’une rangée d’inverseurs
‘IV16’ des réseaux ‘3’ et ‘4’ commutent simultanément. Les fréquences pour lesquelles les mesures ont été
effectuées sont de 10 MHz, 20 MHz (cas de référence) et 50 MHz.
a. Fréquence d’horloge à 10 MHz
Figure II.90 : Comparaisons entre mesures et simulations de la tension substrat générée par les réseaux d’inverseurs ‘3’ et
‘4’ sur le plot de mesure extnoise4 commutant à 10 MHz.
b. Fréquence d’horloge à 50 MHz
Figure II.91 : Comparaisons entre mesures et simulations de la tension substrat générée par les réseaux d’inverseurs ‘3’ et
‘4’ sur le plot de mesure extnoise4 commutant à 50 MHz.
162
Partie II : couplage substrat, méthodes, simulations et mesures
4.1.4.4.5
Diverses configurations de l’alimentation
a. Connexion des alimentations
Le circuit intégré de test est alimenté par une seule paire d’alimentation du boîtier au lieu de trois dans le cas
normal. Il en résulte une inductance d’alimentation plus importante. Cette inductance plus forte implique une
diminution de la fréquence de résonance du circuit de test.
Figure II.92 : Comparaisons entre mesures et simulations de la tension substrat générée par les réseaux d’inverseurs ‘3’ et
‘4’ sur le plot de mesure extnoise4 avec une seule paire de fils d’alimentation numérique connectée.
Nous observons effectivement une diminution de cette fréquence de résonance. La diminution de cette
fréquence est beaucoup plus importante pour les mesures (160 MHz) que pour les simulations (220 MHz). Les
longueurs des fils d’interconnexion entre les inverseurs et leur charge n’ont pas été prises en compte. Or, ces
fils très longs impliquent de fortes valeurs inductives. Pour prendre en compte ces fils de connexion dans le
modèle de simulation, il faut remplacer les modèles des réseaux d’inverseurs en prenant en compte
l’inductance des fils d’interconnexion comme le schéma de la Figure II.93 le montre :
Alimentation des inverseurs
Alimentation des inverseurs
Alimentation des charges
Linterco
Masse des inverseurs
Masse des inverseurs
Masse des charges
Figure II.93 : Modèles électriques simplifiés des réseaux d’inverseurs prenant en compte le caractère inductif des
interconnexions.
L’utilisation de ce modèle pour un bloc numérique est particulière à ce circuit de test comme le sont les
interconnexions entre les inverseurs et leurs charges. La Figure II.94 donne les résultats de simulations
obtenues avec une telle modélisation. Ceux-ci sont en meilleur accord avec les mesures.
Figure II.94 : Comparaisons entre mesures et simulations prenant en compte les longueurs des interconnexions sur le plot
de mesure extnoise4 avec une seule paire de fils d’alimentation numérique connectée.
163
Bruit d’alimentation et couplage substrat dans les circuits mixtes
b. Influence du support du boîtier
Une carte d’évaluation sur laquelle le circuit de test est directement soudé a été créée (cf. Figure II.58). Cette
nouvelle carte permet de s’affranchir des éléments parasites induits par le ‘socket’. L’absence du ‘socket’ se
traduit par une diminution de l’inductance globale de l’alimentation et donc par une augmentation de la
fréquence de résonance. Les mesures et les simulations, illustrées sur la Figure II.95, confirment cette
hypothèse. La fréquence de résonance passe de 330 Mhz à 360 MHz pour les simulations et de 370 MHz à 400
MHz pour la mesure.
Figure II.95 : Comparaisons entre mesures et simulations de la tension substrat générée par les réseaux d’inverseurs ‘3’ et
‘4’ sur le plot de mesure extnoise4 sans le ‘socket’ de connexion.
4.1.5 Optimisation du circuit de test
Le circuit de test est décliné sous quatre versions différentes. La dernière version implémentée profite de
l’expérience acquise au cours de ces trois années de travaux. Il s’agit d’une version optimisée à partir de la
méthode de simulation du couplage substrat mise en place. L’objectif était de créer la version la moins bruyante
possible sans créer un nouveau circuit, mais en apportant des modifications mineures. Ce travail d’optimisation
et les résultats obtenus sont décrits dans cette partie.
4.1.5.1
Diverses configurations possibles
Pour modéliser le couplage substrat du circuit de test, seuls les sauts de masse et d’alimentation ont été pris en
compte. Le modèle de simulation mis en place précédemment permet de voir l’incidence de divers éléments de
l’application sur le bruit substrat. Nous proposons donc de diminuer le plus possible le bruit substrat généré par
le circuit de test en faisant varier un certain nombre de paramètres du circuit intégré dans son application. Dans
cette étude d’optimisation du circuit de test, nous considérons trois parties de l’application sur lesquelles nous
pouvons ‘jouer’ afin de réduire au maximum l’impact des fluctuations d’alimentation et de masse sur les
tensions parasites substrat du véhicule de test :
Les éléments externes : l’environnement du circuit intégré,
Les éléments internes : le circuit intégré lui-même,
La propagation dans le substrat du circuit intégré.
a. Les éléments externes
Nous avons déjà vu l’impact du support boîtier sur le bruit substrat généré par le circuit de test en 4.1.4.4.5.
D’autres éléments du circuit imprimé peuvent être changés pour que le circuit soit moins bruyant.
Les capacités de découplage d’alimentation du circuit ont une grande influence sur les sauts d’alimentation d’un
circuit intégré, donc sur le bruit substrat. Nous montrons par simulation l’influence des capacités de découplage
les plus proches du circuit intégré en faisant varier leur valeur entre 10 pF et 10 nF. Les modèles de capacité
utilisés ont une résistance et une inductance parasites comme montré en 4.1.3.1.1. La Figure II.96 donne les
représentations graphiques des résultats obtenus.
164
Partie II : couplage substrat, méthodes, simulations et mesures
Figure II.96 : Influence de la capacité de découplage du circuit imprimé sur la tension substrat du circuit de test.
Ces capacités filtrent les sauts d’alimentation à l’extérieur du circuit mais pas à l’intérieur. Une grande capacité
de découplage aux bornes du circuit intégré agit comme une alimentation parfaite (ici à partir de 1 nF), les
seules résonances sont à l’intérieur du circuit. Une faible capacité de découplage implique une résonance
supplémentaire à l’extérieur du circuit. Pour la capacité de 10 pF, cette résonance est à 310 MHz, très proche
de la résonance du circuit seul (330 MHz). Pour la capacité de 100 pF, un pic de résonance à 220 MHz s’ajoute
a celui du circuit intégré. Un bon découplage du circuit imprimé permet de s’affranchir de la composante externe
au circuit du bruit d’alimentation.
Une autre technique permet de diminuer, de filtrer le bruit d’alimentation du circuit imprimé : il s’agit de mettre
une résistance série d’amortissement sur les lignes d’alimentation. Cette résistance série diminue le facteur de
qualité du réseau RLC de l’alimentation, et diminue donc les oscillations de la ligne d’alimentation du circuit
imprimé.
Figure II.97 : Influence de la résistance d’alimentation du circuit imprimé sur la tension substrat du circuit de test.
165
Bruit d’alimentation et couplage substrat dans les circuits mixtes
Cette technique est utilisable sur les petits circuits intégrés consommant très peu. Une chute continue du
potentiel d’alimentation importante peut nuire au fonctionnement du circuit lui-même. La Figure II.97 donne les
résultats de simulations dans lesquels une résistance d’amortissement du circuit imprimé ajoutée varie entre 1
Ω et 10 Ω.
b. Les éléments internes
Les mêmes techniques de réduction des sauts d’alimentation externes peuvent être utilisées pour les sauts
internes du circuit intégré : l’ajout de capacités internes de découplage et de résistances série d’alimentation.
Des capacités internes de découplage peuvent être ajoutées dans tous les espaces disponibles du circuit
intégré. Ce moyen d’augmenter la capacité de découplage interne d’un circuit numérique est d’ailleurs utilisé de
manière classique pour la conception de circuits numériques. Il existe des cellules de la taille des cellules
logiques, qui sont des capacités MOS entre l’alimentation et la masse numérique et qui sont ajoutées dans les
interstices du circuit numérique après placement des portes logiques. Ces capacités permettent d’augmenter le
découplage global du circuit numérique, mais sont aussi des réservoirs locaux de charge à proximité des
cellules logiques. D’ailleurs, CMOS RSB (Reduced Supply Bounce) est une famille de circuits logiques utilisant
ce type de découplage interne qui supprime jusqu’à 67% du bruit de l’alimentation généré lors de la
commutation du numérique [48]. Les circuits de base sont réalisés à partir d’une technologie CMOS, avec
l’utilisation de capacités de découplage dans chaque étage logique. Il est très facile dans le schéma de
simulation d’ajouter des capacités embarquées de découplage et des résistances séries d’amortissement de
l’alimentation. Dans le cas du circuit de test, nous ajoutons une capacité de découplage par paire d’alimentation
numérique. Leur valeur varie entre 20 pF et 300 pF. Il en est de même pour les résistances embarquées
d’amortissement dont la valeur varie entre 1 et 10 Ω. Les résultats de ces simulations sont donnés sur les
Figure II.98 et Figure II.99.
Figure II.98 : Influence de la capacité de découplage embarquée sur la tension substrat du circuit de test.
166
Partie II : couplage substrat, méthodes, simulations et mesures
L’augmentation de la capacité interne du circuit diminue la fréquence de résonance du circuit intégré, mais
augmente le facteur de qualité du réseau RLC oscillant constitué. Les résultats des simulations confirment cette
approche théorique. Il est donc préférable d’avoir une grande capacité interne de découplage, pouvant jouer le
rôle de ‘réservoir’ de charge permettant de répondre aux besoins en courant dynamique des portes logiques du
circuit numérique.
Figure II.99 : Influence de la résistance d’alimentation embarquée sur la tension substrat du circuit de test.
La résistance d’alimentation embarquée induit les mêmes effets que la résistance d’alimentation sur le circuit
imprimé : le facteur de qualité diminue avec la valeur de cette résistance, les oscillations sont donc amorties
plus efficacement.
c.
La propagation dans le substrat
Nous avons vu en 3.2.3 qu’il est possible de limiter l’impact du bruit substrat sur un circuit mixte en modifiant la
propagation des tensions parasites dans le substrat. Dans le circuit existant, un anneau d’isolation P entoure la
logique de commande des inverseurs. Cet anneau est placé pour limiter l’impact du circuit de commande sur la
tension substrat mesurée. D’autres structures d’isolation peuvent être placées dans le circuit. Nous évaluons ici
différentes possibilités de limitation de la propagation substrat. Le premier cas est le plus simple : aucun
dispositif d’isolation n’existe. Le second dispositif est un anneau P autour de la partie logique bruyante (le cas
de référence, celui du circuit implémenté). Cet anneau de garde P peut être polarisé par la masse numérique,
afin de récupérer un fil de bonding supplémentaire pour la masse numérique du circuit de test : il s’agit du
troisième cas d’étude. Des caissons N peuvent isoler la partie bruyante numérique ou le plot de mesure de la
partie analogique sensible (technique ‘triple-well’). Les résultats des simulations sont exposés sur la Figure
II.100:
Figure II.100 : Influence de différents dispositifs d’isolation substrat sur la tension substrat du circuit de test.
Le caisson d’isolation N autour de la partie analogique sensible est la meilleure technique d’isolation substrat
en basse fréquence. La surface du caisson N doit être la plus petite possible afin d’avoir une capacité de
167
Bruit d’alimentation et couplage substrat dans les circuits mixtes
jonction inverse de la diode PN formée, la plus faible possible. Une faible capacité peut filtrer des fréquences
plus hautes. Dans le cas de ce circuit de test, il s’avère que l’anneau de garde P ajouté autour de la commande
logique est presque inutile. L’atténuation de la tension substrat est quasiment identique à celle obtenue sans
dispositif de protection substrat. Pour être efficace, un anneau de garde P doit être polarisé le plus proprement
possible. Dans le cas de ce circuit de test, la ligne de connexion de cet anneau d’isolation ne permet pas
d’évacuer efficacement les perturbations substrat. De plus, l’anneau isole la partie de commande, liée par
l’alimentation aux inverseurs. Les sauts d’alimentation induits par l’activité de la commande sont donc propagés
dans le substrat par les réseaux d’inverseurs.
4.1.5.2
Version optimisée du circuit d’évaluation
4.1.5.2.1
Résumé et choix techniques d’optimisation
Les résultats des simulations menées sont résumés dans le Tableau II.9. Pour chaque cas simulé, cinq valeurs
caractéristiques sont données :
La valeur efficace de la tension de perturbation substrat (RMS),
L’atténuation de cette valeur efficace par rapport au circuit normal,
La raie spectrale la plus importante de la perturbation substrat,
La puissance de cette raie en dBm,
L’atténuation de la raie principale en dB.
Paramètres du circuit de
test évalués
Tension efficace
(RMS) en mV
Circuit de référence
Cpcb = 10 pF
Cpcb = 100 pF
Cpcb = 1 nF
Cpcb = 10 nF
Rpcb = 1 Ω
Rpcb = 2 Ω
Rpcb = 5 Ω
Rpcb = 10 Ω
Csi = 3 x 20 pF
Csi = 3 x 50 pF
Csi = 3 x 100 pF
Csi = 3 x 300 pF
Rsi = 1 Ω
Rsi = 2 Ω
Rsi = 5 Ω
Rsi = 10 Ω
Sans anneau P
Anneau P à la masse
Niso digital
Niso analogique
2,55 mV
2,45 mV
2,00 mV
2,70 mV
2,71 mV
2,41 mV
2,26 mV
1,67 mV
1,34 mV
1,94 mV
1,35 mV
0,94 mV
0,45 mV
2,22 mV
1,79 mV
1,14 mV
0,68 mV
2,33 mV
2,52 mV
2,24 mV
1,04 mV
Atténuation de la
tension efficace
en dB
O dB
0,34 dB
2,11 dB
-0,5 dB
-0,5 dB
0,5 dB
1,0 dB
3,7 dB
5,6 dB
2,4 dB
5,5 dB
8,7 dB
15 dB
1,2 dB
3,1 dB
7 dB
11,5 dB
0,8 dB
0,1 dB
1,1 dB
7,8 dB
Fréquence
principale de la
perturbation
320 MHz
320 MHz
520 MHz
400 MHz
400 MHz
320 MHz
320 MHz
360 MHz
560 MHz
280 MHz
200 MHz
160 MHz
240 MHz
320 MHz
360 MHz
440 MHz
440 MHz
360 MHz
320 MHz
360 MHz
400 MHz
Puissance de la
fréquence
principale
-39,6 dBm
-39,9 dBm
-42.5 dBm
-39,1 dBm
-39,0 dBm
-40,2 dBm
-41,3 dBm
-46,0 dBm
-46,7 dBm
-40,5 dBm
-43,5 dBm
-47,2 dBm
-56,1 dBm
-39,7 dBm
-42,8 dBm
-47,4 dBm
-51,8 dBm
-39,8 dBm
-37,7 dBm
-40,1 dBm
-51,3 dBm
Atténuation de la
fréquence
principale
0 dB
0,3 dB
2,9 dB
-0,5 dB
-0,6 dB
0,6 dB
1,7 dB
6,4 dB
7,1 dB
0,9 dB
3,9 dB
7,6 dB
15,5 dB
0,1 dB
3,2 dB
7,8 dB
12,2 dB
0,2 dB
-1,9 dB
0,5 dB
10,7 dB
Tableau II.9 : Tableau récapitulatif de l’influence de divers paramètres sur la tension substrat du circuit de test.
A partir de ces valeurs, nous déterminons quels moyens utiliser pour générer la version faible bruit optimisée du
circuit de test. Les techniques les plus faciles à mettre en œuvre sont choisies :
L’ajout de capacités de découplage embarquées,
L’ajout de résistances d’amortissement sur les lignes d’alimentation dans le circuit intégré,
L’isolation dans un caisson N de la partie victime des perturbations substrat.
En ajoutant les différentes atténuations attendues à partir du Tableau II.9 pour chaque technique utilisée, une
atténuation globale de 25 à 37 dB peut être évaluée pour la fréquence la plus perturbante. L’étape suivante
consiste à simuler le schéma électrique équivalent de cette version faible bruit du circuit de test. Pour évaluer
les performances du circuit faible bruit, nous ajoutons une capacité embarquée de 3 x 300 pF et une résistance
d’alimentation sur silicium variant entre 2 et 10 Ω. Les résultats des simulations sont donnés pour deux plots de
168
Partie II : couplage substrat, méthodes, simulations et mesures
mesure différents : un plot de mesure dans le même substrat que les réseaux d’inverseurs et un autre plot isolé
dans un caisson d’isolation N (‘triple well’).
Figure II.101 : Tension substrat simulée sur le plot dans le substrat du circuit de test optimisé.
Figure II.102 : Tension substrat simulée sur le plot isolé dans du Niso du circuit de test optimisé.
4.1.5.2.2
Implémentation de la version optimisée
Les différentes structures ajoutées au circuit de test optimisé sont ici présentées. Ces structures ont été
choisies afin de réduire au maximum le couplage par le substrat tout en minimisant les modifications physiques
du circuit intégré de base.
a. Capacités de découplage embarquées
Des capacités de découplages embarquées ont été réalisées de différentes manières. En premier lieu, de
petites capacités, de la taille des cellules logiques de la technologie ont été créées et remplissent les nombreux
vides dans chaque bloc numérique du circuit. Ces petites capacités ajoutées ont une valeur totale de 90 pF. De
plus, un module capacitif a été développé. Ce module est une superposition de deux types de capacités : des
capacités MOS et des capacités entre niveaux métalliques dites ‘MIM’. La superposition de ces deux structures
permet d’obtenir une capacité surfacique du dispositif importante, de l’ordre de 4 fF/µm². Outre le fait qu’elles
sont dotées d’un fort pouvoir capacitif, ces structures ont un bon comportement en fréquence. En effet, les
capacités MOS ont un faible facteur de qualité en haute fréquence, alors que les capacités métalliques ont un
fort coefficient de qualité en haute fréquence. La superposition de ces deux types de capacité permet de couvrir
une large gamme de fréquences avec un facteur de qualité optimal. La taille de la capacité créée est de 175
µm x 115 µm et une valeur de 80 pF. Huit capacités ont été ajoutées au circuit de test. La capacité totale de
découplage ajoutée est donc de 730 pF. Des capacités de valeur supérieure auraient pu être ajoutées : le
circuit de test présente en effet beaucoup de place disponible. Cependant, afin de rester le plus proche possible
des cas réels de circuits mixtes, la superficie totale des structures ajoutées a été limitée. La Figure II.103 donne
des illustrations des différentes capacités élaborées :
169
12 µm
115 µm
Bruit d’alimentation et couplage substrat dans les circuits mixtes
175 µm
Figure II.103 : Layouts des capacités embarquées générées et implémentées dans le circuit de test faible bruit.
b. Résistances d’alimentation
Une résistance configurable en polysilicium a été ajoutée sur chaque ligne d’alimentation des blocs digitaux.
Cette résistance est composée de trois résistances en parallèle : une de 20 Ω, une deuxième de 10 Ω et une
troisième de 5 Ω. Ces résistances sont reliées par une branche de métal supérieur possédant des points de
ruptures. Ces points de rupture lorsqu’ils sont coupés à l’aide d’un faisceau laser, permettent de déconnecter
une ou deux résistances du réseau de résistances d’amortissement d’alimentation. Six configurations de
résistance d’alimentation sont donc possibles : 20, 10, 6.7, 5, 3.3 et 2.8 Ω. La Figure II.104 donne une illustration
90 µm
du réseau de résistances d’alimentation configurable.
20 Ω
10 Ω
5Ω
130 µm
Figure II.104 : Layout du réseau de résistances d’amortissement de l’alimentation configurable.
Les opérations de configuration avec un faisceau laser ont été effectuées dans le laboratoire HEG de
STMicroelectronics. L’appareillage est constitué d’un microscope binoculaire couplé à un faisceau laser dont la
puissance et la trajectoire sont modulables. Il faut dans un premier temps dissoudre le dessus du boîtier afin de
mettre à jour le circuit intégré. Les connexions sont ensuite ‘détruites’ sous le faisceau laser.
c.
Caisson d’isolation N : technique triple-well
Sur les quatre plots de mesure de tension substrat disponibles, nous avons caissonné un seul d’entre eux. Le
caisson d’isolation N de ce plot est polarisé par la tension d’alimentation de l’oscillateur contrôlé en tension à
proximité. Le plot isolé est le plot de mesure nommé ‘extnoise4’. Un seul plot de mesure étant isolé, il est
possible de déterminer l’efficacité de ce moyen d’isolation substrat en comparant les mesures des autres plots.
d. Implémentation du circuit
Le circuit optimisé se présente sous l’aspect donné par l’illustration de la Figure II.105.
170
Partie II : couplage substrat, méthodes, simulations et mesures
Plot de mesure substrat
isolé dans un caisson N
Plot de mesure
substrat non isolé
Capacité embarquée de découplage
Résistance d’amortissement d’alimentation
Figure II.105 : Layout du circuit de test optimisé pour le couplage substrat.
4.1.5.2.3
Mesures du bruit substrat de la version optimisée
Le dernier circuit optimisé est sorti de fabrication en avril 2005. Quelques mesures comparatives avec les
simulations du modèle faible bruit mis en place permettent de juger de l’efficacité de l’optimisation du circuit
intégré de test. La résistance Rsi est une résistance d’amortissement configurable en polysilicium, placée sur les
lignes d’alimentation numériques du circuit de test.
a. Plot de mesure non-caissoné
Figure II.106 : Tension substrat mesurée sur le plot dans le substrat du circuit de test optimisé.
171
Bruit d’alimentation et couplage substrat dans les circuits mixtes
b. Plot de mesure caissonné
Figure II.107 : Tension substrat mesurée sur le plot isolé dans du Niso du circuit de test optimisé.
Les résultats de mesure montrent une atténuation importante du bruit substrat dans la nouvelle version du
circuit de test, en bonne corrélation avec les simulations effectuées. Dans le cas du plot isolé dans un caisson
N, nous avons une atténuation de la fréquence perturbante principale de plus de 25 dB.
4.1.6 Conclusions
La réalisation et l’étude de plusieurs versions d’un circuit de test ont permis de mettre en évidence un certain
nombre de points clés pour la modélisation du couplage par le substrat dans les circuits mixtes. Tous les
éléments du circuit intégré ont leur importance :
Le circuit imprimé,
Les divers composants de l’alimentation du circuit,
Le boîtier du circuit intégré,
Le circuit intégré lui-même,
L’activité et les courants absorbés par le circuit intégré,
La propagation dans le substrat.
Malgré les nombreux défauts des structures de test implémentées, les modèles, générés à partir d’outils
classiques de conception microélectronique, permettent de simuler assez fidèlement les tensions substrat
parasites engendrées dans de nombreuses configurations. Cette étude a permis de mettre en place une
méthodologie de modélisation pour chaque module du modèle ‘ICEM-étendu’, et donc de tirer partie de tous les
outils de conception à disposition. Cette méthodologie mise en place a permis de créer un circuit beaucoup
moins bruyant et donc de valider l’approche ‘ICEM-étendu’ pour le couplage par le substrat. L’expérience
acquise à partir de ce circuit de test ainsi que les nombreux défauts mis à jour par cette étude, permettront de
réaliser des structures de test beaucoup plus performantes et plus proches des circuits mixtes réels. Une
modélisation plus fine, de chaque partie d’une application mixte, permettra d’obtenir des résultats de plus en
plus proches de la réalité.
L’application de cette méthode sur un circuit mixte réel est en cours de réalisation. Les premières modélisations
montrent qu’il est tout à fait possible, avec les moyens actuels, de mettre en place un modèle ‘ICEM-étendu’
pour un circuit mixte comportant quelques millions de transistors.
172
Partie II : couplage substrat, méthodes, simulations et mesures
5
Bibliographie
[1]
M. Badaroglu, G. Van der Plas, P. Wambacq, L. Balasubramanian, K. Tiri, I. Verbauwhede, S. Donnay,
G. G. E. Gielen and H. J. De Man, "Digital Circuit Capacitance and Switching Analysis for Ground
Bounce in ICs With a High-Ohmic Substrate," IEEE Journal of Solid-State Circuits, vol. 39 no 7, pp.
1119-1130, 2004.
[2]
Y.-M. Jiang and K. T. Cheng, "Analysis of Performance Impact Caused by Power Supply Noise in Deep
Submicron Devices," presented at DAC99, New Orleans, Lousiana, USA, 1999.
[3]
G. Bai, S. Sudhakara and I. N. Hajj, "Static Timing Analysis Including Power Supply Noise Effect on
Propagation Delay in VLSI Circuits," presented at DAC 2001, Las Vegas, Nevada, USA, 2001.
[4]
"EMC of ICs, package models," Cours INSA Toulouse. Département de Génie Electriqe et Informatique,
INSA de Toulouse
www.lesia.insa-tlse.fr/~bendhia/Cours/EMC/index.html (consulté le 16/12/2005)
[5]
IEC 62014-3, “Integrated Circuits Emission Model (ICEM)”, Draft technical report, Switzerland IEC, Nov.
2004.
[6]
J. Ganger and M. Felder, "Analysis of Ground-Bounce Induced Substrate Noise Coupling in a Low
Resistive Bulk Epitaxial Process: Design Strategies to Minimize Noise Effects on a Mixed-Signal Chip,"
IEEE Transactions on Circuits and Systems—II: Analog and Digital Signal Processing, vol. 46 no 11,
pp. 1427-1436, 1999.
[7]
O. Valorge, C. Andrei, F. Calmon, C. Gontrand, J. Verdier and P. Dautriche, "Design Slop Constraint for
Reducing Noise Generation and Coupling Mechanisms in Mixed Signal ICs," presented at ISIE04,
Ajaccio, France, 2004.
[8]
F. Pareschi, L. A. De Michele, R. Rovatti and G. Setti., "A PLL-based clock generator with improved
EMC," presented at EMC Zurich 2005, Zurich, Switzerland, 2005.
[9]
G. F. Bouesse, G. Sicard, A. Baixas and M. Renaudin, "Quasi Delay Insensitive Asynchronous Circuits
for low EMI," EMC Compo 04, Angers France, 2004.
[10]
"fastFieldSolvers," http://www.fastfieldsolvers.com (consulté le 16/12/2005)
[11]
Apache, "RedHawk, US : Apache design solutions. " http://www.apachedesignsolutions.com (consulté
le 16/12/2005)
[12]
M. Badaroglu, S. Donnay, H. J. De Man,Y. A. Zinzius, G. G. E. Gielen, W. Sansen, T. Fondén and S.
Signell, "Modeling and Experimental Verification of Substrate Noise Generation in a 220-Kgates WLAN
System-on-Chip With Multiple Supplies," IEEE Journal of Solid-State Circuits, vol. 38 no 7, pp. 12501260, 2003.
[13]
A. Koukab, K. Banerjee and M. Declercq, "Modeling Techniques and Verification Methodologies for
Substrate Coupling Effects in Mixed-Signal System-on-Chip Designs," IEEE Transactions on ComputerAided Design of Integrated Circuits and Systems, vol. 23 no 6, 2004.
[14]
A. Chandrakasan and R. Reif, "Development of a Substrat Noise Analysis Tool for Mixed-Signal
Verification," presented at MARCO/DARPA Interconnect Focus Centre Workshop, Berkeley CA, USA,
2005.
[15]
J. Briaire and K.S. Kirsch, "Principles of Substrate Crosstalk Generation in CMOS Circuits," IEEE
Transactions on Computer-Aided Design of Integrated Circuits and Systems, vol. 19 no 6, pp 645-653,
June 2000.
[16]
R. Gharpurey, "Modeling and Analysis of Substrate Coupling in Integrated Circuits," thesis in
Engineering-Electrical Engineering and Computer Sciences. Berkeley: University of California, 1992.
[17]
Cadence Design System, http://www.cadence.com (consulté le 16/12/2005)
173
Bruit d’alimentation et couplage substrat dans les circuits mixtes
[18]
T. Blalack, Y. Leclercq and C. P. Yue, "On-chip RF Isolation Techniques," presented at BCTM,
Monterey CA USA, 2002. http://www.cadence.com/whitepapers/IEEE_BCTM_103.pdf
[19]
H. Jacquinot, J. Majos and P. Penn, "low-noise and CMOS monolithic VCOs," presented at ESSCIRC
2000, Stockholm, 2000.
[20]
D. K. Su, M. J. Loinaz, S. Masui and B. A. Wooley, "Experimental Results and Modeling Techniques for
Substrate Noise in Mixed-SIgnal Integrated Circuits," IEEE Journal of Solid-State Circuits, vol. 28 no 4,
pp. 420-430, 1993.
[21]
J. M. Casalta, X. Aragones and A. Rubio, "Substrate Coupling Evaluation in BiCMOS Technology,"
IEEE Journal of Solid-State Circuits, vol. 32 no 4, 1997.
[22]
X. Aragones and A. Rubio, "Experimental Comparison of Substrate Noise Coupling Using Different
Wafer Types," IEEE Journal of Solid-State Circuits, vol. 34 no 10, pp. 1405-1409, 1999.
[23]
A. Samavedam, A. Sadate, K. Mayaram and T.S. Fiez, "A Scalable Substrate Noise Coupling Model for
Design of Mixed Signal IC’s," IEEE Journal of Solid-State Circuits, vol. 35, pp. 895-904, 2000.
[24]
M. Nagata, J. Nagai, T. Morie and A Iwata, "Measurements and Analyses of Substrate Noise Waveform
in Mixed-Signal IC Environment," IEEE Transactions on Computer-Aided Design of Integrated Circuits
and Systems, vol. 19 no 6, pp. 671-678, 2000.
[25]
M. van Heijningen, M. Baradoglu, S. Donnay, G. G. E. Gielen, and H. J. De Man, "Substrate Noise
Generation in Complex Digital Systems: Efficient Modeling and Simulation Methodology and
Experimental Verification," IEEE Journal of Solid-State Circuits, vol. 37 no 8, pp. 1065-1072, 2002.
[26]
M. Xu, "Substrate Noise in Mixed-Signal Integrated Circuits," Stanford CA, Center for Integrated
Systems Stanford University, 2001.
http://www.imse.cnm.es/esd-msd/WORKSHOPS/IMEC2001/PRESENTATIONS/3d_min_xu.pdf (consulté le 16/12/2005)
[27]
T. Blalack and B. A. Wooley, "The Effects of Switching Noise on an Oversampling A/D Converter,"
presented at IEEE Integrated Solid-State Circuits Conference, San Francisco; CA, February1995,
p.200-201
[28]
A. Samavedam, A. Sadate, K. Mayaram and T.S. Fiez, "A Scalable Substrate Noise Coupling Model for
Design of Mixed Signal IC’s," IEEE Journal of Solid-State Circuits, vol. 35, pp. 895-904, 2000.
[29]
C. Soens, C. Crunelle, P. Wamback et al, "Characterization of Substrate Noise Impact on RF CMOS
Integrated Circuits in Lightly Doped Substrates," presented at Instrumentation and Measurement
Technology Conference, USA, 2003.
[30]
M. Xu, D. K. Su, D. K. Shaeffer, T. H. Lee and B. A. Wooley, "Measuring and Modeling the Effects of
Substrate Noise on the LNA for a CMOS GPS Receiver," IEEE Journal of Solid-State Circuits, vol. 36
no 3, pp. 473-485, 2001.
[31]
B. A. Floyd, C. M. Hung, K. O. Kenneth, "The Effects of Substrate Resistivity on RF Component and
Circuit Performance," presented at IEEE IITC, San Francisco, 2000.
[32]
C. Andrei, "Impact du bruit substrat sur les oscillateurs contrôlés en tension a 4.5 GHz, intégrés en
technologie BiCMOS 0.35 µm," thesis in Dispositifs de l'électronique intégrée. Lyon: INSA, 2005.
[33]
C. Soens, G. Van der Plas, P. Wambacq, S. Donnay and M. Kuijk, "Performance Degradation of LCTank VCOs by Impact of Digital Switching Noise in Lightly Doped Substrates," IEEE Journal of SolidState Circuits, vol. 40 no 7, pp. 1472-1481, 2005.
[34]
M. A. Méndez, D. Mateo, X. Aragonès and J. L. González, "Phase noise degradation of LC-tank VCOs
due to substrate noise and package coupling," presented at ESSCIRC, Grenoble, France, 2005.
[35]
H. Jacquinot, J. Majos and P. Penn, "5 GHz Monolithic VCO with Prescaler Using BiCMOS SiGe
technology," presented at 30th European Microwave Conference, Paris, 2000.
[36]
J. Raoult, "Etude et modélisation des transistors bipolaires à hétérojonction SiGe application à la
conception d'oscillateurs radiofréquences intégrés," thesis in Dispositifs de l'électronique intégrée. INSA
de Lyon, 2003.
174
Partie II : couplage substrat, méthodes, simulations et mesures
[37]
Y. Rolain, W. Van Moer, G. Vandersteen and M. van Heijningen, "Measuring Mixed-Signal Substrate
Coupling," IEEE Transactions on Instrumentation and Measurement, vol. 50 no 4, pp. 959-964, 2001.
[38]
M. van Heijningen, J. Compiet, P. Wambacq, S. Donnay, M. G. E. Engels and I. Bolsens, "Analysis and
Experimental Verification of Digital Substrate Noise Generation for Epi-Type Substrates," IEEE Journal
of Solid-State Circuits, vol. 35 no 7, 2000.
[39]
M. Badaroglu, M. van Heijningen, V. Gravot, J. Compiet, S. Donnay, G. G. E. Gielen and H. J. De Man,
"Methodology and Experimental Verification for Substrate Noise Reduction in CMOS Mixed-Signal ICs
With Synchronous Digital Circuits," IEEE Journal of Solid-State Circuits, vol. 37 no 11, pp. 1383-1395,
2002.
[40]
M. Badaroglu, M. van Heijningen, S. Donnay, Y. Zinzius and Georges Gielen, "BANDIT Embedding
analog-to-digital converters on digital telecom ASICs," Deliverable ICD-D1.4.2, IMEC, KUL, Ericsson.
Espagne : Instituto de Microelectrónica de Sevilla (IMSE-CNM), 2002.
[41]
M. Badaroglu, M. van Heijningen and S. Donnay, "High-Level Simulation of Substrate Noise Generation
in Complex Digital Systems," Substrate Noise in Mixed-Signal ICs,IMEC, Leuven (Belgium), September
5-6, 2001.
http://www.imec.be/bandit/publications/date2001_badaroglu.pdf (consulté le 16/12/2005)
[42]
K. Makie-Fukuda, T. Anbo, T. Tsukada, T. Matsuura and M. Hotta, "Voltage-Comparator-Based
Measurement of Equivalently Sampled Substrate Noise Waveforms ins Mixed-Signal Integrated
Circuits," IEEE Journal of Solid-State Circuits, vol. 31 no 5, pp. 726-731, 1996.
[43]
B. Vrignon, "Caractérisation et Optimisation de l'Emission Electromagnétique de Systèmes sur puce."
thesis in INSA Toulouse, 2005.
[44]
B. Vrignon, S. Bendhia, E. Lamoureux and E. Sicard, "Evaluation of low emission IC design techniques
efficiency," EMC Compo 04, Angers France, 2004.
[45]
Rogers Corporation, 2005. http://www.rogerscorporation.com
http://www.rogerscorporation.com/mwu/mwi_java/Mwij_vp.html (consulté le 16/12/2005)
[46]
Ansoft, "HFSS, Q3D," http://www.ansoft.com (consulté le 16/12/2005)
[47]
MathWorks, "Matlab." http://www.mathworks.com (consulté le 16/12/2005)
[48]
M. Nagata, K. Hijikata and J. Nagai, "Reduced Substrate Noise Digital Design for Improving Embedded
Analog Performance," presented at International Solid State Circuit Conference, San Francisco, CA,
February 2000.
175
Bruit d’alimentation et couplage substrat dans les circuits mixtes
176
Conclusion
CONCLUSION
Notre travail sur le bruit d’alimentation et le couplage substrat dans les circuits mixtes s’adresse aux différents
acteurs impliqués dans la conception de circuits mixtes. Il contribue à rendre le plus robuste possible les
circuits mixtes dès les phases amonts de conception. Aucune méthode de conception prenant en compte ces
phénomènes de manière précise n’existait au sein de la division HEG de STMicroelectronics. Seules
l’expérience et la réflexion des concepteurs permettaient de faire des choix, souvent critiques pour le bon
fonctionnement du circuit intégré. Ces choix impliquent de nombreux éléments d’un circuit intégré : la
technologie, le circuit imprimé de l’application, le boîtier, l’architecture du circuit intégré et son implémentation
physique. Un large spectre de compétences et connaissances est donc nécessaire à la prise en compte du bruit
d’alimentation et du couplage par le substrat dans les circuits mixtes.
Nous avons, dans une première partie, décrit les phénomènes et mécanismes mis en jeu dans le bruit
d’alimentation et dans le bruit substrat en les décomposant en trois parties principales :
La génération des courants et tensions parasites,
La propagation de ces courants et tensions parasites,
La réception de ces courants et tensions parasites.
La bonne compréhension de ces différents phénomènes amène à l’élaboration de méthodes de modélisation de
ceux-ci. Ces modèles tirent partie des outils de conception microélectronique à disposition des concepteurs de
STMicroelectronics et peuvent être mis en place dès les premières étapes de conception et s’affinent au fur et à
mesure de l’avancement du projet. De petites études comparatives donnent un aperçu des possibilités offertes
par chaque outil de conception assisté par ordinateur disponible. Les diverses réflexions inspirées par la
compréhension des phénomènes mis en jeu dans le bruit d’alimentation et le couplage par le substrat ont abouti
à l’utilisation et l’extension d’un modèle en cours de standardisation dans le domaine de la compatibilité
électromagnétique des circuits intégrés : le modèle ICEM (Integrated Circuit Emission Model) et ICEM-étendu.
La modélisation ICEM complète d’un circuit mixte permet de prévoir le comportement du futur circuit intégré et
ainsi d’orienter les choix de conception.
La mise en application des principes décrits dans la première partie est l’objet de la seconde partie de ce travail
de thèse. Des applications informatiques ont été créées afin de simplifier certains aspects de la modélisation du
bruit d’alimentation d’un circuit numérique et de la propagation des tensions parasites dans le substrat. Des
méthodes permettant de modéliser le bruit d’alimentation ou le couplage par le substrat dans un circuit mixte
sont détaillées et s’appuient sur un certain nombre de cas concrets. Ces méthodologies sont applicables à
n’importe quel circuit mixte en cours d’élaboration. Un certain nombre de ‘passerelles’ restent cependant à être
élaborées afin de simplifier la mise en place des différents modèles de simulation du bruit d’alimentation et du
couplage par le substrat. Ces différents liens entre les outils informatiques permettront de rendre l’étape de
modélisation du bruit d’alimentation et du couplage par le substrat d’un circuit intégré rapide et utilisable par
quiconque.
Afin de valider les différentes méthodes et modélisations du couplage par le substrat, un circuit de test a été
créé. Ce circuit de test est décrit ainsi que les différentes modélisations dont il a fait l’objet :
Le circuit imprimé,
Le ‘socket’,
Le boîtier du circuit intégré,
Le circuit intégré : la distribution de son alimentation et son activité interne.
De nombreuses comparaisons entre mesures et simulations valident les différents modèles élaborés et
l’approche ICEM-étendu pour modéliser le couplage par le substrat dans les circuits mixtes. La méthode mise
en place a permis une optimisation du circuit de test : une version générant très peu de bruit substrat a été
réalisée et des mesures ont permis de mettre en évidence la perspicacité des moyens d’atténuation du
couplage substrat implémentés dans cette version faible bruit. L’étude poussée de ce circuit d’évaluation a
177
Bruit d’alimentation et couplage substrat dans les circuits mixtes
permis de mettre en relief les mécanismes principaux du couplage par le substrat dans les circuits mixtes mais
aussi les nombreux défauts dont souffre le circuit d’évaluation. L’application de la méthodologie ICEM-étendue
à un circuit mixte réel, de plusieurs millions de transistors et la mise en place d’un protocole de mesure de la
tension substrat beaucoup plus subtil, permettront d’affiner les modèles électriques et la méthodologie globale
ICEM-étendu pour l’appliquer aux circuits mixtes futurs.
Une étude sur un cas réel, un circuit mixte de 30 mm² en technologie 0,13 µm, démarrée il y a peu, met en
évidence un certain nombre de points critiques, sur lesquels des études poussées devront être menées :
La modélisation du circuit imprimé et surtout de ses lignes d’alimentation n’est pas encore
systématique.
La mise en place rapide d’un modèle du boîtier du circuit intégré est nécessaire. La demande
croissante de ce type de modélisation est désormais prise en compte, et des moyens simples devraient
être à disposition des concepteurs dans peu de temps. Des modèles prédéfinis de tout ou partie des
différents boîtiers existant chez STMicroelectronics sont en effet en cours d’élaboration.
La modélisation du courant interne d’activité d’un circuit numérique est difficile à obtenir en l’état actuel.
Les différents outils utilisés demandent plusieurs jours et de nombreuses heures de travail pour fournir
des résultats à la précision plus que contestable.
La grille d’alimentation numérique est-elle négligeable ? Les éléments parasites induits par le boîtier
d’un circuit intégré ont tendance à être diminués (technologie Flip-Chip), l’influence de la grille
d’alimentation numérique ne devient donc plus négligeable et complique encore la modélisation ICEM
d’un circuit mixte.
L’extraction du réseau RC du substrat n’est pas chose aisée sur un circuit de grande taille si toutes les
géométries et contacts substrat sont pris en compte. Les méthodes de simplification mises en place
donnent cependant des résultats encourageants, puisque l’extraction du substrat du circuit mixte réel
étudié est rapide et surtout possible avec les outils informatiques actuels.
La prise en compte des sources locales de perturbations (couplage capacitif, ionisation par impact …)
ne peut pas être effectuée pour la totalité d’un circuit mixte. Il faut ‘filtrer’ ces sources locales en ne
modélisant que les plus significatives.
Ce travail de thèse permet, je l’espère, en plus d’explorer un certain nombre de pistes et de soulever de
nombreuses interrogations, d’éclaircir les mécanismes et phénomènes impliqués dans la dénomination obscure
de ‘bruit substrat’ et de résourdre, au moins partiellement les problèmes rencontrés pour une optimisation du
fonctionnement des circuits mixtes. Mais il reste beaucoup à faire, de nombreuses pistes ont été explorées, de
nombreuses interrogations ont été soulevées qui demanderont des recherches et développements à venir.
178
ANNEXES
BIBLIOGRAPHIE PERSONNELLE : .........................................................................................................................181
GLOSSAIRE :..................................................................................................................................................183
CALCUL DE LA REPONSE D’UN SYSTEME OSCILLANT RLC A UN COURANT D’EXCITATION .........................................187
ELEMENTS PARASITES INDUITS PAR UNE GRILLE D’ALIMENTATION DE CIRCUIT NUMERIQUE .....................................189
1.
Méthode d’extraction......................................................................................................................189
2.
Résistance, inductance propre et mutuelle d’une grille d’alimentation..........................................189
3.
Capacité d’un grille d’alimentation .................................................................................................193
EXTRACTION DES RESISTANCES ET CAPACITES SUBSTRAT ...................................................................................195
PAR L’UTILISATION DE FONCTIONS DE GREEN ......................................................................................................195
SIMPLIFICATIONS ET MISE EN PLACE....................................................................................................................201
DES MODELES SUBSTRAT ...................................................................................................................................201
1.
Simplification substrat d’un bloc numérique ..................................................................................201
2.
Méthodes de modélisation de structures dans le substrat ............................................................205
EXEMPLE DE MODELISATION D’UN BOITIER TQFP100 ..........................................................................................209
A PARTIR DES GRATUICIELS FASTHENRY ET FASTCAP ..........................................................................................209
Bruit d’alimentation et couplage substrat dans les circuits mixtes
180
Annexes
Bibliographie Personnelle :
Valorge O., Andrei C., Calmon F., Garreau J.-F., Dautriche P. Reducing Ground and Substrate Noise
Generation in Mixed-Signal Designs. 5th International Workshop on Electromagnetic Compatibility of
Integrated Circuits, novembre 2005, Munich, Germany.
Andrei C., Valorge O., Calmon F., Verdier J., Gontrand C. Substrate Noise impact on a 4.5 GHz VCO
for different inductor shield structures. Analog VLSI workshop, Octobre 2005, Bordeaux.
Valorge O., Andrei C., Vrignon B. et al. Using ICEM models for Substrate Noise Characterization in Mixed
Signals IC’s. Proceedings of the 16th International Zurich Symposium on Electromagnetic Compatibility,
2005, Zurich, p 353-356.
Andrei C., Valorge O., Calmon F., Verdier J., Gontrand C. Influence de l'inductance avec ou sans écran substrat
sur le fonctionnement d'un VCO intègre 4.5 GHz. 14-èmes Journées Nationales des Microondes, Mai
2005, Nantes.
Calmon F., Andrei C., Valorge O. et al. Application de l'étude de la réponse impulsionnelle sur unVCO 4.5 GHz
pour analyser l'impact du bruit substrat. 14-èmes Journées Nationales des Microondes, Mai 2005,
Nantes.
Andrei C., Valorge O., Calmon F., Verdier J., Gontrand C. Impact of Substrate Perturbation on a 5 GHz VCO
Spectrum. IEEE International Conference of Microelectronics, 2004, Tunisia, p 684-687.
Valorge O., Andrei C., Vrignon B. et al. On a Standard Approach for Substrate Noise Modelling in Mixed Signal
IC's. IEEE International Conference of Microelectronics, 2004, Tunisia, p 270-273.
Valorge O., Andrei C., Calmon F. et al. Design Slop Constraint for Reducing Noise Generation and Coupling
Mechanisms in Mixed Signal IC’s. 2004 IEEE International Symposium on Industrial Electronics (ISIE
2004), 2004, Ajaccio- France, p 105-108.
Valorge O., Andrei C., Calmon F. et al. Modélisation du couplage par le substrat dans les circuits mixtes.
Workshop AS Bruit, 2004, France - La Grande Motte.
Andrei C., Valorge O. Impact d’une perturbation substrat sur un oscillateur contrôlé en tension à 5 GHz.
Journées Nationales du Réseau Doctoral de Microélectronique, 2004, Marseille, p 354-356.
Valorge O., Andrei C. Utilisation du modèle ICEM pour la modélisation du couplage par le substrat dans les
circuits mixtes. Journées Nationales du Réseau Doctoral de Microélectronique, 2004, Marseille, p266268.
181
Bruit d’alimentation et couplage substrat dans les circuits mixtes
182
Annexes
GLOSSAIRE :
BGA : Ball Grid Array. Type de boîtier pour circuit intégré. Des boules, placées sous le boîtier, assurent le
contact avec le circuit imprimé de l’application.
Bonding : Fil reliant le circuit en silicium au boîtier. Ces fils, fabriquée le plus souvent avec de l’or, sont soudés
d’un côté au plot d’entrée/sortie du circuit intégré et de l’autre côté aux pistes métalliques (‘lead’) du boîtier. Ces
fils, très inductifs, sont une source importante de fluctuation de tension lors de fortes variations de la
consommation en courant du circuit intégré.
Buffer : Cellule amplificatrice permettant à un signal d’attaquer une charge.
CEM : Compatibilité Electromagnétique (EMC en anglais). C’est l’aptitude d’un dispositif, d’un appareil ou d’un
système à fonctionner dans son environnement électromagnétique de façon satisfaisante et sans produire luimême des perturbations électromagnétiques intolérables pour tout ce qui se trouve dans cet environnement. La
CEM s’occupe depuis peu du domaine des circuits intégrés, notamment au niveau des méthodes de mesures et
des techniques visant à améliorer la compatibilité des circuits avec leur environnement, en terme d’émissions
parasites et de bruit toléré.
CMOS : Complementary Metal Oxide Semiconductor. C’est le nom de la technologie utilisant des transistors
MOS de canal N et de canal P.
Design : Etape dans la conception des circuits intégrés correspondant à la phase de développement et de
simulation des schéma électriques. La phase de design est suivie du ‘layout’. Par extension, le design
représente également la vue au niveau schéma électrique des circuits intégrés.
DIP : Dual Inline Package. Type de boîter pour circuit intégré constitué de 2 lignes parallèles de broches
métalliques de connexion.
E/S ou I/O ou IO : Entrées / Sorties (‘Inputs / Outputs’). Cellules dans les circuits intégrés qui permettent de
faire l’interface entre la carte électronique et le coeur du circuit intégré. Lorsque le signal peut seulement entrer
dans le circuit, on parle uniquement d’entrée ; s’il ne peut que sortir du circuit, on parle de sortie ; enfin s’il peut
au choix entrer ou sortir du circuit intégré, on parle d’entrée / sortie et de signal bidirectionnel. Les cellules d’E/S
gèrent un grand nombre de protocoles de communication de données (USB1, USB2, LVDS, SATA, UDMA,
PCI.).
GND : Noeud, également appelé VSS, correspondant à la masse de l’alimentation. Sa valeur est de 0V.
IBIS : Input/Output Buffer Information Specification.
ICEM : Integrated Circuit Emission Model
Layout : Etape dans la conception des circuits intégrés correspondant à la phase de dessin physique des
circuits intégrés. Par extension, le layout représente la vue au niveau dessin des circuits intégrés.
LBGA : Low profile Ball Grid Array. Type de boîtier BGA.
183
Bruit d’alimentation et couplage substrat dans les circuits mixtes
LCBGA : Low Cost Ball Grid Array. Type de boîtier BGA.
Lead : Piste métallique à l’intérieur des boîtiers qui permettent de relier le ‘bonding’ au circuit imprimé.
LQFP : Low profile Quad Flat Pack. Type de boîtier QFP
Package : il s’agit du boîtier dans lequel le circuit microélectronique est placé afin d’être protéger mais aussi de
communiquer avec le monde extérieur. Il existe différents types de boîtier, selon l’application et les conditions
dans lesquelles doit fonctionner le circuit intégré.
PBGA : Plastic Ball Grid Array. Type de Boîtier BGA.
PCB : Printed Circuit Board. Abréviation pour désigner les cartes électroniques, également appelé circuit
imprimé.
PGA : Pin Grid Array. Type de boîtier pour circuit intégré. Des broches, placées sous le boîtier, assurent le
contact avec le circuit imprimé de l’application.
PLCC : Plastic Leaded Chip Carrier. Type de boîtier pour circuit integré. Ce boîtier est carré avec des broches
métalliques sur ses 4 cotés.
PQFP : Plastic Quad Flat Pack. Type de boîtier QFP.
QFP : Quad Flat Pack. Type de boîtier pour circuit intégré. Ce boîtier est carré avec des broches métalliques
sur ses 4 cotés.
SOP : Small Outline Package. Type de boîtier pour circuit intégré.
SPICE : Simulated Program with Integrated Circuit Emphasis. Simulateur pour les circuits électroniques.
TQFP : Thin Quad Flat Pack. Type de boîtier QFP.
VDD : Tension positive de l’alimentation. Sa valeur typique varie selon la technologie considérée. La tension
des blocs digitaux est de 1.8V en technologie 0.18µm, 1.2V en 0.12µm et 1.0V en 90nm. Pour les blocs
analogiques, les tensions varient de 1.8V à 5V selon les technologies et les applications.
VHDL, VHDL-AMS : Very high-speed integrated circuit Hardware Description Language (Analog and
Mixed Signal). Langage de description de systèmes logiques. Le VHDL-AMS permet en plus de modéliser des
systèmes mixtes.
VQFP : Very thin Quad Flat Pack. Type de boîtier QFP.
VSS : Noeud, également appelé GND (‘ground’), correspondant à la masse de l’alimentation. Sa valeur
nominale est de 0V.
184
Annexes
XBGA : Xicor Ball Grid Array. Type de boîtier BGA
185
Annexes
Annexe A.1 :
Calcul de la réponse d’un système oscillant RLC à un courant d’excitation
L’objet de cette annexe est de présenter les équations utilisées pour connaître la réponse d’un système
oscillant RLC à un courant d’excitation. Le schéma électrique considéré est le suivant :
R
L
iL
iC
E
C
I(t)
Pour calculer la tension Vc aux bornes de la capacité C, nous utilisons deux méthodes distinctes :
Une méthode temporelle directe,
Une méthode utilisant la transformée de Laplace.
1. Résolution directe
La tension Vc aux bornes de la capacité peut être calculée de deux manières différentes :
VC = -
1
C
∫ i (t) . dt
ou
c
Vc = E - R.iL(t) - L .
d iL(t)
dt
(1)
De plus, en utilisant la loi des mailles, il vient :
I(t) = iC(t) + iL(t)
(2)
A partir de ces trois équations, l’équation différentielle générale permettant de connaître la réponse du système
RLC au courant I(t) est donnée par :
L.C.
d² iL(t)
d i (t)
+ R.C. L
+ iL(t) = I(t)
dt²
dt
(3)
Le courant d’excitation périodique est décomposé en une suite de portions de droites. L’équation du courant I(t)
peut être donnée par :
I(t) = a.t + b
(4)
L’équation différentielle à résoudre devient donc :
L.C.
d² iL(t)
d i (t)
+ R.C. L
+ iL(t) = a.t + b (5)
dt²
dt
Une solution particulière à (5) est donnée par :
iL(t ) = α.t + β
α = a et β = R.C.a + b
(6)
Pour trouver facilement la solution sans second membre de (5), nous introduisons ω0 la pulsation propre du
circuit et le facteur de qualité Q :
187
Bruit d’alimentation et couplage substrat dans les circuits mixtes
1
L.C
ω0 =
et
Q=
L. ω0
R
Il faut donc résoudre l’équation sans second membre de (5) donnée par :
d² iL(t )
ω0 d iL(t)
+
.
+ ω02 . iL(t) = 0 (7)
dt²
Q
dt
Il existe trois solutions distinctes de (7), dépendantes de la valeur de Q :
Si Q > 0,5, le régime est pseudopériodique :
-ω0
.t
iL(t ) = A . e 2.Q . cos (ω' .t + φ )
avec
ω' = ω0 . 1 -
1
4Q²
(7a)
Si Q=0,5, le régime est apériodique critique :
iL(t ) =
( A1 . t
+ A 2 ) . e-ω0 . t
(7b)
Si Q<0,5, le régime est apériodique :
iL(t) = A1 . eX1 .t + A 2 . eX 2 .t
avec
X1,2 =
-ω0
± ω0 .
2Q
1
−1
4Q²
(7c)
La solution générale de (5) est la somme de la solution particulière (6) et de la solution sans second membre
(7a-b-c). Les constantes Ax sont déterminées à partir des conditions initiales de tension aux bornes de la
capacité et du courant dans l’inductance. Pour la première portion de droite de courant, le courant est considéré
nul ainsi que la tension de la capacité. Pour les portions suivantes, les conditions initiales sont les conditions
finales des précédentes pulsations. En résolvant pas à pas pour chaque segment de courant, il est possible
d’obtenir la réponse total du système RLC à une excitation quelconque de courant. Les autres courants et
tensions sont déduits du courant iL(t) :
VC(t) = E - R . iL(t) - L
diL(t)
dt
et
iC(t) = I(t) - iL(t)
2. Résolution par transformée de Laplace
En transformant les différentes fonctions à l’aide de la transformée de Laplace, nous obtenons l’équation
suivante à résoudre :
L.C.p².iL(p) + R.C.p.iL(p) + iL(p) = I(p)
(8)
Il vient directement :
iL(p) = I(p) .
1
L.C.p² + R.C.p + 1
(9)
Pour obtenir I(p), nous posons de plus p = j.2.π.f. Une transformée de Fourier rapide de I(t) est effectuée.
IL(p) est alors aisément obtenu et iL(t) par transformée de Fourier inverse rapide.
188
Annexes
Annexe A.2 :
Eléments parasites induits par une grille d’alimentation de circuit numérique
L’objet de cette annexe est de donner un ordre de grandeur aux éléments parasites (capacité, résistance et
inductance) induits par une grille d’alimentation de circuit numérique, dont les caractéristiques géométriques
sont données dans le paragraphe 2.1.2.2.3.d de la première partie de ce document.
1. Méthode d’extraction
L’extraction des éléments parasites induits par une grille d’alimentation de circuit numérique a été faite ici avec
les outils d’extraction d’inductances, résistances et capacités maintenant bien connus que sont fasthenry et
fastcap [1]. A partir de géométries en trois dimensions, ces gratuiciels nous donnent les valeurs d’inductance,
résistance et capacité de ces géométries les unes par rapport aux autres. Il a donc fallu dans un premier temps
générer les fichiers d’entrée pour fasthenry et fastcap. Ces fichiers doivent être une vue physique des
différentes grilles d’alimentation que l’on veut tester. Des routines matlab [2] ont été écrites afin de générer ces
fichiers de manière automatique. Dans ces routines, les paramètres de la technologie et des grilles
d’alimentation sont utilisés afin de générer une grille correcte d’alimentation. Les grilles de masse et
d’alimentation sont créées de manière simultanée. Résumons le fonctionnement de ces routines : un motif de
base de la grille d’alimentation est créé et répété dans l’espace selon x et y afin d’obtenir la grille d’alimentation
désirée. La figure 1 suivant illustre cette démarche :
Figure 1. Motif de Base d’une grille d’alimentation et grille d’alimentation constituée de 5x5 motifs
Nous pouvons donc obtenir une grille d’alimentation de la taille souhaitée. Une grille suffisamment grande doit
être créée afin de permettre l’extrapolation des résultats obtenus à une grille réelle d’un circuit digital.
Cependant, une grille trop grande demande trop de mémoire et un temps d’extraction rédhibitoire, il s’agit donc
de faire le bon choix de la taille de la grille à extraire. A titre d’exemple, un grille de 500 x 500 µm², comportant
environ 20000 éléments, nécessite 700 Mo de mémoire et 10 minutes de temps de calcul afin d’en extraire les
inductances, et simplement 200 Mo et à peine une minute pour en extraire la capacité.
2. Résistance, inductance propre et mutuelle d’une grille d’alimentation
a) Etude qualitative
Les trois valeurs de R, L et M pour la grille d’alimentation sont extraites à l’aide de fasthenry. Deux méthodes
d’extraction ont été effectuées afin de mieux comprendre la répartition des inductances et résistances d’une
grille d’alimentation. Dans un premier temps, une approche qualitative sur une grille très petite est décrite. Nous
considérons une grille d’alimentation de 210 x 210 µm² pour la technologie CMOS 90 nm. Les inductances,
résistances et mutuelles inductances entre divers chemins de courant sont évaluées. Nous considérons une
alimentation extérieure connectée au milieu du bord gauche de la grille sur le métal supérieur, comme si ce
point était connecté à un plot d’alimentation. Les parasites entre ce point et les points en contact avec le
189
Bruit d’alimentation et couplage substrat dans les circuits mixtes
substrat sont extraits, comme si on se plaçait du point de vue d’une cellule logique, afin d’évaluer l’impédance
que voit cette cellule entre elle-même et l’alimentation de la grille tel que le montre le schéma suivant :
Point d’alimentation de la grille
Points d’alimentation des cellules
Figure 2. Schéma d’approche qualitative de l’impédance d’une grille
A partir de cette extraction, trois valeurs différentes peuvent être extraites :
les résistances de masse et d’alimentation (similaires) entre le point d’alimentation et la cellule logique,
l’inductance propre de masse et d’alimentation (similaires) entre le point d’alimentation et la cellule
logique,
la mutuelle inductance entre la masse et l’alimentation du point d’alimentation à la cellule logique.
Afin de voir l’influence de la distance entre le point d’alimentation et le point d’appel de courant (emplacement
de la cellule logique active), nous traçons des diagrammes donnant les différentes valeurs de résistances et
inductances en fonction de la position des points dans la grille d’alimentation. Ces diagrammes sont donnés sur
la figure 3 :
Figure 3. Distribution des résistances, inductances propres et mutuelles pour une grille d’alimentation digitale de 210 µm x
210 µm.
Premières observations : distribution de résistances
Nous observons grâce à ces graphiques que la résistance vue par les cellules logiques augmente avec la
distance mais surtout cette résistance est essentiellement due aux ‘vias’ de connexion entre les différents
métaux de la grille d’alimentation. En effet, les bordures sont plus ‘résistives’ car un seul ‘via’ les alimente d’un
seul côté alors que les cellules au centre de la grille sont alimentées par plusieurs ‘vias’ de part et d’autre. La
résistance varie de 0,5 à 0,8 Ω. Les bordures d’une grille d’alimentation sont des endroits critiques en ce qui
concerne la résistance d’accès.
Secondes observations : distributions des inductances propres et mutuelles
Ici, aucune influence des ‘vias’. La distribution des inductances semble uniquement varier en fonction de la
distance entre l’alimentation et la cellule. En effet, la propagation des courants dans ce type de grille se fait
principalement dans le plan de la puce. Les ‘vias’ étant de composante en z, il paraît naturel que ceux-ci n’aient
que très peu d’influence sur le champ électromagnétique global généré par la grille. Il semble judicieux de
définir un paramètre inductance par unité de longueur, caractéristique d’une grille d’alimentation pour une
technologie donnée. L’inductance propre varie de 0 à 0,2 nH pour une distance maximale de 210 µm. Les
190
Annexes
inductances mutuelles entre la masse et l’alimentation suivent la même logique, avec des valeurs légèrement
inférieures. Ces inductances mutuelles impliquent un coefficient de couplage des inductances K variant entre 0
et 0,8, selon la distance, soit un couplage très fort entre la masse et l’alimentation. La valeur de l’inductance
mutuelle varie de 0 à 0,09 nH.
b) Etude quantitative
Tous ces résultats sont valables pour des grilles très petites, donc peu courantes dans l’intégration numérique
actuelle. Il faut élargir cette étude à des grilles de taille plus grande. Pour cela, il est nécessaire de faire un
certain nombre de simplifications. Différents niveaux de simplifications nous permettent d’évaluer, de borner les
inductances propres et mutuelles équivalentes entre deux points de la grille d’alimentation. Ces différents
niveaux de simplification sont décrits ci-dessous :
1er niveau : les effets du métal inférieur (métal 1) sont négligés. Le nombre de géométries s’en trouve
considérablement amoindri.
2ème niveau : A partir du premier niveau de simplification, une seule direction de la grille, verticale ou
horizontale, est considérée. La composante de l’autre direction est simplifiée en diminuant
progressivement le nombre de rails jusqu’à les considérer comme des courts-circuits de part et d’autre
de la grille, comme le montre le schéma 4 suivant :
Figure 4. Niveaux de simplification de la grille d’alimentation pour des extractions sur de larges grilles.
Selon le niveau de simplifications, la précision des inductances extraites sera plus ou moins grande. Le niveau
1 est le plus précis. Le niveau 2A donne une borne supérieure au niveau1 en terme d’inductance propre et de
coefficient de couplage entre la masse et l’alimentation. En effet, les chemins possibles (maillage plus grossier)
pour le courant de grille sont moins nombreux que dans le cas du niveau 1, donc le nombre d’inductances en
parallèle, donc la valeur de l’inductance équivalente est plus forte. Et ainsi de suite pour les différentes
configurations du niveau 2A jusqu’au niveau 2D, ou les extrémités de la grille sont considérées comme des
équipotentielles. Ainsi, la valeur extraite de cette configuration est la borne inférieure de l’inductance propre
extraite ; tous les chemins horizontaux possibles sont ‘utilisés’, toutes les inductances propres des rails rouges
sont mises en parallèle. Le coefficient de couplage K est ici maximisé, la longueur de connexion métallique de
masse et d’alimentation en regard est là aussi maximale. Il s’agit de vérifier ces affirmations par diverses
extractions, selon diverses configurations de simplifications et de tailles de la grille d’alimentation.
Un pas fixe en microns entre les rails verticaux est donné ; la taille de la grille est un autre paramètre. Les
inductances propres et mutuelles de différentes grilles sont extraites entre chaque extrémité milieu de celles-ci.
Une grille carrée sera toujours considérée afin de simplifier les extractions. Le jeu de courbes suivantes est
obtenu :
191
Bruit d’alimentation et couplage substrat dans les circuits mixtes
Figure 5. Extractions des inductances mutuelle et propre d’une grille d’alimentation selon différents modèles de
simplification.
Nous observons que l’extraction réelle semble bien bornée par les différentes courbes provenant des
extractions simplifiées. Ainsi, une évaluation de l’inductance équivalente par unité de longueur peut être
donnée. Celle-ci est comprise (après régression linéaire) entre 0,3 et 0,4 nH/mm. La mutuelle inductance est
bornée par les mêmes valeurs. Il apparaît donc utile de visualiser le coefficient de couplage inductif K entre la
masse et l’alimentation tel que K=M/L :
Figure 6. Comparaison du coefficient de couplage K d’une grille d’alimentation selon différents modèles de simplification.
Le coefficient de couplage K tend très vite vers des valeurs très proches de 1 lorsque l’on s’éloigne du bord de
la grille, et ce, quel que soit la borne observée, supérieure ou inférieure. Une grille de 1 x 1 mm² a un coefficient
K de 0,90. Nous pouvons donc conclure sans prendre de risque, que pour une grille de taille supérieure, ce
coefficient sera supérieur.
c) Comparaison avec les inductances de bonding du boîtier
Les inductances de bonding ont une valeur d’inductance par unité de longueur d’à peu près 1 nH/mm. Lors de
l’alimentation d’un bloc numérique, les fils de bonding d’alimentation et de masse sont appairés afin de diminuer
192
Annexes
l’inductance globale d’alimentation. En effet, selon le schéma électrique simplifié de la figure 7
nous
avons : Lequ = L1 + L2 - 2.K. L1.L 2 .
L1
Lequ
L2
Figure 7. Schéma électrique simplifié d’une paire de fils de bonding d’alimentation.
Des valeurs typiques d’inductance pour un package TQFP100 donnent : L1=L2=1nH/mm, K=0,5 donc
Lequ = 1 nH/mm
Les valeurs obtenues précédemment pour une grille d’alimentation CMOS 90 nm donnent : L1=L2=0,4
nH/mm (borne supérieure), K=0,9 donc Lequ=0,08 nH/mm
Les valeurs d’inductance par unité de longueur sont plus de dix fois inférieures dans le cas d’une grille
d’alimentation (borne supérieure) que dans le cas de fils de bonding d’un boîtier. Selon le rapport de la taille de
la grille sur la taille d’un fil de bonding d’alimentation, l’effet inductif de la grille d’alimentation peut être négligé
par rapport à celui du boîtier. Dans ce cas, il est considéré que les fils de bonding et la grille d’alimentation ont
une inductance mutuelle très faible entre eux.
3. Capacité d’un grille d’alimentation
La méthode d’extraction de la capacité entre les grilles d’alimentation et de masse d’un circuit numérique est
beaucoup plus simple. Cette capacité est extraite à partir de la vue en 3 dimensions des grilles d’alimentation et
de masse (cf figure 1) grâce au gratuiciel fastCap [1]. Des capacités extraites à partir de grilles de différentes
tailles permettent de donner une évaluation de la capacité surfacique de grille d’alimentation d’une certaine
technologie microélectronique. Le tableau 1 résume les capacités extraites de différentes grilles d’alimentations
d’une technologie CMOS de 90 nm :
Taille de la grille extraite
Capacité extraite
400 µm x 400 µm
2,6 pF
1000 µm x 1000 µm
18,7 pF
2000 µm x 2000 µm
69 pF
Tableau 1. Capacités extraites de grilles d’alimentation de différentes tailles.
De ces valeurs extraites, nous déduisons une capacité surfacique de la grille d’alimentation de la technologie
CMOS de 90 nm de l’ordre de 18 pF/mm².
[1]
"fastFieldSolvers.", www.fastfieldsolvers.com
[2]
MathWorks, "Matlab."; www.mathworks.com
193
Bruit d’alimentation et couplage substrat dans les circuits mixtes
194
Annexes
Annexe A.3 :
Extraction des résistances et capacités substrat
par l’utilisation de fonctions de Green
L’objet de cette annexe est de donner le détail et la démonstration des algorithmes utilisés pour l’extraction des
résistances et capacités entre des plots de contact dans un substrat considéré comme une superposition de
couches conductrices ou diélectriques. La démonstration est faite pour le cas de l’électrostatique en partant de
l’équation générale de Poisson :
∆V = -
ρ
ε
où V est le potentiel en V, ρ la charge en C et ε la permittivité diélectrique du milieu. Le raisonnement est
cependant identique pour le cas de l’électrocinétique, où l’équation de Poisson est remplacée par une forme de
la loi d’Ohm (les courants de diffusion sont négligés) :
r
r
J= σ .E
où J est la densité de courant en A.m-2, E le champ électrique en V.m-1 et σ la conductivité du milieu en S. Un
forme différente de la loi d’Ohm est donnée par :
∆φ =
-
r
div(J)
σ
r
dρ
div(J) est équivalent à
dt
où Φ est le potentiel en V, J la densité de courant, σ la conductivité du milieu et ρ la charge volumique. La
divergence de J n’est pas nulle car un courant externe est imposé. Ce courant implique une variation temporelle
de la charge volumique. Le raisonnement de la résolution électrostatique du problème est donc le même pour la
résolution électrocinétique. Cette méthode provient de la thèse de R. Guarpurey [1] et est ici décrite en détails.
1. La fonction électrostatique de Green dans un milieu conducteur
Considérons une charge localisée en P (x’, y’, z’) dans la couche supérieure d’une superposition de couches
diélectriques comme le montre la figure 1 :
Figure 1. Modèle de superposition de couches diélectrique pour un substrat.
Le potentiel en q (x,y,z) induit par la charge en P est la solution de l’équation de Poisson donnée par :
∆G ( x,y,z,x' ,y' ,z' ) = -
δ ( x-x' ) . δ ( y-y' ) . δ ( z-z' )
εN
(1)
Considérons G telle que G = X ( x,x' ) . Y ( y,y' ) .Z ( z,z' ) . L’équation (1) devient alors
195
Bruit d’alimentation et couplage substrat dans les circuits mixtes
Y.Z.
δ ( x-x' ) . δ ( y-y' ) . δ ( z-z' )
d2X
d2Y
d2Z
+
X.Z.
+
X.Y.
= 2
2
2
εN
dx
dy
dz
(2)
La satisfaction des conditions à la limite de la puce, c'est-à-dire une composante tangentielle du champ
électrique nulle en bordure de puce est traduite par :
dG
= 0
dx x =0 / x = a
et
dG
= 0
dy y =0 / y = b
Les dimensions de la puce étant données par a et b, nous posons :
⎛ m. π . x ⎞
⎛ n. π . y ⎞
X = cos ⎜
⎟ ; Y = cos ⎜ b ⎟ où m ∈ [0, ∞ ) et n ∈ [0, ∞ ) (m et n entiers)
a
⎝
⎠
⎝
⎠
L’équation (2) devient donc :
∞
∞
⎛ m.π . x ⎞
⎛ n. π . y ⎞
cos ⎜
⎟ . cos ⎜ b ⎟ .
a
⎝
⎠
⎝
⎠
m= 0 n= 0
∑∑
2
⎡ d2Z ⎛ ⎛ m. π . x ⎞2
δ ( x-x' ) . δ ( y-y' ) . δ ( z-z' )
⎛ n. π . y ⎞ ⎞ ⎤⎥
⎢ 2 - ⎜⎜
+
⎜ b ⎟ ⎟⎟ . Z = ⎜ ⎝ a ⎠⎟
εN
⎢ dz
⎥
⎝
⎠ ⎠ ⎦
⎝
⎣
(3)
Pour simplifier l’expression de cette équation, nous la multiplions par cos(m.π.x/a).cos(n.π.y/b) et intégrons
l’ensemble entre 0 et a et O et b. L’équation (3) devient :
2
2
δ ( z-z' )
a.b ⎡ d2Z ⎛ ⎛ m. π . x ⎞
⎛ n. π . y ⎞ ⎞ ⎤⎥
⎛ m. π . x' ⎞
⎛ n. π . y' ⎞
⎟. Z = . ⎢ 2 - ⎜⎜
+
.cos ⎜
. cos ⎜
⎟
⎜
⎟
⎟
⎟
⎜
εN
4 ⎢ dz
a
⎝ b ⎠ ⎠⎟ ⎦⎥
⎝
⎠
⎝ b ⎠
⎝⎝ a ⎠
⎣
(4)
⎛ m. π.x ' ⎞
⎛ n. π.y ' ⎞
Si nous posons Z(z,z' ) = Z' (z,z' ).cos ⎜
⎟ .cos ⎜ b ⎟ , en substituant dans (4) nous avons :
a
⎝
⎠
⎝
⎠
⎤
δ ( z-z' )
a.b ⎡ d2Z
. ⎢ 2 - γ mn2. Z⎥= 4 ⎢⎣ dz
εN
⎥⎦
2
où γ mn =
2
⎛ m. π . x ⎞
⎛ n. π . y ⎞
⎜ a ⎟ + ⎜ b ⎟
⎝
⎠
⎝
⎠
(5)
Lorsque z ≠ z' , δ (z-z' ) = 0 . La solution générale de l’équation différentielle (5) est de la forme :
Z' = A.e-γ mn.(d+ z) + B.eγ mn.(d+ z) (6)
Nous posons le postulat suivant : le point source et le point d’observation sont situés dans les couches
diélectriques supérieures, ce qui se traduit par -d< (z,z' ) ≤ 0 . Nous considérons dans un premier temps la
solution de Z’ dans la région telle que z<z’, que nous noterons Z’bas. L’arrière du substrat étant supposé
conducteur et à la masse en z=-d nous avons Z’bas =0, ce qui nous permet de déterminer les constantes A et B
de (6) telles que A = -B. L’expression de Z dans la couche diélectrique inférieure (ε0) est donc de la forme
(
Zbas' = A 0. e-γ mn.(d+ z) - eγ mn.(d+ z)
)
Les conditions de continuité du potentiel et du champ électrique aux interfaces des couches diélectriques εk et
εk+1 doivent être satisfaites :
Zbas ' k = Zbas ' k +1 et ε k.
dZbas ' k
dZ '
= ε k +1. bas k +1
dz
dz
L’expression de Z’ dans chaque couche étant donnée par (6), le système d’équations suivant doit être résolu :
196
Annexes
⎧A k.e-γ mn.(d+ dk) + Bk.eγmn.(d+ dk) = A k +1.e-γmn.(d+ dk+ 1) + Bk +1.eγmn.(d+ dk+ 1)
⎪
⎨
⎪ε k. -γ mn.A k.e-γ mn.(d+ dk) + γ mn.Bk.eγ mn.(d+ dk) = ε k +1. -γ mn.A k +1.e-γ mn.(d+ dk+ 1) + γ mn.Bk +1.eγmn.(d+ dk+ 1)
⎩
(
)
(
)
Ce système d’équations permet de déterminer une relation entre les paramètres (Ak+1, Bk+1) et (Ak, Bk) avec la
condition initiale A0=-B0=1 (valeur arbitraire) :
⎧
⎪A k =
⎪⎪
⎨
⎪
⎪Bk =
⎩⎪
⎛ ε ⎞
⎛
1 ⎡
ε ⎞⎤
. ⎢Bk −1.e2.θk. ⎜1- k −1 ⎟ + A k −1. ⎜1+ k −1 ⎟⎥
ε
ε k ⎠⎦⎥
2 ⎣⎢
k ⎠
⎝
⎝
(7)
⎛
⎛ ε ⎞⎤
1 ⎡
ε ⎞
. ⎢Bk −1. ⎜1+ k −1 ⎟ + A k −1.e−2.θk. ⎜1- k −1 ⎟⎥
2 ⎢⎣
εk ⎠
⎝
⎝ ε k ⎠⎥⎦
où θ k = γ mn. ( d-dk ) et 1 ≤ k ≤ N .
Dans la couche supérieure N, nous avons :
Zbas' = A N.e-γ mn.(d+ z) + BN.eγ mn.(d+ z)
si -d1 ≤ z ≤ z' ≤ 0
En z=0, le champ électrique tangent doit être nul. Nous en déduisons l’expression Zhaut’, lorsque le point
d’observation est ‘au-dessus’ du point source :
(
Zhaut' = C. e-γ mn.z + eγ mn.z
)
si z' ≤ z ≤ 0
La fonction Z’ doit être symétrique : la permutation du point d’observation et du point source doit donner des
résultats équivalents. Ainsi, les fonction Zbas’ et Zhaut’ peuvent s’écrire de la manière suivante :
(
)(
) . (e
Zhaut ' = C. A N.e-γ mn.(d+ z' ) + BN.eγ mn.(d+ z' ) . e-γ mn.z + eγ mn.z
(
-γ mn.(d+ z)
Zbas ' = C. A N.e
γ mn.(d+ z)
+ BN.e
-γ mn.z'
γ mn.z'
+ e
)
(8)
)
La possibilité d’intervertir Zbas’ et Zhaut’ et vice et versa permet de satisfaire la condition de continuité de Z’ en
z=z’.
Pour déterminer la constante C, nous intégrons l’équation (5) sur la discontinuité z=z’. Nous obtenons
z' + δ
dZ
4
= dz z' -δ
a.b. ε N
(9)
En z=z’+δ, Z est donnée par Zhaut’, en z=z’- δ, Z est donnée par Zbas’. En substituant Zhaut’ et Zbas’ de (8) dans
(9), il est possible d’obtenir la valeur de C
C=
2
a.b. ε N. γ mn
.
1
BN.e -A N.e−γ .d
γ .d
Ainsi, pour m>0 et n>0, la fonction électrostatique de Green est donnée par
(
)(
⎡ 2. A .e-γmn.(d+ zbas) + B .eγ mn.(d+ zbas) . e-γmn.zhaut + eγmn.zhaut
N
N
⎢
−γ.d
γ.d
⎢
ε
γ
a.b.
.
N mn. BN.e -AN.e
m= 1n= 1
⎣
∞
G(x,x' ,y,y' ,z,z' )=
∞
∑∑
(
)
) ⎤⎥ . cos ⎛ m.π . x ⎞.cos ⎛ n.π . y ⎞
⎥
⎦
⎜
⎝
a
⎟
⎠
⎜
⎝
b
⎟ (10)
⎠
où Zbas=min(z,z’) et Zhaut=max(z,z’).
Lorsque (m=0, n>0) ou (m>0, n=0), l’expression de G est équivalente à celle trouvée en (10), la constante de 2
est remplacée par 1. Pour le cas où (m=n=0), l’équation (5) devient
197
Bruit d’alimentation et couplage substrat dans les circuits mixtes
δ ( z-z' )
a.b d2Z
. 2= 4 dz
εN
(11)
La solution générale de l’équation différentielle (11) est de la forme Z=A.z+B. L’expression de Zbas’ est
Zbas' = D.z' .(z+ d)
où D est une constante à déterminer et d l’épaisseur de la superposition de couches diélectriques. L’expression
de Zbas’ dans n’importe quelle couche du substrat peut être donnée par
Zbas' = C.z' .(A k.z+ Bk)
Les conditions de continuité du potentiel et du champ électrique aux différentes interfaces entre les couches
diélectriques nous permettent de déduire le système d’équations suivant :
ε k −1
⎧
⎪A k = ε .A k −1
k
⎪
⎨
⎛ ε k −1 ⎞
⎪
⎪Bk = ⎜ ε -1⎟ .dk.A k −1 + Bk −1
⎝ k
⎠
⎩
avec A0=1 et B0=d. Nous pouvons donc déduire AN et BN.
En appliquant le principe de symétrie déjà énoncé, nous avons
Zbas '= C. ( A N.z+ BN )
Zhaut '= C. ( A N.z' + BN )
En intégrant l’équation différentielle (5) sur la discontinuité z=z’ nous obtenons
C=
1
a.b. ε N.A N
Ainsi pour m=n=0 nous avons
G0,0(x,x' ,y,y' ,z,z' )=
1
. ( A N.zbas + BN )
a.b. ε N.A N
2. Extraction de la capacité substrat entre des géométries de surface
Une fois que la fonction de Green du milieu a été déterminée, il est possible de calculer le potentiel résultant de
n'importe quelle distribution connue de charge dans le substrat. L'utilisation de la fonction de Green pour
l'extraction parasite est illustrée par la figure 2. La figure 2 considère un diélectrique à une seule couche d’une
épaisseur finie 'd '. Deux contacts sont définis sur la surface, et les capacités équivalentes entre les deux
contacts extérieurs doivent être déterminées. La fonction de Green G(r, r ') est déjà déterminée. L’utilisation de
la fonction de Green résout ce problème en déterminant la distribution de charge sur les contacts induisant un
potentiel presque constant sur les surfaces des contacts.
198
Annexes
Figure 2. Extraction du substrat en utilisant la méthode de Green.
Une charge unitaire est distribuée sur un contact et le potentiel résultant de cette charge sur le même contact et
tous autres contacts est déterminé au moyen de la relation intégrale
∂G ⎞
⎛ ∂φ
φ (r)= ρ(r' ).G(r,r' ) + ε. ⎜ G.
.dS'
− φ.
∂n
∂n ⎟
∫
∫ ⎝
V
⎠
S
Le potentiel étant défini aux frontières du système, nous nous trouvons dans le cas des conditions de Dirichlet.
Le second terme de cette équation différentielle peut donc être négligé (le champ électrique tangentiel est nul
aux frontières du substrat). Il faut donc résoudre l’équation différentielle suivante :
∫
φ (r)= ρ(r' ).G(r,r' )
V
Le potentiel de n’importe quel point d’un contact est représentatif du potentiel du contact. En d’autres termes, le
potentiel moyen sur tout le volume du contact peut être considéré comme étant le potentiel du contact. De plus,
si une charge unitaire est appliquée sur toute la surface du contact i induisant un potentiel sur un autre contact j,
le potentiel de j peut être calculé, donc la capacité Cij à partir de
φi (r)=
Qj
V.V
j i
∫ ∫ G.dv .dv
j
or C=
i
Vi Vj
Q
V
donc
1
1
= pij =
Cij
V.V
j i
∫ ∫ G.dv .dv
j
i
Vi Vj
En substituant G par la fonction de Green trouvée auparavant et en considérant deux contacts rectangulaires i
et j dont les données géométriques sont données par x1, x2, y1, y2 et x3, x4, y3, y4 (cf. figure 3), il est possible
de déterminer la capacité entre deux contacts rectangulaires.
y
x4,y4
x2,y2
b
j
i
x3,y3
x1,y1
a
0
x
Figure 3. Extraction du substrat en utilisant la méthode de Green.
Cette capacité se calcule en utilisant l’équation suivante, donnant le potentiel du contact i, induit par une charge
unitaire répartie sur le contact j.
199
Bruit d’alimentation et couplage substrat dans les circuits mixtes
pij =
⎧
⎛
x2 ⎞
x1 ⎞ ⎞ ⎛
x4 ⎞
x3 ⎞ ⎞
⎛
⎛
⎛
⎛
⎪ ∞ ∞
⎜ sin ⎜ m. π. ⎟ − sin ⎜ m. π. ⎟ ⎟ . ⎜ sin ⎜ m. π. ⎟ − sin ⎜ m. π. ⎟ ⎟
BN
a².b² ⎝
a ⎠
a ⎠⎠ ⎝
a ⎠
a ⎠⎠
⎪
⎝
⎝
⎝
⎝
+ ⎨
fmn.Cmn.
.
4
a.b. ε N.A N ⎪m= 0 n= 0
m².n². π
(a2 − a1) . (a4 − a3 )
⎪⎩
∑∑
⎛
y2 ⎞
y1 ⎞ ⎞ ⎛
y4 ⎞
y3 ⎞ ⎞ ⎫
⎛
⎛
⎛
⎛
⎜ sin ⎜ n. π. ⎟ − sin ⎜ n. π. ⎟ ⎟ . ⎜ sin ⎜ n. π. ⎟ − sin ⎜ n. π. ⎟ ⎟ ⎪
b ⎠
b ⎠⎠ ⎝
b ⎠
b ⎠⎠ ⎪
⎝
⎝
⎝
⎝
.⎝
⎬
−
−
b
b
.
b
b
( 2 1) ( 4 3 )
⎪
⎪⎭
Avec Cmn=0 pour (m=n=0), Cmn=2 pour (m=0 ou n=0) et Cmn=4 pour (m>0 et n>0). La fonction fmn est donnée
par
fmn=
1
a.b.εN.γ mn
.
AN.e-2.γmn.d + BN
BN-AN.e-2.γmn.d
2
avec
γ mn =
2
⎛ m.π . x ⎞
⎛ n.π . y ⎞
⎜ a ⎟ + ⎜ b ⎟
⎝
⎠
⎝
⎠
En considérant toutes les combinaisons entre contacts, dans un système à N contacts, une matrice de
potentiels induits sur les contacts par une charge Q sur les autres contacts peut être générée telle que
[Φ ]
=
[P]. [Q]
La matrice [P] est la matrice de ‘coefficients de potentiel’. La matrice inverse de cette matrice lie un vecteur de
charges induites par le vecteur de potentiels : c’est la matrice de ‘coefficients capacitifs’
[Q ]
=
[c] . [ Φ ]
La charge de chaque contact i peut être exprimée à partir des potentiels des contacts et des capacités contact à
contact
Qi = Ci0 . Φi + Ci1 . ( Φi − Φ1)+ Ci2 . ( Φi − Φ2 ) + ... + CiN . ( Φi − ΦN )
Ci0 est la capacité entre le contact i et la masse. A partir de cette expression et éléments de la matrice [c], nous
avons
N
Cim = -cim ; Ci0 = cii +
∑c
im
avec m ≠ i
m= 1
Un seul contact peut être divisé en plusieurs sous-contacts pour davantage de précision. La charge sur un
contact est alors calculée lorsque tous les sous contacts sont mis au même potentiel unitaire. La méthode la
plus efficace pour diviser un contact est de le diviser très finement en bordure de contact et plus grossièrement
au centre du contact.
Pour calculer les résistances substrat, la méthode est strictement la même. Il suffit de remplacer ε par 1/σ dans
l’ensemble des expressions analytiques données et de considérer la matrice conductance [g] à la place de la
matrice capacité [c] pour déterminer les différentes résistances substrat. Un courant I réparti sur l’ensemble du
contact est considéré plutôt qu’une charge Q.
[1]
200
R. Gharpurey, "Modeling and Analysis of Substrate Coupling in Integrated Circuits," thesis in Engineering-Electrical
Engineering and Computer Sciences. Berkeley: University of California, 1992.
Annexes
Annexe A.4 :
Simplifications et mise en place
des modèles substrat
L’objet de cette annexe est de décrire les différentes méthodes de mise en place et de simplification des
modèles substrat de blocs numériques. La simplification des géométries substrat permet en effet d’obtenir un
gain important en temps d’extraction substrat sans occasionner une perte de précision significative des
résultats.
1. Simplification substrat d’un bloc numérique
a) Généralités
Afin d’extraire les éléments parasites substrat en limitant au maximum les temps de traitement et de la mémoire
informatiques nécessaires, il est indispensable de simplifier, de réduire
les géométries des contacts et
structures dans le substrat. Koubab et Al. proposent un certain mode de simplification de l’ensemble des
contacts substrat d’un bloc, numérique ou analogique, d’un circuit intégré mixte [1]. Cette méthode consiste à
garder une grande précision à la périphérie d’un bloc en gardant les géométries originales des structures
substrat, et de diminuer cette précision au fur et à mesure de l’éloignement des bordures du bloc. Dans le cas
d’un circuit mixte complet, les simplifications peuvent être encore plus importantes. Un point sensible du circuit
est considéré : la précision des géométries substrat diminue avec leur éloignement de ce point sensible. Les
figures 1.a et 1.b illustrent cette méthode de simplification.
Blocs perturbants
par le substrat
Bloc sensible
a.
b.
Figure 1. Méthode de simplification des géométries du substrat de bloc dans un circuit intégré
b) Simplification de blocs numériques
Un bloc numérique est constitué de nombreuses portes logiques distribuées de manière régulière. Chaque
porte logique du circuit dispose de prise substrat de polarisation et d’un caisson N pour isoler les PMOS du
substrat P. De manière globale, un bloc numérique est une matrice très régulière de prises substrat et de
caissons N. Ces blocs numériques sont considérés comme des blocs perturbants. Un premier niveau de
simplification consiste à garder la couronne externe de contacts substrat et les caissons N du bloc numérique à
simplifier. Un deuxième mode de simplification existe : la matrice de contacts substrat est remplacée par un
contact de surface équivalente. Les caissons N ne sont plus pris en compte dans cette méthode de
simplification. Nous la modélisons dans ce cas, par une capacité de valeur équivalente entre la masse et
l’alimentation du bloc numérique simplifié. Ces deux niveaux de simplification sont illustrés sur la figure 2.
201
Bruit d’alimentation et couplage substrat dans les circuits mixtes
SIMPLIFICATION 1
SIMPLIFICATION 2
Figure 2. Méthodes de simplification d’un bloc numérique
Afin de valider ces différents niveaux de simplification, nous avons effectué plusieurs comparaisons entre des
extractions substrat du même bloc, simplifié ou non. Nous proposons donc une méthode utilisant
substrateStorm [2]. Celle-ci consiste à ‘balader’ un plot autour du bloc à différentes distances et différentes
orientations. Les coefficients de transmission S21 entre la masse et le plot de caractérisation, mais aussi entre
l’alimentation et le plot de caractérisation sont ensuite simulés.
Ext1
Ext2
Ext3
Ext4
Ext5
Caisson N
Ext6
Prise substrat
Métal 1
Figure 3. Méthode de validation de la simplification des blocs numériques
Il existe 6 positions différentes du plot de caractérisation. Pour chaque position, la résistance en fonction de
la distance plot/bloc est extraite à l’aide de substrateStorm [2]. Les trois types de bloc, normal et simplifié
étant caractérisés, il suffit de comparer les coefficients de transmission S21(f) simulés entre chaque bloc,
afin d’évaluer la précision obtenue avec la méthode de simplification. La capacité due aux caissons N a une
valeur de 5,5 pF. La mise en place du modèle simplifié 2 d’un bloc numérique est donnée par la suite. Le
schéma de simulation permettant d’extraire les coefficients de transmission est donné par la figure 4.
SUBSTRAT
Figure 4. Schéma électrique de simulation des coefficients de transmission du substrat.
Les résultats des simulations des coefficients de transmission entre la masse du bloc numérique et les plots
sont donnés sur la figure 5.
202
Annexes
Figure 5. Coefficients de transmission simulés entre la masse du bloc et les 6 plots de caractérisation.
Les résultats des simulations des coefficients de réflexion entre l’alimentation du bloc numérique et les plots
sont donnés sur la figure 6.
Figure 6. Coefficients de transmission simulés entre l’alimentation du bloc et les 6 plots de caractérisation.
Les deux méthodes de simplification donnent des résultats très corrects et permettent surtout un gain de temps
d’extraction important, de l’ordre de 5 pour la méthode de simplification 1 et de 30 pour la méthode de
simplification 2. D’autres analyses non exposées ici, nous permettent de dire que la méthode de simplification 2
203
Bruit d’alimentation et couplage substrat dans les circuits mixtes
est nettement suffisante lorsque la distance avec le plot de caractérisation est supérieure à 50 µm. En dessous,
il faut utiliser la méthode de simplification 1.
Pour illustrer l’efficacité de ces modes de simplification, nous avons effectué quelques simulations de
propagation de tension et courant dans un substrat conducteur avec un outil utilisant la méthode des éléments
finis : Femlab [3]. Nous comparons, à l’aide de ces simulations, la propagation des courants et tensions dans un
substrat conducteur entre une matrice de contacts substrat et un plot puis entre un contact de surface
équivalente à la matrice et le même plot. Une tension de 1 V est appliquée au plot alors que la matrice de
contacts est mise à la masse. La figure 7 montre les représentations des résultats obtenus dans deux plans
différents du substrat : les lignes de courants (flêches rouges) et les tensions dans le substrat (couleurs).
Figure 7. Lignes de courant et tension substrat entre une matrice de plots et un plot et son modèle simplifié.
Il est équivalent de remplacer une matrice de contact par un contact de même surface du point de vue de la
propagation des courants et tensions dans un substrat conducteur si les contacts de la matrice sont supposés
être tous au même potentiel.
Nous pouvons donc déduire différents niveaux de simplification des prises substrat d’un circuit mixte complet,
selon le niveau de précision désiré et les postulats du concepteur :
distance entre la victime et l’agresseur,
sauts d’alimentation comme unique source de perturbation substrat,
sauts d’alimentation uniformes sur la surface du circuit intégré : aucune influence de la grille
d’alimentation.
L’ensemble de schémas de la figure 8 illustre les diverses possibilités de simplification des prises substrat d’un
circuit mixte complet :
204
Annexes
Partie
analogique
sensible
MODELE SUBSTRAT
COMPLET
Partie
analogique
sensible
MODELE SUBSTRAT
SIMPLIFIE 2
Partie
analogique
sensible
MODELE SUBSTRAT
SIMPLIFIE 1
Partie
analogique
sensible
MODELE SUBSTRAT
SIMPLIFIE 3
Figure 8. Différents niveaux de simplification d’un modèle substrat d’un circuit mixte.
2. Méthodes de modélisation de structures dans le substrat
Nous décrivons ici, à partir du niveau le plus élevé de simplification d’un bloc numérique ne prenant pas en
compte les caissons de type N mais uniquement les contacts substrat, comment modéliser certaines structures
substrat comportant des caissons. L’outil d’extraction substrat implémenté lors de ces travaux de thèse (cf
paragraphe 3.1.3 de la deuxième partie) peut permettre d’extraire ces modèles simplifiés du substrat. Cet outil
extrait en effet uniquement des résistances et des capacités entre des prises contact du substrat. Toutes les
structures complexes de caisson et de dopage de type différent ne sont pas prises en compte. Pour modéliser
ces structures complexes à l’aide de l’outil d’extraction Java ou à partir d’une modélisation simplifiée, il faut
suivre les méthodes suivantes.
a) Caissons N d’un bloc numérique
Comme nous l’avons vu précédemment, le substrat d’un bloc numérique classique est constitué de caissons N
d’isolation des PMOS et de prises substrats de polarisation disposés de manière régulière.
Ce caisson implique une capacité de jonction PN en inverse. La valeur de cette capacité peut être évaluée à
partir des méthodes de calcul données en 2.1.2.3.1 de la première partie. Le schéma électrique équivalent du
substrat d’un bloc numérique couplé à un contact substrat est donné en figure 9.
205
Bruit d’alimentation et couplage substrat dans les circuits mixtes
CNwell
Vdd
Vdd
RVdds
Rsub
Gnd
CNwell
Plot
RGnds1
Gnd
Plot
RGnds2
Figure 9. Schémas électriques équivalents du substrat d’un bloc numérique.
Dans le cas d’un bloc numérique de grande dimension, la résistance Rsub devient négligeable : les surfaces en
regard des caissons N et des contacts substrat est très importante. Le schéma électrique équivalent du substrat
d’un bloc numérique est simplifié comme le montre le schéma de droite de la figure 9. La résistance RGnds2 est
en fait la mise en parallèle de RVdds et RGnds1. Comme la surface des caissons N est égale à la surface des
contacts substrat, les résistances RVdds et RGnds sont équivalentes. RGnds2 est la résistance substrat extraite entre
la masse et le plot avec le modèle substrat simplifié. CNwell est la capacité équivalente des caissons N du bloc
numérique, évaluable à partir de leur surface et de leur périmètre selon les calculs du paragraphe 2.1.2.3.1 de
la première partie. Cette méthode de modélisation est très proche de l’extraction complète comme le montrent
les résultats de la partie précédente.
b) Polarisation substrat séparée : stratégie ‘split ground’
La stratégie ‘split ground’ consiste à polariser le substrat P avec une masse dédiée, différente de celle utilisée
pour les MOS du circuit numérique. Des contacts substrat, sur toute la surface du bloc numérique, permettent
de polariser le substrat. La masse du circuit numérique est connectée aux sources des NMOS du circuit. Ces
sources, des plots N, forment avec le substrat une capacité de jonction PN en inverse. Nous pouvons modéliser
cette structure ‘split ground’ de manière simple, en couplant la masse numérique à la polarisation substrat par
une capacité Cs, somme de toutes les capacités source/substrat des NMOS du circuit numérique (cf 2.1.2.3.1
de la partie I), et en couplant l’alimentation numérique à la masse par la capacité Nwell décrite précédemment. La
figure 10 donne le schéma électrique équivalent de la stratégie ‘split ground’, en fonction de la résistance entre
le circuit numérique et le plot Rsub, la capacité de source Cs et la capacité des caissons N CNwell. La résistance
Rsub est extraite à partir du modèle substrat simplifié du bloc numérique.
Vdd
Gnd
CNwell
Cs
Gnds
Plot
Rsub
Figure 10. Schéma électrique équivalent du substrat d’un bloc numérique avec stratégie ‘split ground’.
c) Caisson d’isolation N : stratégie ‘triple well’
Une seconde technique d’isolation substrat des circuits numériques est la technologie ‘triple well’. Toute la
circuiterie numérique est enfermée dans un caisson N comme nous l’avons décrit en 2.1.2.3.1 de la première
partie. La résistance entre le caisson d’isolation nommé NISO provient de l’extraction simplifiée. Il faut extraire
aussi deux capacités parasites : la capacité entre la masse du circuit numérique et l’alimentation numérique,
nommée CNwell puis la capacité entre le caisson NISO et le substrat nommée CNiso. La figure 11 donne le schéma
électrique équivalent d’une telle structure d’isolation.
206
Annexes
CNiso
Vdd
Gnd
Rsub
Plot
CNwell
Figure 11. Schéma électrique équivalent du substrat d’un bloc numérique avec stratégie ‘Niso’.
Remarque : Dans tous les schémas électriques équivalents fournis, l’outil d’extraction java dédié, ou l’extraction simplifiée,
permet d’extraire la résistance substrat. Les capacités sont à extraire d’une autre manière, en utilisant les données
technologiques et géométriques du circuit numérique.
[1]
A. Koukab, K. Banerjee and M. Declercq, "Modeling Techniques and Verification Methodologies for Substrate
Coupling Effects in Mixed-Signal System-on-Chip Designs," IEEE Transactions on Computer-Aided Design of
Integrated Circuits and Systems, vol. 23 no 6, 2004.
[2]
Cadence Design System, http://www.cadence.com.
[3]
Comsol, "Femlab," http://www.comsol.com
207
Bruit d’alimentation et couplage substrat dans les circuits mixtes
208
Annexes
Annexe A.5 :
Exemple de modélisation d’un boîtier TQFP100
à partir des gratuiciels fastHenry et fastCap
L’objet de cette annexe est de donner un exemple de modélisation de boîtier de circuit intégré à partir des
freeware fastHenry et fastCap [1]. Une photographie de ce boîtier est donnée sur la figure 1.
Figure 1. Photographie d’un boîtier TQFP 100.
1. Modélisation du boîtier
Pour sa modélisation, le boîtier est décrit en deux parties :
Les fils de bonding,
Les broches du boîtier.
Les données géométriques des fils de bonding sont fournies par l’outil dédié de ‘packaging’ sous forme de
fichiers textuels. A partir de routines informatiques créées sous Matlab [2], nous créons de fichiers textuels d’un
format supporté par les gratuiciels fastHenry et fastCap.
Les fichiers décrivant les géométries des broches du circuit sont aussi générés à partir de scripts Matlab. La
structure des broches d’un boîtier TQFP est très régulière. Le programme informatique de génération des
fichiers décrivant ces géométries effectue de nombreuses boucles.
Tous les fichiers contenant les descriptions géométriques sont ensuite concaténés afin d’obtenir le fichier
d’entrée des différents outils d’extraction de parasites substrat. Une partie du fichier du boîtier utilisé pour
fasHenry, décrivant les deux premières connexions du boîtier, est donnée à la fin de cette annexe à titre
d’exemple. Pour corriger les éventuelles erreurs de modélisation, nous utilisons le gratuiciel fastModel [1]
permettant de voir graphiquement le contenu des fichiers de géométries. Cet outil permet aussi d’exporter des
vues en 3 dimensions des structures à extraire. La figure 2 donne la structure en 3 dimensions du boîtier TQFP
100 modélisé.
Figure 2. Structure en 3 dimensions du boîtier TQFP modélisé pour fastHenry et fastCap.
2. Extraction du boîtier
209
Bruit d’alimentation et couplage substrat dans les circuits mixtes
Les inductances et résistances parasites sont extraites à l’aide de fastHenry. Un temps de traitement de 120
minutes est nécessaire pour l’obtention de la matrice 100 x 100 de résistances et inductances. Pour l’extraction
des capacités parasites, il faut lancer fastCap. Le temps est plus court, une vingtaine de minutes suffit pour
obtenir la matrice de capacité du boîtier. Une troisième étape est nécessaire pour pouvoir utiliser les matrices
fournies par fastHenry et fastCap. Une routine, créée sous Matlab, permet de lire les matrices pour ensuite
sortir une ‘netlist’ exploitable par un outil de simulation électrique. Pour alléger la ‘netlist’, une option permet de
négliger certaines valeurs de capacités, inductances et mutuelles si celles-ci sont en dessous d’un certain seuil.
Le modèle électrique utilisé pour deux connexions consécutives est donné par la figure 3.
Figure 3. Schéma électrique de bondings adjacents d’un boîtier
Le temps ce traitement est d’un dizaine de minutes. Il faut donc compter plus de deux heures d’extraction pour
obtenir un modèle électrique du boîtier TQFP100 en utilisant fastCap et fastHenry. Une extraction du même
boîtier en utilisant d’autres outils, type éléments finis (HFSS, Q3D de Ansoft [3] par exemple), peut prendre
plusieurs jours. Une partie de la ‘netlist’ complète du boîtier TQFP100 est donnée ci-dessous. Cette ‘netlist’ ne
décrit que les deux premières broches du boîtier.
Exemple d’une ‘netlist’ extraite à partir de fastHenry et fastCap
** This file has been generated with Matlab.
*It is supposed to model a TQFP100 package
subckt TQFP100_package in_1 out_1 in_2 out_2 slug gnd
R1_1 (in_1 n1_1) resistor r=0.098
R1_2 (out_1 n2_1) resistor r=0.098
L1_1 (n1_1 n_1) inductor l=3.67n
L1_2 (n2_1 n_1) inductor l=3.67n
K1_2_1 mutual_inductor coupling=0.51 ind1=L1_1 ind2=L2_1
K1_2_2 mutual_inductor coupling=0.51 ind1=L1_2 ind2=L2_2
K1_3_1 mutual_inductor coupling=0.38 ind1=L1_1 ind2=L3_1
K1_3_2 mutual_inductor coupling=0.38 ind1=L1_2 ind2=L3_2
C1_slug (n_1 slug) capacitor c=82.13f
C1_gnd (n_1 gnd) capacitor c=115.85f
C1_2_1 (n_1 n2) capacitor c=197.20f
C1_3_1 (n_1 n3) capacitor c=29.31f
C1_4_1 (n_1 n4) capacitor c=10.63f
R2_1 (in_2 n1_2) resistor r=0.095
R2_2 (out_2 n2_2) resistor r=0.095
L2_1 (n1_2 n_2) inductor l=3.47n
L2_2 (n2_2 n_2) inductor l=3.47n
K2_3_1 mutual_inductor coupling=0.54 ind1=L2_1 ind2=L3_1
K2_3_2 mutual_inductor coupling=0.54 ind1=L2_2 ind2=L3_2
K2_4_1 mutual_inductor coupling=0.39 ind1=L2_1 ind2=L4_1
K2_4_2 mutual_inductor coupling=0.39 ind1=L2_2 ind2=L4_2
C2_slug (n_2 slug) capacitor c=71.47f
C2_gnd (n_2 gnd) capacitor c=77.78f
C2_3_1 (n_2 n3) capacitor c=198.60f
C2_4_1 (n_2 n4) capacitor c=24.62f
C2_5_1 (n_2 n5) capacitor c=7.93f
ends TQFP100_package
210
Annexes
Exemple d’un fichier de géométries pour fastHenry
* broches 1 et 2 d’un TQFP 100
.Default z=0 sigma=5.8e1
.Units um
* Wire [pin1] Bonding
N[pin1][0] x=-3029.0 y=2116.5 z=875.0
N[pin1][1] x=-3029.0 y=2116.5 z=908.23351287841797
N[pin1][2] x=-3029.0 y=2116.5 z=1175.0
N[pin1][3] x=-3493.0 y=2614.4 z=1175.0
N[pin1][4] x=-5349.0 y=4606.0 z=875.0
N[pin1][5] x=-5369.453 y=4627.9473 z=875.0
E[pin1][0] N[pin1][0] N[pin1][1] w=66.46702575683594 h=66.46702575683594
sigma=4.403346543372963E1
E[pin1][1] N[pin1][1] N[pin1][2] w=22.0 h=22.0 nwinc=3 nhinc=3 rw=2 rh=2
E[pin1][2] N[pin1][2] N[pin1][3] w=22.0 h=22.0 nwinc=3 nhinc=3 rw=2 rh=2
E[pin1][3] N[pin1][3] N[pin1][4] w=22.0 h=22.0 nwinc=3 nhinc=3 rw=2 rh=2
E[pin1][4] N[pin1][4] N[pin1][5] w=79.76043 h=13.293405 nwinc= 3 nhinc=1
sigma=4.403346543372963E1
*Pin 1 Broche
N1Pin1 x=-8000.00 y=6000.00 z=0.00
N2Pin1 x=-7400.00 y=6000.00 z=0.00
N3Pin1 x=-7400.00 y=6000.00 z=800.00
N4Pin1 x=-7000.00 y=6000.00 z=800.00
N5Pin1 x=-5760.00 y=5000.00 z=800.00
N6Pin1 x=-5350.00 y=4600.00 z=800.00
N7Pin1 x=-5160.00 y=4450.00 z=800.00
E1Pin1 N1Pin1 N2Pin1 w=220.00 h=150.00
E2Pin1 N2Pin1 N3Pin1 w=150.00 h=220.00
E3Pin1 N3Pin1 N4Pin1 w=220.00 h=150.00
E4Pin1 N4Pin1 N5Pin1 w=220.00 h=150.00
E5Pin1 N5Pin1 N6Pin1 w=220.00 h=150.00
E6Pin1 N6Pin1 N7Pin1 w=220.00 h=150.00
* Wire [pin2] Bonding
N[pin2][0] x=-3027.5 y=1863.5 z=875.0
N[pin2][1] x=-3027.5 y=1863.5 z=908.23351287841797
N[pin2][2] x=-3027.5 y=1863.5 z=1175.0
N[pin2][3] x=-3500.2 y=2324.7000000000003 z=1175.0
N[pin2][4] x=-5391.0 y=4169.5 z=875.0
N[pin2][5] x=-5412.4727 y=4190.45 z=875.0
E[pin2][0] N[pin2][0] N[pin2][1] w=66.46702575683594 h=66.46702575683594
sigma=4.403346543372963E1
E[pin2][1] N[pin2][1] N[pin2][2] w=22.0 h=22.0 nwinc=3 nhinc=3 rw=2 rh=2
E[pin2][2] N[pin2][2] N[pin2][3] w=22.0 h=22.0 nwinc=3 nhinc=3 rw=2 rh=2
E[pin2][3] N[pin2][3] N[pin2][4] w=22.0 h=22.0 nwinc=3 nhinc=3 rw=2 rh=2
E[pin2][4] N[pin2][4] N[pin2][5] w=79.76043 h=13.293405 nwinc= 3 nhinc=1
sigma=4.403346543372963E1
*Pin 2 Broche
N1Pin2 x=-8000.00 y=5500.00 z=0.00
N2Pin2 x=-7400.00 y=5500.00 z=0.00
N3Pin2 x=-7400.00 y=5500.00 z=800.00
N4Pin2 x=-7000.00 y=5500.00 z=800.00
N5Pin2 x=-5790.00 y=4500.00 z=800.00
N6Pin2 x=-5380.00 y=4170.00 z=800.00
N7Pin2 x=-5190.00 y=4030.00 z=800.00
E1Pin2 N1Pin2 N2Pin2 w=220.00 h=150.00
E2Pin2 N2Pin2 N3Pin2 w=150.00 h=220.00
E3Pin2 N3Pin2 N4Pin2 w=220.00 h=150.00
E4Pin2 N4Pin2 N5Pin2 w=220.00 h=150.00
E5Pin2 N5Pin2 N6Pin2 w=220.00 h=150.00
E6Pin2 N6Pin2 N7Pin2 w=220.00 h=150.00
*equivalences
.equiv N6Pin1 N[pin1][5]
.equiv N6Pin2 N[pin2][5]
*external
.external N1Pin1 N[pin1][0]
.external N1Pin2 N[pin2][0]
* Frequency range of interest.
.freq fmin=1e8 fmax=1e8 ndec=1
* All input files must end with:
.end
[1]
"fastFieldSolvers," http://www.fastfieldsolvers.com
[2]
MathWorks, "Matlab," http://www.mathworks.com
[3]
Ansoft, "HFSS, Q3D," http://www.ansoft.com
nwinc= 3 nhinc=3 rw=2 rh=2
sigma=4.403346543372963E1
sigma=4.403346543372963E1
sigma=4.403346543372963E1
rw=2 rh=1
nwinc= 3 nhinc=3 rw=2 rh=2
sigma=4.403346543372963E1
sigma=4.403346543372963E1
sigma=4.403346543372963E1
rw=2 rh=1
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