TFT Poly-Si - Les Thèses de l`INSA de Lyon

N° d’ordre 2007ISAL0109
Année 2007
THESE
Caractérisation, modélisation, conception pour des
applications analogiques grande surface dans la
technologie transistors en couches minces en silicium
polycristallin (TFT Poly-Si)
présentée devant
L’Institut National des Sciences Appliquées de Lyon
pour obtenir
Le grade de docteur
Ecole doctorale : Electronique Electro-technique et Automatique (EEA)
Spécialité : Dispositifs de l’électronique intégrée
par
Cédric RECHATIN
Soutenue le 19 décembre devant la Commission d’examen
Jury
Mr Nacer ABOUCHI
Directeur de thèse
Mr Patrick AUDEBERT
Co-encadrant de thèse
Mr Daniel BARBIER
Examinateur
Mr Jean-Marc GALVAN
Examinateur
Mr François TEMPLIER
Examinateur
Mr Richard GRISEL
Rapporteur
Mr Didier VINCENT
Rapporteur
TITRE
Caractérisation, modélisation, conception pour des applications analogiques grande surface dans
la technologie transistors en couches minces en silicium polycristallin (TFT Poly-Si)
RÉSUMÉ
L’objectif de ce travail est d’étudier le potentiel de la technologie des transistors en couches
minces à base de silicium polycristallin (TFT Poly-Si) pour la conception de circuits analogiques.
Le gain en mobilité par rapport à la technologie amorphe (TFT a-Si), permet l’intégration
directement sur la dalle en verre de nouvelles fonctionnalités pour obtenir des systèmes à fortes
valeurs ajoutées. Les travaux ont porté sur la caractérisation et la modélisation des transistors en
vue d’une conception analogique. Un accent particulier a été mis sur la modélisation de l’erreur
d’appariement dans cette technologie. Puis nous avons présenté une nouvelle architecture pour
une application de capteur d’empreintes capacitif. Elle est basée sur un traitement parallèle des
données et est parfaitement adaptée aux contraintes de la technologie. Elle permet notamment de
simplifier le pixel et de compenser la tension de décalage aléatoire de l’amplificateur de charges.
MOTS-CLÉS
Transistors en couches minces (TFT), TFT en silicium polycristallin, Systèmes sur verre, Erreur
d’appariement, capteur d’empreintes capacitif.
TITLE
Characterization, modeling, design on polycrystalline silicon thin film transistors technology for
large area electronics applications
The purpose of this work is to investigate the potential of Polysilicon Thin Film Transistors
technology (Poly-Si TFT) for analog circuits design. The higher carrier mobility compared to
amorphous silicon TFT allows the integration of various functional circuits on a single glass
substrate, thus resulting in high value added systems. This work has been focused on the
characterization and modeling of TFT Poly-Si transistors in order to design analog circuits. A
new method for mismatch modeling has been exposed. Then a novel architecture for capacitive
fingerprint sensor has been presented. This architecture based on column-parallel architecture is
used for pixel simplification and for offset voltage cancellation of column charge amplifier.
KEYWORDS
Thin Film Transistor (TFT), Polysilicon TFT, SOG, Mismatch modeling, Capacitive fingerprint
sensor.
Table des matières
Introduction ....................................................................................................................................5
Chapitre 1 - Etat de l’art des technologies transistors en couches minces en silicium
polycristallin (TFT Poly-Si) et leurs applications........................................................................9
I. Présentation de la technologie TFT Poly-Si.......................................................................10
I.1
Description physique du silicium polycristallin.........................................................10
I.1.1 Le silicium monocristallin......................................................................................10
I.1.2 Le silicium amorphe...............................................................................................10
I.1.3 Le silicium polycristallin........................................................................................11
I.2
Définition et description physiques des transistors à couches minces sur silicium
polycristallin (TFT Poly-Si) ...................................................................................................13
I.2.1 Définition des transistors en couches minces (TFT) ..............................................13
I.2.2 Les différents substrats des TFT Poly-Si ...............................................................14
I.2.3 Description du transistor TFT poly-Si basse température......................................15
I.3
Particularités électriques des TFT poly-si basse température ....................................16
I.3.1 Fonctionnement des transistors TFT Poly-Si .........................................................16
I.3.2 La tension de seuil Vt/Von....................................................................................17
I.3.3 Mobilité des porteurs et pente sous le seuil............................................................18
I.3.4 Le courant de fuite Ioff...........................................................................................19
I.3.5 Effets du substrat flottant .......................................................................................20
I.3.6 Influence de la taille des grains sur les caractéristiques des TFT poly-si ..............21
I.3.6.1 Impact de la taille des grains sur les performances des transistors ................21
I.3.6.2 Impact de la taille des grains sur la dispersion des caractéristiques statiques22
I.4
Evolutions et perspectives pour la technologie TFT Poly-Si .....................................23
II. Applications grande surface de la technologie transistors en couches minces en silicium
polycristallin (TFT Poly-Si) .......................................................................................................25
II.1
Applications des TFT Poly-Si aux écrans plats .........................................................25
II.1.1
Evolution et contexte économique .....................................................................25
II.1.2
Les écrans plats à cristaux liquides avec matrice active: les AMLCD (Active
Matrix Liquid Crystal Display) ..........................................................................................27
II.1.3
Avantages du TFT Poly-Si par rapport à l’amorphe dans les AMLCD.............29
II.1.4
Les écrans plats à diodes électroluminescentes organiques avec matrice active:
les AMOLED (Active Matrix Organic Light Emitting Display) .......................................31
II.1.4.1 Matrices PMOLED et AMOLED ..................................................................31
II.1.4.2 La technologie OLED: avantages et inconvénients .......................................31
II.1.4.3 Les architectures de circuits à base de TFT Poly-Si dans les AMOLED : les
circuits d’adressage dans le pixel ...................................................................................32
II.1.5
Les écrans-systèmes (SOG : System on Glass)..................................................34
II.2
Autres applications : les imageurs à rayon X.............................................................35
III. Conclusion et objectifs de la thèse .....................................................................................37
IV. Références bibliographiques du 1er chapitre ......................................................................38
1
Chapitre 2 - Caractérisations électriques de la technologie TFT poly-si basse température
(LTPS) développée au LETI........................................................................................................43
I. Présentation de la technologie TFT LTPS du LETI...........................................................44
II. Critère électrique/facteur de mérite électrique en vue de la conception ............................45
III. Mesures des caractéristiques électriques (perspectives du concepteur).............................46
III.1 Présentation du Véhicule de Test Technologique VTT1 ...........................................46
III.2 Mobilités des porteurs ................................................................................................47
III.3 La pente sous le seuil .................................................................................................49
III.4 Le courant de fuite......................................................................................................49
III.4.1 Transistors NMOS..............................................................................................50
III.4.2 Transistors PMOS ..............................................................................................51
III.5 Les caractéristiques de sortie des transistors..............................................................52
III.5.1 Saturation des transistors....................................................................................52
III.5.2 Résistances d’accès ............................................................................................54
III.6 Synthèse des performances des transistors développés par le LETI ..........................56
IV. Mesure des capacités..........................................................................................................57
IV.1 Principe de mesure .....................................................................................................57
IV.2 Capacités d’oxyde ......................................................................................................58
IV.2.1 Transistors NMOS..............................................................................................58
IV.2.2 Transistors PMOS ..............................................................................................59
IV.3 Capacités de recouvrement.........................................................................................60
V. Conclusion..........................................................................................................................60
Chapitre 3 - Modélisation électrique des transistors TFT poly-Si...........................................61
I. Les principaux modèles des TFT poly-si dans la littérature ..............................................62
II. Le modèle de Shur-Jacunski ..............................................................................................63
II.1
Choix du modèle ........................................................................................................63
II.2
Modèle du milieu effectif...........................................................................................63
II.3
Les principales équations du modèles........................................................................64
II.3.1
Structure du modèle ...........................................................................................64
II.3.2
Modèle statique DC............................................................................................65
II.3.3
Modèle dynamique AC ......................................................................................68
II.3.4
Récapitulatif des principaux paramètres ............................................................70
III. Extraction des paramètres du transistor TFT poly-si pour le modèle de Shur-Jacunski....71
III.1 Méthodologie d’extraction .........................................................................................71
III.2 Extractions des paramètres du modèle .......................................................................72
III.2.1 NMOS ................................................................................................................72
III.2.1.1 Domaine de validité ......................................................................................72
III.2.1.2 Extractions réalisées......................................................................................73
III.2.2 PMOS .................................................................................................................78
III.2.2.1 Domaine de validité ......................................................................................78
III.2.2.2 Extractions réalisées......................................................................................78
IV. Etude de l’appariement (ou Matching)...............................................................................81
IV.1 Origine de l’erreur d’appariement dans la technologie TFT Poly-Si.........................81
IV.2 Modélisation statistique de l’erreur d’appariement....................................................82
2
IV.2.1 Problématique.....................................................................................................82
IV.2.2 Méthodologie proposée ......................................................................................83
IV.2.3 Résultats .............................................................................................................83
IV.3 Incidences de l’erreur d’appariement sur la conception de blocs analogiques de base
86
IV.3.1 Précision du miroir de courant ...........................................................................87
IV.3.2 Offset d’entrée d’une paire différentielle ...........................................................88
V. Conclusion..........................................................................................................................89
VI. Références bibliographiques du 3ème chapitre....................................................................91
Chapitre 4 – Fonctions analogiques en TFT LTPS : applications aux capteurs d’empreintes
capacitifs........................................................................................................................................93
I. Choix du capteur d’empreintes capacitifs ..........................................................................94
II. Etat de l’art des capteurs d’empreintes capacitifs ..............................................................94
II.1
Capteurs d’empreintes capacitifs CMOS ...................................................................95
II.1.1
Pixels à double électrode....................................................................................95
II.1.2
Pixels à simple électrode ....................................................................................96
II.1.3
Avantages et inconvénients des capteurs d’empreintes capacitifs CMOS.........98
II.2
Capteurs d’empreintes capacitifs en TFT Poly-Si......................................................99
II.2.1
Principe de fonctionnement................................................................................99
II.2.2
Avantages et inconvénients des capteurs d’empreintes capacitifs TFT Poly-Si
101
III. Capteurs d’empreintes capacitifs en TFT poly-si ............................................................101
III.1 Architecture du système global ................................................................................101
III.2 Enjeux de conception ...............................................................................................103
III.3 Etude de l’architecture type pixel 1 sans et avec compensation ..............................104
III.3.1 Schémas électriques et équations statiques ......................................................104
III.3.2 Analyse transitoire............................................................................................106
III.3.2.1 Calcul du temps d’établissement de l’amplificateur de charge...................106
III.3.2.2 Temps de conversion charge-tension de l’architecture du capteur
d’empreintes proposée..................................................................................................107
III.3.3 Conception de l’amplificateur OTA (Operational Transconductor Amplifier)108
III.3.3.1 Schéma électrique de l’OTA .......................................................................108
III.3.3.2 Simulation statique de l’OTA .....................................................................109
III.3.4 Résultats de Simulation....................................................................................110
III.4 Etude de l’architecture type pixel 2 sans/avec compensation ..................................111
III.4.1 Schéma électrique ............................................................................................111
III.4.2 Résultats de Simulation....................................................................................113
III.5 Conclusion................................................................................................................114
IV. Test et mesures des circuits..............................................................................................115
IV.1 Présentation du Véhicule de Test Technologique VTT2 .........................................115
IV.1.1 Objectif du VTT2 .............................................................................................115
IV.1.2 Description de EGSC4 .....................................................................................116
IV.2 Résultats de mesures ................................................................................................119
IV.2.1 Condition de test...............................................................................................119
IV.2.2 Mesures ............................................................................................................121
3
IV.2.2.1 Mesures statiques et dynamiques de l’amplificateur opérationnel à
transconductance cascode ............................................................................................121
IV.2.2.2 Mesures des convertisseurs charges-tension (amplificateurs de charges) ..126
IV.3 Conclusion................................................................................................................126
V. Références bibliographiques du 4éme chapitre..................................................................128
Conclusion...................................................................................................................................129
Annexes .......................................................................................................................................133
I.1
Paramètres du modèle NMOS..................................................................................133
I.2
Paramètres du modèle PMOS ..................................................................................135
4
Introduction
Introduction
Le travail présenté dans ce mémoire porte sur la caractérisation, la modélisation et la
conception pour des applications analogiques grande surface en technologie transistors couches
minces en silicium polycristallin. Cette thèse s’est déroulée au sein du Laboratoire d’Electronique
et de Technologies de l’Information (LETI) du CEA Grenoble en collaboration avec l’Institut des
Nanotechnologies de Lyon (INL).
L’électronique grande surface est devenue un acteur important de l’industrie électronique.
Elle est soutenue par une forte activité de recherche & développement et de production,
essentiellement localisée en Asie de l’Est (Japon, Corée, Taiwan…). Aujourd’hui, la principale
application d’électronique grande surface concerne l’affichage (écrans plats), mais elle s’étend
aussi au domaine des imageurs, comme par exemple les imageurs à rayons X ou les capteurs
d’empreintes.
Contrairement aux transistors en silicium monocristallin, la technologie transistors couches
minces, désignés par leur acronyme anglais TFT (Thin Film Transistor), est parfaitement
compatible avec ce type d’application pour des raisons technologiques et économiques. En effet,
non seulement il est impossible d’intégrer ces applications sur une tranche de silicium
monocristallin (limitation actuelle des tranches à des diamètres de 300mm) mais aussi le coût de
fabrication est prohibitif pour des applications de type grand public. Or aujourd’hui, il est courant
d’utiliser des substrats TFT de plus de 2 m pour les écrans plats. De plus, le processus de
fabrication des transistors en silicium monocristallin atteint des températures élevées (1000°C
environ) alors que celle des TFTs n’est que de quelques centaines de °C, donc compatible avec
les substrats verre de faible coût voire avec certains substrats plastiques.
Parmi les TFTs, la technologie transistors à couches minces en silicium amorphe (aSi : Amorphous Silicon en anglais) est aujourd’hui la plus mature et la plus répandue dans la
fabrication industrielle de produits d’électronique grande surface. Elle est utilisée principalement
pour des applications ne nécessitant pas des transistors rapides (commutateurs pour l'adressage
des pixels dans les écrans plats). Elle présente des étapes technologiques bien définies et un faible
5
Introduction
coût de production. Mais, en contrepartie, les transistors en silicium amorphe ont une mobilité
d’effet de champ très faible (de l’ordre de quelques 10-1 cm²V-1s-1) et une stabilité de la tension de
seuil insuffisante dans le temps.
Pour pallier à ces problèmes, les transistors à couches minces en silicium polycristallin ou
polysilicium (Poly-Si : Poly Silicon en anglais) ont été développés et sont venus concurrencer le
silicium amorphe. L’essor de cette technologie s’explique par ce matériau polycristallin,
intermédiaire entre le silicium amorphe et le silicium monocristallin. En effet, dans les
technologies TFT en silicium amorphe, on observe au sein du réseau cristallin de nombreuses
discontinuités qui empêchent les électrons d’emprunter un chemin direct. L’évolution des
techniques de fabrication vers l’utilisation de technologie en silicium polycristallin permet
d’améliorer la mobilité des électrons et, par conséquent, la performance des transistors TFT
individuels en réduisant le nombre de frontières. Leur mobilité a été ainsi multipliée par un
facteur dix à cent suivant la technologie de cristallisation utilisée (mobilité de l’ordre d’une
centaine de cm² V-1s-1). De plus, les TFT Poly-Si sont très stables dans le temps grâce à un
matériau entièrement cristallin. Ceci permet de concurrencer directement les technologies TFT aSi sur certains domaines applicatifs et d'ouvrir de nouvelles perspectives d'applications où la
vitesse et la densité d’intégration sont des paramètres importants (afficheurs nomades
communicants). Mais l’obtention de telles performances se traduit par un coût de fabrication plus
élevé et une conception plus difficile : des étapes supplémentaires telles que le recuit laser et
l’implantation ionique sont nécessaires ainsi que des niveaux de masque supplémentaires par
rapport à l’amorphe. Enfin, le silicium polycristallin engendre une forte dispersion de ses
caractéristiques électriques du fait des différentes tailles des grains présents dans le canal.
Dans un premier chapitre, nous présenterons un état de l’art sur les technologies TFT
Poly-Si et ses applications pour comprendre l’intérêt qu’elles suscitent aujourd’hui pour des
produits d’électronique grande surface. Pour comprendre l’essor de cette technologie, nous
analyserons en particulier comment elle se positionne par rapport aux transistors TFT en silicium
amorphe (a-Si). Puis, nous discuterons de l’évolution des technologies TFT Poly-Si et de leurs
nouvelles applications. Enfin, cette première partie nous permettra d’introduire la problématique
et les objectifs de cette thèse.
6
Introduction
Dans un second chapitre, nous aborderons la caractérisation électrique de ces transistors.
En effet, la faible maturité de la filière nous conduira à caractériser les transistors TFT Poly-Si
afin d’améliorer leurs performances. Nous aborderons alors cette caractérisation avec une
approche orientée vers la conception de circuits analogiques. Pour cela, nous établirons des
critères de performance qui permettront de faciliter les échanges entre les équipes de conception
et les technologues. Nous donnerons des résultats des diverses caractérisations réalisées, qui
seront utilisés lors des étapes d’extraction de paramètres et de conception de circuits.
Dans un troisième chapitre, nous discuterons tout d'abord sur le choix d'un modèle
électrique des TFT Poly-Si. Ensuite nous présenterons notre méthodologie d'extraction des
paramètres de ce modèle et ses résultats. Les paramètres extraits alimenteront le modèle
implémenté sur le simulateur électrique ELDO en vue de concevoir des blocs analogiques. Enfin
nous proposerons une nouvelle méthodologie pour la modélisation statistique de l’erreur
d’appariement dans cette technologie.
Dans un quatrième chapitre, nous évoquerons le travail réalisé sur la conception de
fonctions analogiques pour une application de type matricielle : un capteur d’empreinte capacitif.
Après avoir justifié le choix de cette application, nous présenterons les différentes
architectures de pixel imaginées et étudiées. Nous expliquerons les techniques utilisées pour
répondre aux contraintes liées à la technologie telle que la tension de décalage des amplificateurs
différentiels.
Enfin, des premières mesures sur des blocs analogiques de base tels que les amplificateurs
différentiels seront présentées.
7
Introduction
8
Etat de l’art des technologies TFT Poly-Si et leurs applications
Chapitre 1 - Etat de l’art des technologies
transistors en couches minces en silicium
polycristallin (TFT Poly-Si) et leurs
applications
Le but de ce chapitre est de parcourir les différentes technologies TFT Poly-Si et leurs
applications. Ce chapitre s’articule autour de deux grandes parties : un volet technologique et un
volet applicatif.
Dans une première partie, après un rappel sur les propriétés physiques du silicium
polycristallin, nous décrirons la structure et le fonctionnement des transistors TFT Poly-Si.
Ensuite, nous analyserons les conséquences des propriétés structurelles de ce matériau Poly-Si
sur les particularités électriques des transistors TFT (tension de seuil, pente sous le seuil,
mobilité…). Enfin, nous décrirons les enjeux et les tendances actuelles sur l’évolution de cette
technologie.
Dans une deuxième partie, nous décrirons les principales applications des transistors TFT:
nous examinerons en particulier le cas des écrans plats et celui des détecteurs à rayons X. Nous
analyserons l’évolution de ses applications par rapport au développement actuel des transistors
TFT Poly-Si.
Enfin cet état de l’art nous permettra d’introduire la problématique et les objectifs de cette
thèse.
9
Chapitre 1
I.
Présentation de la technologie TFT Poly-Si
I.1
Description physique du silicium polycristallin
Comme beaucoup d’autres éléments, le silicium peut exister à température ambiante sous
différentes structures, dont les deux extrêmes sont respectivement l’état amorphe et l’état
cristallin. Il est habituel de considérer que le silicium polycristallin, nommé dans la suite « polysi », est composé d’une manière hétérogène de ces deux formes, c’est-à-dire de grains
monocristallins séparés par des zones amorphes.
I.1.1
Le silicium monocristallin
Dans un cristal idéal de silicium, les atomes sont arrangés selon la structure diamant avec
une distance inter-atomique de d = 2,35 Å (Figure 1). À ce type de liaison correspondent des
états électroniques, conduisant à des bandes d’énergie permises et interdites pour les électrons. La
bande interdite, appelée « gap », sépare ainsi la bande permise inférieure, appelée bande de
valence (Ev), de la bande permise supérieure, appelée bande de conduction (Ec). Au zéro absolu,
la bande de valence est pleine alors que la bande de conduction est vide; l’énergie les séparant est
égale à Eg = 1,12 eV à température ambiante [SZE].
Figure 1: Maille cubique conventionnelle de la structure diamant
I.1.2
Le silicium amorphe
L’arrangement des atomes dans le silicium amorphe n’est pas régulier. En effet, des
distorsions apparaissent dans le réseau, induisant une distribution des états électroniques, ce qui
se traduit par l’apparition d’états localisés dans la bande interdite en haut de la bande de valence
10
Etat de l’art des technologies TFT Poly-Si et leurs applications
et en bas de la bande de conduction. Ils forment ce que l’on appelle les queues de bande. D’autre
part, ces distorsions peuvent devenir suffisamment importantes pour empêcher une liaison de se
former et ainsi donner lieu à des liaisons insatisfaites que l’on appelle également liaisons
pendantes (Figure 2). On suppose des formes Gaussiennes pour la distribution énergétique des
états de liaisons pendantes (Figure 3).
Figure 2: Liaisons pendantes
Figure 3: Densité d’états en échelle logarithmique dans la bande interdite du silicium amorphe
(EV : bande de valence, EC : bande de conduction)
I.1.3
Le silicium polycristallin
On peut imaginer des structures intermédiaires entre ces deux états extrêmes. En particulier,
il peut exister des phases constituées de l’état monocristallin et de l’état amorphe, c’est ainsi que
l’on définit le silicium polycristallin : ce matériau est constitué de grains monocristallins séparés
entre eux par des zones désordonnées et riches en défauts cristallins, que l’on peut assimiler à du
silicium amorphe et que l’on nomme joints de grains (Figure 4). Chacun de ces deux composants
du poly-si, grains et joints de grains, possède des caractéristiques propres que nous rappelons
brièvement.
11
Chapitre 1
Le grain peut être défini par sa taille et par sa qualité cristalline. En effet, parler de grain
monocristallin constitue un abus de langage car celui-ci n’est pas exempt de défauts. Ces défauts
peuvent être en pratique des dislocations ou des défauts d’empilement. Les dislocations induisent
l’apparition de liaisons pendantes, qui sont électriquement actives. La densité de ces défauts
détermine donc la qualité du grain. De plus ces grains ont une orientation aléatoire entre eux
contrairement aux substrats de silicium monocristallin.
Les caractéristiques essentielles du joint de grains sont ses dimensions, c’est-à-dire son
épaisseur, et également sa densité de défauts.
Pour résumer, on peut donc distinguer plusieurs types de silicium polycristallin, que l’on
peut définir selon les critères suivants:
• texture et taille des grains.
• densités de défauts intragranulaires et intergranulaires.
Ces paramètres vont dépendre des conditions de dépôt, de la cristallisation et du posttraitement du silicium (recuit, hydrogénation…).
Ces caractéristiques structurales introduisent, de la même façon que pour le silicium
amorphe, des états localisés dans la bande interdite. Ces états entraînent la capture de porteurs
libres dans le Poly-Si. Ce phénomène de piégeage des porteurs joue un rôle très important dans le
mécanisme de conduction dans le Poly-Si [SETO], [LEVINSON]. Nous aborderons plus en
détails l’incidence de ce phénomène lors de l’étude des caractéristiques électriques des transistors
TFT Poly-Si dans le Chap1-I.3.
Figure 4: joints de grains (Vue MEB : Microscopie électronique à balayage)
12
Etat de l’art des technologies TFT Poly-Si et leurs applications
I.2 Définition et description physiques des transistors à
couches minces sur silicium polycristallin (TFT Poly-Si)
I.2.1
Définition des transistors en couches minces (TFT)
Le transistor en couche mince (TFT) est un transistor à effet de champ constitué d’une
couche d’un semi-conducteur non monocristallin déposée sur un substrat isolant (Figure 5). De
part son type de substrat, il est possible de réaliser les transistors TFT sur des surfaces beaucoup
plus grandes que pour les transistors MOS en monosilicium. Cela explique l’utilisation des TFT
pour des applications d’électronique grande surface.
Les matériaux utilisés pour réaliser la couche active dans les TFT se divisent en deux
grandes familles: les matériaux inorganiques (majoritaires) et organiques (en développement):
• les deux matériaux inorganiques et non monocristallins les plus utilisés sont le silicium
amorphe (a-Si) et le silicium polycristallin (Poly-Si).
• Les matériaux organiques se décomposent en deux catégories : les petites molécules et les
polymères [DIMITRAKOPOULOS]. La mobilité maximale obtenue sur des dispositifs
réalisés avec des polymères est de l’ordre de 0,1 cm²/V.s et 5 cm²/V.s avec des petites
molécules. Aujourd’hui, la recherche sur les transistors TFT à base de matériaux
organiques connaît un fort développement.
Figure 5: Schéma général d'un TFT à canal N
13
Chapitre 1
I.2.2
Les différents substrats des TFT Poly-Si
Les transistors à couches minces en silicium polycristallin ont subi une forte évolution
durant ces vingt dernières années. On peut y distinguer deux familles : les TFT fabriqués à haute
température (ou HTPS : High Temperature Polysilicon en anglais) et à basse température (ou
LTPS : Low Temperature Polysilicon en anglais):
•
Pour les filières HTPS, le quartz est le substrat principalement utilisé. Mais,
l’inconvénient majeur de cette filière reste le coût très élevé du substrat; son utilisation se
limite à des applications requérant de petites surfaces. Il présente néanmoins l’avantage
d’avoir des caractéristiques électriques statiques peu dispersées et une bonne qualité
d’oxyde déposée. Aujourd’hui, les TFT HTPS sont très peu utilisés dans l’industrie.
•
Pour les filières LTPS, il est possible d’utiliser des substrats faibles coûts comme le verre,
des substrats souples comme l’acier [TEMPLIER] ou le plastique [KING] (Figure 6).
Figure 6: Matrice active réalisée sur acier pour écran OLED flexible (Source: [TEMPLIER])
Le choix du substrat impose la température maximale applicable lors des différentes étapes
technologiques. Les principaux substrats avec leur température maximale sont répertoriés cidessous (Figure 7).
14
Etat de l’art des technologies TFT Poly-Si et leurs applications
Type de substrat
Quartz
Verre
Acier
Plastique
Température maximale
du process
900°
600°
600°
200°
Figure 7: Température maximale de fabrication selon le type de substrat
Aujourd’hui, les développements technologiques se focalisent sur les filières TFT Poly-Si
basse température car elles sont parfaitement compatibles aux différentes technologies des écrans
plats (LCD et OLED) et sont très adaptées à leurs contraintes (grande surface, faible coût, écrans
souples). (Cf. Chap1-II.1).
Dans le cadre de cette thèse, nous utiliserons une technologie TFT Poly-Si basse température
(TFT LTPS). Dans la suite de ce travail, nous limiterons donc notre étude à ces technologies TFT
LTPS.
I.2.3
Description du transistor TFT poly-Si basse température
La technologie des transistors en couches minces en silicium polycristallin sur verre est
différente de celles des transistors MOS en monosilicium fabriqués en volume (ou transistors
bulk). En effet, le TFT Poly-Si est constitué d’une superposition de couches de semi-conducteurs
et d’isolants alors que le transistor bulk est formé dans le volume d’un substrat semi-conducteur
(Figure 8). De plus, le transistor TFT Poly-Si possède certains avantages de la technologie SOI
(Silicon On Insulator), comme par exemple l'immunité au phénomène de latch-up.
Les transistors TFT sont bidirectionnels car leur structure est symétrique. Les terminaux
source et drain peuvent être confondus.
La présence de zone faiblement dopée ou zone LDD (Lightly Doped Drain en anglais)
permet de diminuer le fort champ au niveau de l’interface drain/canal. Nous reviendrons sur
l’influence de cette zone LDD sur le courant de fuite et l’effet kink dans ces transistors (Chap1I.3).
15
Chapitre 1
(a)
(b)
Figure 8 : (a) Coupe d'un transistor en couches minces en silicium polycristallin et (b) coupe
d'un transistor MOS en monosilicium
I.3 Particularités électriques des TFT poly-si basse
température
Dans cette partie, nous allons décrire le fonctionnement des transistors TFT poly-Si, puis
balayer les principales particularités électriques des TFT poly-si, dues aux deux principales
contraintes technologiques décrites précédemment:
• Le matériau polycristallin dans lequel circulent les porteurs libres.
• Les températures de fabrication des TFT Poly-Si relativement faibles (pour un substrat de
verre ou de plastique), ce qui impose une moins bonne qualité d’oxyde et d’interface
poly-si/oxyde.
I.3.1
Fonctionnement des transistors TFT Poly-Si
Les TFT Poly-Si sont des transistors à effet de champ. Ils ont trois terminaux : grille, drain et
source. Ils n’ont pas de terminal substrat comme les transistors bulk classiques, ce qui explique
l'absence d’effet substrat. Leur principe de fonctionnement est similaire aux transistors bulk avec
la conduction par effets de champ dans le canal (N ou P), formé entre le drain et la source et
modulé par la tension de grille.
16
Etat de l’art des technologies TFT Poly-Si et leurs applications
Toutefois, tandis que les transistors bulk fonctionnent en régime d’inversion, les transistors
TFT Poly-Si fonctionnent en régime d’accumulation. En effet, pour un transistor de type N, une
tension de grille positive (Vg>0) provoque une accumulation d’électrons au niveau du canal du
transistor. Lorsque la tension appliquée sur la grille atteint la tension de seuil (Vg>Vt), des
porteurs libres (des électrons) sont créés. Dans un premier temps les charges libres générées sont
piégées par les états localisés se trouvant dans la bande interdite. Ensuite, en augmentant la
tension de grille, le nombre de charges libres augmente jusqu’à saturation de tous les pièges: on
atteint alors le régime ON du transistor (Vgs=Von). La transconductance Gm, définie comme
l’augmentation de courant de drain provoquée par une augmentation de la tension de grille, est
donc plus faible que dans le cas du transistor bulk.
Lorsque une tension drain Vd est appliquée, le courant entre la source et le drain (Ids)
circule.
I.3.2
La tension de seuil Vt/Von
La tension de seuil n’a pas la même signification physique pour les TFT et les transistors
bulk. Pour ces derniers, elle est définie comme étant la tension entre la grille et la source pour
laquelle la zone d'inversion apparaît, c'est-à-dire la création du canal de conduction entre le drain
et la source. La transition entre le régime OFF et le régime ON est très rapide et on obtient des
tensions de seuil Vt<1V.
Pour les TFT Poly-Si, cette transition est beaucoup plus lente à cause des grains et joints de
grain présents dans le Poly-Si (cf. Chap1-I.1.3). En effet, contrairement aux transistors bulk, il
existe une densité d’états possibles dans la bande interdite ; ainsi les porteurs libres, induits par la
polarisation de la grille, se font majoritairement capturés par ces états localisés. La concentration
des porteurs libres dans le canal augmente donc plus lentement car il faut d’abord remplir tous les
pièges présents dans les frontières de grain. On peut ainsi distinguer deux tensions de seuil: Vt et
Von (Figure 9). La tension Vt est définie par la transition du régime exponentielle au régime
linéaire : elle correspond à la tension de grille pour laquelle Gm/Id vaut environ 90% de sa valeur
maximale. La tension Von correspond à l’extrapolation de la courbe Id (Vgs) en régime ohmique.
On peut souligner que Vt ≈Von dans le cas des transistors bulk. Pour un transistor TFT Poly-Si
classique, l’ordre de grandeur de la tension de seuil extrapolée Von est de 4 à 6V.
17
Chapitre 1
I.3.3
Mobilité des porteurs et pente sous le seuil
Le mécanisme de piégeage des porteurs libres, décrit précédemment, explique aussi la
dégradation de la mobilité à effet de champ et de la pente sous le seuil :
• La mobilité est fortement diminuée par la présence des joints de grains dans la couche
active, ce qui ralentit la participation des porteurs libres à la conduction (environ 2 à 3 fois
inférieure à celle d’un transistor bulk).
• La pente sous le seuil dépend de la densité d’états dans la bande interdite. En effet, plus la
densité d’états des pièges est importante, plus la pente sous le seuil est faible car les
porteurs ont d’autant plus de pièges à remplir avant de participer à la conduction.
Typiquement, la pente sous le seuil des transistors TFT Poly-Si est compris entre 0,1 à
1V/décade, soit des commutations de l’état OFF à l’état ON beaucoup plus lentes
(Figure 9) que pour les transistors bulk classiques, qui ont une pente sous le seuil de 50 à
100 mV/décade (10 fois plus faible).
Vt
Von
Figure 9: Courant Ids et Gm/Ids pour un transistor TFT poly-si NMOS de 50µmx50µm à
Vds=0.1V. Tensions de seuil Vt et Von. Transition OFF-ON lente
18
Etat de l’art des technologies TFT Poly-Si et leurs applications
I.3.4
Le courant de fuite Ioff
Le courant de fuite d’un transistor TFT poly-si à l’état bloqué est important. Ce courant est
dû au courant inverse de la jonction entre le drain et le canal. En effet, pour un transistor à canal
N, si on applique une tension de grille négative (Vg<0), une couche de trous (P) est formée dans
la couche active. Cette couche de trous (P) et le drain dopé N+ forment une diode P-N+ polarisée
en inverse. D’après la figure ci-dessous (Figure 10), on peut constater que le courant de fuite Ioff
est indépendant de Vgs à faible Vds, alors qu’il augmente avec |Vgs| à fort Vds. Selon la valeur
du champ électrique aux bornes de cette jonction, différents mécanismes de conduction ont été
proposés pour expliquer ce courant de fuite :
• A faible tension Vds, le courant de fuite est dominé par le mécanisme de génération recombinaison thermique dans la région de déplétion prés du drain [PECORA].
• A forte tension Vds, plusieurs mécanismes ont été proposés: émission Poole-Frenkel
dans la région de déplétion prés du drain [DEGRAAF], émission par effet tunnel bande à
bande assistée par des phonons (de la bande de valence du drain à la bande de conduction
de la région de déplétion prés du drain) [DIMITRIADIS].
Ce courant de fuite constitue un des défauts majeurs de cette technologie. Cependant, il peut
être réduit par l’utilisation de zones faiblement dopées (zone LDD : Lightly Doped Drain)
[CHOI].
Figure 10: Evolution du courant de fuite Ioff avec la tension Vds pour un transistor TFT PolySi NMOS de 50µmx50µm
19
Chapitre 1
I.3.5
Effets du substrat flottant
Comme pour les transistors SOI [COLINGE], les transistors TFT poly-si subissent les effets
indésirables liés au substrat flottant [VALDINOCI]. Ils se manifestent par une dégradation des
caractéristiques Ids=f (Vds). En effet, pour des valeurs élevées de Vds, le courant Ids augmente
brusquement, ce qui indique une augmentation de la conductance gds du canal (Figure 11). Le
courant Ids n’est alors plus indépendant de Vds. On l’appelle l’effet kink.
Ce phénomène résulte du très fort champ appliqué à l’interface drain-canal, qui provoque le
phénomène d’ionisation par impact et par suite l’injection d’électrons par la source dans le canal
(donc augmentation du courant Ids).
L’effet kink intervient pour des longueurs de canal L<20µm, ces longueurs étant considérées
comme faibles dans le cas du TFT poly-si. Il est alors d’autant plus important que l’on réduit L.
On peut diminuer cet effet en travaillant à de faibles valeurs de tension de grille Vgs
(Vgs<Von), mais cela oblige à travailler à de faibles courants Ids. La présence de zones
faiblement dopées, appelées LDD (Lightly Doped Drain) et insérées entre le canal/drain et
canal/source, permet de réduire le fort champ à l’interface canal /drain et donc de diminuer l’effet
kink.
Figure 11: Caractéristiques Id (Vds) d'un transistor TFT poly-si pour différents Vgs
20
Etat de l’art des technologies TFT Poly-Si et leurs applications
I.3.6 Influence de la taille des grains sur les caractéristiques des
TFT poly-si
I.3.6.1 Impact de la taille des grains sur les performances des
transistors
Les caractéristiques électriques des TFT poly-si sont fortement liées à la taille des grains
[FARMAKIS], [YAMAUCHI], [ECCLESTON]. En effet, dans la littérature, tous les
chercheurs s’accordent à dire que les performances du TFT (mobilité, Ion, Vt, pente sous le seuil,
courant de fuite) s’améliorent pour des grains de poly-si plus grands ou lorsque la dimension des
transistors et la taille des grains convergent.
En effet, en diminuant la taille du composant, on diminue aussi le nombre de grains, soit le
nombre de joints de grains présents dans le canal (Figure 12), pour tendre alors vers des
performances plus proches des transistors bulk. On obtient alors une pente sous le seuil et une
mobilité plus forte, une tension de seuil et un courant de fuite plus faibles (Figure 13).
Figure 12 : Comparaison d'un TFT de grande dimension L=20µm (a) et de petite dimension
L=2µm (b)
Figure 13: Evolution du courant Id (Vgs) en fonction de la taille des transistors (W=L)
21
Chapitre 1
I.3.6.2 Impact de la taille des grains sur la dispersion des
caractéristiques statiques
La dispersion des caractéristiques électriques est un des inconvénients majeurs de la
technologie TFT poly-si pour la conception de circuits. En effet, la difficulté est de pouvoir
quantifier, pour l’ensemble des géométries du transistor, la dispersion des paramètres électriques
principaux (tension de seuil, mobilité, pente sous le seuil) afin de les prendre en compte pour le
choix d’architectures robustes lors de l’étape de conception.
Des études ont été menées pour quantifier ces dispersions en établissant un lien avec la
variation de certains paramètres technologiques [WANG], en l’occurrence la taille des grains du
silicium polycristallin. Il apparaît alors que la dispersion des caractéristiques statiques (tension de
seuil, mobilité) augmente lorsque la taille du transistor et la taille moyenne des grains convergent
(Figure 14, Figure 15). En effet, l’effet des joints de grains est plus « moyenné » dans un
transistor de grande taille que de petite taille.
Mais ces modèles physiques sont dédiés principalement à la compréhension et à la
prédiction de ces dispersions, nécessaires au développement des futures générations de ces
transistors, et non pas à la conception de circuits. Ainsi, nous présenterons dans le 3ème chapitre
(cf. Chap3-IV) une méthodologie mise en place pour extraire les paramètres de modélisation des
dispersions (ou erreur d’appariement). Cette modélisation a été implémentée dans le simulateur
ELDO en vue de la conception de circuits intégrés analogiques.
Figure 14: Probabilité cumulée de la tension de seuil pour plusieurs longueurs de grille L
(Source: [WANG])
22
Etat de l’art des technologies TFT Poly-Si et leurs applications
Figure 15: Probabilité cumulée de la mobilité pour plusieurs longueurs de grille L (Source:
[WANG])
I.4
Si
Evolutions et perspectives pour la technologie TFT Poly-
Les transistors en couches minces en silicium polycristallin ont beaucoup évolué au cours de
ces dernières années. Il existe différentes techniques pour obtenir les couches de Poly-Si
déposées sur verre.
Dans le début des années 2000, la méthode la plus employée dans l’industrie pour son faible
coût de fabrication, son efficacité et sa simplicité est la cristallisation au laser Excimer (ELA :
Excimer Laser Annealing en anglais) [UCHIKOGA]. Le principe est simple : une couche de
silicium amorphe a-Si est irradiée par un faisceau laser Excimer qui balaye toute la surface. Il y a
donc une forte augmentation de la température locale qui entraîne une fusion, puis une
recristallisation du matériau. Cette méthode permet d’obtenir des grains de taille 0,1µm-1µm et
une mobilité dans le matériau de l’ordre de 100-150 cm²/V.s.
La difficulté majeure de la technique ELA est d’obtenir un bon compromis entre
performance et uniformité du procédé de fabrication : en effet, la non homogénéité du balayage
laser se traduit par une variation de la taille des grains dans le matériau et donc par une forte
dispersion technologique entre les dispositifs. Ainsi ces différentes limitations empêchent
l’intégration de circuits complexes.
23
Chapitre 1
Par conséquent, des voies alternatives sont explorées et de grands groupes industriels
asiatiques (Sharp, Toshiba, LG-Phillips, Samsung…) concentrent leur R&D dans l’optimisation
des étapes technologiques clefs pour l’obtention de couches poly-si de haute qualité [MATSUO],
[OANA], [NAKAJIMA], [CHUNG1]. Parmi elles, on peut citer la technique silicium à grain
continu (CGS : Continuous Grain Silicon), développée par la société nippone Sharp [MIZUKI].
Avec ce procédé, le silicium est appliqué sur le verre sous forme de cristaux uniformes de
grandes tailles (>15 µm). En comparaison, les électrons sont à présent six cents fois plus mobiles
que dans le silicium amorphe et environ deux à trois fois plus que dans le silicium polycristallin
obtenu par la technique ELA (Figure 16). De plus, l’introduction de ce matériau a permis la
fabrication de transistors de taille réduite (Lmin=1,5µm en 2006/2007) : la prochaine génération
de cette technologie (prévue en 2008-2009) offrira des perspectives vers des motifs encore plus
fins et des structures submicroniques (Lmin<1µm).
Figure 16: Evolution des technologies TFT. Du silicium amorphe au polysilicium obtenu par
recuit laser ELA, le plus faible nombre de discontinuités du réseau cristallin favorise la
mobilité des électrons. La technique silicium à grain continu améliore encore cette
caractéristique et permet l’intégration de transistors TFT compacts et plus performants.
Cette technique fait partie des technologies candidates aux écrans systèmes (SOG : System
on Glass), qui nécessitent l’intégration de fonctions à fortes valeurs ajoutées directement sur la
dalle de verre (cf. Chap 1- II.1.5). Cependant, il faut souligner le coût de production très élevé de
ces technologies avancées de part leurs procédés de fabrication longs et complexes.
24
Etat de l’art des technologies TFT Poly-Si et leurs applications
II. Applications grande surface de la technologie
transistors en couches minces en silicium polycristallin
(TFT Poly-Si)
II.1 Applications des TFT Poly-Si aux écrans plats
Le monde de l’affichage est depuis une dizaine d’années en pleine mutation. Celle-ci
s’explique par la très forte demande d’écrans plus légers, plus ergonomiques que les écrans
cathodiques (CRT : Cathod Ray Tube en anglais): les écrans plats (FPD : Flat Panel Display en
anglais).
Il existe différentes technologies d’écrans plats et on peut citer comme principales:
•
la plus mature et la plus utilisée: les écrans à cristaux liquides (LCD : Liquid Cristal
Display)
•
les écrans électroluminescents (OLED : Organic Light Emitting Display)
•
les écrans à plasma
Le but de cette partie est de présenter les enjeux et les acteurs économiques de ce marché,
d’expliquer le rôle, l’intérêt et l’évolution des TFT Poly-Si dans ces différentes technologies
d’affichage.
II.1.1 Evolution et contexte économique
Selon la société d’étude de marché Displaysearch [DISPLAYSEACH], le marché global de
l’affichage a atteint près de $65 milliards en 2004 et devrait atteindre près de $90 milliards d’ici
2006. Ce marché se compose d’écrans à tube cathodique et d’écrans plats. L’avènement des
écrans plats a pour origine la demande croissante d’écrans plus légers et plus ergonomiques pour
les ordinateurs, les téléphones portables…Ainsi, depuis 2004, ces derniers ont pris la tête avec
53% de part de marché (Figure 17). De plus, ils atteindront près de 70% de part de marché en
2006 avec un chiffre d’affaires autour de $65 milliards.
25
Chapitre 1
.
Figure 17: Marché global de l'affichage : comparaison écrans plats FPD et cathodiques CRT
(Source : [DISPLAYSEARCH])
Les deux technologies TFT a-Si et TFT Poly-Si sont déjà en production avec une avance
significative pour l’amorphe. Par exemple, dans le domaine des écrans plats, on peut constater sur
la Figure 18 la domination de la technologie TFT a-Si pour les écrans plats LCD avec plus de
65% de part de marché en 2006. On constate aussi que la technologie TFT à base de silicium
polycristallin basse température (LPTS TFT LCD sur la figure), plus récente, se trouve en pleine
évolution et gagne des parts de marché depuis ces dernières années (environ 10% en 2006 contre
2-3% en 2000). Nous reviendrons par la suite sur les raisons de cette croissance au profit de la
technologie amorphe (cf. Chap1 -II.1.3).
Figure 18: Parts de marché des différentes technologies d’écrans plat : a-Si TFT ; LTPS :
Low Temperature Poly Silicon, HTPS : High Temperature Poly Silicon (Source:
[DISPLAYSEARCH])
26
Etat de l’art des technologies TFT Poly-Si et leurs applications
II.1.2 Les écrans plats à cristaux liquides avec matrice active: les
AMLCD (Active Matrix Liquid Crystal Display)
Deux types d’écran LCD existent: les matrices actives ou passives. Aujourd’hui, les matrices
actives (AMLCD) sont les plus courantes (95 % des écrans LCD), car elles permettent d’obtenir
des images plus lumineuses et précises que les matrices passives.
• Principe de fonctionnement des cristaux liquides:
Le cristal liquide est appelé ainsi car il possède à la fois les propriétés des cristaux et des
liquides. Lorsqu’on lui applique une tension, l’orientation des molécules du cristal liquide est
modifiée et seule une partie de la lumière incidente sera transmise: on peut ainsi moduler
l’intensité lumineuse pour obtenir des teintes de gris. Les schémas ci-dessous (Figure 19)
présentent le cas d’un pixel ON ou OFF.
Figure 19: Principe des fonctionnement des cristaux liquides dans le cas d'un pixel ON et
OFF
27
Chapitre 1
• Définition d’un AMLCD:
Un écran AMLCD est un réseau matriciel qui contient un élément actif à chaque intersection
ligne-colonne (pixel): le transistor TFT (a-Si ou Poly-Si) (Vue en 3D: Figure 20). Le transistor
TFT agit comme un commutateur. Sa grille est connectée à l’électrode horizontale (scan line), sa
source à l’électrode verticale (data line) et son drain à la capacité du pixel (Figure 21). Lorsqu’il
est passant, il permet de charger la capacité du pixel à la tension désirée (data line).
Figure 20: Coupe d’un AMLCD
Figure 21: Schéma électrique d'un AMLCD
• Principe de l’adressage:
Il s’effectue ligne par ligne : lorsqu’une ligne est activée (via le signal "Scan line"), tous les
transistors de celle-ci sont passants. En parallèle, on applique sur toutes les colonnes (data line)
les tensions qui seront appliquées sur les pixels correspondant à la ligne sélectionnée. On bloque
ensuite tous les transistors de la même ligne pendant que l’on adresse les suivantes. La capacité
28
Etat de l’art des technologies TFT Poly-Si et leurs applications
maintient ainsi la charge stockée jusqu’au prochain balayage qui rafraîchira le contenu des pixels
de cette ligne. L’image peut ainsi être s’affichée.
Remarque: Entre deux rafraîchissements, le pixel ne reste pas chargé à une valeur fixe à
cause des courants de fuite dus aux transistors TFT. Ainsi, pour limiter cet effet, on adjoint au
pixel une capacité de stockage Cst (Figure 21). Le choix approprié de la taille de cette capacité
permettra de garder une tension quasi constante aux bornes du pixel, donc une meilleure stabilité
de l’image.
II.1.3 Avantages du TFT Poly-Si par rapport à l’amorphe dans les
AMLCD
Pour comprendre l’essor lors de ces dernières années des TFT Poly-Si par rapport aux TFT
a-Si pour la réalisation d’écrans à matrice active, il faut comparer la mobilité des porteurs dans
les différents matériaux:
• technologies TFT Poly-Si classiques : µn ~ 100-150cm²/V.s
• technologies TFT Poly-Si avancées : µn > 300cm²/V.s
• technologies TFT a-Si : µn ~ 1cm²/V.s
Ainsi, la mobilité des porteurs dans le silicium polycristallin est plus forte que celle dans
l’amorphe (rapport 100 environ) et cette différence se traduit par:
• un transistor TFT est plus petit au sein du pixel, ce qui implique un meilleur taux de
remplissage du pixel, donc un pixel plus lumineux et une meilleure lisibilité de l’image.
• une augmentation du courant « ON »pour le pilotage du pixel et donc réduction du temps
de charge de la capacité du pixel (plus rapide).
• l’intégration directement sur la dalle en verre de circuits jusque-là réalisés en monosilicium (Mono-Si) puis hybridés sur la dalle de silicium amorphe. En effet, les matrices à
base de TFT a-Si nécessitent de reporter les circuits périphériques (drivers lignes, drivers
colonnes…) sous forme de circuits intégrés externes complexes et coûteux (circuits
CMOS en Mono-Si) (Figure 22). Cette intégration autorise la diminution du nombre de
29
Chapitre 1
connections externes (Figure 23) et permet de simplifier les étapes d’assemblage, ce qui
représente un gain important sur le coût de fabrication et une meilleure compacité de
l’écran. La fiabilité des écrans est aussi améliorée car ces connections sont très fragiles et
représentent une des causes principales de dysfonctionnement de ces écrans. De plus,
l’élimination de ces interconnections offre la possibilité de réaliser des pixels plus petits,
d’où une meilleure résolution des écrans TFT LCD poly-si. En effet, la résolution n’est
plus limitée par la densité de ces interconnections.
• l’intégration de circuits d’alimentations (DC-DC, Level Shifter…) permet de réduire la
consommation globale des écrans [LIN], [TOYOZAWA].
Figure 22: Intégration monolithique des circuits périphériques sur verre
Figure 23: Une matrice poly-si possède beaucoup moins de connections et de composants
externes qu’une matrice a-si
30
Etat de l’art des technologies TFT Poly-Si et leurs applications
II.1.4 Les écrans plats à diodes électroluminescentes organiques
avec matrice active: les AMOLED (Active Matrix Organic Light
Emitting Display)
La technologie basée sur l’électroluminescence organique (OLED : Organic Light Emitting
Display) suscite depuis ces dernières années beaucoup d’intérêts, tant au niveau de la Recherche
et Développement que de l’industrialisation. Cette technologie émergente et très prometteuse a
pour cible principalement des écrans d’appareils nomades (écrans de téléphones portables et
PDA).
II.1.4.1 Matrices PMOLED et AMOLED
Les OLED sont formés d’une couche organique luminescente prise en sandwich entre 2
électrodes; le matériau organique émet de la lumière lors du passage d’un courant entre les 2
électrodes par un processus d’électrophosphorescence. L’intensité de la lumière émise dépend
alors du courant Ioled traversant la diode. Les OLED sont donc de type émissif et sont pilotées en
courant.
Selon le système utilisé pour générer les signaux électriques, on distingue deux types d’écran
OLED: les écrans à matrice passive (PMOLED: Passive Matrix Organic Light Emitting
Display) et ceux à matrice active (AMOLED: Active Matrix Organic Light Emitting Display),
plus performants. Dans un système à matrice active, comme pour les AMLCD, chaque pixel est
composé de transistors TFT qui transmettent la bonne luminosité à celui-ci. Le TFT contrôle en
permanence l’information de sorte que l’OLED fonctionne en continu, avec une réponse plus
rapide et une consommation plus faible que celles des systèmes à matrice passive.
II.1.4.2 La technologie OLED: avantages et inconvénients
Par rapport aux écrans LCD traditionnels, les écrans OLED possèdent un certain nombre
d’avantages:
• Ils consomment peu d’énergie: en effet, les OLED fonctionnent en mode émissif et ne
nécessitent pas comme pour les LCD de système de rétroéclairage externe, qui est
responsable de la moitié de leur consommation électrique.
31
Chapitre 1
• Les écrans OLED offrent un large angle de vision, même en pleine lumière. Ils possèdent
une luminosité plus élevée ainsi qu’un temps de réponse plus court pour les images en
mouvement.
• Le rendu des couleurs est plus précis car les pixels correspondants aux trois couleurs de
base se superposent au lieu d’être juxtaposés.
• Leur fabrication est compatible aux substrats souples (acier, plastique).
En revanche, les écrans à matrice active AMOLED présentent encore quelques faiblesses.
En effet, à la différence du simple TFT d’adressage (switch) dans les écrans AMLCD, les
transistors TFT de commande doivent débiter en permanence un courant pour piloter les OLED.
On emploie généralement les transistors TFT Poly-Si plutôt que les TFT a-Si car ces derniers ne
présentent pas une stabilité suffisante à cause de leur dérive de tension de seuil. Cependant, le
silicium polycristallin a lui aussi ses limites. En effet, outre son coût de fabrication plus élevé, il
engendre, de par ses propriétés physiques (cf. Chap1-I.1.3), une forte variation spatiale de la
tension de seuil. Ce problème est actuellement résolu au moyen de structure de pixel comportant
un nombre important de TFT.
Enfin, les OLED présentent une durée de vie faible et sont confrontés à la concurrence
directe avec la technologie LCD plus mature.
II.1.4.3 Les architectures de circuits à base de TFT Poly-Si dans les
AMOLED : les circuits d’adressage dans le pixel
La variation spatiale de la tension de seuil (∆Vt) et de la mobilité (∆µ) des transistors TFT
poly-Si provoque des problèmes de non uniformité de la luminosité des pixels (∆Ioled), qui sont
très visibles à l’œil nu. Ainsi, les circuits d’adressage visent à s’affranchir de ces dispersions
technologiques pour fournir le courant Ioled à la diode et obtenir une image la plus homogène
possible. Il existe deux principes de programmation dans les circuits d’adressage: programmation
tension et programmation courant:
32
Etat de l’art des technologies TFT Poly-Si et leurs applications
• Programmation tension
La programmation tension est la méthode d’adressage où on utilise une tension comme
signal vidéo (Vdata). Le circuit de base de la programmation tension est présenté sur la figure cidessous (Figure 24):
Figure 24: Circuits de base de programmation tension
Lorsque la ligne est sélectionnée (SELECTION=1), la tension Vdata est transférée au point
A: VA = Vdata. Le transistor T2 est passant et IOLED = I2. Le courant I2 dans T2 est donné par :
I2 = K2.
W2
W
(VA − Vt 2)² = K 2 . 2 (Vdata − Vt 2)²
2 L2
2 L2
(1-1)
Lorsque la ligne est désélectionnée (SELECTION=0), le transistor T1 ne conduit plus. La
tension au point A est maintenue grâce à la charge de la capacité C. Le transistor T2 continue à
conduire. Ce circuit d’adressage est peu utilisé car il est très sensible aux variations ∆Vt et ∆µ.
Ainsi des circuits avec compensation de la tension de seuil Vt ont été réalisés pour
s’affranchir de ce problème [DAWSON1], [YUNG]. Mais ils présentent une faible linéarité entre
la tension Vdata et le courant Ioled. Pour pallier à ces problèmes, la méthode d’adressage par
programmation courant est utilisée.
• Programmation courant
Pour la programmation courant, on utilise le courant Idata comme signal vidéo. Le but de
cette technique est de définir à partir du courant Idata une tension fixe (Vgs – Vt) du transistor de
commande.
33
Chapitre 1
Par exemple, dans l’architecture représentée sur la Figure 25, le transistor T3 fonctionne
alternativement pour réaliser la fonction miroir de courant. Lors de la première phase (phase de
programmation) la ligne est sélectionnée (SELECTION=0), T1 et T4 sont passants et le courant
Idata passe dans le transistor T3 connecté en diode et dans l’OLED. La tension Vgs de T3
résultant est alors maintenue aux bornes de la capacité C. Lors de la deuxième phase (phase de
reproduction), T1 et T4 sont fermés et T2 est passant. Le transistor T3 fonctionne en source de
courant avec la tension Vgs définie lors de la phase de programmation. On obtient alors
Ioled=I3=Idata. On obtient alors un courant IOLED dans la diode bien défini quelque soit la
valeur de la tension de seuil et de la mobilité. Ce type d’architecture est aussi appelé «mémoire
de courant ».
Figure 25 : Circuit d’adressage avec programmation en courant. (Source : [DAWSON2])
II.1.5 Les écrans-systèmes (SOG : System on Glass)
Les technologies TFT Poly-Si très avancées telles que la technique silicium à grain continu
(CGS) (cf. Chap1-I.4) autorisent l’intégration des nouvelles fonctionnalités directement sur la
dalle de verre : mémoires, CPU, circuits d’interface, capteur… On parle alors du concept d’écransysteme, appelé SOG: System On Glass ou SOP: System On Panel [MATSUO].
Le SOG est un système complet incluant sur la dalle de verre tous les circuits nécessaires au
bon fonctionnement de l’afficheur : le générateur d’images, les circuits de commande pour
l’adressage lignes et colonnes, les mémoires, le circuit d’alimentation et le microcontrôleur. Par
34
Etat de l’art des technologies TFT Poly-Si et leurs applications
exemple, Sharp a développé un écran tout intégré sur verre avec microprocesseur 8 bits (de
fréquence 8Mhz), circuits audio, driver numérique, contrôleur graphique (Figure 26).
Ces futurs écrans devraient être une réponse à l’industrie des radiotéléphones et autres
appareils nomades qui cherchent l’afficheur idéal associant les fonctionnalités: minceur,
compacité, légèreté, robustesse, résolution élevée et consommation réduite.
Figure 26: Ecran tout intégré de Sharp [IKEDA]
II.2 Autres applications : les imageurs à rayon X
Des applications autre que l’affichage sont à l’étude pour l’électronique grande surface : on
peut citer le cas des imageurs, applications où l’on vient acquérir des informations.
Les détecteurs à rayons X sont un exemple d'application intéressant pour les technologies
TFT du fait de la grande surface requise pour ce type d'imageur [LU]. En effet, ils nécessitent des
grands panneaux (environ 40cm x 40cm pour une radiographie pulmonaire) car contrairement à
la lumière visible, il est impossible de focaliser les rayons X. On doit donc recueillir le
rayonnement sur une aire importante.
Dans le cas de la conversion indirecte, le rayonnement X est transformé en rayonnement
visible par un scintillateur (par exemple le Cesium-Iode CsI utilisé par la société TRIXELL). Ce
rayonnement visible diffuse jusqu’à un panneau de photodiodes en silicium amorphe.
Les transistors TFT en silicium amorphe (a-Si) sont alors employés pour l’adressage des
diodes p-i-n dans cette structure de type matriciel. Chaque pixel ne contient alors qu’un seul
35
Chapitre 1
transistor TFT a-Si de commutation pour la sélection de la ligne (Figure 27). Les charges
stockées sur la capacité de la photodiode durant le temps d’intégration sont ensuite transférées sur
la capacité du bus colonne lorsque RS est activé, puis amplifiées par un amplificateur de charges
externe en bout de colonne (non représenté sur la figure).
Figure 27: Schéma du pixel avec un seul TFT a-Si.
Le gain en mobilité des transistors TFT en Poly-Si par rapport à la technologie amorphe
autorise l'intégration de plus de transistors afin de réaliser une amplification au niveau du pixel
(Figure 28). L’intérêt de ce pixel « actif » (ou APS : Active Pixel Sensor) est de transformer le
transfert de charge lent et bruyant par une lecture en tension plus rapide et moins bruyante.
Figure 28: Schéma du pixel APS avec 3 TFT Poly-Si. L’utilisation du TFT Poly-Si permet de
réaliser la conversion charge-tension au sein du pixel à l’aide d’un suiveur de tension
36
Etat de l’art des technologies TFT Poly-Si et leurs applications
III. Conclusion et objectifs de la thèse
Dans ce premier chapitre, nous avons présenté un état de l’art sur les technologies TFT en
silicium polycristallin et sur ses différentes applications de l’électronique grande surface.
Nous avons ainsi montré l’intérêt grandissant de la technologie TFT Poly-Si, avec ses
propriétés physiques et ses performances accrues, par rapport à la filière TFT en silicium
amorphe, qui est encore aujourd’hui le matériau numéro un utilisé pour l’électronique grande
surface.
L'étude bibliographique a, par ailleurs, révélé que l’application principale de cette
technologie était l’affichage. Dans un futur très proche, il s’agira de systèmes d’affichages très
performants tels que les appareils nomades communicants, que l’on appelle aussi écranssystèmes ou SOG. Or aujourd’hui, ce marché est complètement saturé et dominé par les grandes
entreprises asiatiques. De plus, les SOG requièrent des technologies TFT Poly-Si très spécifiques
et performantes, avec un coût de fabrication élevé, pour répondre à leurs contraintes de
compacité, de robustesse, de faible consommation et de fonctionnalité.
Dans le cadre de cette thèse, nous avons utilisé une technologie TFT Poly-Si basse
température standard recristallisée par laser (de type ELA), développée au LETI. Cette
technologie offre des perspectives prometteuses en terme de coût et de performance à condition
de ne pas négliger le comportement analogique de ces transistors. L’objectif de ce travail de thèse
est donc d’étudier le potentiel de cette filière pour la réalisation de fonctions analogiques.
Pour atteindre cet objectif, il faudra, au préalable, nous intéresser :
•
à la caractérisation et l’optimisation de cette technologie afin d’obtenir des transistors
TFT Poly-Si aux performances suffisantes pour la conception de circuits analogiques
(Chapitre 2).
•
à la modélisation de cette technologie afin d’extraire un jeu de paramètres qui
alimentera le modèle TFT Poly-Si implémenté dans le simulateur Spice ELDO
(Chapitre 3) en vue de la conception de fonctions analogiques en TFT.
37
Chapitre 1
IV. Références bibliographiques du 1er chapitre
[CHOI] K.Y. Choi, M.K. Han – A novel gate-overlapped LDD poly-Si thin-film transistor –
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[COLINGE] J. P.Colinge – Reduction of kink effect in thin-film SOI MOSFETs – IEEE Electron
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[DAWSON2] R. M. A. Dawson, Z. Shen, D. A. Furst et al. – The impact of the transient
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[DEGRAAF] H. C. Degraaf, M. Huybers, J. G. DeGroot – Grain boundary states and the
characteristiscs of lateral polysilicon diodes – Solid State Electronics – 1982, Vol. 25, p 67-71
[DIMITRAKOPOULOS] C.D. Dimitrakopoulos, R.L Malenfant – Organic Thin Film Transistors
for large area electronics – Advanced Materials, 2002, Vol.14 p 99-117
[DIMITRIADIS] C. A. Dimitriadis and al – Dependence of the leakage current on the film
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38
Etat de l’art des technologies TFT Poly-Si et leurs applications
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[FARMAKIS] F. Farmakis – Etude électrique de la qualité et de la fiabilité des transistors en
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Grenoble : Institut national polytechnique de Grenoble, 2000.
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[JUNG] S-H Jung, W-J Nam, and M-k Han – A New Voltage Modulated AMOLED Pixel
Design Compensating Threshold Voltage Variation of Poly-Si TFTs – IEEE Electron Device
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[KING] T-J King – Poly-Si TFTs for Plastic Substrates – Information Display, 2001, p 24-26
[LEVINSON] J.Levinson et al. – Conductivity behavior in polycrystalline semiconductor thin
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[LIN] C.W. Lin, Y.M. Tsai – High-Efficiency Integrated Charge Pump Circuits for Poly-Si TFTLCDs – Society for Information Display, International Symposium, Washington, 25-27 Mai
2004, Vol. 35, Issue 1, p 1085-1087
[LU] J.P. Lu, J. Ho, Y. Wang, R.A. Street – Flat panel imagers with pixel level amplifiers based
on polycrystalline silicon thin-film transistor technology – Applied Physics Letters, 2002, Vol.
80, Number 24, p 4656-4658
39
Chapitre 1
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40
Etat de l’art des technologies TFT Poly-Si et leurs applications
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length and width comparable to or smaller than the grain size of the thin film – IEEE Trans.
Electron Devices, 1991, Vol. 38 p 55–60
41
Chapitre 1
42
Caractérisations électriques de la technologie TFT LTPS
Chapitre 2 - Caractérisations électriques de
la technologie TFT poly-si basse
température (LTPS) développée au LETI
L’objectif de ce chapitre est de présenter et de caractériser les transistors à couches minces
en silicium polycristallin basse température (ou LTPS : Low temperature Poly Silicon)
développés au LETI.
Dans le premier chapitre, nous avons présenté différentes technologies TFT Poly-Si d’un
point de vue global ; dans cette partie, nous nous focaliserons sur la technologie TFT LTPS.
Nous aborderons la caractérisation de cette filière avec une approche orientée vers la
conception de circuits analogiques. Pour cela, nous établirons des critères de performance de la
technologie qui permettront de faciliter les échanges entre les équipes de conception et les
technologues.
43
Chapitre 2
I.
Présentation de la technologie TFT LTPS du LETI
Dans cette partie, nous allons décrire les principales étapes technologiques permettant de
réaliser les transistors TFT Poly-Si développés au LETI (Figure 29).
Figure 29: Schéma du transistor TFT Poly-Si basse température LETI. (1) désigne le substrat
de verre, (2) la couche active de silicium polycristallin, (3) la couche d’oxyde de silicium
comme isolant et (4) la grille
Dans un premier temps, on dépose une couche mince de silicium amorphe de 80 nm
d’épaisseur sur un substrat de verre, désigné par (1) sur la Figure 29. La couche active en
silicium poly-cristallin (2) est obtenue par recuit laser (balayage laser) de cette couche de silicium
amorphe. On obtient alors une structure constituée de « grains » cristallins séparés par des parties
amorphes que l’on appelle joints de grains. Les grains obtenus ont des tailles de l’ordre de 0,30,8µm.
Dans un deuxième temps, on dépose un oxyde mince de 100 nm d’épaisseur, qui une fois
gravé par l’étape de photo-lithographie, permet de définir l’oxyde de grille (3). On dépose ensuite
un métal constitué par une couche d’aluminium (4), qui constitue la grille du transistor.
Enfin après la phase de photo-lithographie, on procède à l’implantation des contacts, suivie
d’un recuit effectué par laser. On réalise une implantation de type n+ pour définir un transistor à
canal n (NMOS) et de type p+ pour les transistors à canal p (PMOS).
Dans notre technologie, la grille se situe au dessus de la zone active (ou Top Gate). La
technologie est dite auto-alignée, car la grille, métallique, sert aussi de masque pour
44
Caractérisations électriques de la technologie TFT LTPS
l’implantation. Cette technique permet de limiter de façon significative les capacités parasites de
recouvrement entre la grille et les zones implantées des contacts.
II. Critère électrique/facteur de mérite électrique en vue
de la conception
Afin de faciliter des interactions entre équipe conception et les technologues, nous avons
établi des critères de performance dans la perspective de la conception de circuits analogiques.
Ceci nous a permis de faire évoluer la filière au cours des process technologiques sur des critères
prépondérants pour le concepteur. Voici les différents critères retenus :
•
La mobilité des porteurs : celle-ci est déterminante puisqu’elle correspond à la vitesse à
laquelle les électrons se déplacent dans le canal du transistor TFT. Elle définit donc la
fréquence de transition FT, qui représente la fréquence maximale de fonctionnement des
circuits.
•
La pente sous le seuil S : elle doit être faible pour assurer une transition rapide entre l’état
OFF et l’état ON du transistor. Elle dépend de la densité d’états des pièges dans la bande
interdite (cf. Chap1 - I.3.3). Elle est définie par la relation suivante :
S=
•
dVgs
d log(Ids)
(2-1)
Le régime de saturation des transistors : celui-ci est déterminant pour assurer les
performances de cellules analogiques de base comme les sources de courant, les miroirs
de courant, les montages de gain…La caractéristique de sortie doit donc présenter une
résistance de sortie élevée en mode saturé.
• Le courant de fuite Ioff : le courant de fuite doit être le plus faible possible pour
minimiser les décharges intempestives des tensions analogiques de référence ou les fuites
au niveau interrupteur.
45
Chapitre 2
III. Mesures des caractéristiques électriques (perspectives
du concepteur)
III.1 Présentation du Véhicule de Test Technologique VTT1
Le jeu de masque associé au premier véhicule de test technologique VTT1 (Figure 30) a été
conçu pour :
• Caractériser l’empilement de la technologie poly-si sur verre par une série de motifs
technologiques.
• Caractériser et extraire les paramètres associés aux transistors TFT NMOS et PMOS par
des motifs de tests constitués de barrettes de différentes géométries (Figure 31). Les
barrettes de transistors nous permettent d’effectuer des mesures de nos différents critères
retenus. Nous décrirons ces mesures dans les paragraphes suivants.
• Du fait de notre participation dans le dimensionnement des barrettes d’extraction des
transistors TFT, nous avons participé à la mise en place d’un processus de test
automatique des plaques (test paramétrique) afin de caractériser rapidement les lots
processés avec le jeu de masques VTT1.
Figure 30: Vue polygonale du réticule du véhicule de test VTT1
46
Caractérisations électriques de la technologie TFT LTPS
Figure 31: Vue polygonale de la barrette MT04 du VTT1 comportant des NMOS de différentes
géométries
A partir du jeu de masques VTT1, 5 runs technologiques l’utilisant (Cirtest2, 3, 4 et
Cirtest5) ont été lancés. Chaque run a été caractérisé électriquement pour permettre la
stabilisation et l’optimisation des étapes technologiques en vue de la conception de circuits.
Toutes les mesures ont été réalisées sous pointe au moyen du prober manuel Karl Suss PM8.
III.2 Mobilités des porteurs
Nous nous proposons ici d’étudier la mobilité des porteurs dans le canal à partir de la mesure
de la transconductance de transistor.
A très faible Vds, l’expression du courant Ids est donnée par :
Ids = µ .C ox .
W
. (Vgs − Vt ).Vds
L
(2-2)
d’où l’expression de la transconductance :
Gm =
W
∂Ids
= µ. C ox . .Vds
∂Vgs
L
(2-3)
47
Chapitre 2
et donc de la mobilité:
µ=
G m .L
C ox .W.Vds
(2-4)
La Figure 32 et la Figure 33 présentent l’évolution de la mobilité (2-4) en fonction de la
tension de grille Vgs à Vds = 0.1 V pour des transistors NMOS et PMOS :
Figure 32: Evolution de la mobilité en fonction de Vgs pour des transistors NMOS
avec W = 50 µm, pour différents L
Figure 33: Evolution de la mobilité en fonction de Vgs pour des transistors PMOS
avec W = 50 µm, pour différents L
On peut constater sur ces courbes l’influence de la longueur de grille L sur cette mobilité.
On observe que celle-ci augmente lorsque la longueur de grille diminue. La valeur de la mobilité
doit être prise pour des valeurs de Vgs suffisamment élevées pour s’assurer de bien de se placer
en régime de forte inversion (tous les pièges sont remplis).
48
Caractérisations électriques de la technologie TFT LTPS
On obtient sur les différents runs technologiques du LETI les résultats suivants :
•
Pour les NMOS : une mobilité comprise entre 160 et 200 cm²/V.s
•
Pour les PMOS : une mobilité autour de 75 cm²/V.s
III.3 La pente sous le seuil
La Figure 34 nous permet de déterminer la pente sous le seuil pour un transistor NMOS et
PMOS de taille 50µm x 20 µm. Nous verrons dans le 3ème chapitre que cette géométrie
correspond à celle du transistor analogique (transistor de gain). On obtient donc :
• S= 1V/décade pour le transistor NMOS
• S=0,5V/décade pour le transistor PMOS
(a)
(b)
Figure 34: Calcul de la pente sous le seuil pour un transistor NMOS (a) et PMOS (b) de taille
50µm x 20µm à Vd=4.1V. On constate un rapport 2 entre les deux pentes.
III.4 Le courant de fuite
Dans cette partie, nous allons évaluer l’ordre de grandeur du courant de fuite des transistors
à l’état bloqué.
49
Chapitre 2
III.4.1 Transistors NMOS
Nous avons tracé l’évolution du courant de drain normalisé à Vgs = -5 V en fonction de la
tension de drain appliquée (Figure 35). Dans ces conditions de mesure, nous pouvons considérer
que les transistors sont en régime de fuite. Nous observons que le courant mesuré est très peu
dispersé. Les courbes obtenues ne nous permettent pas d’observer une quelconque incidence de la
longueur de grille sur la valeur du courant de fuite.
Figure 35: Courant de fuite normalisé par W en fonction de Vds pour différentes longueur de
grille. Transistor NMOS avec W = 5 µm, Vgs = -5V
Nous avons ensuite étudié l’évolution du courant de drain normalisé à Vgs = 0 V, en
fonction de la tension de drain appliquée (Figure 36). Nous observons que le courant de fuite
mesuré est très dispersé et dépend fortement de la longueur de grille du transistor.
Figure 36: Courant de fuite normalisé par W en fonction de Vds pour différentes longueur de
grille. Transistor NMOS avec W = 5 µm, Vgs = 0V
50
Caractérisations électriques de la technologie TFT LTPS
Pour expliquer ce phénomène, il faut considérer que, pour Vgs=0V, les transistors ne sont
pas en régime de fuite, mais en régime de faible inversion. En effet, plus la longueur de grille
diminue, plus la tension de seuil diminue et plus le courant Ids en faible inversion augmente
(Figure 37). Cela explique le courant de fuite très élevé pour des faibles longueurs de grille à
Vgs=0V.
Figure 37: Courbe représentant l'influence de L sur le courant Ids. Transistors NMOS avec
W=5µm, Vds=0,1V
Cette caractéristique sera prise en compte pour le choix de la géométrie du transistor utilisé
en interrupteur. En effet, pour limiter ce courant de fuite, nous choisirons une longueur de grille
minimale de 20µm au lieu de la longueur minimale de la technologie (5 µm).
III.4.2 Transistors PMOS
L’évolution du courant de fuite des transistors PMOS est différente de celle des transistors
NMOS. En effet, leur tension de seuil élevée (Vt >4-5V) leur assure d’être toujours en régime de
fuite pour des tensions de grille de 0V ou de -5V.
L’évolution du courant de drain normalisé à Vgs = 0 V, en fonction de la tension de drain
appliquée est tracée sur la Figure 38. Nous observons bien que le courant de fuite mesuré est très
peu dispersé ; de plus celui-ci est environ une décade plus faible qu’un transistor NMOS
équivalent.
51
Chapitre 2
Figure 38: Courant de fuite normalisé par W en fonction de Vsd pour différentes longueur de
grille. Transistor PMOS avec W = 5 µm, Vgs = 0V
III.5 Les caractéristiques de sortie des transistors
Les caractéristiques de sortie Ids (Vds) ont connu une forte variation entre les différents lots
CIRTEST. Les transistors des premiers runs technologiques présentaient des résistances de sortie
faibles, dues à un effet kink important et à de fortes résistances d’accès source et drain. Nous
avons donc focalisé notre analyse au cours des différents runs CIRTEST sur la saturation des
transistors et sur les résistances d’accès à partir de mesures réalisées sur les lots Cirtest3 et
Cirtest5.
III.5.1 Saturation des transistors
La Figure 39 présente les mesures de conductance Gds de transistors NMOS issus du lot
CIRTEST3 et du lot CIRTEST5. La conductance Gds (Ids) est mesurée pour une tension drainsource Vds égale à 10 V; le transistor reste donc en régime de saturation.
A partir des caractéristiques Gds (Ids), on extrait un exposant dont les valeurs sont reportées
dans la Figure 40. On constate que, selon ce critère, les transistors du lot CIRTEST3 et
CIRTEST5 se comportent de façons très différentes. Pour des transistors où seul l’effet CLM
(Channel Length Modulation) existe, la conductance devrait varier linéairement avec le courant
(exposant ≡ 1) (2-6). En effet, le courant drain d’un transistor en saturation est donné par
52
Caractérisations électriques de la technologie TFT LTPS
l’équation approchée suivante qui inclut l’effet CLM (paramètre λ), mais pas l’effet d’ionisation
par impact :
Ids =
1
W
(Vgs − Vt )2 (1 + λ Vds )
µ Cox
2
L
(2-5)
D’où la conductance :
Gds =
dIds
λ
=
Ids ≅ λ Ids
dVds 1 + λ Vds
(2-6)
Sous l’effet de l’ionisation par impact près du drain, on s’attend à observer un écart par
rapport à la linéarité (exposant > 1). C’est ce que l’on observe sur les transistors du lot
CIRTEST3, même pour de grandes longueurs de canal (Figure 40). On a attribué cet effet kink
très important aux zones LDD mal contrôlées et trop faiblement dopées. L’étude sur les
résistances d’accès confirmera cette hypothèse.
Après l’optimisation de ces zones LDD, on obtient sur les transistors du lot CIRTEST5 des
exposants proches de 1 (Figure 40), donc une bonne saturation des transistors.
Figure 39: Conductance de sortie Gds (Ids) à Vds=10V pour 2 lots technologiques différents
CIRTEST 3 et 5. Transistors NMOS de taille 50µm x 100µm, 50µm x 50µm, 50µm x 20µm
53
Chapitre 2
W/L
CIRTEST 3
CIRTEST 5
50/100
1.74
0.83
50/50
1.76
0.99
50/20
1.61
0.86
Figure 40: Exposant de la caractéristique Gds (Ids) pour les transistors NMOS extraits des lots
Cirtest3 et Cirtest5
La Figure 41 présente les résultats sur des transistors PMOS. Il faut souligner que ces
transistors ne possèdent pas de zone LDD car leur mobilité moindre les rend moins sensibles au
phénomène d’ionisation par impact.
On constate que les transistors du lot CIRTEST3 offrent une bonne saturation du courant de
sortie (exposant mesuré ≈ 0.8-1).
W/L
CIRTEST 3
50/100
0.9
50/50
0.92
50/20
0.84
50/10
0.76
Figure 41: Exposant de la caractéristique Gds (Ids) pour les transistors PMOS extraits du lot
Cirtest3
III.5.2 Résistances d’accès
Dans cette partie, nous allons étudier l’impact de ces résistances d’accès sur les
caractéristiques de sortie.
Dans un premier temps, rappelons l’expression de la résistance de la zone LDD (RLDD) pour
le volume représenté sur la Figure 42:
R LDD =
54
ρl
S
(2-7)
Caractérisations électriques de la technologie TFT LTPS
Zone LDD
W
Canal en poly-Si
P
Drain
l
Figure 42: Représentation de la résistance de la zone LDD
S est la section de la zone résistive, l sa longueur, P sa profondeur et W son épaisseur, ρ est
la résistivité de la zone LDD.
Le canal est constitué de Poly-Si et de deux zones LDD situées contre le drain et la source.
La résistance totale Rds entre la source et le drain est donnée par :
Rds = 2.RLDD + Rcanal + Racc (source) + Racc (drain)
(2-8)
Avec Racc (source) et Racc (drain) les résistances de la couche dopée N+ du drain et de la
source en tenant compte de la résistance des contacts.
La Figure 43 montre les caractéristiques Ids (Vds) réalisées sur le lot CIRTEST3. On peut
alors observer l’influence des résistances d’accès : en effet, on constate que les courbes ont
tendance à se confondre à très faible Vds. Ceci s’explique par les résistances RLDD trop
importantes, qui impliquent que la résistance drain–source ne dépend plus de la résistance du
canal. A faible Vds, l’expression de Rds devient alors :
Rds = 2.RLDD
(2-9)
De plus, on constate que ces zones LDD mal contrôlées entraînent un effet kink important.
55
Chapitre 2
Figure 43: Effets des résistances d'accès sur les caractéristiques Ids (Vds) de transistors
NMOS du lot CIRTEST3
Les conclusions de cette étude (les zones LDD sont trop faiblement dopées) ont permis
l’optimisation de ces zones LDD dans les runs technologiques qui ont suivi, comme en attestent
les résultats du lot CIRTEST5 (Figure 40).
III.6 Synthèse des performances des transistors développés par
le LETI
Le tableau ci-dessous (Figure 44) rassemble les principales caractéristiques électriques
(tension de seuil, mobilité, pente sous le seuil) des transistors TFT NMOS et PMOS LETI. Ces
caractéristiques ont été mesurées sur les derniers lots technologiques disponibles.
56
Caractérisations électriques de la technologie TFT LTPS
Type de
transistors
NMOS TFT
Poly-Si
PMOS TFT
Poly-Si
50µm × 20µm
50µm × 20µm
4,4
5,6
1
0,5
Mobilité (en cm²/V.s)
200
80
Ioff (en pA/µm calculé à
Vgs=0V et Vd=4,1V)
130
0,22
Performances
Von (en V définit par
l’extrapolation de la
courbe Id (Vgs) en
régime ohmique)
Pente sous le seuil (en
V/dec)
Figure 44: Tableau récapitulatif des principales performances des transistors NMOS et PMOS
de taille 50µm X 20µm
IV. Mesure des capacités
IV.1 Principe de mesure
L’extraction des capacités d’oxyde et de recouvrement est réalisée sur les caractéristiques CV (Figure 45, Figure 46). On mesure, à l’aide d’un capacimètre, la capacité grille-canal pour
différentes géométries. On se place à une tension drain-source nulle pour avoir une répartition
égale de la capacité entre la source et le drain.
Figure 45: Capacité Grille - Canal (Cgc) en fonction de la tension de grille. Transistor NMOS
50µm x 50µm
57
Chapitre 2
Figure 46: Capacité Grille - Canal (Cgc) en fonction de la tension de grille. Transistor PMOS
50µm x 50µm
IV.2 Capacités d’oxyde
IV.2.1 Transistors NMOS
Pour la mesure de la capacité d’oxyde, on cherche à déterminer la capacité maximale de la
capacité grille-canal Cgc (Vgs). La Figure 47 montre que l’évolution de la capacité d’oxyde pour
les transistors NMOS est bien surfacique. Nous pouvons déduire de l’équation de droite la valeur
de Cox :
Cox = 3,89 10-4 F/m²
En supposant l’équation de la capacité linéaire en fonction de la surface et en prenant comme
permittivité relative du matériau εr = 3.9, on obtient la valeur de l’épaisseur d’oxyde :
tox = 89 nm
L’épaisseur d’oxyde annoncée par la technologie est de 0.1 µm, l’erreur entre cette valeur et
la valeur effective est donc de l’ordre de 10 %, ce qui est raisonnable.
58
Caractérisations électriques de la technologie TFT LTPS
Figure 47: Evolution de la capacité d’oxyde en fonction de la surface de grille des transistors
NMOS
IV.2.2 Transistors PMOS
Nous observons sur la Figure 48 que la capacité d’oxyde évolue bien en fonction de la
surface d’oxyde sur les transistors PMOS.
Figure 48: Evolution de la capacité d’oxyde en fonction de la surface de grille des transistors
PMOS
Le coefficient directeur de la droite obtenu nous donne la valeur de Cox :
Cox = 3,92 10-4 F/m²
Et on en déduit (avec εr = 3,9) :
tox = 88 nm
Nous obtenons donc une épaisseur d’oxyde de grille quasi égale à celle des transistors
NMOS.
59
Chapitre 2
IV.3 Capacités de recouvrement
La procédure utilisée pour l’extraction de la capacité de recouvrement est semblable à celle
utilisée pour les capacités d’oxyde. Mais cette fois, on cherche à déterminer la valeur minimale
de la capacité grille-canal Cgc (Vgs).
La mesure de la capacité de recouvrement est moins précise que celle de la capacité d’oxyde.
En effet, les valeurs des capacités de recouvrement sont très petites et l’incertitude obtenue est en
moyenne de 15 %. On obtient les capacités de recouvrement suivantes :
Cov = 2,72 10-10 F/m = 0.27 fF/ µm pour les transistors NMOS
Cov = 5,64 10-10 F/m = 0.56 fF/ µm pour les transistors PMOS
Les valeurs des épaisseurs d’oxyde et capacités de recouvrement calculées précédemment
serviront comme paramètres du modèle du TFT Poly-Si implémenté dans le simulateur ELDO
(cf. Chap3-II.3.4).
V. Conclusion
Dans ce chapitre, nous avons présenté la filière TFT Poly-Si basse température développée
au LETI. Nous avons également établi des critères de performance pour caractériser plus
efficacement et faire évoluer la technologie dans la perspective de la conception de circuits
analogiques. Cela nous a permis d’optimiser les échanges avec les technologues en vue de
l’amélioration de la filière. Nous avons ainsi déterminé les principales performances de la filière
(tension de seuil, mobilité, saturation, courant de fuite…) et, du même coup, mis en évidence ses
éventuelles limitations pour des applications analogiques.
Les connaissances sur la technologie TFT Poly-Si basse température désormais acquises,
nous allons à présent nous intéresser à la modélisation électrique de ces transistors. Grâce aux
différentes mesures réalisées, nous allons pouvoir extraire les paramètres du modèle en vue de
l’étape de conception de circuits.
60
Modélisation électrique des transistors TFT Poly-Si
Chapitre 3 - Modélisation électrique des
transistors TFT poly-Si
Dans ce chapitre, nous évoquerons dans une première partie les principaux modèles
des transistors TFT poly-si de la littérature ; ensuite nous décrirons les principales
équations du modèle de Shur-Jacunski que l'on utilisera par la suite pour la phase de
conception ; puis nous expliquerons les différents choix réalisés et la méthodologie mise
en place pour l'extraction de paramètres de ce modèle.
La dernière partie traitera de la modélisation de l’erreur d’appariement sur la
filière TFT Poly-Si. En effet, les très fortes dispersions technologiques, vues
précédemment, constituent l’un des inconvénients majeurs de cette filière. Nous
présenterons donc la problématique posée par cette technologie et la méthodologie pour
modéliser les erreurs d’appariement en vue de leur prise en compte lors des simulations
électriques de circuits. Enfin nous montrerons leurs conséquences pour la conception de
blocs analogiques de base, tels que le miroir de courant et la paire différentielle.
61
Chapitre 3
I.
Les principaux modèles des TFT poly-si dans la
littérature
La phase de simulation électrique est essentielle dans la conception des circuits
intégrés en tant qu’outil de validation des choix du concepteur. Elle permet donc de
connaître les futures caractéristiques électriques des circuits avant l'étape de fabrication.
Mais cette simulation logicielle nécessite un modèle mathématique décrivant les
phénomènes physiques du transistor, alimenté par des jeux de paramètres associés aux
particularités du process technologique de la filière.
Les principaux modèles de la littérature peuvent se diviser en deux catégories:
• Les modèles analytiques : ils se focalisent sur la physique et les propriétés du
dispositif. Ces modèles mathématiques sont trop complexes pour des simulateurs
électriques de type Spice et servent surtout à étudier un régime de fonctionnement
spécifique [CHERN], [QIAN].
• Les modèles empiriques et semi-empiriques : ils sont dédiés à la simulation de
circuits [JACUNSKI], [LI], [CHUNG]. L'approche empirique va permettre de
simplifier les équations mathématiques pour favoriser la convergence des
différents simulateurs lors de la conception de circuits; mais en contrepartie, ces
modèles comportent de nombreux paramètres de lissage, sans significations
physiques, qui peuvent diminuer la précision du modèle et compliquer l'étape
d'extraction.
Ainsi, ces modèles visent à être à la fois suffisamment précis dans tous les régimes
de fonctionnement du transistor TFT et simulables pour la conception (convergence du
simulateur). Par régime de fonctionnement, on entend les régimes ohmiques, sous le
seuil, en saturation…Ces régimes sont relativement bien décrits, par contre les transitions
d’un régime à l’autre nécessitent des paramètres de lissage.
62
Modélisation électrique des transistors TFT Poly-Si
II. Le modèle de Shur-Jacunski
II.1 Choix du modèle
Les modèles de type Spice ci-dessous ont donc été développés pour la simulation de
circuits:
• Le modèle TFT poly-Si de Li [LI] a été implanté dans le simulateur Smartspice
de Silvaco comme LEVEL 16.
• Le modèle TFT poly-Si de Shur-Jacunski [JACUNSKI] a été implanté dans le
simulateur Eldo de Mentor Graphics [ELDO] comme LEVEL 62.
Du fait de l’utilisation d’ELDO au LETI, nous retenons le modèle de Shur-Jacunski
pour toutes les conceptions futures.
II.2 Modèle du milieu effectif
Le modèle de Shur-Jacunski est un modèle semi empirique du transistor en couches
minces TFT à base de polysilicium. Ce modèle s'inspire des modèles de conduction dans
le silicium amorphe [SHUR].
Il appartient aux modèles de conduction dans la couche de polysilicium appelés
modèles du "milieu effectif". En effet, il est basé sur l'hypothèse suivante: les pièges
présents aux joints de grain peuvent être représentés par une densité continue de charges
dans tout le grain; on peut alors définir un milieu effectif avec une densité de pièges et
une mobilité propre à ce milieu. Cette approche de "milieu effectif" gagne à simplifier le
modèle et à faciliter la convergence du simulateur de type Spice.
63
Chapitre 3
II.3 Les principales équations du modèle
Dans cette partie, nous ne décrirons que les principales équations du modèle de
Shur-Jacunski. En effet, l’objectif est de mettre en évidence les particularités du modèle
par rapport à un modèle silicium bulk classique, et ainsi d’introduire l’étape d’extraction
de paramètres associée.
Nous renvoyons le lecteur aux travaux relatifs au développement de ce modèle
[JACUNSKI’97] pour des explications plus détaillées des différentes équations.
II.3.1 Structure du modèle
Le modèle de Shur-Jacunski (Figure 49) est implémenté dans le simulateur ELDO
comme LEVEL 62 [ELDO]. Le modèle DC couvre les 4 régimes de fonctionnement du
transistor TFT : le régime de fuite, sous le seuil, au dessus du seuil et le régime kink.
Le modèle AC permet de déterminer les capacités grille-source Cgs et grille-drain
Cgd.
Figure 49: Modèle du transistor en couches minces TFT poly-si
64
Modélisation électrique des transistors TFT Poly-Si
II.3.2
Modèle statique DC
• Régime de fuite :
⎡ ⎛ q × BLK × vds ⎞ ⎤
⎟⎟ − 1⎥ × [X tfe + X te ] + I diode
I leak = I0 × Weff × ⎢exp⎜⎜
×
k
temp
⎠ ⎦
⎣ ⎝
(3-1)
- Xtfe et Xte sont des expressions analytiques du courant de fuite développé par
[BHATTACHARYA]. I0 et BLK sont des paramètres du modèle.
- Idiode représente le courant inverse de la jonction PN :
⎛
⎛ − q × vds ⎞ ⎤
EB ⎞ ⎡
⎟⎟ ⎢− exp⎜⎜
⎟⎟ + 1⎥
I diode = I00 × Weff × exp⎜⎜ −
⎝ k × temp ⎠ ⎣
⎝ k × temp ⎠ ⎦
(3-2)
Avec EB et I00 comme paramètres.
• Régime sous le seuil :
Le régime sous le seuil est semblable aux transistors MOS bulk. Le courant sous le
seuil est donné par l’équation empirique ci-dessous :
I sub = MUS × FCox ×
⎛ Vgt
Weff
× V 2 sth × exp⎜⎜
Leff
⎝ Vsth
Avec Vgt = vgs − vteff , Vsth = ETA × Vth
et FCox =
⎞ ⎛
− vds ⎞
⎟ × ⎜1 − exp
⎟⎟
⎟ ⎜
V
sth ⎠
⎠ ⎝
Vth =
(3-3)
k × temp
la tension thermique
q
εox
TOX
- Vteff est la tension de seuil effective. Elle dépend de la tension drain Vds et de la
longueur effective du canal Leff. Les paramètres du modèle AT et BT permettent de
décrire ce phénomène.
65
Chapitre 3
vteff = Vtx −
AT × vds 2 + BT
Leff
(3-4)
- Le paramètre ETA influence la pente sous le seuil du transistor. Pour donner un
ordre de grandeur, ce paramètre vaut environ 1 pour les transistors MOS bulk classiques
et plutôt entre 5 et 15 pour les TFT.
• Régime au dessus du seuil :
Au dessus du seuil, le courant drain Ia est donné par :
-
Pour VDS<Vdsat :
Ia =
-
µ FET × FCox × Weff
Leff
2 ⎞
⎛
⎜ V × v − v dse ⎟
dse
⎜ gte
2 × αsat ⎟⎠
⎝
(3-5)
Pour VDS>Vdsat :
Ia =
µ FET × FCox × Weff × V 2 gte × αsat
2 × Leff
(3-6)
- Le paramètre αsat permet de corriger la valeur de la tension de saturation Vgs-vt
par [αsat x (Vgs-vt)] du transistor. Sa valeur est comprise entre 0 et 1.
- µFET est la mobilité à effet de champs. Elle dépend de la tension de grille Vgs. En
effet, lorsque Vgs augmente, la densité des porteurs libres augmente, c’est à dire que plus
de porteurs peuvent participer à la conduction. Ensuite, lorsque toutes les charges induites
sont libres (tous les pièges ont été remplis), la mobilité µFET sature (elle tend vers MU0).
L’équation de µFET (3-7) traduit ce phénomène. MU0, MU1 et MMU sont des
paramètres du modèle.
1
µ FET
66
=
1
+
MU0
1
⎛ 2 × Vgte ⎞
⎟⎟
MU1 × ⎜⎜
⎝ Vsth ⎠
MMU
(3-7)
Modélisation électrique des transistors TFT Poly-Si
• Régime kink :
L’effet kink est décrit par un modèle analytique semi-empirique. Il traduit
l’augmentation du courant drain créé par le mécanisme d’ionisation par impact lorsque le
transistor est polarisé en saturation (Vds>Vdsat). On a donc multiplication du courant
saturé et le courant total drain est égal à Idtotal= Idsat x (1+ ∆kink) :
⎛ − VKINK ⎞
⎟⎟
∆kink = A kinkt × (vds − Vdse ) × exp⎜⎜
⎝ vds − Vdse ⎠
(3-8)
Avec
A kinkt =
1
⎛ LKINK ⎞
⎜
⎟
VKINK ⎝ Leff ⎠
MK
et vdsat = αsat × Vgte
(3-9)
Le coefficient de multiplication ∆kink dépend donc de Vds, Vdsat, et de la longueur
du canal Leff. VKINK, LKINK et MK sont des paramètres du modèle.
• Unification des régimes :
Pour faciliter la convergence rapide du simulateur Spice, les modèles des 4 régimes
décrits précédemment doivent être combinés dans une seule expression :
⎛ I ×I
I ds = ⎜⎜ a sub
⎝ I a + I sub
⎞
⎟⎟ × (1 + ∆kink ) + I leak
⎠
(3-10)
De plus, pour assurer la continuité de cette équation en tous points, on a défini les
tensions effectives Vgte et Vdse. En effet, elles vont permettre d’assurer la transition entre
ces différents régimes de fonctionnement :
Vgte
2⎤
⎡
Vgt
Vgt
⎞ ⎥
2 ⎛
⎢
= Vsth × 1 +
+ DELTA + ⎜⎜
− 1⎟⎟
⎢ 2 × Vsth
2
V
×
sth
⎠ ⎥⎥
⎝
⎦
⎣⎢
(3-11)
67
Chapitre 3
– Lorsque Vgt << 0, alors Vgte=2.ETA.Vth.
– Lorsque Vgt >> 0, alors Vgte = Vgt
vds
Vdse =
1
3 ⎞3
(3-12)
⎛ ⎛ vds ⎞
⎜1 + ⎜
⎟ ⎟
⎜ ⎝ vdsat ⎠ ⎟
⎝
⎠
– Lorsque Vds << Vdsat, alors 1 + (Vds /Vdsat) = 1 donc Vdse =Vds.
– Lorsque Vds >> Vdsat, alors 1 + (Vds /Vdsat) = Vds /Vdsat donc Vdse =Vdsat.
Ces valeurs effectives Vgte et Vdse remplacent les valeurs originales (Vgt et Vds
respectivement) dans les expressions du courant de drain.
II.3.3 Modèle dynamique AC
Le modèle AC est similaire au modèle de [Meyer]. Le calcul des capacités source et
drain (Cgs et Cgd) est basé sur une approche semi-empirique et les équations du modèle
dynamique sont données ci-dessous :
C gs = C OLs +
C gd = C OLd +
2 × C gcs
3
2 × C gcd
3
⎡ ⎛ vdsat − V
dse
× ⎢1 − ⎜⎜
×
−
2
vdsat
V
⎢⎣ ⎝
dse
⎞
⎟⎟
⎠
⎡ ⎛ vdsat − V
dse
× ⎢1 − ⎜⎜
⎢⎣ ⎝ 2 × vdsat − Vdse
⎞
⎟⎟
⎠
2
⎤
⎥
⎥⎦
(3-13)
⎤
⎥
⎥⎦
(3-14)
2
Avec :
• Cox la capacité de l’oxyde de grille :
C ox =
•
68
Weff × Leff × εox
Tox
(3-15)
COLs et COLd les capacités de recouvrement (ou overlap)
Modélisation électrique des transistors TFT Poly-Si
• Cgcs et Cgcd les capacités grille-canal au niveau de la source et du drain. Le
paramètre ETA, utilisé aussi dans (3-3), permet de prendre en compte dans le
modèle AC les pièges présents dans les frontières de grain. Les capacités Cgs et
Cgd, qui dépendent des tensions Vgs et Vgd, sont partitionnées suivant le modèle
de Meyer.
C gcs =
C gcd =
C ox
Vgt
⎛
1 + ETA × exp⎜⎜ −
⎝ ETA × Vth
⎞
⎟
⎟
⎠
C ox
⎛ Vgt − vds ⎞
⎟⎟
1 + ETA exp⎜⎜ −
⎝ ETA × Vth ⎠
(3-16)
(3-17)
Equations aux limites :
• En régime de fuite (pas de canal encore créé) : Cgs = COLs et Cgd = COLd
• En régime au dessus du seuil (Vgs>>Vt) :
– Pour Vds très petit (régime linéaire): Cgs = Cgd = COX/2
– Pour Vds > Vdsat (régime saturé) : Cgs = COLs + (2/3).COX et Cgd = COLd
Dans les cas limites, on retrouve bien le comportement du modèle de Meyer.
69
Chapitre 3
II.3.4 Récapitulatif des principaux paramètres
Les principaux paramètres du modèle de Shur-Jacunski sont listés dans le tableau cidessous (Figure 50):
Paramètres
Description
Régime de fuite
BLK
I0
I00
EB
Constante du courant de fuite 1
Constante du courant de fuite 2
Courant inverse de la diode
Energie d’activation de la diode
ETA
MUS
Facteur d’idéalité du courant sous le seuil
Mobilié sous le seuil
Défauts
Unités
1e-8
6.0
150
0,68
MV
A/m
A/m
eV
7
1.0
cm²/ (Vs)
Régime sous le seuil
Régime au-dessus du seuil
VTO
AT
BT
MU0
MU1
MMU
ASAT (αsat)
LASAT
LKINK
VKINK
MK
TOX
Tension de seuil
Paramètre DIBL 1
Paramètre DIBL 2
Paramètre de la mobilité 1
Paramètre de la mobilité 2
Exposant de la mobilité
Paramètre de modulation saturée
Dépendance de ASAT à L
Paramètre de l’effet kink
Tension de l’effet kink
Exposant de l’effet kink
Epaisseur de l’oxyde de grille
VON
3e-8
1.9e-6
100
0.0022
1.7
1.0
0
19e-6
9.1
1.3
1e-7
V
m/V
MV
cm²/ (Vs)
cm²/ (Vs)
0
0
0
F/m
F/m
Ω/m²
m
m
V
m
Paramètres physiques
CGSO
CGDO
RSH
Capacité de recouvrement grille-source
Capacité de recouvrement grille-drain
Résistance de diffusion source et drain
Figure 50: Principaux paramètres du modèle
70
Modélisation électrique des transistors TFT Poly-Si
III. Extraction des paramètres du transistor TFT polysi pour le modèle de Shur-Jacunski
L’extraction de paramètres est l’étape précédant la phase de conception. Elle
consiste à extraire les paramètres associés aux équations du modèle de Shur-Jacunski,
décrites précédemment (Chap 3 - II.3).
III.1 Méthodologie d’extraction
Pour réaliser cette extraction de paramètres, on a utilisé le logiciel UTMOST de la
société Silvaco. En effet, au moyen d’une série de procédures préalablement définies par
l’utilisateur, ce logiciel permet d’optimiser les paramètres du modèle à partir des mesures
sur des transistors TFT réels. Pour cela, on fait varier ces paramètres de manière à ce que
les simulations coïncident au mieux avec toutes les caractéristiques mesurées.
Dans le cadre de cette thèse, la stratégie d’extraction adoptée est directement liée à la
maturité de la filière et aux applications analogiques visées. On peut alors distinguer deux
approches différentes selon le type de transistors :
•
Dans le cas des transistors NMOS : ces transistors ont subi de nombreuses
modifications et évolutions au cours de chaque nouveau lot technologique
(contrôle et optimisation des zones LDD, optimisation des différentes étapes du
process…). Ainsi, pour des raisons de temps et d’efficacité, nous avons choisi de
cibler certaines géométries et de réaliser une extraction pour chacune d’entre
elles. Le choix des géométries dépend des fonctions analogiques visées. Les
différentes applications seront étudiées dans le Chapitre 4.
Les dimensions ciblées sont donc:
o W/L=50µm x 20µm : cette géométrie correspond au transistor analogique
(transistor de gain) avec L= 4xLmin (avec Lmin=5µm dans la technologie
LETI) pour obtenir une conductance de sortie (gds) faible et un rapport
W/L>1 pour disposer d’une transconductance importante ; ceci afin
d’avoir un gain intrinsèque (gm/gds) élevé.
71
Chapitre 3
o W/L =50µm x 100µm : cette géométrie correspond à la source de courant
car elle présente un régime de saturation du transistor avec une résistance
de sortie élevée (ou conductance gds faible).
o W/L=5µm x 20µm : cette géométrie correspond au transistor de
commutation. Nous n’avons pas choisi une longueur de grille minimale
(Lmin=5µm) car cette dernière présente des courants de fuite trop
importants à Vgs=0V (cf. Chap2-III.4). Ainsi, pour minimiser ce courant
de fuite, on a choisi une longueur de grille de 20µm et une largeur de grille
minimale W=5µm.
• Dans le cas des transistors PMOS : le procédé de fabrication de ces transistors est
relativement stable. Ils présentent des caractéristiques qui varient peu d’un lot à
l’autre. Nous avons donc choisi d’extraire un jeu de paramètres optimisés pour
plusieurs géométries (50µm x 20µm, 100µm x 20µm, 50µm x 10µm, 10µm x
10µm, 5µm x 10µm). Cependant, on réalisera en plus une extraction spécifique
pour le transistor de taille 5µm x 5µm, utilisé pour la commutation, pour une
meilleure précision du modèle en régime de fuite et en régime ohmique au dessus
du seuil.
III.2 Extractions des paramètres du modèle
III.2.1 NMOS
III.2.1.1 Domaine de validité
Les dimensions validées sont :
• W/L=50µm x 20µm
• W/L =50µm x 100µm
• W/L=5µm x 20µm
72
Modélisation électrique des transistors TFT Poly-Si
Les mesures utilisées sont :
• Les caractéristiques Id (Vgs) avec Vgs=0 à 10 V pour Vds=0.1, 4,1V et 8.1 V
• Les caractéristiques Id (Vds) et Gds (Ids) avec Vds=0 à 10 V pour Vgs = 2, 3, 4, 5
et 6 V
III.2.1.2 Extractions réalisées
L’extraction de paramètre est réalisée au moyen d’une série d’optimisations sur
chaque paramètre du modèle à partir des diverses caractéristiques mesurées. De plus, on
se place dans des régimes de fonctionnement différents selon le paramètre à extraire
(régime de fuite, régime sous le seuil…).
Les principales procédures d’optimisation réalisées sont rassemblées ci-dessous:
1- Optimisation du paramètre IOO (régime de fuite) puis des paramètres VTO et
ETA sur les caractéristiques log Id (Vgs) à Vds = 0.1 V (pour Vgs<Vt : régime sous le
seuil). Le paramètre MUS n’est pas optimisé, sa valeur est fixée arbitrairement : MUS= 1
2- Calcul du paramètre BT à partir des paramètres VT0 extraits sur les transistors
W/L=50/100, 50/50 et 50/20. (AT=0 dans notre cas)
3- Optimisation des paramètres VT0, MU0, MU1 et MMU sur les caractéristiques
Id (Vgs) à Vds=0.1 V (régime au dessus du seuil : Vgs>Vt)
4- Optimisation des paramètres αsat, MU0, MU1 et MMU sur les caractéristiques Id
(Vds) pour Vgs>Vt.
5- Optimisation des paramètres αsat puis VKINK, LKINK sur les caractéristiques
gds (Vds), avec MKINK = constant = 1.2
A l’issue de cette étape, on peut alors utiliser les paramètres extraits pour la
conception de circuits analogiques.
73
Chapitre 3
Ces procédures d’optimisation sont implémentées dans le logiciel UTMOST.
Toutefois, nous devons intervenir « manuellement » pour le calcul des paramètres VT0 et
BT. Voici le détail de cette étape :
• Calcul des paramètres VT0 et BT
D’après l’équation de la tension de seuil effective (4), les variations de la tension de
seuil sont données par la relation suivante :
vteff = Vtx −
AT × vds 2 + BT
Leff
(3-18)
Nous avons tracé l’évolution de la tension de seuil en fonction de la longueur de
grille. Or, en fixant AT=0, l’équation de la droite de tendance renvoie les valeurs de VT0
et BT (Figure 51) :
Figure 51: Tension de seuil VTO en fonction de 1/L. Extraction du paramètre BT.
On déduit de l’équation de la courbe de tendance:
VTO=2,165V et BT= 20,58.1e-6 V.m.
74
Modélisation électrique des transistors TFT Poly-Si
Après les différentes procédures d’optimisation, voici les résultats des extractions sur
les différentes géométries :
• Transistor analogique 50µm x 20µm :
Figure 52: Comparaison entre les mesures et le modèle sur les caractéristiques
Ids (Vgs). Transistor NMOS 50µmx20µm à Vds=0.1V, 4.1V, 8,1V
Figure 53: Comparaison entre les mesures et le modèle sur les caractéristiques
Ids (Vds) et Gds (Vds). Transistor NMOS 50µmx20µm à Vgs=2V, 3V, 4V, 5V
75
Chapitre 3
• Transistor pour source de courant 50µm x 100µm :
Figure 54: Comparaison entre les mesures et le modèle sur les caractéristiques
Ids (Vgs). Transistor NMOS 50µmx100µm à Vds=0.1V, 4.1V, 8,1V
Figure 55: Comparaison entre les mesures et le modèle sur les caractéristiques
Ids (Vds) et Gds (Vds). Transistor NMOS 50µmx100µm à Vgs=3V, 4V, 5V, 6V
76
Modélisation électrique des transistors TFT Poly-Si
• Transistor de commutation 5µm x 20µm:
Figure 56: Comparaison entre les mesures et le modèle sur les caractéristiques
Ids (Vgs). Transistor NMOS 5µmx20µm à Vds=0.1V, 4.1V, 8,1V
Figure 57: Comparaison entre les mesures et le modèle sur les caractéristiques
Ids (Vds) et Gds (Vds). Transistor NMOS 5µmx20µm à Vgs=2V, 3V, 4V, 5V
Toutes ces courbes montrent une bonne concordance entre les mesures et le modèle.
Les 3 jeux de paramètres extraits sont donnés en Annexe -I.1.
77
Chapitre 3
III.2.2 PMOS
III.2.2.1 Domaine de validité
Les dimensions validées sont :
• PMOS "analogiques" : W/L=50µm x 20µm, 50µm x 10µm, 10µm x 10µm, 5µm x
10µm, soit un domaine de géométrie compris entre 5µm<W<50µm et
10µm<L<20µm.
• PMOS interrupteurs: W/L=5µm x 5µm
Les mesures utilisées sont :
• Les caractéristiques Id (Vsg) avec Vsg=0 à 10 V, Vsd=0.1, 4,1V et 8.1 V
• Les caractéristiques Id (Vsd) avec Vsd=0 à 10 V, Vsg = 4, 6, 8 et 10 V
III.2.2.2 Extractions réalisées
Les procédures d’optimisation décrites au paragraphe III.2.1.2 sont aussi appliquées
pour le transistor PMOS. Nous obtenons les résultats ci-dessous:
• Les transistors du domaine de géométrie 5µm<W<50µm et 10µm<L<20µm :
Figure 58: Comparaison entre les mesures et le modèle sur les caractéristiques
Ids (Vgs). Transistor PMOS 50µmx20µm à Vsd=0.1V, 4.1V, 8,1V
78
Modélisation électrique des transistors TFT Poly-Si
Figure 59: Comparaison entre les mesures et le modèle sur les caractéristiques
Ids (Vsd) et Gds (Vsd). Transistor PMOS 50µmx20µm à Vsg=4V, 6V, 8V, 10V
• Transistor interrupteur 5µm x 5µm :
Par rapport aux transistors analogiques où nous avons optimisé les paramètres en
régime sous et au dessus du seuil (au détriment du régime de fuite). Ici nous avons
privilégié l’optimisation des paramètres pour le régime de fuite et le régime ohmique
au dessus du seuil.
Figure 60: Comparaison entre les mesures et le modèle sur les caractéristiques
Ids (Vgs). Transistor PMOS 5µmx5µm à Vsd=0.1V, 4.1V, 8,1V
79
Chapitre 3
Figure 61: Comparaison entre les mesures et le modèle sur les caractéristiques
Ids (Vsd) et Gds (Vsd). Transistor PMOS 5µmx5µm à Vsg=4V, 6V, 8V, 10V
D’après ces courbes, on observe une bonne concordance entre les mesures et le
modèle, et ce, particulièrement dans les régimes de fonctionnement où nous allons utiliser
les transistors en simulation. Les 2 jeux de paramètres extraits sont donnés Annexe I.2.
80
Modélisation électrique des transistors TFT Poly-Si
IV. Etude de l’appariement (ou Matching)
Lors de la réalisation d’un circuit intégré il existe des dispersions à longue distance
dites « inter-circuit » : ce sont les dispersions sur tranche, de tranche à tranche et de lot à
lot. A ces dispersions se superpose une dispersion à courte distance dite « intra-circuit »
qui fait que deux transistors dessinés de façon identique auront cependant des
caractéristiques électriques différentes.
Ces dispersions se traduisent en particulier par des erreurs d’appariement
importantes qui modifient aléatoirement les caractéristiques de chaque transistor du
circuit (tension de seuil, mobilité). Ainsi, ces contraintes compliquent notablement l’étape
de simulation/conception puisqu’elles sont génératrices de tensions ou de courants de
décalage, d’erreurs sur les gains des amplificateurs...Leur prise en compte est donc
critique pour la conception de circuits analogiques.
Dans cette partie, nous proposons une méthode originale permettant la modélisation
statistique de l’erreur d’appariement ou « mismatch » dans la technologie TFT Poly-Si en
vue de leur prise en compte lors de la simulation de circuits analogiques.
IV.1 Origine de l’erreur d’appariement dans la
technologie TFT Poly-Si
L’erreur d’appariement ou « mismatch » entre deux composants est la non égalité de
leurs paramètres électriques indépendants du temps. Dans le cas des transistors MOS
monocristallin, il existe en particulier deux sources de «mismatch» qui sont dues :
• à des variations globales : gradient de l’épaisseur d’oxyde, gradient de l’épaisseur
du Polysilicium, qui ont pour effet d’introduire des offsets systématiques que l’on
peut éliminer avec des techniques de layout appropriées.
• à des variations locales : charges piégées sous l’oxyde, granularité d’oxyde, états
d’interface qui impliquent des offsets aléatoires.
81
Chapitre 3
Or comme nous l’avons vu précédemment (cf. Chap1-I.3.6), dans le cas des
transistors TFT Poly-Si, l’origine principale du «mismatch» est la variation aléatoire du
nombre de grains dans le canal.
En particulier, pour les transistors TFT Poly-Si développés au LETI, la non
homogénéité du balayage laser est la cause principale de ces fortes dispersions
technologiques. En effet, elle se traduit par une variation de la taille des grains composant
le canal du transistor dans lequel le courant des porteurs circule (0.3µm<taille des
grains<0.8µm). Ainsi, la variation du nombre de grains présents dans le canal modifie
aléatoirement les caractéristiques électriques de chaque transistor.
IV.2 Modélisation statistique de l’erreur d’appariement
IV.2.1 Problématique
Comme l’avons expliqué précédemment (cf. Chap1-I.3.6.2), des études ont été
menées pour quantifier ces dispersions. Mais il s’agit de modèles physiques non adaptés à
la simulation de circuits analogiques.
Dans les modèles électriques de type Spice, on utilise des méthodes indirectes pour
prendre en compte les erreurs d’appariement. La méthode la plus simple consiste à
modifier certains paramètres non corrélés du modèle électrique de simulation à partir
d’un générateur de nombres aléatoires gaussiens. Ces paramètres sont déduits de
l’équation en courant de drain des transistors MOS [PELGROM]. Il s’agit de la tension
de seuil Vt et de la mobilité µ (ou transconductance β).
Or nous avons vu précédemment les particularités de ces mêmes paramètres dans le
cas du modèle TFT Poly-Si (cf. Chap3-II.3). La problématique est donc d’adapter la
méthodologie utilisée pour les transistors MOS monocristallins à notre modèle électrique
en identifiant les paramètres adéquats à modifier.
82
Modélisation électrique des transistors TFT Poly-Si
IV.2.2 Méthodologie proposée
A partir de l’équation en courant du modèle TFT Poly-Si (3-6) et (3-7), on peut
identifier 5 paramètres principaux pour décrire les caractéristiques électriques nominales
du courant: Vt, ETA, MU0, MU1, MMU.
La méthodologie proposée est schématisée sur la Figure 62. Elle consiste à extraire
20 jeux distincts de ces paramètres à partir de mesures sur 20 transistors identiques.
Ensuite, pour vérifier si ces paramètres décrivent correctement l’erreur d’appariement, il
a été implémenté le modèle TFT Poly-Si sous le calculateur MATLAB. En effet, à partir
de la distribution de chacun des paramètres extraits (P=Moyenne du paramètre P,
σP=écart type du paramètre P), on peut calculer la distribution du courant drain Ids et
donc l’erreur d’appariement sur ce courant. En comparant les 2 erreurs d’appariement
(mesures, simulations matlab), on peut vérifier la validité du modèle et la pertinence des
5 paramètres retenus pour décrire l’erreur d’appariement.
Figure 62: Méthodologie proposée pour la modélisation statistique de l’erreur
d’appariement sur le courant Ids
IV.2.3 Résultats
Les différentes mesures de courant ont été effectuées sur des barrettes de matching
présentes sur le véhicule de test technologique VTT1 (Figure 30) au moyen d’un testeur
83
Chapitre 3
automatique (mesures sous pointes). Chaque barrette comporte 20 transistors identiques
NMOS de taille 50µmx50µm, à égale distance.
On a tracé les 20 courbes expérimentales Ids (Vgs) à Vds=0,1V (Figure 63) ; on
peut alors remarquer la dispersion du courant Ids.
Figure 63: 20 courbes expérimentales Ids (Vgs). Transistors NMOS 50µmx50µm à
Vds=0.1V
Dans un premier temps, il est nécessaire d’étudier une éventuelle corrélation entre
les 5 paramètres retenus :
Après l’étude des différents jeux de paramètres extraits, on peut constater que :
•
le paramètre MMU est fortement corrélé au paramètre MU1 (Figure 64).
•
les autres paramètres extraits sont très peu corrélés
Figure 64: Courbe représentant le paramètre MMU en fonction de MU1. Le coefficient
de corrélation de la courbe de tendance = 0,93 traduit la forte corrélation entre ces 2
paramètres
84
Modélisation électrique des transistors TFT Poly-Si
Le paramètre MMU est alors fixé à sa valeur moyenne (MMU=3,08), puis on a
réalisé une nouvelle série d’extractions sur les 4 autres paramètres. Le calcul de la
moyenne et de l’écart type de chaque paramètre sont regroupés dans le tableau ci-dessous
(Figure 65) :
Moyenne
Ecart type
Vt
1,59
1,55
1,6
1,62
1,65
1,66
1,66
1,6
1,65
1,58
1,63
1,53
1,61
1,62
1,62
1,66
1,65
1,64
1,64
1,59
1,62
0,037
ETA
16,88
16,76
16,72
17,06
16,75
17,36
17,03
17,41
17,25
16,99
17,19
16,68
16,85
17,06
16,64
17,48
16,8
17,59
17,2
16,87
17,03
0,29
MU0
143,75
144,73
141,11
142,84
136,11
139,25
140,19
143,7
142,51
142,11
143,38
142,48
141,17
140,54
136,89
139,34
138,45
143,63
142,35
140,59
141,26
2,35
MU1
1,26E-02
1,13E-02
1,12E-02
1,16E-02
1,04E-02
1,18E-02
1,00E-02
1,25E-02
1,17E-02
1,16E-02
1,18E-02
1,13E-02
1,11E-02
1,13E-02
1,03E-02
1,25E-02
1,06E-02
1,22E-02
1,14E-02
1,09E-02
1,14E-02
7,330E-04
Figure 65: Extractions des différents jeux de paramètres. Calcul de la valeur moyenne
et de l’écart type pour chaque paramètre
Pour vérifier la validité de l’extraction des paramètres, on compare sur le graphe cidessous (Figure 66) le courant Ids moyen expérimental et le courant Ids moyen obtenu à
partir du modèle implémenté dans MATLAB (alimenté par les valeurs moyennes des
paramètres extraits ci-dessus) :
85
Chapitre 3
Figure 66: Comparaison du courant moyen Ids entre les mesures et le modèle.
Transistors NMOS 50µmx50µm à Vds=0.1V. Bonne concordance entre les mesures et
le modèle
Enfin la vérification de notre modélisation statistique est donnée par la Figure 67.
Elle montre une bonne prédiction du modèle Matlab sur le calcul de l’erreur
d’appariement relatif au courant de drain Ids.
Figure 67: Comparaison de l’erreur d’appariement sur le courant Ids calculé à partir
des mesures et du modèle Matlab.
IV.3 Incidences de l’erreur d’appariement sur la
conception de blocs analogiques de base
Le concepteur analogicien utilise souvent des structures telles que le miroir de
courant ou la paire différentielle qui sont basées sur le matching (appariement) des
composants pour obtenir des performances optimales.
86
Modélisation électrique des transistors TFT Poly-Si
Nous allons donc étudier les effets de l’erreur d’appariement sur ces deux blocs
analogiques de base.
IV.3.1 Précision du miroir de courant
Le schéma du miroir de courant étudié est donné ci-dessous (Figure 68).
Figure 68: Miroir de courant classique.
On suppose que les 2 transistors fonctionnent en forte inversion et en régime saturé
(Vgs>Vt et Vds>Vdsat). On suppose aussi que l’effet de la modulation de la longueur du
canal est négligeable. D’après le modèle TFT Poly-Si (3-6), on peut approximer
l’expression du courant drain par :
Ids =
µeff × C OX W
×
× (Vgs − Vt )2
2
L
(3-19)
avec d’après (3-7), µeff=f (Vgs)
On peut alors déduire à partir de cette expression l’erreur d’appariement sur le
courant drain du miroir:
⎛ σ(∆µeff ) ⎞
⎛ gm ⎞
⎛ σ(∆Ids) ⎞
2
⎟⎟ + ⎜
⎟ × σ (∆Vt )
⎟ = ⎜⎜
⎜
µ
Ids
eff
Ids
⎠
⎝
⎝
⎠
⎝
⎠
2
2
2
(3-20)
Cette expression est représentée sur la (Figure 69). Elle montre la contribution de la
dispersion de Vt et de µeff sur l’imprécision du courant copié.
87
Chapitre 3
Contrairement aux transistors MOS monocristallins [KINGET], on constate que:
d’une part l’erreur sur µeff diminue lorsque Vgs augmente; d’autre part, on peut négliger
l’effet de l’erreur sur Vt pour Vgs grand.
Pour augmenter la précision du miroir, il faut donc :
• Minimiser l’effet de l’erreur sur Vt en se plaçant à une tension de grille Vgs
grande (gm/Ids grand)
• Minimiser l’effet de l’erreur sur µeff en augmentant l’aire de la grille du transistor
(WxL)
Figure 69: Erreur d’appariement sur le courant drain Ids. Miroirs NMOS 50µmx50µm
à Vds=10V (régime saturé). Contribution de l’erreur d’appariement sur Vt et µeff
IV.3.2 Offset d’entrée d’une paire différentielle
Nous allons étudier l’impact de l’erreur d’appariement sur l’offset d’entrée de la
paire différentielle (Figure 70) :
Figure 70: Paire différentielle NMOS.
88
Modélisation électrique des transistors TFT Poly-Si
En gardant les mêmes hypothèses sur le régime de fonctionnement des transistors
que précédemment et à partir de l’équation en courant (3-19), on peut calculer:
σ (∆Vos ) = σ (∆Vt ) +
2
2
1
(gm / Ids)2
⎛ σ(∆µeff ) ⎞
⎟⎟
× ⎜⎜
⎝ µeff ⎠
2
(3-21)
avec Vos la tension d’offset en entrée
Cette expression (3-21) est représentée sur la Figure 71. On constate qu’il faut se
placer à une faible tension de grille Vgs pour minimiser l’offset d’entrée de la paire
différentielle. Par contre, cela implique la réduction de la bande passante de
l’amplificateur (courant de polarisation de l’étage différentiel faible).
Figure 71: Ecart type de l'offset d'entrée de la paire différentielle NMOS 50µx50µ à
vds=10V (Régime saturé). Contribution de Vt et µeff.
V. Conclusion
Dans ce chapitre, dans un premier temps, nous avons présenté et justifié le choix du
modèle électrique de Shur-Jacunski, que l’on a retenu pour la simulation de circuits
analogiques.
Puis, nous avons expliqué notre méthodologie d'extraction des paramètres de ce
modèle. Cette extraction est réalisée sur chaque paramètre du modèle au moyen de
89
Chapitre 3
procédures d’optimisation implémentées dans le logiciel UTMOST à partir des
caractéristiques mesurées sur l'ensemble des géométries disponibles. Pour que les
simulations coïncident au mieux avec celles-ci, nous avons extrait différents jeux de
paramètres selon l'utilisation des transistors et leurs géométries (transistors de gain,
transistors en interrupteur…).
Enfin nous avons exposé une nouvelle méthodologie permettant d’implémenter le
modèle statistique de l’erreur d’appariement dans la technologie TFT Poly-Si sur le
simulateur ELDO. Cette méthode d’implémentation consiste, lors d'une première étape, à
identifier les paramètres ayant une incidence sur les dispersions et à étudier leur
corrélation éventuelle. Dans une seconde étape, les paramètres de dispersion sont extraits.
Pour notre technologie TFT Poly-Si ces paramètres de dispersion dans le modèle
électrique sont au nombre de 4 (Vt, ETA, MU0, MU1), contrairement aux 2 paramètres
pour un modèle de transistors mono-Si. Les résultats fournis par notre modélisation
montrent une bonne concordance avec les mesures. Il est à remarquer que cette
méthodologie d'extraction de paramètres de dispersion est universelle et donc
transposable à de nouvelles technologies telle que par exemple les transistors double
grille ou autres.
90
Modélisation électrique des transistors TFT Poly-Si
VI. Références bibliographiques du 3ème chapitre
[CHERN] H. Chern, C. L. Lee, T. F. Lei – An analytical model for the above-threshold
characteristics of polysilicon thin-film transistors – IEEE Trans. Electron Devices, 1995,
Vol. 42, p 1240-1246
[CHUNG] S.S. Chung, D.C. Chen, C.T. Cheng et al. – A physically-based built-in Spice
poly-si’ TFT model for circuit simulation and reliability evaluation – International
Electron Devices Meeting, San Francisco, USA, 8-11 Décembre 1996, p139-142
[ELDO] Eldo Device Equations Manual, Version 6.3_1, Chapitre 23. USA: Mentor
Graphics Corporation – 2004
[JACUNSKI] M.D. Jacunski – Characterization and modeling of short channel
polysilicon thin film transistors – Ph D. dissertation, School of Engineering and Applied
Science, Virginia Univ., 1997
[KINGET] P.R Kinget – Device mismatch and tradeoffs in the design of analog circuits
– IEEE Journal of Solid State Circuits, 2005, p. 1212-1224.
[LI] C.C. Li, H. Ikeda, T. Inoue, P.K. Ko – A physical poly-silicon thin film transistor
model for circuit simulations – International Electron Devices Meeting IEDM,
Washington, Etats-Unis, 5-8 décembre 1993, p 497-500
[PELGROM] M.J.M Pelgrom, A.C.J Duinmaijer, A.P.G. Welbers – Matching properties
of MOS transistors – IEEE Journal of Solid State Circuits, 1989, p.1433-1439.
[QUIAN] F. Qian, D. M. Kim, and G. H. Kawamoto – Inversion/accumulation-mode
polysilicon thin film transistors: Characterization and unified modeling – IEEE Trans.
Electron Devices, 1988, Vol. 35, p 1501-1509
91
Chapitre 3
[SHUR] M. Shur, M. Hack – Physics of amorphous silicon based alloy field-effect
transistors – J. Appl. Phys., 1984, Volume 55, p 3831
92
Fonctions analogiques en TFT LTPS liées aux capteurs d’empreintes
Chapitre 4 – Fonctions analogiques en
TFT LTPS : applications aux capteurs
d’empreintes capacitifs
L’objectif de ce dernier chapitre est de mettre en valeur le potentiel de la filière pour
la réalisation de fonctions analogiques. Pour cela, nous nous focaliserons sur une
application de lecture matricielle : le capteur d'empreinte de type capacitif.
Après avoir justifié le choix de cette application dans le cadre de cette thèse, nous
réaliserons un état de l’art des capteurs d’empreintes capacitifs en technologie CMOS et
TFT Poly-Si en soulignant leurs avantages et inconvénients respectifs.
Puis nous proposerons une architecture de capteur avec un traitement parallèle en
bout de colonne, parfaitement adaptée aux applications nécessitant une lecture rapide.
De plus, la technique du « Double échantillonnage corrélé » (CDS : Correlated Double
Sampling en anglais) sera utilisée pour répondre aux contraintes liées à la technologie
telle que la tension de décalage des amplificateurs différentiels.
Enfin, nous présenterons la conception du deuxième Véhicule de Test Technologique
VTT2 où figurent les fonctions analogiques de base utilisées pour l’architecture du
capteur d’empreintes proposée. Des premières mesures sur des blocs analogiques de
base tels que les amplificateurs différentiels seront présentées.
93
Chapitre 4
I.
Choix du capteur d’empreintes capacitifs
Dans le cadre de cette thèse, pour montrer l’intérêt de la filière pour la réalisation de
fonctions analogiques, nous avons cherché une application en adéquation avec la
technologie développée au LETI.
Or comme nous l’avons vu dans le premier chapitre (cf. Chap1- II), l’intérêt d’une
telle technologie est de se positionner sur de nouvelles cibles autres que l’affichage,déjà
bien maîtrisé par les entreprises asiatiques.
Nous avons donc choisi de nous orienter vers des capteurs grande surface, bas coût,
et de développer les fonctions analogiques associées. Dans cette perspective, nous avons
donc opté pour les capteurs d’empreintes capacitifs comme application analogique de
cette thèse.
Cette étude sera aussi un premier pas pour le développement de système d’interface
homme machine où des fonctions d’affichage et de lecture tactile seraient combinées sur
un même écran. Ces fonctionnalités sont parfaitement adaptées pour de nouvelles
applications de type SOG.
II. Etat de l’art des capteurs d’empreintes capacitifs
Les capteurs d’empreintes digitales sont aujourd’hui les capteurs biométriques les
plus employés pour leur simplicité et leur rapidité. En effet, il suffit pour l’utilisateur de
poser ou passer son index sur la surface active du système de capture.
La plupart des capteurs d'empreintes digitales intégrés commercialisés sont de type
capacitif. Ces derniers peuvent être intégrés au sein d’un système réalisé sur un seul
substrat. Aujourd’hui, ces capteurs sont principalement fabriqués en utilisant des
technologies CMOS ou des technologies TFT.
Il existe plusieurs types de capteurs capacitifs qui utilisent soit une, soit deux
électrodes de mesure par pixel. Ces capteurs procèdent à l'acquisition de l'empreinte en
mesurant soit les perturbations locales du champ électrique (pixel à double électrode),
soit la variation de capacité entre l'électrode de mesure (électrode unique) et la peau.
94
Fonctions analogiques en TFT LTPS liées aux capteurs d’empreintes
Notons que la définition de l'image donnée par les capteurs d'empreintes digitales
intégrés est de 250 à 500 dpi : (dpi : dots per inch), ce qui correspond à des pixels de
largeur comprise entre 50 et 100µm.
Dans cette partie, nous effectuerons un état de l’art des capteurs d’empreintes
réalisés en technologie CMOS et TFT. Nous décrirons le principe de fonctionnement de
ces capteurs, puis nous analyserons les avantages et inconvénients de ces deux
technologies.
II.1 Capteurs d’empreintes capacitifs CMOS
II.1.1 Pixels à double électrode
Le capteur capacitif utilisant des pixels à double électrode est représenté sur la
Figure 72 [NANARESI]. Les deux électrodes utilisées dans chaque pixel forment un
condensateur, dont la valeur dépend de la présence ou non de la surface du doigt en
contact avec le capteur. En effet, la surface de la peau, qui présente une permittivité
électrique différente de celle de l'air, modifie la répartition spatiale des lignes de champs
électriques entre les deux électrodes de mesure.
Dans cet exemple, le condensateur C formé est utilisé comme boucle de contreréaction au sein d'un circuit intégrateur afin de mesurer les variations de capacité
électrique entre les deux électrodes.
Lors de la phase de mesure, le commutateur reset est ouvert et la capacité formée par
les deux électrodes se charge à courant constant Ipix (Figure 73). La pente de la tension
en sortie de l'inverseur dépend de la capacité C ; on peut alors déterminer la valeur de la
capacité électrique existante entre les deux électrodes et par conséquent conclure sur la
présence ou non du relief du doigt en contact avec la surface du capteur (crête ou vallée).
95
Chapitre 4
Figure 72: Capteur capacitif avec pixel à double électrode
Figure 73: Tension de sortie de l’intégrateur en fonction du courant constant Ipix et de
la capacité C
II.1.2 Pixels à simple électrode
La plupart des capteurs capacitifs utilisant une seule électrode de mesure par pixel
sont basés sur le principe du transfert de charges afin de déterminer la variation de
capacité électrique entre le doigt et l’électrode de mesure [LEE].
Cette technique permet de s’affranchir de la valeur du potentiel électrique du doigt et
donc de toute forme de polarisation (pas de contact électrique entre le capteur et le doigt).
Le principe de fonctionnement de ce capteur est donné sur la Figure 74.
96
Fonctions analogiques en TFT LTPS liées aux capteurs d’empreintes
Figure 74 : Capteur capacitif à simple électrode utilisant le principe de transfert de
charge
Sur ce schéma, la capacité Cd représente la capacité électrique entre la surface du
doigt et l'électrode de mesure. La capacité Cp représente la capacité parasite existante
entre l'électrode de mesure et le substrat semiconducteur (substrat fixé à un potentiel
constant nul).
La lecture du pixel se décompose dans ce cas en deux phases non recouvrantes Φ1 et
Φ2. Durant la phase Φ1, les quantités de charges électriques présentes au niveau des
noeuds N1 et N2 s’expriment sous la forme suivante:
Q N1 = −C d .Vd et
Q N2 = C ref .Vref
(4-1)
Durant la phase Φ2, l'expression de la quantité de charge électrique au niveau de
N1=N2 peut alors s'écrire :
Q = (C p + C ref ).Vs + C d .(Vs − Vd )
(4-2)
D’après la conservation de la quantité de charges électriques entre les phases Φ1 et
Φ2, on peut en déduire l'expression de la tension de sortie Vs:
Q = Q N1 + Q N2
97
Chapitre 4
D’où
VS =
C ref .Vref
C p + C ref + C d
(4-3)
La tension de sortie du circuit Vs est donc inversement proportionnelle à la capacité
électrique existante entre l'électrode de mesure et la surface du doigt. On remarque que
cette expression ne dépend pas de la valeur du potentiel électrique du doigt Vd.
II.1.3 Avantages et inconvénients des capteurs d’empreintes
capacitifs CMOS
L’intérêt des capteurs d’empreintes capacitifs CMOS est lié à la forte densité
d’intégration de cette technologie. En effet, elle rend possible l’intégration des circuits de
lecture et de l’électronique de traitement au sein même du pixel. Ainsi, ces capteurs
offrent une résolution élevée (>500 dpi), une lecture de l’empreinte rapide (fréquence
image >50Hz) et une faible consommation.
Cependant, ces capteurs présentent deux principaux inconvénients :
- D’une part, ils souffrent du coût élevé de leur substrat semiconducteur en silicium.
En effet, rappelons que le prix de revient d'un circuit intégré en technologie CMOS est
proportionnel à sa surface. Ainsi, pour effectuer une identification correcte, une matrice
carrée de l'ordre de 2 cm² est nécessaire, rendant le prix d'un capteur de cette taille élevé
dans le cadre de nombreux systèmes grand public.
L'utilisation d'une matrice partielle de pixels [LEE] permet de réduire fortement la
taille du capteur et donc le prix de revient du système. Le principe de fonctionnement des
capteurs utilisant cette géométrie repose sur l'acquisition d'une suite d'images partielles
présentant toutes une zone de recouvrement permettant ainsi de recomposer la totalité de
l'empreinte digitale (Figure 75). L’acquisition de cette suite d'images partielles est
réalisée par le passage du doigt de l’utilisateur sur la surface du capteur suivant un
mouvement de translation supposé uniforme. Mais cette acquisition nécessite un
traitement algorithmique très gourmand en ressources systèmes.
98
Fonctions analogiques en TFT LTPS liées aux capteurs d’empreintes
Figure 75: Principe utilisé afin de reconstituer l'intégralité de l'image de l'empreinte
digitale dans le cas d’une matrice partielle de pixels
- D’autre part, la sensibilité du circuit de lecture utilisant la technologie CMOS est
fortement diminuée par la capacité parasite Cp connectée sur l’électrode de mesure. En
effet, lorsque cette capacité parasite Cp est comparable à la capacité du doigt Cd, il est
plus difficile de distinguer la présence d’une vallée ou d’une crête sur la surface du doigt.
Sur l’exemple précédent, l’équation (4-3) montre que la tension de sortie Vs présente une
faible dynamique lorsque la capacité Cp est proche de la capacité Cd.
Ainsi, pour augmenter la sensibilité de la lecture de l’empreinte, des électrodes
« boucliers » sont employés pour s’affranchir de l’influence de cette capacité parasite
[LEE2] ; en contrepartie cette méthode complique de manière importante l’implantation
de l’électronique embarquée dans un pixel.
II.2 Capteurs d’empreintes capacitifs en TFT Poly-Si
II.2.1 Principe de fonctionnement
Dans la littérature, différents capteurs d’empreintes capacitifs en technologie TFT
Poly-Si sont présentés [HARA], [HASHIDO]. A titre d’exemple, le principe de
fonctionnement d'un tel capteur [HASHIDO] est illustré sur la Figure 76. Chaque pixel
est constitué d’une électrode de mesure et d’un transistor TFT Trx.
Sur ce schéma, la capacité Cd représente la capacité électrique prenant forme entre la
surface du doigt et l'électrode de mesure ; la capacité Cgsa représente la capacité grille-
99
Chapitre 4
source du transistor TFT Tra. Initialement, les tensions VSROn, Vga et Vout sont nulles.
Lorsque la colonne est sélectionnée (VSROn passe au niveau haut Va), par couplage
capacitif, la tension de la grille Vga du TFT Tra devient :
V =
ga C
C
GS ⋅ V
a
+C
GS
d
(4-4)
Ainsi la tension de grille Vga du TFT Tra dépend de la capacité Cd. Puis, lorsque la
ligne est sélectionnée (HSRn=1, Trb passant), le courant Ipa, induit par la tension de
grille Vga du transistor Tra, charge la capacité de sortie Cout pendant le temps
d’échantillonnage Ts :
VOUT =
I Pa × TS
C OUT
(4-5)
Par cette méthode, la capacité électrique Cd entre la surface du doigt et l'électrode de
mesure du pixel « a » est convertie en tension sur le nœud de sortie Vout. L’analyse de
cette tension permet alors d’obtenir l’information de l’empreinte digitale pour le pixel
« a ». Ce principe de lecture est effectué pour l’ensemble des pixels de la matrice pour
reconstituer l’ensemble de l’empreinte.
Figure 76: Architecture du capteur d'empreintes capacitif en TFT Poly-Si (Source :
[HASHIDO])
100
Fonctions analogiques en TFT LTPS liées aux capteurs d’empreintes
II.2.2 Avantages et inconvénients des capteurs d’empreintes
capacitifs TFT Poly-Si
Le principal avantage des capteurs d’empreintes capacitifs en technologie TFT PolySi est le faible coût de leur substrat en verre et de leur procédé de fabrication.
Contrairement au CMOS, l’utilisation de cette technologie permet donc de réduire
fortement le prix du capteur.
En contrepartie, la faible densité d’intégration de cette technologie contraint à
n’utiliser que quelques transistors dans le pixel pour assurer une résolution supérieure à
400dpi (soit une taille de pixel comprise entre 50µm et 100µm de largeur). Ainsi les
pixels sont principalement constitués de transistors de commutation et le bloc de
traitement des informations pixel est déporté en périphérie de matrice.
Dans la littérature, les capteurs capacitifs en TFT Poly-Si utilisent un unique bloc de
traitement qui impose d’effectuer une lecture pixel par pixel. Dans l’exemple précédent
(Figure 76), les courants de sortie de chaque pixel Ipx sont intégrés les uns après les
autres sur la capacité de sortie Cout pour être convertis en tension.
Cette lecture relativement lente (quelque Hz) peut devenir problématique pour des
applications de type SOG (cf. Chap1 - II.1.5) nécessitant une fréquence image beaucoup
plus élevée ou un plus grand nombre de pixels à traiter.
III. Capteurs d’empreintes capacitifs en TFT poly-si
III.1 Architecture du système global
Dans la partie précédente, nous avons montré la limitation actuelle des capteurs
d’empreintes capacitifs en TFT Poly-Si en terme de vitesse de lecture.
Pour augmenter la vitesse de traitement des informations, nous devons nous orienter
vers des architectures basées sur un traitement parallèle des données (Figure 77). Le
principe d’architecture est fréquemment utilisé dans les imageurs CMOS visibles ou
infrarouges. Cette approche permet de gagner en fréquence d’utilisation du capteur et de
simplifier le pixel. Ainsi la taille des pixels peut être réduite ; les transistors utilisés dans
101
Chapitre 4
les pixels pour notre application capteur d’empreinte peuvent se limiter à transistors TFT
de commutation. Ceux-ci servent à précharger la capacité électrique Cd, formée entre la
surface du doigt et l'électrode de mesure, et à transmettre les données pour la conversion
charge-tension effectuée hors pixel.
Figure 77: Architecture du capteur d'empreinte capacitif proposée réalisant un
traitement parallèle des données
La lecture est effectuée ligne par ligne (temps ligne): les charges électriques stockées
sur chaque capacité électrique Cd de la ligne sélectionnée sont transférées en parallèle sur
la capacité de bus colonne Cbus, puis converties en tension par l’ensemble des
amplificateurs de charge en bout de colonne. Les tensions analogiques sont ensuite
multiplexées
puis
envoyées
vers
un
convertisseur
analogique-numérique.
Un
chronogramme de principe de cette chaîne de traitement colonne et du multiplexage
analogique est donné sur la Figure 78.
Temps de
conversion
charge-tension
MUX
Temps Ligne
Figure 78: Chronogramme de principe de la chaîne de traitement colonne et du
multiplexage des données
102
Fonctions analogiques en TFT LTPS liées aux capteurs d’empreintes
III.2 Enjeux de conception
Dans le cadre de cette thèse, il ne s’agira pas de réaliser un démonstrateur du capteur
d’empreinte complet. Nous nous focaliserons sur l’étude de la chaîne de traitement
colonne : le pixel et l’amplificateur de charge utilisés dans l’architecture du capteur
matriciel décrite précédemment.
Dans la suite du travail, les enjeux de conception seront de traiter deux difficultés
majeures liées aux contraintes de la technologie TFT Poly-Si:
-
La limitation du nombre de transistors dans le pixel
-
La tension de décalage aléatoire (ou offset) des amplificateurs de charge qui
dégrade la précision de la tension de sortie ; or cette dernière est importante
pour obtenir une image de l’empreinte digitale de bonne qualité. Ainsi des
circuits de compensation de l’offset sont nécessaires.
Pour définir un cadre à notre étude, nous nous sommes fixés un cahier des charges
pour le capteur d’empreintes capacitif : la surface active est composée de 300 par 300
pixels avec un pas de 60µm. Ceci permettra d'obtenir des images avec une résolution de
425 dpi environ, qui est suffisante pour procéder à l'identification de l'utilisateur dans de
bonnes conditions.
La fréquence image visée est de 10Hz, ce qui correspond à une période image
(Timage) de 100ms. Ce temps image est décomposé en temps ligne : Tligne=
Timage/nombre de pixels=100ms/300=333µs.
En attribuant 80% du temps ligne Tligne au multiplexage des 300 tensions
résultantes des conversions charge-tension, cela induit un débit de sortie proche du
mégahertz dans le cas d’un imageur mono sortie, fréquence atteignable en TFT Poly-Si.
Ceci permet d’attribuer 20% du temps Tligne pour réaliser la conversion charge-tension,
soit 70µs environ.
A partir de ce cahier des charges, nous allons proposer dans la prochaine partie
différentes architectures de pixels et discuter de leur intérêt respectif.
103
Chapitre 4
III.3 Etude de l’architecture type pixel 1 sans et avec
compensation
III.3.1 Schémas électriques et équations statiques
Le schéma du pixel 1 sans compensation de l’offset est représenté sur la Figure 79.
Il s’agit d’un montage intégrateur à capacités commutées. Deux électrodes sont utilisées
dans chaque pixel pour former un condensateur Cd, dont la valeur dépend de la présence
ou non de la surface du doigt en contact avec le capteur (cf. Chap4 -II.1.1).
Sur ce schéma, la capacité Ct est la capacité de contre réaction de l’intégrateur qui
convertit les charges stockées sur Cd en tension Vout. La tension Vos représente la
tension de décalage de l’amplificateur. La capacité Cbus représente la capacité parasite
du bus colonne.
Figure 79: Schéma électrique du pixel 1 sans compensation d'offset
L’expression de la tension de sortie de l’amplificateur de charge est donnée par:
Vout = − K1 ⋅ α ⋅ Vin + γ ⋅ Vos
(4-6)
Où K1= Cd/Ct ; α et γ sont les paramètres relatifs au gain fini et à la tension de
décalage de l’amplificateur réel. Dans le cas idéal, on a α=1 et γ=0.
Les performances de l’amplificateur de charge dépendent donc de la déviation des
paramètres α et γ de ces valeurs idéales.
104
Fonctions analogiques en TFT LTPS liées aux capteurs d’empreintes
Dans ce montage, l’expression des paramètres α et γ peut être approximée par [Ki]:
α# 1 − µ ⋅ (1 + K1 + K2)
et
(4-7)
γ# 1 + K1 − µ ⋅ [(1 + K1)² + K1 ⋅ K2)]
(4-8)
avec µ=1/Ao et Ao est le gain fini de l’amplificateur réel ; K2=Cbus/Ct.
L’équation (4-8) montre que γ# (1+K1) >1. Par conséquent, ce circuit est très
sensible aux effets de la tension de décalage de l’amplificateur.
Pour réduire l’effet de l’offset, on peut utiliser la technique du double
échantillonnage corrélé ou CDS (pour Correlated Double Sampling en langue anglaise)
[ENZ]. Le circuit de double échantillonnage corrélé résultant est illustré sur la Figure 80.
Figure 80: Schéma électrique du pixel 1 avec compensation d'offset
La nouvelle expression des paramètres α et γ devient alors [Ki]:
α# 1 − µ ⋅ (1 + K1 + K2)
et γ# (1 + K1 + K2) ⋅ µ
(4-9)
(4-10)
L’équation (4-10) montre que γ# 0. Cela implique la faible incidence de la tension de
décalage sur la tension de sortie Vout. Par conséquent, la compensation de l’offset est
bien réalisée.
105
Chapitre 4
III.3.2 Analyse transitoire
III.3.2.1 Calcul du temps d’établissement de l’amplificateur
de charge
La réponse transitoire de l’amplificateur de charge est déterminante pour calculer le
temps de conversion charge-tension du traitement parallèle des informations. En effet, ce
dernier est égal au temps d’établissement de l’amplificateur de charge.
Le schéma équivalent petit signal de l’amplificateur de charge est donné sur la
Figure 81 :
Figure 81: Circuit (au dessus) et schéma équivalent petit signal (en dessous) de
l'amplificateur de charge (Adc)
En supposant gmRout>>1, on peut calculer la fonction de transfert associée
(transimpédance) :
Vout
1
pCt − gm
( p) = − ⋅
Iin
p gmCt + p(CoutCin + CoutCt + CinCt )
(4-11)
On peut alors en déduire l’expression de la constante de temps τAdC du circuit:
τ Adc =
Et
106
Ceq =
Ceq
gm
(4-12)
CoutCin + CoutCt + CinCt
Ct
(4-13)
Fonctions analogiques en TFT LTPS liées aux capteurs d’empreintes
L’équation (4-12) montre l’influence des différentes capacités de l’amplificateur de
charge sur le temps d’établissement. On constate que l’on peut le diminuer:
•
en diminuant les capacités Cin et Cout
•
en augmentant la transconductance gm de l’amplificateur, soit le courant de
polarisation de l’amplificateur
III.3.2.2 Temps de conversion charge-tension de
l’architecture du capteur d’empreintes proposée
Nous nous sommes fixés dans notre cahier des charges un temps de conversion de
70µs. Pour avoir un établissement de la conversion charge-tension à mieux qu’un
pourcent d’erreur, on doit vérifier que :
5.τAdc< 70µs
(4-14)
Pour cela, il faut estimer la capacité équivalente Ceq :
•
On peut approximer la capacité Cin à la capacité Cbus du bus colonne. On
estime pour une matrice de 300x300 pixels que la valeur de cette capacité
Cbus est de 5 pF environ.
•
La capacité Cout est équivalente à la capacité du bus de multiplexage des
colonnes Cbus, soit 5 pF
•
La capacité de contre réaction Ct est de 1pF
On calcule alors la capacité Ceq=35pF.
Ainsi d’après l’équation (4-14), il suffit de remplir la condition suivante sur la
transconductance gm de l’amplificateur de charge:
gm > 2.5µAxV-1
(4-15)
107
Chapitre 4
III.3.3 Conception de l’amplificateur OTA (Operational
Transconductor Amplifier)
III.3.3.1 Schéma électrique de l’OTA
Pour la conception de l’amplificateur de charge, nous utiliserons un amplificateur
opérationnel à transconductance cascode (ou OTA : Operational Transconductor
Amplifier en anglais).
Le schéma de cet amplificateur est donné sur la Figure 82. Nous avons choisi une
structure de type cascode pour augmenter le gain statique (gm/gds) de l’amplificateur car
nous avons vu précédemment que les transistors TFT présentaient des transconductances
gm plus faibles et des conductances gds plus fortes comparées aux transistors CMOS
classiques (cf. Chap2- III).
Nous avons choisi d’utiliser une structure à transistor d’entrée de type P car les
transistors PMOS sont plus robustes et plus stables que les transistors NMOS (absence de
zone LDD).
La taille des transistors PMOS (W/L) de la paire différentielle a été choisie de façon
à remplir la condition sur la transconductance gm donnée par (4-15). De plus, pour
obtenir une conductance de sortie gds faible, nous avons utilisé des transistors NMOS et
PMOS avec une longueur de grille L=20µm dans des structures cascodées.
108
Fonctions analogiques en TFT LTPS liées aux capteurs d’empreintes
Vbias
V+
VbiasP
MIbias
pmos_analog
I = 20u
w = 40u
M=14
MEP
pmos analog
I = 20u
w = 100u
M=8
MEM
pmos _analog
I = 20u
w = 100u
M=8
MCascp1
pmos _analog
I = 20u
w = 60u
M=8
MCascp2
pmos _analog
I = 20u
w = 60u
M=8
V-
Vout
MCascn1
nmos_analog
I = 20u
w = 50u
M=8
MCascn1
nmos _analog
I = 20u
w = 50u
M=8
MC1
nmos_analog
I = 20u
w = 50u
M=8
MC2
nmos _analog
I = 20u
w = 50u
M=8
Figure 82: schéma électrique de l'amplificateur à transconductance de type p réalisé
III.3.3.2 Simulation statique de l’OTA
Pour simuler cet amplificateur OTA, nous nous sommes servis des paramètres
extraits dans le 3ème chapitre sur les transistors de gain NMOS et PMOS (cf. Chap3III.2).
La simulation statique ou DC de l’OTA a été réalisée dans les conditions suivantes:
-
La tension d’alimentation Vdd égale à 15 V
-
La tension Vbias est réglée pour avoir un courant de polarisation Ibias=10µA
-
La tension de mode commun VMC égale à 6.5V
-
La polarisation du transistor cascode PMOS VbiasP égale à 3V
109
Chapitre 4
Le résultat de simulation nous donne une transconductance gm égale à 14.5µAxV-1.
La condition donnée par (4-15) est donc bien vérifiée.
III.3.4 Résultats de Simulation
Nous avons effectué différentes simulations sur la chaîne de traitement colonne
représentée par le schéma électrique du pixel 1 (avec et sans compensation d'offset :
Figure 79, Figure 80).
Les simulations ont été réalisées dans des conditions suivantes : 0fF<Cd<200fF,
Vin=Vdd=15V, Cbus=5pF, Cout=5pF, Ct=1pF, CM=1pF, la tension de mode commun de
l’OTA est de 6.5V ; de plus on a imposé 3 tensions d’offset différentes Vos = -500mV,
0V, +500mV.
La Figure 83 montre l’évolution de la tension de sortie Vout en fonction de la
capacité du doigt Cd pour l’architecture pixel 1 (avec et sans CDS) avec différentes
tensions d’offset Vos.
Figure 83: Simulation de l’architecture Pixel 1 avec et sans CDS pour différentes
tensions d’offset Vos
Ces résultats de simulation montrent d’une part le bon fonctionnement de la
conversion charge-tension de l’amplificateur de charge et d’autre part que la
compensation de la tension de décalage Voff par la technique du double échantillonnage
corrélé (CDS) est bien réalisée.
110
Fonctions analogiques en TFT LTPS liées aux capteurs d’empreintes
Enfin, on peut remarquer lorsque la capacité Cd=0fF, soit aucune charge à convertir
par l’amplificateur, que l’on n’obtient pas la tension de sortie Vout attendue, égale à la
tension de mode commun de l’amplificateur (VMC=6.5V). On constate en fait un
décalage de la tension de sortie par rapport à cette tension de mode commun. Ce décalage
s’explique par toutes les injections de charges dues aux transistors « interrupteurs » lors
de commutation de la structure à capacités commutées. Ce décalage n’est pas
problématique dans notre cas puisqu’il s’agit d’un phénomène systématique et non pas
aléatoire comme la tension d’offset de l’amplificateur de charge.
Cette architecture de pixel 1 requiert 4 transistors de commutation et 2 électrodes de
mesure dans le pixel. Cela rend donc difficile la réalisation de petits pixels tel que celui
de taille 60µmx60µm fixé dans notre cahier des charges.
Pour respecter cette taille, nous étudierons dans le prochain paragraphe l’architecture
de pixel 2.
III.4 Etude de l’architecture type pixel 2 sans/avec
compensation
III.4.1 Schéma électrique
Le schéma du pixel 2 sans compensation de l’offset est représenté sur la Figure 84.
Il s’agit aussi d’un montage intégrateur à capacités commutées. Mais une seule électrode
de mesure par pixel est utilisée (cf. Chap4 -II.1.2).
Cette architecture résout donc le problème précédent puisqu’elle ne requiert plus que
2 transistors de commutation et 1 électrode de mesure dans le pixel.
111
Chapitre 4
Figure 84: Schéma électrique du pixel 2 sans compensation d'offset
Dans ce montage, on retrouve la même expression des paramètres α (4-7)
et γ (4-8) que pour le montage précédent et donc les mêmes résultats:
α# 1 − µ ⋅ (1 + K1 + K2)
et
γ# 1 + K1 − µ ⋅ [(1 + K1)² + K1 ⋅ K2)]
Comme précédemment, on constate que cette structure est sensible à la tension
d’offset (γ>1).
Pour réduire l’effet de l’offset, nous avons appliqué la technique du double
échantillonnage corrélé sur ce montage (Figure 84).
La nouvelle architecture obtenue est représentée sur la Figure 85.
Figure 85: Schéma électrique du pixel 2 avec compensation d'offset
112
Fonctions analogiques en TFT LTPS liées aux capteurs d’empreintes
En calculant l’expression des nouveaux paramètres α et γ, on obtient le résultat
suivant :
α# 1 − µ ⋅ (1 + K1 + K2)
et γ# (1 + K1 + K2) ⋅ µ
On retrouve là aussi les résultats précédents (4-9) et (4-10). Par conséquent, la
compensation de l’offset est bien réalisée.
III.4.2 Résultats de Simulation
Les simulations ont été réalisées dans les mêmes conditions que le paragraphe
précédent (cf. Chap4- III.3.4)
La Figure 86 montre l’évolution de la tension de sortie Vout en fonction de la
capacité du doigt Cd pour l’architecture pixel 2 (avec et sans CDS) avec différentes
tensions d’offset Vos. On vérifie que la compensation de l’offset est bien accomplie.
Figure 86: Simulation de l’architecture Pixel 2 avec et sans CDS pour différentes
tensions d’offset Vos
113
Chapitre 4
III.5 Conclusion
Dans cette partie, nous avons présenté l’architecture proposée pour notre application
de capteur d’empreintes capacitif, basée sur un traitement parallèle des données. Celle-ci
permet notamment de gagner en fréquence d’utilisation du capteur et de simplifier le
pixel. Nous avons alors proposé deux architectures de pixels :
-
La première, ou l’architecture de pixel 1, a répondu à l’un de nos enjeux de
conception, qui est de compenser la tension de décalage aléatoire de
l’amplificateur de charge. Cependant elle n’a pas répondu au deuxième enjeu
de conception, qui est de limiter le nombre de transistors dans le pixel. En
effet, cette architecture de pixel 1 requiert 4 transistors de commutation et 2
électrodes de mesure dans le pixel. Cela rend donc difficile la réalisation de
petits pixels tel que celui de taille 60µmx60µm fixé dans notre cahier des
charges.
-
La deuxième, ou l’architecture de pixel 2, remplit ces deux objectifs. Elle
répond parfaitement au cahier des charges élaboré pour notre capteur
d’empreinte capacitif en terme de résolution (taille de pixel de 60µmx60µm)
et de temps de conversion (70µs) pour atteindre une fréquence image de
10Hz. Cette nouvelle architecture, basée sur le double échantillonnage
corrélé, a été conçue en adaptant le circuit standard à capacités commutées
avec cette technique. Les résultats de simulation nous montre que celle-ci
permet de compenser la tension de décalage aléatoire de l’amplificateur de
charge et donc d’améliorer la précision de la tension de sortie.
Dans le prochain paragraphe, nous allons présenter le deuxième véhicule de test
technologique VTT2 et les résultats de mesures des circuits de base utilisés pour ces
différentes architectures du capteur d’empreintes.
114
Fonctions analogiques en TFT LTPS liées aux capteurs d’empreintes
IV. Test et mesures des circuits
IV.1 Présentation du Véhicule de Test Technologique
VTT2
IV.1.1 Objectif du VTT2
Le jeu de masque associé au deuxième véhicule de test technologique VTT2 est
présenté sur la Figure 87.
Le but de ce second véhicule de test est d’étudier les fonctions analogiques de base
utilisées pour l’architecture du capteur d’empreinte proposée dans le paragraphe
précédent. Ce motif baptisé « EGSC4 » intègre :
•
les blocs analogiques de base optimisés en termes d’appariement (matching) :
OTA (Operational Transconductance Amplifier)
•
les différentes versions des convertisseurs charges-tension (amplificateurs de
charges) pour tester les architectures de pixel imaginées et étudiées précédemment
Figure 87: Vue polygonale du réticule du véhicule de test VTT2
115
Chapitre 4
Par ailleurs, nous avons inclus des motifs technologiques afin de caractériser
l’empilement de la filière. Nous avons aussi repris les motifs de tests constitués de
barrettes de différentes géométries dessinées pour le VTT1 (cf. Chap2-III.1) pour la
caractérisation électrique et l’extraction des paramètres du modèle.
Nous allons à présent faire une description plus précise du motif de test du VTT2,
baptisé « EGSC4 », qui comporte les différentes fonctions analogiques de base.
IV.1.2 Description de EGSC4
La taille du motif de test EGSC4 (Figure 88) est de dimensions 9mm x 9mm ; il est
répété 20 fois sur le réticule du véhicule de test VTT2. Chaque motif comporte 68 plots
doubles pour permettre un tri sous pointe puis un montage en boîtier.
Ce motif de test EGSC4 est composé de:
•
3 versions d’amplificateurs OTA unitaires (paires différentielles NMOS et
PMOS).
•
5 versions d’amplificateurs de charge dont 3 avec compensation d’offset. Les
Figure 89 et Figure 90 illustrent respectivement l’architecture de pixel 2 avec et
sans compensation (cf. Chap4-III.4).
Notons que pour représenter les capacités du doigt Cd, nous avons utilisé des
capacités inter-métaux (métal de grille – métal 2) optimisées en termes d’appariement
(présence de capacités dummies).
116
Fonctions analogiques en TFT LTPS liées aux capteurs d’empreintes
Figure 88: Vue polygonale de EGSC4
Figure 89: Schéma électrique du pixel 2 sans compensation d'offset du VTT2
117
Chapitre 4
Figure 90: Schéma électrique du pixel 2 avec compensation d'offset du VTT2
De plus, la sortie de chaque amplificateur de charges est bufferisée pour réduire
l’incidence de la capacité ramenée par l’électronique de la carte de test sur la conversion
charges-tension. Pour ce faire, on a utilisé un montage à source suiveuse NMOS (Figure
91).
Vin_buffer
M1
NMOS_ANALOG_GDL
I = 20u
w = 200u
M=10
Vout_buffer
Vbias_
buffer
M2
NMOS_ANALOG_GDL
I = 50u
w = 200u
M=15
Figure 91 : Schéma électrique de la source suiveuse
Ce suiveur polarisé sous 900µA a une fréquence de coupure de 5Mhz sur une charge
de 15pF et une capacité d’entrée vue par l’amplificateur de charges de l’ordre de 1pF.
118
Fonctions analogiques en TFT LTPS liées aux capteurs d’empreintes
IV.2 Résultats de mesures
IV.2.1 Conditions de test
Pour tester les différents circuits, nous avons utilisé :
•
Un banc de test PXI, comprenant une carte analogique (6704), une carte
numérique (6552)
•
Un PC, qui, via le logiciel Labview, communique avec le banc de test pour
automatiser les mesures
•
Une alimentation HP E3630A fournissant l’alimentation +15V/-15/+5 à la carte
de test
•
Un générateur basse fréquence 5MHz pour l’analyse AC des OTA
•
Un oscilloscope pour mesurer les signaux en sortie des buffers
•
Un multimètre pour mesurer les courants de polarisation des OTA et des buffers.
L’environnement de test est illustré sur la Figure 92.
Figure 92: Photo de l'environnement de test
Avant de procéder aux tests, nous avons mis en boîtier la puce EGSC4 dans le but de
réaliser les connexions électriques, et de les protéger de l'environnement extérieur. La
Figure 93 montre le packaging du circuit EGSC4 (boîtier de type LCC 68 broches).
Les puces EGSC4 sont les premières puces TFT Poly-Si mises en boîtier. Ceci a
nécessité une attention particulière et un développement spécifique du fait de l’utilisation
d’un substrat de verre (découpage de la plaque, bonding…).
119
Chapitre 4
Figure 93: Circuit EGSC4 mis en boîtier (boîtier de type LCC68) en vue de tests
électriques.
Nous avons réalisé une carte de test spécifique, dédiée aux différentes mesures
électriques. Cette carte réalisée peut accueillir la puce EGSC4 en boîtier LCC68 et peut
gérer les différents signaux, les alimentations du circuit ainsi que les différentes
interconnexions entre les appareils de mesure et la puce à tester. Cette carte est donnée
sur la Figure 94.
Figure 94: Photo de la carte de test
120
Fonctions analogiques en TFT LTPS liées aux capteurs d’empreintes
IV.2.2 Mesures
IV.2.2.1 Mesures statiques et dynamiques de l’amplificateur
opérationnel à transconductance cascode
Nous avons effectué plusieurs séries de mesures sur l’amplificateur opérationnel à
transconductance cascode (Figure 82). Le schéma électrique du circuit complet à tester
est donné sur la Figure 95.
Figure 95: Schéma électrique de l’amplificateur OTA et du buffer à mesurer
Notons que l’alimentation négative du buffer analogique est fixée à -5V pour
pouvoir balayer toute la dynamique de sortie de l’amplificateur en gardant le buffer
polarisé correctement.
•
Mesures statiques (DC):
Les mesures statiques ont été réalisées dans les conditions suivantes : Vdd=15V, la
tension de mode commun de l’OTA est de 6.5V ; le courant de polarisation de l’OTA est
réglé à 10µA (Vbias=8.5V), le courant de polarisation du montage à source suiveuse est
de 874µA (Vbias_buffer=200mV). Nous avons alors tracé la caractéristique de transfert
de cet amplificateur. Nous avons aussi simulé ce circuit à partir des paramètres du modèle
extraits dans le troisième chapitre.
Les résultats des différentes mesures et des simulations associées sont donnés sur la
Figure 96 et Figure 97 :
121
Chapitre 4
Figure 96: Caractéristiques de transfert Vout (ε) de l’OTA cascode. Comparaison
mesures et simulation
Figure 97: Caractéristiques Vout buffer (Vin buffer) du montage en source suiveuse.
Comparaison mesures et simulation
Ces résultats montrent que:
-
la tension de sortie simulée du buffer est inférieure à celle mesurée. Ce
décalage s’explique par la différence de tension de seuil entre les transistors
du VTT2 et ceux du modèle. Cette explication est confirmée par la Figure 97
qui nous donne approximativement les tensions Vgs du transistor NMOS
122
Fonctions analogiques en TFT LTPS liées aux capteurs d’empreintes
monté en suiveur : Vgs_NMOS_VTT2= 3.69V et Vgs_NMOS_modèle =
4.08V.
-
l’offset mesuré de l’amplificateur est de 15mV. Cette valeur relativement
faible a été obtenue grâce à l’utilisation de techniques de layout (centroïde
commune) pour améliorer l’appariement des composants, comme la paire
différentielle et la source de courant cascode de l’OTA (Figure 98).
Figure 98: Layout de l'OTA cascode optimisé en terme d'appariement grâce à la
technique centroïde commune
•
le gain du suiveur mesuré est égal à 0.93, donc proche de 1.
Mesures dynamiques (AC) :
Pour mesurer la réponse AC de l’amplificateur en boucle ouverte, nous l’avons
polarisé dans un premier temps dans sa zone de gain maximale (cf. Figure 96), donc de
telle sorte que la tension de sortie de buffer soit égale à 3V.
Puis, nous avons envoyé sur l’entrée inverseuse de l’amplificateur un signal
sinusoïdal de faible amplitude (quelques mV) issu d’un générateur basse fréquence.
En balayant la plage de fréquence (100Hz-1MHz) et en mesurant l’amplitude du
signal de sortie du buffer à l’oscilloscope (Figure 99), on peut tracer la fonction de
transfert AC de l’OTA (Figure 100).
123
Chapitre 4
Figure 99: Signal de sortie du buffer
Figure 100: Fonction de transfert AC de l'OTA cascode. Comparaison entre mesures
et simulation
Les résultats de mesure et de simulation sont rassemblés sur la Figure 101.
Mesures
Simulation
Gain DC (dB)
55.6 dB
60 dB
Fréquence de gain unité Fu (Mhz)
0.5 Mhz
1.2 Mhz
Figure 101: Comparaison entre les mesures et la simulation des performances AC de
l’OTA
Ces résultats mettent en évidence une différence entre les mesures et la simulation
au niveau du gain DC et de la fréquence de gain unité Fu de l’amplificateur:
124
Fonctions analogiques en TFT LTPS liées aux capteurs d’empreintes
Gain DC : pour expliquer cet écart, il faut prendre en compte les conditions
de simulation de l’OTA. En effet, nous avons polarisé au plus précis la
tension de mode commun pour obtenir le gain maximal. On trouve donc un
gain DC simulé supérieur à celui mesuré.
Cette mesure nous garantit bien un gain statique suffisant pour notre
application.
Fréquence de gain unité Fu : pour le schéma de l’amplificateur OTA de la
Figure 82, Fu est donnée par la relation suivante :
Fu =
gm
2πCout
(4-15)
Avec Cout la capacité de sortie de l’OTA.
Cette différence sur la fréquence Fu est donc due à l’erreur faite sur la valeur de la
transconductance gm et de la capacité de sortie Cout simulée. Pour limiter cet écart, il
aurait fallu mettre à jour les paramètres du modèle sur les nouveaux transistors du VTT2.
Or les paramètres utilisés pour cette simulation ont été extraits d’un précédent run
technologique du VTT1.
En prenant en compte toutes les capacités présentes sur le nœud de sortie (les
capacités de recouvrement des transistors de l’OTA et du transistor utilisé en source
commune, les capacités de routage…), on peut estimer une valeur minimale de cette
capacité de sortie : Cout > 2pF.
D’après l’équation (4-15), on peut en déduire que gm > 6.3 µAxV-1
Cette relation vérifie tout de même la condition donnée par (4-15) et imposée par
notre cahier des charges pour respecter le temps de conversion de l’amplificateur de
charge de 70µs.
125
Chapitre 4
IV.2.2.2 Mesures des convertisseurs charges-tension
(amplificateurs de charges)
Les mesures réalisées sur les différentes versions des convertisseurs charges-tension
ne sont pas exploitables. Les problèmes de mesures sont liés à des défauts engendrés lors
de leur fabrication en salle blanche. En effet, ces défauts sont des particules dans l’air qui
peuvent créer des court-circuits, comme par exemple celui entre la source et le drain d’un
transistor.
Pour des circuits complexes, nécessitant des surfaces importantes, la probabilité
d’avoir des défauts est plus importante. La présence de ces particules s’explique par le
faible rendement (défauts par cm2 important) de la salle blanche de notre laboratoire
R&D comparé à une salle blanche de production industrielle.
De plus, la faible maturité de la filière est un élément supplémentaire à prendre en
compte pour expliquer ces problèmes.
Malheureusement le temps imparti à la thèse ne nous a pas permis un deuxième lot
en salle blanche.
IV.3 Conclusion
Dans cette partie, nous avons présenté la conception de fonctions analogiques
indispensables pour le développement d'un capteur d'empreinte TFT s'articulant sur une
architecture proche des imageurs CMOS en proposant toutefois des innovations au niveau
pixel pour tenir compte des contraintes associées à la technologie TFT. L'ensemble de
ces cellules a été déssiné sur les jeux de masques du deuxième véhicule de test
technologique (VTT2). Nous avons exposé ensuite les premiers résultats de mesures
électriques réalisées sur ces blocs analogiques en TFT Poly-Si.
Nous avons décrit l’environnement de test mis en place :
126
-
réalisation, pour la première fois, de la mise en boîtier d’un circuit en TFT
-
réalisation d’un programme de test sous labview
-
développement d’une carte de test spécifique
Fonctions analogiques en TFT LTPS liées aux capteurs d’empreintes
Les tests réalisés sont en nombre relativement réduit du fait de problèmes rencontrés
lors de la fabrication en salle blanche du premier lot associé au VTT2. Le temps imparti
dans le cadre de la thèse ne nous a pas permis de réaliser un deuxième lot en salle blanche
pour corriger ces problèmes technologiques.
Toutefois des résultats importants ont pu être mesurés. En premier lieu, les tests
réalisés montrent que les performances statiques et dynamiques de l’amplificateur OTA
répondent bien au cahier des charges élaboré pour l’architecture de notre capteur
d’empreinte capacitif. De plus, les résultats de simulations électriques effectuées à partir
de notre modélisation sur les structures OTA montrent une bonne concordance avec les
mesures. Ceci permet donc de valider notre méthodologie mise en place pour l’extraction
des paramètres du modèle. On pourra toutefois améliorer la précision du modèle en
réalisant de nouvelles extractions sur les transistors TFT du VTT2.
Concernant les tensions d’offset de l’OTA, nous avons montré que celles-ci ont été
fortement réduites par des techniques de layout (centroïde commune) qui nous ont permis
d’optimiser l’appariement des composants.
127
Chapitre 4
V. Références bibliographiques du 4éme chapitre
[ENZ] C.C. Enz, G.C. Temes – Circuit techniques for reducing the effects of op-amp
imperfections autozeroing, correlated double sampling, and chopper stabilization – IEEE
Proceedings, 1996, Vol. 84, p. 1584-1614
[HARA] H. Hara, M. Sakurai, M. Miyasaka, et al. – Low temperature polycrystalline
silicon TFT fingerprint sensor with integrated comparator circuit – 30th European SolidState Circuits Conference, Leuven, Belgium, 2004, p21-23
[HASHIDO] R. Hashido – A capacitive fingerprint sensor chip using Low-Temperature
Poly-Si TFTs on a glass substrate and a novel and unique sensing method – IEEE Journal
of Solid-State Circuits, Février 2003, Vol. 38, p274-280
[KI] W.H. Ki, G.C. Temes – Offset-compensated switched-capacitor integrators – IEEE
International Symposium on Circuits and Systems, New Orleans, Louisiana, 1-3 Mai
1990, Vol. 4, p2829-2832
[LEE] J.W. Lee, D.J. Min, J. Kim, W. Kim – A 600-dpi capacitive fingerprint sensor
chip and image-synthesis technique – IEEE Journal of Solid-State circuits, Avril 1999,
Vol. 34, p469-475
[LEE2] K-H Lee, E. Yoon – A 500 dpi capacitive-type CMOS fingerprint sensor with
pixel-level adaptive image enhancement scheme – IEEE Solid-State Circuits Conference,
San Francisco, USA, 3-7 Février 2002, Vol.1, p352-473
[NANARESI] N. Manaresi, R. Rambaldi, M. Tartagni, and al – A CMOS-Only Micro
Touch Pointer – IEEE Journal of Solid-State Circuits, 1999, Vol. 34, N° 12, p1860-1868
128
Conclusion
Conclusion
La technologie des transistors en couches minces à base de silicium polycristallin
(TFT Poly-Si) est en pleine croissance. Cette technologie est utilisée aujourd’hui pour des
applications d’électronique grande surface telles que les écrans plats à matrices actives
LCD ou OLED, les imageurs à rayons X ou les capteurs d’empreintes. Son essor
s’explique par le gain en mobilité des transistors en Poly-Si par rapport à la technologie
amorphe (TFT a-Si), qui permet l’intégration directement sur la dalle en verre de
fonctions jusque-là réalisées en mono-silicium puis hybridées sur la dalle de silicium
amorphe. En plus de la réduction du coût de fabrication du système complet, ces
fonctionnalités ouvrent les portes de nouvelles applications du type écrans intelligents,
objets communicants (SOG).
Au cours de cette thèse, nos travaux ont porté sur la caractérisation, la modélisation
"analogique" des transistors TFT Poly-Si et la conception de fonctions analogiques dans
cette technologie.
Dans un premier temps, nous avons identifié des critères de performance (mobilité,
saturation, courant de fuite) afin de caractériser plus efficacement la technologie en vue
d'une utilisation analogique de celle-ci. Ce travail nous a permis de faciliter les échanges
avec les technologues et d’identifier avec eux certaines évolutions technologiques qui ont
été mises en œuvre pour améliorer les performances de nos fonctions analogiques
réalisées avec cette technologie.
Puis nous avons choisi d’utiliser le modèle électrique de Shur-Jacunski pour la
simulation de circuits analogiques. Nous avons alors mis en place une stratégie pour
extraire les paramètres de ce modèle. Pour cela, nous avons établi différentes procédures
d’optimisation, implémentées dans le logiciel UTMOST. Nous avons ainsi extrait
différents jeux de paramètres en fonction de la géométrie et de l‘utilisation des
transistors. Ils alimenteront le modèle implémenté dans le simulateur Spice ELDO en vue
de la conception de fonctions analogiques.
129
Conclusion
De plus, nous avons proposé une nouvelle méthodologie d’identification des
paramètres influents dans les erreurs d’appariement entre les transistors TFT. Nous avons
ainsi identifié 4 paramètres de dispersion dans le modèle électrique TFT Poly-Si (Vt,
ETA, MU0, MU1). Ce modèle statistique a été implanté sur le simulateur électrique
ELDO. Les résultats de simulation, concordant parfaitement avec les mesures, permettent
de valider cette méthodologie, qui est par ailleurs extrapolable à d’autres technologies
émergentes (Transistors MOS double grille…).
Nous avons aussi montré que les effets de cette erreur d’appariement sur la
conception de blocs analogiques de base sont semblables à ceux sur une technologie en
silicium mono-cristallin classique. On se retrouve donc avec les mêmes compromis pour
réaliser de bons appariements.
Une fois la caractérisation et la modélisation des transistors TFT Poly-Si réalisées,
nos travaux ont ensuite porté sur la conception de fonctions analogiques pour une
application de type matricielle : le capteur d’empreintes capacitif. L’architecture proposée
pour notre application de capteur d’empreintes capacitif est basée sur un traitement
parallèle des données et elle met en œuvre des techniques associées habituellement aux
architectures à capacités commutées. Cette architecture proposée présente les avantages
suivants :
-
gain sur la fréquence d’utilisation du capteur (augmentation de la fréquence
image)
-
simplification du pixel : les transistors utilisés dans les pixels peuvent se
limiter à des transistors TFT de commutation et ainsi diminuer la taille des
pixels et donc d'augmenter la résolution du capteur d'empreinte
-
réduction notable des tensions d'offset liées aux dispersions technologiques
lors de la conversion charges tension
Nous avons étudié sur des structures de test dédiées, la chaîne de traitement
colonne de cette architecture, composée de pixels et d’un amplificateur de charge en bout
de colonne. Plusieurs architectures du pixel ont été envisagées et étudiées. L'architecture
130
Conclusion
du pixel 2 proposée répond parfaitement au cahier des charges élaboré pour notre capteur
d’empreinte capacitif en terme de résolution (taille de pixel de 60µmx60µm) et de temps
de conversion (70µs) pour atteindre une fréquence image de 10Hz et ce, malgré les
limitations en performance liées à une technologie TFT par rapport à une technologie
monocristallin.
Cette
nouvelle
architecture
utilise
une
technique
du
double
échantillonnage corrélé (CDS) que nous avons adapté aux contraintes des imageurs pour
compenser la tension de décalage aléatoire de l’amplificateur de charge et donc améliorer
la précision de la tension de sortie.
Enfin nous avons décrit les résultats de mesure sur les performances statiques et
dynamiques de l’amplificateur OTA utilisé dans l’architecture du capteur d’empreintes
proposée (amplificateur de charges). Ces mesures sont les premières réalisées sur des
fonctions analogiques complexes en TFT Poly-Si au LETI.
Les résultats de mesure montrent que les performances statiques et dynamiques de
l’amplificateur OTA répondent bien au cahier des charges élaboré : gain statique de
55.6dB et produit gain bande de 500KHz. De plus, la bonne concordance entre les
résultats de mesure et de simulation permet de valider la méthodologie mise en place
pour l’extraction des paramètres du modèle.
La validation complète des fonctions analogiques envisagées à partir d'un nouveau
lot fabriqué en salle blanche permettrait d’envisager la réalisation d’un démonstrateur
complet de type capteur d’empreinte en technologie TFT Poly-Si du LETI.
131
Conclusion
132
Annexes
Annexes
I.1 Paramètres du modèle NMOS
•
Transistors analogiques 50µmx20µm :
+
+
+
+
+
+
+
+
+
+
+
+
+
+
+
+
+
+
.MODEL NMOS_ANALOG NMOS (
LEVEL
TNOM
=22.000
VFB
= 0.1000
DG
=2E-7
BLK
= 1E-3
I00
= 3.73E+4 EB
= 0.6800
MUS
=1.0000
VTO
= 2.165
BT
=20.58E-6 DVTO
= 0
MU1
=4.85E-3
DMU1
= 0
TOX
=89E-9
ASAT
= 1.0386
DASAT
=0
LKINK
= 5E-6
VKINK
=18
IDSMOD = 1
ACM
=2
RSC
= 0
RSH
= 100
HDIF
= 1.50E-5
XJ
= 0
LD
= 0
XL
= 0
XW
= 0
VST
=2.000
VSI
= 2.000
CGSO=2.72E-10
CGDO=2.72E-10
KSS
= 0
ETAC0
= 15
ME
= 2
META
= 0
VMAX
= 1.00E8
THETA
= 0
•
Transistors utilisés comme source de courant 50µmx100µm :
= 62
DD
I0
ETA
AT
MU0
MMU
LASAT
MKINK
VTMOD
RDC
WD
= 9E-9
= 5E-3
= 17.076
= 0
= 161.726
= 3.08
= -2E-6
= 1.2
= 0
= 0
= 0
ETAC00 = 0
MSS
= 1.68668874
ISUBMOD =0
Jeux de paramètres optimisés dans la région 3<vgs<6 et 0<vds<10 pour
utilisation charge active OTA_P et source de courant
.MODEL NMOS_ANALOG_GDL
+
TNOM
=22.000
+
DG
=2E-7
+
I00
= 1.5E4
+
MUS
=1.0000
+
BT
=-3.27E-7
+
MU1
=4.33E-4
+
TOX
=89E-9
+
DASAT
=0
+
VKINK
=50
+
ACM
=2
+
RSH
= 100
+
XJ
= 0
+
XL
= 0
+
VST
=2.000
+
CGSO=2.72E-10
+
KSS
= 0
NMOS (
LEVEL
VFB
= 0.1000
BLK
= 1E-3
EB
= 0.6800
VTO
= 2.016
DVTO
= 0
DMU1
= 0
ASAT
= 0.635
LKINK
= 5E-6
IDSMOD = 1
RSC
= 0
HDIF
= 1.50E-5
LD
= 0
XW
= 0
VSI
= 2.000
CGDO=2.72E-10
ETAC0
= 15
= 62
DD
I0
ETA
AT
MU0
MMU
LASAT
MKINK
VTMOD
RDC
=
=
=
=
=
=
=
=
=
=
WD
= 0
ETAC00
= 0
9E-9
1E-3
17.359
0
167.08
4.66
-2E-6
1.2
0
0
133
Annexes
•
Transistors utilisés en interrupteur 5µmx5µm :
.MODEL NMOS_SWITCH NMOS (
LEVEL
= 62
+
TNOM
=22.000
VFB
= 0.1000
DD
+
DG
=2E-7
BLK
= 1E-3
I0
+
I00
= 5E+4
EB
= 0.6800
ETA
+
MUS
=1.0000
VTO
= 1.175
AT
+
BT
=-3.27E-7 DVTO
= 0
MU0
+
MU1
=2.75E-2
DMU1
= 0
MMU
+
TOX
=89E-9
ASAT
= 0.9989
LASAT
+
DASAT
=0
LKINK
= 5E-6
MKINK
+
VKINK
=18
IDSMOD = 1
VTMOD
+
ACM
=2
RSC
= 0
RDC
+
RSH
= 100
HDIF
= 1.50E-5
WD
+
XJ
= 0
LD
= 0
+
XL
= 0
XW
= 0
+
VST
=2.000
VSI
= 2.000
+
CGSO= 2.72E-10
CGDO= 2.72E-10
+
KSS
= 0
ETAC0
= 15
ETAC00
134
=
=
=
=
=
=
=
=
=
=
=
2E-8
5E-3
16.097
0
153.45
2.43
-2E-6
1.2
0
0
0
= 0
Annexes
I.2
•
Paramètres du modèle PMOS
Les transistors du domaine de géométrie 5µm<W<50µm et 10µm<L<20µm :
.MODEL PMOS_ANALOG PMOS (
+
TNOM
=22.000
VFB
+
DG
=2E-7
BLK
+
I00
= 1000
EB
+
MUS
=1.0000
VTO
+
BT
=-3.27E-6 DVTO
+
MU1
=3.16E-2
DMU1
+
TOX
=88E-9
ASAT
+
DASAT
=0
LKINK
+
VKINK
=21
IDSMOD
+
ACM
=2
RSC
+
RSH
= 100
HDIF
+
XJ
= 0
LD
+
XL
= 0
XW
+
VST
=2.000
VSI
+
CGSO
= 5.64E-10 CGDO
+
KSS
= 0
ETAC0
•
=
=
=
=
=
=
=
=
=
=
=
=
=
=
=
=
LEVEL
= 62
0.1000
DD
1E-3
I0
0.6800
ETA
-4.17919
AT
0
MU0
0
MMU
0.81
LASAT
5E-5
MKINK
1
VTMOD
0
RDC
1.50E-5
0
WD
0
2.000
5.64E-10
10
ETAC00
=
=
=
=
=
=
=
=
=
=
4E-9
5E-6
8.07
0
92.889
2.37
-2E-6
1.2
0
0
= 0
= 0
Transistors utilisés en interrupteur 5µmx5µm :
.MODEL PMOS_SWITCH PMOS
+
TNOM
=22.000
+
DG
=2E-7
+
I00
= 17683
+
MUS
=1.0000
+
BT
=-3.27E-6
+
MU1
=2.22E-04
+
TOX
=88E-9
+
DASAT
=0
+
VKINK
=25.9087
+
ACM
=2
+
RSH
= 100
+
XJ
= 0
+
XL
= 0
+
VST
= 2.000
+
CGSO
= 5.64E-10
+
KSS
= 0
(
VFB
BLK
EB
VTO
DVTO
DMU1
ASAT
LKINK
IDSMOD
RSC
HDIF
LD
XW
VSI
CGDO
ETAC0
LEVEL
= 62
= 0.1000
DD
= 1E-3
I0
= 0.6800
ETA
= -3.6147
AT
= 0
MU0
= 0
MMU
= 0.503
LASAT
= 5E-5
MKINK
= 1
VTMOD
= 0
RDC
= 1.50E-5
= 0
WD
= 0
= 2.000
= 5.64E-10
= 10
ETAC00
=
=
=
=
=
=
=
=
=
=
3E-9
7E-6
10.34312545
0
71.22622663
3.74
-2E-6
1.2
0
0
= 0
= 0
135