´Etude et comparaison de cellules SRAM dual

Universit´e catholique de Louvain - ´ Ecole polytechnique de Louvain
´
Etude et comparaison de cellules SRAM
dual-port sans assist dynamique
Jury
Pr. Denis Flandre (promoteur)
Dr. David Bol (assistant encadrant)
Pr. Jean-Didier Legat
Julien DeVos
M´emoire pr´esent´e en vue de l’ob-
tention du grade d’ing´enieur civil
´electricien par
S´ebastien BERNARD
Juin 2011

Je tiens `a remercier mon promoteur, le Professeur Denis
Flandre, pour m’avoir donn´e l’occasion de mener mes
recherches dans son d´epartement, ainsi que mon assistant
encadrant, le Docteur David Bol, pour son aide efficace
et sa tr`es grande disponibilit´e tout au long de l’ann´ee et
ses conseils ´eclair´es et sa patience durant la correction
de ses libelli. Je tiens ´egalement `a remercier M. Julien
DeVos et M. Guillaume Polissard pour leurs explications
nombreuses et patientes du logiciel Eldo, ainsi qu’Olivier
de Caritat pour ses astuces Eldo et pour les nombreux
Questions pour un champion que nous avons gagn´es
ensemble. Enfin, je voudrais remercier mes parents pour
leur soutien lors de la r´edaction de ce m´emoire, ainsi que
toutes les personnes qui ont lu et corrig´e ce texte afin
d’am´eliorer l’orthographe et le style.
S´ebastien

R´esum´e
Une m´emoire SRAM `a grande vitesse et faible consommation est un ´el´ement essentiel de
la technologie des circuits int´egr´es. Par ailleurs, une architecture dual-port permet d’am´eliorer
les performances totales d’un circuit num´erique. Dans ce travail, des architectures de cellules
SRAM dual-port sont ´etudi´ees afin de les comparer et d’analyser des pistes d’am´elioration des
performances de l’´etat de l’art, principalement en terme de consommation et de surface.
Le tableau m´emoire contenant les cellules devra atteindre une fr´equence de fonctionnement
de 1GHz, sous une tension d’alimentation d’1V, avec des transistors de la technologie 32nm
FDSOI. Pour commencer l’´etude, l’utilisation d’un buffer comme syst`eme de lecture est mo-
tiv´ee pour l’am´elioration des performances. Ensuite, plusieurs syst`emes d’´ecriture et de lecture
sont compar´es selon leurs performances propres. Il en ressort que la cellule compos´ee d’un latch
appel´e 5TPMOS avec un transistor d’acc`es en ´ecriture SVt combin´e avec un buffer de lecture
`a deux transistors de type HVt, pr´esente les plus faibles consommation et surface de silicium
tout en garantissant les contraintes de vitesse et de fiabilit´e. Cependant, une ´etude plus appro-
fondie montre que cette cellule ne respecte plus la contrainte de vitesse pour une variation trop
importante de temp´erature et de tension d’alimentation. Afin de r´esoudre cette limitation, des
perspectives d’am´elioration sont propos´ees et bri`evement ´etudi´ees, notamment une diminution
de la tension d’alimentation des cellules.

Abstract
High speed and low power SRAM is a crucial element for numeric circuits. In this connection,
a dual-port memory architecture improves the total chip performance. This work studies and
compares SRAM cells dedicated to dual-port application in order to compare them and to seek
some ways of improvement of the state of the art .
The SRAM memory array will be able to work at 1GHz frequency under a 1V supply, with
transistors from 32nm FDSOI technology. To start the study, the use of read buffers is motivated
to improve performances. Then, several write and read systems are compared according to their
own performances. In conclusion, it appears that the cell composed by a 5TPMOS latch with
write access transistor SVt combined with a 2T read buffer presents the lower consumption and
aera, and guarantees the constraints of speed and robustness. However, a deeper study shows
that this cell does not respect a large variation of temperature and supply voltage. To solve
this limitation, perspectives of improvement are proposed and briefly studied, in particular the
decrease of cell supply voltage.

Table des mati`eres
Introduction 6
1 Etat de l’art des cellules SRAM 8
1.1 Fonctionnement d’une m´emoire SRAM . . . . . . . . . . . . . . . . . . . . . . . 8
1.2 Les cellules SRAM classiques . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11
1.2.1 Cellule6Tclassique.............................. 11
1.2.2 Autresarchitectures ............................. 13
1.3 La cellule SRAM dual-port conventionnelle 8T . . . . . . . . . . . . . . . . . . . 19
1.4 Les assists ....................................... 19
1.5 Variabilit´e....................................... 20
1.6 R´esum´e ........................................ 23
2 Base de comparaison de cellules SRAM 24
2.1 Technologie 32nm FDSOI consid´er´ee . . . . . . . . . . . . . . . . . . . . . . . . 24
2.2 D´efinition de la cellule dual-port der´ef´erence.................... 26
2.3 Testbench decelluleSRAM ............................. 27
2.3.1 Les capacit´es de routage . . . . . . . . . . . . . . . . . . . . . . . . . . . 28
2.3.2 Lesdrivers................................... 28
2.4 Performances de cellule SRAM . . . . . . . . . . . . . . . . . . . . . . . . . . . . 31
2.4.1 Tempsd’´ecriture ............................... 31
2.4.2 Temps d’acc`es en lecture . . . . . . . . . . . . . . . . . . . . . . . . . . . 33
2.4.3 L’´energiedynamique ............................. 33
2.4.4 Puissancestatique .............................. 34
2.4.5 Margesdebruit................................ 34
2.4.6 Nombre maximal de cellules par BitLine . . . . . . . . . . . . . . . . . . 37
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