Conception de CIs
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CONCEPTION ET TEST DE CIs 1. INTRODUCTION ET RAPPELS 1.1 Introduction à la conception de CIs 1.2 Rappels sur les transistors MOS et la technologie CMOS 1.3 Rappels sur les éléments d’architecture des CIs 1. INTRODUCTION - Conception de CIs Spécifications Conception Utilisation Fabrication Analogique / Numérique / Mixte CMOS / TTL / BiCMOS / AsGa 1. INTRODUCTION - Conception de CIs Autrefois, une seule option .. Conception Fabricant de CI + Fabrication Composants standard INV NAND NOR REG ALU RAM ROM MICRO-P DSP 1. INTRODUCTION - Conception de CIs Utilisateur de CI Carte DSP RAM MICRO-P 1. INTRODUCTION - Conception de CIs Aujourd’hui, deux options .. conception 1 Fabricant de CI fabrication AGIC ou circuits standard 1. INTRODUCTION - Conception de CIs Fondeur de Si 2 fabrication Concepteur ASIC ou circuit spécifique 1. INTRODUCTION - Conception de CIs En résumé, .. conception Fondeur de Si Fabricant de CI fabrication AGIC ou circuits standard Concepteur ASIC ou circuit spécifique 1. INTRODUCTION - Conception de CIs ASIC pourquoi ? PERFORMANCES - vitesse - consommation - surface mais ... COUT !!! 1. INTRODUCTION - Conception de CIs Exemple Spécifications Conception F=A+B+C A B C ? F 1. INTRODUCTION - Conception de CIs - en utilisant des circuits standard ALU ALU A B C + + F 1. INTRODUCTION - Conception de CIs - en utilisant un ASIC A B ASIC F C Avantages : - remplacement de k circuits par un circuit unique (gain en surface) - remplacement de k circuits par un autre plus performant 1. INTRODUCTION - Conception de CIs Coût Coût AGIC ASIC COUT 103 104 105 106 CAGIC = Cu * N M N Coût 103 104 105 106 CASIC = C’u * N + M AGIC ASIC M 103 104 105 106 N N 1. INTRODUCTION - Conception de CIs Un troisième acteur ... Fondeur de Si Concepteur Utilisateur de CIs Fabricant d’outils de CAO 1. INTRODUCTION - Conception de CIs Principe Le concepteur achète un outil de CAO au fabricant de son choix. Ensuite, plusieurs stratégies : 1 le concepteur achète le «design kit» (bibliothèques) de ES2, AMS, ... et l’intègre à son outil de CAO (ex. : CADENCE) Ö il fera donc fabriquer son circuit par ES2, AMS, ... 1. INTRODUCTION - Conception de CIs .. schématiquement .. Fondeur de Si Données fabricant («design kit») Concepteur 2 ASIC ou circuit spécifique le fabricant d’outils de CAO possède ses propres «design kits» adaptés à chaque fondeur et les vend au concepteur 1. INTRODUCTION - Conception de CIs Quelques acteurs de la Microélectronique ATMEL-ES2, AMS, THOMSON, PHILIPS, ... Fondeurs de Si (chaque fondeur développe ses propres bibliothèques) Concepteurs CADENCE, FUJITSU, THOMSON, MENTOR, ... CADENCE, MENTOR, SYNOPSYS, ... Fabricants d’outils de CAO 1. INTRODUCTION - Fabrication de CIs Fabrication d’un CI ➘ Opération complexe et coûteuse ➼ milieu stérile ➼ nombreuses opérations ➼ matériels sophistiqués Coût de fabrication très supérieur au coût de dévelopement 1. INTRODUCTION - Fabrication de CIs Layout puce Masques de fabrication Test encapsulation 1. INTRODUCTION - Fabrication de CIs Opérations de base d’un procédé de fabrication ➼ Oxidation ➠ par chauffage ➼ Dopage ➠ par diffusion (dopant + chauffage) ➠ par implantation ionique ➠ utilisation des masques de fabrication ➼ Gravure 1. INTRODUCTION - Fabrication de CIs Exemple: fabrication d’un inverseur CMOS Puits p Masque de puits Substrat n Masque de zone active Substrat n (pour le SiO2) Masque de polysilicium Substrat n 1. INTRODUCTION - Fabrication de CIs Exemple: fabrication d’un inverseur CMOS (suite) Substrat n Substrat n Masque de diffusion p Masque de diffusion n Masque de contact Substrat n Masque de métal Substrat n 1. INTRODUCTION - Fabrication de CIs Masques de fabrication Fabricant de CIs Utilisateur de CIs ASIC Layout Spécifications 1. INTRODUCTION - Fabrication de CIs … en fait, un certain nombre de règles de conception doivent être respectées … et sont fournies avec le “design kit”. Exemple: règles de dessin au niveau layout 9,6 µ 2,4 µ A 1,6 µ métal polysilicium 2µ Diffusion p Diffusion n Vdd S Gnd 1. INTRODUCTION - Fabrication de CIs Masques de fabrication Fondeur FF / mm2 Règles (si stratégie 1) ASIC Layout Spécifications 1. INTRODUCTION - Fabrication de CIs broches (pins) boitier 1 cm 1 cm puce (chip) 1. INTRODUCTION - Fabrication de CIs Couronnes de plots 1 cm Coeur 100 µm Vx Coeur Vx ideal 4 inverseurs 1 seul inverseur Ids = µ Cox w ((Vgs - VT) Vds) L Compromis temps de charge / surface temps de charge 1. INTRODUCTION - Fabrication de CIs Coût de fabrication - exemples de prix Fondeurs de Si AMS : Ö CMOS 0.6µm, BiCMOS 0.6µm Ö mixte (digital / analogique), précaractérisé, sur mesure Ö outils CAO : Cadence, Avanti!, Mentor, ... Ö coût : 2000 FF / mm2 pour CMOS 0.6µm 3000 FF / mm2 pour BiCMOS 0.6µm Tarifs CMP - prix unitaire 1. INTRODUCTION - Fabrication de CIs Fabrication d’un CI Sites Web : Ö http://www.intel.com/francais/educate Ö http://intrage.insa-tlse.fr/~etienne/Microwind/ Ö http://cmp.imag.fr 1. INTRODUCTION - Conception de CIs Les circuits programmables : un concept différent Le fabricant réalise luimême la conception des circuits (indépendamment de toute application) ... ... les fabrique ... ... et développe ses propres outils de CAO conception + fabrication circuits programmables (PLD, CPLD, FPGA) 1. INTRODUCTION - Conception de CIs Les circuits programmables :principe L’utilisateur de circuits programmables achète donc : * un outil logiciel de CAO (sur PC principalement) * des circuits programmables vierges (non programmés) * une platine de programmation (livrée avec le logiciel) Pour la réalisation d’un circuit : L’utilisateur réalise son design (schématique ou HDL) et le programme sur le support de son choix (CPLD ou FPGA) Une fois le circuit programmé, il devient opérationnel et peut être placé sur son support d’utilisation (carte) Il n’y a pas de dialogue avec un fondeur ou le fabricant 1. RAPPELS - Transistors MOS et Technologie CMOS Modèle logique de transistor MOS l Oxyde de grille SiO2 w Grille Source Drain Canal Effet de champ La conductance entre le drain et la source est modulée par la tension appliquée sur la grille, laquelle engendre un champ électrique qui module la quantité de porteurs dans le canal. 1. RAPPELS - Transistors MOS et Technologie CMOS Modèle logique de transistor MOS Drain Grille Source n n Substrat p Drain Grille p Substrat n nMOS : Vgrille positive canal d’électrons Grille Source Source p Drain Drain pMOS : Vgrille négative canal de trous Grille Source 1. RAPPELS - Transistors MOS et Technologie CMOS Modèle logique de transistor MOS Grille Grille Source Drain Vgs = 5 V Vgs = 0 V Source Drain Vg = 1 Vg = 0 Vgs = 0 V Vgs = - 5 V Transistor MOS ⇒ commutateur 1. RAPPELS - Transistors MOS et Technologie CMOS Fonctionnement du transistor NMOS à enrichissement Source Grille Source Drain Grille Drain n n Substrat p Source Grille Drain + --- +++ --- + + --- +++ --- + ++++++++++++++ ++++++++++++++ ++++++++++++++ Entre les zones enrichies en électrons et la zone déplétée en électrons (substrat), il y a une zone sans aucun porteur. 1. RAPPELS - Transistors MOS et Technologie CMOS Fonctionnement du transistor NMOS à enrichissement Source n Grille Drain canal E n Trous Electrons Si Vgs ≠ 0 ⇒ canal p devient pSubstrat p Si Vgs augmente ⇒ canal p- devient p-Si Vgs > Vth ⇒ canal p-- devient n ⇒ régime d’inversion, les régions n+ sont en liaison ⇒ un courant Ids circule entre source et drain si Vds ≠ 0 Ids à Vds cte Si Vg = 0 ⇒ nMOS bloqué Si Vg = Vdd ⇒ nMOS passant Vgs 1. RAPPELS - Transistors MOS et Technologie CMOS Fonctionnement du transistor NMOS à enrichissement Source Régine bloqué Ids = 0 n+ Régime saturé Ids = cte quand Vds ↑, alors Rds ↑ Grille n+ Couche déplétion Grille n+ Pincement Vgs ≥ Vth ; Vds = 0 Drain n+ Couche d’inversion Source Drain n+ Canal de type n Source Régime linéaire Ids ≠ 0 Grille Couche déplétion Vds ≤ Vgs - Vth Drain n+ Vds > Vgs - Vth 1. RAPPELS - Transistors MOS et Technologie CMOS Fonctionnement du transistor PMOS à enrichissement Source Fonctionnement dual de celui du NMOS à enrichissement Grille p Electrons Drain p E Trous Substrat n Ids Vgs Vgs < 0 à Vds cte Si Vg = 0 ⇒ pMOS passant Si Vg = Vdd ⇒ pMOS bloqué Vdd 1. RAPPELS - Transistors MOS et Technologie CMOS Résumé : fonctionnement du MOS à enrichissement Source n+ Grille Drain Source n+ Grille p+ Drain p+ Vdd Substrat n Substrat p Substrat p Ids 0 5V Substrat à la masse Vth > 0 Source au potentiel le plus bas Porteurs = électrons Vgs = 5 V Vgs = 5 V Vgs = 5 V Vgs = 4 V Vgs = 4 V Vgs = 3 V Vgs = 3 V Vds Vds Ids 0 -5V Substrat à Vdd Vth < 0 Source au potentiel le plus élevé Porteurs = trous 1. RAPPELS - Transistors MOS et Technologie CMOS Technologie CMOS - l’inverseur Vdd G S Ids (pMOS) = Ids (nMOS) Vds (nMOS) - Vds (pMOS) = Vdd D Entrée Sortie D G S Vgs (nMOS) = Vin Vgs (pMOS) = - ( Vdd - Vin ) Vds (nMOS) = Vout 1. RAPPELS - Transistors MOS et Technologie CMOS Technologie CMOS - l’inverseur Caractéristique de transfert : les 5 régions Vdd A B C Sortie D 0 0 Vth(n) Vdd/2 Entrée E Vdd-Vth(p) Vdd A N bloqué, P linéaire B N saturé, P linéaire C N saturé, P saturé D N linéaire, P saturé E N linéaire, P bloqué 1. RAPPELS - Transistors MOS et Technologie CMOS Technologie CMOS - avantages ➼ Densité d ’intégration élevé ➼ Consommation de puissance uniquement en régime dynamique ID 0 0 Vdd/2 Vdd Vin 1. RAPPELS - Eléments d’architecture des CIs Portes CMOS élémentaires A S Vdd A S A nMOS A S B A B A S A S B B B pMOS A B S A 0 1 0 1 0 1 1 0 1 0 1 1 0 1 0 0 1. RAPPELS - Eléments d’architecture des CIs 3 vues pour une fonction A B A S B B Vdd A Gnd métal A polysilicium Diffusion p B Diffusion n S Vdd S 1. RAPPELS - Eléments d’architecture des CIs Portes complexes (1) Vdd Plan P Input Output Plan N Les transistors P sont utilisés pour amener le 1 en sortie et les transistors N pour amener le 0. Il n’y a aucune perte de tension. Gnd A chaque instant, un et un seul des plans N et P est conducteur (sauf lors d’une transition). Puisque l’un est fait de transistors N et l’autre de transistors P, les deux plans doivent être duals. Les deux plans partagent les mêmes entrées et ont le même nombre de transistors. 1. RAPPELS - Eléments d’architecture des CIs Portes complexes (2) A B C D E S AND = transistors série OR = transistors parallèle Vdd A C B Pour construire le plan P, on doit utiliser l’une des deux méthodes suivantes: D 1) inverser les règles ci-dessus pour le plan P E S C A B D Pour obtenir la vue au niveau transistor d’une porte complexe, on doit partir du plan N et utiliser les règles suivantes: E 2) utiliser les règles de De Morgan pour complémenter la fonction, et procéder comme pour le plan N 1. RAPPELS - Eléments d’architecture des CIs Additionneur AiBiCi 000 001 010 011 100 101 110 111 Ai Bi Ci+1 Si 0 0 0 1 0 1 1 1 0 1 1 0 1 0 0 1 Ci+1 Ci Si A3B3 Equations S i = Ai ⊕ Bi ⊕ Ci Ci+1 = AiBi + Ci ( Ai ⊕ Bi) C4 A2B2 C3 + S3 A1B1 C2 + S2 A0B0 C1 + S1 C0=0 + S0 1. RAPPELS - Eléments d’architecture des CIs Additionneur à carry anticipée b3a3 b2a2 b1 a1 b0a0 G.P. G.P. G.P. G.P. P3 G3 P2 G2 P0 G0 r0 C.L.U. r4 r3 Les retenues de chaque étage sont évaluées en même temps P1 G1 r2 r1 Pi = Ai ⊕ Bi s3 s2 s1 s0 Gi = Ai.Bi 1. RAPPELS - Eléments d’architecture des CIs Soustracteur AiBiCi 000 001 010 011 100 101 110 111 Ai Bi Ci+1 Si 0 1 1 1 0 0 0 1 0 1 1 0 1 0 0 1 Equations Ci+1 Ci Si A≥B alors C4=0 sinon C4=1 C4 Si A3B3 A2B2 A1B1 A0B0 + - + - + - + - C3 C2 C1 C0=0 S i = Ai ⊕ Bi ⊕ Ci Ci+1 = AiBi + Ci ( Ai ⊕ Bi) S3 S2 S1 S0 1. RAPPELS - Eléments d’architecture des CIs Multiplieur A=A3 A2 A1A0 B=B3 B2 B1 B0 S = A * B A3 A2 A1 A0 B3 B2 B1 B0 * A3 B0 A2B0 A1B0 A0B0 S=S7S6S5S4S3 S2 S1S0 L2 A3 B1 A2B1 A1B1 A0B1 L3 A3 B2 A2B2 A1B2 A0B2 Ri Ai-1 L4 A3 B3 A2B3 A1B3 A0B3 Bj P7 P6 P5 P4 L1 P3 P2 R1 + L3 = R2 => P1 P0 + L1 + L2 = R1 Ri+1 => R2 + L4 = S 1. RAPPELS - Eléments d’architecture des CIs Multiplieur A3 Il existe de nombreuses autres structures de multiplieur 0 A2 + A3 + + S6 A2 A2 + + S5 S4 + A1 A0 B0 B1 0 A0 + + A0 A0 + + A1 A1 A1 + + A3 S7 A3 A2 B2 0 B3 0 S3 S2 S1 S0 1. RAPPELS - Eléments d’architecture des CIs Diviseur 1 0 1 1 1 0 0 - 1 0 0 1 0 , 1 1 0 0 0 0 1 1 - 0 0 0 0 1 1 0 - 1 0 0 0 1 0 0 - 1 0 0 0 0 0 0 - 0 0 0 0 0 0 0 - 0 0 0 0 0 1 0 , 1 1 0 0 Si R>B alors Q=1 et R-B sinon Q=0 et R A=A3 A2 A1A0 B=B3 B2 B1 B0 S = A / B , S=S7S6S5S4 S3 S2 S1S0 1. RAPPELS - Eléments d’architecture des CIs R B + - + Ci+1 Si alors 1 Diviseur 0 Q3 Ci 0 0 A3 0 B3 B2 B1 Bo + - + - + - + - + -0 Q2 A2 0 B3 B2 B1 Bo + - + - + - + - + -0 Q1 0 R 0 A1 0 B3 B2 B1 Bo + - + - + - + - + -0 A0 0 B3 B2 B1 Bo + - + - + - + - + -0 Q0 , Q-1 R B Ci+1 Si + - - Si Ci 0 0 B3 B2 B1 Bo + - + - + - + - + -0 Q-2 0 0 B3 B2 B1 Bo + - + - + - + - + -0 Q-3 R 0 0 B3 B2 B1 Bo + - + - + - + - + -0 Q-4 0 0 B3 B2 B1 Bo + - + - + - + - + -0 1. RAPPELS - Eléments d’architecture des CIs Mémoires statiques (SRAMs) Ligne de commande ➼ ➼ ➼ plus rapides plus fiables plus facile à utiliser Utilisation : mémoire cache Vdd Bit Bit Mémoires dynamiques (DRAMs) capacités de stockage plus élevées que les SRAMs (car plus petites) ➼ consomment moins de puissance Ligne de commande ➼ Utilisation : mémoire de masse (sur carte mère) Bit 1. RAPPELS - Eléments d’architecture des CIs Mémoires Mortes ➘ ROM ➘ PROM ROM programmable par l’utilisateur ➼ technologie bipolaire ➼ programmation par fusible (impulsion de courant) ➼ non reprogrammable ➼ ➘ EPROM et EEPROM ➼ ➼ ➼ technologie CMOS programmation par grille flottante effacement par UV (électrique pour les EEPROMs) 1. RAPPELS - Eléments d’architecture des CIs Les systèmes séquentiels Entrées Primaires x(t) Pseudo-Entrées Primaires y(t) ➘ Bloc Combinatoire C Eléments mémoire Sorties Primaires z(t) Pseudo-Sorties Primaires Y(t) Horloge Eléments séquentiels ➼ ➼ ➼ bascules RS, JK, D, ... registres série, parallèle, à décalage, ... compteurs synchrones, décompteurs, ... 1. RAPPELS - Eléments d’architecture des CIs Exemple d ’architectures de Microprocesseur ➼ Von Neumann (une seule mémoire pour instructions et données) ➼ Harvard (deux zones : une pour instructions, une pour données) ➼ pipeline (rapide mais duplication de registres - surface) ➼ multitache (comprend un “Hardware scheduler”) ➼ parallèle (compromis vitesse/surface) ➼ VLIW (Very Long Instruction Word) ➼ … Les architectures des microprocesseurs actuels sont toutes des architectures pipelines (7 niveaux pour le PowerPC, 20 pour le Pentium 4) de type RISC.
