Evaluation de la robustesse de circuits intégrés vis-à

N°d'ordre : 02ISAL0044
Année 2002
Thèse
Evaluation de la robustesse de circuits
intégrés vis-à-vis des décharges
électrostatiques
Présentée devant
L’Institut National des Sciences Appliquées de Lyon
Pour obtenir
Le grade de docteur
Formation doctorale : Dispositifs de l’Electronique Intégrée
École doctorale : Electronique, Electrotechnique et Automatique
Par
Agnès GUILHAUME
(Ingénieur)
Soutenue le 20 Septembre 2002 devant la Commission d’examen
Jury MM.
M. BAFLEUR
J-P. CHANTE
Y. DANTO
P. GALY
M. LEMITI
I. LOMBAËRT-VALOT
Directeur de recherche
Professeur
Professeur
Professeur assistant
Maître de conférences
Chef de service
Rapporteur
Rapporteur
Thèse préparée dans le service Composants Electroniques et Optoélectroniques du
Centre Commun de Recherches du groupe EADS France
Le réel n’est jamais « ce qu’on pourrait croire »
mais il est toujours ce qu’on aurait dû penser.
Gaston Bachelard
5HPHUFLHPHQWV
5HPHUFLHPHQWV
Le travail présenté dans ce mémoire a été réalisé au Centre Commun de Recherches (CCR) du groupe EADS, en collaboration avec l’INSA de Lyon et le Pôle
Universitaire Léonard de Vinci (Paris-La-Défense), dans le cadre d’une convention
avec l’ADERA (Association pour le Développement de l’Enseignement et des Recherches auprès des universités, des centres de recherches et des entreprises
d’Aquitaine).
A l’issue de cette thèse, je souhaite remercier Monsieur M. Lecoq pour m’avoir
accueillie dans le département « Techniques de base physique et mathématiques »
du CCR. Je tiens également à témoigner toute ma reconnaissance à Madame
I. Lombaërt-Valot, responsable du service « Composants électroniques et optoélectroniques » pour les encouragements, le suivi et la confiance qu’elle m’a accordés au cours de ces trois années et des trois années de stage précédentes.
Je remercie sincèrement Monsieur B. Foucher pour m’avoir proposé ce sujet et
pour m’avoir encadrée dans ce travail. Par ses compétences, ses grandes qualités
humaines et ses précieux conseils, il a rendu ce travail particulièrement intéressant.
Sans les discussions que nous avons eues, cette étude n’aurait pu aboutir.
Je témoigne toute ma reconnaissance à Monsieur JP. Chante, professeur à l’INSA
de Lyon, pour avoir accepté de diriger cette thèse. Je remercie également Monsieur
P. Galy, chargé de recherche et professeur assistant au Pôle Universitaire Léonard
de Vinci, d’avoir co-dirigé ces travaux avec tant d’intérêt et de disponibilité. La
clarté de leurs analyses et leurs qualités scientifiques m’ont permis de progresser.
Qu’ils trouvent ici le témoignage de ma profonde reconnaissance.
J’adresse également mes remerciements aux personnes qui ont accepté de participer à mon jury de thèse : à Madame M. Bafleur, directeur de recherche au LAAS
de Toulouse et à Monsieur Y. Danto, professeur à l’IXL de Bordeaux, qui en qualité de rapporteurs, ont jugé mon travail et porté une grande attention à la relecture
de ce mémoire, ainsi qu’à Monsieur M. Lemiti, maître de conférence à L’INSA de
Lyon.
5HPHUFLHPHQWV
Ce travail a été réalisé en étroite collaboration avec la société STMicroelectronics.
Je tiens à remercier Monsieur P. Salomé, Mademoiselle C. Richier et les membres
de leurs équipes. Ils ont rendu ces échanges possibles et m’ont fait part de leur expérience de fabricants dans le domaine des ESD. Ces semaines passées sur les sites
de Crolles et du Polygone ont été très enrichissantes.
De nombreux travaux de mesures et de simulations ont aussi été réalisés en collaboration avec Philips Composants à Caen. Je dois beaucoup à Monsieur S. Bardy,
Monsieur F. Blanc et à Monsieur S. Dufrenne pour leur accueil, leurs conseils et
pour la confiance qu’ils m’ont accordée pendant ces trois années.
Je tiens à remercier Monsieur Guerveno et Monsieur Caignard du service Expertise
et Technologie Composant de la société MBDA pour leurs observations EMMI.
J’en profite également pour témoigner, à l’équipe du service « Composants électroniques et optoélectroniques », ma profonde sympathie : en particulier à Madame C.
Munier, qui m’a accueillie au cours de mes premiers stages au CCR et qui a accepté de relire mon manuscrit et à Agnès, Alix, Alain, Christophe, Faresse, Gregor,
Guillaume, « Maître » Hieu, Jean-Pierre, Julien, Laëtitia, Olivier, Patrick, Régis,
Vincent et aux nombreux stagiaires. Certains d’entre eux sont déjà partis vers
d’autres horizons. Pour d’autres, cette année sera décisive, aussi, je leur adresse
mes encouragements.
Enfin, c’est avec beaucoup d’émotion que je remercie mes parents, mes frères et
sœurs, Nicolas et tous mes amis pour le soutien et la confiance qu’ils m’ont toujours accordés.
6RPPDLUH
6RPPDLUH
6RPPDLUH
1
*ORVVDLUH
3
/LVWH GHV ILJXUHV HW WDEOHDX[
6
,QWURGXFWLRQ JpQpUDOH
12
*pQpUDOLWpV VXU OHV GpFKDUJHV pOHFWURVWDWLTXHV
1.1 Introduction.
1.2 Modèles de décharges
1.2.1 Tests en qualification
1.2.2 Tests d’aide à la conception
1.2.3 Discussion
1.3 Phénomènes physiques et modes de défaillances associés aux ESD
1.3.1 Effets parasites du boîtier
1.3.2 Réponse d’un transistor MOS à une décharge électrostatique
1.3.3 Modes de défaillances et techniques d’analyses
1.4 Protection des composants électroniques contre les décharges électrostatiques
1.4.1 Protection des circuits intégrés
1.4.2 Structures de protection
1.4.3 Procédés technologiques.
1.5 Conclusions
6LPXODWLRQ QXPpULTXH GHV SKpQRPqQHV SK\VLTXHV DVVRFLpV DX[ (6'
2.1 Introduction
2.2 Procédés de fabrication
2.2.1 Simulation des principales étapes technologiques
2.2.2 Calibrage des résultats
2.2.3 Discussions
2.3 Comportement physique
2.3.1 Formalisme et équations locales
2.3.2 Résolution numérique
2.3.3 Simulation du test TLP
2.3.4 Simulation du test HBM
2.3.5 Simulation du test CDM
2.3.6 Discussions
15
16
16
17
21
24
25
25
26
28
32
32
34
36
39
41
42
43
43
43
44
45
45
51
55
59
60
66
6RPPDLUH
2.4 Circuit et modèles électriques
2.4.1 Modèles électriques classiques
2.4.2 Modèles ESD compacts
2.4.3 Discussions
2.5 Conclusions
69
69
70
71
72
(YDOXDWLRQ GH OD WHQXH (6' GH WHFKQRORJLHV PDWXUHV
3.1 Introduction
3.2 Transistor GGNMOS
3.2.1 Composant étudié
3.2.2 Mesures expérimentales
3.2.3 Simulations ESD
3.2.4 Discussions
3.3 Comparaison transistor GGNMOS/dispositif LVTSCR
3.3.1 Composant LVTSCR
3.3.2 Mesures expérimentales
3.3.3 Simulations ESD
3.3.4 Discussions
3.4 Conclusion
(YDOXDWLRQ GH OD WHQXH (6' GH WHFKQRORJLHV PDWXUHV
4.1 Introduction
4.1.1 Mesures expérimentales
4.1.2 Simulations physiques
4.2 Thyristors
4.2.1 Dispositifs SCR
4.2.2 Dispositifs LVTSCR
4.2.3 Discussions
4.3 Comparaison de plusieurs composants
4.3.1 Dispositifs SCR, LVTSCR et GGNMOS submicroniques
4.3.2 Composants submicroniques et technologies matures
4.3.3 Discussions
4.4 Conclusion
73
74
74
74
76
83
96
97
97
98
102
107
108
109
110
110
111
114
114
125
136
137
137
137
143
144
&RQFOXVLRQV
146
%LEOLRJUDSKLH
149
$QQH[H FRQILGHQWLHOOH
162
*ORVVDLUH
*ORVVDLUH
ACS
B
BV
BVCBO
BVCEO
BVox
C
Cair
CAO
CC
CCDM
Cdiél
CDM
Cgb
Cgd
Cgs
CHBM
CMM
CPU
DC
DUT
&
(
E
EMMI
EOS
Eox
ESD
ESD2
ETB
FCDM
“Anode Cathode Spacing” – distance anode cathode (µm)
Base
“Breakdown Voltage” – Tension de claquage (V)
Tension de claquage collecteur/base émetteur ouvert(V)
Tension de claquage collecteur/émetteur base ouverte (V)
Tension de claquage de l’oxyde (V)
Collecteur
Capacité équivalente de l’air (pF)
Conception Assistée par Ordinateurs
Court-Circuit
“Contact CDM” – Test CDM par contact
Capacité équivalente d’un diélectrique (pF)
“Charged Device Model” – Modèle du composant chargé
Capacité grille-substrat (pF)
Capacité grille-drain (pF)
Capacité grille-source (pF)
Capacité de charge du test HBM (100 pF)
Capacité de charge du test MM (200 pF)
“Central Processing Unit” – Unité centrale de calculs
“Direct Current” – Courant continu
“Device Under Test” – Composant sous test
Champ électrique (V/cm)
Emetteur
“Emission Microscopy for Multi-Layer Inspection” – Microscope
à émission
“Electrical Over Stress” – Surcharges électriques
Champ électrique critique de l’oxyde (V/cm)
“Electro-Static Discharge” – Décharges électrostatiques
“Extremely Sensitive ESD Device” – Composants particulièrement sensibles aux ESD
Equation de Transport de Boltzmann
“Field CDM” – Test CDM par champ
*ORVVDLUH
FIB
GCNMOS
GGNMOS
HBM
HV
HVCDM
HVHBM
HVMM
HVTLP
I
<I>
Iav
I bd
I bs
I ds
Ileak
I pS
I pR
Ir
I t1
I t2
&
J
L
LDD
L HBM
L MM
LVTSCR
M
MEB
MEMS
MET
MM
MOS
N/A
NMOS
NPN
PCB
PDV
PT
Q
“Focus Ion Beam” – Faisceau d’ions focalisés
“Gate Coupled NMOS” – NMOS à grille couplée
“Grounded-Gate NMOS” – NMOS grille à la masse
“Human Body Model” – Modèle du corps humain
“High Voltage” – Haute tension (V)
Haute Tension CDM (V)
Haute Tension HBM (V)
Haute Tension MM (V)
Haute Tension TLP (V)
Courant (A)
Courant moyen (A)
Courant d’avalanche (A)
Courant substrat-drain (A)
Courant substrat-source (A)
Courant drain-source (A)
Courant de fuite (A)
Courant de pic en court-circuit (A)
Courant de pic pour 500 Ω
Distorsion du courant (A)
Courant de 1er claquage (A)
Courant de 2nd claquage (A)
Densité de courant (A/µm) (cf. p65)
Longueur d’une ligne de transmission (m)
“Low Diffusion Drain” – Diffusion de drain faiblement dopée
Inductance parasite d’un testeur HBM (7,5 µH)
Inductance parasite d’un testeur MM (0,5 µH)
“Low Voltage Threshold SCR” – SCR à faible tension de déclenchement
Facteur de multiplication par avalanche
Microscope Electronique à Balayage
“MicroElectroMechanical Systems” – Systèmes micro-électromécaniques
Microscope Electronique à effet Tunnel
“Machine Model”- Modèle de la machine
Metal Oxyde Semiconducteur
Non Applicable
Transistor MOS canal N
Transistor bipolaire de type NPN
“Printed Circuit Board” – Carte imprimée
“Puissance Dissipation Volume” – Volume de dissipation de
3
puissance (µm )
Protection ESD
Opérateur de collisions
*ORVVDLUH
Rb
Rd
RDUT
Rdyn
RF
RHBM
Rin
RMM
Roscillo
Rout
Rs
SCDM
SCR
SIMS
SOI
SPNMOS
T
TCAD
tdS
tdR
TEM
TF
TLP
Tn
Tox
Tp
trS
trR
ULSI
V
<V>
Vh
Vt1
Vt2
Résistance de substrat (Ω)
Résistance de drain (Ω)
“DUT Resistance” – Résistance du composant sous test (Ω)
Résistance dynamique (Ω)
“Radio Frequencies” – Radio Fréquences
Résistance de charge HBM (1500 Ω)
Résistance de découplage des étages de protection en entrée (Ω)
Résistance de charge MM (0 Ω)
Résistance interne d’un oscilloscope (Ω)
Résistance de découplage des étages de protection en sortie (Ω)
Résistance de source (Ω)
“Socketed CDM” – Test CDM sur support
“Silicon Controlled Rectifier” - Thyristor
“Secondary Ion Mass Spectroscopy” – Spectroscopie de masse
d’ions secondaires
“Silicon On Insulator” – Silicium sur isolant
“Substrate Pump NMOS” – NMOS à pompage de substrat
Température du réseau (K)
“Technological Computer-Aided Design” – Outils de simulations
technologiques assistés par ordinateurs
Temps de descente en court-circuit (ns)
Temps de descente aux bornes d’une résistance de 500 Ω (ns)
« Transmission Electronic Microscopy » - Microscopie Electronique à Transmission
Température de fusion du matériau (K)
“Transmission Line Pulse” – Impulsions générées par une ligne de
transmission
Température des électrons déthermalisés (K)
Epaisseur d’oxyde (µm)
Température des trous déthermalisés (K)
Temps de montée en court-circuit (ns)
Temps de montée aux bornes d’une résistance de 500 Ω (ns)
« Ultra-Large-Scale Integration » - Intégration à une échelle ultra
large
Tension (V)
Tension moyenne (V)
Tension de maintien (V)
Tension de 1er claquage (V)
Tension de 2nd claquage (V)
/LVWH GHV ILJXUHV HW WDEOHDX[
/LVWHGHVILJXUHV
Figure
Figure
Figure
Figure
Figure
Figure
Figure
1.1
1.2
1.3
1.4
1.5
1.6
1.7
Figure 1.8
Figure 1.9
Figure 1.10
Figure 1.11
Figure 1.12
Figure 2.1
Figure 2.2
Figure 2.3
Figure 2.4
Figure 2.5
Figure 2.6
Figure 2.7
Figure 2.8
Figure 2.9
Figure 2.10
Modèle de décharge du corps humain (HBM)
Forme d'onde HBM théorique aux bornes d'un court-circuit pour une tension de 2000 V
Forme d'onde MM théorique aux bornes d'un court-circuit pour une tension de 200 V
Schéma électrique d'un appareil de tests TLP
Représentation schématique d'un appareil de tests FCDM
Composant GGNMOS
Caractéristiques I=f(V) d'une diode polarisée en inverse et testée en ESD par des décharges d'amplitudes croissantes
Schéma de principe d'un circuit intégré en technologie CMOS et des structures ESD
nécessaires à sa protection
Structures de protection ESD
Caractéristiques I=f(V) de structures classiques
Réduction d’échelle de la profondeur de jonction, de l’épaisseur d’oxyde et du volume
de dissipation d’énergie et effet sur la tenue ESD des composants
Evolution des structures de protections ESD en fonction des avancées technologiques
Description des principales étapes de simulations
Simulation du procédé de fabrication d’un transistor GGNMOS sous Silvaco
Illustration, pour un transistor NMOS, de la nécessité d’adapter le maillage aux besoins de simulations
Influence des conditions aux limites sur la répartition de la tempéra-ture dans un composant
Méthodes de simulation TLP
Comparaison des simulations de décharges HBM réalisées aux bornes d’une résistance
de 500 Ω et des mesures correspondantes sur un testeur HBM ETS 910
Illustration de la procédure de test FCDM (sur un composant)
Schéma de simulation du test FCDM sur un module de calibrage du type de l’ESD Association
Séquence de test FCDM
Forme d’onde en courant de type FCDM pour une séquence de deux impulsions (positive et négative)
/LVWH GHV ILJXUHV HW WDEOHDX[
Figure 2.11
Figure 2.12
Figure 2.13
Figure 2.14
Figure 2.15
Simulations physiques d’une onde FCDM pour différentes tensions HVCDM
Circuit électrique équivalent du test FCDM du module de calibation
Représentation schématique des mouvements de charges induits par un test FCDM
Modèle électrique classique d’un transistor MOS
Modèle compact d’un transistor MOS soumis à des ESD
Figure 3.1
Figure 3.2
Figure 3.3
Figure 3.4
Figure 3.5
Figure 3.6
Figure 3.7
Figure 3.8
Environnement du transistor GGNMOS sous test
Transistor GGNMOS vu de dessus
Transistor GGNMOS vu en coupe selon l’axe xx’
Impulsion TLP appliquée sur le drain du transistor GGNMOS (1)
Réponse temporelle en tension du transistor GGNMOS (1) et capture de <V>
Caractéristique TLP du transistor GGNMOS (1)
Observations EMMI
Observation au MEB du transistor GGNMOS après gravure HF (48%) pendant 10 minutes x1200
Caractéristique J=f(V) du transistor GGNMOS : méthode de la « rampe »
Potentiel électrostatique à l’état initial et pour le point A selon l’axe yy’ du transistor
et largeurs des Zones de Charges d’Espace (ZCE) correspondantes
Champ électrique aux bornes de la jonction drain/substrat selon l’axe yy’ du transistor
pour les points 0, A, B, C, D et E
Fonctionnement du transistor GGNMOS au point A
Fonctionnement du transistor GGNMOS au point B
Influence au cours du temps de la pente en courant sur la tension de drain du transistor
GGNMOS et plus spécifiquement sur la valeur de V t1
Evolution de la tension de premier claquage V t1 en fonction de la pente en courant dJ/dt
Courbe de tendance associée à la variation de la tension de drain du GGNMOS en
fonction du temps
Calcul de la capacité équivalente C dans le cas du GGNMOS
Fonctionnement du transistor GGNMOS au point E
Réponse en tension du transistor GGNMOS aux impulsions TLP carrées de temps de
montée 20 ns et de longueur de palier d’impulsions 80 ns.
Caractéristique J=f(V) du transistor GGNMOS : méthode TLP
Impulsion en courant HBM appliquée sur le drain du transistor GGNMOS
Schéma de principe du test FCDM simulé
Structure LVTSCR vue de dessus
Structure LVTSCR vue en coupe selon l’axe xx’
Impulsions en courant appliquées en entrée des composants GGNMOS (1) et
LVTSCR (1) (générateur haute tension HVTLP à 150 V)
Réponses temporelles en tension des composants GGNMOS (1) et LVTSCR (1)
Paramètres TLP caractéristiques des composants LVTSCR et GGNMOS
Observation EMMI d’un transistor LVTSCR « faiblement » défaillant x440
Caractéristique J=f(V) du composant LVTSCR obtenue par la méthode de la « rampe »
Distributions de la densité de courant dans le LVTSCR aux points A, B, C et D identifiés sur la figure 3.29
Figure 3.9
Figure 3.10
Figure 3.11
Figure 3.12
Figure 3.13
Figure 3.14
Figure 3.15
Figure 3.16
Figure 3.17
Figure 3.18
Figure 3.19
Figure
Figure
Figure
Figure
Figure
Figure
3.20
3.21
3.22
3.23
3.24
3.25
Figure 3.26
Figure 3.27
Figure 3.28
Figure 3.29
Figure 3.30
/LVWH GHV ILJXUHV HW WDEOHDX[
Figure 3.31
Figure 3.32
Figure 3.33
Figure 3.34
Figure 4.1
Figure 4.2
Figure 4.3
Figure 4.4
Figure 4.5
Figure 4.6
Figure 4.7
Figure
Figure
Figure
Figure
Figure
Figure
Figure
Figure
Figure
Figure
Figure
Figure
Figure
4.8
4.9
4.10
4.11
4.12
4.13
4.14
4.15
4.16
4.17
4.18
4.19
4.20
Figure 4.21
Figure 4.22
Figure 4.23
Figure 4.24
Figure 4.25
Figure
Figure
Figure
Figure
4.26
4.27
4.28
4.29
Distributions (a) de taux d’ionisation par impacts et (b) de la tempé-rature dans le
LVTSCR au point E
Réponses en tension d’un composant LVTSCR et d’un transistor GGNMOS à une
rampe en courant dJ/dt=2.10 5 A.µm-1 .s-1
Oscillations observées durant les 5 premières nanosecondes de la dé-charge (vue
agrandie de la figure précédente)
Caractéristiques J=f(V) des composants GGNMOS et LVTSCR : simula-tions TLP
Représentation schématique du composant GGNMOS vu en coupe
Comparaison des résultats de simulations thermoélectrique et hydro-dynamique aux
mesures expérimentales
Importance du choix des profils de diffusion pour la simulation des composants submicroniques
Composant SCR
Schéma électrique équivalent et polarisation du composant SCR
Caractéristique J(V) en échelle linéaire du composant SCR : méthode de la « rampe »
Caractéristique J(V) en échelle logarithmique du composant SCR : méthode de la «
rampe »
Fonctionnement du composant SCR au point A
Densité de porteurs et champ électrique au point A (selon l’axe zz’)
Fonctionnement du composant SCR au point B
Densité de porteurs et champ électrique au point B (selon l’axe zz’)
Représentation schématique des zones dopées du thyristor PNPN
Fonctionnement du composant SCR au point D
Densité de porteurs et champ électrique au point D (selon l’axe zz’)
Fonctionnement du composant SCR au point E
Densité de porteurs et champ électrique au point E (selon l’axe zz’)
Echauffement du SCR
Fonctionnement du composant SCR au point G
Densité de porteurs et champ électrique au point G (selon l’axe zz’)
Représentation schématique des composants LVTSCR vus de dessus et définition des
paramètres géométriques variables
Vue en coupe d’un composant LVTSCR selon l’axe xx’
Schéma électrique équivalent et polarisation du composant LVTSCR
Caractéristique J=f(V) en échelle linéaire des composants SCR et LVTSCR (1) simulés
par la méthode de la « rampe »
Caractéristique J=f(V) en échelle logarithmique des composants SCR et LVTSCR (1)
simulés par la méthode de la « rampe »
Caractéristique J=f(V) en échelle logarithmique du composant LVTSCR (1) simulé par
la méthode de la « rampe »
Fonctionnement du composant LVTSCR au point C
Distribution de la densité de courant dans le LVTSCR aux points A, B, C D, E, F et G
Echauffement du LVTSCR
Caractéristiques J=f(V) des composants LVTSCR (mesures TLP expérimentales)
/LVWH GHV ILJXUHV HW WDEOHDX[
Figure 4.30
Figure 4.31
Figure 4.32
Figure 4.33
Figure 4.34
Figure 4.35
Figure 4.36
Figure 4.37
Figure 4.38
Figure 4.39
Caractéristiques J=f(V) des composants LVTSCR : simulations par la méthode de la «
rampe » (échelle linéaire)
Caractéristiques J=f(V) des composants LVTSCR : simulations par la méthode de la «
rampe » (échelle log)
Caractéristiques J=f(V) linéaires des composants SCR, LVTSCR (1) et GGNMOS simulés par la méthode de la « rampe »
Caractéristiques J=f(V) logarithmiques des composants SCR, LVTSCR (1) et
GGNMOS simulés par la méthode de la « rampe »
Comparaison des caractéristiques J=f(V) de transistors GGNMOS submicroniques et
matures (échelle linéaire, méthode de la « rampe »)
Comparaison des caractéristiques J=f(V) de transistors GGNMOS submicroniques et
matures : simulations par la méthode de la « rampe » (échelle logarithmique)
Comparaison des caractéristiques J=f(V) de transistors GGNMOS submicroniques et
matures : mesures TLP
Comparaison des caractéristiques J=f(V) de dispositifs LVTSCR submicroniques et
matures : simulations par la méthode de la « rampe » (échelle linéaire)
Comparaison des caractéristiques J=f(V) de dispositifs LVTSCR submicroniques et
matures : simulations par la méthode de la « rampe » (échelle log)
Comparaison des caractéristiques J=f(V) des dispositifs LVTSCR sub-microniques et
matures : mesures TLP
/LVWH GHV ILJXUHV HW WDEOHDX[
/LVWHGHVWDEOHDX[
Tableau 1.1
Spécifications de la forme d’onde HBM
Tableau 2.1
Tableau 2.2
Données de la norme CDM pour un oscilloscope de 3,5 GHz
Synthèse des modèles et méthodes retenus pour la simulation physique de structures de
protection ESD
Tableau 3.1
Tableau 3.2
Tableau 3.3
Organisation des mesures expérimentales
Paramètres TLP caractéristiques des transistors GGNMOS (1) et (2)
Grandeurs physiques aux points représentatifs des différents modes de fonctionnement
du transistor GGNMOS
Tableau 3.4 Extraction des paramètres TLP obtenus par simulations en mode « TLP » et « rampe »
et comparaison aux mesures expérimentales ré-alisées sur les transistors GGNMOS référencés (1) et (2)
Tableau 3.5 Synthèse des résultats de mesures et de simulations HBM et TLP
Tableau 3.6 Organisation des mesures expérimentales
Tableau 3.7 Paramètres TLP caractéristiques du dispositif LVTSCR
Tableau 3.8 Synthèse des mesures HBM des composants LVTSCR et GGNMOS
Tableau 3.9 Synthèse des mesures FCDM des composants LVTSCR et GGNMOS
Tableau 3.10 Grandeurs physiques aux points représentatifs des différents modes de fonctionnement
du composant LVTSCR
Tableau 3.11 Synthèse des résultats de simulation TLP des composants LVTSCR et GGNMOS
Tableau 4.1
Tableau 4.2
Tableau 4.3
Tableaux de synthèse des simulations thermodynamique et hydrodynamique et comparaison aux résultats expérimentaux
Résultats de simulation par la méthode de la rampe du transistor GGNMOS (profils de
dopages réels et non résolution des équations hydrodynamiques)
Grandeurs physiques aux points représentatifs des différents modes de fonctionnement
du thyristor
/LVWH GHV ILJXUHV HW WDEOHDX[
Tableau 4.4
Tableau 4.5
Tableau 4.6
Tableau 4.7
Tableau 4.8
Tableau 4.9
Tableau 4.10
Tableau 4.11
Tableau 4.12
Tableau 4.13
Tableau 4.14
Paramètres ESD caractéristiques du composant SCR (méthode de la « rampe »)
Paramètres ESD caractéristiques des composants SCR et LVTSCR (1) simulés par la
méthode de la « rampe »
Grandeurs physiques aux points représentatifs des différents modes de fonctionnement
du dispositif LVTSCR (1)
Dimensions caractéristiques des dispositifs LVTSCR
Mesures DC et TLP des composants LVTSCR
Simulations par la méthode de la « rampe » des composants LVTSCR
Paramètres ESD caractéristiques des composants SCR, LVTSCR (1) et GGNMOS
0,18 µm simulés par la méthode de la « rampe »
Synthèse des résultats de simulation des transistors GGNMOS submicronique et mature
Synthèse des mesures expérimentales DC et TLP des transistors GGNMOS submicronique et mature
Synthèse des résultats de simulation des dispositifs LVTSCR submicronique et mature
Synthèse des mesures expérimentales DC et TLP des transistors LVTSCR submicronique et mature
,QWURGXFWLRQ JpQpUDOH
,QWURGXFWLRQJpQpUDOH
Les équipements électroniques utilisés dans les applications aéronautiques, militaires et spatiales tels que les calculateurs de vols, les dispositifs de sécurité etc…
doivent répondre à des objectifs de qualité et de fiabilité très sévères. La fonction
assurée par un circuit intégré n’est donc pas un argument technique et commercial
suffisant : le fabricant de composants doit aussi s’assurer que ses circuits peuvent
supporter des agressions notamment électromagnétiques, électriques ou radiatives
externes caractéristiques d’un milieu hostile.
Les problèmes liés aux décharges électrostatiques (ESD) sont devenus un souci
majeur à la fin des années 1970, date à laquelle la première conférence internationale sur les ESD fut organisée et à partir de laquelle les microprocesseurs commencent à être couramment utilisés [CHAN00]. Une ESD survient lorsque des
charges électriques sont transférées entre deux corps soumis à une différence de
potentiels. Le risque d’apparition de tels événements est important à chaque étape
de la fabrication des composants, pendant leur introduction finale dans un système
et pendant la vie des équipements électroniques. Les décharges génèrent des densités de courant et des champs électriques très élevés qui induisent des défauts sévères (circuits détruits) ou, plus sournoisement, créent des sites latents de défaillances au sein des composants. A ce jour, plus de 50% des retours clients sont
ainsi attribués aux ESD ou aux surcharges électriques (EOS Electrical Overstresses) [AMER95].
Pour limiter les risques de dégradations, les décharges électrostatiques sont combattues sur deux fronts. D’une part, l’environnement est traité et contrôlé (mise à
la masse des surfaces susceptibles de recevoir des composants, utilisation de surfaces et de vêtements antistatiques, ionisation de l’air…). D’autre part, des structures
de protection sont incorporées dans les systèmes, dans les équipements, sur les
cartes électroniques et dans les circuits intégrés. Leur rôle consiste à évacuer le
courant de décharge ou à écrêter la tension sans perturber le fonctionnement normal du circuit.
En ce qui concerne les circuits, leur robustesse est augmentée par rapport aux ESD.
Toutefois, avec la forte réduction des dimensions et des tensions d’alimentation
,QWURGXFWLRQ JpQpUDOH
réalisées sur les circuits intégrés modernes, les problèmes liés aux ESD se sont
considérablement aggravés. De plus, les méthodes empiriques et itératives utilisées
pour concevoir des structures de protection puis pour qualifier la robustesse des
circuits intégrés vis-à-vis des ESD sont de moins en moins adaptées aux contraintes de réduction des temps de développements des nouveaux composants. Aussi,
pour assurer la fiabilité de ces composants, les équipementiers et les fabricants ne
peuvent plus se limiter aux tests ESD traditionnels.
Pour limiter les défaillances associées aux ESD, l’objectif de ce travail est, dans ce
contexte, de présenter une approche plus méthodique alliant méthodes de caractérisations expérimentales et simulations physiques pour évaluer la robustesse de
structures élémentaires de protection microniques et submicroniques contre les
ESD. Ce type de démarche permettra ensuite de mieux comprendre les méthodes
de tests ESD et de définir des critères de sélection pour les utilisateurs de composants.
Le premier chapitre fait une synthèse des pratiques actuelles. Il tente d’identifier
les questions majeures que se posent technologues, concepteurs et utilisateurs de
composants. Les différents modèles de décharge, les phénomènes physiques et les
modes de défaillances associés aux ESD y sont présentés. Les principes fondamentaux de la protection des composants électroniques contre les décharges électrostatiques y sont également rappelés.
Le deuxième chapitre est consacré à la simulation numérique des phénomènes physiques présents lors de décharges électrostatiques. Après un rapide rappel sur la
simulation des étapes technologiques de fabrication des composants, le document
s’étend plus longuement sur la simulation physique 2D du comportement de composants soumis à une décharge électrostatique. Il présente les modèles empiriques
et les équations électro-thermiques que résout le logiciel de calcul. Différents types
de tests ESD peuvent être pris en compte par l’outil de simulation. Ce chapitre recense les approximations et leur impact sur la validité des résultats de simulation
physique. Le dernier point abordé concerne l’extraction des paramètres ESD. Il fait
état des modèles électriques équivalents construits à partir de ces paramètres et
utilisés pour les simulations globales des circuits intégrés.
Le troisième chapitre présente les travaux relatifs à l’évaluation de la tenue ESD
de technologies matures. Deux structures élémentaires de protection contre les décharges y sont étudiées et comparées : un transistor GGNMOS (Grounded Gate
NMOS) et un dispositif LVTSCR (Low Voltage Triggering Silicon Controlled
Rectifier). Ces travaux posent la question de la représentativité des mesures et de
la validité des résultats de simulation. Ils permettent de qualifier l’outil de simulation physique pour des composants microniques soumis à des ESD.
Le quatrième chapitre traite de l’évaluation de la tenue ESD de composants submicroniques. Pour la simulation physique, le choix des équations à résoudre (électro ,QWURGXFWLRQ JpQpUDOH
thermique seul ou électrothermique et hydrodynamique) se pose pour les composants des technologies 0,18 µm. Des études ont donc été réalisées sur une structure
GGNMOS très épurée pour fixer des conditions de simulation adaptées aux contraintes de temps de calcul. Le chapitre illustre ensuite le fonctionnement d’un thyristor classique et compare ce composant à un dispositif LVTSCR et un transistor
GGNMOS de même technologie puis il décrit l’impact du facteur d’échelle et des
évolutions technologiques sur la robustesse des structures de protection contre les
décharges électrostatiques.
La conclusion de ce manuscrit reprend ces différents aspects de la protection des
composants contre les décharges électrostatiques. Elle est ensuite complétée par
une annexe de diffusion restreinte qui donne des recommandations et des critères
de sélection des composants utilisables dans des applications aéronautiques, militaires et spatiales.
&KDSLWUH *pQpUDOLWpV VXU OHV GpFKDUJHV pOHFWURVWDWLTXHV
*pQpUDOLWpVVXUOHVGpFKDUJHV
pOHFWURVWDWLTXHV
,QWURGXFWLRQ
0RGqOHV GH GpFKDUJHV
7HVWV HQ TXDOLILFDWLRQ
7HVWV G¶DLGH j OD FRQFHSWLRQ
'LVFXVVLRQ
3KpQRPqQHV SK\VLTXHV HW PRGHV GH GpIDLOODQFHV DVVRFLpV DX[ (6'
(IIHWV SDUDVLWHV GX ERvWLHU
5pSRQVH G¶XQ WUDQVLVWRU 026 j XQH GpFKDUJH pOHFWURVWDWLTXH
0RGHV GH GpIDLOODQFHV HW WHFKQLTXHV G¶DQDO\VHV
3URWHFWLRQ GHV FRPSRVDQWV pOHFWURQLTXHV FRQWUH OHV GpFKDUJHV
pOHFWURVWDWLTXHV
3URWHFWLRQ GHV FLUFXLWV LQWpJUpV
6WUXFWXUHV GH SURWHFWLRQ
3URFpGpV WHFKQRORJLTXHV
&RQFOXVLRQV
&KDSLWUH *pQpUDOLWpV VXU OHV GpFKDUJHV pOHFWURVWDWLTXHV
,QWURGXFWLRQ
La première partie du document décrit les modèles de tests ESD indispensables en
phase de qualification des structures de protections et des circuits intégrés complexes. Ces tests sont complétés par deux autres modèles moins industriels mais
respectivement capables de caractériser le fonctionnement de composants élémentaires et de rendre compte de l’effet du boîtier en termes de tenue aux décharges
électrostatiques.
La partie suivante énonce les phénomènes physiques associés à l’écoulement des
charges électriques dans les composants. Elle prend comme exemple le fonctionnement d’un transistor GGNMOS (Grounded Gate NMOS) soumis à une ESD et
commente sa caractéristique courant-tension I=f(V). Elle donne également les modes de défaillances spécifiques aux ESD et énumère les techniques d’analyses susceptibles de les révéler.
La synthèse s’achève par l’étude des méthodes de protection « on-chip » des circuits intégrés contre les ESD. Des règles sont à respecter pour concevoir des
structures de protection adéquates puis pour les insérer sur le circuit intégré à protéger. Une attention particulière sera réservée aux nouvelles technologies et aux
évolutions qu’elles entraînent.
0RGqOHV GH GpFKDUJHV
Pour qualifier la tenue d’un composant aux décharges électrostatiques, il est nécessaire de disposer de modèles représentant cet environnement hostile dans lequel
évoluent les composants [AMER95][VINS98].
Deux familles de tests sont distinguées dans ce chapitre :
• les tests en qualification ou méthodes de caractérisations normées et couramment utilisées chez tous les fabricants de composants et chez certains équipementiers,
• les tests d’aide à la conception ou méthodes de caractérisations plus ou moins
bien normées et non encore utilisées de manière systématique par tous les fabricants de composants.
&KDSLWUH *pQpUDOLWpV VXU OHV GpFKDUJHV pOHFWURVWDWLTXHV
7HVWV HQ TXDOLILFDWLRQ
$
0RGqOH GX FRUSV KXPDLQ
Le modèle du corps humain, HBM (Human Body Model), est le test le plus largement utilisé pour qualifier la tenue des composants aux ESD. Depuis son introduction dans les années 1980, il a permis de réduire considérablement le taux de défauts survenus lors de la fabrication puis de l’utilisation des composants.
Le test simule la décharge d’une personne chargée sur un composant électronique.
Le corps de l’opérateur est modélisé par une capacité placée en série avec la résistance de contact de la peau (fonction de la surface de contact de l’opérateur et de
sa résistivité). La sensibilité d’un composant au test HBM est définie par la tension
de charge maximum que le circuit intégré peut supporter sans présenter de défaillance notoire.
La norme HBM, remise à jour en 1998, décrit [AEC98-a][EIAJ97-a][ESD98] :
• les valeurs de la capacité C HBM (100 pF), de la résistance de contact R HBM
(1,5 kΩ) et de l’inductance LHBM (7,5 µH) (cf. Figure 1. 1),
• la forme de l’onde HBM aux bornes d’un court-circuit ou d’une résistance de
500 Ω (cf. Figure 1. 2 et Tableau 1. 1),
• les valeurs maximales de distorsions en courant autorisées1 [LEE99],
• la classification des composants selon leur niveau de tenue aux impulsions
HBM2.
Pour limiter la durée et les coûts des tests HBM industriels, proportionnels au
nombre de broches des circuits, tout en garantissant une certaine reproductibilité
des mesures, il est conseillé de tester sur un échantillon représentatif :
• chaque broche une par une par rapport aux broches d’alimentation,
• chaque broche d’entrée/sortie une par une par rapport aux autres broches
d’entrée/sortie,
1
Les distorsions de courant sont liées aux capacités et inductances parasites présentes dans les testeurs commerciaux.
Classe 1 : composant endommagé par une impulsion HBM inférieure ou égale à 2000 V ; classe 2 : composant qui
fonctionne après un test HBM de 2000 V mais qui ne résiste pas à une impulsion de 4000 V ; classe 3 : composant qui
fonctionne après un test HBM de 4000 V.
2
&KDSLWUH *pQpUDOLWpV VXU OHV GpFKDUJHV pOHFWURVWDWLTXHV
•
toutes les broches du circuit intégré avec un niveau de tension HBM avant de
passer au niveau de tension supérieur.
La broche la plus fragile détermine le seuil de défaillance du composant.
Les spécifications HBM, données dans les « datasheets » des fabricants, sont mal
détaillées car la procédure de test HBM est mal standardisée. Elle impose que les
circuits intégrés soient de classe 1, 2 ou 3 mais le pas en tension des tests HBM
n’est pas fixé par la norme HBM (il peut être égal ou inférieur à 500 V). Les spécifications ne précisent pas non plus le signe de la tension HBM qui conduit à la défaillance du composant.
5+%0
&+%0
0RGqOH GH GpFKDUJH GX FRUSV KXPDLQ +%0
Ω
'87
)LJXUH 22 S)
—+
Ω
&&
+9+%0
/+%0
3
Courant (A)
1,5
1,0
0,5
0,0
0
50
100
150
200
Temps (ns)
)LJXUH )RUPH G¶RQGH +%0 WKpRULTXH DX[ ERUQHV G¶XQ FRXUWFLUFXLW SRXU XQH
WHQVLRQ GH 9
3
C HBM est la capacité de décharge initialement chargée à la tension HV HBM . Le composant, DUT (Device Under Test), est
testé sur un support adapté aux différents boîtiers électroniques.
&KDSLWUH *pQpUDOLWpV VXU OHV GpFKDUJHV pOHFWURVWDWLTXHV
+DXWH WHQVLRQ
+9+%0 9
&RXUDQW GH SLF HQ FRXUWFLUFXLW
,S6 $
&RXUDQW GH SLF SRXU Ω
,S5 $
7HPSV GH PRQWpH HQ FRXUWFLUFXLW
WU6 QV
7HPSV GH PRQWpH SRXU Ω
WU5 QV
7HPSV GH GHVFHQWH HQ FRXUWFLUFXLW
WG6 QV
7HPSV GH GHVFHQWH SRXU Ω
WG5 QV
'LVWRUVLRQ GX FRXUDQW
,U $
7DEOHDX 1$
1$
1$
GH ,S6
1$
1$
1$
GH ,S6
1$
1$
1$
GH ,S6
6SpFLILFDWLRQV GH OD IRUPH G¶RQGH +%0 >(,$-D@
GH ,S6 HW ,S5
4
Les tests HBM, décrits précédemment, permettent de qualifier les composants en
ESD avant de les monter sur cartes. Lors de leur utilisation, les risques de surcharges électriques EOS doivent aussi être pris en compte. Ils sont générés par des
phénomènes transitoires : surtensions d’alimentation, montages sur cartes électroniques, stockage...
Pour modéliser ces surcharges électriques, des tests sont réalisés sur équipements
au moyen de pistolets de décharges conformément à la norme IEC 6100-4-2 ou à
d’autres normes (en fonction du domaine d’application des cartes électroniques).
Ces mesures sont également appelées tests HBM. Il reste pourtant à harmoniser les
méthodologies de test du composant jusqu’au système sur carte car les niveaux de
sévérité des impulsions HBM appliquées sur les circuits intégrés (inférieures ou
égales à 8 kV) n’ont rien avoir avec ceux des décharges appliquées sur les systèmes (de 20 à 25 kV par exemple pour les équipements militaires) [AECT91].
La nature des dégradations EOS (seuil de défaillance, localisation) et de leur forme
d’onde (durée, amplitude) est en effet très différente de celles de tests HBM car de
multiples composants parasites de type RLC se trouvent sur le chemin de la décharge [STAN89]. Avec le pistolet, l’amplitude de la décharge HBM que voit le
composant est probablement très inférieure aux 8 kV directement appliqués sur le
circuit intégré.
4
La signification du sigle N/A est Non Applicable. Le courant de pic (en A) à travers 1500 Ω est approximativement
HV HBM (V)/1500 Ω.
&KDSLWUH *pQpUDOLWpV VXU OHV GpFKDUJHV pOHFWURVWDWLTXHV
%
0RGqOH GH OD PDFKLQH
Le modèle de la machine, MM (Machine Model), a d’abord été utilisé au Japon
puis aux Etats-Unis pour qualifier des composants fabriqués en masse pour
l’industrie automobile. Il simule la décharge d’un appareil métallique sur un composant électronique relié à la masse.
Le circuit électrique équivalent du testeur MM, identique à celui du testeur HBM,
consiste en une capacité de charge de 200 pF en série avec une résistance de surface dont la valeur théorique est nulle. La sensibilité d’un composant au test MM
se caractérise comme pour le modèle HBM par la tension de charge de la capacité
que le circuit peut supporter sans présenter une quelconque défaillance.
La norme MM décrit [AEC98-b][EIAJ97-b][ESD99-a] :
• la valeur de la capacité de charge C MM (200 pF), de la résistance de contact
RMM (nulle) et de l’inductance LMM (0,5 µH),
• la forme de l’onde MM aux bornes d’un court-circuit ou d’une résistance de
500 Ω (cf. Figure 1. 3),
• les valeurs maximales de distorsions en courant autorisées,
• la classification des composants selon leur niveau de tenue aux impulsions
MM5.
4
Courant (A)
2
0
0
50
100
150
200
-2
-4
Temps (ns)
)LJXUH )RUPH G¶RQGH 00 WKpRULTXH j WUDYHUV XQ FRXUWFLUFXLW SRXU XQH
6
WHQVLRQ GH 9
5
Classe 1 : composant endommagé par une impulsion MM inférieure ou égale à 100 V ; classe 2 : composant qui fonctionne après un test MM de 100 V mais qui ne résiste pas à une impulsion de 200 V ; classe 3 : composant qui fonctionne
après un test MM de 200 V.
6
La forme d’onde MM appliquée à un transistor quelconque est très différente de la forme d’onde théorique.
&KDSLWUH *pQpUDOLWpV VXU OHV GpFKDUJHV pOHFWURVWDWLTXHV
L’amplitude de courant maximum et la forme d’onde de la décharge MM la rendent différente de l’impulsion HBM. Elle est en particulier caractérisée par des oscillations sinusoïdales représentatives d’un second ordre amorti. D’autres paramètres tels que la pente dI/dt ou l’énergie imposée par les impulsions MM peuvent
être comparables. Ils expliqueraient pourquoi les résultats des tests MM sont souvent corrélés à ceux des tests HBM et pourquoi certains industriels se dispensent
de les réaliser.
Les résultats des tests MM donnés dans les spécifications des composants devront
en outre être considérés avec la même prudence que les données HBM car les procédures de mise en œuvre de ces tests sont aussi peu standardisées.
7HVWV G¶DLGH j OD FRQFHSWLRQ
$
0HVXUHV SDU LPSXOVLRQV FDUUpHV GH FRXUDQW
La mise en œuvre des tests « go/no go » de types HBM, MM et EOS est possible
en qualification pour tous types de circuits. Ces tests ne permettent par contre pas
de caractériser un composant élémentaire ou un circuit intégré du point de vue de
sa sensibilité aux ESD. Le test TLP (Transmission Line Pulse) a été introduit dans
cet objectif.
Il utilise des impulsions carrées de courant d’amplitudes variables pour étudier le
fonctionnement de composants élémentaires et déterminer leur susceptibilité aux
ESD [BART00][DELA99-a][HENR01-b][KHUR85]. Une ligne de transmission
(câble coaxial de 50 Ω) est chargée à travers une résistance de 2,2 MΩ à une tension inférieure ou égale à 10 kV (cf. Figure 1. 4) [DUFR99-a]. Au basculement du
relais, la résistance de 50 Ω en parallèle avec le DUT garantit que la résistance du
montage sera toujours inférieure à la résistance caractéristique de la ligne coaxiale.
Il est ainsi peu probable de perturber la forme finale de l’impulsion par
d’éventuelles réflexions parasites dans la ligne de transmission. La conversion de
l’impulsion en courant est réalisée par la résistance en série de 700 Ω tant que la
résistance interne du composant est très inférieure à 700 Ω. Aucune norme ne décrit le test TLP mais il est tout de même possible de déterminer, grâce à ce test, la
robustesse ESD d’un composant.
&KDSLWUH *pQpUDOLWpV VXU OHV GpFKDUJHV pOHFWURVWDWLTXHV
Les principales caractéristiques d’une impulsion TLP sont :
• sa largeur : déterminée par la longueur du câble (~10 ns/m) et fixée à 100 ns
(ordre de grandeur de l’impulsion HBM),
• son temps de montée : d’une durée comprise entre 2 et 20 ns,
• son amplitude en courant : mesurée au cours du temps à travers une sonde active de courant et visualisée sur un oscilloscope7,
• la réponse du DUT en tension : mesurée avec une sonde en tension au cours du
temps.
Pour chaque niveau d’impulsion TLP, les valeurs moyennes du courant et de la
tension correspondante sont extraites aux bornes du DUT. Il est ensuite possible,
avec les couples de valeurs [<I>,<V>], de construire une caractéristique <I>=f<V>
quasi-stationnaire du composant sous test. Le courant de fuite est enfin mesuré à
travers le composant après chaque onde TLP pour vérifier si ce dernier fonctionne.
0
,W
/
Ω
,!
,!
+97/3
'87
Ω
6RQGH 9
W
Ω
9W
Ω
9!
9!
6RQGH ,
W
)LJXUH 6FKpPD pOHFWULTXH G¶XQ DSSDUHLO GH WHVWV 7/3
Pour rendre pertinentes les mesures par impulsions carrées, la largeur d’une impulsion TLP est, si possible, fixée égale à celle d’une décharge HBM. Les temps de
montée des ondes sont aussi très proches[NOTE98-a]. La suite de ce document
comparera les résultats des tests HBM et TLP pour savoir s’il serait possible
d’abandonner les mesures HBM au profit de tests TLP « industrialisés ».
7
Le testeur TLP peut être considéré comme une source pure de courant délivrant un courant théorique en ampères égal à
la valeur de la haute tension (HVTLP en kV) divisée par 1400 Ω.
&KDSLWUH *pQpUDOLWpV VXU OHV GpFKDUJHV pOHFWURVWDWLTXHV
%
0RGqOH GX FRPSRVDQW FKDUJp
La décharge électrostatique modélisée par les tests ESD classiques vient de
l’appareil de test et va vers le circuit intégré. Il arrive cependant que les composants se chargent par triboélectricité. La constitution des composants (boîtiers,
taille de la puce et capacités internes) doit donc être prise en compte dans un nouveau modèle de tests ESD.
Le modèle du circuit chargé, CDM (Charged Device Model), représente la décharge propre d’un circuit intégré assemblé dans un boîtier. Dans cette situation, le
circuit précédemment chargé, se décharge lorsqu’une de ses pattes se connecte à la
masse. La source de l’impulsion est alors constituée par le dispositif lui-même et le
rôle du boîtier est bien pris en compte [GOSS97][OLN96].
Le composant, placé pattes en l’air « dead-bug » sur une électrode de charge ou inséré dans un support de test (SCDM Socketed CDM), est chargé :
• par un champ électrique lors du test FCDM (Field CDM) (cf. Figure 1. 5),
• par contact lors du test CCDM (Contact CDM) [STRI01].
)LJXUH 5HSUpVHQWDWLRQ VFKpPDWLTXH G¶XQ DSSDUHLO GH WHVWV )&'0 >+(15@
Les tests CDM sont définis par une norme JEDEC [EIAJ95] et par une norme de
« l’ESD Association » [ESD99-b]. Ces documents décrivent l’onde CDM (intensité
du pic de courant, temps de montée…) [CHAI01][HENR00-b][ORYX01] pour plusieurs modules de calibration :
• des cylindres métalliques de 25,4 et 8,9 mm de diamètre pour la norme JEDEC,
• des cylindres diélectriques (mylar) de 26 et 9 mm de diamètre recouverts d’une
métallisation pour la norme de « l’ESD Association ».
Ils précisent également les conditions de mise en œuvre : séquences de tests, taille
des échantillons représentatifs, classes des composants.
&KDSLWUH *pQpUDOLWpV VXU OHV GpFKDUJHV pOHFWURVWDWLTXHV
Il ne sera plus question du standard JEDEC dans le reste de ce document car cette
norme ne définit pas la procédure de test CCDM alors que la norme de « l’ESD
Association » présente les deux méthodes de tests. Dans la suite de ce manuscrit,
les travaux sur le CDM auront pour but de déterminer les différences de comportement liées aux processus de charge FCDM et CCDM. Ils statueront sur la nécessité, à plus ou moins long terme, de qualifier les composants en CDM avec l’un ou
l’autre des modèles (ou les deux).
A l’heure actuelle, les spécifications des fabricants de composants ne font pas état
de mesures CDM. Ces tests ne sont pas utilisés de manière systématique pour la
qualification des composants et de telles mesures engendreraient des dépenses considérables.
La mise en œuvre des tests CDM est particulièrement longue car le composant
stressé ne peut être testé in situ pour les mesures traditionnelles de courant de
fuite. De nombreux utilisateurs de composants craignent pourtant que les circuits
submicroniques soient particulièrement sensibles aux décharges de type CDM. La
démarche à adopter vis-à-vis des tests CDM mérite donc d’être davantage justifiée.
'LVFXVVLRQ
Cette présentation des différents modèles de tests ESD permet de définir le contexte de l’étude et de poser plusieurs questions essentielles pour les concepteurs de
composants et pour leurs utilisateurs :
• Les tests HBM et MM correspondent-ils aux besoins de qualifications ?
• Les tests TLP et CDM sont-ils indispensables ?
• Les résultats des tests HBM, MM et CDM peuvent-ils être corrélés entre eux et
au test TLP [GIES96][NOTE98-a][STAD97] ?
• Quel test CDM faut-il privilégier ?
En complément des informations recensées dans la littérature, les résultats des mesures et des simulations réalisées dans le cadre de la thèse auront pour objectif de
répondre à ces questions et de définir une procédure de test ESD mieux adaptée.
&KDSLWUH *pQpUDOLWpV VXU OHV GpFKDUJHV pOHFWURVWDWLTXHV
3KpQRPqQHV SK\VLTXHV HW PRGHV GH GpIDLOODQFHV DVVRFLpV
DX[ (6'
Dès qu’une décharge électrostatique est initiée, la charge électrique commence à
être redistribuée. Ce mouvement de porteurs de charges génère des courants liés à
la densité des porteurs et à leur vitesse de déplacement. Il induit des tensions liées
aux composants R, L, C des structures traversées. La manière dont le composant
supporte ces courants et ces tensions transitoires détermine s’il répond toujours à
son cahier des charges.
(IIHWV SDUDVLWHV GX ERvWLHU
Le rôle du boîtier 8 d’un composant sur sa sensibilité aux ESD est particulièrement
complexe. Il est lié à de multiples paramètres :
• nature du matériau d’enrobage (plastique, céramique ou métallique),
• type du boîtier (DIP, BGA…),
• nombre de broches et écartement,
• résistance de substrat,
• répartition des broches ou des lignes d’alimentation…
Mais le poids relatif de ces paramètres n’est pas simple à évaluer et les publications sont en plus assez rares dans ce domaine [DABR98][DUVV95].
La présence de composants parasites de type RLC, induits par le boîtier sur le
chemin d’une décharge, modifie l’impulsion ESD appliquée en entrée du composant. La nature du boîtier est également importante pour la tenue des composants
aux tests CDM car elle détermine la quantité de charges stockées. Enfin, la répartition des lignes d’alimentations sur le circuit imprimé et la prise de contact du
substrat déterminent les différents chemins d’évacuation de l’énergie. Mais tous
ces paramètres ne sont pas pris en compte lors de la conception de nouvelles
structures ESD, qualifiées pour supporter les formes d’ondes HBM et MM. Ils induisent donc un risque de dégradation prématurée des dispositifs qui pourrait être
dissipé grâce au développement des testeurs CDM.
8
Dans le contexte ESD, le boîtier est défini par le matériau d’enrobage, les broches d’interconnexions, les fils du cablage, l’embase, la colle et la puce en silicium.
&KDSLWUH *pQpUDOLWpV VXU OHV GpFKDUJHV pOHFWURVWDWLTXHV
5pSRQVH G¶XQ WUDQVLVWRU 026 j XQH GpFKDUJH pOHFWURVWDWLTXH
Le point suivant dans le trajet de la charge est son passage dans le circuit intégré.
Les transistors NMOS sont souvent utilisés pour dissiper l’énergie induite par
d’éventuelles décharges électrostatiques. Les plots d’interconnexions du circuit
sont alors reliés au drain tandis que la grille, la source et le substrat sont connectés
ensembles à la masse (cf. Figure 1. 6 (a)). De cette manière, le composant est bloqué lors d’une utilisation normale du circuit intégré. Il ne modifie pas la fonctionnalité du circuit. Cette structure de protection sera appelée « Grounded Gate
NMOS » (GGNMOS) dans la suite du document.
La Figure 1. 6 (b) donne la caractéristique I=f(V) du composant lorsqu’une décharge ESD positive est appliquée sur son contact de drain. Les paragraphes suivants décrivent le fonctionnement d’une telle structure [AMER99]. Ils définissent :
• la tension du claquage par avalanche : BV
• le point de premier claquage : V t1, It1
• la tension de maintien : Vh
• la résistance dynamique : Rdyn
• le point de second claquage : Vt2, It2 .
9
6RXUFH
*ULOOH
,
1
1
,
9W -W
'UDLQ
5G\Q
,QMHFWLRQ
GLUHFWH
9W -W
6XEVWUDW
9K
D
)LJXUH %9
9
E
&RPSRVDQW **1026 D 3URFHVVXV GH FRQGXFWLRQ GDQV OH WUDQVLVWRU
E &DUDFWpULVWLTXH , I9 W\SLTXH GX FRPSRVDQW >6=(@
Le premier mécanisme de conduction du GGNMOS est le courant de fuite associé
aux déplacements de porteurs minoritaires à travers la jonction drain/substrat polarisée en inverse. Si le champ à l’intérieur de la zone désertée n’est pas trop élevé,
&KDSLWUH *pQpUDOLWpV VXU OHV GpFKDUJHV pOHFWURVWDWLTXHV
ce processus conduira tout simplement au courant inverse normal Ileak . Un courant
capacitif s’additionne à ce courant de fuite. Il est lié aux capacités de déplétion ou
de recouvrement présentes au sein du composant (cf. Figure 3.12). Il peut abaisser
la tension de claquage par avalanche dynamique des structures.
Si le champ électrique est suffisamment élevé (de l’ordre de 1,5.10 5 V/cm), les
électrons et les trous vont acquérir assez d’énergie cinétique pour être susceptibles,
par collisions avec les atomes du réseau, de générer de nouvelles paires électrons/trous [GROV75][SZE81]. Au cours de ce processus de multiplication par
avalanche (ou d’ionisation par impacts), la conduction du GGNMOS est assurée
par le courant d’avalanche de la jonction en inverse : les électrons transitent immédiatement vers le drain tandis que les trous traversent le volume du substrat.
Avec l’augmentation du courant, la chute de tension due à la résistance de substrat
devient assez grande pour polariser la jonction source/substrat en direct. Des électrons sont alors injectés en grand nombre depuis la source jusqu’au substrat du
transistor GGNMOS. La conduction du transistor bipolaire parasite est amorcée.
Le drain du transistor GGNMOS représente alors le collecteur du transistor bipolaire N+ /P/N+ parasite, la source l’émetteur et le substrat la base.
Ce courant d’électrons majoritaires permet ensuite d’entretenir la conduction du
transistor bipolaire avec une multiplication moins importante. La tension aux bornes du dispositif, moteur de la multiplication, diminue donc de Vt1 (tension de 1er
claquage) à Vh (tension de maintien du transistor bipolaire) ; c’est ce qui explique
le retournement « snapback » observé sur la caractéristique I=f(V) du GGNMOS 9.
Le dernier processus de conduction dans le transistor est lié à l’augmentation de
température dans le composant. Les propriétés thermiques des semi-conducteurs
sont complexes [AMER98][GALY99][SZE81]. La perte de mobilité des porteurs
avec la température augmente la résistance électrique R dyn et la génération de paires électron/trou augmente avec la température.
Le second claquage (Vt2 , It2 ) ou claquage thermique survient lorsque le nombre de
porteurs générés thermiquement n’est plus négligeable devant le dopage initial du
silicium [SALO98]. Le courant électrique a alors tendance à se concentrer dans
9
La tension Vt1 peut être identifiée à la tension de claquage BV CB0 d’un transistor bipolaire, la tension V h à la tension
BVCE0 [AHAR75].
&KDSLWUH *pQpUDOLWpV VXU OHV GpFKDUJHV pOHFWURVWDWLTXHV
certaines régions privilégiées du composant. Ce phénomène surchauffe localement
le silicium. L’emballement thermique ainsi généré peut alors conduire à la formation d’un micro-plasma et à une éventuelle fusion du silicium10 [AMER91].
0RGHV GH GpIDLOODQFHV HW WHFKQLTXHV G¶DQDO\VHV
Après avoir présenté la réponse d’un transistor NMOS soumis une décharge électrostatique, il est nécessaire d’étudier les mécanismes de défaillances associés aux
ESD ainsi que les techniques d’analyses permettant de les trouver pour correctement évaluer la robustesse de composants soumis à des décharges électrostatiques
et pour trouver des règles de prévention limitant les causes d’agressions.
Bien que difficiles à identifier, les mécanismes de défaillances les plus souvent
rencontrés sont parfaitement connus. Ils sont pour la plupart induits par des phénomènes de nature thermique et sont localisés dans le silicium, dans les oxydes ou
dans les métaux11 [AMER97][LEE99][SALO97][VINS98] :
• Le mécanisme de destruction du silicium dépend des profondeurs de jonctions
et de l’étendue des structures. Il se caractérise, dans les composants MOS et bipolaires, par des phénomènes de focalisation du courant et par un fort courant
de fuite de jonctions polarisées en inverse. Il peut conduire à un court-circuit
dans le composant [PIER01].
• La température des porteurs déthermalisés, générée par le claquage d’une jonction polarisée en inverse, peut aussi induire l’injection de porteurs chauds dans
les oxydes voisins. Ce mécanisme de défaillance survient à proximité des zones
les plus fortement dopées des jonctions.
• Les défauts d’oxyde [BARB86] induits par des champs électriques élevés apparaissent quant à eux lorsqu’un signal d’entrée est appliqué sur la grille d’un
composant MOS et si le champ électrique à travers l’oxyde dépasse le seuil de
claquage du diélectrique12 (V>BVox). Ce type de dégradations est favorisé par la
présence de défauts précurseurs dans les oxydes. Il est caractérisé par
l’existence d’un chemin de conduction privilégié.
10
La température de fusion du silicium est 1685 K.
Température de fusion d’un matériau=T F : T F (silicium)=1688 K, TF (aluminium)=933 K
12
Rigidité diélectrique du SiO2 : E ox =10 7 V/cm avec E ox =BV ox /T ox [SZE81]
11
&KDSLWUH *pQpUDOLWpV VXU OHV GpFKDUJHV pOHFWURVWDWLTXHV
•
La fusion des métallisations est enfin liée à la dissipation de chaleur par effet
Joule dans la résistance finie des pistes en aluminium. Ce phénomène est généré par des impulsions en courant d’amplitude et de durée suffisantes. La destruction des interconnexions peut également apparaître suite à la chaleur générée par la présence d’un défaut précurseur dans le silicium ou les oxydes.
Deux sujets principaux mobilisent aujourd’hui les industriels des laboratoires
d’analyses en microélectronique :
• l’identification de signatures de défaillances associées aux agressions électriques ESD et EOS,
• la détection de défauts latents susceptibles, après vieillissement, d’induire des
dégradations sévères des composants.
A l’heure actuelle, l’identification des défauts et de leur origine (EOS, HBM, MM
ou CDM) impose de connaître l’histoire du composant (stade de détection de la
dégradation, environnement dans lequel évoluait le composant, tests subits…). Ces
informations sont souvent confidentielles et difficiles à connaître vu le grand nombre d’intervenants extérieurs ce qui explique la nécessité de créer un herbier de signatures de défaillances associées aux agressions électriques [LAAS02].
Le présence de sites de défaillances latentes ou « défauts latents » induits dans les
circuits intégrés par des impulsions ESD est un sujet encore très controversé
[CROC84][VINS98]. Ces défauts, évolutifs en fonction du temps, ne sont pas détectables lors des tests de fonctionnalité. Ils conduiraient ensuite à des vieillissements prématurés du composant.
Des méthodes expérimentales d’analyses des défauts sont donc indispensables pour
détecter et identifier d’éventuelles dégradations ESD. Elles s’organisent après des
tests de qualification ESD ou pour une expertise de la façon suivante [AMER96]
[URBI87] :
1. Caractérisation électrique du composant (mesures de courants de fuite des
« buffers » d’entrée/sortie et tests fonctionnels)
2. Examen optique non-destructif (microscopie optique, microscopie à émission
EMMI [RUSS98][SALO97], analyses par faisceaux d'ions focalisés FIB, interférométrie laser [POGA01] ou cristaux liquides)
3. Retrait sélectif des couches constituant le circuit intégré
&KDSLWUH *pQpUDOLWpV VXU OHV GpFKDUJHV pOHFWURVWDWLTXHV
4. Examen optique approfondi (microscopie électronique à balayage MEB, microscopie à transmission MET)
La caractérisation électrique de la panne est une étape décisive de l’analyse de défaillance. Il est en effet inconcevable de débuter l’analyse physique sans avoir une
connaissance préalable du défaut électrique interne. Elle nécessite de définir un
critère électrique de défaillance. Pour les composants du commerce seules les spécifications font foi. Pour les composants non spécifiés, le choix du critère est plus
libre et peut conduire à des différences d’interprétations des résultats de tests ESD
[AMER97].
La Figure 1. 7 illustre cette difficulté dans le cas d’une diode polarisée en inverse
et soumise au cours de sa vie à des décharges ESD d’amplitudes croissantes -de (1)
à (3)-. Selon la tension (0,4 V ou 5,5 V) pour laquelle le critère de (10-6 A) est surveillé, différents niveaux de dégradation (ou de claquage) ESD sont obtenus. Par
précaution, dès qu’une mesure s’éloigne de la gamme de tolérance de la caractéristique initiale du composant, celui-ci sera déclaré défaillant (cf. p70).
, ORJ $
)LJXUH &ULWqUH GH—$GpIDLOODQFH
&DUDFWpULVWLTXH
LQLWLDOH
9 9
&DUDFWpULVWLTXHV , I9 G¶XQH GLRGH SRODULVpH HQ LQYHUVH HW WHVWpH HQ
(6' SDU GHV GpFKDUJHV G¶DPSOLWXGHV FURLVVDQWHV j Sur un circuit très intégré de type ULSI comme par exemple une mémoire dynamique comportant plus de 4 millions de cellules élémentaires, il est impossible
d’accéder à des défauts aussi localisés que les impacts ESD sans avoir recours à
des techniques de visualisation performantes. Une fois le composant désencapsulé,
la microscopie optique est immédiate de mise en œuvre mais elle ne permet de localiser que les phénomènes de décoloration ou de fusion des pistes en aluminium.
Dans de nombreux cas, cette investigation ne donne que peu de résultats car les
couches de surface font écran au défaut.
&KDSLWUH *pQpUDOLWpV VXU OHV GpFKDUJHV pOHFWURVWDWLTXHV
L’observation optique est donc complétée par deux examens non-destructifs : la
microscopie à émission lumineuse EMMI [AMER95][AMER97][SALO97] et
l’utilisation de cristaux liquides nématiques. Ces méthodes qualitatives ont une
mise en œuvre et une interprétation complexe liée à la densité d’intégration des
composants. Les nombreux niveaux de métaux masquent par exemple souvent
l’émission lumineuse en EMMI. L’observation est donc de plus en plus souvent
faite en face arrière du silicium ce qui est nécessite d’amincir le substrat.
La localisation de la défaillance menée à bien, l’analyse physique approfondie est
l’étape qui mène à la compréhension du mécanisme de dégradation. Pour ce faire,
les technologues effectuent un retrait sélectif des couches constituant le circuit intégré. Deux moyens sont utilisés : la gravure par chimie sèche et par chimie humide [GUIL99]. La connaissance du procédé de fabrication des composants est très
utile pour réaliser à bien ces tâches mais ces informations confidentielles ne sont
pas toujours connues (surtout par les utilisateurs de composants). Les composants
sont observés entre chaque étape de gravure au microscope optique, au MEB et au
TEM. De façon parallèle à l’analyse physique, l’opération de « reverse engineering » est menée systématiquement. Elle aide à comprendre les points de faiblesses
d’un circuit intégré du point de vue de sa tenue aux ESD. Toutes ces techniques
nécessitent un personnel hautement qualifié. Elles sont de plus longues à mettre en
œuvre.
Lors de l’expertise de composants défaillants, la démarche précédente en quatre
étapes ne permet néanmoins pas toujours de conclure sur l’origine du défaut
[KELL95]. La signature physique d’un défaut CDM est bien entendu très différente de celle d’un défaut induit par une surcharge électrique ou EOS. Il n’est par
contre pas facile de déterminer, sur les circuits très intégrés d’aujourd’hui, si un
défaut EOS a été initié ou non par un défaut ESD précurseur. Il est donc important
mais souvent impossible vu le grand nombre d’intervenants extérieurs, de retracer
l’historique du composant de sa conception à son utilisation. Il est également recommandé d’analyser plusieurs composants identiques pour s’affranchir des problèmes de reproductibilité liés aux ESD.
Pour compléter les tests ESD et les méthodes expérimentales, de plus en plus
d’industriels se tournent enfin vers les outils de simulation électriques et physiques. Leurs principes d’utilisation, leurs forces et leurs limites seront présentés
dans le chapitre 2 de ce document.
&KDSLWUH *pQpUDOLWpV VXU OHV GpFKDUJHV pOHFWURVWDWLTXHV
3URWHFWLRQ GHV FRPSRVDQWV pOHFWURQLTXHV FRQWUH OHV
GpFKDUJHV pOHFWURVWDWLTXHV
Connaître les consignes données par les responsables qualité ainsi que les démarches adoptées par les technologues et par les concepteurs en termes de protection
ESD lors de l’élaboration de nouveaux composants peut aider les équipementiers à
définir des critères de sélection de composants robustes sans obligatoirement avoir
à tester eux-mêmes les composants.
Ce paragraphe présente donc les principes fondamentaux appliqués par les fabricants de semiconducteurs pour protéger leurs composants vis-à-vis des ESD. Il
s’agit pour eux de limiter au maximum le risque de décharges dans les salles blanches [CROW01][LEES01][MONT01] et de concevoir des composants capables de
dissiper l’énergie des ESD. Pour être efficace, la protection « on-chip » des composants se fait au niveau : du circuit intégré complet, des structures de protections
et du procédé technologique. Technologues et concepteurs sont donc amenés à
partager leurs connaissances pour répondre ensemble à un cahier des charges
sévère dans un domaine complexe en perpétuelle évolution.
3URWHFWLRQ GHV FLUFXLWV LQWpJUpV
Les structures élémentaires de protection contre les ESD, optimisées pour chaque
technologie, sont insérées sur le circuit intégré à protéger de manière à :
• lutter contre les décharges ESD positives et négatives,
• ne pas affecter la fonctionnalité du circuit en conditions normales de
fonctionnement,
• écrêter les hautes tensions et évacuer le courant de décharge,
• occuper un minimum de place,
• ne pas induire d’étape supplémentaire dans le procédé de fabrication des
composants.
La Figure 1. 8 montre de façon schématique comment les structures de protections
ESD sont généralement positionnées sur le circuit. Trois régions distinctes de la
circuit intégré sont protégées : les entrées, les sorties et les alimentations.
&KDSLWUH *pQpUDOLWpV VXU OHV GpFKDUJHV pOHFWURVWDWLTXHV
9 ''
5''L
3URWHFWLRQ G¶HQWUpH
37,'
37,'
5LQ
,
37,6
$
37,6
&¯85
&°XU
'8 GX
FLUFXLW
&,LQWpJUp
,5&8,7
17(*5(
3URWHFWLRQ
GHV
DOLPHQWDWLRQV
376
%
3URWHFWLRQ GH VRUWLH
37'
5RXW
2
376
566L
9 66
)LJXUH $
6FKpPD GH SULQFLSH G¶XQ FLUFXLW LQWpJUp HQ WHFKQRORJLH &026 HW GHV
13
VWUXFWXUHV (6' QpFHVVDLUHV j VD SURWHFWLRQ >0(5*@
3URWHFWLRQ GHV HQWUpHV
Les inverseurs d’entrées CMOS sont directement exposés aux contraintes externes
telles que les ESD. Une tension supérieure à la tension de claquage des oxydes
BVox14, appliquée sur les grilles des transistors, entraîne une défaillance sévère des
« buffers » d’entrée. Une proposition pour les protéger consiste à évacuer l’excès
de courant vers les lignes d’alimentation VSS et VDD (cf. Figure 1. 8). Il est alors
conseillé d’utiliser des structures de protection à deux étages [AMER98][TAIL91].
Ces structures sont constituées d’éléments primaires PTIS1/D1 séparés de composants secondaires PTIS2/D2 par une résistance d’entrée de découplage Rin . Ainsi, la
surtension d’une décharge est réduite en deux étapes : l’élément primaire se déclenche rapidement (Vt1 faible) et écrête une première partie du courant puis
l’augmentation de courant dans la résistance de découplage Rin fournit une tension
suffisante pour activer l’élément secondaire moins rapide mais capable de dissiper
davantage de courant (It2 élevé).
13
I est l’entrée du circuit, O sa sortie, VDD et V SS ses lignes d’alimentations. Pour les indices relatifs aux protections ESD
(PT) : I est l’entrée, O la sortie, D une protection vers V DD , S une protection vers V SS , 1 l’étage primaire de protection, 2
l’étage secondaire de protection. R in est la résistance de découplage des étages de protection en entrée, R out la résistance
de découplage des étages de sortie. R DDi est la ième résistance distribuée de la ligne d’alimentation V DD , R SSi celle de
V SS.
14
La tension de claquage BV ox d’un composant mature d’une épaisseur de grille de 50 nm vaut 50 V, celle d’un composant submicronique d’une épaisseur de grille de 10 nm vaut 10 V.
&KDSLWUH *pQpUDOLWpV VXU OHV GpFKDUJHV pOHFWURVWDWLTXHV
%
3URWHFWLRQ GHV VRUWLHV
L’utilisation de siliciures et de diffusions faiblement dopées LDD, désormais courante en technologie CMOS, rend primordiale la protection des « buffers » de sortie contre les ESD [AMER98] (cf. le point 1.4.3). Pour éviter le déclenchement des
transistors bipolaires parasites du circuit de sortie, des structures de protection
PTOS/D sont insérées entre le plot de sortie et les lignes d’alimentations. Une résistance R out de découplage complète la protection. Elle limite le courant et force les
structures de protection à se déclencher avant les « buffers » de sortie. Par ailleurs,
cette résistance diminue la performance du « driver » de sortie. Des compromis seront faits par les concepteurs entre performance des « drivers » et niveau de protection ESD.
&
3URWHFWLRQV GHV DOLPHQWDWLRQV
De nombreux chemins de conduction électrique sont possibles dans les circuits à
fort taux d’intégration actuels. Pour dévier le courant du cœur fonctionnel et éviter
d’éventuelles dégradations, il est prudent de positionner une structure de retour à
déclenchement rapide entre les deux lignes d’alimentations. Le cas idéal est un
écrêteur capable de dissiper de forts niveaux de courants (Rdyn très faibles et It2
grand).
En termes de protection ESD, la difficulté est donc de positionner judicieusement
des structures de protection adaptées sur un circuit intégré complexe pour prendre
en compte les surcharges électriques sans pour cela détériorer le fonctionnement
normal du circuit.
6WUXFWXUHV GH SURWHFWLRQ
Il est aussi nécessaire de disposer d’un large panel de structures de protection capables de se déclencher plus ou moins rapidement, de limiter la tension générée
par les décharges et de tenir des niveaux de courant importants. Ces structures devront remplir l’ensemble de ces conditions dans le respect des spécifications électriques initiales du composant qu’elles protégent.
&KDSLWUH *pQpUDOLWpV VXU OHV GpFKDUJHV pOHFWURVWDWLTXHV
$
)HQrWUH GH FRQFHSWLRQ (6'
La caractéristique I=f(V) d’une structure de protection idéale se situe dans une fenêtre de conception ESD (cf. Figure 1. 9)[MERG01]. Le seuil inférieur de déclenchement et la tension de maintien des structures de protection sont supérieurs ou
égaux à la tension d’alimentation du composant plus une tolérance de 10%. Ainsi,
les structures de protections n’affectent pas le fonctionnement normal du composant. La limite supérieure de la fenêtre est quant à elle égale à la tension de claquage BVox de l’oxyde en transitoire moins une tolérance de +10%15. Elle assure la
protection des grilles d’entrée des « buffers ».
)HQrWUH
FRQ
FHSWLRQGH(6'
,
9
7HQVLRQ
G¶DOLPHQWDWLRQ
)LJXUH %
7HQVLRQG¶R[\GH
GH FODTXDJH
6WUXFWXUHV GH SURWHFWLRQ (6' )HQrWUH GH FRQFHSWLRQ (6' DYHF OHV FD
UDFWpULVWLTXHV FODVVLTXHV G¶XQH GLRGH HW G¶XQ WUDQVLVWRU **1026
HQ LQYHUVH
6WUXFWXUHV FODVVLTXHV GH SURWHFWLRQ
Les dimensions géométriques, les règles de conception et les principes physiques
de fonctionnement des structures de protections ESD les plus classiques (résistances, diodes, transistors MOS et bipolaires, thyristors) sont décrits dans de nombreux articles [ALEX98][AMER95][ISHI97][POLG92][VOLD99][VOLD01].
La Figure 1. 10 compare les caractéristiques I=f(V) typiques de composants classiques de protection polarisés en inverse : une diode PN, un transistor GGNMOS, un
transistor NMOS à grille couplée GCNMOS (Gate Coupled NMOS) [AMER94],
15
La tension de claquage BV ox d’un transistor MOS testé en dynamique (par un test CDM par exemple) est inférieure à
celle de ce même transistor testé en statique. Il est donc prudent de prendre une tolérance de -10% par rapport à BVox .
&KDSLWUH *pQpUDOLWpV VXU OHV GpFKDUJHV pOHFWURVWDWLTXHV
un transistor MOS à oxyde épais et un thyristors LVTSCR à faible tension de déclenchement (Low Voltage Triggering Silicon Controlled Rectifier) [MERG01].
En accord avec le principe de fenêtre, ces courbes montrent, pour les protections
d’entrée d’un circuit intégré (cf. Figure 1. 8), que :
• le transistor GCNMOS est un candidat excellent,
• les transistors GGNMOS, bipolaire et MOS à oxyde épais font également
l’affaire malgré leur seuil de déclenchement élevé,
• les thyristors sont préférables pour l’étage secondaire car leur tension de déclenchement est assez élevée. Ils peuvent évacuer des quantités de courant importantes.
,
'LRGH
LQYHUVH
7UDQVLVWRU
**1026 RX ELSRODLUH
*&1026
7UDQVLVWRU 026 j R[\GH pSDLV
/976&5
9
)LJXUH &DUDFWpULVWLTXHV , I9 GH VWUXFWXUHV FODVVLTXHV >'899@
Quelques principes de prudence sont aussi à appliquer pour assurer la fiabilité des
structures ESD et des circuits intégrés qu’elles protégent :
• concevoir des structures de protection et des lignes de métallisations suffisamment larges pour évacuer de fortes densités de courant,
• éviter les angles fermés et les connexions non uniformes pour limiter les effets
de coins,
• placer des contacts en nombres suffisants pour permettre la distribution uniforme des courants et limiter les phénomènes de focalisation.
3URFpGpV WHFKQRORJLTXHV
La sélection des structures de protection adéquates, les efforts d’optimisation
(structures multi-digitées [NOTE97][POLG92], grilles couplées [AMER94], transistors NMOS à pompages de substrat SPNMOS [DUVV01] etc…) et la concep-
&KDSLWUH *pQpUDOLWpV VXU OHV GpFKDUJHV pOHFWURVWDWLTXHV
tion de nouveaux dispositifs [RUSS01] sont également liés aux évolutions des
technologies.
La diminution des profondeurs de jonctions, des épaisseurs d’oxyde et du volume
de dissipation de la puissance générée par les décharges électrostatiques contribue
à une détérioration des performances ESD (cf. Figure 1. 11) [AMER95]
[VOLD93].
Profondeur de jonction (µm)
Epaisseur d'oxyde Tox (nm)
Volume de dissipation de puissance PDV (µm^3)
Densité de courant de 2nd claquage Jt2 (mA/µm)
100
Echelle relative
10
1
0,1
0,01
0,001
0,1
1
10
Dimensions caractéristiques (µm)
)LJXUH 5pGXFWLRQ G¶pFKHOOH GH OD SURIRQGHXU GH MRQFWLRQ GH O¶pSDLVVHXU
G¶R[\GH HW GX YROXPH GH GLVVLSDWLRQ G¶pQHUJLH HW HIIHW VXU OD WHQXH
(6' GHV FRPSRVDQWV >%2&.@
L’introduction de nouveaux procédés de fabrication peut également sensibiliser les
composants aux ESD (cf. Figure 1. 12). C’est le cas notamment des siliciures et
des jonctions LDD [AMER94].
Le siliciure TiSi2 , présent dans les technologies MOS avancées, réduit la résistance
de ballast des composants [NOTE98-b]. Il améliore ainsi la vitesse des circuits
mais son effet sur la tenue des composants aux ESD est défavorable. Le maximum
de densité de courant est observé dans les diffusions siliciurées près du coin de la
source et du drain. Le composant est alors fragilisé par des phénomènes de focalisation du courant puis par la formation de filaments entre la source et le drain
[AMER95]. Une solution pour s’affranchir de ce problème consiste à bloquer la
formation de siliciures à proximité de la grille par l’utilisation d’un masque supplémentaire.
&KDSLWUH *pQpUDOLWpV VXU OHV GpFKDUJHV pOHFWURVWDWLTXHV
L’introduction de jonctions graduelles LDD réduit l’intensité du champ électrique
vertical près de la région de pincement du drain du transistor MOS ce qui diminue
les effets des électrons chauds. Cependant, elle est aussi responsable de la diminution de tenue aux ESD. Les jonctions LDD relativement peu profondes augmentent
la densité de courant. C’est pourquoi même si le champ électrique diminue dans la
&&
région LDD, le produit J.E demeure suffisamment important pour fragiliser les
dispositifs vis-à-vis des décharges électrostatiques. A cette élévation de puissance
est associée une élévation de température. Cette source de chaleur située juste sous
la grille peut s’étendre jusqu’au contact de drain et causer sa destruction. Elle peut
aussi endommager l’oxyde de grille.
6HXLO GH FODTXDJH +%0 N9
$PLQFLVVHPHQW
GHV
FRXFKHV
pSLWD[LpHV
6&5
UHRSWLPLVp
/''
6LOLFLXUHV
HW SXLWV
SURIRQGV
6LOLFLXUHV
-RQFWLRQV
DEUXSWHV
)LJXUH **1026
6&5
*&1026
631026
,VRODWLRQV
SDU
SXLWV SURIRQGV
-RQFWLRQV /''
W DQQpHV
6LOLFLXUHV
(YROXWLRQ GHV VWUXFWXUHV GH SURWHFWLRQV (6' HQ IRQFWLRQ GHV DYDQFpHV
WHFKQRORJLTXHV >'899@
Il est donc impossible de transférer des structures de protection ESD d’une technologie à une autre en appliquant un simple facteur d’échelle.
Les technologies submicroniques ne sont enfin pas seules à être sensibles aux
ESD. D’autres composants, connus sous le nom de composants ESD² (ou Extremely Sensitive ESD Device) sont aussi à surveiller car ils n’ont pas de composant
de protection in situ. Ils ont pourtant une très faible tension de défaillance (infé-
&KDSLWUH *pQpUDOLWpV VXU OHV GpFKDUJHV pOHFWURVWDWLTXHV
rieur à 50 V pour les mesures DC, HBM, TLP ou CDM) ou un très faible courant
de défaillance (inférieur à 50 mA). Parmi ces composants, les plus connus sont :
les circuits de radio-fréquences RF [RICH00], les composants sur isolants SOI
[VOLD96], les systèmes micro-électroniques MEMS [WALA01] et certains dispositifs optiques [MENE01].
&RQFOXVLRQV
Pour répondre aux exigences de fiabilité des équipementiers, les concepteurs, les
technologues, les spécialistes en analyses de défaillance et les ingénieurs qualité
qui travaillent chez les fabricants de semiconducteurs ne peuvent plus se dispenser
de se prémunir contre les décharges électrostatiques. Les ESD sont appliquées de
manière aléatoire sur les circuits intégrés. Elles font intervenir des mécanismes de
conductions parasites qui peuvent induire des défaillances prématurées des composants. Pour combattre ces agressions électriques, il est indispensable de :
• savoir correctement les modéliser,
• comprendre les phénomènes physiques et les modes de défaillances qui leur
sont associés,
• réduire le risque de décharges lié à l’environnement dans lequel les composants
évoluent,
• protéger les circuits intégrés « in situ » par des structures de protection répondant à un cahier des charges sévères.
Le chapitre précédent est revenu sur ces différents aspects. Il a aussi soulevé les
difficultés encore existantes pour la protection des composants contre les ESD. Du
point de vue des normes et des protocoles de tests ESD, les spécifications du composant au système sur carte ne sont pas assez précises. Elles sont également peu
représentatives du fonctionnement physique des composants soumis aux décharges. Enfin, elles sont mal harmonisées et le nombre de normes citées dans les appels d’offre est très élevé. La compréhension des mécanismes physiques associées
aux ESD se fait souvent a posteriori au moyen de techniques d’analyse des composants défaillants mais la localisation des dégradations n’est pas toujours possible
en particulier s’il s’agit de défauts latents. La dernière difficulté importante révélée
par ce chapitre est liée aux rapides progrés de la microélectronique. La réduction
des dimensions, l’augmentation de la densité d’intégration et la réduction des
temps de développements qui se sont opérées sur les circuits modernes rendent
&KDSLWUH *pQpUDOLWpV VXU OHV GpFKDUJHV pOHFWURVWDWLTXHV
plus complexe la protection des composants vis-à-vis des ESD. Il est donc impossible de transférer des structures de protection d’une échelle à une autre en appliquant un simple facteur d’échelle et il est impératif d’utiliser des moyens complémentaires pour évaluer rapidement la robustesse des composants soumis à des
décharges électrostatiques.
Pour soulever ces difficultés, ce premier chapitre recommande aux fabricants de
composants de réaliser des tests TLP et peut-être CDM, de préciser les protocoles
de mise en œuvre de ces outils de caractérisation et de compléter les analyses expérimentales (tests ESD et analyses physiques des composants) par des simulations
numériques. Pour les équipementiers, il s’agira plutôt de s’informer sur les
meilleures démarches industrielles en adéquation avec les progrès technologiques.
Tous ces travaux passent par l’étude de la robustesse ESD de composants de différentes technologies (matures et submicroniques).
&KDSLWUH 6LPXODWLRQ QXPpULTXH GHV SKpQRPqQHV SK\VLTXHV DVVRFLpV DX[ (6'
6LPXODWLRQQXPpULTXHGHVSKpQRPqQHV
SK\VLTXHVDVVRFLpVDX[(6'
,QWURGXFWLRQ
3URFpGpV GH IDEULFDWLRQ
6LPXODWLRQ GHV SULQFLSDOHV pWDSHV WHFKQRORJLTXHV
&DOLEUDJH GHV UpVXOWDWV
'LVFXVVLRQV
&RPSRUWHPHQW SK\VLTXH
)RUPDOLVPH HW pTXDWLRQV ORFDOHV
5pVROXWLRQ QXPpULTXH
6LPXODWLRQ GX WHVW 7/3
6LPXODWLRQ GX WHVW +%0
6LPXODWLRQ GX WHVW &'0
'LVFXVVLRQV
&LUFXLW HW PRGqOHV pOHFWULTXHV
0RGqOHV pOHFWULTXHV FODVVLTXHV
0RGqOHV (6' FRPSDFWV
'LVFXVVLRQV
&RQFOXVLRQV
&KDSLWUH 6LPXODWLRQ QXPpULTXH GHV SKpQRPqQHV SK\VLTXHV DVVRFLpV DX[ (6'
,QWURGXFWLRQ
Les outils de Conception Assistée par Ordinateurs CAO dédiés à la microélectronique sont utilisés pour simuler : le procédé de fabrication, le comportement physique des composants et leurs circuits électriques équivalents (cf. Figure 2. 1). Les
concepteurs de composants attendent de ces logiciels un support pour réduire le
temps de mise en œuvre de nouveaux dispositifs. Les utilisateurs de composants
recherchent de leur côté à mieux comprendre les phénomènes associés aux ESD
pour savoir argumenter leurs choix de composants et leurs demandes en tests.
6LPXODWLRQ GX SURFpGp GH IDEULFDWLRQ
HW pGLWLRQ GHV PDVTXHV
6LPSOLILFDWLRQV JpRPpWULTXHV
HW GLVFUpWLVDWLRQ VSDWLDOH
6LPXODWLRQV
7&$'
6LPXODWLRQ GX FRPSRUWHPHQW
SK\VLTXH
$QDO\VH GHV JUDQGHXUV SK\VLTXHV
HW H[WUDFWLRQ GHV SDUDPqWUHV (6'
([SORLWDWLRQ
GHV UpVXOWDWV
6LPXODWLRQ GX FRPSRUWHPHQW GH
PRGqOHV pOHFWULTXHV pTXLYDOHQWV
%LEOLRWKqTXHV GH VWUXFWXUHV
GH SURWHFWLRQ (6' RSWLPLVpHV
)LJXUH 'HVFULSWLRQ GHV SULQFLSDOHV pWDSHV GH VLPXODWLRQV
Le sujet central de ce chapitre est la simulation physique du comportement de
composants soumis à des décharges électrostatiques. Il est traité après de rapides
discussions sur les simulations du procédé de fabrication des composants et avant
d’aborder les simulations du comportement de leurs modèles électriques équivalents. Dans ces deux cas, l’objectif est plus de présenter les avantages et les limites
des techniques abordées que de rentrer dans des considérations d’ordre purement
théorique.
Pour la simulation physique, selon le composant étudié et le niveau de précision
souhaité, différentes équations sont résolues. Le contexte ESD et les très forts niveaux de courants qui lui sont associés imposent aussi de réaliser certains choix.
La validité des résultats obtenus avec ce type de logiciels devra donc être discutée.
&KDSLWUH 6LPXODWLRQ QXPpULTXH GHV SKpQRPqQHV SK\VLTXHV DVVRFLpV DX[ (6'
Les différentes natures de tests ESD et les méthodes utilisées pour les simuler seront également présentés dans ce chapitre avant d’être appliqués aux cas de composants réels.
3URFpGpV GH IDEULFDWLRQ
La connaissance du procédé de fabrication d’un composant est déterminante pour
simuler ensuite son comportement électrique. Certains paramètres caractéristiques
en ESD tels que la tension de claquage BV, la tension de maintien Vh et le courant
de second claquage It2 sont en effet sensibles à de légères modifications des profils
de dopage et de la topologie d’une structure. Des écarts sur la distribution des dopants dans le composant risquent donc de produire des divergences entre les résultats des simulations ESD ultérieures et la mesure.
6LPXODWLRQ GHV SULQFLSDOHV pWDSHV WHFKQRORJLTXHV
Les logiciels de CAO tels que Dios-ISE ou Silvaco sont utilisés pour simuler, en
deux dimensions, tous types de composants semi-conducteurs. Une séquence de
commandes est écrite pour modéliser les différentes étapes technologiques (implantations, diffusions, oxydations, métallisations) du procédé de fabrication (cf.
Figure 2. 2). La géométrie des masques doit également être définie par des commandes spécifiques ou grâce à l’utilisation d’un logiciel de dessin tel que ProlytISE. Ces données d’entrée sont confidentielles et ne peuvent être connues que
grâce à la collaboration des fondeurs de composants.
&DOLEUDJH GHV UpVXOWDWV
Les paramètres de calibrage sont propres à chaque génération technologique
[STRI01]. La méthode débute en principe par des simulations en une dimension du
procédé de fabrication d’un composant simple. Dans le cas simple d’un transistor
MOS, les profils de dopage du canal, de la source et du drain sont par exemple recherchés. Les résultats sont ensuite comparés aux profils SIMS (de spectroscopie
de masse d’ions secondaires) et à des mesures de résistances de surface par la méthode de Van der Pauw. Puis les simulations 2D prennent en compte les paramètres
ajustés (angle de tilt, température ou temps de diffusion) [SZE83]. Il reste alors à
comparer les contours des oxydes et des siliciures des composants simulés aux
vues réelles obtenues par microsections mécaniques ou au moyen d’un faisceau
d’ions focalisés (FIB). Un soin particulier doit être donné aux coins de la grille en
&KDSLWUH 6LPXODWLRQ QXPpULTXH GHV SKpQRPqQHV SK\VLTXHV DVVRFLpV DX[ (6'
polysilicium ainsi qu’aux zones cylindriques des diffusions de source et de drain
car ils influencent le champ électrique et le claquage par avalanche des jonctions
soumises à une décharge électrostatique.
&RXFKH pSLWD[LpH
*ULOOH HQ
SRO\VLOLFXP
6XEVWUDW
2[\GH GH JULOOH
&RXFKH pSLWD[LpH
HW VXEVWUDW
D )RUPDWLRQ GH OD FRXFKH pSLWD[LpH
E 'pS{W G¶XQH JULOOH HQ SRO\VLOLFLXP
*ULOOH
F )RUPDWLRQ GX GUDLQ HW GH OD VRXUFH
DXWRDOLJQpV VXU OD JULOOH
G 'pS{W GHV R[\GHV G¶LVROHPHQW
'UDLQ
6RXUFH HW
6XEVWUDW
I 6WUXFWXUH **1026 DSUqV GpS{W
HW JUDYXUH GX PpWDO
H 2XYHUWXUH GHV FRQWDFWV
)LJXUH *ULOOH
6LPXODWLRQ GX SURFpGp GH IDEULFDWLRQ G¶XQ WUDQVLVWRU **1026 VRXV
6LOYDFR
'LVFXVVLRQV
La simulation du procédé de fabrication des composants est une étape déterminante
puisqu’elle permet d’obtenir les données d’entrées utilisées ensuite par les logiciels de simulation physique (les deux types de logiciels sont parfaitement compatibles). Souvent réalisée chez les fabricants de semi-conducteurs en parallèle avec
la conception, elle permet de donner une estimation des profils de dopage et de la
géométrie des composants sans pour autant disposer de véhicules de tests.
&KDSLWUH 6LPXODWLRQ QXPpULTXH GHV SKpQRPqQHV SK\VLTXHV DVVRFLpV DX[ (6'
Les utilisateurs de composants ont souvent plus de difficultés à réaliser ce type de
travaux car les données d’entrée des logiciels sont confidentielles surtout pour les
composants les plus récents. Elles décrivent en effet le savoir-faire des technologues et des concepteurs. De plus, la calibrage des résultats nécessite des outils
d’analyse complexes tels que le FIB ou le SIMS rarement disponibles chez les utilisateurs de composants électroniques.
La constante évolution des procédés de fabrication doit aussi être prise en compte.
Il est alors nécessaire de calibrer les simulations pour chaque technologie surtout
pour les composants submicroniques dont la validité des modèles physiques disponibles doit également être vérifiée. Il faut enfin préciser que les simulations sont
réalisées en deux dimensions. Des mesures expérimentales sont donc indispensables pour corréler les résultats.
&RPSRUWHPHQW SK\VLTXH
Ce paragraphe s’intéresse aux outils de simulations et aux mécanismes physiques
relatifs au fonctionnement des dispositifs semi-conducteurs. Il présente l’impact du
choix des paramètres physiques et des conditions aux limites sur la validité des simulations ESD. Il propose ensuite plusieurs méthodes de simulation des tests TLP,
HBM et CDM.
)RUPDOLVPH HW pTXDWLRQV ORFDOHV
Il est indispensable de bien comprendre l’origine des équations électrothermiques
que résout le simulateur pour correctement modéliser les phénomènes tout en limitant les temps de calculs.
• L’équation de Poisson est rappelée dans un premier temps. Elle relie le potentiel électrostatique à la concentration de porteurs électriques.
• La partie suivante revient sur la résolution de l’Equation de Transport de
Boltzmann ETB. Elle donne les équations classiques de continuité, de transport
et de conservation de l’énergie qui en découlent.
• Le sous-paragraphe s’achève enfin par l’expression de l’équation de la chaleur.
Couplée aux équations précédentes, elle donne la distribution de la température
du réseau du dispositif étudié.
&KDSLWUH 6LPXODWLRQ QXPpULTXH GHV SKpQRPqQHV SK\VLTXHV DVVRFLpV DX[ (6'
$
(TXDWLRQ GH 3RLVVRQ
&
&
Toute charge électrique ρ (r ) est source d’un champ électrique E donné par le
théorème de Gauss [SZE81] :
& & & ρ (&r )
∇.E(r ) =
ε
où ε est la constante diélectrique du semi-conducteur. Le champ électrique est dé&&
& &
&
rivé d’un potentiel scalaire ψ(r ) par la relation E(r ) = − ∇ψ(r ) ce qui donne
l’équation de Poisson dont l’intégration permet de calculer la variation du potentiel
dans un semi-conducteur à partir de la charge électrique :
&
&
ρ (r )
∆ψ(r ) = −
ε
Toutes les charges qui existent en un point du semi-conducteur sont prises en
compte pour calculer la charge électrique : les charges mobiles (électrons et trous)
et les charges fixes localisées sur des donneurs, sur des accepteurs ionisés ou sur
des centres profonds. En l’absence de centres profonds ionisés, l’équation de Poisson s’écrit :
&
+
−
ε ∆ψ(r ) = − q p−n + N D − N A
(
avec :
)
q la charge électronique élémentaire,
p et n les densités de trous et d’électrons,
ND+ et NA- la densité de donneurs et d’accepteurs ionisés.
La difficulté réside dans le fait que l’intégration de l’équation locale de Poisson
présente rarement des solutions analytiques et nécessite la plupart du temps
l’utilisation d’hypothèses simplificatrices.
%
(TXDWLRQ GH WUDQVSRUW GH %ROW]PDQQ
Au lieu de considérer les porteurs de charges individuellement comme dans les simulations de Monte-Carlo, l’ETB les considère de manière collective [BUJ94]
& &
[CHAN00][GALY00]. La fonction de distribution des porteurs f r , k, t notée f
& & &
donne la probabilité de trouver une particule dans l’élément de volume [ r , r +d r ]
& & &
de l’espace des phases [ k, k +dk ] à l’instant [ t, t +dt ].
(
)
&KDSLWUH 6LPXODWLRQ QXPpULTXH GHV SKpQRPqQHV SK\VLTXHV DVVRFLpV DX[ (6'
& &
&
∂f + &r.∇
f + k.∇f = ∂f
∂t
∂t
coll
& &
Le terme de collisions par unité de temps dans un volume [ d r , dk ] traduit les interactions d’un porteur de charge sous contrainte dans son milieu.
L’approximation des temps de relaxations (RTA Relaxation Time Approximation)
est appliquée pour résoudre l’équation de Boltmann. Elle est valide pour les mécanismes de collisions élastiques ou isotropes (ou pour les deux). Pour des grandeurs
physiques f telles que la densité de porteurs ou leur énergie cinétique moyenne,
l’approximation se note :
∂f
∂t
=
coll
f -f équilibre
=Q
τf
avec τf le temps de relaxation moyen de la grandeur physique f.
Pour un matériau qui conduit des porteurs de charges de masse effective m* constante, l’équation de transport ETB se simplifie ensuite grâce à l’expression de la
vitesse, du moment et de l’énergie d’une particule et grâce à l’application du théorème du moment cinétique si :
&
&
& &
v = r = 1 ∇εc = ! k la vitesse de groupe de la particule,
!
m*
&
&
&
p = m*v = !k le moment de la particule,
&
& !²k²
1
εc = m*v² =
l’énergie cinétique de la particule,
2m*
& 2&
&
dp
= !k = − qE l’équation fondamentale de la dynamique.
dt
&
q & &
∂f + v& .∇
f − E.∇f = ∂f
∂t
!
∂t
coll
L’Equation de Transport de Boltzmann est une équation intégro-différentielle qui
ne trouve pas de solution analytique simple. La méthode des premiers moments
consiste à remplacer la fonction de distribution f de l’équation ETB par les valeurs
moyennes dans l’espace et le temps de trois quantités physiques : le nombre de
&KDSLWUH 6LPXODWLRQ QXPpULTXH GHV SKpQRPqQHV SK\VLTXHV DVVRFLpV DX[ (6'
porteurs, leur vitesse et leur énergie1. Les intégrations se font ensuite dans l’espace
des phases2, ce qui permet d’accéder aux équations locales :
• de conservation de la matière ou d’équilibre des porteurs,
• de conservation du mouvement ou d’équilibre des moments,
• de conservation de l’énergie ou d’équilibre de l’énergie cinétique.
Ce paragraphe ne revient pas en détail sur les étapes de calculs qui conduisent à
écrire les trois types d’équations. Il décrit par contre le sens physique de chacune
d’elle. Il définit également les conditions dans lesquelles il sera judicieux d’utiliser
l’une ou l’autre des équations.
Les équations de conservation de la matière (ou de continuité) donnent les conditions de retour à l’équilibre de porteurs de charge électrique (électrons et trous)
perturbés par un champ électrique, par un gradient de température ou par des transferts d’énergie [ISE95]. Les taux nets de génération-recombinaison U(n) et U(p),
respectivement pour les électrons et pour les trous, sont liés à la mobilité des porteurs et à leur temps de relaxation. Ils sont explicités dans le paragraphe 2.3.2
[CHAN00].
&&
∂n = 1 ∇
. j n + U(n )
∂t q
&&
∂p
= − 1 ∇. j p + U(p )
∂t
q
1
Si
Ω
est le volume dans lequel se déplacent les porteurs de charges, la valeur moyenne dans l’espace et dans le temps
(& )
d’une quantité physique g k est définie par :
Pour simplifier les écritures
&
&
& &
g (r , t ) = 1 ∑ g k f r , k, t avec ∑ = Ω 3
k
Ω k
(2π)
&
g ( r, t )
présente dans l’intégrale volumique.
&
&
Si g k = 1 , g 0 = n r , t =
()
& &
Si g (k )= v ,
n
Si
()
(
)
& &
g1 = v ( r , t ) =
( ) (
est noté
2
(2π)3
2
(2π)3
& &
&
&
g k = ε c , g 2 = w (r , t ) = 2 3
n
(2π)
&
est la concentration moyenne de porteurs
&
&
&
v f &r , k, t dk = 2
1
n
(2π)3 n
&
&
ε c f &r , k, t dk = 2
n
(2π)3
(
∫
&
∫ dk
&
∫ f ( r , k, t ) dk
∫
)
g i , i est alors l’ordre des moments c’est-à-dire la puissance en k
)
∫
(
que moyenne
2
L’équation générale des premiers moments se note :
)
∫
&
&
&
!k f &r , k, t dk est la vitesse moyenne
m*
&
&
&
1 !²k² f &r , k, t dk est l’énergie cinétin 2m*
&
∂ n g i + ∇ n g i v&
∂t
[
] [
(
)
(
)
&
]= n q!E
&
∇ gi + g i Q
&KDSLWUH 6LPXODWLRQ QXPpULTXH GHV SKpQRPqQHV SK\VLTXHV DVVRFLpV DX[ (6'
Les équations de transport (ou de « drift-diffusion ») traduisent l’équilibre entre
le courant d’origine électrique (conduction), le courant associé au gradient de porteurs et le courant lié au gradient de température (diffusion). Elles sont vérifiées
dans le cadre des hypothèses de l’équipartition de l’énergie thermique, du temps de
relaxation des porteurs -faible devant toutes les autres grandeurs- et si le champ
électrique est la seule force extérieure appliquée au dispositif. Elles s’expriment de
la façon suivante [ISE95] :
&
&
&
&
jn = nqµn E + k bµn Tn ∇n + n ∇Tn
(
)
&
&
&
&
jp = pqµp E − k bµp Tp ∇p + p ∇Tp
(
)
Ces équations décrivent de manière rigoureuse les phénomènes de génération et de
conduction de chaleur des porteurs de charges dans les semi-conducteurs. Du point
de vue de la thermique, les électrons et les trous sont considérés comme des particules distinctes du réseau (ou particules déthermalisées). Ils sont caractérisés par
des capacités calorifiques et des conductivités thermiques qui leur sont propres.
Les équations précédentes peuvent se simplifier sous certaines conditions. En présence de faibles champs électriques, les températures des porteurs sont thermalisées (Tn=Tp =T). Les équations s’écrivent alors :
&
&
&
&
jn = nqµ n E + k bµn T ∇n + n ∇T
(
)
&
&
&
&
jp = pqµpE − k bµp T ∇p + p ∇T
(
)
Si en plus la distribution de température est uniforme, le modèle électrothermique
se simplifie pour retrouver la forme :
&
&
&
jn = nqµn E + k bTµn∇n
&
&
&
jp = pqµpE − k bTµp∇p
Les équations de conservation de l’énergie (ou hydrodynamiques) prennent en
&
&
compte les flux d’énergie sn et sp [ISE95] :
&
&
&
sn = − 5 k bTn jn + nµn∇ (k bTn )
2 q
[
]
[
&
& 5 k bTp &
sp =
jp − pµp ∇ (k bTp )
2 q
]
&KDSLWUH 6LPXODWLRQ QXPpULTXH GHV SKpQRPqQHV SK\VLTXHV DVVRFLpV DX[ (6'
Elles s’écrivent :
& &
&&
∇. sn = nqE.v − 3 n k bTn − k bT + U n'
2
τw n
& &
&&
∇. sp = pqE.v − 3 p k bTp− k bT + U p'
2
τw p
avec Un ’, Up’ des termes représentatifs de la variation d’énergie moyenne due aux
phénomènes de génération-recombinaison (pour les électrons et pour les trous) et
τW le terme de relaxation des énergies moyennes des porteurs excités.
Pour les composants microniques, pour lesquels les champs électriques sont faibles
et pour lesquels les effets de déthermalisation des porteurs sont insignifiants, la résolution des équations de Poisson et de transport suffisent. Des travaux menés en
parallèle de la thèse [GALY00] ont montré que, pour les composants de dimensions caractéristiques inférieures ou égales à 0,10 µ m, les champs électriques internes sont plus importants et les variations spatiales de champs deviennent élevées. Les équations de conservation de l’énergie (ou hydrodynamiques) deviennent
alors indispensables à utiliser.
&
(TXDWLRQ GH OD FKDOHXU
La distribution de la température du réseau est donnée par l’équation classique de
transfert de la chaleur par conduction [GALY99] tenant compte de la loi de Fourier
&
&
jQ = λQ(T ) ∇T et uniquement d’un terme de génération thermique par effet Joule
& &
j .E .
& & &
&
ρmCv ∂T = j .E + ∇ λQ (T ) ∇T
∂t
[
]
ρ m représente la densité de masse (ou masse volumique) du silicium, CV(T ) sa
chaleur spécifique dépendante de la température et λ Q (T ) la conductivité thermique [ISE95]. Cette équation est couplée aux équations de Poisson et de transport
quand les modèles thermique ou hydrodynamique sont utilisés.
Il est enfin possible de coupler avec ce système d’équations auto-cohérentes la résolution d’équations de Kirchhoff pour décrire un circuit électrique plus complet
(composants classiques de type SPICE en entrée de la structure physique simulée
avec Dessis-ISE). Le temps de calcul n’est alors pas tellement plus long car la ré-
&KDSLWUH 6LPXODWLRQ QXPpULTXH GHV SKpQRPqQHV SK\VLTXHV DVVRFLpV DX[ (6'
solution des lois de Kirchhoff est bien plus simple que celle des équations des semi-conducteurs.
5pVROXWLRQ QXPpULTXH
Les logiciels de simulation du procédé de fabrication et le logiciel physique sont
parfaitement compatibles. Néanmoins, certaines étapes doivent être réalisées avant
d’aborder la résolution des équations locales présentées dans le paragraphe précédent.
$
'LVFUpWLVDWLRQ VSDWLDOH
La résolution des équations locales est d’autant plus complexe que les équations
sont non linéaires et couplées. Elles n’admettent pas de solutions analytiques simples. Des calculs numériques doivent donc être réalisés pour surmonter ces difficultés et il est nécessaire de mailler les structures simulées ensuite.
La discrétisation spatiale des structures est une opération complexe et déterminante. Le nombre de mailles ne peut être supérieur à 10 000 sans poser des problèmes de temps ou de convergence des calculs. Il est donc nécessaire d’optimiser
le maillage et de l’affiner dans les zones de fort gradient de grandeurs physiques
du composant. La grille de maillage dépend de la géométrie des composants et des
profils de dopage. Elle doit aussi prendre en compte le comportement électrothermique des dispositifs (zones de conduction, points chauds…) connu préalablement par de premières simulations ou par des données expérimentales et/ou bibliographiques.
Un transistor MOS ou un dispositif LVTSCR simulé pour fonctionner dans des
conditions classiques ne sera donc pas maillé comme un composant soumis à des
contraintes ESD (cf. Figure 2. 3). Il est recommandé pour le contexte ESD de
mailler très finement à proximité des jonctions. La zone de canal ne nécessite par
contre aucun soin particulier en raison du déclenchement « en profondeur » du
transistor bipolaire parasite. Les « spacers » (ou espaceurs) et la grille en polysilicium sont aussi parfois omis pour réduire considérablement le temps de calcul. Ce
type de choix n’est cependant pas toujours justifié. Il peut modifier la distribution
des températures ou des potentiels électriques dans le composant simulé.
&KDSLWUH 6LPXODWLRQ QXPpULTXH GHV SKpQRPqQHV SK\VLTXHV DVVRFLpV DX[ (6'
&RQWDFW GH JULOOH
+DXWHXU GH EDUULqUH 9
© 6SDFHUV ª
&RQWDFW GH JULOOH
+DXWHXU GH EDUULqUH pTXLYDOHQWH 9
*ULOOH HQ
SRO\VLOLFLXP
2[\GH PLQFH
2[\GH PLQFH
D
)LJXUH E
,OOXVWUDWLRQ SRXU XQ WUDQVLVWRU 1026 GH OD QpFHVVLWp G¶DGDSWHU OH
PDLOODJH DX[ EHVRLQV GH VLPXODWLRQV D RSWLPLVp SRXU GHV VLPXOD
WLRQV HQ IRQFWLRQQHPHQW FODVVLTXH E RSWLPLVp SRXU GHV VLWXDWLRQV
(6'
Ces quelques lignes montrent que les critères de maillage sont subjectifs. Bien que
guidé par des objectifs quantifiables, le maillage est parfois difficile à optimiser. Il
est en principe préférable de réaliser de premières simulations avec un maillage
large puis de resserrer la grille progressivement en fonction des résultats obtenus.
Le maillage sera correct lorsque de légères variations du nombre de mailles
n’engendreront pas ou peu de variations des résultats de simulations.
%
&KRL[ GHV PRGqOHV SK\VLTXHV
La résolution du problème numérique nécessite, dans la mesure du possible, de
choisir des paramètres physiques adaptés au contexte de forte température et de
fort courant rencontrés dans le contexte ESD [BUJ94][GROV71][ISE95][SZE81].
La concentration des porteurs est un paramètre essentiel qui détermine en particulier les propriétés du second claquage. Elle est décrite par la statistique de
Boltzmann qui est une simplification de la fonction de distribution de Fermi-Dirac
[MATH96]. Si le semiconducteur est non dégénéré, ce qui correspond au fonctionnement des composants en début de test ESD, le niveau de Fermi est distant des
extrêma des bandes permises (de valence ou de conduction) d’une énergie de plusieurs kT, l’approximation de Boltzmann est alors entièrement justifiée. Pour des
&KDSLWUH 6LPXODWLRQ QXPpULTXH GHV SKpQRPqQHV SK\VLTXHV DVVRFLpV DX[ (6'
injections de courant plus fortes, les températures augmentent (elles sont facilement supérieures à 1000 K) et le semiconducteur devient dégénéré. Il est alors recommandé d’utiliser la fonction de distribution de Fermi-Dirac non activée par défaut. Le rétrécissement de la bande interdite (BGN Band Gap Narrowing) du
silicium doit également être pris en considération pour les simulations ESD.
La mobilité des porteurs dépend d’un facteur de volume (fonction du dopage) et
d’un facteur de surface (fonction de la dispersion due aux phonons et des imperfections de surface). Des formulations empiriques sont utilisées [GALY98]
[ISE95]. Elles prennent en compte la concentration des porteurs et la température
du réseau. Le terme de mobilité est également lié au champ électrique et à la vitesse de saturation des porteurs qui diminue lorsque la température augmente.
Les mécanismes de génération-recombinaison sont aussi très importants. Ils interviennent dans les équations de continuité, de transport et dans l’expression de
l’énergie [MATH96]. Les simulations thermoélectriques doivent impérativement
tenir compte des processus de :
• recombinaison SRH (Shockley Read Hall) ou recombinaison sur les niveaux
profonds de la bande interdite du silicium (liée à la durée de vie des porteurs
minoritaires),
• recombinaison Auger ou recombinaison bande à bande (liée à la température
des porteurs et du réseau),
• génération par impacts ou production de paires électron-trou par avalanche
(liée au dopage et à la tension de polarisation en inverse).
Il est important de garder à l’esprit le fait que les coefficients électriques qui permettent dans les équations empiriques de décrire les mécanismes thermiques précédemment évoqués demeurent incertains au-delà de 800 K. Il faudra en tenir
compte lors de l’appréciation des résultats en particulier pour les valeurs de très
forts courants des caractéristiques I=f(V).
&KDSLWUH 6LPXODWLRQ QXPpULTXH GHV SKpQRPqQHV SK\VLTXHV DVVRFLpV DX[ (6'
&
'pILQLWLRQ GHV FRQGLWLRQV DX[ OLPLWHV
Le choix des conditions aux limites en température est important lorsque le modèle
électrothermique est utilisé. A l’interface entre le silicium et d’autres matériaux
thermiquement conducteurs, l’équation aux dérivées spatiales de Neumann impose
&
un flux constant de chaleur. Si n est un vecteur normal à l’interface, cette condition de réflexion s’écrit :
λQ(T ) ∂T
& = h (Text - T )
∂n
avec :
h = 1 le coefficient de transfert thermique,
R th
λQ(T ) la conductivité thermique du silicium.
Si l'on considère que les mécanismes de diffusion de la chaleur sont adiabatiques,
l'environnement thermique du composant peut être modélisé par une résistance
thermique externe Rth. Cette grandeur empirique est généralement positionnée sur
le substrat (comprise entre 0,1 et 1 KW-1 cm2 ) et prend en compte [ISE95] :
• la résistance thermique du substrat déterminée par la conductivité thermique
du silicium λ Q(T) et par l’épaisseur de substrat,
• les résistances thermiques d’interfaces entre matériaux (silicium/silicium, silicium/métal ou métal/métal) qui peuvent jouer le rôle de barrière thermique
compte tenu des rugosités ou des imperfections du réseau cristallin,
• les phénomènes convectifs et radiatifs qui réduisent la température dans le
composant [TAIN89],
• les effets 3D de dissipation thermique non considérés en deux dimensions.
De la valeur de Rth dépend la validité des simulations électrothermiques ultérieures. Pour limiter le risque d’erreurs, une solution consiste à simuler plus précisément tout l’environnement thermique des composants : le substrat, les couches de
passivation, le matériau d’enrobage... Mais le logiciel physique n’est pas adapté à
ce type de simulations : si le substrat et les couches de passivation peuvent être
pris en compte, il n’en est pas de même du matériau d’enrobage du boîtier.
Le logiciel donne aussi la possibilité de simplifier l’équation de Neumann dans le
cas d’une source idéale de chaleur pour laquelle h tend vers l’infini. Les températures à l’interface sont alors égales (T=T ext ). Cette condition est connue sous le
nom de condition de Dirichlet. Elle ne sera pas adoptée pour la suite des simulations car elle modifie la répartition des lignes isothermes dans le composant (cf.
Figure 2. 4)
&KDSLWUH 6LPXODWLRQ QXPpULTXH GHV SKpQRPqQHV SK\VLTXHV DVVRFLpV DX[ (6'
.
.
.
.
.
.
D
)LJXUH E
,QIOXHQFH GHV FRQGLWLRQV DX[ OLPLWHV VXU OD UpSDUWLWLRQ GH OD WHPSpUD
WXUH GDQV XQ FRPSRVDQW D &RQGLWLRQV GH 'LULFKOHW E FRQGLWLRQV
GH 1HXPDQQ GHV FRXUEHV GH QLYHDX[ VRQW UHSUpVHQWpHV WRXV OHV
. G¶LQFUpPHQW
Si les équations de l’hydrodynamique sont résolues, l’équation de Neumann décrit
comme pour le modèle électrothermique les conditions aux limites relatives à la
température du réseau. Au niveau des contacts électriques, la température des porteurs Tn et Tp est supposée égale à celle du réseau (T n =Tp =T). Ailleurs, des conditions adiabatiques sont vérifiées et le coefficient de transfert thermique h est nul.
Ce paragraphe a décrit les différents paramètres qu’il est nécessaire de fixer pour
résoudre les équations locales de la micro-électronique. Il sera ensuite indispensable de valider ces choix (étape de calibrage) par des mesures expérimentales pour
chaque génération de composants simulés. Cette étape décisive nécessite de disposer de structures tests parfaitement caractérisées, ce qui n’est pas toujours possible.
Dans le cas contraire, les résultats des simulations donneront des indications qualitatives sur le comportement des composants soumis à des décharges électrostatiques.
6LPXODWLRQ GX WHVW 7/3
Le principe du test TLP décrit dans le chapitre 1 est simple mais les phénomènes
ESD qu’il engendre ne le sont pas pour autant. La simulation physique du comportement électro-thermique de composants soumis à des décharges TLP est donc
un premier défi.
Une des difficultés rencontrées vient de la nature non-bijective (forme en « S »)
des caractéristiques I=f(V). Ce type de courbes est complexe à simuler car elle est
constituée d’une région à dérivée nulle dans laquelle le courant varie très peu avec
&KDSLWUH 6LPXODWLRQ QXPpULTXH GHV SKpQRPqQHV SK\VLTXHV DVVRFLpV DX[ (6'
la tension, d’une région à forte dérivée dans laquelle le courant augmente fortement avec la tension et de points de retournements pour lesquels la pente de la
courbe change de signe. Les phénomènes thermiques sont aussi complexes à prendre en compte. Ils donneront lieu à des discussions sur la validité des modèles de
simulation physique et sur celle des conditions aux limites préalablement déterminées.
Deux démarches (cf. Figure 2. 5) seront adoptées pour simuler un test TLP :
• la méthode dynamique est une rampe moyenne de courant [GALY98-a],
• la méthode quasi-stationnaire simule des échelons carrés de courant.
, $
, $
, PD[
, PD[
W QV
WI
D
)LJXUH W QV
WI
WU
E
0pWKRGHV GH VLPXODWLRQ 7/3 D 5DPSH PR\HQQH HW E ,PSXOVLRQV
FDUUpHV GH FRXUDQW
Pour ces méthodes transitoires, le pas en temps δt entre chaque calcul est fonction
de la facilité avec laquelle le simulateur parvient à converger. Des valeurs de δt
(minimum et maximum) et un facteur d’incrémentation (positif et négatif) sont en
principe imposés lors de la programmation des simulations. De ces données et des
modèles de résolutions mathématiques [ISE95] dépendra en partie la convergence
des calculs.
La méthode de la rampe moyenne de courant consiste à appliquer, sur la broche
du composant sous test, un courant dont :
• l’amplitude varie linéairement en fonction du temps,
• la durée est imposée par le durée du test TLP correspondant (100 ou 120 ns
selon le dispositif TLP expérimental),
• l’amplitude maximale est suffisamment élevée pour permettre de simuler tous
les modes de fonctionnement du composant sous test (y compris le claquage
thermique).
La tension résultante est mesurée aux bornes du composant. Les valeurs ainsi extraites sont ensuite utilisées pour tracer une courbe I=f(V) continue. Cette mé-
&KDSLWUH 6LPXODWLRQ QXPpULTXH GHV SKpQRPqQHV SK\VLTXHV DVVRFLpV DX[ (6'
thode, rapide d’exécution, est préconisée pour obtenir une première caractéristique
et donc une première estimation du comportement de dispositifs soumis à des décharges électrostatiques. Elle sert aussi à vérifier la convergence des calculs. Elle
présente néanmoins deux points d’attention :
• La caractéristique I=f(V) dépend de la pente d’attaque en courant.
• Le temps de relaxation des porteurs mobiles n’est pas pris en compte et
l’équilibre thermique du composant n’est jamais atteint.
Il est donc indispensable de considérer les paramètres de la courbe I=f(V) ainsi
évalués avec prudence. Il n’en reste pas moins que le gain de temps par cette méthode est considérable (environ une journée pour obtenir une caractéristique I=f(V)
pour un dispositif de 4000 points lorsque les équations de Poisson et de transport
sont résolues, couplées à l’équation de la chaleur) et qu’elle donne des résultats
qualitatifs intéressants (cf. chapitres 3 et 4).
La méthode des impulsions carrées de courant est davantage conforme à la procédure d’impulsions TLP décrite dans le premier chapitre. Le temps de montée et
la largeur des impulsions en courant appliquées sur le composant sont calqués sur
les performances du dispositif de test TLP expérimental. De plus, la caractéristique
est tracée, comme pour les mesures, avec les valeurs moyennes du couple couranttension extraites dès qu’une certaine stabilité des signaux est obtenue. Les phénomènes thermiques sont donc mieux respectés par cette méthode que par la précédente. Par contre :
• la courbe I=f(V) ainsi obtenue est discontinue ce qui pose des difficultés pour
le choix des impulsions en courant TLP appliquées (beaucoup plus de points
sont nécessaires près des zones de retournement que sur la résistance dynamique du composant),
• la durée des calculs est de plus très supérieure. Il est aussi long d’évaluer un
point de la caractéristique TLP que d’obtenir la courbe entière avec la méthode
de la rampe moyenne. Il est donc beaucoup plus long de simuler une caractéristique TLP complète (au moins vingt points) que de simuler une courbe
I=f(V) par la méthode de la « rampe ».
La fiabilité des résultats de simulation ainsi que la durée des calculs pour chacune
de ces deux méthodes seront discutées dans la suite de ce document pour des composants GGNMOS et LVTSCR de technologies matures (cf. chapitre 3). Pour ce
faire, les résultats des simulations seront comparés aux mesures expérimentales
correspondantes et/ou complémentaires.
&KDSLWUH 6LPXODWLRQ QXPpULTXH GHV SKpQRPqQHV SK\VLTXHV DVVRFLpV DX[ (6'
Pour limiter les problèmes de convergence et la durée des calculs, les fabricants de
logiciels vantent également les mérites d’autres techniques de simulations.
• La simulation par la méthode de la résistance électrique consiste à appliquer
une tension continue sur une résistance de 106 Ω placée en série avec le contact
du composant simulé. La valeur de courant correspondante est alors calculée
dès que le composant atteint l’équilibre électro-thermique. La tension est ensuite incrémentée avec un pas proportionnel à la facilité du simulateur à converger3. Une caractéristique I=f(V), calculée à partir des états stationnaires,
peut alors être tracée. Cette méthode présente deux avantages : une certaine rapidité d’exécution et une bonne aptitude à converger. Elle fausse par contre les
valeurs de V car contrairement aux mesures TLP, le couple de points (I, V)
n’est pas mesuré après un temps de relaxation fixe. L’équilibre thermodynamique est toujours atteint par cette méthode, ce qui n’est pourtant pas le cas lors
des mesures expérimentales.
• Un module ESD est également proposé par certains fabricants de logiciel
[SILV02]. Des algorithmes de calcul permettent alors de contourner les problèmes de convergence liés à la forme en « S » des courbes I=f(V). Le composant sous test est stressé en tension avant le premier retournement puis une
source de courant prend le relais.
Ces deux méthodes sont assez rapides et simples de mise en œuvre mais elles ne
respectent pas la démarche expérimentale. Elles n’ont donc pas été utilisées pour
simuler les composants présentés dans cette thèse.
Pour ces deux méthodes de simulation du test TLP, comme pour la simulation des
modèles de décharges HBM et CDM, le critère de défaillance ESD est défini par la
température de fusion du silicium (1680 K). Ce critère, facilement quantifiable,
présente l'avantage de faciliter la convergence et de réduire la durée des calculs.
En réalité, les signatures de défaillances thermiques (filament très peu résistif ou
micro-plasma) ne sont pas aussi localisées. Il faudra donc vérifier sur des exemples
concrets les ordres de grandeurs du claquage thermique.
3
Le pas en tension (ou en courant) est calculé avec la formule : V = V0 + k (V1-V0) avec k une variable comprise entre
0 et 1. k est définie par des valeurs minimales, maximales et par des facteurs d’incréments et de décréments. Ce coefficient dépend donc de la convergence des calculs [ISE95].
&KDSLWUH 6LPXODWLRQ QXPpULTXH GHV SKpQRPqQHV SK\VLTXHV DVVRFLpV DX[ (6'
6LPXODWLRQ GX WHVW +%0
Une fois les simulations TLP validées, des simulations du test HBM peuvent être
réalisées. Les paramètres caractéristiques des ondes TLP, en particulier le temps de
montée et la largeur de l’impulsion, sont en principe comparables à ceux de décharges HBM. Les difficultés à surmonter pour simuler une décharge HBM ne
semblent donc guère différentes de celles abordées dans le paragraphe précédent.
La description analytique (cf. équation suivante) de la forme d’onde en courant
obtenue par la résolution simplifiée du circuit HBM de la Figure 1. 1 ne convient
cependant pas pour simuler les décharges HBM [GUIL00].
I (t ) = HVHBM CHBM
avec : a =
(
)
2
ω0
exp − R t sinh  a² − ω0 t 
2
2L HBM


a² − ω0
2
R , R = R HBM + R DUT , ω0 =
2 LHBM
1
LHBM CHBM
et a > ω0
Les capacités parasites présentes dans les testeurs HBM ne sont en effet pas prises
en compte par cette équation qui aurait simplement pu être simulée par un générateur de courant équivalent. De plus, pour de nombreux composants, la résistance
R DUT est une grandeur dynamique et de cette grandeur dépend la forme d’onde
HBM. C’est par exemple le cas des transistors NMOS pour lesquels :
• avant le premier claquage R DUT ~ 106 Ω.µm,
• pendant le retournement R DUT est négative,
• lorsque le transistor bipolaire parasite fonctionne R DUT ~ 102 Ω.µm,
• après le second claquage RDUT est encore une fois négative.
Il est donc indispensable, pour simuler le test HBM aux bornes d’un circuit intégré, de coupler au logiciel de simulation physique un module électrique de type
RLC série.
Des simulations électriques du test HBM ont été réalisées aux bornes d’une résistance de 500 Ω. Elles ne prennent pas en compte le pic en courant et les oscillations parasites mais sont tout de même en assez bon accord avec les mesures expérimentales correspondantes ainsi qu’avec les données de la norme HBM (cf. Figure
2. 6). Elles justifient l’application de la méthode mixte (simulation physique et
électrique) à d’autres types de composants (diode, transistor, thyristor…).
&KDSLWUH 6LPXODWLRQ QXPpULTXH GHV SKpQRPqQHV SK\VLTXHV DVVRFLpV DX[ (6'
2.5
1 k V - Mesure
2 k V - Mesure
4 kV - Mesure
1 k V - Simulation
2 kV - Simulation
4 kV - Simulation
Courant (A)
2.0
1.5
5 +%0
Ω
+9 +%0
1.0
& +%0
/ +%0
—+
Ω
22 S)
0.5
0.0
0
50
100
150
200
Temps (ns)
)LJXUH &RPSDUDLVRQ GHV VLPXODWLRQV GH GpFKDUJHV +%0 UpDOLVpHV DX[ ERUQHV
G¶XQH UpVLVWDQFH GH Ω HW GHV PHVXUHV FRUUHVSRQGDQWHV VXU XQ
WHVWHXU +%0 (76 L’objectif des simulations HBM est en principe, comme pour les mesures expérimentales, d'évaluer la robustesse HBM en kV des composants. Le critère de défaillance utilisé est, comme pour les simulations TLP, la température de fusion du
silicium. La simulation donne aussi accès aux grandeurs I et V pour tout instant t.
Elle permet ainsi d'évaluer l'énergie déposée par ce type de décharges de manière à
traiter la question d’une éventuelle corrélation des tests TLP et HBM. La localisation du point chaud et la distribution d’autres grandeurs physiques seront également analysées dans ce même objectif.
6LPXODWLRQ GX WHVW &'0
La simulation TCAD (Technological Computer-Aided Design) du test CDM est
très différente de celle des tests HBM et TLP. Le modèle CDM représente la
charge intrinsèque d’un composant et de son environnement (défini par son boîtier,
son substrat, ses fils d’interconnexions…) puis sa décharge à travers un chemin de
masse très peu résistif. Les mécanismes physiques induits par ce test sont donc
plus complexes que ceux induits par les tests ESD classiques pour lesquels la décharge vient de l’extérieur (d’une capacité pour le HBM et d’un générateur de courant idéal pour le TLP). La simulation physique du test CDM est de plus assez peu
traitée dans la littérature [DUVV95] [STRI01]. L’objectif recherché pour cette
étude sera donc davantage d’utiliser l’outil pour comprendre le fonctionnement
physique des composants testés que d'évaluer leur robustesse CDM.
&KDSLWUH 6LPXODWLRQ QXPpULTXH GHV SKpQRPqQHV SK\VLTXHV DVVRFLpV DX[ (6'
Avant d’aborder le cas de composants réels, la suite du document présente la simulation physique d’une séquence de test FCDM appliquée à un module de calibrage. Le DUT est chargé par induction en présence d’un champ électrique et la
comparaison des résultats se fait avec la norme de « l’ESD Association » [ESD99b]. Les déplacements des charges et du courant induits par le test FCDM ont été
identifiés et montrent que le test par contact CCDM, pour la mesure d’un module
de calibrage, est équivalent en première approximation au test FCDM.
La Figure 2. 7 donne le schéma de principe du test FCDM réalisé sur composant4.
La Figure 2. 8 illustre ensuite la procédure de simulation du test appliqué au cas
d’un module de calibrage.
,QGXFWDQFH SDUDVLWH GH
OD VRQGH GH GpFKDUJH
5pVLVWDQFH SDUDVLWH GH
OD VRQGH GH GpFKDUJH
/ &'0
5 &'0
6RQGH GH GpFKDUJH
3ODWHDX
GH PDVVH
5 RVFLOOR
&RPSRVDQW
© 3DWWHV HQ O¶DLU ª
3ODWHDX
GH FKDUJH
5pVLVWDQFH
pTXLYDOHQWH HQ
HQWUpH GH
O¶RVFLOORVFRSH
'LpOHFWULTXH
0pWDO
5
5pVLVWDQFH GHVWLQpH
j OLPLWHU OH FRXUDQW
+9 &'0
+DXWH 7HQVLRQ &'0
)LJXUH ,OOXVWUDWLRQ GH OD SURFpGXUH GH WHVW )&'0 VXU XQ FRPSRVDQW
4
Les mesures expérimentales présentées dans ce document ont été réalisées sur un testeur Orion de la marque Oryx. Pour
cet appareil, les DUT sont placés « pattes en l’air ». Aucun composant parasite de type RLC ne vient perturber la forme
d’onde CDM comme ce serait le cas pour des tests SCDM.
&KDSLWUH 6LPXODWLRQ QXPpULTXH GHV SKpQRPqQHV SK\VLTXHV DVVRFLpV DX[ (6'
3ODWHDX
GH PDVVH
&RQWDFW
$LU
%
0RGXOH GH
FDOLEUDJH
0pWDO
'LpOHFWULTXH
5 &'0
3ODWHDX
GH FKDUJH
'LpOHFWULTXH
/ &'0
&RQWDFW
$
5 RVFLOOR
+9 &'0
)LJXUH 6FKpPD GH VLPXODWLRQ GX WHVW )&'0 VXU XQ PRGXOH GH FDOLEUDJH GX
W\SH GH O¶(6' $VVRFLDWLRQ >(6'E@
Par rapport aux mesures expérimentales, diverses simplifications ont cependant été
réalisées pour faciliter les simulations [HENR00].
• les plateaux de charge et de masse sont placés en vis-à-vis,
• les plateaux cylindriques (7,5 cm de diamètre) et le module de calibrage (9 mm
de diamètre) sont modélisés en deux dimensions par des surfaces équivalentes,
• la distance comprise entre le plateau de masse et le métal de contact du module
de calibrage est définie par la longueur de la sonde de décharge (5,21 mm),
• l’air est caractérisé par un matériau de constante diélectrique égale à 1,
• la résistance de charge R1 n’est pas simulée pour réduire le temps de charge du
module de calibrage.
Une séquence de test FCDM (en impulsion double) se simule ensuite de la manière
suivante (cf. Figure 2. 9) :
1. Le module de calibrage est placé sur le plateau de charge (interrupteur A sur
0 V/interrupteur B ouvert).
2. La source haute tension HVCDM , de 500 V par exemple, est connectée au plateau de charge (interrupteur A sur 500 V/interrupteur B ouvert).
3. La sonde de décharge contacte la surface métallique du module de calibrage
(interrupteur A sur 500 V, interrupteur B fermé). Une impulsion de courant positive et rapide est alors observée (cf. Figure 2. 10).
&KDSLWUH 6LPXODWLRQ QXPpULTXH GHV SKpQRPqQHV SK\VLTXHV DVVRFLpV DX[ (6'
4. La sonde de décharge est relevée (interrupteur A sur 500 V/interrupteur B ouvert). Le module de calibrage est alors chargé négativement.
5. Le plateau de charge est remis à la masse (interrupteur A sur 0 V/interrupteur B
ouvert). Le module de calibrage reste chargé négativement.
6. La sonde de décharge contacte la surface métallique du module de calibrage
(interrupteur A sur 0 V, interrupteur B fermé). Une impulsion de courant négative et rapide est alors observée (cf. Figure 2. 10).
2QGH 2QGH 9 &'0
9
,QWHUUXSWHXU $
)HUPp
2XYHUW
,QWHUUXSWHXU %
H
H
H
H
H
H
&KDUJH
)LJXUH H
H
W V
'pFKDUJH
6pTXHQFH GH WHVW )&'0
5
Courant (A)
2,5
0
0
1
2
3
4
5
6
7
8
-2,5
-5
Temps (ns)
)LJXUH )RUPH G¶RQGH HQ FRXUDQW GH W\SH )&'0 SRXU XQH VpTXHQFH GH GHX[
LPSXOVLRQV SRVLWLYH HW QpJDWLYH
&KDSLWUH 6LPXODWLRQ QXPpULTXH GHV SKpQRPqQHV SK\VLTXHV DVVRFLpV DX[ (6'
Les ondes FCDM ainsi simulées sont en accord avec les données de la norme (cf.
Figure 2. 11 et Tableau 2. 1). Il est aussi possible, grâce à ces outils, d’étudier
l’effet des variations de paramètres du testeur FCDM (vis-à-vis des plateaux, longueur et diamètre de la sonde de décharge…) sur la forme d’onde correspondante
[HENR00].
30
125 V
250 V
500 V
1000 V
1500 V
2000 V
25
Courant (A)
20
15
8
10
5
0
-5
2
-10
0
500
1000
1500
2000
Temps (ps)
)LJXUH 6LPXODWLRQV SK\VLTXHV G¶XQH RQGH )&'0 SRXU GLIIpUHQWHV WHQVLRQV
+9 &'0
7HQVLRQ GH FKDUJH +9&'0 9
7DEOHDX ,S $
WU SV
WG SV
8
2
,S ,S
'RQQpHV GH OD QRUPH &'0 SRXU XQ RVFLOORVFRSH GH *+] >(6'E@
Pour expliquer les phénomènes physiques associés au test FCDM, le schéma électrique équivalent de la Figure 2. 8 est donné Figure 2. 12. Les condensateurs formés par l’air Cair et le module de calibrage C diel sont en série car la couche supérieure du module est une surface équipotentielle. Deux approximations sont faites :
• les effets de bords liés à la capacité parasite Cbord sont négligés,
• les raisonnements ne seront faits que pour la phase de charge du module car les
impulsions positives et négatives sont parfaitement symétriques.
&KDSLWUH 6LPXODWLRQ QXPpULTXH GHV SKpQRPqQHV SK\VLTXHV DVVRFLpV DX[ (6'
& DLU
%
& ERUG
5 &'0
& GLHO
/ &'0
$
5 RVFLOOR
+9 &'0
)LJXUH &LUFXLW pOHFWULTXH pTXLYDOHQW GX WHVW )&'0 GX PRGXOH GH FDOLEDWLRQ
Dans ces conditions, lorsque la tension HVCDM est fixée à 500 V, les armatures du
condensateur plan de la capacité située entre le plateau de masse et le plateau de
charge portent les charges –Q0 et +Q0 (cf. Figure 2. 13). La couche métallique du
module de calibrage acquiert donc par influence les charges +Q0 et –Q0 opposées à
celles des armatures correspondantes.
Avec les valeurs des capacités de l’air et du module de calibrage, il est possible
d’évaluer la charge Q0 [SUZU98].
C air = ε 0 S
e air
C diel = ε diel ε 0 S
e diel
Q 0 = (C air + C diel ). HVCDM
La couche métallique du module de calibrage est ensuite connectée à la masse via
la sonde de décharge. La neutralité de la capacité C air impose une circulation de
charges :
1. des trous +Q0 quittent la couche métallique,
2. des électrons sont générés par la haute tension HVCDM.
Un courant d’électrons et de trous I=dQ/dt, de signe positif, circule donc du module de calibrage vers la sonde de décharge. A l’équilibre, les armatures du condensateur portent les charges +Q 1 et –Q1 déterminées par :
Q1 = Cdiel . HVCDM
&KDSLWUH 6LPXODWLRQ QXPpULTXH GHV SKpQRPqQHV SK\VLTXHV DVVRFLpV DX[ (6'
4
& DLU
4
4
6RQGH
GH GpFKDUJH
4
& GLpO
& GLpO
4
)LJXUH H
4
,
5HSUpVHQWDWLRQ VFKpPDWLTXH GHV PRXYHPHQWV GH FKDUJHV LQGXLWV SDU
XQ WHVW )&'0
La comparaison des charges Q1 et Q0 montre que, si C air<<C diel, le courant est essentiellement lié au départ des charges +Q0 de la couche métallique. Cette constatation justifie, pour la simulation du module de calibrage, de négliger la couche
d’air. La situation est alors équivalente à celle du test CCDM pour lequel le module de calibrage est chargé par contact via une résistance élevée5.
Ce type de simplifications n’est pas indispensable pour la simulation du module de
calibrage car les temps de calculs sont très courts. De tels raisonnements s’ils peuvent être tenus dans le cas de composants réels permettront par contre de simplifier
et d’accélérer les calculs. Ils seront utilisés dans le chapitre suivant pour l’étude
d’un cas concret.
'LVFXVVLRQV
Les paragraphes précédents ont montré les potentialités des simulations physiques.
Au-delà des résultats numériques de nature courant/tension, il est possible pour les
simulations transitoires TLP, HBM et CDM de visualiser au cours du temps la distribution de certaines grandeurs physiques au sein de la structure étudiée telles
5
La résistance de 1 MΩ permet d’allonger le temps de charge et de protéger le composant contre les risques de défaillance susceptibles de se produire pendant le processus de charge.
&KDSLWUH 6LPXODWLRQ QXPpULTXH GHV SKpQRPqQHV SK\VLTXHV DVVRFLpV DX[ (6'
que : la température du réseau (et/ou celle des porteurs déthermalisés), le potentiel
électrostatique, le champ électrique, les courants de déplacements des porteurs, les
taux d’ionisations par impacts… Toutes ces informations permettent de mieux cerner le fonctionnement (déclenchement de composants parasites, défaillances
d’origine thermique, dissipation énergétique…) de dispositifs élémentaires soumis
à des décharges ESD.
La méthodologie et les conditions de simulations physiques utilisées pour cette
étude des structures de protections ESD sont synthétisées dans le Tableau 2. 2. Les
avantages et les limites de chacun des paramètres sont également discutés. Ils expliqueront certains comportements observés dans les chapitres 3 et 4 lors de l'étude
de cas concrets.
Avant de présenter les résultats de simulation obtenus au cours de cette thèse, il
faut cependant souligner que les utilisateurs et les concepteurs de composants tardent à utiliser ces outils numériques pour de multiples raisons :
• les informations relatives au procédé de fabrication, indispensables pour les
simulations physiques sont confidentielles et difficiles à obtenir,
• la simulation des évènements ESD est influencée par le choix des modèles physiques (mobilité, génération-recombinaison…),
• presque tous les modèles physiques sont définis dans un domaine limité (c’est
en particulier le cas pour les paramètres dépendant de la température),
• le choix des conditions aux limites électriques et thermiques de même que celui
des éléments parasites externes aux composants simulés est déterminant,
• les simulations et l’interprétation des résultats doivent être réalisés par un personnel qualifié,
• la durée en temps CPU des calculs numériques et la mémoire allouée par les
ordinateurs pour résoudre les équations différentielles limitent enfin la complexité et la précision des problèmes traités.
Mais les rapides progrès de l’informatique (réduction des temps de calculs, augmentation de la mémoire, meilleure répartition des tâches…) et les travaux de recherche permettent de faire régulièrement évoluer les logiciels de simulation grâce
à de nouveaux modèles physiques. L’utilisation des logiciels de simulation physique est donc amenée à se généraliser surtout pour les fondeurs ou pour les concepteurs de composants.
&KDSLWUH 6LPXODWLRQ QXPpULTXH GHV SKpQRPqQHV SK\VLTXHV DVVRFLpV DX[ (6'
0RGqOHV HW PpWKRGHV UHWHQXHV
$YDQWDJHV
5DPSH PR\HQQH GH FRXUDQW
(QYLURQQHPHQW
6WUXFWXUH pOpPHQWDLUH GH SURWHFWLRQ (6'
6RXUFHV (6'
7/3
,PSXOVLRQV FDUUpHV GH FRXUDQW
• (YDOXDWLRQ UDSLGH GH OD FRQYHUJHQFH GHV FDOFXOV
• &DUDFWpULVWLTXH , I9 FRQWLQXH
• qUH HVWLPDWLRQ GX FRPSRUWHPHQW (6'
• 0pWKRGH FRQIRUPH j OD SURFpGXUH GH WHVW 7/3
• 'LIIXVLRQ GH OD FKDOHXU SULVH HQ FRPSWH SHQGDQW
OH SDOOLHU
• ,QIOXHQFH GH G-GW VXU OHV SDUDPqWUHV (6'
• (TXLOLEUH WKHUPLTXH MDPDLV DWWHLQW
• &DUDFWpULVWLTXH , I9 GLVFRQWLQXH
• 'XUpH GHV FDOFXOV
• 0RGqOH G
XQH VRXUFH LGpDOH GH FRXUDQW
+%0
6LPXODWLRQ PL[WH
pOHFWULTXH HW SK\VLTXH
• (YDOXDWLRQ GH OD UREXVWHVVH +%0 HQ N9
• 3DV GH UHSUpVHQWDWLRQ , I9
• 'XUpH GHV FDOFXOV
• 2VFLOODWLRQV SDUDVLWHV QRQ SULVHV HQ FRPSWH
&'0
6LPXODWLRQ PL[WH
pOHFWULTXH HW SK\VLTXH
• (YDOXDWLRQ GH OD UREXVWHVVH &'0 HQ 9 GH '87
• 'XUpH GHV FDOFXOV
• 0pFDQLVPH GH FKDUJH LPSRVVLEOH j SUHQGUH HQ
'LPHQVLRQV
'
(TXDWLRQV ORFDOHV
3RLVVRQ'ULIW'LIIXVLRQ&KDOHXU
'LVFUpWLVDWLRQ VSDWLDOH
)RQFWLRQ GH OD JpRPpWULH
HW GHV JUDGLHQWV GH JUDQGHXUV
SK\VLTXHV
0RGqOHV
SK\VLTXHV
QpFHVVDLUHV
SRXU O
(6'
/LPLWHV
FKDUJpV SDU FRQWDFW
FRPSWH SRXU OH WHVW )&'0
• &RQYHUJHQFH HW GXUpH GHV FDOFXOV
• 2UGUHV GH JUDQGHXUV YpULILpV
• (TXDWLRQ GH O
K\GURG\QDPLTXH QRQ DFWLYpH
• 'XUpH GHV FDOFXOV
• &RQYHUJHQFH HW GXUpH GHV FDOFXOV
• 3DV G
H[WUDSRODWLRQ SRVVLEOH HQ '
• (TXDWLRQV GH O
K\GURG\QDPLTXH j UpVRXGUH
SRXU OHV WHFKQRORJLHV LQIpULHXUHV RX pJDOHV j
—P
• 'RQQpHV GH PHVXUHV GH ELEOLRJUDSKLH RX HUV
UpVXOWDWV GH VLPXODWLRQ LQGLVSHQVDEOHV
• %ROW]PDQQ QRQ DSSOLFDEOH SRXU OHV VHPL
&RQFHQWUDWLRQ
GHV SRUWHXUV
(TXDWLRQ GH )HUPL HW %DQG *DS
1DUURZLQJ HIIHFW %*1
0RELOLWp
GHV SRUWHXUV
)RQFWLRQ GH 7 GRSDJH YLWHVVH
GH VDWXUDWLRQ GHV SRUWHXUV
• /RL HPSLULTXH 0DVHWWL
• 0RGqOHV LQFHUWDLQV DXGHOj GH .
&ODTXDJH
5HFRPELQDLVRQV 65+ $XJHU HW
JpQpUDWLRQ SDU LPSDFWV
• 0RGqOHV LQFHUWDLQV DXGHOj GH .
&ULWqUH GH GpIDLOODQFH (6'
7HPSpUDWXUH GH IXVLRQ
GX VLOLFLXP
.
&KRL[ GHV PDWpULDX[
2[\GH GH JULOOH HW SDUWLH DFWLYH
GX VLOLFLXP VHXOV j rWUH VLPXOpV
7KHUPLTXH
)OX[ FRQVWDQW GH FKDOHXU DX[
LQWHUIDFHV HQWUH PDWpULDX[
8WLOLVDWLRQ G
XQH UpVLVWDQFH
WKHUPLTXH H[WHUQH SRVLWLRQQpH
VXU OH VXEVWUDW
(OHFWULTXH
3DV GH PRGqOHV 5/& pTXLYDOHQWV
7DEOHDX FRQGXFWHXUV GpJpQpUpV IRUWH LQMHFWLRQ
• &ULWqUH IDFLOHPHQW TXDQWLILDEOH
• 2UGUHV GH JUDQGHXUV YpULILpV
• 'XUpH GHV FDOFXOV
• &RQYHUJHQFH HW GXUpH GHV FDOFXOV
• 3KpQRPqQHV SK\VLTXHV LPSRUWDQWV ORFDOLVpV ORLQ
GHV pOHFWURGHV WKHUPLTXHV
• 'LIIXVLRQ DGLDEDWLTXH GH OD FKDOHXU
• 6LJQDWXUHV GH GpIDLOODQFHV WKHUPLTXHV QRQ
SRQFWXHOOHV ILODPHQW SHX UpVLVWLI RX PLFUR
SODVPD
• 0DXYDLVH SULVH HQ FRPSWH GHV SKpQRPqQHV
WKHUPLTXHV HW pOHFWULTXHV
• 5 WK HVW XQH JUDQGHXU HPSLULTXH
• &DV WUqV VLPSOLILp
6\QWKqVH GHV PRGqOHV HW PpWKRGHV UHWHQXV SRXU OD VLPXODWLRQ SK\VLTXH GH VWUXFWXUHV GH SURWHFWLRQ (6'
&KDSLWUH 6LPXODWLRQ QXPpULTXH GHV SKpQRPqQHV SK\VLTXHV DVVRFLpV DX[ (6'
&LUFXLW HW PRGqOHV pOHFWULTXHV
La simulation physique est un outil efficace pour l’étude des structures isolées de
protection contre les ESD. Il est cependant important d’élargir les travaux aux cas
de dispositifs à plusieurs étages de protection puis au reste du circuit intégré pour
vérifier que les protections n’interfèrent pas avec le fonctionnement normal du circuit et qu’elles ne dégradent pas les performances du composant. Il est donc nécessaire de disposer d’un modèle électrique équivalent.
0RGqOHV pOHFWULTXHV FODVVLTXHV
Les composants semi-conducteurs les plus répandus (diodes, transistors, amplificateurs opérationnels…) sont simulés par des circuits électriques constitués de
sources de courant et de tension, de résistances, de capacités, d’inductances… (cf.
Figure 2. 14 la modélisation électrique d’un transistor NMOS).
'UDLQ
5G
& JG
*ULOOH
& JE
, GV
, EG
6XEVWUDW
, EV
5E
& JV
5V
6RXUFH
)LJXUH 0RGqOH pOHFWULTXH FODVVLTXH G¶XQ WUDQVLVWRU 026
Les logiciels commerciaux de type SPICE [MASS93] disposent de modèles par défaut des composants représentatifs des conditions de petits signaux, grands signaux, polarisation en direct ou en inverse… pour lesquels les utilisateurs n’ont
qu’à spécifier la valeur des paramètres propres à la technologie des composants.
&KDSLWUH 6LPXODWLRQ QXPpULTXH GHV SKpQRPqQHV SK\VLTXHV DVVRFLpV DX[ (6'
Mais ces modèles ne tiennent pas compte :
• des phénomènes de claquage par avalanche,
• du retournement des structures MOS suite au premier claquage,
• du régime fort courant,
• des aspects thermiques et du second claquage.
0RGqOHV (6' FRPSDFWV
La solution proposée par les spécialistes ESD [BERT01][MERG99-a][MERG99b][MERG00][MERG01][RAMA96][SALO99][WOLF98] est donc d’adapter ces
modèles et de constituer des bibliothèques de structures de protection pour chaque
technologie. Ce travail nécessite le couplage entre simulations 2D et mesures électriques. Il passe par l’extraction de paramètres physiques critiques nécessaires à la
simulation du fonctionnement électrique des composants de protection. Dans le cas
d’une structure GGNMOS, un transistor bipolaire parasite et une diode sont disposés en parallèle avec le transistor MOS (cf. Figure 2. 15).
'UDLQ
026
%,32/$,5(
',2'(
&RXSODJH
GH JULOOH
, DY
%
*ULOOH
5E
6RXUFH
)LJXUH &
(
6XEVWUDW
0RGqOH FRPSDFW G¶XQ WUDQVLVWRU 026 VRXPLV j GHV (6'
Pour simuler le phénomène d’avalanche, une source de courant par avalanche Iav
est placée entre le collecteur et la base du transistor bipolaire. Elle s’exprime en
fonction du facteur de multiplication par avalanche M et du courant Ids :
Iav = M . Ids
&KDSLWUH 6LPXODWLRQ QXPpULTXH GHV SKpQRPqQHV SK\VLTXHV DVVRFLpV DX[ (6'
L’équation de Miller donne quant à elle une expression empirique du facteur de
multiplication [SZE81]. M dépend du claquage par avalanche BV CB de la jonction
collecteur base et d’un facteur n d’efficacité du phénomène d’ionisation par impact
dans la région de désertion :
M=
1
1− V
BVCB
(
)
n
Deux conditions sont ensuite nécessaires pour modéliser le premier retournement
ou « snapback » de la structure et rendre passant le transistor bipolaire parasite.
• Le gain β en courant du transistor et le facteur M doivent être tels que :
β . ( M-1 ) ≥ 1
•
Le courant d’avalanche Iav généré à travers la résistance de base (ou de substrat) Rb est suffisant pour polariser en direct la jonction émetteur base :
0,8 V
Iav = VBE, on ≈
Rb
Rb
Avec l’apparition de porteurs supplémentaires en provenance de l’émetteur, un niveau constant de génération par avalanche peut être maintenu pour un champ électrique plus faible. La tension de collecteur devient alors égale à la tension de
maintien Vh.
Les paramètres requis pour la construction de ces modèles compacts sont :
• sensibles aux procédés technologiques (profils de dopage) et aux dimensions
géométriques obtenus par simulations du procédé de fabrication des composants,
• liés au comportement physique interne des dispositifs comme par exemple le
temps de transit des porteurs dans la base (estimé de manière théorique),
• représentatifs du fonctionnement en mode bipolaire parasite et extraits de la caractéristique I=f(V) des composants.
'LVFXVVLRQV
Les concepteurs de composants attendent beaucoup des modèles ESD compacts. Ils
sont la suite logique des travaux de simulations TCAD. Ils devraient à terme permettre de ne plus se limiter à l’étude de structures élémentaires de protection ESD
&KDSLWUH 6LPXODWLRQ QXPpULTXH GHV SKpQRPqQHV SK\VLTXHV DVVRFLpV DX[ (6'
et d’étendre les travaux de simulations ESD aux cas de composants intégrés complexes ou de cartes électroniques.
De premiers résultats ont été obtenus et sont présentés dans la littérature
[BERT01][MERG01]. Ils montrent que la mise en place des modèles n’est pas une
tâche simple. Une fois l’étape de programmation du logiciel terminée, il faut calibrer les modèles pour chaque composant et pour chaque technologie tout en limitant le nombre de mesures expérimentales.
Il faut également préciser que ces modèles ne peuvent pas encore être utilisés pour
prévoir le niveau de défaillance des composants car ils ne tiennent pas compte des
phénomènes thermiques. Il n’est donc pas possible d’observer (It2 , Vt2 ) sur les caractéristiques I=f(V).
&RQFOXVLRQV
Ce chapitre s’est efforcé de donner les principes fondamentaux de la simulation
des phénomènes physiques associés aux ESD. Trois outils numériques ont été présentés. Ils permettent de simuler le procédé de fabrication d’un composant puis son
comportement physique lorsqu’il est soumis à une décharge. Conjointement aux
mesures expérimentales, les résultats de simulations physiques sont ensuite utilisés
pour mettre en place des bibliothèques de modèles électriques compacts des composants.
Les outils de simulations complètent les mesures expérimentales sur les ESD mais
diverses questions ont été soulevées dans ce chapitre. Elles concernent surtout la
validité des simulations. Elles doivent se poser pour chaque étape de simulation.
Pour les simulations physiques, premier outil d’investigation de cette thèse, le
choix des équations, des conditions aux limites, des modèles physiques mais aussi
la description des méthodes de tests ESD sont critiques. Ils devront donc être justifiés a priori de manière théorique et a posteriori par des mesures expérimentales.
&KDSLWUH (YDOXDWLRQ GH OD WHQXH (6' GH WHFKQRORJLHV PDWXUHV
(YDOXDWLRQGHODWHQXH(6'GH
WHFKQRORJLHVPDWXUHV
,QWURGXFWLRQ
7UDQVLVWRU **1026
&RPSRVDQW pWXGLp
0HVXUHV H[SpULPHQWDOHV
6LPXODWLRQV (6'
'LVFXVVLRQV
&RPSDUDLVRQ WUDQVLVWRU **1026GLVSRVLWLI /976&5
&RPSRVDQW /976&5
0HVXUHV H[SpULPHQWDOHV
6LPXODWLRQV (6'
'LVFXVVLRQV
&RQFOXVLRQ
&KDSLWUH (YDOXDWLRQ GH OD WHQXH (6' GH WHFKQRORJLHV PDWXUHV
,QWURGXFWLRQ
Ce chapitre présente les travaux relatifs à l’évaluation de la tenue ESD de composants matures fabriqués selon le même procédé technologique. Deux structures
élémentaires classiques de protection sont étudiées : un transistor GGNMOS et un
dispositif LVTSCR. Les outils utilisés pour cette investigation sont des moyens de
mesures statiques, des testeurs ESD (TLP, HBM et FCDM) et le logiciel de simulation physique (ISE) présentés dans le chapitre précédent [ISE95].
La sensibilité du transistor GGNMOS aux différents tests ESD sera tout d’abord
évaluée. Ce travail permet de décrire les mécanismes physiques associés à
l’application d’une décharge électrostatique sur ce composant et de valider les résultats des simulations physiques. Puis, les deux composants seront comparés du
point de vue de leur robustesse ESD en vue de dégager des critères de fiabilité (robustesse et coût).
7UDQVLVWRU **1026
&RPSRVDQW pWXGLp
Le boîtier des composants sous test est en céramique avec un capot métallique non
scellé et le transistor GGNMOS est implanté sur un substrat en silicium parmi
d’autres structures élémentaires de protection ESD (cf. Figure 3. 1).
D
)LJXUH E
(QYLURQQHPHQW
GX WUDQVLVWRU
**1026
VRXV WHVW(6'
D [
ERvWLHU FpUDPLTXH
[ E VWUXFWXUHV
pOpPHQWDLUHV
GH SURWHFWLRQ
&KDSLWUH (YDOXDWLRQ GH OD WHQXH (6' GH WHFKQRORJLHV PDWXUHV
Les grandeurs caractéristiques du transistor GGNMOS étudié dans ce paragraphe
(cf. Figure 3. 2 et Figure 3. 3) sont [DUFR99-b][SEMA98] :
• la largeur W du composant : W=60 µm,
• l’écart Ds entre le contact de drain et la grille en polysilicium : Ds=7,0 µ m,
• la largeur de grille Lg du composant : Lg=2,5 µm,
• l’écart Xs entre le contact de source et la grille en polysilicium : Xs=2,0 µ m.
6RXUFH HW
6XEVWUDW
*ULOOH
'UDLQ
1
3
[
'UDLQ
[¶
:
0pWDO
6RXUFH
3RO\VLOLFLXP
&RQWDFW
'V
/J
*ULOOH
;V
)LJXUH D
E
7UDQVLVWRU
**1026 YX GH
GHVVXV DFDUDFWpULVWLTXHV
YXH RSWLTXH [
E UHSUp
VHQWDWLRQ VFKpPDWLTXH
HW JUDQGHXUV
GX FRPSRVDQW
6RXUFH HW
6XEVWUDW
*ULOOH
'UDLQ
1
1
\
3 HSL
\¶
'V
/J
;V
3 VXE
E
D
)LJXUH 7UDQVLVWRU
**1026
YX HQGXFRXSH
VHORQGHO¶D[H
[[¶ DGXGRQQpHV
GH VRUWLH
GX
ORJLFLHO
GH
VLPXODWLRQ
SURFpGp
IDEULFDWLRQ
FRPSRVDQW
6LO
YDFR E GLPHQVLRQV FDUDFWpULVWLTXHV GX FRPSRVDQW
&KDSLWUH (YDOXDWLRQ GH OD WHQXH (6' GH WHFKQRORJLHV PDWXUHV
0HVXUHV H[SpULPHQWDOHV
Les mesures expérimentales sont indispensables pour évaluer la robustesse du transistor GGNMOS vis-à-vis des ESD. Elles ont été réalisées sur un lot de sept composants identiques (cf. Tableau 3. 1).
**1026
0HVXUH
7DEOHDX 6WDWLTXH
(00,
7/3
7/3
+%0
+%0
)&'0
)&'0
(00,
2UJDQLVDWLRQ GHV PHVXUHV H[SpULPHQWDOHV
Elles seront complétées par des simulations physiques en deux dimensions. La
troisième dimension n’étant pas simulée, les résultats des mesures expérimentales
seront donnés par unité de longueur pour la densité de courant TLP (A.µm-1 ), pour
la résistivité (Ω.µ m) et pour la densité de tension HBM (V.µm-1 ).
Ces notations sont admises dans l’industrie où l’on considère que l’impulsion
HBM est équivalente, au point de second claquage, à une source de courant.
D’ores et déjà, l’étude se place donc dans le cadre d’une approximation occultant
la troisième dimension ce qui conduit à s’affranchir des effets de coins mais limite
la durée des calculs [LITZ00].
$
0HVXUH GH SDUDPqWUHV VWDWLTXHV
Une mesure de la tension de claquage (BV) ou tension de déclenchement statique
du transistor GGNMOS est réalisée avant d'acquérir la caractéristique TLP pour
obtenir de premiers ordres de grandeurs. Elle est effectuée à l’aide d’un analyseur
de paramètres de type HP4145 piloté en courant. Elle vaut 17,5 V pour un courant
inverse de 10 µ A.
%
7HVW 7/3
Le banc de mesures TLP est propre à chaque fabricant de composants. Celui utilisé
pour tester les composants matures, génère des décharges définies par un temps de
montée de 20 ns et par une longueur de palier de 80 ns.
&KDSLWUH (YDOXDWLRQ GH OD WHQXH (6' GH WHFKQRORJLHV PDWXUHV
Avec ce dispositif expérimental, le courant et la tension aux bornes du composant
sont mesurés après stabilisation entre 90 et 100 ns (cf. Figure 3. 4 et Figure 3. 5).
Les couples de points moyens (<J>, <V>) peuvent donc être extraits entre ces deux
instants pour construire la caractéristique TLP du transistor GGNMOS (cf. Figure
3. 6).
Densité de courant (A.µm-1)
Pour assurer une marge de sécurité et éviter que la structure de protection ne se déclenche de manière intempestive, le critère de défaillance, défini pour le test TLP
comme pour les tests HBM et FCDM, est le courant de fuite mesuré à une tension
égale à la tension d’alimentation plus 10% (5,5 V). Pour le composant GGNMOS
étudié ici, un défaut « sévère » se caractérise par un courant supérieur à 1 µ A, un
défaut « léger » par un courant de fuite compris entre 10 nA et 1 µ A. La procédure
suivante est appliquée sur deux composants identiques référencés GGNMOS (1) et
GGNMOS (2) pour vérifier la reproductibilité des résultats :
1. Mesure du courant de fuite
2. Test ESD
3. Mesure du courant de fuite
La décharge est ensuite incrémentée en amplitude puis le test se poursuit jusqu’à la
défaillance irréversible du composant (cf. Tableau 3. 2).
1,0E-03
-!
5,0E-04
0,0E+00
0
25
50
75
100
Temps (ns)
)LJXUH ,PSXOVLRQ 7/3 DSSOLTXpH VXU OH GUDLQ GX WUDQVLVWRU **1026 &KDSLWUH (YDOXDWLRQ GH OD WHQXH (6' GH WHFKQRORJLHV PDWXUHV
18
16
14
9!
Tension (V)
12
10
8
6
4
2
0
0
25
50
75
100
Temps (ns)
5pSRQVH
GH 9! WHPSRUHOOH HQ WHQVLRQ GX WUDQVLVWRU **1026 HW FDSWXUH
-1
Densité de courant (A.µm )
)LJXUH 0,02
y = 0,0035x - 0,0316
R2 = 0,9878
0,01
0,00
0
5
10
15
20
Tension (V)
)LJXUH &DUDFWpULVWLTXH 7/3 GX WUDQVLVWRU **1026 %9 9
**1026 **1026 GH GLVSHUVLRQ 7DEOHDX 9 9
W
9 9
K
ρ G\Q
—P - $—P 9 9 3 :—P Ω.
W
W
W
3DUDPqWUHV 7/3 FDUDFWpULVWLTXHV GHV WUDQVLVWRUV **1026 HW &KDSLWUH (YDOXDWLRQ GH OD WHQXH (6' GH WHFKQRORJLHV PDWXUHV
Pour des technologies matures, le procédé de fabrication des composants est stable.
La sensibilité des appareils de mesures et la présence de résistances et de capacités
parasites explique les écarts de tension de maintien Vh et de résistivité dynamique
ρdyn des composants (1) et (2).
Pour les deux transistors GGNMOS, le tableau de synthèse des paramètres TLP caractéristiques montre aussi que la tension de premier retournement Vt1 est :
• supérieure à la tension d’alimentation du transistor GGNMOS (5,5 V),
• inférieure à la tension de claquage de l’oxyde BVox (de l’ordre de 50 V).
Ces deux propriétés sont intéressantes en termes de protection ESD. Le premier
point assure que le transistor GGNMOS ne se déclenchera pas lors du fonctionnement normal du circuit intégré qu’il protège. Le deuxième élimine le risque de claquage prématuré des oxydes de grille pour des entrées logiques CMOS. La tension
de maintien Vh et la résistivité dynamique ρdyn sont par contre élevées ce qui entraîne une densité de courant Jt2 assez faible (0,02 A.µm-1 ) qui conduit à une dissipation de puissance Pt2 d’environ 0,25 W.µm-1 . Le composant n’est pas robuste
vis-à-vis des décharges ESD supérieures à 0,02 A.µm-1 .
&
7HVW +%0
Le test HBM est réalisé sur un appareil industriel de type « Verifier2 » par pas de
250 V sur deux composants. La robustesse HBM du composant, pour des impulsions de signe positif, est de :
• 2,5 kV (ou 42 V.µ m -1 ) pour le GGNMOS (3),
• 3 kV (ou 50 V.µ m -1 ) pour le GGNMOS (4).
Selon la norme JEDEC [EIAJ97-a], il s’agit donc d’un composant de classe 2.
Les impulsions HBM ont un temps de montée (8 ns) très différent de celui des décharges induites par le dispositif de test TLP (20 ns). Des travaux précédents sur la
corrélation des tests HBM et TLP [NOTE98-a] ont montré que si les temps de
montée étaient les mêmes, le facteur de corrélation des tests (k=HVHBM/J t2 ) serait
approximativement égal à 1500 Ω (valeur de la résistance d’entrée du modèle
HBM). Dans les conditions expérimentales utilisées ici pour mesurer le transistor
GGNMOS, le rapport k=HVHBM GGNMOS(3)/J t2 GGNMOS(1) est égal à 2100 Ω . Pour des
niveaux de courant équivalents, les mesures TLP sont donc moins sévères que les
tests HBM correspondants. Ces développements considèrent qu’au point de second
claquage l’impulsion HBM est créée par une source de courant.
&KDSLWUH (YDOXDWLRQ GH OD WHQXH (6' GH WHFKQRORJLHV PDWXUHV
Qu’en est-il de l’énergie dissipée par les composants défaillants pour les deux types de tests ? Il est indispensable pour répondre à cette question d’enregistrer les
courbes J(t) et V(t) temporelles ce qui est impossible pour les forts niveaux de courant HBM (risque de détérioration du matériel de mesures).
' 7HVW )&'0
Le test FCDM est effectué sur un appareil « ORYX » de type « Orion ». Pour favoriser la charge capacitive du boîtier céramique, le capot métallique est enlevé et le
composant est placé à l’envers sur le plateau capacitif du testeur. Des séquences de
test FCDM à deux impulsions (positive/négative) décrites dans le chapitre 2 ont été
appliquées par pas de 100 V. La robustesse FCDM du composant est de :
• 1,4 kV (ou 24 V.µ m -1 ) pour le GGNMOS (5),
• 1,6 kV (ou 27 V.µ m -1 ) pour le GGNMOS (6).
si l’on considère, comme pour le test HBM, qu’au point de second claquage
l’impulsion CDM est créée par une source de courant.
Des observations EMMI ont ensuite été réalisées sur le transistor GGNMOS (0),
encore fonctionnel, puis sur le transistor GGNMOS (6) (cf. Figure 3. 7). Le composant (6), testé en FCDM avant l’observation EMMI, présente un courant de fuite
(300 nA pour 5,5 V) mais il n’est pas en court-circuit.
Le taux d’émission observé est proportionnel à la génération par impact des porteurs ionisés [AMER95][AMER97][SALO97]. Il dépend :
• du courant d’alimentation appliqué sur le drain des composants,
• du temps d’observation,
• de la présence de pistes en aluminium,
• du mode de fonctionnement des composants (inverse, direct, bipolaire…),
• de la présence de chemins préférentiels du courant (perçage ou fusion du silicium).
Le transistor (0), de référence (cf. Tableau 3. 1), génère des porteurs ionisés par
impacts sur toute la largeur de la jonction drain/substrat pour un courant statique
de 400 µ A. Lors du fonctionnement normal du composant, aucun point d’émission
privilégiée n’a été observé. Le transistor encaisse bien le courant car les mécanismes de conduction sont homogènes sur la largeur du dispositif. Par contre, lorsque
le composant est « faiblement » défaillant, il génère des porteurs préférentielle &KDSLWUH (YDOXDWLRQ GH OD WHQXH (6' GH WHFKQRORJLHV PDWXUHV
ment en un seul point pour un courant seize fois plus faible (25 µ A). Ce comportement qui implique un défaut « latent » peut être qualifié de défiabilisation.
D
)LJXUH E
2EVHUYDWLRQV
(00,**1026
D GXWUDQVLVWRU
**1026
GH UpIpUHQFH
E GX WUDQVLVWRU
© IDLEOHPHQW
ª GpIDLOODQW
[ [
Des inspections au Microscope Electronique à Balayage (MEB) de transistors
GGNMOS en court-circuit suite à l’application de tests FCDM ont ensuite été réalisées pour localiser les défauts liés aux ESD. Les dégradations du composant apparaissent après gravure par voie humide de la couche de passivation, des métaux
et des oxydes d’isolement (HF 48% pendant 10 minutes).
La Figure 3. 8 montre une zone de silicium fortement dopée localisée à proximité
de la grille du côté du drain. Cette zone représente un chemin préférentiel de circulation du courant susceptible de se transformer en court-circuit entre le drain et
la grille.
Ces observations montrent qu’il est impossible d’extrapoler les résultats des simulations 2D à des valeurs 3D en multipliant les grandeurs surfaciques par la largeur
du composant.
&KDSLWUH (YDOXDWLRQ GH OD WHQXH (6' GH WHFKQRORJLHV PDWXUHV
&RQWDFWV GH GUDLQ
([WHQVLRQ GH GUDLQ
*ULOOH
&RQWDFWV GH VRXUFH HW GH VXEVWUDW
)LJXUH 2EVHUYDWLRQ
DX 0(% [
GX WUDQVLVWRU **1026 DSUqV JUDYXUH +) SHQGDQW PLQXWHV
Les résultats des tests FCDM sont intéressants dans la mesure où ils montrent que
le composant est robuste vis-à-vis du FCDM. Ils donnent aussi une signature de la
défaillance consécutive à l’application de ce test.
Il est néanmoins nécessaire de préciser que les conditions expérimentales adoptées
ici (boîtier non standards, structure élémentaire de protection ESD) ne sont pas représentatives des situations rencontrées par les circuits intégrés, ce qui constitue
une limite de validité de ces travaux. Le rôle du boîtier et l’influence des composants voisins ne sont absolument pas pris en compte. Des études complémentaires
seraient donc nécessaires sur des circuits intégrés protégés par des transistors
GGNMOS pour savoir si les défauts physiques associés au FCDM sont localisés
dans le cœur du circuit ou sur ses structures de protection.
&KDSLWUH (YDOXDWLRQ GH OD WHQXH (6' GH WHFKQRORJLHV PDWXUHV
6LPXODWLRQV (6'
Les simulations ESD 2D du transistor GGNMOS complètent les mesures expérimentales [GALY98-a,b][GALY99-b][STRI95]. Elles sont utilisées pour comprendre les différents mécanismes de fonctionnement du GGNMOS et pour évaluer la
sensibilité du composant aux différents tests ESD : TLP, HBM et FCDM.
$
7HVW 7/3
Le paragraphe suivant présente les résultats de simulations « rampe » et « TLP »
du transistor GGNMOS. L’objectif est triple :
• mieux comprendre le principe de fonctionnement du transistor GGNMOS dans
sa phase de protection [AMER95][DABR98][MATH93][SZE81][WILK97],
• extraire les paramètres ESD (Vt1, Vh , ρdyn , Vt2, J t2 ) obtenus par chacune des
méthodes et évaluer leur validité,
• comparer les avantages et les inconvénients de ces deux techniques de simulation.
Principe de fonctionnement du transistor GGNMOS :
Méthode de simulation :
La méthode de la « rampe » est utilisée dans un premier temps pour expliciter le
fonctionnement du composant lorsque celui-ci est soumis à des décharges électrostatiques. Il est nécessaire d’appliquer une densité de courant suffisante pour parvenir à visualiser l’ensemble des modes de fonctionnement du transistor (claquage
thermique y compris). Quant à la durée de l’impulsion, elle est fixée à 100 ns
c’est-à-dire à la durée des test TLP expérimentaux. La Figure 3. 9 est obtenue pour
une densité de courant maximale de 0,02 A.µm -1 atteinte en 100 ns.
Le logiciel de simulation permet de visualiser en certains points (0, A, B, C, D, E)
la distribution : du potentiel électrostatique, du champ électrique, du taux de génération par impacts, de la densité de courant et de la température du réseau (cf.
Tableau 3. 3). Des observations 1D de ces grandeurs physiques ont aussi été réalisées selon l’axe yy’ (cf. Figure 3. 3). Elles illustrent les principes de fonctionnement du transistor GGNMOS [VOLD94].
&KDSLWUH (YDOXDWLRQ GH OD WHQXH (6' GH WHFKQRORJLHV PDWXUHV
Les paramètres ESD classiques sont aussi donnés ensuite. Ils seront discutés et
comparés aux mesures expérimentales une fois les différents modes de fonctionnement du transistor GGNMOS décrits.
(
-1
Densité de courant (A.µm )
0,020
0,015
'
0,010
0,005
&
$
%
0,000
0
5
10
15
Tension (V)
)LJXUH &DUDFWpULVWLTXH
WUDQVLVWRU
V **1026 PpWKRGH GH OD
© UDPSH ª G-GW- I9
GX$—P
W QV
- $—P 9 9
7 .
PD[
7DEOHDX $
%
&
'
(
*UDQGHXUV
SK\VLTXHVGXDX[
SRLQWV UHSUpVHQWDWLIV
GH IRQFWLRQQHPHQW
WUDQVLVWRU
**1026 GHV GLIIpUHQWV PRGHV
Transistor GGNMOS bloqué (points 0 et A) :
L’évolution du potentiel électrostatique entre l’état initial 0 et le point A montre
que la jonction N+/P (drain/substrat) est polarisée en inverse et que la jonction
P/N+ (substrat/source) est polarisée en direct (cf. Figure 3. 10). Le champ électrique maximum à travers la jonction drain/substrat est égal à 6,5.10 5 V.cm-1 (cf.
Figure 3. 11), une valeur encore insuffisante pour provoquer sa mise en avalanche
[SZE81]. Le transistor bipolaire parasite N+ /P/N+ est donc bloqué. Le courant dans
le composant (cf. Figure 3. 12) est dû au déplacement des porteurs à travers les capacités réprésentées ci-après.
&KDSLWUH (YDOXDWLRQ GH OD WHQXH (6' GH WHFKQRORJLHV PDWXUHV
Potentiel électrostatique (V)
7
6
=&( SRLQW $
=&( SRLQW $
0
A
5
4
3
=&( SRLQW =&( SRLQW 2
1
0
-1
Distance (µm)
)LJXUH 3RWHQWLHO
pOHFWURVWDWLTXH
j O¶pWDW
LQLWLDO GH
HW SRXU
OH SRLQW
$ VHORQ
O¶D[HFRU
\\¶
GX
WUDQVLVWRU
HW
ODUJHXUV
GHV
=RQHV
&KDUJHV
G¶(VSDFH
=&(
UHVSRQGDQWHV
Champ électrique (V/cm)
1,0E+06
0
A
B
C
D
E
7,5E+05
5,0E+05
2,5E+05
0,0E+00
)LJXUH Distance (µm)
&KDPS
pOHFWULTXHSRXU
DX[ ERUQHV
GH OD $MRQFWLRQ
VHORQ O¶D[H
\\¶ GX WUDQVLVWRU
OHV SRLQWV
% & 'GUDLQVXEVWUDW
HW (
/ 29
2 9
&RXUDQW FDSDFLWLI
9 GUDLQ
& JG
'UDLQ
& JE
6RXUFH
& GE
& GE
6XEVWUDW
)LJXUH D
E
)RQFWLRQQHPHQW
GX WUDQVLVWRU
**1026
DX SRLQWDX$VHLQ
DGXGLVWULEXWLRQ
GH
OD/ GHQVLWp
GH
FRXUDQW
E
FDSDFLWpV
SUpVHQWHV
FRPSRVDQW
OD GLVWDQFH
GH UHFRXYUHPHQW
GHFDSDFLWp
OD JULOOHJULOOHGUDLQ
VXU OH GUDLQHW&& ODHW
OD
FDSDFLWp
OHVHVWFDSDFLWpV
GUDLQVXEVWUDW
&
JULOOHVXEVWUDW
29
GE
JG
JE
&KDSLWUH (YDOXDWLRQ GH OD WHQXH (6' GH WHFKQRORJLHV PDWXUHV
Claquage par avalanche et premier retournement (point B) :
La Figure 3. 13 correspond à l’extraction physique de la réponse à l’instant B. Elle
met en évidence le fort taux d’ionisation par impacts près de la jonction en inverse
N+/P (drain/substrat), la conduction par avalanche de cette jonction et le déclenchement du transistor bipolaire latéral parasite N+ /P/N+ (drain/substrat/source)
[AMER95]. La caractéristique J=f(V) obtenue par la méthode de la « rampe » ne
permet pas de distinguer, pour le transistor GGNMOS, la tension de claquage de la
jonction drain/substrat (BV) du point de premier retournement (V t1 , J t1 ) à cause des
oscillations et car Vt1 est liée au rapport dJ/dt. Pour la suite de ce document, la tension Vt1 obtenue par simulation correspondra, par hypothèse, à la tension maximale
observée. BV à la tension obtenue par simulation quasi-stationnaire.
)RQFWLRQQHPHQW
GX WUDQVLVWRU EL
SRODLUH SDUDVLWH
1 31 )LJXUH )RUW WDX[
G¶LRQLVDWLRQ SDU
LPSDFWV
D
E
)RQFWLRQQHPHQW
GX WUDQVLVWRU
**1026GXDXWDX[
SRLQWG¶LRQLVDWLRQ
% D GLVWULEXWLRQ
GH
OD GHQVLWp GH FRXUDQW
E GLVWULEXWLRQ
SDU LPSDFWV
Des simulations ont été réalisées pour mieux étudier l’impact des variations dJ/dt
sur le déclenchement du transistor GGNMOS (cf. Figure 3. 14). La courbe des tensions Vt1 en fonction de dJ/dt est linéaire (cf. Figure 3. 15). Elle montre qu’une
augmentation de dJ/dt (ou de la densité de courant pour un temps de montée constant) induit une augmentation de la tension de drain aux bornes du composant. Expérimentalement, le dJ/dt du test statique est très petit devant celui du TLP. La tension de claquage d’un composant GGNMOS mesurée dans des conditions statiques
est donc inférieure à la tension maximale mesurée aux bornes du composant testé
en TLP. Les mesures expérimentales de la tension de claquage BV (17,5 V) et de
la tension de premier retournement Vt1 (18 V) sont en parfait accord avec les résultats de simulation.
&KDSLWUH (YDOXDWLRQ GH OD WHQXH (6' GH WHFKQRORJLHV PDWXUHV
15
Tension (V)
G-GW $—P V 10
2,50E+05
3,75E+05
5,00E+05
6,25E+05
7,50E+05
5
8,75E+05
0
0,0
0,2
0,4
0,6
0,8
1,0
Temps (ns)
)LJXUH ,QIOXHQFH
DX FRXUV GX
WHPSV HWGHSOXV
OD SHQWH
HQ FRXUDQW VXU
VXU ODOD YDOHXU
WHQVLRQGHGH9
GUDLQ GX WUDQVLVWRU
**1026
VSpFLILTXHPHQW
W
14,5
Tension (V)
14,0
Simulation
Courbe de tendance
13,5
13,0
y = 2E-06x + 12,432
2
R = 0,9914
12,5
12,0
2,0E+05
4,0E+05
6,0E+05
-1
)LJXUH 8,0E+05
-1
dJ/dt (A.µm .s )
(YROXWLRQ
OD WHQVLRQ GH SUHPLHU FODTXDJH 9 HQ IRQFWLRQ GH OD SHQWH
HQ FRXUDQWGHG-GW
W
L’origine des oscillations est plus complexe à expliquer. Elles sont observées lors
de la simulation du transistor MOS (cf. courbes V(t) de la Figure 3. 14) alors
qu’elles ne le sont pas pour des simulations de transistors bipolaires et de jonctions
PN. Le développement suivant aura pour objectif de montrer que le courant dans le
transistor GGNMOS, en début de test TLP, est principalement lié à des phénomènes d’origine capacitive.
&KDSLWUH (YDOXDWLRQ GH OD WHQXH (6' GH WHFKQRORJLHV PDWXUHV
Sachant que la densité de courant J(t) et la tension de drain V(t) aux bornes d’une
capacité C sont liées par la relation :
J(t ) = C
dV(t )
dt
et qu’appliquer une rampe en courant revient à écrire :
dJ(t )
= α où α est une constante en A.µm -1 .s-1 .
dt
Si la capacité est exprimée en F/µm pour les simulations 2D et qu’elle est supposée
indépendante de la tension V(t) et du temps t :
d²V(t )
dt²
β
V(t ) = α t² + t + γ
2C C
α=C
et par suite :
avec β (exprimé en A.µ m -1 ) et γ (exprimé en V) des constantes d’intégrations
fonctions des conditions initiales imposées sur le composant.
Pour vérifier la validité de l’hypothèse précédente, les courbes de tendance de la
réponse en tension du transistor GGNMOS à une rampe en courant ont été évaluées pour plusieurs valeurs fixes de dJ/dt. La Figure 3. 16 est obtenue pour
dJ/dt=2,5.105 A.µ m -1.s -1 par une expression polynomiale d’ordre 2 en parfait accord avec l’équation (3. 4) [BOSE01].
10
Simulation
Tension (V)
Courbe de tendance
2
y = 2E+19x - 2E+09x + 0,0813
2
R = 0,9999
5
0
0,0E+00
)LJXUH 2,0E-10
4,0E-10
6,0E-10
8,0E-10
Temps (s)
&RXUEH
OD YDULDWLRQ
OD WHQVLRQ
$—PGHVGUDLQ
GX
**1026GHHQWHQGDQFH
IRQFWLRQDVVRFLpH
GX WHPSVj DYHF
G-GW GH
&KDSLWUH (YDOXDWLRQ GH OD WHQXH (6' GH WHFKQRORJLHV PDWXUHV
Il est ensuite possible de déterminer la valeur de la capacité équivalente C du transistor GGNMOS de 1 µ m de largeur en traçant la courbe α/(2C)=f(α). La Figure 3.
17 montre qu’une seule capacité intervient et que C=0,0062 pF/µm indépendemment de dJ/dt.
1,0E+20
(dJ/dt)/2C (A.µm-1.s-1.F-1)
Simulations
Courbe de tendance
7,5E+19
5,0E+19
y = 8E+13x - 57646
R2 = 1
2,5E+19
0,0E+00
0,0E+00
2,0E+05
4,0E+05
6,0E+05
-1
)LJXUH 8,0E+05
1,0E+06
1,2E+06
-1
dJ/dt (A.µm .s )
&DOFXO GH OD FDSDFLWp pTXLYDOHQWH & GDQV OH FDV GX **1026
Fonctionnement du transistor bipolaire (points C et D) :
Au point C, le courant d’électrons majoritaires injectés dans le collecteur du transistor bipolaire permet ensuite d’entretenir un taux élevé de génération par impact
(1,6.107 V.cm -1) pour une tension plus faible appliquée aux bornes du transistor
GGNMOS (8,9 V) (cf. Tableau 3. 3). C’est la phase de premier retournement de la
structure.
Emballement thermique (point E) :
En régime de forte injection, la température n’est plus homogène dans le transistor.
Elle s’élève à proximité du site de plus forte génération de porteurs dans le composant (cf. Figure 3. 18). Elle s’élève à 597 K au point D (cf. Tableau 3. 3) alors
qu’elle était restée sensiblement égale à 300 K pendant le fonctionnement bloqué
du transistor GGNMOS (point A), pendant le déclenchement de l’avalanche (point
B) et pendant le mécanisme de retournement (point C).
&KDSLWUH (YDOXDWLRQ GH OD WHQXH (6' GH WHFKQRORJLHV PDWXUHV
7UqV IDLEOH WDX[ G¶LRQLVDWLRQ
SDU LPSDFWV
3RLQW FKDXG
7 PD[ .
D
)LJXUH E
)RQFWLRQQHPHQW
GX SDU
WUDQVLVWRU
**1026
DX SRLQWGH( ODDWHPSpUDWXUH
GLVWULEXWLRQGXGX
WDX[
GH
JpQpUDWLRQ
LPSDFW
E
GLVWULEXWLRQ
UpVHDX
Les effets du gradient en température deviennent non négligeables devant les autres composantes du courant. La génération par impact de paires électrons/trous
n’est plus indispensable et le transport des porteurs (électrons et trous) au sein du
transistor bipolaire devient de plus en plus important ce qui provoque un mécanisme d’emballement thermique caractérisé par la formation d’une zone très peu
résistive [AMER91][AMER95].
Le critère de défaillance, en simulation « rampe » et « TLP », est défini par la température de fusion du silicium (1680 K). Cette condition n’est pas totalement satisfaisante car il est en fait nécessaire d’avoir un volume de silicium en fusion suffisant pour aboutir à un défaut irréversible c’est-à-dire à la formation d’un microplasma. Ce critère de température limite néanmoins la durée des calculs. Il donne
des ordres de grandeurs et ne représente qu'une approximation minime par rapport
à celles déjà réalisées pour la description des phénomènes thermiques.
Si les calculs sont poursuivis après cette température, la Figure 3. 19 montre que le
second claquage est également caractérisé par une deuxième chute brutale de tension.
Pour les tests transitoires « rampe » et « TLP », le 2nd claquage est atteint plus ou
moins rapidement selon la densité de courant appliquée. La valeur du couple (Vt2 ,
J t2), tout comme celle de la résistivité ρdyn , sont donc à considérer avec prudence.
&KDSLWUH (YDOXDWLRQ GH OD WHQXH (6' GH WHFKQRORJLHV PDWXUHV
QG FODTXDJH
15
Tension (V)
9!
'HQVLWp GH
FRXUDQW
$—P 10
0,0150
0,0175
0,0200
5
0
0
)LJXUH 25
50
75
100
Temps (ns)
5pSRQVH
**1026GHDX[SDOLHU
LPSXOVLRQV
7/3 FDUUpHV
GH WHPSVHQGHWHQVLRQ
PRQWpHGXWUDQVLVWRU
QV HW GH ORQJXHXU
G¶LPSXOVLRQV
QV
Extraction des paramètres de simulations TLP :
Pour valider les travaux et sélectionner la méthodologie de simulation la plus efficace, le Tableau 3. 4 fait la synthèse des :
• résultats des simulations en mode quasi-statique ou « TLP » (cf. Figure 3. 20),
• paramètres TLP obtenus en mode dynamique ou « rampe » pour un dJ/dt de
2.105 A.µ m -1 .s -1 (cf. Figure 3. 9),
• données expérimentales relatives au transistor GGNMOS référencés (1) et (2)
(cf. Figure 3. 6).
9 9
6LPXODWLRQ © 7/3 ª
6LPXODWLRQ © 5DPSH ª 0HVXUHV **1026 0HVXUHV **1026 W
7DEOHDX 9 9
K
ρ G\Q
—P - $—P 9 9 3 :—P Ω.
W
W
W
([WUDFWLRQ
SDUDPqWUHV
7/3 REWHQXVDX[SDUPHVXUHV
VLPXODWLRQV
HQ PRGH
©UpDOLVpHV
7/3 ª HWVXUGHV
© UDPSH
ª
HW
FRPSDUDLVRQ
H[SpULPHQWDOHV
OHV WUDQVLVWRUV **1026 UpIpUHQFpV HW La Figure 3. 20 est la caractéristique J=f(V) du transistor GGNMOS simulée en
mode « TLP » c’est-à-dire suite à l’application d’échelons en courant d’amplitudes
croissantes. Le temps de montée et la largeur des impulsions simulées sont les
mêmes que celles des mesures TLP expérimentales. Le choix du nombre
d’impulsions TLP est arbitré par le souci de correctement simuler les phénomènes
&KDSLWUH (YDOXDWLRQ GH OD WHQXH (6' GH WHFKQRORJLHV PDWXUHV
-1
Densité de courant (A.µm )
de retournement. Il y aura donc davantage de points de calculs à proximité des
premiers et seconds claquage que sur la résistance dynamique du composant.
0,015
0,010
0,005
0,000
0
)LJXUH 5
10
15
20
Tension (V)
&DUDFWpULVWLTXH
- I9 GXGXWUDQVLVWRU
PRQWpH QV ORQJXHXU
SDOLHU **1026
QV PpWKRGH 7/3 WHPSV GH
Discussions :
Les grandeurs ESD répertoriées dans le Tableau 3. 4 et les données discutées dans
le paragraphe précédent montrent que :
• les différents modes de fonctionnement du transistor GGNMOS sont bien simulés par les méthodes de la « rampe » et « TLP » (cf. Figure 3. 9 et Figure 3.
20) donnant l’allure des caractéristiques J=f(V). Elles permettent dans les deux
cas d’extraire les paramètres ESD classiques tels que Vt1 , Vh, ρdyn et J t2 ),
• l’outil de modélisation permet de comprendre certains mécanismes difficiles à
observer expérimentalement (cf. l’évaluation de la capacité équivalente C du
transistor GGNMOS).
D’un point de vue quantitatif, la validité des résultats de simulation se discute davantage :
• la caractéristique J=f(V) dépend de la pente en courant dJ/dt appliquée pour la
méthode de la « rampe »,
• les points de premier et deuxième retournement ne sont pas forcément bien simulés par le test TLP qui est discontinu,
• les phénomènes capacitifs et l'effet des résistances de substrat ne sont pas assez
bien pris en compte ce qui explique les écarts entre Vt1 simulée et mesurée,
&KDSLWUH (YDOXDWLRQ GH OD WHQXH (6' GH WHFKQRORJLHV PDWXUHV
•
les impulsions carrées de courant utilisées pour les simulations TLP ne prennent pas en compte les composants parasites de type RLC (tête de mesure TLP,
boîtier des dispositifs) qui modifient la forme d’onde TLP expérimentale,
• les conditions aux limites en température et en courant ne sont pas calibrées,
• les modèles physiques ne sont pas valides pour les hautes températures (après
800 K) [ISE95],
• la simulation 2D n’est pas équivalente à une simulation 3D divisée par la largeur W du composant (cf. Figure 3. 8 montrant la présence d’un chemin de
conduction privilégié du courant) [ALES02].
Il semble donc difficile d’accorder un crédit absolu aux valeurs numériques obtenues par simulation. Les résultats qualitatifs sont par contre très intéressants. Ils
permettent de comprendre le fonctionnement du transistor GGNMOS, de comparer
cette structure de protection à d’autres dispositifs de protection et d’étudier
l’influence des dimensions géométriques du composant sur son comportement physique.
%
7HVW +%0
Les simulations HBM sont effectuées en mode mixte comme indiqué dans le chapitre 2. Les courbes temporelles J(t) et V(t) sont enregistrées entre 0 et 100 ns. Elles permettent de retrouver les différents modes de fonctionnement du transistor
GGNMOS. Les valeurs moyennnes <V> et <J> entre 90 ns et 100 ns ne sont, par
contre, finalement pas utilisées pour tracer une caractéristique <J>=f(<V>) comme
elles l’étaient pour le test TLP car pendant cette période l’impulsion HBM n’est
pas stationnaire (cf. Figure 3. 21).
-1
Densité de courant (A.µm )
0,04
0,03
0,02
0,01
0,00
0
)LJXUH 25
50
75
100
Temps (ns)
,PSXOVLRQ
HQ FRXUDQW
+%0 DSSOLTXpH
9—POH GUDLQ
GX WUDQVLVWRU
**1026 SRXU
XQH WHQVLRQ
+9 VXU
+%0
&KDSLWUH (YDOXDWLRQ GH OD WHQXH (6' GH WHFKQRORJLHV PDWXUHV
Le coefficient de corrélation entre la robustesse HBM (HVHBM) et le courant de second claquage J t2 est intéressant à comparer aux valeurs mesurées précédemment
(cf. Tableau 3. 5). La différence de 400 Ω s’explique par les incertitudes liées aux
simulations déjà décrites dans le paragraphe sur le TLP.
&RHIILFLHQW GH ( Q-—P - $—P +9 9—P FRUUpODWLRQ
W
6LPXODWLRQV +%0
6LPXODWLRQV 7/3
0HVXUHV +%0 **1026 0HVXUHV 7/3 **1026 7DEOHDX +%0
Ω
W
6\QWKqVH GHV UpVXOWDWV GH PHVXUHV HW GH VLPXODWLRQV +%0 HW 7/3
L’outil de simulation permet aussi de calculer l’énergie déposée dans le transistor
GGNMOS lorsque survient la défaillance. Il est pour cela nécessaire d’évaluer
numériquement les intégrales temporelles des courbes de puissance instantannée
J(t)*V(t). Les résultats ainsi obtenus montrent que les énergies déposées par les
tests TLP et HBM sont du même ordre de grandeur. Ce qui distingue les deux méthodes de tests, pour le composant GGNMOS étudié, n’est donc pas l’énergie apportée par l’impulsion ESD mais le paramètre dJ/dt c’est-à-dire le front de montée
des différents types de décharges en courant.
&
7HVW )&'0
Le paragraphe du chapitre 2 sur le FCDM (2. 3. 5) a démontré qu’en première approximation, il n’était pas nécessaire de simuler la charge de la capacité
d’étalonnage soumise à un champ électrique externe et que dans ce cas les tests
FCDM et CCDM étaient équivalents. Il a également été précisé que le courant est
essentiellement lié au déplacement des charges +Q0 de la couche métallique (cf.
Figure 2. 13).
Dans le cas du test FCDM d’un composant réel tel que le transistor GGNMOS, la
prise en compte, en simulation, des phénomènes de charge est bien plus complexe
encore. Les dimensions du composant sont négligeables devant celles des plateaux
de charge du testeur, ce qui nécessite un nombre de mailles de calcul important et
rend complexe la convergence de ces derniers. Le logiciel de simulation n’est pas
&KDSLWUH (YDOXDWLRQ GH OD WHQXH (6' GH WHFKQRORJLHV PDWXUHV
bien adapté à ce type de simulations d’autant moins que les contraintes CDM, en
particulier le temps de montée de l’impulsion, sont particulièrement « sévères ».
En première approximation toutefois, la simulation FCDM du transistor GGNMOS
a été entreprise en mode mixte avec l’électrode de substrat reliée à la capacité de
décharge CDM et l’électrode de drain utilisée comme broche de décharge (cf.
Figure 3. 22). Dans ces conditions, comme en simulation HBM, il n’est pas possible d’extraire une caractéristique <J>=f(<V>) car l’impulsion CDM n’est absolument pas stationnaire.
Les simulations permettent par contre de prendre en compte le rapide temps de
montée de l’impulsion CDM et d'évaluer la robustesse CDM du composant (défaillance thermique à 1680 K).
-!
5 &'0
'87
9!
/ &'0
5 RVFLOOR
+9 &'0
)LJXUH 6FKpPD GH SULQFLSH GX WHVW )&'0 VLPXOp
Les résultats à retenir des simulations CDM du transistor GGNMOS sont une robustesse de 500 V (8 V.µ m -1 ) et une localisation du point chaud à la jonction
drain/substrat du transistor GGNMOS comme pour les tests TLP et HBM. La défaillance est donc observée pour une tension inférieure d’un facteur trois à celle
mesurée expérimentalement mais les phénomènes de charge du composant et le
rôle du boîtier n’ont pas été pris en compte ce qui peut expliquer la différence des
résultats.
&KDSLWUH (YDOXDWLRQ GH OD WHQXH (6' GH WHFKQRORJLHV PDWXUHV
'LVFXVVLRQV
L’outil de simulation est utile et validé pour les tests HBM et TLP. Il aide à mieux
comprendre le fonctionnement interne du transistor GGNMOS lorsque celui-ci est
soumis à une décharge électrostatique. Il permet aussi de retrouver les ordres de
grandeurs des principaux paramètres mesurés expérimentalement et d’évaluer ainsi
la robustesse ESD du composant. Il est à utiliser en complément des mesures expérimentales mais ne doit pas les remplacer car la validité des simulations thermiques
reste imparfaite.
Il est par contre difficile de simuler le test FCDM beaucoup plus complexe dans le
principe que les méthodes ESD classiques. L’absence de prise en compte des propriétés électriques et thermiques du boîtier des composants est dommageable et les
défauts FCDM sont davantage localisés dans le cœur des circuits intégrés qu’au
niveau des structures de protection ESD [VERH01]. Il n'en reste pas moins qu'il
est important de caractériser la réponse de composants élémentaires (GGNMOS,
LVTSCR…) au CDM pour savoir si le temps de transit des porteurs est tel que les
structures ESD se déclenchent.
&KDSLWUH (YDOXDWLRQ GH OD WHQXH (6' GH WHFKQRORJLHV PDWXUHV
&RPSDUDLVRQ WUDQVLVWRU **1026GLVSRVLWLI /976&5
Ce paragraphe ne commente pas les mécanismes de fonctionnement du LVTSCR
(décrits par la suite pour des composants submicroniques). Il s’attache à comparer
les caractéristiques ESD d’un dispositif LVTSCR à celles d’une structure de protection d’une même technologie, le transistor GGNMOS précédemment étudié.
Pour ce faire, le composant LVTSCR a été mesuré et simulé exactement dans les
mêmes conditions que le transistor GGNMOS [GUIL01-a][GUIL01-b].
&RPSRVDQW /976&5
Les grandeurs caractéristiques du dispositif LVTSCR étudié dans ce paragraphe
(cf. Figure 3. 23 et Figure 3. 24) sont [DUFR99-b][SEMA98] :
• la largeur W du composant : W=60 µm,
• la longueur A du LOCOS : A=1,6 µm,
• l’écart B entre le LOCOS et la grille en polysilicium : B=3,5 µ m,
• la longueur Lg de grille : Lg=2,5 µm.
La surface occupée sur la puce est identique pour les composants LVTSCR et
GGNMOS. Le choix de l’une ou l’autre des structures de protection se fait donc
sur d’autres critères.
*ULOOH
&DWKRGH
$QRGH
1
3
[
$QRGH
[¶
:
1 ZHOO
0pWDO
&DWKRGH
3RO\VLOLFLXP
&RQWDFW
$
%
*ULOOH
/J
D
)LJXUH E
6WUXFWXUH
YXH GHHW GHVVXV
DFDUDFWpULVWLTXHV
YXH RSWLTXH [
E UHSUp
VHQWDWLRQ /976&5
VFKpPDWLTXH
JUDQGHXUV
GX FRPSRVDQW
&KDSLWUH (YDOXDWLRQ GH OD WHQXH (6' GH WHFKQRORJLHV PDWXUHV
1
*ULOOH
/2&26
$QRGH
&DWKRGH
HW
6XEVWUDW
3
1
1
3
1 ZHOO
3 HSL
$
%
/J
%1
3 %XON
)LJXUH D
E
6WUXFWXUH
/976&5
YXH HQ GHFRXSH
VHORQGHO¶D[H
[[¶ D6LOYDFR
GRQQpHV GHEVRUWLH
GX
ORJLFLHO
GH
VLPXODWLRQ
SURFpGp
IDEULFDWLRQ
GL
PHQVLRQV FDUDFWpULVWLTXHV GX FRPSRVDQW
0HVXUHV H[SpULPHQWDOHV
Les mesures expérimentales ont été réalisées sur un lot de sept composants identiques (cf. Tableau 3. 6).
/976&5
0HVXUH
7DEOHDX $
6WDWLTXH
(00,
7/3
7/3
+%0
+%0
)&'0
)&'0
(00,
2UJDQLVDWLRQ GHV PHVXUHV H[SpULPHQWDOHV
0HVXUH GH SDUDPqWUHV VWDWLTXHV
La tension de claquage (BV) ou tension de déclenchement statique est estimée à
17,5 V pour un courant inverse de 10 µA.
%
7HVW 7/3
La Figure 3. 25 donne les courbes de densité de courant relatives aux composants
GGNMOS (1) et LVTSCR (1) pour une haute tension TLP (HV TLP) de 150 V
(2,5 V.µ m-1). Ces courbes montrent que le transistor GGNMOS est plus résistif
que le composant LVTSCR.
&KDSLWUH (YDOXDWLRQ GH OD WHQXH (6' GH WHFKQRORJLHV PDWXUHV
Densité de courant (A.µm -1)
1,5E-03
1,0E-03
-!
5,0E-04
LVTSCR
GGNMOS
0,0E+00
0
25
50
75
100
Temps (ns)
)LJXUH ,PSXOVLRQV
HQ FRXUDQW
DSSOLTXpHV
HQ WHQVLRQ
HQWUpH GHV
j 9 **1026
HW /976&5
JpQpUDWHXU
KDXWH
+9 FRPSRVDQWV
7/3
Les temps de montée et la largeur des impulsions sont tout à fait comparables. De
plus, la densité de courant est stable pour les deux dispositifs entre 90 et 100 ns.
La réponse en tension des composants au test TLP est par contre très différente (cf.
Figure 3. 26) pour le transistor GGNMOS et le dispositif LVTSCR. L’amplitude de
<V> mesurée entre 90 et 100 ns est dix fois plus grande pour le GGNMOS que
pour le LVTSCR et les oscillations sont très importantes pendant les trente premières nanosecondes de la mesure du LVTSCR.
20
LVTSCR
GGNMOS
9!
Tension (V)
15
10
5
0
0
25
50
75
100
-5
)LJXUH 5pSRQVHV
/976&5 WHPSRUHOOHV HQ WHQVLRQ GHV FRPSRVDQWV **1026 HW
Temps (ns)
Les thyristors sont conçus pour dériver le courant, les transistors GGNMOS pour
l’écrêter. Il n’est donc pas surprenant d’obtenir deux caractéristiques TLP très différentes (cf. Figure 3. 27 et Tableau 3. 7).
&KDSLWUH (YDOXDWLRQ GH OD WHQXH (6' GH WHFKQRORJLHV PDWXUHV
Densité de courant (A.µm -1)
0,07
y = 0,0053x - 0,0091
R2 = 0,9931
GGNMOS
0,06
LVTSCR
0,05
0,04
0,03
y = 0,0035x - 0,0316
2
R = 0,9878
0,02
0,01
0,00
0
5
10
15
20
Tension (V)
)LJXUH /976&5 /976&5 **1026 **1026 7DEOHDX •
•
3DUDPqWUHV 7/3 FDUDFWpULVWLTXHV GHV FRPSRVDQWV /976&5 HW **1026
%9 9 9 9
W
9 9
K
ρ G\Q
—P - $—P 9 9 3 :—P 1RQ DWWHLQW 1RQ DWWHLQW 1RQ DWWHLQW
1RQ DWWHLQW 1RQ DWWHLQW 1RQ DWWHLQW
Ω.
W
W
W
3DUDPqWUHV 7/3 FDUDFWpULVWLTXHV GX GLVSRVLWLI /976&5
La tension Vt1 est légèrement plus basse pour le transistor GGNMOS que pour
le composant LVTSCR. Le GGNMOS se déclenche donc pour des tensions à
peine plus faibles que celles du LVTSCR.
La tension de maintien Vh et la résistivité dynamique ρdyn sont plus faibles pour
le LVTSCR que pour le GGNMOS. Ces deux paramètres se répercutent ensuite
sur la densité de courant de 2 nd claquage J t2 (non atteinte pour le LVTSCR). Le
composant LVTSCR pourra encaisser énormément d’énergie de décharge. Il est
si robuste que le générateur de haute tension HVTLP, limité à 3 A, ne permet pas
de détruire thermiquement les composants sous tests.
A cet instant de l’étude, il est important de préciser que ces tendances ne sont valables que si les composants GGNMOS et LVTSCR sont réalisés dans un même
procédé de fabrication.
&KDSLWUH (YDOXDWLRQ GH OD WHQXH (6' GH WHFKQRORJLHV PDWXUHV
%
7HVW +%0
Les tests HBM confirment la robustesse des structures LVTSCR (cf. Tableau 3. 8).
Aucune défaillance de composants LVTSCR n’a pu être observée à 8 kV (ou
133 V.µ m -1) alors que le transistor GGNMOS (3) était endommagé à 2,5 kV (ou
42 V.µ m-1 ) et le transistor GGNMOS (4) à 3 kV (ou 50 V.µm-1 ).
+9 9—P +%0
7DEOHDX &
/976&5 /976&5 **1026 **1026 ! ! 6\QWKqVH GHV PHVXUHV +%0 GHV FRPSRVDQWV /976&5 HW **1026
7HVW )&'0
La tension de claquage FCDM du dispositif LVTSCR est donnée pour deux composants dans le Tableau 3. 9 qui montre que la structure LVTSCR est plus robuste
vis-à-vis du test FCDM que le transistor GGNMOS.
+9
7DEOHDX )&'0
9—P /976&5 /976&5 **1026 **1026 6\QWKqVH GHV PHVXUHV )&'0 GHV FRPSRVDQWV /976&5 HW **1026
Les mesures FCDM sont complétées par des observations EMMI. La Figure 3. 28
relative au composant LVTSCR (6) montre que les zones de forte émission sont
localisées en deux points et correspondent aux chemins de conduction préférentiels
du courant dans le composant comme dans le cas du transistor GGNMOS testé en
FCDM.
Après gravure en chimie humide de la couche de passivation (HF 48% pendant 5
minutes), des oxydes d’isolement et des métaux du composant, aucun défaut physique « sévère » n’a pu être identifié au MEB. Le courant de fuite de 380 nA peut
provenir des oxydes d’isolement, de l’oxyde de grille ou du substrat et les défauts
qu’il entraîne sont peut-être localisés dans le volume du composant. Ils n’ont cependant pas été observés après révélation des zones fortement dopées du silicium
(solution chimique « Wright Etch » : 60 ml HF 40%, 30 ml HNO3 70%, 60 ml
CH3COOH, 2 g (Cu(NO3 )2 +3 H2 O), 60 ml H2 O pendant 8 s) [GUIL99].
&KDSLWUH (YDOXDWLRQ GH OD WHQXH (6' GH WHFKQRORJLHV PDWXUHV
)LJXUH 2EVHUYDWLRQ
(00, G¶XQ WUDQVLVWRU /976&5 © IDLEOHPHQW ª GpIDLOODQW
[
6LPXODWLRQV (6'
Ce sous-paragraphe applique les méthodes de simulations « rampe » et « TLP » au
cas plus complexe du dispositif LVTSCR [DELA99-b]. Les résultats sont ensuite
comparés aux simulations du transistor GGNMOS.
Principe de fonctionnement du dispositif LVTSCR :
La méthode de la « rampe » est utilisée pour décrire le fonctionnement du composant soumis à une ESD et pour vérifier la convergence des calculs. La Figure 3. 29
donne l’allure de la caractéristique J=f(V) et précise les points (A, B, C, D, E)
d’extraction des grandeurs physiques (cf. Tableau 3. 10).
Le rapport dJ/dt (8.105 A/µ m/s) de la rampe est choisi supérieur à celui du transistor GGNMOS (2.105 A/µ m/s) pour parvenir à visualiser tous les modes de fonctionnement du LVTSCR. On verra dans la suite de ce sous-paragraphe que, pour le
dispositif LVTSCR, compte tenu du temps de transit des porteurs dans la base du
transitor P +/Nwell/P epi, le choix de la rampe dynamique dJ/dt modifie très fortement
les valeurs des paramètres ESD caractéristiques tels que la valeur de la tension de
maintien Vh ou de la résistivité dynamique ρdyn .
&KDSLWUH (YDOXDWLRQ GH OD WHQXH (6' GH WHFKQRORJLHV PDWXUHV
Sans entrer dans les détails de fonctionnement du composant LVTSCR (cf. chapitre suivant), les vues de distribution de la densité de courant (cf. Figure 3. 30)
montrent que le déclenchement du composant LVTSCR est initié, comme pour le
transistor GGNMOS, par la mise en avalanche d’une jonction N + /P (N+ /P epi ) très
inversée. Le premier transistor NPN (N + /Pepi /N+ ) s’active ensuite de la même manière que le transistor bipolaire parasite du composant GGNMOS puis c’est au tour
du transistor PNP (P+/Nwell/P epi ) de s’enclencher. Le LVTSCR fonctionne alors
comme un thyristor dont le schéma équivalent sera donné dans le chapitre suivant.
Le volume dans lequel le courant circule est moins localisé en surface dans le
LVTSCR que dans le GGNMOS ce qui explique pourquoi le thyristor évacue
mieux les fortes énergies que le transistor GGNMOS.
0,10
Densité de courant (A.µm-1)
E
0,08
0,05
D
0,03
C
A
O
B
0,00
0
5
10
15
20
25
Tension (V)
)LJXUH &DUDFWpULVWLTXH
I9 GX
FRPSRVDQW
$—P V/976&5
REWHQXH SDU OD PpWKRGH
GH OD © UDPSH ª-G-GW
W QV
- $—P 9 9
7 .
PD[
$
%
&
'
(
7DEOHDX *UDQGHXUV
SK\VLTXHVGXDX[
SRLQWV UHSUpVHQWDWLIV
GH IRQFWLRQQHPHQW
FRPSRVDQW
/976&5 GHV GLIIpUHQWV PRGHV
&KDSLWUH (YDOXDWLRQ GH OD WHQXH (6' GH WHFKQRORJLHV PDWXUHV
&RXUDQW GH IXLWH
'pFOHQFKHPHQW
GX
WUDQVLVWRU ELSRODLUH
SDUDVLWH 1 3 HSL 1 $
%
7UDQVLVWRU ELSRODLUH
1 3 HSL 1 IRQFWLRQQHO
7UDQVLVWRU ELSRODLUH
1 ZHOO 3 HSL 1 7UDQVLVWRU ELSRODLUH
SDUDVLWH
3 1 ZHOO 3 HSL
&
)LJXUH '
'LVWULEXWLRQV
GH ODVXUGHQVLWp
FRXUDQW GDQV OH /976&5 DX[ SRLQWV $ %
& HW ' LGHQWLILpV
OD ILJXUHGH
Les vues des distributions du taux d’ionisation par impacts et de la température au
point E (cf. Figure 3. 31) montrent les zones de génération-recombinaison et le lieu
du point chaud en fin de test TLP. Le défaut potentiel est localisé plus en profondeur dans le composant LVTSCR que dans le cas du transistor GGNMOS.
&KDSLWUH (YDOXDWLRQ GH OD WHQXH (6' GH WHFKQRORJLHV PDWXUHV
*HUPH WKHUPLTXH
7 PD[ .
=RQHV GH IRUW WDX[ GH
JpQpUDWLRQ SDU LPSDFWV
D
)LJXUH E
'LVWULEXWLRQV
GH WDX[DX G¶LRQLVDWLRQ
UDWXUH GDQV OHD/976&5
SRLQW ( SDU LPSDFWV HW E GH OD WHPSp
Comparaison LVTSCR/GGNMOS :
La simulation d’une même rampe de courant (dJ/dt=2.105 A.µm-1 .s -1 ) appliquée en
entrée des deux composants (cf. Figure 3. 32 et Figure 3. 33) ne montre aucune
différence de comportement du transistor GGNMOS et du composant LVTSCR
liée au facteur temps.
LVTSCR
GGNMOS
Tension (V)
15
10
5
0
0
)LJXUH 25
50
75
100
Temps (ns)
5pSRQVHV
FRPSRVDQW
G¶XQ VWUDQVLVWRU
**1026 jHQXQHWHQVLRQ
UDPSHG¶XQ
HQ FRXUDQW
G-GW/976&5
HW$—P
&KDSLWUH (YDOXDWLRQ GH OD WHQXH (6' GH WHFKQRORJLHV PDWXUHV
20
LVTSCR
GGNMOS
Tension (V)
15
10
5
0
0
)LJXUH 1
2
3
4
5
Temps (ns)
2VFLOODWLRQV
OHV SUpFpGHQWH
SUHPLqUHV QDQRVHFRQGHV GH OD Gp
FKDUJH YXH REVHUYpHV
DJUDQGLH GHGXUDQW
OD ILJXUH
De tels calculs confirment par contre le fait que, pour la technologie mature dans
laquelle sont fabriqués ces deux composants, la tension de premier claquage Vt1 est
plus faible pour le transistor GGNMOS que pour le LVTSCR. Le GGNMOS se
retourne donc et fonctionne comme une protection ESD avant le LVTSCR.
Il faut également souligner le fait que la tension de maintien Vh obtenue pour une
rampe dJ/dt de 2.105 A.µ m-1 .s-1 est inférieure de 3 V à celle obtenue pour une
rampe de 8.105 A.µ m -1.s -1 . Les résultats des simulations en mode « rampe » du
composant LVTSCR sont donc fortement liés à la dynamique dJ/dt. Ils permettent
de rapidement décrire le fonctionnement du dispositif mais ne peuvent pas être
considérés de manière quantitative.
Des simulations en mode « TLP » ont donc été réalisées puis comparées aux mesures expérimentales des deux types de composants (cf Figure 3. 34 et Tableau 3.
11). La tension de maintien obtenue par cette méthode s’approche davantage des
résultats de mesure. Pour les résistivités dynamiques, l’écart d’un facteur deux entre les résultats de simulations et les mesures s’explique par les approximations
(conditions aux limites, prise en compte des phénomènes thermiques…) précédemment décrites (cf. Tableau 2.2). Cet écart ne remet pas en cause la validation
qualitative des travaux relatifs à la technologie BICMOS.
&KDSLWUH (YDOXDWLRQ GH OD WHQXH (6' GH WHFKQRORJLHV PDWXUHV
0,100
-1
Densité de courant (A.µm )
GGNMOS
LVTSCR
0,075
0,050
0,025
0,000
0
)LJXUH 5
10
15
20
Tension (V)
&DUDFWpULVWLTXHV
-GHI9
GHV FRPSRVDQWV
**1026 GX
HW /976&5
VLPXOD
WLRQV
7/3
WHPSV
PRQWpH
GH
QV
HW
ORQJXHXU
SDOLHU
G¶LPSXOVLRQ
GH QV
/976&5
**1026
6LPXODWLRQV /976&5
³5DPSH´ **1026
/976&5 /976&5 0HVXUHV
**1026 **1026 6LPXODWLRQV
³7/3´
9 9
W
9 9
K
ρ G\Q
—P - $—P 9 9 3 :—P 1RQ DWWHLQW 1RQ DWWHLQW 1RQ DWWHLQW
1RQ DWWHLQW 1RQ DWWHLQW 1RQ DWWHLQW
Ω.
W
W
W
7DEOHDX 6\QWKqVH
**1026 GHV UpVXOWDWV GH VLPXODWLRQ 7/3 GHV FRPSRVDQWV /976&5 HW
'LVFXVVLRQV
Les mesures et les simulations des deux composants ont révélé une meilleure robustesse des dispositifs LVTSCR aux ESD (cf. le courant de second claquage plus
grand pour les structures LVTSCR). La densité de courant est mieux répartie dans
le volume de ces dispositifs. Il en est de même de la localisation potentielle des défauts : plus en profondeur pour les LVTSCR que pour les GGNMOS.
Du point de vue du déclenchement des structures (Vt1 ), les transistors GGNMOS
sont par contre plus rapides que les dispositifs LVTSCR. De plus, la faible tension
de maintien (inférieure à la tension d'alimentation des composants) les rend sensi &KDSLWUH (YDOXDWLRQ GH OD WHQXH (6' GH WHFKQRORJLHV PDWXUHV
ble au « Latch-up » c'est-à-dire au verrouillage indésiré de la structure ESD en
mode de fonctionnement normal du circuit intégré.
Il est donc souvent nécessaire d’utiliser ces deux dispositifs dans une protection à
deux étages (cf. Figure 1.8) pour bénéficier de leurs avantages respectifs. Le
LVTSCR est dans ce cas souvent utilisé comme étage primaire et le GGNMOS
comme étage secondaire. Ils sont généralement séparés par une résistance.
&RQFOXVLRQ
L’étude expérimentale et la simulation physique du transistor GGNMOS ont dans
un premier temps permis :
• de mieux comprendre ses différents modes de fonctionnement,
• d’évaluer sa robustesse ESD,
• de valider qualitativement les travaux de simulation,
• de montrer les difficultés liées au test FCDM.
Ces méthodes ont ensuite été appliquées à un composant LVTSCR de même technologie. Les avantages comparés des structures LVTSCR et GGNMOS s’énoncent
de la manière suivante :
• La densité de courant de second claquage J t2 est supérieure pour le LVTSCR.
Ce composant est donc plus robuste que le transistor GGNMOS vis-à-vis des
ESD.
• La tension de déclenchement BV et le point de premier retournement Vt1 sont
supérieurs pour le LVTSCR. Le composant GGNMOS fonctionne comme une
protection ESD pour des niveaux de surtensions inférieurs, ce qui assure une
meilleure protection des oxydes minces particulièrement fragiles.
• La tension de maintien Vh du composant LVTSCR est inférieure à la tension
d'alimentation du composant ce qui le rend sensible au « Latch-up ».
Un autre facteur intervient en principe dans la sélection d’une structure de protection plutôt qu’une autre. Il s’agit de l’encombrement des structures sur la puce et
des capacités parasites ramenées par la protection (risque de bruit et de surconsommation). La surface occupée était la même pour les deux composants étudiés
dans ce chapitre mais en général, les composants LVTSCR sont plus volumineux
que les transistors GGNMOS ce qui peut rendre leur utilisation difficile.
&KDSLWUH (YDOXDWLRQ GH OD WHQXH (6' GH FRPSRVDQWV VXEPLFURQLTXHV
(YDOXDWLRQGHODWHQXH(6'GH
WHFKQRORJLHVVXEPLFURQLTXHV
,QWURGXFWLRQ
0HVXUHV H[SpULPHQWDOHV
6LPXODWLRQV SK\VLTXHV
7K\ULVWRUV
'LVSRVLWLIV 6&5
'LVSRVLWLIV /976&5
'LVFXVVLRQV
&RPSDUDLVRQ GH SOXVLHXUV FRPSRVDQWV
'LVSRVLWLIV 6&5 /976&5 HW **1026 VXEPLFURQLTXHV
&RPSRVDQWV VXEPLFURQLTXHV HW WHFKQRORJLHV PDWXUHV
'LVFXVVLRQV
&RQFOXVLRQ
&KDSLWUH (YDOXDWLRQ GH OD WHQXH (6' GH FRPSRVDQWV VXEPLFURQLTXHV
,QWURGXFWLRQ
Les mesures expérimentales et les simulations numériques précédentes ont montré
les principales qualités des dispositifs LVTSCR en termes de protection ESD. Pour
mieux appréhender le principe de fonctionnement de ces structures, ce chapitre
étudie un thyristor submicronique simple : le SCR. Des simulations de ce composant ont été entreprises. Elles permettent d’expliquer les mesures expérimentales et
les simulations de composants LVTSCR de dimensions variables caractérisés par
une longueur de grille minimale Lg de 0,18 µm. Les résultats seront ensuite comparés à ceux d’un transistor GGNMOS submicronique de même technologie puis à
ceux des composants matures [BOCK98][FOUC98].
Mais avant d’étudier ces exemples concrets, il est nécessaire de revenir sur les
conditions de mesures et de simulations légèrement différentes, pour les technologies submicroniques, de celles adoptées auparavant pour les composants matures.
0HVXUHV H[SpULPHQWDOHV
Les mesures expérimentales réalisées sur les composants 0,18 µ m sont les mêmes
que celles utilisées pour les technologies matures à l’exception des tests TLP car
les bancs de mesures TLP sont propres à chaque fabricant de composants. Pour
tout le chapitre 4 :
• les formes d’ondes TLP expérimentales sont caractérisées par un temps de
montée de 8 ns et une longueur de palier d’impulsion de 200 ns,
• l’extraction de la tension moyenne <V> et du courant moyen <I>, pour les mesures TLP, sont réalisées sur les vingt dernières nanosecondes.
L’incertitude sur les mesures TLP est, comme pour les composants matures, difficile à évaluer. La reproductibilité et le niveau de précision des mesures n’ont pas
pu être évalués. Ils dépendent de la stabilité du procédé de fabrication des composants et du niveau de précision du dispositif expérimental (présences de résistances
parasites dans les interconnexions, sensibilité des appareils de mesures…).
Dans le cadre du respect des accords de confidentialités entre les différents partenaires de cette thèse, la totalité des informations relatives au procédé de fabrication
des composants ne sera pas donnée.
&KDSLWUH (YDOXDWLRQ GH OD WHQXH (6' GH FRPSRVDQWV VXEPLFURQLTXHV
6LPXODWLRQV SK\VLTXHV
Avant d’étudier le mode de fonctionnement des composants SCR et LVTSCR, il
est nécessaire de choisir les conditions de simulations utilisées pour les technologies 0,18 µ m. De ce choix dépend la validation qualitative et quantitative des travaux de simulations des composants submicroniques.
Pour les technologies 0,18 µm, la question de la résolution des équations hydrodynamiques se pose davantage que pour les composants matures car les gradients de
concentration des porteurs sont abruptes [CHAN00][GALY00]. Deux types de simulations (thermoélectrique et hydrodynamique/thermoélectrique) ont donc été
réalisées sur un transistor GGNMOS 0,18 µm pour valider le choix des équations
physiques à résoudre ensuite.
Pour limiter les temps de calculs, elles ont été effectuées sur un composant épuré
et construit à partir de dopages analytiques équivalents (fonctions erreurs complémentaires ou erfc). Elles seront comparées aux mesures expérimentales d’un transistor GGNMOS de mêmes dimensions de manière à valider ou à remettre en cause
le choix des équations physiques à résoudre. Les grandeurs caractéristiques de ce
transistor sont représentées sur la Figure 4. 1. La longueur de grille Lg est égale à
0,18 µ m et la distance Ds entre le contact de drain et la grille à 3 µ m. L'absence de
régions LDD (Low Doped Drain) s'explique, sur cette structure, par l'utilisation
d'un masque supplémentaire lors de la fabrication des composants. Le transistor résiste ainsi mieux aux décharges électrostatiques (cf. p30).
/J
;6
'6
6RXUFH
)LJXUH 'UDLQ
5HSUpVHQWDWLRQ VFKpPDWLTXH GX FRPSRVDQW **1026 YX HQ FRXSH
Les courbes J=f(V) obtenues par simulations avec la méthode de la rampe pour une
densité de courant dJ/dt de 3.105 A.µm-1 .s-1 sont données sur la Figure 4. 2 et sur le
&KDSLWUH (YDOXDWLRQ GH OD WHQXH (6' GH FRPSRVDQWV VXEPLFURQLTXHV
Tableau 4. 1. Cette rampe en courant a été choisie de manière à observer tous les
modes de fonctionnement du transistor GGNMOS.
Densité de courant (A.µm-1)
0,015
Simulation
thermoélectrique
Simulation
hydrodynamique
Mesures
expérimentales
0,010
0,005
0,000
0
5
10
15
Tension (V)
)LJXUH 6LPXODWLRQ
WKHUPRpOHFWULTXH
6LPXODWLRQ
K\GURG\QDPLTXH
0HVXUHV 7/3
7DEOHDX &RPSDUDLVRQ GHV UpVXOWDWV GH VLPXODWLRQV WKHUPRpOHFWULTXH HW K\GUR
G\QDPLTXH DX[ PHVXUHV H[SpULPHQWDOHV /HV VLPXODWLRQV WKHUPRpOHF
WULTXHV RQW pWp UpDOLVpHV DYHF XQH UDPSH HQ FRXUDQW G-GW GH
$—P V 9 W 9
9 K 9
ρ G\Q Ω —P
- W $—P 9 W 9
3 W :—P 7DEOHDX[ GH V\QWKqVH GHV VLPXODWLRQV WKHUPRG\QDPLTXH HW K\GURG\
QDPLTXH HW FRPSDUDLVRQ DX[ UpVXOWDWV H[SpULPHQWDX[
Les simulations précédentes ont ensuite été comparées à celles réalisées sur un
transistor GGNMOS de mêmes dimensions mais simulé préalablement avec le logiciel DIOS ISE qui prend en compte le procédé de fabrication du composant. La
Figure 4. 2 et la Figure 4. 3 montrent que, pour des composants réalisés en technologies 0,18 µ m, la prise en compte des profils de dopants réels est plus importante que la résolution des équations de l’hydrodynamique.
La suite des travaux sur les composants 0,18 µm utilisera donc des profils de dopages réels des composants et les équations de l’hydrodynamique ne seront pas résolues (cf. Tableau 4. 2 pour les données relatives au transistor GGNMOS) car les
modèles thermoélectriques éprouvés ont déjà donné de bons résultats et car la durée des calculs est presque cinq fois moins longue si les équations de
l’hydrodynamique ne sont pas résolues.
&KDSLWUH (YDOXDWLRQ GH OD WHQXH (6' GH FRPSRVDQWV VXEPLFURQLTXHV
Simulation thermoélectrique
profils réels
Simulation thermoélectrique
profils en erfc
Simulation hydrodynamique
profils en erfc
-1
Densité de courant (A.µm )
0,015
0,010
0,005
0,000
0
5
10
15
Tension (V)
)LJXUH **1026
7DEOHDX ,PSRUWDQFH GX FKRL[ GHV SURILOV GH GLIIXVLRQ SRXU OD VLPXODWLRQ GHV
FRPSRVDQWV VXEPLFURQLTXHV
9 W 9
9 K 9
ρ G\Q Ω —P
- W $—P 9 W 9
3 W :—P 5pVXOWDWV GH VLPXODWLRQ SDU OD PpWKRGH GH OD UDPSH GX WUDQVLVWRU
**1026 SURILOV GH GRSDJHV UpHOV HW QRQ UpVROXWLRQ GHV pTXDWLRQV K\
GURG\QDPLTXHV
Il faut également préciser que pour limiter les temps de calculs et privilégier le
nombre de composants étudiés à l’obtention de résultats quantitatifs :
• les dispositifs simulés ont été simplifiés (oxydes d’isolements ignorés, substrat
et boîtier modélisés par une électrode thermique équivalente) ce qui fausse les
grandeurs liées à la température (J t2, ρdyn …)1.,
• les simulations physiques des composants submicroniques ont été réalisées
avec des rampes en courant dJ/dt de 106 A.µm-1 .s -1 pour les thyristors et de
3.105 A.µ m -1 .s -1 pour le transistor GGNMOS plutôt qu’avec la méthode de simulation « TLP »2 (cf. les problèmes liés à la dynamique de la rampe exposés
dans le chapitre précédent pour le composant LVTSCR).
Par contre, pour des composants réalisés dans des technologies inférieures à
0,1 µ m, des travaux menés dans le cadre de contrats de recherches universitaires
montrent qu’il serait nécessaire d’utiliser les équations de l’hydrodynamique de
manière plus systématique [GALY00].
1
Ce type d’hypothèse peut modifier la localisation du point chaud si celui-ci est situé en surface des composants ou à
proximité des électrodes thermiques.
2
La valeur des rampes en courant dJ/dt appliquées sur le transistor GGNMOS et sur les thyristors a été choisi de manière
à simuler les différents modes de fonctionnement des composants.
&KDSLWUH (YDOXDWLRQ GH OD WHQXH (6' GH FRPSRVDQWV VXEPLFURQLTXHV
7K\ULVWRUV
'LVSRVLWLIV 6&5
Ce sous-paragraphe donne les résultats des simulations électrothermiques d’un thyristor classique de technologie 0,18 µm. L’objectif recherché est une meilleure
compréhension des mécanismes physiques qui gouvernent la conduction de composants LVTSCR grâce à l’étude d’un dispositif plus simple : le SCR [SZE81]
[MATH93].
La Figure 4. 4 est une représentation de dessus et une vue en coupe suivant l’axe
xx’ du thyristor. Le paramètre géométrique caractéristique d’un tel composant SCR
est la distance entre l’anode et la cathode : ACS≈0,9 µ m. Cette distance est définie
par la longueur du LOCOS qui sépare l’anode et la cathode. Elle est égale, pour ce
composant, à 5 fois la longueur de grille minimale.
]
1
1
3
3
&DWKRGH
$QRGH
1 ZHOO
1
3
[¶
[
1 ZHOO
:
3 HSL
]¶
0pWDO
&RQWDFW
3 EXON
$&6
D
)LJXUH E
&RPSRVDQW 6&5 D UHSUpVHQWDWLRQ VFKpPDWLTXH GX FRPSRVDQW E
YXH HQ FRXSH VHORQ O¶D[H [[¶
Le dispositif peut aussi être décrit par son schéma électrique équivalent (cf. Figure
4. 5). La structure est consituée de deux transistors complémentaires imbriqués
tête-bêche. Les conditions de polarisation adoptées pour la simulation sont égale-
&KDSLWUH (YDOXDWLRQ GH OD WHQXH (6' GH FRPSRVDQWV VXEPLFURQLTXHV
ment précisées sur la figure. La cathode est reliée à la masse et l’anode est portée
au potentiel V par une densité de courant J de 0,1 A.µm-1 atteinte en 100 ns.
$QRGH
1
&DWKRGH
51
1
1 ZHOO
3 HSL
9
1 ZHOO
3
)LJXUH 53
3
3 HSL
6FKpPD pOHFWULTXH pTXLYDOHQW HW SRODULVDWLRQ GX FRPSRVDQW 6&5
Suite à cette première description du composant SCR, le texte présente le principe
physique de fonctionnement du dispositif soumis à une agression électrostatique
[DELA99][MATH93]. Il donne également les paramètres ESD extraits en fin de
simulations TLP.
$
3ULQFLSH GH IRQFWLRQQHPHQW GX FRPSRVDQW 6&5 La réponse du SCR à une rampe en courant de 106 A.µm-1 .s -1 est décrite par la caractéristique J=f(V) donnée en échelle linéaire sur la Figure 4. 6. Des extractions
de certains paramètres physiques ont aussi été réalisées en certains points de cette
courbe (cf. Figure 4. 7 en échelle logarithmique et Tableau 4. 3). Ils permettent
d’expliquer les différents modes de fonctionnement du composant.
Densité de courant (A.µm -1)
0,100
0,075
0,050
0,025
0,000
0
5
10
15
20
Tension (V)
)LJXUH &DUDFWpULVWLTXH -9 HQ pFKHOOH OLQpDLUH GX FRPSRVDQW 6&5 PpWKRGH
GH OD © UDPSH ª G-GW $—P V &KDSLWUH (YDOXDWLRQ GH OD WHQXH (6' GH FRPSRVDQWV VXEPLFURQLTXHV
1,0E-01
-1
Densité de courant (A.µm )
*
)
1,0E-02
(
'
1,0E-03
&
1,0E-04
%
$
1,0E-05
0
5
10
15
20
Tension (V)
)LJXUH &DUDFWpULVWLTXH -9 HQ pFKHOOH ORJDULWKPLTXH GX FRPSRVDQW 6&5 PpWKRGH GH OD © UDPSH ª G-GW $—P V $
%
&
'
(
)
*
W QV
- $—P 9 9
7 PD[ .
7DEOHDX *UDQGHXUV SK\VLTXHV DX[ SRLQWV UHSUpVHQWDWLIV GHV GLIIpUHQWV PRGHV
GH IRQFWLRQQHPHQW GX WK\ULVWRU
Composant SCR bloqué (points 0 et A) :
Le point 0 correspond à l’état initial (0 ns) du composant sous test. Le thyristor
n’est pas polarisé, sa température est égale à la température ambiante et le champ
électrique observé résulte des hauteurs de barrières des jonctions PN à l’équilibre
dans le composant. Au point A, c’est-à-dire pour les très faibles densités de courant, la jonction Nwell/P epi du thyristor est polarisée en inverse (cf. Figure 4. 8). La
courbe de densité de porteurs selon l’axe zz’ (cf. Figure 4. 9) est caractéristique
d’un transistor PNP non passant. La génération de porteurs par impacts, localisée à
proximité de la jonction la plus abrupte, reste assez faible (≈ 3.1021 cm -3 .s -1 ). Le
champ électrique maximal (2,1.10 5 V.cm-1 ) est donc insuffisant pour induire le
claquage par avalanche de la jonction Nwell/P epi et le courant direct du thyristor
P+ /Nwell/P epi /N+ est limité au courant de saturation de la jonction N well/P epi en inverse.
&KDSLWUH (YDOXDWLRQ GH OD WHQXH (6' GH FRPSRVDQWV VXEPLFURQLTXHV
-RQFWLRQ 1 ZHOO 3 HSL
IDLEOHPHQW SRODULVpH
HQ LQYHUVH
=RQH GH FKDPS
pOHFWULTXH ( PD[LPDO
D
E
'HQVLWp GH
FRXUDQW GH
IXLWH
*pQpUDWLRQ
GH SDLUHV
pOHFWURQWURX
SDU DYDODQFKH
F
)LJXUH G
)RQFWLRQQHPHQW GX FRPSRVDQW 6&5 DX SRLQW $ GLVWULEXWLRQ D GX
SRWHQWLHO pOHFWURVWDWLTXH E GX FKDPS pOHFWULTXH F GX WDX[ GH Jp
QpUDWLRQ SDU LPSDFWV HW G GH OD GHQVLWp GH FRXUDQW
1,0E+06
-3
Densité de porteurs (cm )
1,0E+05
1,0E+04
1,0E+03
Champ électrique (V.cm -1)
Electrons
Trous
Champ E
1,0E+02
Distance (µm)
)LJXUH 'HQVLWp GH SRUWHXUV HW FKDPS pOHFWULTXH DX SRLQW $ VHORQ O¶D[H ]]¶
&KDSLWUH (YDOXDWLRQ GH OD WHQXH (6' GH FRPSRVDQWV VXEPLFURQLTXHV
Fonctionnement du transistor NPN (points B et C) :
Le basculement de l’état bloqué vers l’état passant se produit au point B. La diode
Nwell/P epi est alors devenue très fortement polarisée en inverse et la différence de
potentiel de cette jonction est d’environ 20 V (cf. Figure 4. 10).
-RQFWLRQ
IRUWHPHQW
SRODULVpH HQ
LQYHUVH
&KDPS (
FULWLTXH
D
E
7UDQVLVWRU
1 ZHOO 3 HSL 1 0XOWLSOLFDWLRQ
GHV SDLUHV
pOHFWURQWURX
SDU DYDODQFKH
F
)LJXUH G
)RQFWLRQQHPHQW GX FRPSRVDQW 6&5 DX SRLQW % GLVWULEXWLRQ D GX
SRWHQWLHO pOHFWURVWDWLTXH E GX FKDPS pOHFWULTXH F GX WDX[ GH Jp
QpUDWLRQ SDU LPSDFWV HW G GH OD GHQVLWp GH FRXUDQW
Dans ces conditions, le taux de porteurs ionisés par impacts (1,8.1028 cm -3 .s -1 ) et le
champ électrique local à proximité de la jonction (3,7.10 5 V.cm-1 ) induisent son
claquage par avalanche. Ceci permet l’injection de trous dans la zone P epi et le déclenchement du transistor bipolaire Nwell/P epi /N+ qui s’ensuit. Le deuxième transistor (P+ /Nwell/P epi ) est par contre toujours bloqué (cf. Figure 4. 11 et Figure 4.
12). Cette situation perdure au point C pour lequel un seul transistor bipolaire conduit ce qui s’explique par le temps de transit des porteurs dans la base du transistor
bipolaire le plus lent (le transistor P + /Nwell/Pepi ).
&KDSLWUH (YDOXDWLRQ GH OD WHQXH (6' GH FRPSRVDQWV VXEPLFURQLTXHV
1,0E+06
1,0E+05
1,0E+04
1,0E+03
Champ électrique (V.cm -1)
Densité de porteurs (cm -3)
Electrons
Trous
Champ E
1,0E+02
Distance (µm)
)LJXUH 'HQVLWp GH SRUWHXUV HW FKDPS pOHFWULTXH DX SRLQW % VHORQ O¶D[H ]]¶
9
3
1 ZHOO
1
3 HSL
$QRGH
&DWKRGH
GLUHFWH
)LJXUH LQYHUVH
GLUHFWH
5HSUpVHQWDWLRQ VFKpPDWLTXH GHV ]RQHV GRSpHV GX WK\ULVWRU 3131
Fonctionnement du thyristor PNPN (point D) :
L’étape suivante (point D) est caractérisée par le déclenchement du transistor
P+ /Nwell/P epi (cf. Figure 4. 13 et Figure 4. 14). Elle est rendue possible par la conduction du transistor Nwell/P epi /N+ , devenue plus efficace encore qu’au point C.
Le maintien du phénomène d’avalanche dans la zone de charge d’espace de la
jonction Nwell/P epi est tel que la multiplication des porteurs amplifie l’effet transistor et le fonctionnement en mode direct du thyristor P + /Nwell/P epi/N+ .
A cet instant du texte, l’importance du paramètre ACS sur la caractéristique J=f(V)
des dispositifs SCR est démontrée. Les gains β PNP et β NPN des deux transistors sont
directement liés à cette distance qui détermine le fonctionnement en mode direct
du thyristor P+/Nwell/P epi /N+ . Il faut aussi noter que la faible tension de maintien
Vh, inférieure à la tension d'alimentation, rend le composant particulièrement sensible au «Latch-up».
&KDSLWUH (YDOXDWLRQ GH OD WHQXH (6' GH FRPSRVDQWV VXEPLFURQLTXHV
-RQFWLRQ
1 ZHOO 3 HSL
SRODULVpH HQ
LQYHUVH
=RQH GH FKDPS
pOHFWULTXH
PD[LPXP
D
E
*pQpUDWLRQ GH SDLUHV
pOHFWURQWURX SDU
DYDODQFKH
7UDQVLVWRU
3 1 ZHOO 3 HSL
F
)LJXUH 7UDQVLVWRU
1 ZHOO 3 HSL 1 G
)RQFWLRQQHPHQW GX FRPSRVDQW 6&5 DX SRLQW ' GLVWULEXWLRQ D GX
SRWHQWLHO pOHFWURVWDWLTXH E GX FKDPS pOHFWULTXH F GX WDX[ GH Jp
QpUDWLRQ SDU LPSDFWV HW G GH OD GHQVLWp GH FRXUDQW
1,0E+06
-3
1,0E+05
1,0E+04
1,0E+03
Champ électrique (V.cm-1)
Densité de porteurs (cm )
Electrons
Trous
Champ E
1,0E+02
Distance (µm)
)LJXUH 'HQVLWp GH SRUWHXUV HW FKDPS pOHFWULTXH DX SRLQW ' VHORQ O¶D[H ]]¶
&KDSLWUH (YDOXDWLRQ GH OD WHQXH (6' GH FRPSRVDQWV VXEPLFURQLTXHV
Conduction de la diode PIN (point E) :
Quand l’injection augmente, la proportion des porteurs minoritaires par rapport
aux porteurs majoritaires augmente (cf. Figure 4. 15). Une région quasi-neutre
constituée d’autant d’électrons que de trous s’est formée au point E (cf. Figure 4.
16). Le composant se comporte alors comme une diode P + IN+ (P+ /Intrinsèque/N+ )
et sa tension de fonctionnement est proche de celle d’une jonction PN classique.
La génération par avalanche de porteurs n’est alors plus du tout indispensable pour
maintenir la conduction du courant et le champ électrique maximal est presque
égal à celui observé à l’état initial (1,2.10 5 V.cm -1 au point E à comparer avec
1,1.105 V.cm -1 au point 0).
&KXWH GX FKDPS
pOHFWULTXH j
SUR[LPLWp GH OD
MRQFWLRQ 1 ZHOO 3 HSL
$XFXQH GLIIpUHQFH GH SRWHQWLHOV
HQWUH OHV UpJLRQV 1 ZHOO HW 3 HSL
D
E
7UqV IDLEOH WDX[
GH JpQpUDWLRQ SDU
LPSDFWV
'LRGH 3 ,1 F
)LJXUH G
)RQFWLRQQHPHQW GX FRPSRVDQW 6&5 DX SRLQW ( GLVWULEXWLRQ D GX
SRWHQWLHO pOHFWURVWDWLTXH E GX FKDPS pOHFWULTXH F GX WDX[ GH Jp
QpUDWLRQ SDU LPSDFWV HW G GH OD GHQVLWp GH FRXUDQW
&KDSLWUH (YDOXDWLRQ GH OD WHQXH (6' GH FRPSRVDQWV VXEPLFURQLTXHV
1,0E+06
-3
1,0E+05
1,0E+04
1,0E+03
Champ électrique (V.cm-1)
Densité de porteurs (cm )
Electrons
Trous
Champ E
=RQH GH TXDVLQHXWUDOLWp
1,0E+02
Distance (µm)
)LJXUH 'HQVLWp GH SRUWHXUV HW FKDPS pOHFWULTXH DX SRLQW ( VHORQ O¶D[H ]]¶
Echauffement du composant (points F et G) :
L’effet cumulatif du processus entraîne ensuite, à partir du point F, un très faible
échauffement (Tmax=310 K) du composant (cf. Figure 4. 17). Au point G, la chaleur devient plus importante mais le température maximale atteinte (Tmax=373 K)
reste très inférieure à la température critique de fusion du silicium (pour une densité de courant déjà élevée : 0,05 A.µm -1 ). Ceci signifie que le thyristor ne se met
réellement à chauffer que lorsque la jonction P + IN+ fonctionne depuis un certain
temps.
900
20
800
Tension (V)
15
700
10
600
)
*
500
5
400
0
0
25
50
75
Température maximale (K)
Tension
Température
*HUPH WKHUPLTXH
7 PD[ .
300
100
Temps (ns)
E
D
)LJXUH (FKDXIIHPHQW GX 6&5 D pYROXWLRQ GH OD WHPSpUDWXUH PD[LPDOH GX
UpVHDX 7 PD[ DX FRXUV GH OD UDPSH HQ FRXUDQW E GLVWULEXWLRQ GH OD
WHPSpUDWXUH GX UpVHDX 7 DX SRLQW *
&KDSLWUH (YDOXDWLRQ GH OD WHQXH (6' GH FRPSRVDQWV VXEPLFURQLTXHV
La chaleur au point G est répartie dans le volume du composant avec un germe
thermique localisé dans la région intrinsèque de la diode PIN. Elle est liée au nombre important de paires électrons-trous et à leur mouvement (cf. les sites de forte
densité de courant représentés sur la Figure 4. 18 et la région intrinsèque de la
diode PIN observée sur la Figure 4. 19).
3DV GH GLIIpUHQFH GH
SRWHQWLHO DX[ ERUQHV
GH OD MRQFWLRQ 1 ZHOO 3 HSL
7UqV IDLEOH FKDPS pOHFWULTXH
GDQV OD =&( GH OD MRQFWLRQ
1 ZHOO 3 HSL
D
E
7UqV IDLEOH WDX[
GH JpQpUDWLRQ SDU
LPSDFWV GDQV OD
=&( GH OD MRQFWLRQ
1 ZHOO 3 HSL
=RQH GH IRUWH GHQVLWp GH
FRXUDQW
F
)LJXUH G
)RQFWLRQQHPHQW GX FRPSRVDQW 6&5 DX SRLQW * GLVWULEXWLRQ D GX
SRWHQWLHO pOHFWURVWDWLTXH E GX FKDPS pOHFWULTXH F GX WDX[ GH Jp
QpUDWLRQ SDU LPSDFWV HW G GH OD GHQVLWp GH FRXUDQW
En fin de rampe (pour t=100 ns), la température maximale atteinte par le composant est de 845 K. Ces résultats de simulation indiquent que le thyristor est fonctionnel après l’application d’une densité de courant de 0,1 A.µm-1 atteinte en
100 ns. Il serait donc nécessaire d’appliquer un dJ/dt plus sévère pour évaluer le
niveau de second claquage de ce composant. Pour de telles densités de courant, il
faut néanmoins rappeler que le choix de certains modéles de simulations physiques
est discutable compte tenu de la très forte injection de porteurs dans le composant.
&KDSLWUH (YDOXDWLRQ GH OD WHQXH (6' GH FRPSRVDQWV VXEPLFURQLTXHV
Dans de telles conditions, l’utilisation de la fonction de distribution de FermiDirac et la modélisation des phénomènes de rétrécissement de la bande interdite du
silicium (Band Gap Narrowing) auraient été nécessaires malgré leur effet sur la durée et la convergence des calculs.
1,0E+06
1,0E+05
1,0E+04
1,0E+03
Champ électrique (V.cm-1)
Densité de porteurs (cm -3)
Electrons
Trous
Champ E
1,0E+02
Distance (µm)
)LJXUH %
'HQVLWp GH SRUWHXUV HW FKDPS pOHFWULTXH DX SRLQW * VHORQ O¶D[H ]]¶
([WUDFWLRQ GHV SDUDPqWUHV GH VLPXODWLRQ 7/3 Les paramètres ESD, extraits en fin de simulation du SCR, sont donnés dans le
Tableau 4. 4. Avec une rampe en courant dJ/dt de 106 A.µm-1 .s -1 , le second claquage n’a pas été atteint après 100 ns de simulation. Le thyristor est donc particulièrement robuste vis-à-vis des ESD.
9 W 9
9 K 9
ρ G\Q Ω —P
- W $—P 9 W 9
1RQ DWWHLQW
1RQ DWWHLQW
7DEOHDX 3DUDPqWUHV (6' FDUDFWpULVWLTXHV GX FRPSRVDQW 6&5 REWHQXV SDU OD
PpWKRGH GH OD © UDPSH ª G-GW $—P V Outre le risque de «Latch-up», cette composant est fragilisé vis-à-vis des ESD de
par sa tension de premier retournement V t1. Cette grandeur, qui dépend du dopage
c’est-à-dire de la technologie de fabrication, est élevée (19,6 V). Le risque de venir
endommager les oxydes minces de composants situés en série avec le thyristor
n’est donc pas négligeable, en particulier si celui-ci est agressé par un transitoire
dJ/dt sévère comme par exemple lors d’impulsions CDM.
&KDSLWUH (YDOXDWLRQ GH OD WHQXH (6' GH FRPSRVDQWV VXEPLFURQLTXHV
Sans disposer de pièces à tester, il a été possible avec l’outil de simulation physique de mieux comprendre le mode de fonctionnement des dispositifs SCR. Cette
structure ressemble, en plus simple, à un thyristor légèrement modifié et déjà présenté pour les technologies matures : le LVTSCR. L’étude suivante sur les composants LVTSCR, de plus en plus souvent utilisés comme structures de protection
ESD, est ainsi plus facile à aborder.
Pour ces travaux, plusieurs dispositifs LVTSCR ont été testés expérimentalement
puis simulés dans les mêmes conditions exactement que celles adoptées pour le
composant SCR. Les avantages et les inconvénients des structures LVTSCR sont
discutés dans la suite de ce chapitre et des comparaisons sont faites entre des dispositifs SCR, LVTSCR et GGNMOS, tous réalisés en technologie 0,18 µ m.
'LVSRVLWLIV /976&5
La première partie de ce sous-paragraphe compare les paramètres ESD de dispositifs SCR et LVTSCR simulés par la méthode de la « rampe » afin d’expliquer le
mode de fonctionnement des composants LVTSCR soumis à des décharges électrostatiques. Des mesures DC et TLP de composants LVTSCR de dimensions géométriques variables ont également été réalisées. Elles permettront de déterminer le
degré de confiance qui peut être accordé aux travaux de simulations pour ces technologies submicroniques compte tenu du choix des modèles physiques et des approximations réalisées.
La Figure 4. 20 et la Figure 4. 21 donnent respectivement une représentation de
dessus et une vue en coupe du composant étudié dans un premier temps et référencé LVTSCR (1). Comme pour le dispositif SCR, le paramètre caractéristique d’un
tel composant est la distance ACS entre l’anode et la cathode : ACS≈1,5 µ m. Cette
grandeur valait 0,9 µ m pour le thyristor classique. Elle est ici plus grande car elle
n’est plus définie seulement par la longueur d’un LOCOS mais aussi par celle de la
longueur de grille Lg du transistor MOS et par la longueur de la diffusion N+ située
entre la grille et le LOCOS niché dans le caisson N well.
&KDSLWUH (YDOXDWLRQ GH OD WHQXH (6' GH FRPSRVDQWV VXEPLFURQLTXHV
*ULOOH
$QRGH
&DWKRGH
1
3
[¶
[
1 ZHOO
0pWDO
3RO\VLOLFLXP
&RQWDFW
'
/J
$&6
)LJXUH 5HSUpVHQWDWLRQ VFKpPDWLTXH GHV FRPSRVDQWV YXV GH GHVVXV HW GpILQL
WLRQ GHV SDUDPqWUHV JpRPpWULTXHV YDULDEOHV
$QRGH
1
&DWKRGH
3
1
1
3
3 HSL
1 ZHOO
3 VXE
)LJXUH 9XH HQ FRXSH G¶XQ FRPSRVDQW /976&5 VHORQ O¶D[H [[¶
Le schéma électrique équivalent du composant LVTSCR est, mise à part la présence du transistor MOS, le même que celui du composant SCR (cf. Figure 4. 22).
Pour les mesures expérimentales (statiques et TLP) comme pour les simulations
thermoélectriques, la cathode du dispositif LVTSCR est reliée à la masse et
l’anode est portée au potentiel V par une densité de courant J.
&KDSLWUH (YDOXDWLRQ GH OD WHQXH (6' GH FRPSRVDQWV VXEPLFURQLTXHV
&DWKRGH
$QRGH
51
1
9
1
1
3 HSL
1 ZHOO
3
)LJXUH $
53
3
3 HSL
6FKpPD pOHFWULTXH pTXLYDOHQW HW SRODULVDWLRQ GX FRPSRVDQW /976&5
3ULQFLSH GH IRQFWLRQQHPHQW GX FRPSRVDQW /976&5 Avant d’aborder le mode de fonctionnement du composant LVTSCR, il est important de rappeler ce qui distingue ce composant du dispositif SCR précédemment
étudié. Les différences sont d’ordres technologiques et dimensionnels :
• les composants LVTSCR sont caractérisés par la présence d’un transistor
NMOS et de régions N+ très dopées,
• la distance ACS entre l’anode et la cathode du dispositif LVTSCR (1,5 µ m) est
nettement plus grande que celle du thyristor classique (0,9 µ m).
La simulation du dispositif LVTSCR référencé (1) a été réalisée dans les mêmes
conditions exactement que celles adoptées pour simuler le composant SCR : par la
méthode de la « rampe » avec une densité de courant dJ/dt=10 6 A.µm-1 .s -1 . La
comparaison des composants SCR et LVTSCR est donc possible (cf. Figure 4. 23,
Figure 4. 24 et Tableau 4. 5).
-1
Densité de courant (A.µm )
0,125
SCR
LVTSCR
0,100
0,075
0,050
0,025
0,000
0
5
10
15
20
Tension (V)
)LJXUH &DUDFWpULVWLTXH - I9 HQ pFKHOOH OLQpDLUH GHV FRPSRVDQWV 6&5 HW
/976&5 VLPXOpV SDU OD PpWKRGH GH OD © UDPSH ª DYHF XQH SHQWH
G-GW $—P V &KDSLWUH (YDOXDWLRQ GH OD WHQXH (6' GH FRPSRVDQWV VXEPLFURQLTXHV
SCR
LVTSCR
-1
Densité de courant (A.µm )
1,0E-01
1,0E-02
1,0E-03
1,0E-04
1,0E-05
0
5
10
15
20
Tension (V)
)LJXUH &DUDFWpULVWLTXH - I9 HQ pFKHOOH ORJDULWKPLTXH GHV FRPSRVDQWV 6&5
HW /976&5 VLPXOpV SDU OD PpWKRGH GH OD © UDPSH ª DYHF
G-GW $—P V 9 W 9
9 K 9
ρ G\Q Ω —P
- W $—P 9 W 9
3 W :—P /976&5 6&5
1RQ DWWHLQW
1RQ DWWHLQW
1RQ DWWHLQW
7DEOHDX 3DUDPqWUHV (6' FDUDFWpULVWLTXHV GHV FRPSRVDQWV 6&5 HW /976&5 VLPXOpV SDU OD PpWKRGH GH OD © UDPSH ª G-GW $—P V Deux différences de fonctionnement physique des dispositifs sont ainsi observées
par simulation :
• La tension de premier retournement Vt1 du composant LVTSCR est inférieure
de 9 V à celle du dispositif SCR. Compte tenu du dopage élevé de la zone N+ ,
le mécanisme de claquage par avalanche se déclenche pour une tension nettement plus faible pour le composant LVTSCR. Le risque d’endommager les
oxydes minces des transistors MOS, situés après la structure de protection
ESD, sera moins grand s’il s’agit d’un dispositif LVTSCR que s’il s’agit d’un
thyristor plus classique.
• la densité de courant du second claquage J t2 est atteinte à 0,063 A.µm -1 pour le
dispositif LVTSCR c’est-à-dire pour une densité de courant plus faible que
dans le cas du composant SCR (pour lequel le point de claquage thermique
n’avait pas été atteint). Le composant LVTSCR est donc moins robuste vis-àvis des impulsions de fortes densités de courant que le dispositif SCR.
&KDSLWUH (YDOXDWLRQ GH OD WHQXH (6' GH FRPSRVDQWV VXEPLFURQLTXHV
Pour mieux expliquer ces différences de comportements, des extractions de paramètres physiques ont été réalisées. Elles sont données dans la suite de ce document
(cf. Figure 4. 25 et Tableau 4. 6).
*
-1
Densité de courant (A.µm )
1,0E-01
1,0E-02
)
(
1,0E-03
'
&
$
1,0E-04
%
2
1,0E-05
0
5
10
15
Tension (V)
)LJXUH &DUDFWpULVWLTXH - I9 HQ pFKHOOH ORJDULWKPLTXH GX FRPSRVDQW /976&5
PpWKRGH GH OD © UDPSH ª G-GW $—P V $
%
&
'
(
)
*
W QV
- $—P 9 9
7 PD[ .
7DEOHDX *UDQGHXUV SK\VLTXHV DX[ SRLQWV UHSUpVHQWDWLIV GHV GLIIpUHQWV PRGHV
GH IRQFWLRQQHPHQW GX GLVSRVLWLI /976&5 La Figure 4. 26 illustre pourquoi le premier retournement du composant LVTSCR
se produit pour une tension inférieure à celle du thyristor. Au point C, le champ
électrique est plus intense dans la zone de charge d’espace de la jonction N + /P epi
que dans celle de la jonction Nwell/P epi . Le taux de génération par impacts est donc
principalement localisé dans la zone désertée de la jonction N+ /P epi. Cette jonction
est davantage dopée que la jonction N well/P epi du SCR donc sa tension de claquage
sera également plus faible.
&KDSLWUH (YDOXDWLRQ GH OD WHQXH (6' GH FRPSRVDQWV VXEPLFURQLTXHV
&KDPS pOHFWULTXH
pOHYp ]RQH IRUWH
PHQW GRSpH
=RQH GH IRUW WDX[
GH JpQpUDWLRQ SDU
LPSDFWV
&KDPS pOHFWULTXH
SOXV IDLEOH ]RQH
SOXV IDLEOHPHQW
GRSpH
D
E
=RQH GH SOXV IRUWH
GLIIpUHQFH GH SRWHQWLHO
F
)LJXUH )RQFWLRQQHPHQW GX FRPSRVDQW /976&5 DX SRLQW & GLVWULEXWLRQ D GX
FKDPS pOHFWULTXH E GX WDX[ GH JpQpUDWLRQ SDU LPSDFWV F GX SR
WHQWLHO pOHFWURVWDWLTXH
Le principe de fonctionnement du dispositif LVTSCR ressemble à celui du SCR
par bien des aspects. Le lecteur pourra se reporter à la Figure 4. 27 de ce document
pour visualiser ses principales étapes caractéristiques :
• le composant est bloqué pour les points O et A,
• le point B est caractérisé par le claquage de la jonction N+ /P epi fortement polarisée en inverse,
• le transistor bipolaire, base et émetteur commun, N+ /P epi/N+ se déclenche au
point C,
• les transistors bipolaires N + /Pepi /N+ et Nwell/P epi /N+ fonctionnent en parallèle au
point D car les jonctions N+ /Pepi et Nwell/P epi n’ont pas claqué pour la même différence de potentiel,
• au point E, le transistor bipolaire P+ /Nwell/P epi se déclenche à son tour et le thyristor P+/Nwell/P epi/N+ devient passant,
• la densité de porteurs dans les bases actives des transistors est ensuite telle que
le composant LVTSCR devient équivalent à une diode P+ IN+ aux points F et G.
&KDSLWUH (YDOXDWLRQ GH OD WHQXH (6' GH FRPSRVDQWV VXEPLFURQLTXHV
&ODTXDJH GH OD
MRQFWLRQ 1 3 HSL
&RXUDQW GH IXLWH
$
%
7UDQVLVWRU
1 3 HSL 1 7UDQVLVWRU
1 3 HSL 1 7UDQVLVWRU
1 ZHOO 3 HSL 1 &
'
7UDQVLVWRU
1 3 HSL 1 'LRGH 3 ,1 7UDQVLVWRU
1 ZHOO 3 HSL 1 7UDQVLVWRU
3 1 ZHOO 3 HSL
(
)
'LRGH 3 ,1 *
)LJXUH 'LVWULEXWLRQ GH OD GHQVLWp GH FRXUDQW GDQV OH /976&5 DX[ SRLQWV $ % &
' ( ) HW *
&KDSLWUH (YDOXDWLRQ GH OD WHQXH (6' GH FRPSRVDQWV VXEPLFURQLTXHV
L’échauffement du composant LVTSCR est lié, comme dans le cas du thyristor, au
nombre important de paires électrons-trous et à leur mouvement. La Figure 4. 28
montre que la chaleur est répartie dans le volume de la structure et que trois points
sont particulièrement chauds :
• le premier germe thermique est localisé dans la base du transistor bipolaire
N+/P epi/N+ c’est-à-dire dans la région quasi-neutre de la diode équivalente
P+ IN+ (point A),
• le deuxième point chaud est situé à proximité de la zone de claquage par avalanche de la jonction N+ /Pepi (point B),
• le troisième est près de la jonction P + /Nwell (point C).
15
1700
Tension
1300
Tension (V)
10
)
*
1100
'pIDLOODQFH
WKHUPLTXH
900
5
700
500
0
Température maximale (K)
1500
Température
&
%
$
300
0
25
50
75
Temps (ns)
D
)LJXUH E
(FKDXIIHPHQW GX /976&5 D 7HPSpUDWXUH PD[LPDOH 7 PD[ DX FRXUV GH
OD UDPSH HQ FRXUDQW E GLVWULEXWLRQ GH OD WHPSpUDWXUH GX UpVHDX 7 DX
SRLQW GH GpIDLOODQFH WKHUPLTXH
Suite à l’application de cette rampe en courant de 10 6 A.µm-1 .s -1 , le point de second claquage (Jt2, Vt2) est atteint pour le composant LVTSCR à 0,063 A.µm-1
alors qu’il ne l’était pas pour le dispositif SCR. Pourtant, la distance anodecathode du LVTSCR est plus grande que celle du SCR. Le LVTSCR devrait donc
être plus solide vis-à-vis des ESD que le thyristor. Les différences de comportement de ces deux composants sont probablement liées aux résistances R N et RP du
dispositif LVTSCR (supérieures à celles du composant SCR). Elles induisent des
mécanismes de conduction latérale, de focalisation du courant et d’échauffement.
Mais ces comportements ne sont pas simples à considérer. Il a donc été décidé de
compléter l’étude comparative des composants SCR et LVTSCR par une analyse
de l’influence des dimensions géométriques de structures LVTSCR sur leur fonctionnement en présence de décharges électrostatiques.
&KDSLWUH (YDOXDWLRQ GH OD WHQXH (6' GH FRPSRVDQWV VXEPLFURQLTXHV
%
,QIOXHQFH GHV JUDQGHXUV JpRPpWULTXHV VXU OH IRQFWLRQQHPHQW GHV
FRPSRVDQWV /976&5 Les dimensions des différents dispositifs LVTSCR étudiés ci-après sont données
dans le Tableau 4. 7. La largeur D du LOCOS est égale à des valeurs multiples de
la longueur de grille Lg du transistor MOS. Les quatre composants sont donc caractérisés par différentes distances ACS anode-cathode.
/976&5
/ J —P
7DEOHDX ' —P
$&6 —P
'LPHQVLRQV FDUDFWpULVWLTXHV GHV GLVSRVLWLIV /976&5
Chacun de ces composant a été testé expérimentalement en statique (mesure de la
tension d’avalanche) et en quasi-statique (test TLP). Les résultats de ces mesures
sont données sur la Figure 4. 29 et sur le Tableau 4. 8.
1
2
3
4
-1
Densité de courant (A.µm )
0,04
0,03
0,02
0,01
0,00
0,0
2,5
5,0
7,5
10,0
Tension (V)
)LJXUH &DUDFWpULVWLTXHV - I9 GHV FRPSRVDQWV /976&5 PHVXUHV 7/3 H[Sp
ULPHQWDOHV
&KDSLWUH (YDOXDWLRQ GH OD WHQXH (6' GH FRPSRVDQWV VXEPLFURQLTXHV
/976&5
%9 9
9 W 9
9 K 9
ρ G\Q Ω —P
- W $—P 9 W 9
3 W :—P 7DEOHDX 0HVXUHV '& HW 7/3 GHV FRPSRVDQWV /976&5
Compte-tenu des erreurs admises pour les mesures expérimentales DC et TLP, il
est difficile d’identifier l’influence des grandeurs géométriques sur le fonctionnement des dispositifs LVTSCR. Néanmoins les résultats montrent que :
• la tension de claquage par avalanche BV est indépendante de la distance anode
cathode ACS et de la longueur de grille Lg du transistor MOS ce qui prouve,
une fois encore, que le claquage par avalanche est imposé par le dopage de la
jonction N+/P epi et qu’il est indépendant du fonctionnement physique du composant LVTSCR,
• la tension de maintien Vh augmente lorsque la distance ACS augmente car cette
tension est liée aux temps de transit des porteurs dans les bases des transistors
bipolaires P+/Nwell/P epi et N+ /Pepi /N+ (par l’intermédiaire du gain β PNP et β NPN de
chacun de ces deux transistors),
• la résistivité dynamique ρdyn et la tension de second claquage Vt2 augmentent
lorsque la distance ACS augmente car ρdyn dépend de la résistance série RN directement proportionnelle à la distance ACS (et si ρdyn augmente, Vt2 augmente).
Les composants ont ensuite été simulés par la méthode de la « rampe » avec une
densité de courant dJ/dt=106 A.µm-1 .s-1 . La Figure 4. 30, la Figure 4. 31 et le
Tableau 4. 9 montrent que :
• la dépendance de la tension de maintien Vh et de la tension de second claquage
Vt2 avec la distance anode-cathode ACS se retrouve pour tous les dispositifs
LVTSCR,
• la densité de courant de second claquage Jt2 diminue lorsque la distance ACS
augmente. Ce comportement n’avait pas été observé en mesures mais il est en
accord avec le fait que, pour une même rampe en courant dJ/dt (0,1 A.µm -1 .s -1 ),
le composant LVTSCR (de plus grande distance anode-cathode) a atteint le
point de claquage thermique alors que le dispositif SCR est resté fonctionnel.
&KDSLWUH (YDOXDWLRQ GH OD WHQXH (6' GH FRPSRVDQWV VXEPLFURQLTXHV
Le composant LVTSCR (4) est le moins robuste vis-à-vis des décharges ESD. Pour
les autres dispositifs, les écarts de comportements sont très faibles et bien que le
composant référencé (1) soit le plus efficace en termes de protection ESD (tension
de maintien Vh la plus faible, densité de courant Jt2 la plus forte, résistivité dynamique ρdyn la plus faible), la sélection de l’une ou l’autre des structures n’est pas
critique.
1
2
3
4
-1
Densité de courant (A.µm )
0,075
0,050
0,025
0,000
0
5
10
15
Tension (V)
)LJXUH &DUDFWpULVWLTXHV - I9 GHV FRPSRVDQWV /976&5 VLPXODWLRQV SDU OD
PpWKRGH GH OD © UDPSH ª G-GW $—P V pFKHOOH OLQpDLUH
1
2
3
4
-1
Densité de courant (A.µm )
1,0E-01
1,0E-02
1,0E-03
1,0E-04
1,0E-05
0
5
10
15
Tension (V)
)LJXUH &DUDFWpULVWLTXHV - I9 GHV FRPSRVDQWV /976&5 VLPXODWLRQV SDU OD
PpWKRGH GH OD © UDPSH ª G-GW $—P V pFKHOOH ORJDULWKPL
TXH
&KDSLWUH (YDOXDWLRQ GH OD WHQXH (6' GH FRPSRVDQWV VXEPLFURQLTXHV
&RPSRVDQWV
9 W 9
9 K 9
ρ G\Q Ω —P
- W $—P 9 W 9
3 W :—P 7DEOHDX 6LPXODWLRQV SDU OD PpWKRGH GH OD © UDPSH ª GHV FRPSRVDQWV /976&5
G-GW $—P V 'LVFXVVLRQV
Avec la réduction des dimensions, les calculs numériques s’avèrent plus complexes. Les équations de l’hydrodynamique n’ont pas été utilisées car elles posent
des problèmes de convergence. Il a de plus fallu simplifier fortement les structures
(oxydes d’isolement ignorés, substrat et boîtier modélisés par une électrode équivalente) pour limiter la durée des calculs. Malgré tout, les outils de simulation
physique se sont révélés très efficaces pour :
• comprendre les mécanismes de fonctionnement des thyristors submicroniques,
• étudier l’impact des variations de dimensions géométriques sur le comportement des composants,
• évaluer rapidement des ordres de grandeurs et les comparer aux mesures expérimentales correspondantes.
Le tableau 2.2 est ainsi validé et avec ce choix de conditions aux limites, il est ensuite possible de comparer la robustesse de structures de protection différentes
mais de même technologie ainsi que celle de dispositifs identiques mais de technologies différentes.
&KDSLWUH (YDOXDWLRQ GH OD WHQXH (6' GH FRPSRVDQWV VXEPLFURQLTXHV
&RPSDUDLVRQ GH SOXVLHXUV FRPSRVDQWV
Après cette étude approfondie sur les dispositifs LVTSCR et sur leurs différents
modes de fonctionnement, il est important de recentrer l’étude pour répondre aux
objectifs d’évaluation de la robustesse de structures élémentaires de protection
ESD. Deux catégories de composants sont étudiés : des composants différents fabriqués dans une même technologie (dispositifs SCR, LVTSCR et GGNMOS submicroniques) et des composants identiques réalisées dans des technologies différentes (mature et submicronique).
'LVSRVLWLIV 6&5 /976&5 HW **1026 VXEPLFURQLTXHV
Les caractéristiques J=f(V) de dispositifs SCR, LVTSCR et GGNMOS, tous conçus en technologie 0,18 µm sont représentées en échelles linéaires et logarithmiques sur la Figure 4. 32 et sur la Figure 4. 33. Les paramètres ESD classiques de
ces composants sont également résumés dans le Tableau 4. 10 :
• le composant SCR est la structure la plus robuste vis-à-vis des forts courants
(J t2 la plus élevée) mais elle est aussi la plus difficile à déclencher (V t1 la plus
élevée) et la plus sensible au «Latch-up» (Vh le plus faible),
• le transistor GGNMOS est sensible aux fortes densités de courant (J t2 la plus
faible) mais il est aussi le plus facile à déclencher (V t1 la moins élevée),
• le dispositif LVTSCR est un bon compromis par rapport aux deux composants
précédents (J t2 GGNMOS<J t2 LVTSCR <J t2 SCR et Vt1 GGNMOS<Vt1 LVTSCR <Vt1 SCR ).
-1
Densité de courant (A.µm )
0,125
SCR
LVTSCR
GGNMOS
0,100
0,075
0,050
0,025
0,000
0
5
10
15
20
Tension (V)
)LJXUH &DUDFWpULVWLTXHV - I9 OLQpDLUHV GHV FRPSRVDQWV 6&5 /976&5 HW
**1026 VLPXOpV SDU OD PpWKRGH GH OD © UDPSH ª
&KDSLWUH (YDOXDWLRQ GH OD WHQXH (6' GH FRPSRVDQWV VXEPLFURQLTXHV
SCR
LVTSCR
GGNMOS
-1
Densité de courant (A.µm )
1,0E-01
1,0E-02
1,0E-03
1,0E-04
1,0E-05
0
5
10
15
20
Tension (V)
)LJXUH &DUDFWpULVWLTXHV - I9 ORJDULWKPLTXHV GHV FRPSRVDQWV 6&5 /976&5
HW **1026 VLPXOpV SDU OD PpWKRGH GH OD © UDPSH ª
9 W 9
9 K 9
ρ G\Q Ω —P
6&5
/976&5 **1026
7DEOHDX - W $—P 9 W 9
3 W :—P 1RQ DWWHLQW
3DUDPqWUHV (6' FDUDFWpULVWLTXHV GHV FRPSRVDQWV 6&5 /976&5 HW
**1026 —P VLPXOpV SDU OD PpWKRGH GH OD © UDPSH ª
Ces résultats de simulations issus de calculs numériques simplifiés au maximum
permettent d’évaluer rapidement la robustesse de plusieurs composants d’une
même technologie. Il est ensuite possible de sélectionner l’une ou l’autre des
structures, ou deux d’entre elles, en fonction du circuit intégré qu’elles protègent
au regard de son utilisation (téléphonie, automobile, aéronautique…) et après caractérisation d’autres paramètres tels que la fréquence de travail du composant ou
la surface en silicium disponible.
&KDSLWUH (YDOXDWLRQ GH OD WHQXH (6' GH FRPSRVDQWV VXEPLFURQLTXHV
&RPSRVDQWV VXEPLFURQLTXHV HW WHFKQRORJLHV PDWXUHV
Ce paragraphe compare les résultats des simulations de composants submicroniques et de technologies matures pour étudier l’impact des évolutions technologiques sur la robustesse des structures de protection ESD. Le facteur d’échelle entre
les deux technologies étudiées au cours de cette thèse est considérable : les composants dits « matures » ont une longueur de grille minimale de 1,2 µ m, les composants submicroniques de 0,18 µm soit un facteur d’échelle de 0,15 [CHAN00]
[GALY02].
$
7UDQVLVWRUV **1026
Pour les transistors GGNMOS, la Figure 4. 34, la Figure 4. 35 et le Tableau 4. 11
montrent que la diminution des profondeurs de jonctions, des épaisseurs d’oxydes
et du volume de dissipation de la puissance générée par les ESD contribue à :
• une réduction de la tension de premier retournement V t1 , de la tension de
maintien Vh et de la densité de courant J t2,
• une augmentation de la résistivité dynamique ρdyn .
0,020
GGNMOS mature
-1
Densité de courant (A.µm )
GGNMOS submicronique
0,015
0,010
0,005
0,000
0
5
10
15
Tension (V)
)LJXUH &RPSDUDLVRQ GHV FDUDFWpULVWLTXHV - I9 GH WUDQVLVWRUV **1026 VXE
PLFURQLTXHV HW PDWXUHV pFKHOOH OLQpDLUH PpWKRGH GH OD © UDPSH ª
La réduction des tensions de premier retournement et de maintien va dans le sens
d’une meilleure protection ESD. Le transistor GGNMOS submicronique se déclenche plus rapidement que le composant mature, ce qui est important car les oxydes
des composants situés en série avec la structure de protection GGNMOS sont plus
minces et donc plus susceptibles de claquer pour les technologies submicroniques.
&KDSLWUH (YDOXDWLRQ GH OD WHQXH (6' GH FRPSRVDQWV VXEPLFURQLTXHV
L’augmentation de la résistivité dynamique ρdyn et la réduction de la densité de
courant Jt2 n’est par contre pas favorable. Le GGNMOS submicronique sera défaillant pour des décharges ESD inférieures d’un facteur 1,7 à celles du composant
mature alors que le volume de dissipation de l’énergie ESD a été considérablement
réduit pour une longueur de grille du composant submicronique qui est tout de
même 7 fois plus courte que celle du transistor mature. Le facteur d’échelle n’a
donc pas été respecté ce qui est plutôt positif.
1,0E-01
GGNMOS mature
-1
Densité de courant (A.µm )
GGNMOS submicronique
1,0E-02
1,0E-03
1,0E-04
1,0E-05
0
5
10
15
Tension (V)
)LJXUH &RPSDUDLVRQ GHV FDUDFWpULVWLTXHV - I9 GH WUDQVLVWRUV **1026 VXE
PLFURQLTXHV HW PDWXUHV VLPXODWLRQV SDU OD PpWKRGH GH OD © UDPSH ª
pFKHOOH ORJDULWKPLTXH
**1026
9 W 9
9 K 9
ρ G\Q Ω —P
- W $—P 9 W 9
3 W :—P 6XEPLFURQLTXH
0DWXUH
7DEOHDX 6\QWKqVH GHV UpVXOWDWV GH VLPXODWLRQ GHV WUDQVLVWRUV **1026 VXEPL
FURQLTXH HW PDWXUH
Il faut cependant préciser que les simulations précédentes ne tiennent pas compte
de l’utilisation de siliciure pour les technologies submicroniques. Le siliciure, présent dans les technologies MOS avancées, réduit pourtant la tenue des composants
aux ESD. Il est donc possible que les résultats du transistor GGNMOS submicronique soient légèrement optimistes. Il faut également préciser que les approximations liées à la non prise en compte de la troisième dimension sont plus grandes
pour les composants submicroniques que pour les technologies matures. Pour cette
raison des comparaisons ont aussi été réalisées entre les mesures expérimentales
(DC et TLP) des deux transistors (cf. Figure 4. 36 et Tableau 4. 12).
&KDSLWUH (YDOXDWLRQ GH OD WHQXH (6' GH FRPSRVDQWV VXEPLFURQLTXHV
Les mesures expérimentales confirment les comportements respectifs des deux générations technologiques de composants (cf. Figure 4. 36 et Tableau 4. 12).
-1
Densité de courant (A.µm )
0,025
0,020
0,015
0,010
GGNMOS submicronique
GGNMOS mature
0,005
0,000
0
5
10
15
20
25
Tension (V)
)LJXUH &RPSDUDLVRQ GHV FDUDFWpULVWLTXHV - I9 GH WUDQVLVWRUV **1026 VXE
PLFURQLTXHV HW PDWXUHV PHVXUHV 7/3
**1026
%9 9
9 W 9
9 K 9
ρ G\Q Ω —P
- W $—P 9 W 9
3 W :—P 6XEPLFURQLTXH
0DWXUH
7DEOHDX %
6\QWKqVH GHV PHVXUHV H[SpULPHQWDOHV '& HW 7/3 GHV WUDQVLVWRUV
**1026 VXEPLFURQLTXH HW PDWXUH
&RPSRVDQWV /976&5 Les résultats de simulation (cf. Figure 4. 37, Figure 4. 38 et Tableau 4. 13) montrent que pour les dispositifs LVTSCR, la réduction des échelles contribue à une
réduction de la tension de premier retournement Vt1 , de la tension de maintien Vh ,
de la résistivité dynamique ρdyn et de la densité de courant J t2 . Ceci signifie que,
pour deux composants différents (un transistor GGNMOS et un dispositif
LVTSCR), le passage d’une technologie mature à une technologie avancée induit
des modifications analogues des caractéristiques J=f(V) des composants.
&KDSLWUH (YDOXDWLRQ GH OD WHQXH (6' GH FRPSRVDQWV VXEPLFURQLTXHV
0,100
LVTSCR mature
-1
Densité de courant (A.µm )
LVTSCR submicronique
0,075
0,050
0,025
0,000
0
5
10
15
20
Tension (V)
)LJXUH &RPSDUDLVRQ GHV FDUDFWpULVWLTXHV - I9 GH GLVSRVLWLIV /976&5 VXEPL
FURQLTXHV HW PDWXUHV VLPXODWLRQV SDU OD PpWKRGH GH OD © UDPSH ª
pFKHOOH OLQpDLUH
Densité de courant (A.µm -1)
1,0E-01
LVTSCR submicronique
LVTSCR mature
1,0E-02
1,0E-03
1,0E-04
1,0E-05
0
5
10
15
20
Tension (V)
)LJXUH &RPSDUDLVRQ GHV FDUDFWpULVWLTXHV - I9 GH GLVSRVLWLIV /976&5 VXEPL
FURQLTXHV HW PDWXUHV VLPXODWLRQV SDU OD PpWKRGH GH OD © UDPSH ª
pFKHOOH ORJDULWKPLTXH
/976&5
9 W 9
9 K 9
ρ G\Q Ω —P
- W $—P 9 W 9
3 W :—P 6XEPLFURQLTXH
0DWXUH
7DEOHDX 6\QWKqVH GHV UpVXOWDWV GH VLPXODWLRQ GHV GLVSRVLWLIV /976&5 VXEPL
FURQLTXH HW PDWXUH
Les mesures expérimentales (cf. Figure 4. 39 et Tableau 4. 14) confirment ces résultats mais l’écart entre les tensions de maintien V h des LVTSCR submicroniques
et matures n’est pas aussi significatif qu’il ne l’était en simulation.
&KDSLWUH (YDOXDWLRQ GH OD WHQXH (6' GH FRPSRVDQWV VXEPLFURQLTXHV
•
•
Les résultats de tension de maintien obtenus par simulations sont très dépendants de la rampe en courant dJ/dt utilisée, Vh passe, pour le dispositif
LVTSCR mature, de 5,5 V pour un dJ/dt de 8.10 5 A.µm-1 à 2,5 V pour un dJ/dt
de 2.105 A.µ m -1,
Le dispositif expérimental employé pour tester les composants matures était
différent de celui utilisé pour les technologies submicroniques. Le temps de
montée des impulsions TLP était de 20 ns pour les composants matures et de
8 ns pour les dispositifs submicroniques alors que le chapitre 3 a montré
l’importance de la dynamique thermique.
LVTSCR submicronique
-1
Densité de courant (A.µm )
0,075
LVTSCR mature
0,050
0,025
0,000
0
5
10
15
20
25
Tension (V)
)LJXUH &RPSDUDLVRQ GHV FDUDFWpULVWLTXHV - I9 GHV GLVSRVLWLIV /976&5 VXE
PLFURQLTXHV HW PDWXUHV PHVXUHV 7/3
/976&5
%9 9
9 W 9
9 K 9
ρ G\Q Ω —P
- W $—P 9 W 9
3 W :—P 6XEPLFURQLTXH
0DWXUH
1RQ DWWHLQW
1RQ DWWHLQW
1RQ DWWHLQW
7DEOHDX 6\QWKqVH GHV PHVXUHV H[SpULPHQWDOHV '& HW 7/3 GHV WUDQVLVWRUV
/976&5 VXEPLFURQLTXH HW PDWXUH
'LVFXVVLRQV
Pour les composants submicroniques comme pour les composants matures, des
discussions peuvent être entreprises à propos de la validité des résultats expérimentaux et de simulation.
&KDSLWUH (YDOXDWLRQ GH OD WHQXH (6' GH FRPSRVDQWV VXEPLFURQLTXHV
Expérimentalement, les difficultés (bruits associés aux interconnexions, niveau de
précision des appareils de mesure…) sont les mêmes quels que soient les composants étudiés. Par contre, si cela avait été possible, il aurait été préférable de comparer des composants de générations technologiques différentes testés avec des
bancs de mesures identiques car certains paramètres tels que le temps de montée
des impulsions TLP ont un impact sur la caractéristique expérimentale J=f(V) des
composants.
Les simplifications utilisées pour simuler le comportement des composants vis-àvis de décharges ESD (simplification de la géométrie des composants, méthode de
la « rampe »…) sont aussi discutables (et cette fois-ci, plus encore que pour les
composants matures) mais elles présentent l’avantage de résoudre les problèmes de
convergence et de limiter la durée des calculs.
Ces travaux avaient pour objectif principal la compréhension de mécanismes physiques complexes et la possibilité de comparer les comportements de plusieurs
structures de protection soumises à des décharges électrostatiques identiques. Malgré leurs limites, les mesures expérimentales et les résultats de simulations rendent
cette tâche possible.
&RQFOXVLRQ
Les mesures expérimentales et les simulations 2D ont montré que la robustesse des
structures de protections élémentaires vis-à-vis des ESD est liée au mode de
fonctionnement des dispositifs et à la génération technologique à laquelle ils
appartiennent.
Les résultats à retenir pour des composants SCR, LVTSCR et GGNMOS réalisés
selon le même procédé de fabrication sont les suivants (cf. Figure 4. 32, Figure 4.
33 et Tableau 4. 12) :
• Vt1 GGNMOS<Vt1 LVTSCR <Vt1 SCR ce qui signifie que la tension de déclenchement
la plus favorable est celle des transistors GGNMOS.
• Vh GGNMOS>Vh LVTSCR >Vh SCR et ρdyn GGNMOS>ρdyn LVTSCR >ρdyn SCR donc les
composants SCR sont les dispositifs qui, une fois les structures déclenchées et
pour une densité de courant donnée, dissipent le moins de puissance au sein des
composants. Ils sont aussi les plus sensibles au «Latch-up» c'est-à-dire au
&KDSLWUH (YDOXDWLRQ GH OD WHQXH (6' GH FRPSRVDQWV VXEPLFURQLTXHV
verrouillage indésiré du composant élémentaire en mode de fonctionnement
normal du circuit intégré.
• J t2 GGNMOS<J t2 LVTSCR <J t2 SCR donc le transistor GGNMOS est la structure la plus
sensible des trois aux fortes densités de courant.
L’utilisation des dispositifs LVTSCR représente donc un bon compromis par
rapport à celle des composants GGNMOS et SCR. Meilleure encore est la mise en
parallèle des structures GGNMOS et LVTSCR car, dans ce cas, les avantages des
deux structures élémentaires peuvent être utilisés.
La comparaison des dispositifs de générations technologiques différentes a montré
que les structures de protection, inférieures d’un facteur 7 aux composants
matures, sont aussi plus sensibles aux décharges électrostatiques. Un transistor
GGNMOS submicronique est par exemple défaillant pour des décharges ESD
inférieures d’un facteur 1,7 à celles d’un composant mature (cf. Tableau 4. 11).
Pour cette raison, les technologues et les concepteurs de composants doivent créer
de nouvelles structures toujours plus robustes (comme par exemple pour le passage
du SCR au LVTSCR). Les résultats montrent en outre que :
• le facteur d’échelle n’est pas conservé,
• les tensions de premier retournement Vt1 et de maintien V h des composants
submicroniques sont plus faibles que celles des composants matures ce qui est
favorable pour la protection du cœur des circuits intégrés.
Lors de la réduction des dimensions, toutes les évolutions ne sont donc pas
désastreuses en termes de protection des composants contre les ESD.
&RQFOXVLRQV
&RQFOXVLRQV
Dans un contexte de réduction des temps de développement de nouveaux composants et de forte diminution des dimensions et des tensions d’alimentation, la robustesse des circuits intégrés vis-à-vis des décharges électrostatiques doit être
évaluée méthodiquement par les fabricants de semi-conducteurs. Il faut en particulier pouvoir détecter la présence de sites latents de défaillances susceptibles
d’évoluer ultérieurement.
Pour l’utilisateur de composants, il est nécessaire de disposer d’éléments techniques sur lesquels fonder une politique de sélection des composants, des fabricants
et des tests à appliquer ou à recommander.
Les tests ESD industriels tels les mesures HBM et MM ne sont plus suffisants pour
s’assurer de la fiabilité des composants. Ils imposent certes des contraintes de tenues en tension mais ne tiennent pas compte des différents modes de fonctionnement des composants. Les équipementiers et les fabricants de semiconducteurs
doivent donc trouver de nouvelles méthodologies d’évaluation des composants et
de leurs protections.
La simulation physique présente de multiples avantages par rapport aux méthodes
de caractérisations conventionnelles :
• la possibilité de fournir des informations sur des quantités physiques inaccessibles par la mesure (densités de courant, champs électriques, température) mais
indispensables à la compréhension de mécanismes aussi complexes que ceux de
l’ESD,
• l’opportunité d’étudier le comportement dynamique des structures soumises à
des formes d’impulsions différentes,
• l’acquisition rapide des résultats en comparaison du temps de mise en œuvre de
nouveaux composants,
• la prise en compte facile des variations de dessins des masques et des évolutions technologiques.
&RQFOXVLRQV
La mise en œuvre des calculs impose néanmoins d’appliquer plusieurs approximations :
• les résultats des simulations sont influencés par le choix des modèles physiques
(mobilité, génération-recombinaison…),
• le choix des conditions aux limites, électriques et thermiques, est déterminant
mais très difficile à définir,
• la durée des calculs numériques et la mémoire allouée par les ordinateurs pour
résoudre les équations différentielles limitent la complexité et la précision des
problèmes traités,
• les simulations 2D ne reproduisent pas les phénomènes de focalisation du courant dans le composant.
Pour la caractérisation expérimentale, les mesures TLP sont utilisées afin de pallier
les insuffisances des tests HBM et MM. Elles donnent des informations sur le
comportement dynamique des structures de protection et c’est à partir des caractéristiques TLP que sont extraits les paramètres électriques critiques pour l’ESD.
L’incertitude sur les mesures TLP n’est pas non plus négligeable. Elle a pour origine la sensibilité des appareils de mesure et le problème de bruit des interconnexions externes et internes à la puce.
Malgré les approximations énumérées ci-dessus, les résultats des simulations physiques ont été validés de manière qualitative. Ils donnent des ordres de grandeurs
de la robustesse ESD, complètent les mesures expérimentales des circuits intégrés
mais ne peuvent en aucun cas les remplacer.
En mesures expérimentales comme en simulation physique, l’objectif de ce travail
a donc davantage été de décrire des comportements et d’obtenir des ordres de
grandeurs de la robustesse ESD que de calibrer les travaux pour trouver des résultats quantitatifs.
Cette démarche a permis de montrer que la robustesse des structures élémentaires
de protection ESD est liée à la conception des dispositifs, à leurs principes de
fonctionnement et à la génération technologique à laquelle ils appartiennent.
Les structures SCR, LVTSCR et GGNMOS, réalisées dans le même procédé de fabrication (BICMOS 0,18 µm), n’ont pas la même robustesse vis-à-vis des évènements ESD. Les résultats des mesures expérimentales et des simulations des trois
composants montrent que l’utilisation de dispositifs LVTSCR représente un bon
compromis par rapport à celle des structures GGNMOS et SCR. Un tel dispositif
se déclenche pour une tension supérieure à celle du transistor GGNMOS mais il est
aussi moins sensible aux fortes densités de courant. Une autre solution consiste à
mettre en parallèle ces deux dispositifs pour profiter de leurs avantages respectifs.
&RQFOXVLRQV
Des composants submicroniques et des composants matures ont ensuite été comparés. Des différences de robustesses importantes sont observées pour les deux familles de dispositifs : les composants submicroniques se déclenchent pour des tensions plus faibles que les dispositifs matures. Par ailleurs, leur niveau de claquage
thermique est inférieur ce qui les rend plus fragiles vis-à-vis des ESD. Les travaux
ont également montré que le facteur d’échelle n’est pas conservé. Ceci signifie que
les composants submicroniques sont plus solides que ce qui aurait pu être imaginé.
Lors de la réduction des dimensions, toutes les évolutions ne sont donc pas désastreuses en termes de protection des composants contre les ESD.
Les échanges avec les fabricants de composants, les équipementiers, les ingénieurs
des laboratoires d’analyse, les universitaires ainsi que les travaux de caractérisations et de simulations menés dans le cadre de cette thèse ont permis de rédiger des
recommandations pour la sélection de composants robustes vis-à-vis des ESD.
Au terme de cette étude, les perspectives de travaux futurs dans le domaine des
ESD sont importantes :
• Il reste à harmoniser les méthodologies de test, du composant jusqu’au système
sur carte. Un travail important est donc nécessaire sur les normes et sur les
protocoles de test ESD. Il peut être étendu à d’autres formes de perturbations
électriques, en particulier aux EOS (Electrical OverStress) et aux EMI (ElectroMagnetic Interferences). Des démarches sont actuellement en cours pour
mettre en place, sur ce sujet et au sein du RMNT (Réseau de Micro- et NanoTechnologies), un groupe d’industriels regroupant des fabricants de semiconducteurs, des équipementiers et des laboratoires d’analyses.
• L’étude de structures élémentaires de protection est une bonne méthode pour
comprendre les mécanismes physiques associés aux décharges électrostatiques
mais elle doit être suivie par des mesures et des simulations de circuits plus
complexes en particulier pour la compréhension des mécanismes associés au
test CDM.
• L’identification des signatures et des mécanismes de défaillances liés aux
agressions électriques est aussi un projet fédérateur. Il s’agit pour les industriels d’élaborer une base de données et des règles de prévention limitant les
agressions. La validation des signatures devrait alors être effectuée par reproduction de la défaillance sur des véhicules de tests.
• En simulation physique, des travaux restent nécessaires pour mieux calibrer les
résultats par rapport aux mesures physiques. Ils passent par l’extension des
domaines de validité des modèles, la meilleure prise en compte des conditions
aux limites, l’utilisation des équations de l’hydrodynamique et la simulation
d’une troisième dimension. Enfin, l’extraction des paramètres devrait permettre
de développer des modèles de composants, de leurs boîtiers et des cartes sur
lesquelles ils seront reportés pour évaluer la robustesse du composant jusqu’à
la carte électronique complète.
%LEOLRJUDSKLH
%LEOLRJUDSKLH
[AEC98-a]
$872027,9( (/(&7521,&6 &281&,/
Human Body
Model Electrostatic Discharge test. AEC-Q100-002-REV-C,
1998, 12 p.
[AEC98-b]
Machine
Model Electrostatic Discharge test. AEC-Q100-003-REV-C,
1998, 11 p.
[AECT91]
$//,('
$872027,9(
(/(&7521,&6
(19,5210(17$/
&281&,/
&21',7,216
$1'
Electrostatic Discharge test procedures to determine the safety and suitability for service of
whole military systems. AECTP500-METHOD 527, 1991,
11 p.
7(67 38%/,&$7,216
[AHAR75]
Bipolar junction transistor characteristics in
the avalanche mode in common emitter configuration. Microelectronics, 1975, vol. 6, n°4, pp. 21-29.
[ALES02]
9 '¶$/(66$1'52 1 5,1$/',
[AMER91]
Characterisation and Modelling of Second Breakdown in NMOST’s
for the extraction of ESD-related process and design parameters. IEEE transactions on electron devices, 1991, vol. 38,
N°9, pp. 2161-2168.
[AMER94]
$ $0(5$6(.(5$ & '89985<
+ $+$521,
A critical review of
thermal models for electro-thermal simulation. Solid-State
Electronics, 2002, vol. 46, pp. 487-496.
$ $0(5$6(.(5$ / 522=(1'$$/ HW DO
The impact of technology scaling on ESD robustness and protection circuit design. Proceedings of the Symposium EOS/ESD, 1994, Las
Vegas, USA, pp. 237-245.
%LEOLRJUDSKLH
[AMER95]
$ $0(5$6(.(5$ & '89985<
[AMER97]
Failure mechanisms in
semiconductor devices. Chichester, England : John Wiley,
1997, 318 p. ISBN 0 471 95482 9.
[AMER99]
$ $0(5$6(.(5$ 9 *837$ HW DO
[AVER87]
/ $9(5<
[BARB86]
ESD in Silicon Integrated Circuits. Chichester, England : John Wiley, 1995,
209 p. ISBN 0 471 95481 0.
$
$0(5$6(.(5$
)
1$-0
Analysis of snapback behavior on the ESD capability of sub-0.20 µm NMOS.
37th Annual International Reliability Physics Symposium,
1999, San Diego, USA, pp. 159-166.
Charged Device Model testing: trying to duplicate reality. Proceedings of the Symposium EOS/ESD, 1987,
Orlando, USA, pp. 88-92.
* %$5%277,1 $ 9$3$,//( Instabilities in Silicon
Devices, Amsterdam, Netherlands : North-Holland, 1986, vol.
2, 803 p. ISBN 0 444 70016 1.
[BART00]
- %$57+ . 9(5+$(*( HW DO TLP calibration, correlation, standards and new techniques. Proceedings of the
Symposium EOS/ESD, 2000, Anaheim, USA, pp. 85-96.
[BEEB98]
6 %((%(
[BERT01]
* %(575$1' & '(/$*( HW DO Analysis and compact
modeling of a vertical grounded base NPN bipolar transistor
used as ESD protection in smart power technology. IEEE
journal of solid-state circuits, 2001, vol. 36, No. 9, pp. 13731381.
[BOCK98]
.
[BOSE01]
On High injection mechanisms in semiconductor devices under ESD conditions. Thèse de doctorat.
Netherlands : Universiteit of Twente, 2001, 178 p. ISBN 90
365 1554 8.
Characterisation, modelling and design of ESD
protection circuits. Thèse de doctorat. USA : Stanford University, 1998, 206 p.
ESD protection
methodology for deep sub-micron CMOS. Microelectronics
Reliability, 1998, vol 38, pp. 997-1007.
%2&.
*
*52(6(1(.(1
* %26(//,
HW
DO
%LEOLRJUDSKLH
[BUJ94]
& %8-
Etude fondamentale et prospective des protections
des circuits intégrés aux décharges électrostatiques. Thèse de
doctorat. Lyon : INSA de Lyon, 1994, 206 p.
[CHAI01]
0 &+$,1(
[CHAN00]
ULSI devices. New York : John
Wiley, 2000, 729 p. ISBN 0 471 24067 2.
[CROC84]
ESD sensitivity and latency effects of some HCMOS integrated circuits. Proceedings of the
Symposium EOS/ESD, Philadelphia, USA, 1984, pp. 196201.
[CROW01]
- &52:/(<
[DABR98]
Basic ESD and I/O Design.
Toronto, Canada : John Wiley, 1998, 305 p. ISBN 0 471
25359 6.
[DELA99-a]
Etude et conception de structures de protection
contre les décharges électrostatiques en technologie BICMOS
de puissance. Thèse de doctorat. Toulouse : LAAS, 1999,
116 p.
[DELA99-b]
& '(/$*( 1 12/+,(5 HW DO The Mirrored Lateral
SCR (MILSCR) as an ESD protection structure : design and
simulation using 2D device simulation. IEEE Journal of
Solid-State circuits, 1999, vol. 34, n°9, pp. 1283-1289.
[DEPR97]
)
[DOUR00]
Caractérisation de structures élémentaires
de protection ESD (0,18 µm) dédiées au Charged Device
Model (CDM). Crolles : STMicroelectronics, 2000, 126 p
(rapport interne confidentiel).
Tutorial V : Device testing, why two different
models ? in Tutorials of the Symposium EOS/ESD, 2001,
Portland, USA, 52 p.
&
&+$1*
6
6=(
5 &52&.(7 - 60,7+
Tutorial H : Electrostatic fundamentals in
Tutorials of the Symposium EOS/ESD, 2001, Portland, USA,
23 p.
6 '$%5$/ 7 0$/21(<
& '(/$*(
Caractérisation des
EOS/ESD sur les circuits intégrés : formes d'ondes et structures de protections. Suresnes : EADS, Service DCR/BE,
1997, 41 p (rapport interne confidentiel).
'(358*1(<
)
6 '2851(//(
/$11$8'
%LEOLRJUDSKLH
[DUFR99-a]
6 '8)5(11(
Transmission Line Method. Caen : Philips
Composants, 1999, 10 p (rapport interne confidentiel).
[DUFR99-b]
6
[DUVV01]
& '89985<
[EIAJ95]
Field induced Charged-Device
Model, test method for Electrostatic Discharge withstand
thresholds of microelectronic components. JESD22-C101,
1995, 7 p.
[EIAJ97-a]
Electrostatic Discharge (ESD),
Sensitivity Testing Human Body Model (HBM). EIA/JEDECA114A, 1997, 9 p.
[EIAJ97-b]
Electrostatic Discharge (ESD),
Sensitivity Testing Machine Model (MM). EIA/JEDECA115-A, 1997, 9 p.
[ESD98]
(6' $662&,$7,21
[ESD99-a]
(6' $662&,$7,21
[ESD99-b]
(6' $662&,$7,21
[FOUC98]
%
BIMOS 1.2D Process, GGNMOST &
LVTSCR simulations. Caen : Philips Composants, 1999, 30 p
(rapport interne confidentiel).
'8)5(11(
Tutorial B : ESD on-chip protection in advanced CMOS technologies in Tutorials of the Symposium
EOS/ESD, 2001, Portland, USA, 117 p.
(,$-('(& 67$1'$5'
(,$-('(& 67$1'$5'
(,$-('(& 67$1'$5'
Association Standard test Method
for Electrostatic Discharge Sensitivity Testing –Human Body
Model (HBM)– Component level. ESD STM5.1-1998, 1998,
13 p.
Association Standard test Method
for Electrostatic Discharge Sensitivity Testing -Machine
Model (MM)- Component level. ESD STM5.2-1999, 1999,
11 p.
Association Standard test Method
for Electrostatic Discharge Sensitivity Testing –Charged Device Model (CDM)- Component level. STM5.3.1-1999, 1999,
12 p.
Aspect critique des technologies submicroniques. Suresnes : EADS, Service DCR/BE, 1998, 31 p
(rapport interne confidentiel).
)28&+(5
%LEOLRJUDSKLH
[GALY98-a]
Démonstrateur pour la simulation
tridimensionnelle d’un NMOS sous contrainte de décharges
électrostatiques. Paris : Pôle Universitaire Léonard de Vinci,
département Génie Informatique, 1998, 11 p (rapport interne
confidentiel).
[GALY98-b]
3 *$/< 9 %(5/$1'
[GALY99]
3 *$/< 9 %(5/$1'
[GALY99-b]
3 *$/< 9 %(5/$1'
[GALY00]
Etude et caractérisations statiques
et dynamiques de transistors MOS submicroniques et de leur
comportement ESD. Paris : Pôle Universitaire Léonard de
Vinci, département Génie Informatique, 2000, 47 p (rapport
interne confidentiel).
[GALY02]
3 *$/< 9 %(5/$1' HW DO
[GASN88]
3 *$61,(5
[GASN89]
3 *$61,(5,
3 *$/< 9 %(5/$1'
Etude de l’influence des modèles
de mobilité des équations de transport sur la simulation tridimensionnelle d’un NMOS sous contrainte de décharges électrostatiques. Paris : Pôle Universitaire Léonard de Vinci, département Génie Informatique, 1998, 22 p (rapport interne
confidentiel).
Physique Utile à la Compréhension de l’Electronique - Description des monocristaux parfaits. Paris : Ellipse Edition, 1999, 93 p.
Etude d’une structure GGNMOS
sous contrainte de décharges électrostatiques, validation
d’une méthode et d’un outil de simulation, Davinci. Paris :
Pôle Universitaire Léonard de Vinci, département Génie Informatique, 1999, 40 p (rapport interne confidentiel).
3 *$/< 9 %(5/$1'
Comparison between micronic and submicronic GGNMOST protection cells under
ESD for applications in the new technologies. ESILV research report. Paris : Pôle Universitaire Léonard de Vinci,
département Génie Informatique, 2002, 9 p. ISSN 1283-0623.
Sensibilité des composants électroniques aux
décharges électrostatiques, étude préparatoire des spécifications et des méthodes de test. Suresnes : EADS, Service
DCR/BE, 1988, 19 p (rapport interne confidentiel).
Sensibilité des composants électroniques aux
décharges électrostatiques, évaluation du testeur ETS-910 sur
des circuits en technologie VMOS, CMOS et HCMOS.
%LEOLRJUDSKLH
Suresnes : EADS, Service DCR/BE, 1989, 18 p (rapport interne confidentiel).
[GIES96]
+ *,(6(5 0 +$816&+,/'
[GOSS97]
Dangerous parasitics of
Socketed CDM ESD testers. Microelectronics and Reliability,
1997, vol. 37, n°10-11, pp.1465-1468.
[GROV71]
$ *529(
[GUIL99]
Etude de la protection des circuits intégrés aux décharges électrostatiques. Suresnes : EADS, Service DCR/BE, 1999, 29 p (rapport interne confidentiel).
[GUIL00]
$ *8,/+$80(
[GUIL01-a]
Human Body Model test of a Low Voltage Threshold SCR device : Simulation
and Comparison with the Transmission Line Pulse test. Proceedings of the Symposium EOS/ESD, 2001, Portland, USA,
pp. 110-119.
[GUIL01-b]
$ *8,/+$80( -3 &+$17( HW DO
[GUIL02]
$ *8,/+$80( 3 *$/< HW DO
[HENR00]
The importance of standardising CDM ESD test head parameters to obtain data correlation. Proceedings of the Symposium EOS/ESD, Orlando,
USA, 2000, pp. 72-83.
Very-Fast Transmission
Line Pulsing of integrated structures and the Charged Device
model. Proceedings of the Symposium EOS/ESD, Orlando,
USA, 1996, pp. 85-94.
+ *2661(5 7 %52'%(&.
Physique et technologie des dispositifs à semiconducteur. Paris : Dunod, 1971, 378 p.
$ *8,/+$80(
Test HBM : Modélisation et réflexion sur
une éventuelle corrélation avec le test TLP. Suresnes : EADS,
Service DCR/BE, 2000, 26 p (rapport interne confidentiel).
$ *8,/+$80( -3 &+$17( HW DO
Simulation and experimental comparison of GGNMOS and LVTSCR protection
cells under ESD”. Microelectronics Reliability, 2001, vol. 41,
pp. 1433-1437.
Human Body Model
test of a Low Voltage Triggering SCR device : Simulation
and Comparison with the Transmission Line Pulse test”.
Journal of Electrostatics, 2002, accepté pour publication.
/ +(15< 0 .(//< HW DO
%LEOLRJUDSKLH
[HENR01-a]
/ +(15<
Tutorial V : TLP ESD testing of Ics in Tutorials
of the Symposium EOS/ESD, 2001, Portland, USA, 52 p.
[HENR01-b]
/ +(15< 0 .(//< HW DO
[ISE95]
,6(
Issues concerning Charged
Device Model ESD verification modules - the need to move
to alumina. Microelectronics Reliability, 2001, vol. 41,
pp. 407-415.
,QWHJUDWHG
6\VWHPV
(QJLQHHULQJ
$*
ISE
TCAD Manuals, Release 6.0, 5 vol. 1995, Zürich, Suisse.
[ISHI97]
+ ,6+,=8.$ . 2.8<$0$ HW DO
[KELL95]
0 .(//< 7 ',(3 HW DO
[KHUR85]
Transmission line pulsing
techniques for circuit modelling of ESD phenomena. Proceedings of the Symposium EOS/ESD, Minneapolis, USA,
1985, pp. 49-54.
[LAAS02]
/$$6 Call for paper of the first EOS/ESD/EMI Workshop.
Conférence à Toulouse le 13 novembre 2002. [en ligne], disponible sur : http://www.laas.fr, (consulté le 20.07.2002).
[LEE99]
- /(( * &52)7 HW DO
[LEES01]
' /((621
[LITZ00]
0 /,7=(1%(5*(5 . (60$5. HW DO
A study of ESD
protection devices for input pins. Proceedings of the Symposium EOS/ESD, Santa Clara, USA, 1997, pp. 255-262.
A comparison of Electrostatic
Discharge models and failure Signatures for CMOS Integrated Circuit devices. Proceedings of the Symposium
EOS/ESD, Phoenix, USA, 1995, pp. 175-185.
1 .+85$1$ 7 0$/21(<
Modelling and measurement approaches for electrostatic discharge in semiconductor devices
and ICs : an overview. Microelectronics Reliability, 1999,
vol. 39, pp.579-593.
Tutorial E : Pratical application of ANSI/ESD
S20.20 in Tutorials of the Symposium EOS/ESD, 2001,
Portland, USA, 37 p.
Study of triggering inhomogeneities in GGNMOS ESD protection devices
via thermal mapping using backside laser interferometry. Microelectronics Reliability, 2000, vol. 40, pp.1359-1364.
%LEOLRJUDSKLH
[MASS93]
Semiconductor device modelling with SPICE. New York, USA : Mc Graw-Hill,
479 p. ISBN 0 07 002469 3.
[MATH93]
Physique des semiconducteurs et des composants électroniques. Paris : Masson, 1996, 580 p. ISBN 2 225
85124 7.
[MENE01]
Electrostatic Discharge and Electrical Overstress on GaN/InGaN light emitting diodes. Proceedings of the Symposium EOS/ESD, Portland, USA, 2001, pp. 249-254.
[MERG99-a]
0 0(5*(16 : :,/.(1,1* HW DO Analysis and
compact modelling of lateral DMOS power devices under
ESD stress conditions. Proceedings of the Symposium
EOS/ESD, Orlando, USA, 1999, pp. 1-10.
[MERG99-b]
Modular approach of a high current MOS compact model for circuitlevel ESD simulation including transient gate coupling behavior. Proceedings of the 37th Annual International Reliability Physics Symposium, San Diego, USA, 1999, pp. 167-178.
[MERG00]
0 0(5*(16 : :,/.(1,1* HW DO
[MERG01]
0 0(5*(16 On-chip ESD protection in Integrated Circuits : Device Physics, Modelling, Circuit simulation. Thèse
de doctorat. Aachen, Allemagne : Technische Universität
Munchen., 2001, 177 p.
[MONT01]
- 02172<$
[MUNI97]
&
* 0$662%5,2 3 $172*1(77,
+ 0$7+,(8
* 0(1(*+(662 $ &+,1, HW DO
0
0(5*(16
:
:,/.(1,1*
HW
DO
ESD-level circuit
simulation – Impact of gate RC-delay on HBM and CDM behaviour. Proceedings of the Symposium EOS/ESD, Anaheim,
USA, 2000, pp. 446-455.
Tutorial U : Electrostatic charge control in
cleanrooms in Tutorials of the Symposium EOS/ESD, 2001,
Portland, USA, 26 p.
081,(5,
Dégradations des composants électroniques
dues aux EOS/ESD, mécanismes de défaillances et caractérisations. Suresnes : EADS, Service DCR/BE, 1997, 13 p (rapport interne confidentiel).
%LEOLRJUDSKLH
[NIKO95]
Optimisation des performances ESD des
circuits intégrés CMOS submicroniques. Thèse de doctorat.
Grenoble : INPG, 1995, 117 p.
[NOTE96]
* 127(50$16 ) .83(5 HW DO
[NOTE97]
* 127(50$16 On the use of N well resistors for uniform
triggering of ESD protection elements. Proceedings of the
Symposium EOS/ESD, 1997, Santa Clara, USA, pp. 221-229.
[NOTE98-a]
* 127(50$16 3'( -21* HW DO Pitfalls when correlating TLP, HBM and MM testing. Proceedings of the
Symposium EOS/ESD, 1998, Reno, USA, pp. 170-176.
[NOTE98-b]
* 127(50$16 $ +(5,1*$ HW DO The effect of silicide on ESD performance. 37th Annual International reliability Physics Symposium, 1998, San Diego, USA, pp. 154-158.
[OLN96]
$ 2/1(< A combined Socketed and non-Socketed CDM
test approach for eliminating real-world CDM failures. Proceedings of the Symposium EOS/ESD, 1996, Orlando, USA,
pp. 62-75.
[ORYX01]
25<; ,167580(176 &25325$7,21
[PIER01]
' 3,(5&( Tutorial G : Electrostatic Discharge (ESD) failure mechanisms in Tutorials of the Symposium EOS/ESD,
2001, Portland, USA, 81 p.
[POGA01]
' 32*$1< & )85%2&. HW DO Study of trigger instabilities in smart power technology ESD protection devices
using a laser interferometric thermal mapping technique. Proceedings of the Symposium EOS/ESD, 2001, Portland, USA,
pp. 216-227.
[POLG92]
7 32/*5((1
7 1,.2/$,',6
Using an SCR as
ESD protection without latch-up danger. Nijmegen, Netherlands : Philips Composants, 1996, 12 p (rapport interne confidentiel).
ORION CDM
test system, Operations manual. 2001, Fremont, USA, 39 p.
Improving the ESD failure threshold of silicided NMOS output transistors by ensuring uniform current
flow. IEEE transactions on electron devices, 1992, vol. 39,
N°2, pp. 379-388.
%LEOLRJUDSKLH
[RAMA96]
Circuit-level simulationof
CDM-ESD and EOS in submicron MOS devices. Proceedings
of the Symposium EOS/ESD, 1996, Orlando, USA, pp. 316321.
[RENN89]
5 5(11,1*(5 A Field-Induced Charged Device Model
simulator. Proceedings of the Symposium EOS/ESD, 1989,
New Orleans, USA, pp. 59-71.
[RICH00]
& 5,&+,(5 3 6$/20( HW DO Investigation on different ESD protection strategies devoted to 3,3 V RF applications (2 GHz) in a 0,18 µm CMOS process. Proceedings of
the Symposium EOS/ESD, 2000, Anaheim, USA, pp. 251259.
[RUSS98]
&
[RUSS01]
GGSCRs : GGNMOS
Triggered Silicon Rectifiers for ESD protection in deep submicron CMOS processes. Proceedings of the Symposium
EOS/ESD, 2001, Portland, USA, pp. 22-31.
[SALO97]
3 6$/20( & /(528; HW DO Study of a 3D phenomenon during ESD stresses in deep submicron CMOS technologies using photon emission tool. IEEE IRPS Proceedings 35 th ,
1997, USA, pp.325-332.
[SALO98]
Etude des décharges électrostatiques dans les
circuits MOS submicroniques et optimisation de leurs protections. Thèse de doctorat. Lyon : INSA de Lyon, 1998, 244 p.
[SALO99]
3 6$/20( & 5,&+,(5 HW DO
[SEMA98]
6(0$7(&+
6 5$0$6:$0< ( /, HW DO
Non-uniform triggering of
GGNMOST investigated by combined Emission Microscopy
and Transmission Line Pulsing. Proceedings of the Symposium EOS/ESD, 1998, Reno, USA, pp. 177-187.
5866
.
%2&.
HW
DO
& 5866 0 0(5*(16 HW DO
3 6$/20(
Extended SPICE-like
model accounting for layout effects on snapback phenomenon
during ED events. Mircoelectronics Reliability, 1999, vol 39,
pp. 833-838.
Test structures for benchmarking the Electrostatic Discharge (ESD), Robustness of CMOS technologies.
[en ligne], disponible sur : http://www.sematech.org (consulté
le 06.02.2002).
%LEOLRJUDSKLH
[SILV02]
Logiciels de simulation TCAD. 2002, différents
outils. [en ligne], disponible sur : http://www.silvaco.com
(consulté le 06.02.2002).
[STAD97]
: 67$'/(5 ; *8**(1026 HW DO
[STAN89]
5 67$1'/(5 Protection of electronic circuits from overvoltages. New York, USA : John Wiley, 1989, 434 p. ISBN 0
471 61121 2.
[STRI95]
$ 675,&.(5 ' */225 HW DO Layout optimization of
an ESD-protection n-MOSFET by simulation and measurement. Proceedings of the Symposium EOS/ESD, 1995, Phoenix, USA, pp. 205-211.
[STRI01]
$ 675,&.(5
[SUZU98]
.
[SZE81]
Physics of Semiconductor Devices. New York,
USA : John Wiley, 1981, 868 p. ISBN 0 471 05661 8.
[SZE83]
6 0 6=(
[TAILL91]
) 7$,//(7 Etude des protections contre les décharges
électrostatiques sur les technologies MOS. Thèse de doctorat.
Lyon : INSA Lyon, 1991, 226 p.
[TAIN89]
- 7$,1( -3 3(7,7 Transferts thermiques - Mécaniques des fluides anisothermes. Paris : Dunod Université,
1989, 389 p.
[TANA89]
0 7$1$.$ + .21,6+, HW DO A new Electrostatic
Discharge test method. Proceedings of the ISTFA, 1989,
USA, pp. 177-182.
6,/9$&2
Does the ESDfailure current obtained by Transmission Line Pulsing always
correlate to Human Body Model tests ? Proceedings of the
Symposium EOS/ESD, 1997, Santa Clara, USA, pp. 366-371.
Technology computer aided design of ESD
protection devices. Thèse de doctorat. Aachen, Allemagne :
Technische Universität Munchen., 2001, 154 p.
A new CDM test
method and protective circuits against the excessive mobile
charge. Semiconductor Science Technologies, 1998, vol. 13,
pp. 1065-1070.
68=8.,
7
085$12,
HW
DO
6 0 6=(
VLSI technology. New York, USA : McGrawHill, 1983, 654 p. ISBN 0 07 062686 3.
%LEOLRJUDSKLH
[TANA92]
0 7$1$.$ 0 6$.,0272 HW DO
An advanced ESD
test method for Charged Device Model. Proceedings of the
Symposium EOS/ESD, 1992, Dallas, USA, pp. 76-87.
[URBI87]
Les circuits à très grande intégration : comment localiser les défauts provoqués par les décharges électrostatiques. RGE, 1987, n°2, pp. 29-33.
[VERH01]
Tutorial N : CDM ESD protection design
and test in Tutorials of the Symposium EOS/ESD, 2001,
Portland, USA, 61 p.
[VINS98]
- 9,1621 - /,28
[VOLD93]
6 92/'0$1 9 *5266
[VOLD94]
6
[VOLD96]
CMOS-on-SOI ESD
protection networks. Proceedings of the Symposium
EOS/ESD, 1996, Orlando, USA, pp. 291-301.
[VOLD99]
The state-of-the-art of ESD protection:
physics, circuits, design, simulation and scaling. IEEE journal
of solid-state circuits, 1999, vol. 34, N° 9, pp1272-1282.
[VOLD01]
6 92/'0$1 : $1'(56(1 HW DO
[WALR01]
- :$/5$9(1 - 62'(1 HW DO
$ 85%,(7$ $ )(1(&+
. 9(5+$(*(
Electrostatic discharge in semiconductor devices: an overview. Proceedings of the IEEE, 1998,
vol. 86, n°2, pp. 397-418.
Optimisation and design considerations of electrostatic discharge protection circuits in
CMOS technology. Proceedings of the Symposium EOS/ESD,
1993, Orlando, USA, pp. 251-261.
92/'0$1 6 )85.$< HW DO Three-dimensional
transient electrothermal simulation of Electrostatic discharge
protection circuits. Proceedings of the Symposium EOS/ESD,
Las Vegas, USA, 1994, pp. 246-256.
6 92/'0$1 5 6&+8/= HW DO
6
92/'0$1
A strategy for
characterisation and evaluation of ESD robustness of CMOS
semiconductor technologies. Microelectronics and Reliability
2001, vol. 41, pp. 335-348.
Human Body Model,
Machine Model, and Charged Device Model ESD testing of
surface micromachined microelectromechanical systems
(MEMS). Proceedings of the Symposium EOS/ESD, 2001,
Portland, USA, pp. 238-248.
%LEOLRJUDSKLH
[WILK97]
ESPRIT Project
ESDEM (ESD Protection Design Methodology). 5th ESDForum, Berlin, Germany, 1997, 7 p.
[WOLF98]
Bipolar model extension for
MOS transistors considering gate coupling effects in the
HBM ESD domain. Proceedings of the Symposium
EOS/ESD, 1998, Reno, USA, pp. 271-280.
: :,/.(1,1* 5 67$1*/ HW DO
+ :2/) + *,(6(5 HW DO
Evaluation de la robustesse de circuits intégrés vis-à-vis des décharges
électrostatiques
Résumé
L’objectif de ce mémoire est de déterminer des critères de sélection de composants robustes visà-vis des décharges électrostatiques (ESD). Les tests industriels (HBM, MM) ne rendent pas
compte du comportement dynamique des composants et les utilisateurs de composants sont
perplexes face à la diversité des tests (TLP, CDM…).
Une approche méthodique, alliant mesures et simulations physiques, est donc présentée et
validée. Elle s’applique à des structures de protection ESD (transistor GGNMOS, thyristor SCR,
dispositif LVTSCR) microniques et submicroniques. Elle explicite le mode de fonctionnement
physique des dispositifs et elle renseigne sur l’impact des évolutions technologiques sur la
robustesse ESD.
Les travaux se terminent par des recommandations destinées aux utilisateurs de composants et relatives au
choix de composants fiables vis-à-vis des décharges électrostatiques. Les tests ESD les plus utiles sont
également définis.
Mots clés: décharges électrostatiques, ESD, protection, circuits intégrés, simulation physique,
GGNMOS, LVTSCR, TLP
Assessment of the robustness of integrated circuits against electrostatic
discharges
Abstract
The aim of this dissertation is to define criteria to select proper devices to withstand ElectroStatic
Discharges (ESD). The industrial tests (HBM, MM) do not take into account the dynamic
behaviour of devices and the users of electronic components are puzzled by the variety of new
ESD tests (TLP, CDM…).
A methodical approach, allying experimental characterisations and physical simulations, was thus
presented and validated. It was applied to elementary structures of ESD protection (GGNMOS,
SCR, LVTSCR) built either with the same technology or with different technologies (micronic
and submicronic).
We were then able to compare the current-voltage characteristics and the physical behaviour of
those devices. This work gives data on the impact of the process evolutions on the ESD
ruggedness and on the most useful ESD tests. It also helps to define pieces of advice dedicated to
users of components and related to the choice of highly protected devices.
Key words: electrostatic discharges, ESD, protection, integrated circuits, device simulation
GGNMOS, LVTSCR, TLP