(JNRDM) 2001

Auto-Polarisation de la Grille Arrière pour Auto-Calibration de Cellules
Analogiques et Mixtes en Technologie UTBB FDSOI
Zhaopeng Wei, Yves Leduc, Gilles Jacquemod*
Laboratoire EpOC, URE UNS 006
930, Route des colles
06410 Biot, France
E-mail : [e-mail]
Résumé
Certains chercheurs ont prédit la fin de la loi Moore.
L'une des raisons est que le transistor MOS de type ‘bulk’
atteint sa limite physique. Dans la course à la
miniaturisation des circuits électroniques intégrés,
plusieurs technologies sont en compétition. Il semble
maintenant acquis que les technologies FDSOI sont mieux
adaptées aux tailles nanométriques, car elles peuvent
limiter les problèmes dus aux variations aléatoires des
dopages utilisés dans les transistors classiques de type
‘bulk’.
Dans cet article, nous proposons une nouvelle
structure en technologie UTBB FDSOI pour réaliser des
inverseurs CMOS. Le contrôle de la grille arrière permet
une symétrisation simple et efficace des signaux
complémentaires de sortie. Dans un premier temps, nous
avons conçu des simulations statiques et dynamiques afin
de valider notre approche. Et puis nous avons réalisé un
oscillateur en anneau rapide et performant délivrant des
horloges de qualité en quadrature et symétriques dont la
fréquence d’oscillation est de 7.3 GHz. Enfin, nous avons
étudié la gigue de l'anneau oscillateur et proposé quelques
explications.
1. Introduction
Selon la loi de Moore[1], la densité d’intégration des
transistors double tous les 18 à 24 mois et de nouveaux
défis sont rencontrés avec cette course à la miniaturisation.
Parmi ces barrières, l’intégrité du transistor face aux effets
parasites a poussé les industries du semi-conducteur à
changer les architectures des transistors. Cette révolution
dans le monde de la micro-électronique voit sur la scène
internationale une compétition entre deux modèles de
transistors sur isolant bien distincts : le FinFET et le UTBB
FDSOI.
Le UTBB FDSOI (‘Ultra-Thin Body and Buried oxide
Fully Depleted Silicon On Insulator’), est une technologie
de processus de plan qui repose sur deux principales
innovations. Tout d'abord, une couche ultra-mince
d'isolant, l'oxyde enterré, est positionné au-dessus du
silicium de base. Ensuite, un film de silicium très mince
met en œuvre le canal du transistor. Ce transistor étant à
déplétion totale, son canal n’a pas besoin d’être dopé, ce
qui élimine les variations de performances liées aux
irrégularités de dopage[2].
Figure 1. Les transistors MOS classique et UTBB FDSOI
En technologie UTBB FDSOI, nous nous proposons
d'utiliser la grille arrière des transistors MOS (‘backgate’)
pour contrôler leur tension de seuil. Ce procédé est utilisé
également pour réduire les désappariements entre les
transistors pour améliorer les performances sans
augmenter la surface et la consommation du circuit. Cela
nous offre de nouvelles perspectives pour la conception de
circuits analogiques et mixtes en technologies avancées.
Figure 2. Variation de la tension de seuil en fonction
de la tension de grille arrière

Figure 3. Structure à triple caisson de la
technologie UTBB FDSOI
Nous utiliserons les transistors ‘nfettw’ et ‘lvtpfettw’ de
la librairie UTBB FDSOI 28 nm de STMicroelectronics.
Ils ont l'avantage de disposer d’une structure à trois
caissons (‘Triple-well’) (figure 3). Il permet d’utiliser
toute la plage de tension disponible de Vss à Vdd pour ce
contrôle. Nous pouvons donc ajuster la tension de grille
arrière sans court-circuit ou fuite. Les deux composants
que nous avons choisis ont la même structure de ‘triple-
well’, ce qui permet d’économiser de la surface.
2. Inverseur en logique complémentaire
Nous proposons une nouvelle structure pour réaliser
des inverseurs CMOS en logique complémentaire (figure
4) dont les niveaux d'entrée et de sortie sont parfaitement
compatibles avec la logique CMOS traditionnelle [3]. Le
contrôle de la grille arrière permet une symétrisation
simple et efficace des signaux complémentaires de sortie.
Figure 4. Inverseur complémentaire avec le contrôle de
grille arrière en technologie UTBB FDSOI
Voici le schéma de l’inverseur complémentaire en
modèle ‘petit signal’ à la figure 5. Ici le symbole 1
désigne la partie haut et 2 la partie basse. Pour simplifier,
Figure 5. Circuit équivalent en modèle ‘petit signal’
Nous pouvons observer que la sortie d’un inverseur
est commandée non seulement par ses grilles d’entrée
mais aussi par la sortie de l’autre inverseur par
l’intermédiaire des grilles arrières.
Nous pouvons écrire la fonction de transfert :
En comparant à la fonction de transfert d’inverseur
traditionnel :    , nous pouvons voir que ce
nouvel inverseur ajoute un paramètre  au
numérateur : si les paramètres  et  ont des valeurs
comparables, il est possible d’atteindre un gain
quasiment infini et donc de réaliser un inverseur ‘idéal’,
ce qui n’est pas possible avec un inverseur classique.
2.1. Test statique
Voici un résultat de simulation statique de deux
sorties d’inverseur complémentaire à la figure 6. Pour
obtenir la meilleure symétrie, il est important de choisir
des tailles de transistors NMOS et PMOS qui fournissent
des courants de sortie et des capacités d’entrée
identiques. Nous pouvons voir que les signaux de sortie
sont alors parfaitement symétriques et se croisent à
Vdd/2.
Figure 6. Les deux sorties de l’inverseur complémentaire
Voici un résultat de simulation statique à la figure 7
pour montrer la fonction de transfert dans le cas où le
gain est presque infini car  et  sont quasiment
identiques.
Figure 7. DC fonction de transfert d'un inverseur
complémentaire (‘single-ended output’)
La courbe rouge correspond à une des deux sorties de
l’inverseur complémentaire. Dans cette simulation, nous
utilisons les tailles suivantes :
 , et   , 
de façon à symétriser les courant de sortie et de
capacité d’entrée des transistors NMOS et PMOS.
Nous obtenons par simulation les résultats suivants :
Tableau 1. Paramètres obtenus à partir de la simulation

En utilisant les paramètres de ce tableau, nous
pouvons calculer le gain théorique :
Et le gain mesuré dans le schéma de simulation
statique est de -48.5, ce qui valide le modèle ‘petit
signal’.
Nous pouvons augmenter le gain en jouant sur les
tailles. Voici deux exemples :
Tableau 2. Gains différent par rapport à la taille de
transistors
Dans la pratique, si la valeur de     est
négative, l’inverseur complémentaire devient un latch,
ce qui modifie la courbe d’entrée-sortie, mais n’affecte
pas le fonctionnement.
Figure 8. Un latch apparaît quand  est négative
2.2. Test dynamique
Grâce au contrôle de grille arrière, nous proposons
cette logique complémentaire dont la sortie la plus rapide
peut accélérer la plus lente, et la sortie plus lente peut
décélérer la plus rapide.
Notre première application est un oscillateur en
anneau. Nous proposons de le réaliser en logique
complémentaire pour utiliser les avantages de la
symétrisation apportée par cette structure. Nous
attendons donc que nos prochaines simulations montrent
une diminution de jitter et une meilleure régularité des
sorties et donc des signaux de ‘meilleure qualité’.
Dans le test dynamique, nous utilisons le schéma
suivant à la figure 9 pour démontrer la symétrisation de
l’oscillateur en anneau obtenue par les inverseurs
complémentaires.
Figure 9. Topologie pour valider la symétrisation
d’inverseur complémentaire
Dans cette simulation, nous introduisons
volontairement un délai entre les 2 signaux d’entrée du
premier inverseur complémentaire (INV1) grâce à 2
oscillateurs en anneau RO1 et RO2 légèrement décalés.
Nous mesurons le délai d’entrée (Δtin) et délai de la
sortie (Δtout). Si   , les simulations montrent
que l’inverseur réduit le délai d’entrée. A partir de
différents délais, nous traçons Δtout en fonction de Δtin à
la figure 10:
Figure 10. Le délai de la sortie par rapport le délai
d’entrée
Dans la figure, nous obtenons par ajustement de
courbe que le délai est atténué d’une dizaine de % :
   dans la partie linéaire de la courbe où le
délai d’entrée est inférieur à 30ps.
L’oscillateur en anneau opérant à 7.3GHz, les
inverseurs complémentaires corrigeront les signaux
d’entrées linéairement dans le cas où l’erreur est inférieure
à 22% (   ).
3. Oscillateur en anneau
En offrant la possibilité de générer et d’utiliser des
signaux complémentaires symétriques, ce nouvel
inverseur est le candidat idéal pour construire des
oscillateurs en anneau délivrant des horloges de qualité en
parfaite quadrature.
Voici la structure de l’oscillateur en anneau à la base
d’inverseurs complémentaires (figure 11).
Figure 11. Topologie d’oscillateur en anneau
L’oscillateur en anneau que nous proposons est
composé par quatre cellules d’inverseur complémentaire.
En un cycle, l’oscillateur réduira l’erreur de 43% (
), donc grâce au contrôle de la grille arrière, nous
pouvons concevoir un oscillateur en anneau qui produira
des signaux plus stables, symétriques avec moins de
jitter.
Nous sommes intéressés par des sorties en quadrature,
donc par les phases 0°, 90°, 180°, 270°. Le résultat de
simulation est présenté à la figure 12.

Figure 12. Résultats de la simulation transitoire d'un oscillateur en anneau
Pour la configuration, nous utilisons toujours la même
taille :
 , et   , 
La période mesurée est d'environ T = 140 ps qui
correspond à une oscillation de fréquence de 7.3 GHz.
Nous pouvons voir que les signaux de la sortie sont
parfaitement symétriques. Cette parfaite symétrie des
signaux est très utile car elle peut rendre la boucle à
verrouillage de phase (PLL) plus stable et simplifie aussi
grandement la construction de générateurs d'horloge
nécessaires aux modules numériques et analogiques [4].
La consommation de cet oscillateur est de 5.06 mW,
soit 1.27 mW par inverseur complémentaire. Cette
consommation est justifiée par la grande taille des
transistors afin de minimiser le bruit de phase. En
simulation SPICE à la figure 13 et 14, l'oscillateur en
anneau montre une très faible gigue : sa valeur RMS est
de 71 fs.
Figure 13. Simulation transitoire - diagramme de l’œil
Figure 14. Simulation transitoire - histogramme
4. Conclusion
Dans cet article, nous proposons une nouvelle
topologie complémentaire en technologie UTBB FDSOI
pour réaliser les inverseurs CMOS d’un oscillateur en
anneaux. Nous avons évalué et validé notre approche en
simulations SPICE statiques et dynamiques. Ce concept
pourra être utilisé pour réaliser des cellules numériques
complémentaires qui respecteront la symétrie obtenue par
l’oscillateur en anneau.
L’inverseur complémentaire et la logique
complémentaire avec le contrôle de la grille arrière sont
vraiment la base de notre travail. L’étude se poursuivra par
l’optimisation d'un VCO utilisant ce concept, puis notre
travail se portera sur la réalisation d’une boucle à
verrouillage de phase (PLL) rapide et performante où la
logique complémentaire apportera de solides solutions.
Références
[1] G. Moore, “Cramming more components onto integrated
circuits”, Electronics Magazine, Electronics, April 19,
1965, pp. 114–117.
[2] P. Flatresse and R. Wilson, “SOC Variability Reduction:
The UTBB FD-SOI Way”, VARI, Darmstadt, 2013.
[3] G. Jacquemod, E. de Foucauld, Y. Leduc, F. Hameau, Z.
Wei, J. Modad & P. Lorenzini, “VCRO design in 28 nm
FDSOI technology using fully complementary inverters”,
ICSS, Phuket, Thailland, 2015, pp. 63-64.
[4] A. Fonseca, E. de Foucauld, P. Lorenzini & G. Jacquemod,
“Low power 28nm FDSOI 2.45 GHz PLL”, Journal of
Low Power Electronics, vol. 10, n° 1, 2014, pp.149-162.