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No d’ordre : II2/13/04
2012 / 2013
PROJET DE FIN D’ETUDES
Présenté pour obtenir le titre de
INGENIEUR DE L’UNIVERSITE LIBANAISE – BRANCHE II
Spécialité : Génie Electrique
Option : Informatique Industrielle
Par :
Hiba RIZK
________________________________________________
Titre
Simulation bidimensionnelle des composants MOS de puissance
Sous la direction de :
Prof. Bilal BEYDOUN
Soutenue le 18 juillet 2013 devant le jury composé de :
M. Gilles BALLOUZ
M. Joseph BOU HARB
M. Bilal BEYDOUN
Mme. Rita MOBAYED
Président
Superviseur
Superviseur
Membre
Projet préparé au “Laboratoire de Physique Electronique”, Faculté des Sciences, Université
Libanaise, Hadath.
REMERCIEMENTS
Ce stage de master s’est déroulé au sein du «Laboratoire de Physique Electronique» à
la faculté des Sciences de l’Université Libanaise, Hadath.
Je remercie profondément mon encadrant de stage, Prof. Bilal Beydoun pour tous ses
efforts, son temps et ses directives conduisant à un travail fructueux.
Je remercie tous ceux qui m’ont supporté au cours de cette période par leurs
informations et connaissances ainsi que par leurs encouragements et leurs conseils.
i
RÉSUMÉ
Le but de ce stage est de simuler bidimensionnellement le transistor MOS de
puissance. Dans ce cadre, on va introduire la structure du VDMOS et traiter ses régimes
de fonctionnement, statique et dynamique. De même on va présenter le logiciel de
simulation bidimensionnelle SILVACO et sa procédure d’utilisation dans la simulation
des composants électroniques, en particulier le VDMOS. Ensuite, les résultats de
simulation obtenus seront discutés pour étudier l’effet de plusieurs paramètres physiques,
géométriques et technologiques sur le comportement du transistor.
Mots clés : électronique de puissance, VDMOS, simulation bidimensionnelle.
The purpose of this training is to simulate in two dimensions the power MOS
transistor. In this context, we will introduce the structure of VDMOS and treat its
operating modes, static and dynamic. Also we will present the two-dimensional simulator
software SILVACO and how to use it in the simulation of electronic components,
particularly the VDMOS. Then the simulation results are discussed to study the effect of
several physical, geometrical and technological parameters on the behavior of the
transistor.
Keywords: power electronics, VDMOS, two dimensional simulation.
ii
TABLE DES MATIERES
INTRODUCTION GENERALE .................................................................................................. 1
CHAPITRE I : LE VDMOS DE PUISSANCE ........................................................................... 5
I.1-Structure du transistor VDMOS ................................................................................................ 5
I.2-Fonctionnement du transistor VDMOS de puissance ................................................................ 6
I.2.1-Fonctionnement à l’état passant .......................................................................................... 7
I.2.1.1-La tension de seuil Vth ................................................................................................. 8
I.2.1.2-Le courant de drain ...................................................................................................... 8
I.2.1.3-Etude des différentes résistances à l’état passant du transistor VDMOS................... 10
I.2.2-Etude des performances du Transistor VDMOS en régime bloqué .................................. 15
I.2.2.1- Les différentes zones de claquage............................................................................. 15
I.2.2.2-La tension de claquage ............................................................................................... 16
I.3-Régime dynamique .................................................................................................................. 19
I.4-Conclusion ............................................................................................................................... 23
CHAPITRE II : SIMULATION BIDIMENSIONNELLE DU VDMOS................................ 24
II.1-Présentation du logiciel de simulation 2D .............................................................................. 24
II.2-Définition de la structure ........................................................................................................ 25
II.3-Définition des modèles et caractéristiques de matériau.......................................................... 27
II.4-Principe de fonctionnement du transistor VDMOS dans le simulateur physique .................. 28
II.4.1-L’équation de poisson : ................................................................................................... 28
II.4.2-Les équations de continuité des porteurs ......................................................................... 28
II.4.3-Les équations de continuité du courant (Le modèle de dérive-diffusion): ..................... 29
II.5-Méthode numérique ................................................................................................................ 29
II.6-Maillage .................................................................................................................................. 29
II.7- Modèle de mobilité ................................................................................................................ 30
II.8-Obtension des solutions .......................................................................................................... 33
II.9-Exploitation des résultats ........................................................................................................ 34
II.9.1-Affichage des résultats sur TonyPlot :............................................................................. 34
II.9.2-Extraction des paramètres: .............................................................................................. 36
iii
II.10-Conclusion ............................................................................................................................ 36
CHAPITRE III : RESULTATS DE LA SIMULATION ET DISCUSSION ................................ 37
III.1-Analyse de la tension de seuil ............................................................................................... 37
III.1.1- Effet de l’épaisseur de l’oxyde ...................................................................................... 37
III.1.2-Effet de la charge d’interface ......................................................................................... 39
III.1.3-Effet de la concentration du dopage en P ....................................................................... 39
III.1.4-Effet de la concentration du dopage en N+ ..................................................................... 40
III.2-Effet de la mobilité des électrons dans le canal sur les caractéristiques de sortie du VDMOS
....................................................................................................................................................... 41
III.2.1-Effet de charges d’interface ...............................................................................................
III.2.2-Effet de la vitesse de saturation ..........................................................................................
III.3-La tension de claquage .......................................................................................................... 43
III.4-Le temps de commutation ..................................................................................................... 46
III.4.1-L’effet de l’épaisseur de la couche d’oxyde de grille .................................................... 47
III.4.2-L’effet de la résistance Ron ............................................................................................. 49
III.5-Conclusion ............................................................................................................................ 53
iv
LISTES DES FIGURES
Figure 1: Structure du transistor VDMOS. ........................................................................ 2
Figure2 : Structure du transistor à tranchées ou UMOS. .................................................. 2
Figure I.1 : Vue en plan et coupe d’une structure VDMOS de puissance. ......................... 6
Figure I.2 : Localisation schématique des diverses zones traitées en régime de
conduction statique : zone active 1, zone d’accès 2 et zone de drift 3. ....................... 7
Figure I.3 : Localisation des trois composantes Rch, Ra, RJ, Rd et Rs de la résistance
Ron dans une cellule élémentaire d’un transistor VDMOS de puissance. ................ 10
Figure I.4 : Localisation des zones de claquage .............................................................. 15
Figure I.5:Répartition du champ électrique au claquage dans une diode P+NN+ :
(a) jonction plane en limitation de charge d’espace - (b) jonction plane infinie ...... 18
Figure I.6 : Localisation des capacités de la structure VDMOS. ..................................... 19
Figure I.7 : Modèle réparti pour la modélisation de la jonction PN-............................... 20
Figure I.8 : Localisation des composantes de la capacité grille-source. ......................... 21
Figure I.9 : Localisation de la capacité grille-drain Cgd.................................................. 22
Figure II.1 : Les différents logiciels de SILVACO utilisés ............................................... 24
Figure II.2 : La coupe bidimensionnelle de la structure VDMOS .................................... 27
Figure II.3 : Visualisation d’un maillage fin du transistor VDMOS ................................ 30
Figure II.4 : Présentation des informations bi dimensionnelles par Tonyplot ................. 34
Figure II.5 : Créations des découpes dans une structure ................................................. 35
Figure II.6 : Interface de TonyPlot pour l’affichage des courbes .................................... 35
Figure III.1 : Le courant de drain en fonction de la tension de grille pour une épaisseur
d’oxyde de 1.3μm ....................................................................................................... 38
Figure III.2 : La tension de seuil en fonction de l’épaisseur de l’oxyde .......................... 38
Figure III.3 : La tension de seuil en fonction de charges d’interface .............................. 39
Figure III.4 : La tension de seuil en fonction de la concentration du dopage en P ......... 40
Figure III.5 : La tension de seuil en fonction de la concentration du dopage de la source
en N+ .......................................................................................................................... 41
Figure III.6: Le courant de drain en fonction de la tension du drain pour différentes
concentrations de charges d’interface sous différentes tensions de grille. ............... 42
Figure III.7 : Le courant de drain en fonction de la tension du drain pour différentes
vitesses de saturation sous différentes tensions de grille. ......................................... 43
Figure III.8 :Le courant de drain en fonction de la tension de drain pour une épaisseur
de 90μm et une concentration 1.1015 cm-3 .............................................................. 44
Figure III.9: La tension de claquage en fonction de la concentration du dopage de la
couche d’épitaxie pour une épaisseur de 90 μm de cette couche. ............................. 44
Figure III.10: La tension de claquage en fonction de l’épaisseur de la couche d’épitaxie
pour une concentration du dopage de 1.1014 cm-3 pour cette couche. ...................... 45
v
Figure III.11: La variation de la tension de claquage en fonction du dopage de la couche
d’épitaxie pour différentes épaisseurs de cette couche. ............................................ 45
Figure III.12: Le schéma du circuit simulé. ..................................................................... 46
Figure III.13: La pulse générée par la source Vg. ........................................................... 47
Figure III.14: La variation de la tension du drain pour différentes épaisseurs d’oxyde. 48
Figure III.15: Les pertes de commutation dans le VDMOS selon l’épaisseur de l’oxyde.49
Figure III.16: La variation de la tension du drain pour différentes épaisseurs de la
couche d’épitaxie. ...................................................................................................... 50
Figure III.17: Les pertes de commutation dans le VDMOS selon l’épaisseur de la couche
d’épitaxie. .................................................................................................................. 51
Figure III.18 : La capacité grille-drain en fonction du dopage de la couche N- ............. 51
Figure III.19: La variation de la tension du drain pour différentes concentrations de
dopage de la couche d’épitaxie. ................................................................................ 52
Figure III.20: Les pertes de commutation dans le VDMOS selon la concentration du
dopage de la couche d’épitaxie. ................................................................................ 53
LISTES DES TABLEAUX
Tableau II.1 : Les paramètres technologiques et géométriques utilisées pour définir la
demi-cellule du VDMOS ............................................................................................ 26
Tableau III.1: Temps de montée en fonction de l’épaisseur d’oxyde. .............................. 48
Tableau III.2 : Temps de montée en fonction de l’épaisseur de la couche d’épitaxie. ..... 50
Tableau III.3 : Temps de montée en fonction de la concentration du dopage de la couche
d’épitaxie. .................................................................................................................. 52
vi
LISTE DES SYMBOLES
CDG
CDS
CDGD
CGS
Cox
Dn,p
E
E//
E⊥
E0
Capacité interélectrode drain-grille
Capacité interélectrode drain-source
Capacité de déplétion
Capacité interélectrode grille-source
Capacité d’oxyde par unité de surface
Constantes de diffusion des électrons et des trous
Champs électrique
Champs électrique longitudinal
Composante transverse du champs électrique
Valeur du champ critique longitudinal
Encrit
Paramètre du modèle Chynoweth
Gn,p
Taux de génération
H
Profondeur de la couche d’épitaxie
h2
Profondeur de la diffusion P
IDS
Courant drain-source
Jn,p
Densités de courant
L
Longueur du canal de conduction
LG
n,p
N
Na(max)
ND
q
Qss
r
RA
RCH
RD
RDSON
RJ ou RJFET
RN+
Rs ou Rsub
T
Tox
V
Vbp
Vch
Longueur de l’électrode de grille
Concentrations d’électrons et de trous
Densité totale d’impureté
Valeur maximale de dopage d’impuretés accéptrices
Dopage de la zone de drift
Charge élémentaire électrostatique
Charge d’oxyde ramenée à l’interface Si/SiO2
Distance intercellulaire
Résistance de la zone d’accès
Résistance du canal d’inversion
Résistance de la zone de drift
Résistance à l’état passant
Résistance entre les zones P de la région de drift
Résistance série de source
Résistance du substrat
Température
Epaisseur de l’oxyde
Potentiel électrostatique
Tension de claquage
Tension appliquée aux bornes du canal d’inversion
vii
VDS
VFB
VGS
V’GS
Vsat
VT , th
W
Wp
xj
Z
ξ
ϕs
ϕB
ϕF
ϕms
μ0
μacc
μb
μeff
μns
μn, μp
μph
μSR
μT
Ψ
αn,p
αn∞
ɛo
ɛsi
ρ
ρ0
Λ
Tension drain-source
Tension de bande plate « tension de flat-band »
Tension grille-source
Tension grille-source effective appliquée
Vitesse de saturation des porteurs
Tension de seuil
Largeur du canal de conduction
Epaisseur de la zone volumique du drift
Epaisseur de la couche inversée
Périmètre du canal
Différence, en potentiel, des pseudo-niveaux de fermi
Potentiel électrostatique à la surface du semiconducteur
Potentiel interne du substrat
Potentiel de Fermi
Différence des travaux de sortie entre le métal et le semi conducteur
Mobilité des électrons à champ faible
Mobilité de la surface des électrons dans une couche d’accumulation
Mobilité liée au mécanisme « Coulomb Scattering »
Mobilité effective des porteurs dans le canal
Mobilité surfacique des électrons
Mobilité des électrons et des trous
Composant limité par l’effet de dispersion à la surface
Composant limité par la rugosité de la surface
Mobilité des électrons dans une couche inversée
Potentiel traduisant les effets du champ électrique transversal
Coefficients d’ionisation des électrons et des trous
Paramètre du modèle Chynoweth
Permittivité du vide
Constante diélectrique du silicium
Densité locale de la charge
Résistivité de la région de drift
Potentiel de réduction de mobilité des porteurs dans la zone accumulée
lié à l’effet de champ transverse grille-drain
viii
INTRODUCTION GENERALE
Les composants de puissance sont utilisés pour contrôler et convertir l’énergie
électrique avec la moindre perte possible. Leur importance est primordiale dans
l’évolution de plusieurs domaines industriels et de vie quotidienne, tels que les moyens
de transport (automobiles, trains, métros, avions, bateaux,…), l’électroménager
(réfrigérateur, lave-linge, fer à repasser, mixeur,...), et les moyens de communication
(télévision, portable,…).
Vu les récents progrès technologiques et industriels, et vu le rôle de ces composants,
de nombreuses recherches ont été consacrées à leur développement surtout pour la
minimisation de leur taille et l’amélioration de leurs performances tout en essayant de
conserver ou même réduire leur coût.
La famille des transistors [1] (abréviation de ‘‘transfert de la résistance’’) occupe une
place primordiale dans ce cadre. Grâce à cette invention, le monde a pu connaître une
révolution électronique. En 1926, le premier transistor de jonction NPN a été présenté par
Dr Julius Lilienfield Edgar. En 1945, les Laboratoires Bell aux États-Unis ont commencé
la recherche sur les semi-conducteurs et les physiciens William Shockley, Walter Brattain
et John Barde ont réussi à créer la première pointe de contact en germanium d’un
transistor. En 1950, Shockley invente un nouveau dispositif appelé transistor à jonction
bipolaire. En1954, Texas Instruments démarre la production des transistors sur le silicium
(moins cher et plus facile à travailler que le germanium). En 1962, Steven Hofstein et
Frédéric Heiman, du laboratoire de recherche RCA, ont inventé une nouvelle famille de
dispositifs appelés transistors métal oxyde semi-conducteur à effet de champ (MOSFET).
Appréciés pour leur commande en tension, pénalisés par leur résistance à l’état
passant, sauvés par des technologies innovantes, recherchés pour leur bonne tenue en
fréquence, les MOSFET de puissance sont armés pour satisfaire des domaines
d’application en plein essor [2].
Depuis la fin des années 70, le transistor MOS de puissance, ou VDMOS (Vertical
Double Diffused Metal Oxide Semiconductor)(figure1), a pris place dans divers
domaines d’applications. Ce transistor est réalisé par le processus de double diffusion
MOS. Il est constitué de la mise en parallèle d’une multitude de cellules élémentaires
identiques comprenant chacune la source et la grille, localisées à la surface de la puce et
le drain, situé à l’arrière de la puce. À l’état passant, un canal d’inversion se forme
permettant le passage vertical du courant entre le drain et la source.
1
Figure 1: Structure du transistor VDMOS.
Or le souci de garantir un compromis acceptable entre la résistance à l’état passant et
la tension de claquage pose une limitation dans le cas du transistor considéré. D’autre
part, la résistance équivalente du transistor VDMOS ne se limite pas à la résistance du
canal, mais elle est la somme de plusieurs résistances en série dont celle de la région de
drift N- faiblement dopé. Cette dernière est à l’origine de la restriction imposée sur la
résistance à l’état passant du composant [3]. Pour remédier à ce problème, plusieurs
structures ont été proposées, parmi lesquelles le transistor MOS de puissance à tranchée,
ou UMOS (figure2). Le UMOS conserve la configuration verticale présente dans le
VDMOS, alors qu’il s’identifie de ce dernier par l’utilisation d’une tranchée en forme de
"U" enterrée sous la métallisation de la source dans la zone active de canal et remplie de
polysilicium jouant ainsi le rôle de l’électrode de grille.
Figure2 : Structure du transistor à tranchées ou UMOS.
2
Un autre composant de puissance, l’IGBT (Insulated Gate Bipolar Transistor),
apparaît en 1985, comme fruit du travail visant à combiner l’avantage des transistors
bipolaires, présentant une faible chute en tension à l’état passant et une bonne tenue en
tension à l’état bloqué, avec l’avantage des transistors MOS rapides et faciles à
commander sans demander une grande énergie. La structure de l’IGBT est semblable à
celle du transistor MOSFET de puissance ; la différence fondamentale est le
remplacement du substrat N+ par un substrat P+ qui injectera des trous (porteurs
minoritaires) dans la zone épitaxiée N-. Cette structure assure la réduction considérable
de la résistance de cette zone et permet l’obtention d’une faible chute de tension à l’état
passant [5, 6, 7].
L’idée de base de la simulation est de décrire un «modèle» qui émule le
comportement du composant dans toutes ses régions de fonctionnement. Deux catégories
principales de modèles coexistent : les «modèles physiques» et les modèles compacts
destinés à la simulation des circuits ou «modèles analytiques».
Les modèles physiques des dispositifs sont basés sur une définition rigoureuse des
paramètres géométriques, des profils de dopage, des équations de transport des porteurs
et des caractéristiques des matériaux utilisés. Ces modèles peuvent prédire les
caractéristiques électriques du composant, ainsi que les différents phénomènes liés au
transport des porteurs. L’intérêt de ces modèles est qu’ils fournissent une compréhension
détaillée de l’aspect physique du fonctionnement, et qu’ils ont une réelle capacité à
prédire les caractéristiques électriques des dispositifs futurs. Pour ces raisons, ils sont
largement employés, soit pour étudier la physique et la conception du dispositif, soit
comme moyen de validation des modèles analytiques par exemple. Donc, la simulation
présente beaucoup d’avantages:
- son aspect prédictif qui permet d'éviter l'expérimentation systématique longue et
coûteuse.
- les faibles investissements nécessaires car les simulations impliquent juste l'achat du
système de simulation, d’un formidable gain de temps, vu que d'une part la simulation sur
ordinateur est dans la grande majorité des cas plus rapide que les essais expérimentaux et
d'autre part permet une grande flexibilité de travail (possibilité de lancer des simulations
la nuit).
- l'accès de façon précise, à beaucoup de paramètres auxquels il serait difficile voire
impossible d'accéder par l'expérimentation.
Par contre, leur utilisation nécessite une grande puissance de calcul – associée à des
méthodes numériques performantes – en raison de la résolution complexe des équations
couplées de la physique des semi-conducteurs, dans un espace à 2 voire 3 dimensions. Ils
demandent de lourdes simulations temporelles qui entraînent des temps de calcul
importants, et sont donc inadaptés à la simulation des circuits intégrés.
3
Dans ce cadre, nous nous intéressons à la simulation bidimensionnelle du transistor
VDMOS, par utilisation du logiciel SILVACO. L’objectif principal de notre travail est de
pouvoir examiner l’effet des paramètres physiques, technologiques, et géométriques du
composant sur les caractéristiques électriques, et ceci afin de prédire des solutions qui
peuvent être utiles pour l’amélioration des performances du composant pour une
application spécifique.
Dans le premier chapitre, on va présenter la structure du transistor MOS de puissance,
les différentes couches de la structure ainsi que les électrodes constituantes. La démarche
technologique adoptée pour la réalisation du VDMOS sera développée. On décrira
quelques éléments de la physique de ce composant, en traitant les deux régimes statique
et dynamique.
Dans un deuxième chapitre, on va introduire le logiciel bidimensionnel SILVACO et
sa procédure d’utilisation pour la simulation des composants électroniques. Nous
évoquons les démarches de définition utilisées pour l’implantation du transistor VDMOS.
Le modèle physique et les différentes étapes de simulation adoptées pour atteindre une
bonne définition de la structure, en fonction de paramètres importants régissant son
fonctionnement, seront détaillés.
Le troisième chapitre est consacré aux différents résultats de simulation obtenus.
L’influence des paramètres physique, technologique et géométrique de la structure, sur
les caractéristiques du VDMOS de puissance, sera examinée et interprétée.
4
CHAPITRE I : LE VDMOS DE
PUISSANCE
Dans ce chapitre, on va présenter la structure du transistor MOS de puissance, les
différentes couches dopées ainsi que les électrodes constituantes. La démarche
technologique adoptée pour la réalisation du VDMOS sera développée. Par la suite, on va
rappeler la physique de ce composant, en traitant les deux régimes statique et dynamique,
tout en donnant une importance particulière à la tenue en tension.
I.1-Structure du transistor VDMOS
Le transistor VDMOS de puissance a une structure verticale [14] (figure I.1): le drain
est localisé sur la face arrière de la plaquette, la grille et la source sont sur la face
supérieure. Le courant y circule verticalement. Le principe de réalisation de ce transistor
est basée sur l’utilisation du processus de double diffusion de type P et N+ pour réaliser
les zones de canal et de source : sur une plaquette de silicium épitaxiée N- sur un substrat
N+, le processus technologique débute par la réalisation d’un oxyde mince, suivi d’une
couche de polysilicium qui constitue la grille. Après gravure de cette grille, une zone P de
canal auto-alignée est définie par implémentation ionique. Après une étape de masquage,
les zones N+ de source sont diffusées en utilisant aussi la grille comme bord de
masquage. Une zone P+, dite ‘‘body’’, est aussi réalisée – avant ou post double diffusion
du canal. Pour terminer, la structure est métallisée, les zones de contact sont gravées et
l’ensemble est passivé.
5
Figure I.1 : Vue en plan et coupe d’une structure VDMOS de puissance.
I.2-Fonctionnement du transistor VDMOS de puissance
Le transistor VDMOS de puissance présente deux états de fonctionnement : le
premier dit ‘‘passant’’ ou ‘‘de conduction’’ qui se caractérise par la formation du canal
d’inversion, et le deuxième dit ‘‘bloqué’’ et pour lequel le courant ne circule plus [31].
Pour faire passer le courant du côté drain au côté source, il est essentiel de former un
chemin conducteur qui s’étend entre la région source N+ et la région drift. Ceci peut être
établi par l’application d’une polarisation positive à la grille supérieure à la tension de
seuil du dispositif. Cette polarisation module la conductivité de la région du canal par un
champ électrique intense créé normalement à la surface semi-conductrice à travers la
couche d’oxyde. Ce champ électrique induit attire les électrons à la surface de la région
base P sous la grille. L’intensité de ce champ est suffisamment importante pour créer une
concentration d’électrons à la surface qui surmonte le dopage de la région de base. La
couche d’électrons formée à la surface correspond à un canal fournissant le chemin
conducteur entre la région drift N- et la source N+. L’application d’une tension positive
du côté drain crée un courant entre le drain et la source à travers la région drift N- et le
canal.
Notons que le courant traduit seulement le transport des porteurs majoritaires le long
d’un chemin résistif entre le canal et la région drift, et il est limité par la résistance du
VDMOS, somme des résistances des diverses régions.
6
Pour commuter le VDMOS de puissance de l’état passant à l’état bloqué, la tension
polarisant la grille doit être réduite à une valeur inférieure à la tension de seuil. Quand la
tension de grille chute, les électrons ne sont plus attirés à la surface impliquant ainsi la
disparition du canal.
I.2.1-Fonctionnement à l’état passant
Dans le transistor VDMOS à canal N, polarisé en direct, le fonctionnement est régi
par la contribution de trois zones (figure I.2) : la zone active du canal, la zone d’accès et
la zone de drift [26].
Figure I.2 : Localisation schématique des diverses zones traitées en régime de conduction statique :
zone active 1, zone d’accès 2 et zone de drift 3.
La zone active du canal assure la conduction du courant de drain. Ce canal
d’inversion est formé par les porteurs minoritaires (électrons) induits dans la zone P, sous
l’effet d’une polarisation positive appliquée entre la grille et la source du transistor. Les
caractéristiques physiques et technologiques de cette zone, telles que la longueur du
canal, la mobilité et le dopage de diffusion P, gèrent le niveau du courant de drain. Cette
zone présente la résistance du canal RCH, généralement négligeable devant la résistance à
l’état passant pour les composants de haute tenue en tension.
La zone d’accès se forme sous l’électrode de grille, dans la région du semiconducteur de type N- faiblement dopée fonctionnant en régime accumulé. Sa présence
est induite par la polarisation de la grille. Cette zone présente la résistance
d’accumulation RA, elle a ainsi un effet résistif qui agit sur les formes des
caractéristiques statiques de sortie du transistor.
La zone drift correspond à la zone épitaxiée faiblement dopée de type N-, qui permet
aux électrons du canal de circuler verticalement afin d’accéder au drain. Cette zone
permet d’assurer la tenue en tension du dispositif. Autrement dit, plus la tension de
7
claquage du composant est élevée, plus la résistivité et l’épaisseur de cette zone sont
élevées. Cette zone présente la résistance de drift RD.
I.2.1.1-La tension de seuil Vth
La tension de seuil Vth correspond à une valeur particulière de la tension de grille à
partir de laquelle la formation de la couche d’inversion permet la conduction du
transistor. Cette tension dépend du dopage du canal (Zone P), l’épaisseur de l’oxyde de
grille, de la présence de charges à l’interface Si/SiO2 et de la température de
l’environnement. Des études théoriques [8] concernant l’influence du profil de dopage
dans la zone du canal sur la tension de seuil, ont montré que l’hypothèse d’un dopage
uniforme constitue une bonne approximation du cas réel où celui-ci est de type Gaussien.
En effet, on peut considérer que c’est la région du canal où la concentration en impuretés
acceptrices est la plus élevée qui va imposer la tension de seuil. La tension de seuil s’écrit
sous la forme:
Vth ms 

avec
Qss
2F  2F
Cox
(I.1)
2qNa(max) 0 si
;
Cox
(I.2)
avec Φms la différence des travaux de sortie polysilicium-silicium, Qss la densité de
charges fixes à l’interface Si/SiO2, Cox la capacité de l’oxyde de grille, ΦF la localisation
du niveaux de Fermi, et Na(max) le pic de densité d’accepteurs.
I.2.1.2-Le courant de drain
Si l’on considère une tranche différentielle du canal d’épaisseur dy, le courant de
drain IDS qui traverse sa section est égale à [5]:
d xj
IDS Z.eff .q. .  n(x, y)dx
(I.3)
dy 0
où Z est le périmètre du canal, xj l’épaisseur de la couche inversée, n la concentration des
porteurs libres dans le canal, eff la mobilité effective et (y) la différence, en potentiel,
des pseudo-niveaux de Fermi.
La loi de conservation de la charge impose par ailleurs la relation suivante :


xj
q.n(x, y)dxCox V'GS (y)2.F  B.(y)2.F 
0
(I.4)
Le potentiel en surface peut s’écrire, en première approximation sous la forme
suivante [9]:
8
S(y)(y)2.F
(I.5)
Compte tenu des relations (I.4) et (I.5), et après intégration de (I.3), on déduit
l’expression rigoureuse du courant de drain IDS en régime ohmique [10]:
I DS

   VGS'  2 F  VDS
VDS   ln 
'
   VGS  2 F

Z

 0 C ox  
L


.
VDS 

1
2

.
2 F 
B  V DS  2 F 
LE0 







 

VGS'





 VDS  2 F   
 Arg tanh
 
 VGS'     


 
  .


 2 F   
 
  Arg tanh '
 VGS     


  

(I.6)
où VDS est la tension drain source, VGS' la tension effective de grille:
VGS' =VGS+VFB
où VFB  
Qss
  ms , E0 est la valeur critique longitudinale, valeur au
Cox
delà de laquelle la vitesse d’électrons sature, Cox la capacité de l'oxyde par unité de
surface, фB est la potentiel interne du substrat, фF est le potentiel de Fermi et ψ est le
potentiel traduisant les effets du champ transverse, une méthode approximative basée sur
l'évaluation de ψ, pour des transistors standards, a été déterminée en fonction de
l'épaisseur d'oxyde. A. BELLAOUAR [11] a montré que ce potentiel ψ varie linéairement
en fonction de l'épaisseur d'oxyde.
La caractéristique de sortie du transistor VDMOS Ids(Vds) présente deux zones de
fonctionnement :
 Zone ohmique : zone où le courant de drain Ids varie de façon croissante en
fonction de la tension de drain Vds. Le courant est régi par la relation (I.6), qui
reste valable tant que la tension de drain est inférieure à une valeur particulière Vp
dite tension de pincement. Cette tension dépend de la tension Vgs entre la grille et
la source.
 zone saturée : zone où le courant drain Ids devient pratiquement indépendant de
la tension de drain Vds, une fois que celle-ci a dépassé la tension Vp.
Le mécanisme physique responsable du passage de la zone ohmique à la zone de
saturation est le phénomène de saturation de la vitesse des porteurs dans le canal, dans la
zone près du drain, où un champ électrique élevé règne [8].
9
I.2.1.3-Etude des différentes résistances à l’état passant du transistor
VDMOS
La résistance interne à l’état passant Ron résulte de la contribution de chaque zone
interne de la structure. La résistance à l’état passant RON peut être décomposée suivant six
résistances en série comme montre la figure (I.3) qui donne leur localisation dans le
transistor VDMOS [12].
RON=RN+ + RCH + RA + RJ + RD + RS
(I.7)
 La résistance de la zone active RCH du canal d’inversion qui se développe en surface
de la zone P sous l’électrode de grille,
 La résistance d’accès RA relative à la zone de drain intercellulaire faiblement dopée
située entre la grille et le bas des diffusions de caisson de type P,
 La résistance de la zone épitaxiale volumique peu dopée N- située entre le bas des
caissons P et le drain N+, que l’on appelle résistance de drift Rd.
 RN+ est la contribution diffusion de la couche N+-source.
 RJ est la contribution de la région de drift entre les deux caissons P-body
 RS est la résistance du substrat
Grille
Source
Source
A
+
N
H
Rs
A’
P
-
h2
P
Body-drain
+
a
Couche épitaxie N
+
P
RJ
B
Rd
+

-
Substrat N
+
N
Ra
Ra
B’
RS
h
Esub
Drain
Figure I.3 : Localisation des trois composantes Rch, Ra, RJ, Rd et Rs de la résistance Ron dans une
cellule élémentaire d’un transistor VDMOS de puissance.
Nous allons rappeler succinctement les expressions de RCH, RA et RD. Les résistances
de l’émetteur, RN+ et du substrat, RS sont négligeables pour les MOSFET de puissance à
haute tension. Les résistances du canal, RCH, et de la couche d’accumulation, RA, sont
déterminées par la conductivité de la couche d’électrons induite à la surface par la
polarisation de la grille. Ces résistances sont fonctions des charges dans la couche à la
surface et de la mobilité des électrons au voisinage de celle-ci. En plus de ces résistances,
la région de drift contribue avec deux autres composantes, une résistance RJ modulée
représentant la portion séparant deux cellules. Cette dernière intervient pour les hautes
10
tensions de VDS due au phénomène de pincement. L’autre résistance série, RD, ayant une
grande valeur, représente la portion principale de la région drift.
 La résistance du canal RCH
 Vch 
La résistance du canal est calculée en déterminant le rapport : 

 IDS  Vch 0
où Vch est la tension appliquée aux bornes du canal d’inversion. La détermination du
courant IDS se fait de manière classique en considérant une valeur moyenne du dopage N A
du substrat entre source et drain. Lorsqu’on applique entre la grille et la source une
tension nettement supérieure à la tension de seuil VT du transistor, la résistance de canal
se met sous la forme [13]:


VGS  2F
Rch  oCox Z   '
L VGS 2F  2F B
'
(I.8)
où, L est la longueur du canal d’inversion, Z est le périmètre du canal d’inversion et Cox
 o  ox 
la capacité par unité de surface de l’oxyde de grille Cox  
 , ɛo, ɛox et Tox sont
 Tox 
respectivement la permittivité du vide, de l’oxyde et l’épaisseur de l’oxyde de grille.
D’autre part, Baliga [14] a exprimé cette résistance qui dépend du rapport L/Z, de
l'épaisseur de l'oxyde de grille, de la mobilité des porteurs, de la tension de seuil et de la
tension de grille :
Rch 
L( LG  2m)
Z .µns .Cox .(VGS  VT )
(I.9)
où 2m définie la fenêtre de diffusion P, LG longueur de l'électrode de grille, µns la
mobilité surfacique des électrons et L la longueur du canal.
 La résistance d’accès au drain RA
La résistance d’accès au drain est définie comme étant la résistance de la zone qui
s’étend sur une profondeur de h2 sous la grille (zone d’accès). Sa valeur est contrôlée par
deux mécanismes dont les effets répartis sont liés à :
 La présence de la couche accumulée induite par la tension entre la grille et la zone Nde drain sous la grille,
 La résistance de volume du matériau N- situé au dessous de cette couche accumulée
sur une profondeur égale à la profondeur h2 du caisson de type P.
11
En vue de décrire les propriétés de cette résistance d’accès RA, J.L. Sanchez [15] a
établi, sur la base de travaux précédents [16], la formulation suivante de la résistance
d’accès:
Ra 
2h 2

q  n  Nd  Z  r
(I.10)
où, le coefficient λ est défini par :
'
r q  Nd  a     VGS 


2
Cox  h2  VGS '  
1
 r q  Nd  a     V '  
GS

th 
'
Cox  h2  VGS   
2


(I.11)
Ʌ est le potentiel de réduction de mobilité des porteurs dans la zone accumulée lié à
l’effet de champ transverse grille-drain. Sa valeur a été estimée [15] à 12 volts pour une
épaisseur d’oxyde de grille 1000 angströms. ‘a’ représente le rapport (μn /μoacc) de la
mobilité μn des porteurs dans le volume du semi-conducteur N- sur la mobilité à champ
faible dans la couche accumulée μoacc. Les valeurs de μn et de μoacc étant de même ordre
de grandeur [15], le coefficient ‘a’ sera pris égal à l’unité.
En d’autres termes, quand on applique une tension sur la grille, supérieure à la tension
de seuil, les charges négatives commencent à s'accumuler dans la surface de la zone Nsous la grille. Elles forment un chemin de courant entre le canal et la région de JFET. La
résistance dépend donc de la charge dans la couche d'accumulation, et de la mobilité
des porteurs libres sur la surface. Cette résistance est donnée par la formule suivante [14]:
RA  K .
( LG  2 xp )( LG  2m)
µnA.Cox.(VGS  VT )
(I.12)
où K un facteur qui prend en considération la nature bidimensionnelle du flux de courant
dans la couche d'accumulation.
12
 La résistance de la région JFET
La résistance de la région JFET entre les deux caissons P body peut être analysée
comme une résistance qui augmente sa section quand on s'approche de sa surface. La
région de la zone épitaxiée N-, entre les zones diffusées P, s'appelle la région de JFET,
parce que la région de la zone P agit comme la région de grille d'un JFET. L'expression
de la résistance RJFET proposée par Sun et Plummer [14] est donnée:
RJ

LG  2 x p  
1
1

 2  D LE ( LG  2m)
tan (0.414)
 
LG  2 x p 8 
 1  (2 x p / LG ) 2


(I.13)
Ou encore
RJ
 T 
2 LE ( LG  2m)

300 


q 0 N D
2.2

LG  2 x p  
1

tan 1 (0.414)
 
LG  2 x p 8 
 1  (2 x p / LG ) 2


(I.14)
avec D la résistivité de la région de drift, xp=h2 la profondeur du caisson P.
 La résistance de drift RD
Cette résistance correspond à la zone de semi-conducteur N- faiblement dopée qui
s’étend de l’équipotentielle (ligne horizontale pour la profondeur h2) à la zone N+ de
drain. Le caractère essentiellement bidimensionnel du phénomène de défocalisation des
lignes de courant dans le corps du matériau ne permet pas une approche analytique
adaptée à tous les cas de géométrie de surface et d’épaisseur de couche épitaxiale. Des
expressions de la résistance de drift RD qui ont été établies [16,17,18] utilisent la
transformation conforme [19] et les propriétés de symétrie de système. Malheureusement,
elles ne constituent une bonne approximation de la solution exacte que sous des
conditions restrictives «Wp 
r
2
l
et Wp  » qui les rendent mal adaptées au cas des
2
transistors basse tension, c’est à dire, dont l’épaisseur de la zone de drift est faible. Pour
les structures basse tension, GRANADEL [20] a proposé une expression analytique de la
résistance de drift.
 Pour les structures à bandes parallèles et à doigts interdigités [20].
1
 2Wp 
Rd   q  n  Nd  Z  ln 1 
r 

1 
 2Wp 2Wp  l  
Rd   q  n  Nd  Z   ln 1 


 
r
l  r  
si Wp 
l
2
si Wp 
l
2






(I.15)
13
 Pour les structures à cellules carrés alignées [20].
 2Wp  l   2l  r   
1 
Rd  4q  n  Nd  r  l   ln 
 
  r  2l  r  2Wp  

Rd  q  n  Nd  r  l 

2 1
l lr
2l  


Wp  2  4  ln 1  r  


si Wp 
l
2
si Wp 
l
2






 (I.16)
avec μn la mobilité dans la couche volumique N-, Nd son dopage, l la largeur de la
diffusion P-, h2 la profondeur de la diffusion P, r la distance intercellulaire et Wp
l’épaisseur de la zone volumique de drift «Wp=H- h2».
La résistance de substrat Rsub peut être ignorée dans des transistors VDMOS à haute
tension. Mais dans des transistors VDMOS de basse tension, où la tension de claquage est
au-dessous de 50 V, elle peut avoir un grand effet sur RDSON. Elle est donnée par
l'expression :
Rsub
Esub
q.µnsub.Nsub
(I.17)
1
est la résistivité du substrat, qui est fonction de la mobilité et du
q.µnsub.Nsub
dopage dans la couche N+ et Esub l'épaisseur de ce substrat comme indiqué sur la figure
(I.3). Selon la gamme de tension à laquelle appartient le dispositif, la résistance de canal
est l'élément essentiel de la résistance RDSON pour les dispositifs à basse tension
(inférieure à 200V), pour les hautes tensions, les considérations géométriques deviennent
moins importantes et c'est la résistance de drift qui devient prépondérante.
où
Cette résistance impose une chute de tension aux bornes du composant de puissance.
Cette chute de tension a pour expression :
VDS = RDSON . IDS
(I.18)
Les pertes de puissance sont :
P = VDS . IDS = RDSON. ID2
(I.19)
Il est clair que la résistance à l'état passant est le paramètre le plus important : plus
faible elle sera, plus faibles seront les pertes. Les résultats montrent que la résistance à
l'état passant varie en fonction de la tension grille-source du composant. Plus la tension
grille-source augmente, plus la résistance à l'état passant décroît et plus les pertes de
puissance décroît.
14
I.2.2-Etude des performances du Transistor VDMOS en régime bloqué
Cette partie est consacrée à l’étude de la tenue en tension des composants VDMOS de
puissance et plus exactement aux mécanismes de calquage qui les gouvernent. A l’état
bloqué, c’est-à-dire lorsque la tension grille – source est inférieure à la tension de seuil,
la tension appliquée entre le drain et la source est soutenue principalement par la zone de
déplétion qui apparaît dans la région de drift.
I.2.2.1- Les différentes zones de claquage
Pour commencer, afin d’analyser la tenue en tension du transistor VDMOS, nous
allons localiser les différentes zones de claquage possibles dans cette structure.
Ces régions – au nombre de quatre dans le cas du transistor VDMOS – sont
représentées sur la figure I.4. Il s’agit des zones latérales des dispositifs (1) où les effets
de courbure de jonction sont prépondérants, des zones frontales (2) où l’extension de la
charge d’espace peut être ou ne pas être limitée, des zones de surface de la région peu
dopée recouverte par la grille (3), ou bien de l’oxyde de grille lui-même (4).
Compte tenu de la structure multicellulaire des diffusions p qui constituent les
caissons du canal, c’est sur les bords du dispositif, là où la courbure de jonction est
maximale, que peut se produire une limitation en tension par le phénomène de claquage
par avalanche. Or, de nombreuses méthodes de garde ont été proposées pour éviter cet
effet latéral.
Poly Si
de grille
Sourc e
4
N+
1
Cellule
latér ale
P-
N+
3
P
P+
Oxyde
N+
P
+
PCellule
ce ntrale
2
2
N +
Drain
Figure I.4 : Localisation des zones de claquage.
Le double problème concernant la tenue en surface de la zone épitaxiée sous la grille
(3) et celle dans l’oxyde de grille (4) a été traité entre autres par T.P Pham [21] et M.
Gharbi [22]. Le premier a démontré que la partie majeure de la tension appliquée entre le
drain et la grille est soutenue par le silicium, ce qui exclut quasiment tout risque de
15
claquage diélectrique. Le second s’est intéressé à la réduction de la tenue en tension
résultant de la possibilité d’avalanche dans la région N- en surface sous l’oxyde de grille
(3). Comme dans le cas du transistor VDMOS en applique, en régime bloqué, une tension
nulle entre la grille et la source, alors la valeur de la tension de claquage de surface est
toujours supérieure à la tension d’avalanche de la jonction plane abrupte P+N- et le
phénomène de claquage en surface est exclu.
I.2.2.2-La tension de claquage
Les conditions de claquage d’une jonction PN sont régies par le mécanisme de
claquage par avalanche. On considère que ces conditions sont satisfaites lorsque
l’intégrale d’ionisation (In ou Ip) est égale à l’unité [23]:


W
x
I n    n . exp 
   n   p dx' dx
W

0
 


 x
 
W
I p    p . exp     n   p dx'  dx
0
 0
 
 
 


(I.20)
(I.21)


Où αn et αp sont respectivement les coefficients d’ionisation des électrons et des trous.
Le modèle de génération par avalanche le plus utilisé est celui de Chynoweth [24],
qui est basé sur l’expression empirique suivante :
  E ncrit
,p

 n, p   n, p exp  
  E
 




(I.22)
Où E est le champ électrique dans le semi-conducteur.
De nombreux auteurs ont extrait les paramètres αi∞et Eicrit du modèle Chynoweth [25].
Lorsque la condition de claquage est satisfaite, on peut établir des relations liant
l’extension de la charge d’espace et le dopage ND de la couche N- à la tension de
claquage VDBR. Plusieurs auteurs ont proposé, moyennant quelques approximations,
différentes expressions.
B. Beydoun [26] a, quant à lui, proposé une analyse rigoureuse. Il a considéré les 2
cas de figures selon le type de la jonction PN- : i) la jonction plane infinie, cela
correspond au cas où l’épaisseur de la zone de drift N- est plus grande que les extensions
de la zone de charge d’espace, ii) la jonction plane infinie en limitation de charge
d’espace ou en perçage ; la zone de drift N- est alors complètement dépeuplé au moment
de claquage.
16
Pour les calculs analytiques, un des problèmes majeurs est celui de la formulation des
coefficients d’ionisation. Mac Kay [27] a montré que ceux-ci pouvaient être approchés
par des fonctions plus simples qui sont des expressions polynomiales du type :
7
 n  A' E 7 ;  p  A' ' E
(I.23)
Où A’ et A ’’ sont deus constantes dont les valeurs ont été proposées respectivement par :
i) Fluop [28]: A’=A’’=A=1,8.10-35
ii) Gharbi [29]: A’=3,6.10-35 et A’’=0,3.10-35
B. Beydoun s’est appuyé, pour calculer l’intégrale d’ionisation et la tension de claquage,
sur les expressions établies par Mac Kay. La méthodologie proposée est rappelée
brièvement dans ce qui suit.
 Cas d’une jonction plane en limitation de charge d’espace ou en
‘‘perçage’’
Compte tenu des relations (I.23), l’intégrale (I.20) peut s’écrire :
Ip=
(I.24)
W’ est l’extension de charge d’espace.
Le champ électrique E est obtenu par l’intégration unidimensionnelle de l’équation de
Poisson et s’écrit sous la forme :
E(x)=
(I.25)
Après résolution de l’intégrale (I.24) en utilisant le critère de claquage suivant [26]:
(I.26)
Par utilisation d’une procédure itérative on a pu aboutir à l’expression de W bp et par suite
à celle de Vbp asymptotique :
Vbp asymptotique =
(I.27)
17
(a)
(b)
Figure I.5:Répartition du champ électrique au claquage dans une diode P+NN+ : (a) jonction plane
en limitation de charge d’espace - (b) jonction plane infinie.
 Cas d’une jonction infinie
Dans l’hypothèse d’une jonction plane abrupte P+N dissymétrique, l’intégrale de
l’équation de poisson permet de déterminer l’expression du champ électrique :
E(x)=
(I.28)
(H-h2) est à l’extension maximale de la charge d’espace d’une jonction plane infinie.
En se basant sur l’expression suivante :
(I.29)
et sachant que l’extension maximale de la charge d’espace est donnée par :
(I.30)
On aboutit à l’expression de la tension de claquage Vbp en fonction du dopage ND :
(I.31)
18
I.3-Régime dynamique
Le comportement dynamique du transistor VDMOS est lié aux valeurs des différentes
capacités inter-électrodes de la structure. Ces capacités représentées sur la figure cidessous sont : les capacités d’oxyde grille-source (Cgs1, Cgs2) et grille-drain Cgdmax, la
capacité de déplétion de la zone intercellulaire (Cdgd), et la capacité de transition.
Figure I.6 : Localisation des capacités de la structure VDMOS.
 La jonction PN-, drain-substrat
La jonction PN- est formée par la zone diffusée P et l’épitaxie N-, et elle peut être
considérée comme étant constituée d’une jonction plane et d’une jonction cylindrique.
Une analyse basée sur un schéma réparti résistance-capacité [30] permet de modéliser ces
jonctions selon le circuit de la figure I.7 où Rb1 et Rb2 sont les résistances transverses de la
diffusion P, qui peut se calculer comme étant des résistances de couche diffusée P, C ds2
est la capacité de jonction cylindrique et Cds1 celle d’une jonction plane abrupte [31] ;
celle-ci s’écrit :
Cds1
(I.32)
Où la longueur Lp, largeur de la zone de diffusion P+ prise par le contact, est définie à la
figure I.7 et VDS est la différence de potentiel aux bornes de la jonction.
19
Figure I.7 : Modèle réparti pour la modélisation de la jonction PN-.
Pour ce qui est de la jonction cylindrique, Sze et Lee [30] ont proposé un calcul
numérique conduisant à l’utilisation d’abaques pour déterminer la valeur de la capacité
cylindrique Cds2. En se basant sur les valeurs fournies par ces derniers, G. Tardivo [32] a
proposé, avec une approximation à moins de 10%, la formule analytique suivante :
avec
Cds2 = π.ɛo.ɛsi.Z (
si VDS
Vac
(I.33)
Cds2 = π.ɛo.ɛsi.Z (
si VDS
Vac
(I.34)
Vac =
(I.35)
où rj est le rayon de courbure de la jonction (figure I.7).
 Capacités d’oxyde grille-source
La capacité d’oxyde entre grille et source, Cgs, d’une structure VDMOS est la mise en
parallèle de trois capacités : la capacité d’oxyde mince Cgsb localisée entre la zone P du
canal et la grille, la capacité d’oxyde épais Cgs2 entre la métallisation de la source et le
polysilicium de grille, et la capacité Cgs1 due au débordement de l’oxyde mince de grille
sur la diffusion N+ de la source (figure I.8).
20
Figure I.8 : Localisation des composantes de la capacité grille-source.
Le calcul de ces différentes capacités nécessite, d’une part l’utilisation de la
formulation générale d’une capacité (C=
), et d’autre part la prise en compte de la
géométrie cellulaire et des règles de dessin imposées par les processus technologiques,
utilisés pour la réalisation des transistors.
Ces différentes capacités sont données par les expressions analytiques suivantes
[33,34] :
Cgs1 =
* S1
(I.36)
S1 la surface de recouvrement de l’électrode de grille sur la source N+.
Cgs2 =
* S2
(I.37)
S2 est la surface de recouvrement du contact de source sur la grille.
Cgsb =
*SB
(I.38)
SB est la surface définissant la capacité Cgsb entre la grille et la zone P du canal. Les
expressions de ces surfaces sont données en fonction des paramètres géométriques de la
structure.
 Etude dynamique de la zone intercellulaire
Dans le cas d’un régime variable (ou dynamique), il a été démontré par Tardivo [32]
que la zone intercellulaire, qui à présent peut être accumulée ou dépeuplée, peut être
représentée topologiquement par une ligne de transmission que l’on peut approximer (au
second ordre en fréquence) par une capacité grille-drain Cgd et une résistance [32]. Cette
dernière, qui n’est autre que la résistance de la zone d’accès Ra, n’influe de fait sur le
comportement électrique du transistor qu’en régime « linéaire », et ceci dû au fait qu’en
21
régime saturé le comportement électrique du transistor est essentiellement dominé par le
gain du canal d’inversion et par les capacités associées. Par ailleurs, la capacité grilledrain Cgd est physiquement une capacité MOS qui présente deux composantes en série :
l’une d’oxyde de valeur constante Cgdmax qui est prépondérante lorsque le potentiel du
drain VD est inférieur à celui de grille VG, la deuxième est constituée par la même
capacité d’oxyde Cgdmax en série avec la capacité de déplétion Cdgd de la zone désertée
sous la grille du semiconducteur lorsque VD est supérieure au potentiel de grille VG. on
obtient alors :
Cgd = Cgdmax
si VDG 0
Cgd =
si VDG 0
(I.39)
(I.40)
D’autre part, la capacité de déplétion Cdgd s’exprime – toujours pour une surface
unitaire-, en fonction de la différence de potentiel ϕs qui existe aux bornes de la zone de
charge d’espace dépeuplée [35] selon :
Cdgd =
(I.41)
où ɛoɛsi est la permittivité du silicium.
Figure I.9 : Localisation de la capacité grille-drain Cgd.
La capacité Cgdmax se calcule en appliquant la formule générale classique « du
condensateur », et en tenant compte des formes de structures cellulaires et des effets
latéraux liés au processus technologique de fabrication. Pour une structure VDMOS à un
niveau d’oxyde intercellulaire, l’oxyde est considéré uniforme et d’épaisseur Tox dans la
région intercellulaire du transistor du transistor. La capacité Cgdmax s’exprime par :
Cgdmax =
S
(I.42)
22
S est la surface totale intercellulaire (sur N-) définissant la capacité d’oxyde Cgdmax .
I.4-Conclusion
Dans ce chapitre, nous avons introduit la structure du transistor VDMOS de puissance
et ses différentes régions internes. Dans une première partie, on a étudié son
fonctionnement dans les deux états passant et bloqué en insistant, particulièrement, sur
les tensions de seuil et de claquage. Alors que dans une deuxième partie, on a analysé le
régime dynamique, en introduisant les différentes capacités inter-électrodes. Nous
décririons par la suite les aspects de simulation bidimensionnelle et le travail effectué sur
le composant MOS de puissance.
23
CHAPITRE II : SIMULATION
BIDIMENSIONNELLE DU VDMOS
Dans le contexte économique actuel où la technologie du transistor VDMOS de
puissance doit être compétitive, la conception assistée par ordinateur (CAO) est
incontournable, et la simulation de ces dispositifs s’attache à deux principaux centres
d’intérêts qui visent pour l’un, bien entendu la prédiction des performances en puissance,
l’étude précise des phénomènes qui limitent leurs performances en commutation, et pour
l’autre, le gain en puissance.
Le recours aux simulations (en vue de la modélisation des composants) a permis,
d’une part, une réduction importante des coûts de conception, et d’autre part, un essor
considérable de nouvelles technologies de réalisation de composants de puissance, tout en
alliant performance et fiabilité.
Dans ce cadre, on va présenter le travail effectué, avec le logiciel 2D de la société
SILVACO, pour la simulation du transistor VDMOS de puissance. Le transistor
VDMOS décrit précédemment, est implanté dans le simulateur. La procédure de
définition ainsi que les paramètres physiques et technologiques utilisés, seront évoqués.
II.1-Présentation du logiciel de simulation 2D
L’un des inconvénients de la simulation physique est la complexité des modèles et la
difficulté de la description des différentes structures ainsi que l’intégration des
phénomènes physiques décrivant des différents composants. SILVACO offre un
ensemble de logiciels qui facilite cette tâche en intégrant tous les modèles et les procédés
de calculs numériques nécessaires pour la simulation. La figure ci-dessous montre les
logiciels offerts par SILVACO qu’on peut utiliser dans ce travail et les interactions entre
eux [36].
DECKBUILD, Interface
Utilisateur
ATHENA
Simulation
des
processus
Struct
ure
DEVEDIT
Editeur de
structures
ATLAS
Simulation
de
composant
s
TonyPlot
Résultat
s
Outil de
viualisation
Figure II.1 : Les différents logiciels de SILVACO utilisés
24
- DeckBuild : c’est l’environnement central qui facilite l’utilisation interactive de tous les
autres logiciels. Toute simulation commence par la création du fichier source dans
DeckBuild. Cet environnement de développement est convivial, car il consiste à ouvrir
des boites de dialogue et à définir des paramètres. Le code est ensuite généré
automatiquement.
- ATHENA : C’est un simulateur de procédés technologiques qui permet de simuler les
différentes étapes effectuées en salles blanches et ainsi permet d’obtenir la structure du
dispositif (couches constitutives, dimensions, géométries et profils de dopage). Il
simule les dépôts et gravures dites classiques, l'implantation ionique, la diffusion et
l'oxydation pour les technologies silicium. Il est basé sur la résolution d'équations
décrivant la physique et la chimie des procédés de fabrication semi-conducteurs. Ces
équations sont résolues aux nœuds d'un maillage à partir de conditions aux limites bien
définies par l'utilisateur.
- ATLAS : C’est un simulateur de composants qui constitue le noyau de la simulation
physique. Il permet de définir l’environnement graphique de la structure, d’obtenir les
caractéristiques et les paramètres électriques (dynamiques et statiques du composant)
ainsi que les limites de fonctionnement telles que la tension de claquage, le courant de
fuite, la tension et le courant de saturation. Il effectue ces simulations en fonction des
caractéristiques électriques structurales des différentes couches du dispositif mais pour
cela il lui est nécessaire d'avoir les options correspondantes. En effet, son architecture
étant modulaire, ATLAS constitue une base sur laquelle vont venir se greffer des
modules optionnels qui apportent de nouvelles possibilités au logiciel en même temps
que de nouveaux modèles et paramètres.
- DevEdit : C’est un environnement graphique qui permet en particulier de spécifier les
différentes couches (N+, N-, P+, P-), les différents profils de dopage (Gaussien, Constant),
la localisation des pics de dopage, la profondeur des jonctions, ainsi que les différentes
électrodes. Il offre aussi une facilité de création du maillage adapté à la simulation.
- TonyPlot : c’est un outil de visualisation qui permet d’afficher les structures
bidimensionnelles (distribution de dopage, distribution des champs électriques, potentiel,
courant, …) et les résultats de simulation sous forme de courbes selon des représentations
différentes (cartésiens, logarithmiques, représentation complexe, abaque de Smith, … ).
II.2-Définition de la structure
La définition de la structure (bidimensionnelle) du composant est la première étape
qui est la plus importante dans la simulation physique. Comme décrit dans le paragraphe
précédent, on peut soit créer la structure directement sous ATLAS, soit importer une
structure faite sous DevEdit ou ATHENA. Dans notre cas, la structure est directement
créée sous Atlas dans DeckBuild.
25
Etant donné la symétrie de la cellule et pour gagner sur le temps de simulation, nous
étudierons une demi-cellule du VDMOS qui se différencie essentiellement par sa
géométrie et ses données technologiques (dopage, profil, épaisseur d'oxyde . . .). D’où
pour avoir une cellule, il suffit de multiplier par 2, puis on multiplie par le nombre de
cellules formant le composant si on désire l’avoir tout entier.
Il est à noter, que les paramètres géométriques et technologiques introduits pour la
simulation, sont obtenus par plusieurs techniques d’inspection technologique comme le
SEM, ou par caractérisation électrique du composant. Les paramètres restants sont
estimés ou pris de la littérature.
Pour notre composant, la couche de substrat, qui s’étend sur une épaisseur de 10 μm,
est uniformément dopée de type N+ avec une concentration de 1.1017 cm-3. Dans la
couche d’épitaxie s’étalant sur 90 μm d’épaisseur et uniformément dopée en type N- avec
une concentration de 1.1014 cm-3, la zone du canal P est diffusée sur une épaisseur de 6
μm et dopée en dopage gaussien de type P et de concentration maximale 5.1015 cm-3 , puis
la zone de source N+ est implémentée le long d’une épaisseur de 3 μm en dopage
gaussien de concentration maximale 1.1017 cm-3. L’épaisseur de l’oxyde est de 1.3 μm. A
noter que ces valeurs utilisées réfèrent à des paramètres d’un composant réel [12].
Le tableau II.1 ci dessous récapitule les différentes données technologiques et
géométriques utilisées pour les simulations.
N+ Pic de dopage (cm-3)
1017
Xj(μm)
3
P Pic de dopage (cm-3)
5.1015
Xj(μm)
6
Epitaxie dopage (cm-3)
1014
Xj(μm)
90
Substrat dopage (cm-3)
1017
Xj(μm)
Epaisseur de l'oxyde
(μm)
10
1.3
Tableau II.1 : Les paramètres technologiques et géométriques utilisées pour définir la demi-cellule
du VDMOS
26
Après définition de la structure en utilisant les paramètres de la structure, on génère
avec le logiciel, la figure II.2 qui montre la coupe bidimensionnelle obtenue. C’est une
structure classique du VDMOS à canal N, où on trouve la source et le drain fortement
dopés, la région de drift, et la région du canal.
grille
source
drain
Figure II.2 : La coupe bidimensionnelle de la structure VDMOS
II.3-Définition des modèles et caractéristiques de matériau
Après la définition de la structure, ATLAS permet de modifier les caractéristiques des
contacts, des matériaux et des modèles physiques à utiliser.



Définition des contacts : les contacts sont pris ohmiques par défaut, mais on a la
possibilité de choisir autres options par la commande « CONTACT». Dans notre cas
tous les contacts de la source et du drain sont ohmiques (contact entre métal et
silicium fortement dopé). Il nous reste donc à préciser le travail de sortie du
polysilicium de la grille :
contact name=gate n.poly
Spécification des caractéristiques des matériaux : la commande « MATERIAL » permet
de spécifier les paramètres du matériau utilisé. Dans cette simulation, les paramètres
par défaut (implémentés dans ATLAS) sont utilisés.
Spécification des modèles physiques : il faut bien spécifier les modèles physiques à
implanter pour la simulation, en particulier les modèles de mobilité et de
recombinaisons. La commande « MODEL » est utilisée pour préciser le modèle
Lombardi (CVT) pour la mobilité et le modèle SRH (Shokley-Read-Hall) pour la
recombinaison :
models cvt srh print
27
En tenant compte de tous les éléments de définition ainsi décrits, on a programmé la
structure pour la simulation des caractéristiques électriques.
II.4-Principe de fonctionnement du transistor VDMOS dans le
simulateur bidimensionnel ATLAS
Le choix du modèle adapté au composant est une étape essentielle dans la simulation.
Dans le cas d’une simulation physique, un système est modélisé par un nombre
d’équations, qui décrivent totalement le comportement du système et permet de prédire
son évolution. Dans la suite, les équations régissant le fonctionnement du VDMOS seront
détaillées.
Les équations électriques qui sont mises en jeu sont identiques pour tous les
composants à effet de champs MOS. Le passage du courant du drain est assuré par les
porteurs minoritaires (électrons) en surface, où ils forment une couche d’inversion. Une
analyse complète et rigoureuse de cette zone impose une intégration bidimensionnelle des
équations fondamentales des semi-conducteurs qui sont:
II.4.1-L’équation de poisson
L’équation de Poisson est relative aux variations spatiales du potentiel électrostatique
en fonction des densités locales de charge. Elle se présente sous la forme :
V ( x, y )  
ρ(x, y)
ε0 εsi
(II.1)
Où V représente le potentiel électrostatique, ρ la densité locale de charge et 0si la
permittivité diélectrique locale.
II.4.2-Les équations de continuité des porteurs
Les équations de continuité des porteurs décrivent l'évolution temporelle et spatiale
des densités de trous et d'électrons en tant que résultat des différents processus de
transport, génération et recombinaison. Leurs expressions sont les suivantes :
 
n  1 
.J n Gn  Rn
t q
(II.2)
 
P  1 
.J p Gp  Rp
t q
(II.3)
Où n et p sont les concentrations d'électrons et de trous, Jn et Jp les densités de courant,
Gn et Gp les taux de génération, Rn et Rp les taux de recombinaison et q la charge
électronique (par défaut, Atlas résout les deux équations mais il est possible de lui
28
préciser de n'en résoudre qu'une afin de gagner en temps de calcul).
II.4.3-Les équations de continuité du courant (Le modèle de dérivediffusion)
Le modèle le plus simple de transport de charge est le modèle de dérive-diffusion. La
formulation conventionnelle de ce modèle en ce qui concerne la densité de courant
électrique est :
Jn(x, y) q.n(x, y).µn(x, y).E(x,y)q.Dn.n(x, y)
Jp(x, y) q.p(x,y).µp(x, y).E(x,y)q.Dn.n(x, y)
(II.4)
(II.5)
Où n et p les concentrations des porteurs (électrons et trous respectivement), Jn et Jp les
densités de courants des électrons et des trous, Dn et Dp les constantes de diffusion des
électrons et des trous, µn et µp les mobilités des électrons et des trous, et q la charge
élémentaire d’un électron.
II.5-Méthode numérique
La fonction essentielle d’ATLAS est la détermination du potentiel électrostatique et
de la concentration des porteurs à chaque point du semi-conducteur. Il discrétise pour
cela les équations de poisson et de continuité du courant sur un ensemble de nœuds
formant le maillage de la structure, afin d’obtenir un système d’équations algébriques
couplées non linéaires. Au lieu de résoudre ainsi un système différentiel à trois inconnus,
ATLAS résout un système algébrique de 3N équations à 3N valeurs inconnues, en
utilisant la méthode d’éléments finis (où N est le nombre de points dans la maille).
Il y a trois méthodes de résolution possibles : couplée (Newton) où toutes les
équations sont résolues en même temps, découplée (Gummel) où on obtient la solution de
chaque variable à part et la méthode Block qui est un mélange des deux.
On peut spécifier la méthode appropriée à notre simulation par la commande
« METHOD » :
method gummel newton
II.6-Maillage
Le choix du maillage [37] est un point critique pour la simulation numérique. Ce
choix est un compromis entre la précision et l’efficacité numérique. La précision
s’améliore avec l’augmentation de la finesse du maillage. Par contre l’efficacité
numérique diminue par l’augmentation du nombre de calculs approchés, entrainant un
29
temps de simulation plus long et un problème de divergence de la solution suite au grand
nombre de nœuds où la résolution des différentes équations doit être effectuée.
Figure II.3 : Visualisation d’un maillage fin du transistor VDMOS
Pour respecter ce compromis, on a adopté un maillage plus fin dans les zones
critiques dans la structure où la précision est nécessaire. Ces zones sont en général des
zones à fort champ électrique. La figure II.3 montre le maillage utilisé dans la simulation.
On observe que les zones critiques se trouvent sous la grille (canal et région de drift) et
que le maillage est plus élargi ailleurs.
II.7-Modèle de mobilité
Vue l’importance de la mobilité et son effet sur les caractéristiques électriques du
VDMOS, surtout les courbes montrant le courant de drain en fonction de la tension de
drain, nous allons développer les raisons de notre choix du modèle de mobilité.
La mobilité est la mesure de la vitesse des porteurs libres sous champ électrique, elle
mesure l’aptitude des porteurs à se déplacer dans le réseau cristallin. ATLAS dispose de
nombreux modèles de mobilité utilisant de nombreux paramètres internes pour le silicium
monocristallin [38,39]. La mobilité (relative aux électrons µn et relative aux trous µp)
schématise l'ensemble des mécanismes de transport faisant intervenir des phénomènes
complexes et disparates de collisions ou interactions entre porteurs, atomes neutres, ions,
phonons acoustiques ou optiques. De nombreux travaux ont été effectués dans le but de
fournir des expressions mathématiques des mobilités en fonction du champ électrique
(transversal et longitudinal), du dopage et de la température du cristal. Chaque expression
de mobilité présente ses avantages et ses inconvénients et le choix du modèle adapté au
30
composant et à la technologie reste délicat.
En tenant compte de la structure du composant et des régimes de fonctionnement du
composant, nous avons sélectionné certains modèles de mobilité. Pour chaque régime
linéaire, saturé et bloqué plusieurs modèles sont possibles.
Pour une modélisation précise des transistors VDMOS, une connaissance parfaite
des mécanismes physiques mis en jeu dans la couche d’inversion est nécessaire. Ces
mécanismes, qui influent sur la valeur de la mobilité, sont connus sous le nom de
diffusion de porteurs en surface. La dépendance de la mobilité par rapport au champ
électrique transverse étant importante dans les transistors VDMOS, on a choisi le modèle
Lombardi [40] (Lombardi CVT au niveau du simulateur) qui prend en compte cet effet,
ainsi que l’effet de la température. Selon ce modèle, la mobilité est décomposée en trois
parties par la règle de Matthiessen :
1
T

1
 Ph

1
b

1
 SR
(II.6)
La mobilité totale T est une mobilité des électrons dans une couche inversée de
chacun des mécanismes de « surface Scattering », ou diffusion de porteurs en surface.
 Ph est le composant limité par l’effet de la dispersion à la surface, c’est la mobilité
due au mécanisme de « Phonon Scattering ». Ce mécanisme dû aux différents modes de
vibration du cristal. Il est important à température ambiante et peut être ignoré à basse
température. Notons que ce type de "Scattering" est différent de celui qu'on trouve dans
le volume du silicium [20] :
 Ph

 T
N
  B.
 C. 1
 E
E 3


 1
.
T

(II.7)
Pour les électrons, B=4.75.107 cm.s, C=1.74.105 (MKSA) et =0.125.
E est la composante transverse du champ électrique.
b représente la mobilité liée au mécanisme "Coulomb Scattering", dû aux charges
d'interface, aux charges dans l'oxyde et aux impuretés ionisées. L'effet de ce type de
"Scattering" est important en régime de faible inversion. L'augmentation de la densité des
charges surfaciques ou du dopage du substrat se traduit par un phénomène de diffusion
plus marqué. En revanche, il devient moins important en régime de faible inversion à
cause du phénomène de "Carrier Screening". Les électrons, du fait de leur grande densité,
annulent ou neutralisent la charge des impuretés ionisées [17,41] :
31
  Pc 

 N 
 b   0 exp 



 T 
  0 
  max 
 300 


N
1  
 Cr





1
C 
1  s 
N 

(II.8)
N est la densité totale d’impuretés.
Pour les électrons,  0 =1330 cm2.V-1.s-1, Pc=0 cm-3,  max =65, Cr=9.68*1016 cm-3,
Cs=3.43*1020 cm-3, γ=2.5, =0.68, 1 =43.4 cm2.V-1.s-1, =2.
Pour les trous,  0 =495 cm2.V-1.s-1, Pc=0.23*1016 cm-3,  max =47.7, Cr=2.23*1017 cm-3,
Cs=3.10*1020 cm-3, γ=2.2, =0.71, 1 =29 cm2.V-1.s-1, =2.
Et la troisième mobilité  SR est le composant limité par la rugosité de la surface
(Roughness Scattering) fait, quant à lui, apparaître les défauts géométriques de l'interface
oxyde -semiconduteur. Ce type de diffusion apparaît en régime de forte inversion. Il est
d'autant plus important que les porteurs sont proches de la surface, ce qui est le cas
puisque le champ électrique transverse augmente.
 SR 

E 2
(II.9)
Pour les électrons, =5.82.1014V2/cm2.
L'importance relative de ces différents mécanismes dépend de la température et de la
valeur du champ électrique transverse en surface.
A basse température, la mobilité est gouvernée par la combinaison des effets de
"Coulomb Scattering", qui domine dans les régions à champ faible, et des effets de
"Roughness Scattering", qui dominent dans les régions à champ fort.
A température ambiante, la mobilité est dominée par les effets de "Coulomb
Scattering" et de "Phonon Scattering" en régime de faible inversion. Dans les régions à
champ fort, ce sont les effets de "Phonon Scattering" et de "Surface Roughness" qui
prévalent.
En fin pour la prise en compte du champ électrique longitudinal, la mobilité des
porteurs décroît selon une loi inversement proportionnelle au champ électrique, la vitesse
des porteurs demeure alors constante. On parle de la vitesse limite ou de saturation. A
température ambiante, celle-ci est de l’ordre de 107 cm/s pour les électrons et de 108 cm/s
pour les trous. On peut s'exprimer la mobilité sous la forme suivante [18] :
32

T
 
 
   T .E //

1  
  V . T 
  sat  300 









1
(II.10)







avec E// représente le champ électrique longitudinal.
Pour les électrons, Vsat = 10.7*106cm/s, =-0.87, =2.
Pour les trous, Vsat = 8.34*106cm/s, =-0.52, =1.
Cette expression empirique est utilisée dans les modèles FLDMOB et CVT présents
dans ATLAS qui prend également en considération l’effet de la température sur la vitesse
de saturation.
Pour les électrons, la vitesse de saturation peut être représentée en fonction de la
température par l’expression suivante [14]:
Vsat (T) = 1.434 x 109 T -0.87(cm/s)
(II.11)
II.8-Obtention des solutions
Après la définition de la structure et ses différentes caractéristiques d’une part, et
l’adaptation du maillage au composant simulé d’autre part, on passe à l’étape de la
simulation sous des conditions données pour pouvoir plus tard étudier les effets des
différents paramètres sur le comportement de notre composant et analyser les résultats.
ATLAS permet de calculer des simulations statiques, dynamiques et à l’état
transitoire. Pour obtenir des solutions de simulation, il faut définir la polarisation, la
tension appliquée sur chaque électrode. ATLAS calcule le courant passant dans chaque
électrode et toutes les grandeurs électriques internes au composant. La commande utilisée
pour faire une simulation pour une polarisation donnée est « SOLVE ».
Simulations statiques
Dans ce type de simulation, il suffit de spécifier la tension sur chaque électrode :
solve vgate=1
solve vdrain=2
Ce type de simulation donne le courant pour une polarisation Vgs=1 V et Vds=2 V.
33
Pour obtenir l’évolution du courant en fonction de la tension, on peut faire un
balayage de la tension, c’est ce que nous avons fait pour avoir les courbes du courant de
drain en fonction des tensions VGS et VDS et extraire les tensions de seuil et de claquage
respectivement : solve vgate=0 vstep=0.5 vfinal=10 name=gate
solve vdrain=0 vstep=1 vfinal=20 name=drain
II.9-Exploitation des résultats
Tous les résultats de simulation sont stockés soit dans les fichiers de structure, soit
dans des fichiers spécifiques «.log ». La visualisation des informations incluses dans ces
fichiers est effectuée à l’aide du logiciel TonyPlot.
II.9.1-Affichage des résultats sur TonyPlot
Pour une polarisation donnée, on obtient un fichier de la structure qui comprend la
valeur de toutes les variables électriques (concentration des porteurs, potentiel, champ
électrique, mobilité, densité du courant, etc…) en chaque point de la maille. TonyPlot
permet de lire ces fichiers et d’afficher les données sur une coupe bidimensionnelle du
composant (figure II.4).
Figure II.4 : Présentation des informations bi dimensionnelles par Tonyplot
Il intègre aussi plusieurs utilitaires, par exemple «cutline», qui permet de tracer
l’information voulue suivant une coupe verticale ou horizontale de la structure. La figure
II.5 montre l’évolution du champ électrique suivant y pour une valeur de x précise.
34
Figure II.5 : Créations des découpes dans une structure.
TonyPlot permet aussi d’afficher des données unidimensionnelles qui se trouvent
dans les fichiers logs. Il permet aussi de superposer plusieurs données enregistrées dans
des fichiers différents sur la même figure. La figure II.6 montre l’interface permettant
d’optimiser l’affichage des données.
Choix de type de
présentation de données
Choix de données à
afficher
Figure II.6 : Interface de TonyPlot pour l’affichage des courbes.
35
II.9.2-Extraction des paramètres
L’outil DeckBuild permet le traitement des données stockées à l’aide du module
«Extract ». Cette commande permet de récupérer les paramètres des composants à partir
des courbes obtenues. Par exemple, la commande suivante permet d’obtenir la tension de
seuil à partir des caractéristiques I-V obtenues :
Extract name= « vth » xintercept (Maxslope (curve (v. «gate», I. «drain »)))
II.10-Conclusion
Dans ce chapitre, nous avons introduit les diverses modules du simulateur SILVACO.
On a défini, dans ATLAS, la structure du VDMOS caractérisée par ses différents
paramètres technologiques et géométriques. D’autre part, les équations, régissant le
fonctionnement du MOS de puissance dans le simulateur physique, ont été développées
ainsi que la définition de maillage. Ensuite, on a exposé le choix du modèle de mobilité
adapté à notre étude. Pour terminer on a expliqué la procédure d’obtention des solutions
avec Atlas.
36
CHAPITRE III : RESULTATS DE LA
SIMULATION ET DISCUSSION
Après avoir présenté le composant VDMOS de puissance et le logiciel de simulation
bidimensionnel de la société SILVACO, le troisième chapitre est consacré aux différents
résultats obtenus par la simulation. L’effet de plusieurs paramètres du composant sur les
caractéristiques électriques, est présenté.
III.1-Analyse de la tension de seuil
La tension de seuil est l’un des paramètres le plus influant sur les caractéristiques du
composant. L’expression de cette tension de seuil introduite dans le premier chapitre est
de la forme :
Vth  ms 
avec

Qss
 2 F   2 F
Cox
2qNa(max) 0 si
;  F = UT ln(
Cox
) ; Cox =
Cette expression montre la dépendance de la tension de seuil de plusieurs paramètres
de la structure VDMOS, tel que l’épaisseur de l’oxyde de grille (Cox), l’état d’interface
Si-Oxyde (Qss), le dopage de la zone du canal (  F et γ).
III.1.1- Effet de l’épaisseur de l’oxyde
Afin de prédire l’effet de l’oxyde de grille, on a simulé la structure du VDMOS,
définie dans ATLAS, pour différentes valeurs de l’épaisseur de la couche d’oxyde. A
chaque simulation, une courbe, visualisée à l’aide de TonyPlot, nous donne le courant de
drain en fonction de la tension de grille.
37
Figure III.1 : Le courant de drain en fonction de la tension de grille pour une épaisseur d’oxyde de
1.3 μm.
On a extrait la tension de seuil correspondante dans chaque cas pour pouvoir tracer la
courbe représentée dans la figure III.2.
Tension de seuil (V)
12.0
Tension de seuil en fonction de l'epaisseur de
l'oxyde
10.0
8.0
6.0
Simulation
4.0
Théorie
2.0
0.0
0.0
0.5
1.0
1.5
2.0
Epaisseur de l'oxyde (μm)
Figure III.2 : La tension de seuil en fonction de l’épaisseur de l’oxyde.
D’après la figure précédente, on constate que plus l’épaisseur de la couche d’oxyde
augmente, plus la tension de seuil augmente, donc on a besoin de plus d’énergie pour
passer de l’état bloqué à l’état passant du transistor où le canal d’inversion se forme et le
transistor commence à conduire. On constate que l’allure des courbes est conforme avec
les résultats obtenus par Baliga [4].
38
Ce résultat est conforme avec la théorie obtenue par application numérique de la
formule de la tension de seuil. Le décalage observé entre les deux courbes provient de la
précision des paramètres utilisés pour le calcul de la tension.
III.1.2-Effet de la charge d’interface
De même manière, les simulations de la structure du VDMOS pour différentes
concentrations de charges d’interface, nous ont permis d’aboutir aux courbes de la figure
(III.3) qui illustre les données obtenues par simulation et par application de la formule de
la tension de seuil. Ces courbes ci-dessous montrent que la tension de seuil diminue en
augmentant la charge d’interface.
Tension de seuil (V)
12.0
Tension de seuil en fonction de charges
d'interface
10.0
8.0
6.0
Simulation
4.0
Théorie
2.0
0.0
0.00E+00
5.00E+10
Charges d'interface
1.00E+11
(cm-2)
Figure III.3 : La tension de seuil en fonction de charges d’interface.
En effet, d’après l’expression de la tension de seuil, on a le terme Qss, représentant la
densité de charge fixe à l’interface, au numérateur d’une fraction qu’on soustrait. Par la
suite, lorsque Qss augmente, la fraction
augmente, c'est-à-dire on retranche une
valeur positive plus grande d’une autre positive, alors Vth diminue. D’un point de vu
physique, les charges d’interface représentent les défauts à l’interface Si-SiO2. Ces
défauts sont des centres de pièges d’impuretés qui vont aider à la circulation du courant
dans le canal.
III.1.3-Effet de la concentration du dopage en P
Pour étudier l’effet de la concentration du dopage en P dans le canal d’inversion,
plusieurs simulations ont été faites en variant à chaque reprise la concentration adoptée.
La figure ci-dessous montre que la tension de seuil augmente en augmentant la
concentration du dopage en P de la zone du canal.
39
Tension seuil en fonction du dopage de type P
14.0
Tension seuil (V)
12.0
10.0
8.0
6.0
Simulation
4.0
Théorie
2.0
0.0
2.0E+15
4.0E+15
6.0E+15
8.0E+15
Concentration du dopage de type P
1.0E+16
(cm-3)
Figure III.4 : La tension de seuil en fonction de la concentration du dopage en P.
En fait, en dopant une zone par une concentration donnée de type P, on l’implémente
par des quantités de trous. Ainsi, lors de la circulation des électrons dans ce canal, des
recombinaisons auront lieu entre ces électrons et les trous déjà présents grâce au dopage.
Alors plus en augmente le dopage en P, plus on a des trous favorisant plus de
recombinaisons, et le transistor nécessite ainsi une tension de seuil plus élevée pour
atteindre son état de conduction.
III.1.4-Effet de la concentration du dopage de la source en N+
La concentration du dopage en N+ dans la zone de la source n’a pas beaucoup
d’influence sur la tension de seuil. La figure III.5 montre que la tension de seuil varie peu
en augmentant, d’une façon remarquable, la concentration en N+ de la zone de source. Ce
résultat est assez clair à travers l’expression de la tension de seuil qui est indépendante de
la concentration du dopage en N+ de la zone formant la source.
40
Tension de seuil en fonction du
dopage de type N+
Tension de seuil (V)
10.0
8.0
6.0
4.0
2.0
0.0
0.0E+00
5.0E+16
1.0E+17
Concentration du dopage de type N+ (cm-3)
Figure III.5 : La tension de seuil en fonction de la concentration du dopage de la source en N+
III.2-Effet de la mobilité des électrons dans le canal sur les
caractéristiques de sortie du VDMOS
Les caractéristiques de sortie ID (VDS) du transistor VDMOS de puissance sont très
sensibles à l’état d’interface Si-SiO2 du canal ainsi qu’à la vitesse de saturation Vsat des
électrons. Nous avons simulé ces caractéristiques en fonction de ces paramètres qui
contrôlent la valeur du courant dans le canal.
III.2.1 Effet de charges d’interface
En fixant la vitesse de saturation des électrons, et en faisant varier à chaque reprise la
densité des charges d’interface, on a pu repérer la modification des caractéristiques de
sortie du transistor. Ce travail a été fait pour plusieurs valeurs de la tension de grille.
Dans la figure III.6 on illustre les résultats obtenus pour deux valeurs de la tension de
grille (7et 9V), et ceci pour plusieurs valeurs des charges d’interface.
41
Qss= 7e10 q/cm2
Qss= 6e10 q/cm2
Vg = 9V
Qss= 5e10 q/cm2
Qss= 7e10 q/cm2
Qss= 6e10 q/cm2
Vg = 7V
Qss= 5e10 q/cm2
Figure III.6: Le courant de drain en fonction de la tension du drain pour différentes concentrations
de charges d’interface sous différentes tensions de grille.
En augmentant la concentration des charges d’interface, le courant de drain accroit.
En effet en augmentant la charge d’interface, les défauts à l’interface entre oxyde et zone
du canal P seront réduits, donc on a moins de recombinaisons entre les électrons
traversant le canal et les trous, constituant les défauts, à l’interface ; d’où l’augmentation
de l’intensité du courant circulant entre le drain et la source.
III.2.2-Effet de la vitesse de saturation
De même, on a effectué les simulations en fixant la charge d’interface et en faisant
varier la vitesse de saturation des électrons, pour deux tensions de grille différentes (7V
et 8V). Les résultats sont illustrés dans la figure (III .7). On constate que l’augmentation
de la vitesse de saturation entraine l’augmentation du courant de saturation de drain. En
effet, cette vitesse est fonction des champs longitudinal et transversal dans le canal et
représente la vitesse limite des porteurs dans le canal. Elle affecte le paramètre de la
mobilité des porteurs et par conséquent le niveau de courant de saturation.
42
Figure III.7: Le courant de drain en fonction de la tension du drain pour différentes vitesses de
saturation sous différentes tensions de grille.
III.3-La tension de claquage
La tension de claquage dépend de deux paramètres : la densité du dopage en N- de la
couche d’épitaxie et de l’épaisseur de cette couche. L’intégrale suivant (formule I.20),


conditionne le claquage du VDMOS : I n    n . exp    n   p dx' dx .
W

0
W
x
En première étape on a fixé l’épaisseur de la couche d’épitaxie, et en variant la
concentration du dopage de cette couche, on a eu, à chaque itération, une courbe
montrant la variation du courant de drain en fonction de la tension de grille.
43
.
Figure III.8 : Le courant de drain en fonction de la tension de drain pour une épaisseur de 90 μm et
une concentration de 1.1015 cm-3.
De ces courbes on a extrait la tension de claquage correspondante à chaque cas.
Effet de la concentration du dopage de la
couche d'épitaxie sur la tension de claquage
(échelle logarithmique)
Tension de claquage (V)
10000
1000
100
10
1
1.00E+13
1.00E+14
1.00E+15
Dopage de la couche d'épitaxie (cm-3)
1.00E+16
Figure III.9: La tension de claquage en fonction de la concentration du dopage de la couche
d’épitaxie pour une épaisseur de 90 μm de cette couche.
En deuxième étape on a changé l’épaisseur de la couche d’épitaxie, puis on a repris la
même démarche déjà décrite. Alors on a pu extraire des nouvelles valeurs de la tension de
claquage et ainsi de suite pour plusieurs valeurs d’épaisseur de la couche en question.
44
Tension de claquage (V)
Ayant toutes les valeurs nécessaires, on a pu collecter les données permettant de
tracer la courbe de la tension de claquage en fonction de l’épaisseur de la couche
d’épitaxie pour une concentration fixe de dopage de cette couche.
Effet de l'épaisseur de la couche d'épitaxie sur la
tension de claquage
600
500
400
300
200
100
0
0
100
200
300
400
Epaisseur de la couche d'épitaxie (μm)
500
Figure III.10: La tension de claquage en fonction de l’épaisseur de la couche d’épitaxie pour une
concentration du dopage de 1.1014 cm-3 pour cette couche.
Ainsi à partir des données de simulation on a tracé la courbe universelle de la tension
de claquage du transistor MOS de puissance, en fonction du dopage et de l’épaisseur de
la couche épitaxiée.
Tension de claquage (V)
10000
Effet de l'epaisseur et du dopage de la couche
d'épitaxie sur la tension de claquage
(échelle logarithmique)
1000
10 μm
20 μm
100
40 μm
90 μm
10
200 μm
400 μm
1
1.00E+13
1.00E+14
1.00E+15
Dopage de la couche d'épitaxie
1.00E+16
(cm-3)
Figure III.11: La variation de la tension de claquage en fonction du dopage de la couche d’épitaxie
pour différentes épaisseurs de cette couche.
45
On constate que pour obtenir une tension de claquage élevée, on a besoin de diminuer
la concentration du dopage N- de la couche d’épitaxie et d’augmenter l’épaisseur de
celle-ci.
Ainsi le choix de la concentration du dopage de la couche d’épitaxie et de son
épaisseur conditionne la tenue en tension. Mais d’autre part, un choix défavorable de ces
paramètres est pénalisé par une augmentation de la résistance à l’état passant qu’on
cherche toujours à minimiser pour réduire la consommation de l’énergie et par la suite
réduire le temps de commutation du transistor. Or, d’un autre côté, le temps de
commutation est affecté par les capacités inter-électrodes qui sont fonction des
paramètres de cette région intercellulaire.
III.4-Le temps de commutation
Pour étudier l’effet de certains paramètres sur le temps de commutation du transistor
MOS de puissance, on a du faire le codage, dans Deckbuild, en utilisant l’outil
Mixedmode et en définissant le circuit de la figure (III.12). Dans ce circuit, la source du
VDMOS est connectée à la terre. Sur la grille on applique une pulse carrée 0V-10V,
ayant un temps de montée égale au temps de descente de valeur 15ns. Du côté drain on a
reliée une résistance de 10KΩ avec une source de tension continue VDD=40V.
Figure III.12: Le schéma du circuit simulé.
Pour la simulation, on a appliqué l’impulsion dont la courbe est illustrée sur la figure
suivante :
46
Figure III.13: La pulse générée par la source Vg.
Comme les deux limites qui se posent pour opérer en haute fréquence sont le temps
de transit dans la région de drift et la charge et décharge des capacités de grille Cgs et
drain inter-cellule Cgd, les simulations ont été faites pour examiner l’effet de ces
capacités et de la résistance à l’état passant Ron sur le temps de commutation du
composant.
III.4.1-L’effet de l’épaisseur de la couche d’oxyde de grille
En augmentant l’épaisseur de l’oxyde, les capacités inter-électrodes Cgs et Cgdmax vont
augmenter, entrainant ainsi une diminution de la fréquence de commutation, donc une
augmentation du temps de commutation, et par la suite, la consommation de l’énergie
augmente [4] :
(III.1)
avec C est la capacité équivalente à Cgs et Cgd.
Ainsi plusieurs simulations aves des épaisseurs différentes de cette couche ont
conduit au résultat suivant :
47
Figure III.14: La variation de la tension du drain pour différentes épaisseurs d’oxyde.
D’après les graphes obtenues et en exportant les résultats dans « Excel », et sachant
que le temps de montée correspond à la durée de passage de 10% à 90% de la valeur
finale de la tension (c.à.d pour le passage de la tension du drain de 4V à 36V dans notre
cas), on a pu collecter les valeurs du tableau suivant :
Epaisseur d’oxyde
Tox (en μm)
Temps de montée
(en s)
1.3
1.8
2.05
1,65.10-7
1,68.10-7
1,69.10-7
Tableau III.1: Temps de montée en fonction de l’épaisseur d’oxyde.
Une augmentation du temps de commutation va entrainer l’augmentation de la
puissance dissipée lors de la commutation. Ceci est bien clair dans la figure III.15 qui est
basée sur l’expression des pertes P = VDS . IDS (formule I.19), et sur les simulations
accomplies pour diverses épaisseurs d’oxyde.
48
4.50E-02
4.00E-02
3.50E-02
Pertes (en W)
3.00E-02
2.50E-02
2.00E-02
Tox=1.3 μm
1.50E-02
ox=1.8 μm
1.00E-02
Tox=2.05 μm
5.00E-03
0.00E+00
0.00E+00 2.00E-07 4.00E-07 6.00E-07 8.00E-07 1.00E-06 1.20E-06
-5.00E-03
Temps (en s)
Figure III.15: Les pertes de commutation dans le VDMOS selon l’épaisseur de l’oxyde.
III.4.2-L’effet de la résistance Ron
L’épaisseur de la couche d’épitaxie N- et sa concentration de dopage sont deux
paramètres permettant de contrôler la résistance à l’état passant du transistor, donc le
temps de transit dans la zone de drift.
En augmentant l’épaisseur de la couche d’épitaxie N-, pour une concentration donnée
du dopage, la tenue en tension augmente comme le montre la section III.3 et la figure
III.11 de ce chapitre. D’autre part, la résistance en état passant augmente aussi ce qui
entraine une augmentation du temps de commutation. Donc il est important de garder une
petite épaisseur de la couche d’épitaxie, par la suite de la zone de drift pour avoir un
temps de commutation réduit. Les résultats obtenus sont conformes à ce raisonnement
(figure III.16 et tableau III.2).
49
Figure III.16: La variation de la tension du drain pour différentes épaisseurs de la couche d’épitaxie.
Epaisseur de la
couche d’épitaxie
(en μm)
Temps de montée
(en s)
50
200
400
1,65.10-7
1,67.10-7
1,7.10-7
Tableau III.2 : Temps de montée en fonction de l’épaisseur de la couche d’épitaxie.
A noter que ce cas de limitation en fréquence est rarement rencontré puisqu’elle se
situe dans le domaine de gigahertz. Le même effet sur les pertes en commutation est
obtenu et illustré dans la figure suivante.
50
4.00E-02
3.50E-02
Pertes (en W)
3.00E-02
2.50E-02
H=50 μm
2.00E-02
H=200 μm
1.50E-02
H=400 μm
1.00E-02
5.00E-03
0.00E+00
0.00E+00
-5.00E-03
5.00E-07
1.00E-06
Temps (en s)
Figure III.17: Les pertes de commutation dans le VDMOS selon l’épaisseur de la couche d’épitaxie.
D’autre part, on constate que l’augmentation de la concentration du dopage de la
couche N- entraine une augmentation du temps de commutation. L’interprétation de ce
résultat réside dans la capacité de déplétion intercellulaire. Cette capacité dépend
fortement du dopage de la couche N- (formule I.41 et figure III.18) :
Cdgd =
Figure III.18: La capacité grille-drain en fonction du dopage de la couche N-.
51
Sachant que le temps de commutation est fonction de la résistance à l’état passant et
des différentes capacités de la structure, toute augmentation de la capacité entraine une
réduction de la fréquence et par conséquent une augmentation du temps de commutation
du transistor. En se rapportant à la consommation durant la commutation, nous avons
calculé et constaté que cette consommation augmente (figure III.20) ce qui est conforme
avec les expressions théoriques des paramètres.
Figure III.19: La variation de la tension du drain pour différentes concentrations de dopage de la
couche d’épitaxie.
Concentration du
dopage ND (en cm-3)
Temps de montée
(en s)
1.1014
2.1014
3.1014
1,66.10-7
2.29.10-7
2.82.10-7
Tableau III.3 : Temps de montée en fonction de la concentration du dopage de la couche d’épitaxie.
Les pertes de commutation sont illustrées sur la figure ci-dessous.
52
4.50E-02
4.00E-02
3.50E-02
Pertes(W)
3.00E-02
2.50E-02
dp=1e14 cm-3
2.00E-02
dp=2e14 cm-3
1.50E-02
dp=3e14 cm-3
1.00E-02
5.00E-03
0.00E+00
0.00E+00
-5.00E-03
5.00E-07
1.00E-06
Temps (s)
Figure III.20: Les pertes de commutation dans le VDMOS selon la concentration du dopage de la
couche d’épitaxie.
III.5-Conclusion
Dans ce chapitre on a présenté les résultats obtenus suite aux simulations effectuées
avec le logiciel SILVACO dans le but d’étudier l’effet de plusieurs paramètres
géométriques (épaisseurs de l’oxyde et de la couche d’épitaxie) et technologiques
(dopage de la couche d’épitaxie, des zones du canal et de la source, charges d’interface)
sur les caractéristiques du transistor MOS de puissance. D’autres simulations avaient le
but d’expliquer l’évolution des temps de commutation du VDMOS et les pertes dissipées
durant cette phase.
53
CONCLUSION GENERALE
Dans le premier chapitre, nous avons introduit la structure du transistor VDMOS de
puissance et ses différentes régions internes. Dans une première partie on a étudié son
fonctionnement dans les 2 états passant et bloqué en insistant, particulièrement, sur les
tensions de seuil et de claquage, alors que dans une deuxième partie on a analysé le
régime dynamique en introduisant les différentes capacités inter-électrodes. Ainsi chaque
zone du transistor peut être schématisée électriquement par les résistances et capacités
correspondantes.
Dans le deuxième chapitre on a introduit les diverses modules du simulateur
SILVACO. On a défini, dans ATLAS, la structure du VDMOS caractérisée par ses
différents paramètres technologiques et géométriques. D’autre part, les équations,
régissant le fonctionnement du MOS de puissance dans le simulateur physique, ont été
développées ainsi que la définition de maillage. Ensuite on a exposé comment obtenir les
solutions et les exploiter, et on a terminé avec le choix du modèle de mobilité adapté à
notre étude.
Dans le troisième chapitre on a présenté les résultats obtenus suite aux simulations
effectuées dans le logiciel SILVACO dans le but d’étudier l’effet de plusieurs paramètres
géométriques (épaisseurs de l’oxyde et de la couche d’épitaxie) et technologiques
(dopage de la couche d’épitaxie, des zones du canal et de la source, charges d’interface)
sur les caractéristiques du transistor MOS de puissance. D’autres simulations avaient le
but d’attaquer le temps de commutation du VDMOS et les pertes dissipées durant cette
phase.
Pour le futur de ce travail, une étude approfondie des paramètres physique et
technologique de la structure devrait améliorer les performances statique et dynamique
du composant dans le but d’obtenir un composant à faibles pertes et qui pourra être utilisé
dans des applications de puissance à haute fréquence d’utilisation.
54
BIBLIOGRAPHIE
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Trans. Elect. Devices, Vol. ED-30, pp. 658-663, 1983.
57
ANNEXE
 STRUCTURE
go atlas
mesh
x.m loc=0
spacing=0.5
x.m loc=3
spacing=0.2
x.m loc=5
spacing=0.2
x.m loc=7
spacing=0.5
x.m loc=12
spacing=2
y.m loc=-2
spacing=0.1
y.m loc=-1.3 spacing=0.1
y.m loc=0
spacing=0.1
y.m loc=3
spacing=0.1
y.m loc=6
spacing=0.1
y.m loc=90
spacing=5
y.m loc=101
spacing=5
#REGIONS AND ELECTRODES
region num=1 y.min=0
y.max=90
silicon
region num=2 y.min=90
y.max=100 silicon
region num=3 y.min=0
y.max=6
x.min=0
x.max=7
silicon
region num=4 y.min=0
y.max=3
x.min=3
x.max=5
silicon
region num=5 y.min=-2
y.max=0
oxide
elect num=1 name=gate
x.min=4.5 x.max=12
y.min=-2
y.max=-1.3
elect num=2 name=source x.min=0
x.max=3
y.min=-2
y.max=0
elect num=3 name=drain x.min=0
x.max=12
y.min=100 y.max=101
#DOPING
doping uniform n.type conc=1e14
doping uniform n.type conc=1e17 y.min=90 y.max=100
doping gauss p.type conc=5e15 char=0.5 junc=0.2 y.min=0 y.max=6 x.min=0 x.max=7
doping gauss n.type conc=1e17 char=0.5 junc=0.2 y.min=0 y.max=3 x.min=3 x.max=5
save outfile=vmos_00.str
tonyplot vmos_00.str
quit
 TENSION DE CLAQUAGE
go atlas
mesh inf=vmos_00.str master.in
models cvt srh print numcarr=2
impact selb
#MATERIAL CONTACT INTERFACE AND MODELS
contact num=1 name=gate
n.polysilicon
contact num=2 name=source
contact num=3 name=drain
interface qf=7e10
method newton trap maxtraps=10 climit=1e-4
solve init
solve vgate=0
solve vsource=0
output e.field flowlines e.temp e.mobility h.mobility
log outf=t_claquage.log
solve vdrain=0.03
solve vdrain=0.1
solve vdrain=0.25 vstep=0.25 vfinal=2 name=drain
solve vstep=1 vfinal=10 name=drain
solve vstep=2 vfinal=500 name=drain
solve vstep=1 vfinal=600 name=drain compl=1e-6 cname=drain outf=vbr_1_0.str \
master onefile
extract name="bv" max(v."drain")
i
tonyplot t_claquage.log -set vbr_1.set
tonyplot vbr_1_0.str -set vbr_1_0.set
quit
 TENSION DE SEUIL
go atlas
mesh inf=vmos_00.str master.in
#MATERIAL CONTACT INTERFACE AND MODELS
contact num=1 name=gate
n.polysilicon
contact num=2 name=source
contact num=3 name=drain
interf qf=7e10
models cvt srh print numcarr=2
method gummel newton
solve init
solve vdrain=0.1
output efield flowlines
log outf=id_vd.log master
solve vgate=0 vstep=0.5 vfinal=10 name=gate
save outf=efield_vmos.str
extract name="nvt" (xintercept(maxslope(curve(abs(v."gate"),abs(i."drain")))) \
-abs(ave(v."drain"))/2)
tonyplot efield_vmos.str -set efield_vmos.set
tonyplot id_vd.log
quit
 IDS EN FONCTION DE VDS
go atlas
mesh inf=vmos_00.str master.in
#MATERIAL CONTACT INTERFACE AND MODELS
contact num=1 name=gate
n.polysilocon
contact num=2 name=source
contact num=3 name=drain
interf qf=7e10
models cvt srh print numcarr=2
method gummel newton
solve init
solve name=gate vgate=0 vstep=2 vfinal=8
solve vgate=10
output e.field flowlines e.mobility h.mobility
log outf=ids_vds.log
solve name=drain vdrain=0 vfinal=20 vstep=1
save outf=ids_vds_10.str
tonyplot ids_vds.log -set vbr_1.set
quit
 IDS EN FONCTION DE VGS
go atlas
mesh inf=vmos_00.str master.in
#MATERIAL CONTACT INTERFACE AND MODELS
contact num=1 name=gate
n.polysilicon
contact num=2 name=source
contact num=3 name=drain
interf qf=7e10
models cvt shr print numcarr=2
method gummel newton
solve init
solve name=drain vdrain=0 vfinal=4.5 vstep=0.5
solve vdrain=5
output e.field flowlines e.mobility h.mobility
log outf=ids_vgs.log
solve name=gate vgate=0 vfinal=10 vstep=0.5
ii
save outf=ids_vgs_5.str
tonyplot ids_vgs.log
quit
 TEMPS DE COMMUTATION (EN MIXEDMODE)
go atlas
.begin
amos 1=gate 0=source 2=drain width=100000 infile=vmos_00.str
vdd 3 0 39
r1 2 3 10k
vg 0 1 pulse 0 10 1ns 15ns 15ns 650ns 1.2us
.numeric dtmax=1us lte=0.05 vchange=2
.options relpot print
.log outfile=out
.save master=out
.tran 1ps 1.2us
.end
models device=amos srh cvt print
contact device=amos num=1 name=gate
n.polysilocon
contact device=amos num=2 name=source
contact device=amos num=3 name=drain
impact device=amos selb
interface qf=7e10
method newton
go atlas
tonyplot out_tr.log
quit
iii