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Méthodologies de conception des systèmes sur puce ENSSAT EII et M2R SISEA/SE
© Olivier Sentieys, ENSSAT-IRISA, 2009 1
De l'algorithme au système sur puce
Méthodologies, applications et perspectives
Méthodologie de conception
des systèmes intégrés
Olivier Sentieys
IRISA
ENSSAT - Université de Rennes 1
EII3/M2R - 2
A la fin du cours vous …
 posséderez des notions générales sur :
• les systèmes sur puce (SoC)
o architecture, principaux composants, bus
o outils de conception système, compilation logicielle
o métriques (performance, énergie, coût)
• les nouvelles architectures des DSP et FPGA
 saurez modéliser un algorithme (signal) par un graphe
• métriques, transformations et optimisation
 saurez concevoir un composant ou un processeur spécialisé
depuis l'algorithme (notion de synthèse d’architecture)
 saurez concevoir et optimiser du code sur une architecture
spécialisée
ISE Tronc Commun
EII3/M2R - 3
Je m’excuse d’avance pour
 les acronymes non définis
• en cas de problème, n’hésitez pas à m’en demander la
définition
 les transparents en anglais
• issus d’un autre cours fait en anglais
• et dont l’intérêt de les traduire me paraît assez faible
 les transparents en franglais
• same as au dessus
 tout le reste
PLAN
1.1. Évolutions technologiques
1.2. Évolution des applications
1.3. Systèmes sur Silicium
1.4. Méthodes de conception des SoC
1.5. Evolution des méthodologies
1.6. Solutions architecturales
1.7 Métriques de comparaison

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© Olivier Sentieys, ENSSAT-IRISA, 2009 2
1. Évolutions technologiques
EII3/M2R - 6
Silicon Technology
0.35 µm in 1995, 0.25 µm in 1998, 0.18 µm in 2000
 130 nm in 2002, 90 nm in 2004, 65 nm in 2007
 45 nm in 2010 (first chip in 2008)
• 11-15 metal levels, wafer 30cm
• 0.6-0.9 Volts
• 700 MHz (ASIC) - 9 GHz (on-chip 12 inverters) - 5 GHz (off-chip)
• 3-4 (MPU), 1 (DRAM) - 4-8 (ASIC) cm2
• DRAM: 4Gbits, 4Gbits/cm2, 0.005 $/Mbits
• 300 (MPU) - 6000 (ASIC) MTr/cm2, 0.05-0.1 $/MTr (MPU)
• SRAM: 1500MTr/cm2, 250Mbits/cm2
• 6000 RISC processors (e.g. ARM7)
 32 nm in 2013 (first chip in 2010)
 11 nm in 2019-2021 and then ?
• Post-Silicon Technologies (nanotechnologies)
[ITRS 2009]
Silicon Atom
5.43 A
(0.5 nm)
EII3/M2R - 7
Silicon in 2012-2015
 Power Supply: 0.6-0.8 V
 Technology: 20-28 nm CMOS (200 Ang.)
• 20 GTransistors, wafer 45 cm, 2-4 cm2, 13-17 metal levels
• Inverter 2.5 ps, 0.6 Volt
• 33 GHz (on-chip 12 inverters) - 29 GHz (off-chip)
• DRAM 16 GBits at 10ns, 0.006 $/Mbits
• SRAM (cache) 1 GBits at 1.5ns
• 256-bit Bus
 More than 8500 Person.Month Design Cycle
 Software!
 Mask set is few M$US
EII3/M2R - 8
Technology Scaling
 Scaling factor : s
• Between two successive generations: s # 0.7
130 nm 90 nm 65 nm

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EII3/M2R - 9
Technology Evolution
 Chip area: x2 every 3 years
 Number of transistor:
• Logic : x2 every 3 years
• Memory : x4 every 3 years
 Speed:
• Logic : x2 every 3 years
• Memory : x4 every 10 years
 Processor performance
• 50% per year
Moore’s Law from last millennium to now
EII3/M2R - 10
Technology Evolution
 Scaling factor between two successive generations: s
W, L, H, tox (gate, interconnect)
s
Transistor area (W.L)
s2
Capacitance per unit area: Cox
1/s
C=WLCox
s
R=ρL/WH
1/s
Gate Delay (Vdd, Vt scaling)
s
Local Wire Delay (RC)
1
Constant Length (L) Wire Delay
1/s2
EII3/M2R - 11
Technology Evolution
 Gate and Interconnect Delay
[ITRS2002]
EII3/M2R - 12
Power Supply Voltage Evolution
 Power and Substrate Noises
• Vdd scaling → SNR 
[© R. Rutenbar, CMU]

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EII3/M2R - 13
Interconnection Length
[Source: INTEL]
– Light Speed: 300µm/ps
– Diagonal : 30 mm (21mm side)
– 100 ps
– 1 clock cycle @ 10GHz
– In real 5-10 clock cycles
EII3/M2R - 14 [Source: Intel]
[Source : IBM]
Reducing wire delay
 Height of wires
 Copper
 Repeaters
Metal layers to reduce wire delay
in Intel's 65 nm CPUs
EII3/M2R - 15
Semiconductor market
 “The global semiconductor
market hit a new record in 2006
with a sales volume of $247.7
billion, up 8.9 percent from
2005”, the Semiconductor
Industry Association (SIA)
reported.
 “Sales growth was largely
driven by consumer products
such as cellphones, MP3
players and HDTV receivers.”
 SIA is forecasting that the
semiconductor market will grow
10 percent to $273.8 billion in
2007.
 235 million units of PC were shipped in 2006,
 but more than 1 billion cellphones…
• Market is in DSP, MCU and memory
EII3/M2R - 16
Bénéfices ?
 Aujourd'hui un jeu de masques de fabrication : $2M
• $10 DSP : 20% de bénéfice => 1M de pièces pour générer
du profit
• Exemple : NVIDIA chip [ST] (accélération vidéo)
o 15M gates
o $150M de coût total de conception/fabrication
 FPGA vs ASIC
• Turn point en 0.18u : 15 000 pièces
• Turn point en 90nm : 500k – 1M pièces

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2. Évolutions des applications
EII3/M2R - 18
Ère post PC
EII3/M2R - 19
4G
Evolution des communications
DECT
GSM
ISDN/ADSL ATM, SONET, …
10kbs 2Mbs 100Mbs
Data Rate
Mobility
Range
0
10m
100m
1km
10km
2.5G
EDGE/GPRS
UMTS
3G
Bluetooth
ZigBee
802.11n/b
WLAN 802.11g/a
30 6000 MOPS
Bit/nJ
WiMax
802.16a
3GPP-LTE
EII3/M2R - 20
Algorithmic
Complexity
Processor' Performance
Moore’s Law
Log Complexity
Time
1982 1992 2002 2012
2G
3G
1G
Cellular generations
Shannon beats Moore beats Chemists
[After Rabaey]
Battery Capacity