Transistors et architecture de Von Neumann - e-campus
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Introduction aux architectures matérielles Transistors et architecture de Von Neumann Sylvain Chevallier [email protected] IUT de Vélizy Université de Versailles Saint-Quentin 26 janvier 2015 Transistors Portes logiques Architecture de von Neumann Sommaire Transistors Portes logiques Architecture de von Neumann S. Chevallier 26/1/2015 Architecture 2 / 35 Transistors Portes logiques Architecture de von Neumann Les transistors • 3 broches (drain, grille, source) • interrupteur contrôlé par la grille S. Chevallier 26/1/2015 Architecture 3 / 35 Transistors Portes logiques Architecture de von Neumann Les transistors • Utilisent 3 semi-conducteurs : le silicium Si, le germanium Ge et l’arséniure de gallium AsGa • Deux types de mélanges : n et p, disposant d’un électron en plus ou en moins • Technologie appelée CMOS (Complementary Metal-Oxide-Semiconductor) ou MOSFET S. Chevallier 26/1/2015 Architecture 4 / 35 Transistors Portes logiques Architecture de von Neumann Loi d’Ohm • Le courant va d’un point de potentiel élevé vers un point de potentiel faible • Analogie directe entre le potentiel et la pression, le courant et le débit • Pour un tuyau donné, le débit est proportionnel à la différence de pression entre ses extrémités • débit = différence de pression diamètre débit exprimé en Ampères (A) différence de potentiel en Volts (V) impédance ou résistance en Ohms (Ω) S. Chevallier 26/1/2015 Architecture 5 / 35 Transistors Portes logiques Architecture de von Neumann La mémoire vive RAM : Random Access Memory • Stockage temporaire des données • Temps de cycle court pour ne pas ralentir le processeur • Souvent volatile (perte d’information lorsqu’elles ne sont plus alimentée) Deux types de RAM • les RAM statiques (SRAM) • les RAM dynamiques (DRAM) S. Chevallier 26/1/2015 Architecture 6 / 35 Transistors Portes logiques Architecture de von Neumann La mémoire vive SRAM : bascule de 4 ou 6 transistors DRAM : information stockée dans un condensateur S. Chevallier 26/1/2015 Architecture 7 / 35 Transistors Portes logiques Architecture de von Neumann Comparaison La DRAM, par rapport à la SRAM, est : • Plus compacte • Consommation réduite • Condensateur doit être rafraîchi régulièrement →complique la gestion →augmente le temps d’accès • Toute lecture est destructive →réécriture obligatoire La DRAM, choix privilégié pour la mémoire centrale : • Plus grande densité, coût par bit plus faible La SRAM, pour les caches et les registres : • plus rapides mais plus chères S. Chevallier 26/1/2015 Architecture 8 / 35 Transistors Portes logiques Architecture de von Neumann Bref historique de la DRAM DRAM FPM Fast Page Mode, 1987, 33 à 50 MHz. Asynchrones. Ajout des pages mémoires. DRAM EDO Extended Data Out, 1995, 33 à 50 MHz. Asynchrones. Cycles de rafraîchissement plus long. DRAM BEDO Bursted EDO, 1996, 66 MHz. Asynchrones. Blob d’écriture pour accélérer les E/S. SDRAM Synchronous DRAM, 1997, 100 MHz. Synchronization des E/S, suppressions des temps d’attentes. DDR SDRAM Double Data Rate SDRAM, 2000, 133 à 200 MHz. Utilisent le front montant et descendant pour synchroniser les E/S. DDR2 SDRAM 100 à 600 MHz. Double la fréquence du bus. DDR3 SDRAM 400 à 1066 MHz. Réduction de la consommation, augmentation de la capacité de prélecture. DDR4 SDRAM 2133 MHz à 3,2 GHz (théorique). Baisse de la tension et augmentation de la fréquence. S. Chevallier 26/1/2015 Architecture 9 / 35 Transistors Portes logiques Architecture de von Neumann DRAM EDO SDRAM (1995) S. Chevallier 26/1/2015 DDR3 SDRAM (2011) Architecture 10 / 35 Transistors Portes logiques Architecture de von Neumann Les mémoires mortes • Permet la conservation des information même sans alimentation électrique • ROM : Read Only Memory • Mémoires non-volatiles • Inscription en mémoire possible mais coûteuse, appelée programmation Plusieurs types de ROM : • ROM • PROM • EPROM • EEPROM • Flash EPROM S. Chevallier 26/1/2015 Architecture 11 / 35 Transistors Portes logiques Architecture de von Neumann La ROM • Programmée en usine, aucune modification, densitée élevée • Mémoire rapide, production en grande quantitée S. Chevallier 26/1/2015 Architecture 12 / 35 Transistors Portes logiques Architecture de von Neumann Les ROM programmables La Programmable ROM (PROM) • Les liaisons à diodes de la ROM sont remplacées par des fusibles • Génération de court-circuits pour supprimer les fusibles • Claquage en quelques minutes, coût faibles mais modification impossible L’Erasable Programmable ROM (EPROM) • Point mémoire avec un transistor FAMOS • Programmable et effacable (exposition aux UV pendant 20 min) • Écriture lente, pas d’effacement partiel L’Electrically EPROM (EEPROM) • Transistor SAMOS, programmable et effacable électriquement • Effacement par mot possible, très lente et relativement chère S. Chevallier 26/1/2015 Architecture 13 / 35 Transistors Portes logiques Architecture de von Neumann La Flash EPROM Deux types de mémoires flash : NAND et NOR NOR architecture semblable au EEPROM, assemblage de cellules élémentaires NAND interface d’E/S indirecte, structure plus petite • Flash NAND à un coup et une consommation réduite, mais ne permet pas une lecture octet par octet S. Chevallier 26/1/2015 Architecture 14 / 35 Transistors Portes logiques Architecture de von Neumann Sommaire Transistors Portes logiques Architecture de von Neumann S. Chevallier 26/1/2015 Architecture 15 / 35 Transistors Portes logiques Architecture de von Neumann Portes logiques S. Chevallier 26/1/2015 Architecture 16 / 35 Transistors Portes logiques Architecture de von Neumann Table de vérité • Table de vérité de la fonction AND à trois entrées • Table de vérité de la fonction NOR à trois entrées S. Chevallier 26/1/2015 Architecture 17 / 35 Transistors Portes logiques Architecture de von Neumann Algèbre de Boole A, B et C booléens • A + 0 = A, A + 1 = 1, A.0 = 0, A.1 = A, A + A = A, A.A = A • A.Ā = 0, A + Ā = 1, ( ¯A) = A commutativité A + B = B + A, A.B = B.A associativité A + (B + C ) = (A + B) + C , A.(B.C ) = (A.B).C distributivité A.(B + C ) = A.B + A.C , A + B.C = (A + B).(A + C ) Théorème de De Morgan ¯ = Ā + B̄, A + ¯ B = Ā.B̄ A.B S. Chevallier 26/1/2015 Architecture 18 / 35 Transistors Portes logiques Architecture de von Neumann Sommaire Transistors Portes logiques Architecture de von Neumann S. Chevallier 26/1/2015 Architecture 19 / 35 Transistors Portes logiques Architecture de von Neumann Les composant d’un processeur • Rôle du processeur • Exécuter des instructions, faire des calculs • Fonctionnement • Lire des nombres en entrée (binaire) • Mémoriser l’instruction à exécuter sur ces données • Fournir des nombres en sortie (binaire) • Gestion des données • Il faut de la mémoire pour conserver les résultats d’un calcul Ce processus est à répéter, en changeant les instructions après chaque opération : UAL Unité Arithmétique et Logique, avec l’additionneur comme composant de base Registres d’écriture, de lecture et des registres internes pour la gestion de l’opération en cours Mémoire pour le stockage temporaire Compteur pour cadencer les exécutions Multiplexeurs pour aiguiller les données et les instructions S. Chevallier 26/1/2015 Architecture 20 / 35 Transistors Portes logiques Architecture de von Neumann Le multiplexeur A une donnée B une donnée CDE commande d’aiguillage S égale à A ou B suivant la valeur de CDE • l’aguillage en gras est commandé par le signal CDE S. Chevallier 26/1/2015 Architecture 21 / 35 Transistors Portes logiques Architecture de von Neumann L’additionneur Bus d’entrée A et B Bus de sortie C Somme arithmétique Définition d’un bus Un ensemble de connexions de 1 bit. Un bus de n bit peut prendre 2n valeurs. S. Chevallier 26/1/2015 Architecture 22 / 35 Transistors Portes logiques Architecture de von Neumann La bascule D-latch Mémoire élémentaire de 1 bit D : entrée EN : contrôle Q : sortie La cellule fige la dernière valeur de D quand EN passe à0 S. Chevallier 26/1/2015 Architecture 23 / 35 Transistors Portes logiques Architecture de von Neumann Le registre Mémoire élémentaire de n bits ou case mémoire n cellules mémoire commandées par la même horloge • E est un assemblage (bus) de plusieurs bits Di • S est un bus de plusieurs bits Qi • Le registre est l’association de n bascules D en parallèle S. Chevallier 26/1/2015 Architecture 24 / 35 Transistors Portes logiques Architecture de von Neumann Mémoire élémentaire ADR 0 1 2 3 4 5 D3 1 D2 0 D1 1 D0 0 1 1 0 1 Bus R/W Sur le bus, on trouve : lecture valeur de l’adresse, le mode (R). Les données sont chargées sur le bus. écriture valeur de l’adresse, le mode (W). Les données sont lues depuis le bus. S. Chevallier 26/1/2015 Architecture 25 / 35 Transistors Portes logiques Architecture de von Neumann Question ADR 0 1 2 3 4 5 D3 1 D2 0 D1 1 D0 0 1 1 0 1 Bus R/W Rendez-vous sur m.socrative.com dans l’espace 89b405e3 Quelle est la taille de cette mémoire élémentaire ? 1 3 cases mémoire de 3 bits chacune 2 5 cases mémoire de 4 bits chacune 3 6 cases mémoire de 4 bits chacune 4 4 cases mémoire de 6 bits chacune S. Chevallier 26/1/2015 Architecture 26 / 35 Transistors Portes logiques Architecture de von Neumann Question ADR 0 1 2 3 4 5 D3 1 D2 0 D1 1 D0 0 1 1 0 1 Bus R/W Rendez-vous sur m.socrative.com dans l’espace 89b405e3 Quelle est la taille de cette mémoire élémentaire ? 1 3 cases mémoire de 3 bits chacune 2 5 cases mémoire de 4 bits chacune 3 6 cases mémoire de 4 bits chacune 4 4 cases mémoire de 6 bits chacune S. Chevallier 26/1/2015 Architecture 26 / 35 Transistors Portes logiques Architecture de von Neumann Le compteur • Q : valeur de sortie sur 4 bits (Q3, Q2, Q1, Q0) • P : valeur de préchargement sur 4 bits • LD : (load) commande de préchargement • H : horloge du compteur • Reset : remise à 0 du compteur S. Chevallier 26/1/2015 Architecture 27 / 35 Transistors Portes logiques Architecture de von Neumann Unité Arithmétique et Logique • L’UAL est la partie du processeur dédiée aux calculs • Elle dispose de mémoire rapide de type cache • Opérations arithmétiques (addition, soustraction, . . .) • Opérations logiques (ET, OU, comparaison, décalage, . . .) S. Chevallier 26/1/2015 Architecture 28 / 35 Transistors Portes logiques Architecture de von Neumann La machine de von Neumann S. Chevallier 26/1/2015 Architecture 29 / 35 Transistors Portes logiques Architecture de von Neumann La machine de von Neumann S. Chevallier 26/1/2015 Architecture 30 / 35 Transistors Portes logiques Architecture de von Neumann La machine de von Neumann S. Chevallier 26/1/2015 Architecture 31 / 35 Transistors Portes logiques Architecture de von Neumann La machine de von Neumann S. Chevallier 26/1/2015 Architecture 32 / 35 Transistors Portes logiques Architecture de von Neumann Pour essayer Machine de von Neumann en ligne : http://vnsimulator.altervista.org/index.php S. Chevallier 26/1/2015 Architecture 33 / 35
