Electronique ultime - Institut d`Electronique Fondamentale

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Electronique ultime
Sylvie Galdin-Retailleau, Arnaud Bournel, Philippe Dollfus
Institut d'Electronique Fondamentale - Bât. 220 - Université Paris Sud - 91405 Orsay Cedex
Tél. : [phone], Fax : [phone], Mél. : [e-mail]
Mots clés : Architecture, Canal, CMOS, Dimensionnement, Dopage, Grille, Hétérostructure, Implantation,
Interconnexions, MOSFET, NanoMOS, Oxyde, Quantification, Recuit, Roadmap, Silicium, SOI, Substrat, Transistor,
Tunnel
Plan
Electronique ultime.............................................................................................................................................................1
1. Introduction..........................................................................................................................................................1
2. La technologie CMOS..........................................................................................................................................4
3. Mise à l'échelle des MOSFET..............................................................................................................................8
3.1. Principes .....................................................................................................................................................8
3.2. Effets de canal court ...................................................................................................................................8
3.3. Règles de dimensionnement .......................................................................................................................9
3.4. Bilan : roadmap ITRS...............................................................................................................................10
3.5. Les interconnexions..................................................................................................................................12
4. Les NanoMOS....................................................................................................................................................13
4.1. Problèmes spécifiques...............................................................................................................................13
4.2. Architectures alternatives au MOSFET conventionnel.............................................................................18
5. Conclusion..........................................................................................................................................................22
6. Bibliographie......................................................................................................................................................22
7. Biographie des auteurs .......................................................................................................................................23
1. Introduction
L'évolution de la micro-électronique implique la réduction des dimensions caractéristiques des composants, dans le
but d'améliorer à la fois la densité d'intégration et la rapidité des circuits. La longueur de grille LG des transistors
MOSFET (Metal Oxide Semiconductor Field Effect Transistor, cf. Figure 1) a ainsi évolué grâce aux progrès de la
lithographie d'environ 350 nm il y a 10 ans à environ 80 nm aujourd'hui, et il est prévu qu'elle atteigne 50 nm d'ici 1 à 2
ans et 25 nm d'ici 7 à 8 ans. Dans les circuits intégrés à base de MOSFET, on peut alors augmenter fortement le nombre
de transistors présents par circuit, avec un facteur multiplicatif d'environ 1,4 par an très proche de la prédiction de
Gordon Moore en 1965 [MOO65], et donc leur faire effectuer des tâches de plus en plus complexes, tout en augmentant
la fréquence de fonctionnement (cf. Figure 2). Cette progression vers une électronique "ultime", voire
"nanoélectronique" puisque nous verrons que toutes les dimensions caractéristiques des MOSFET s'approchent de la
dizaine de nm voire moins, ne va cependant pas sans poser de nouveaux problèmes aussi bien technologiques que
physiques.
Dans une première partie, nous rappellerons les grands principes de fonctionnement des circuits intégrés CMOS
(Complementary Metal Oxide Semiconductor), dans le but de mettre en évidence les paramètres importants régissant
leur conception. Nous verrons ensuite les règles de mise à l'échelle utilisées jusqu'à présent pour réduire LG tout en
conservant un bon fonctionnement des MOSFET. En effet, la diminution de LG conduit au renforcement d'effets
parasites que l'on peut tenter de contrer en modifiant en parallèle les autres grandeurs définissant la géométrie des
MOSFET, soit essentiellement l'épaisseur eox d'oxyde de grille, le profil de dopage de la zone active et la profondeur Xj
des caissons de source et drain. Nous aborderons ensuite les architectures de MOSFET alternatives, susceptibles
d'apporter des solution industriellement viables à des problèmes difficiles, voire impossibles, à résoudre avec
l'architecture classique schématisée sur la Figure 1 pour des valeurs de LG inférieures à 50 nm.

Oxyde eOX
Xj
Grille
Substrat
NA
LG
Source
ND+Drain
ND+
Figure 1 : Représentation schématique d'un transistor MOSFET "normally off" (c'est-à-dire à l'état bloqué quand
aucune polarisation n'est appliquée entre grille et source) à canal d'électrons (canal N). Sur un substrat de Si dopé P
avec une concentration NA d'accepteurs (atomes de bore), on réalise un empilement oxyde-grille métallique.
L'épaisseur de l'oxyde SiO2 entre grille et substrat est notée eox, la longueur de la grille LG. Deux réservoirs à
électrons, caissons de source et drain dopés fortement en donneurs (dopage ND+ en phosphore ou arsenic), sont
implantés de part et d'autre de la grille. Deux électrodes permettent de polariser les caissons, qui sont de plus
caractérisés par leur profondeur Xj dans le substrat. Une électrode de substrat complète la polarisation du dispositif.
Les principes de fonctionnement de cette structure sont décrits dans l'Encart 1.
1000
104
105
106
107
108
109
0,1
1
10
100
1000
104
1970 1975 1980 1985 1990 1995 2000 2005
Nombre de transistors par puce
Fréquence d'horloge (MHz)
Année d'introduction sur le marché
386TM / 1 µm
Pentium(R) / 0,5 µm
Pentium(R) III / 0,18 µm
Figure 2 : Illustration de la loi de Moore à travers l'évolution en fonction des années des microprocesseurs Intel, en
termes de nombre de transistors par puce (ronds pleins, échelle de gauche en ordonnée) et de fréquence d'horloge
(carrés pleins, échelle de droite en ordonnée) [Intel].
Encart 1 : Rappels sur le fonctionnement d'un transistor MOSFET normally off.
Dans un transistor MOSFET, on cherche à commander le passage d'un flux de porteurs de charges de l'électrode de
source jusqu'à celle de drain. Pour cela, il faut (i) former un canal de conduction entre source et drain et (ii) mettre en
mouvement des porteurs de charge entre ces deux électrodes.
Dans le cas de l'architecture de transistor à canal N présentée sur la Figure 1, il est nécessaire pour remplir la
condition (i) d'imposer une polarisation de la grille strictement positive par rapport aux autres électrodes, c'est pourquoi
on qualifie cette structure par l'anglicisme normally off : le canal n'est pas "préexistant", il faut le créer électriquement
par l'intermédiaire de la capacité MOS. Mais, à tensions drain-source VDS et substrat-source VBS nulles, le premier effet
d’appliquer VGS > 0 V est de repousser les trous initialement présents sous la grille vers le fond du substrat et de créer
une zone de charge d’espace (ZCE) à l’interface Si/SiO2, comme illustré par la Figure 3(a). C’est seulement pour une
certaine tension VGS = VT, la tension de seuil du transistor, qu’apparaît sous la grille Si une couche "d’inversion",
c'est-à-dire une couche de quelques nm d'épaisseur remplie par des électrons provenant des caissons source et drain (cf.
Figure 3(b)). La valeur théorique de VT usuellement considérée est celle de VGS correspondant à une concentration en
électrons dans le canal d'inversion au moins égale à la concentration NA en dopants accepteurs du substrat P. Elle peut
être ajustée en jouant sur NA et sur la nature du matériau de grille.
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Pour VGS > VT, le MOSFET est électriquement à l'état passant mais il reste à vérifier la condition (ii) pour qu'un
courant ID circule entre drain et source. Pour cela, on applique une tension de polarisation VDS > 0 V, afin d'imposer un
champ électrique E// accélérateur dans le canal et parallèle à l'interface Si/SiO2.
Tant que la tension VDS reste faible, c’est-à-dire tant qu’il existe un canal d’électrons qui relie la source au drain et
que la vitesse vn des électrons augmente linéairement avec la valeur de E//, soit vn = µnE// où µn est la mobilité
électronique, le canal induit se comporte comme une simple résistance : on est dans le régime ohmique. Pour VDS faible,
le courant ID peut s'exprimer alors en première approximation sous la forme :
()
TGSDS
G
n
oxnD VVV
L
W
CµI −= , où
Cox = ε0εrox/eox est la capacité surfacique de la structure MOS, ε0 la permittivité diélectrique du vide, εrox la permittivité
diélectrique relative de SiO2 et Wn la largeur du canal. Dans la relation précédente, µnVDS/LG correspond à vn et
Cox(VGS - VT) à la densité surfacique de charge dans le canal. Le rapport LG/(µnCox(VGS - VT)Wn) représente la
résistance du canal. La mobilité µn est limitée par les vibrations du réseau cristallin et par les chocs entre les électrons et
les impuretés ionisées du dopage. Notons en outre que dans les MOSFET elle est fortement est fortement dégradée dans
le canal du fait de la rugosité inévitable de l'interface entre Si, matériau monocristallin, et SiO2, matériau amorphe.
G
ZCE
VT > VGS > 0 V
SD
(a)
G
ZCE
VGS > VT> 0 V
SD
(b)
Figure 3 : Création du canal de conduction dans un transistor MOSFET à canal N normally off. En (a) désertion en
trous sous la grille, en (b) formation du canal de conduction à partir des réservoirs à électrons de source et drain.
Quand VDS devient supérieur à une valeur limite VDSsat, le courant ID n'évolue alors plus, ou peu, en fonction de VDS,
on est dans le régime source de courant, dû au pincement du canal, à la saturation de la vitesse des électrons [TAU98]...
Le courant ID reste contrôlable par VGS ; dans les transistors MOSFET actuels, le courant de saturation IDsat varie
linéairement avec VGS. On évalue le degré de saturation de ID par rapport à VDS en mesurant la conductance de drain gD,
c'est-à-dire la pente de ID par rapport à VDS à VGS donné pour VDS > VDSsat.
La Figure 4 présente l'allure typique de la caractéristique ID(VDS) d'un MOSFET fonctionnant suivant les principes
décrits ci-dessus.
VGS < VT
ID
VDS
0VDD
VGS = VT+ ∆V
VGS = VT+ 2∆V
VGS = VT+ 3∆V
VGS = VT+ 4∆V
VGS = VT+ 5∆V
VDSsat
Figure 4 : Caractéristique typique d'un transistor MOSFET à canal N normally off.
Nous verrons dans la partie 2 qu'en technologie CMOS, un transistor normally off à canal de trous, ou PMOS, est
toujours associé à un transistor normally off à canal N, ou NMOS. Pour cela, on change les types de dopage des
différentes régions : substrat dopé en donneurs, caissons de source et drain dopés en accepteurs. Les principes de
fonctionnement des transistors à canal P sont les mêmes que ceux des transistors à canal N, il suffit de changer le signe
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des tensions de polarisation : pour que les conditions (i) et (ii) définies précédemment soient vérifiées, il faut appliquer
VGS < VTp < 0, où VTp est la tension de seuil des PMOS, et VDS < 0. On rend également complémentaires NMOS et
PMOS :
• en ajustant VTp de telle sorte que VTp = -VT
• en réalisant des PMOS de largeur Wp plus grande que celle Wn des NMOS, afin que les courants délivrés par
ces deux types de transistors soient identiques dans les mêmes conditions de polarisation. Cet ajustement est
rendu nécessaire par la plus faible mobilité µp des trous par rapport à celle µn des électrons (cf. la Figure 15 de
l'Encart 2).
Fin de l'Encart 1.
2. La technologie CMOS
La microélectronique est très largement dominée depuis des années par la technologie des circuits intégrés
numériques CMOS, à base de transistors MOSFET silicium. Cette technologie consiste à associer deux types de
MOSFET, NMOS à canal d'électrons et PMOS à canal de trous, dont les régimes de fonctionnement par rapport aux
niveaux de tension de commande sont complémentaires. Elle permet d'effectuer des opérations logiques sur deux états
discrets, le niveau 0 logique correspondant à une tension proche de 0 V et le niveau 1 logique à une tension proche de la
tension d'alimentation VDD du circuit (cf. Encart 3 pour une définition plus précise).
Dans le cas de la "cellule élémentaire" de la logique CMOS, l'inverseur, on place en série entre VDD et la masse un
PMOS et un NMOS comme représenté sur la Figure 5 (les procédés technologiques de réalisation associés sont résumés
dans l'Encart 2). Les deux transistors sont commandés par la même tension de grille Vin. Pour Vin égal à VDD, le
transistor NMOS est passant, le PMOS bloqué. La capacité CL associée au nœud de sortie de la cellule (capacités
d'entrée des étages logiques suivants, capacités associées aux interconnexions métalliques liant les cellules entre elles
ou à l'extérieur du circuit) se décharge à travers le NMOS et la tension Vout s'annule. A l'inverse quand la tension Vin est
égal à 0 V, le NMOS est bloqué et le PMOS passant, permettant ainsi à la capacité CL de se charger à travers le PMOS.
La tension de sortie Vout devient alors égale à VDD. On a bien réalisé une fonction d'inversion des niveaux logiques entre
Vin et Vout.
VDD
Vin Vout
PMOS
NMOS CL
S
S
D
G
VDD
Vin Vout
PMOS
NMOS CL
S
S
D
G
Figure 5 : Schéma électrique d'un inverseur CMOS. On a VGSn = Vin, VGSP = VDD - Vin, VDSn = Vout et
VDSp = VDD - Vout.
Encart 2 : Procédés de réalisation d'un inverseur CMOS.
Les Figure 6 à Figure 17 décrivent schématiquement les procédés technologiques mis en oeuvre pour la réalisation
d'un inverseur CMOS. Des détails sur les différentes méthodes évoquées peuvent être trouvés sur Internet dans un
module pédagogique d'initiation à la microélectronique [MPIM].
Figure 6 : Le matériau de base est un substrat Si dopé P.
Figure 7 : Gravure ionique réactive pour réalisation de
tranchées d'isolation des blocs NMOS/PMOS (après
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définition d'un masque de résine par photolithographie).
Figure 8 : Dépôt chimique en phase vapeur d'un oxyde
dans les tranchées puis planarisation par polissage
mécanico-chimique.
Figure 9 : Implantation à travers un masque d'ions
donneurs (P-…) pour la réalisation du pseudo-substrat N
dans lequel sera défini le PMOS (implantations
également de donneurs ou accepteurs pour le dopage
"canal" : dopage rétrograde, cf. la partie 3.3).
Figure 10 : Recuit post-implantation pour guérir les
défauts induits par le bombardement ionique dans la
structure cristalline et d'activer électriquement les
dopants en les plaçant en site substitutionnel. Au cours
de ce recuit, les impuretés diffusent dans la profondeur
du substrat.
Figure 11 : Oxydation thermique de Si pour obtenir
l'isolant de grille SiO2.
Figure 12 : Dépôt puis gravure ionique réactive de
polysilicium pour la définition des grilles et leur
connexion.
Figure 13 : Implantation d'ions donneurs (As-…) pour la
réalisation de caissons fortement dopés N (source et
drain du NMOS, polarisation du pseudo-substrat N). La
grille sert de masque pour l'implantation des caissons
source et drain qui sont ainsi auto-alignés par rapport à
la grille. On peut procéder ensuite par implantation sous
incidence oblique à la réalisation des poches et halos (cf.
la partie 3.3).
Figure 14 : implantation d'ions accepteurs (B+…) pour
Wn
Wp
Wn
Wp
Figure 15 : recuit post-implantation. Le matériau de
grille doit pouvoir supporter ce traitement thermique. Le
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