Dossier L`ÉLECTRONIQUE NANOMÉTRIQUE Les architectures

Dossier L'ÉLECTRONIQUE NANOMÉTRIQUE
Les architectures innovantes
sur silicium mince
Un second souffle pour la loi de Moore ?
!) R !
Microélectronique,
Transistor MOS,
Loi de Moore,
Circuits intégrés.
Par J.L. Autran, D. Munteanu
Jeune Équipe CNRS-STlC « Dispositifs Ultimes sur Silicium », Laboratoire Matériaux et Microélectronique de
Provence (L2MP, UMR CNRS 6137), Université de Provence Aix-Marseille-1 et Centre National de la Recherche
Scientifique
Alors que les limites d'intégration du transistor MOS conventionnel sur silicium
massif semblent proches, la mise au point d'architectures innovantes sur silicium
mince pourrait permettre de continuer, non sans efforts, la course à la
miniaturisation des composants CMOS, donnant ainsi à la loi de Moore un
nouveau souffle pour les quinze à vingt prochaines années.
1. Introduction
La microélectronique a connu, ces quarante dernières
années, des progrès fulgurants. Le constat est sans appel :
aucune autre branche n'a vécu, dans l'histoire de l'industrie
manufacturière, un tel développement, notamment si l'on
considère l'évolution des performances des produits, i.e. les
circuits intégrés, et, dans le même temps, la diminution
drastique des coûts de fabrication par fonction élémentaire
intégrée. Cet essor considérable, l'industrie des semicon-
ducteurs le doit jusqu'à présent à sa capacité technologique
à miniaturiser sans cesse les composants élémentaires des
circuits, au premier rang desquels on trouve le transistor
. Pour la première fois depuis les débuts de la
microélectronique, la course à l'intégration est sur le point de
se heurter à des limites d'ordre physique et technologique
que le transistor MOS « historique » sur silicium massif ne
parviendra visiblement pas à surmonter au-delà de l'horizon
2008-2010.
. Cet article passe en revue les problèmes liés à la réduction
d'échelle du transistor MOS et les principales limitations inhé-
rentes à l'architecture « bulk ». Sont également présentés les
phénomènes physiques clés qui régissent le fonctionnement
des dispositifs les plus avancés, à une échelle d'intégration
clairement décananométrique (phénomènes non-stationnaires,
transport balistique, effet tunnel, fluctuations de paramètres).
. Dans une deuxième partie, nous examinons plusieurs types
d'architectures CMOS innovantes à l'état de l'art (transistor à
canal de silicium contraint, transistor SOI, SON, double-grille,
GAA, FinFET) susceptibles de prendre la relève du transistor
MOS conventionnel au-delà du noeud technologique -45 nm.
Quelques pistes exploratoires sont enfin présentées pour
« l'après roadmap ".
MOS (metal-oxide-semiconductor) à effet de champ, véri-
table brique de base des circuits intégrés VLSI (very large
scale integration). La diminution constante de la surface de
silicium occupée par ces composants a donc permis de
maintenir la course à l'intégration à un rythme édicté par la
fameuse « loi de Moore » (Gordon Moore, cofondateur de
la firme Intel) qui prévoit que le nombre de transistors par
circuit intégré double tous les 18 à 24 mois environ [1].
Cette remarquable observation, formulée dès 1965, a été
vérifiée « expérimentalement » jusqu'à présent, comme
illustré sur la figure 1. Alors qu'en 1971 le premier circuit
d'Intel, le 4004, comportait environ 2000 transistors, le
processeur ItaniumTM en comporte aujourd'hui plus de
SYNOPSIS
. For the first time from the beginning of microelectronics,
the device scaling down could encounter serious physical and
technological limits that the conventional bulk MOSFET
probably will be not able to overcome beyond 2008-2010.
. This paper review the problems related to the MOS
transistor scaling and the intrinsic limitations associated to
the bulk architecture. We present the key physical
phenomena governing the operation of advanced devices, at
the decananometric scale (nonstationary phenomena,
ballistic transport, quantum effects, parameter fluctuations).
. ln a second part, we examine different innovative MOS
architectures at the state-of-the-art (MOS transistor with
strained silicon channel, SOI and SON transistors, double-
gate, GAA and FinFET architectures) which are candidate to
replace the conventional bulk MOSFET beyond the 45 nm
generation. Several exploratory solutions are finally
presented for " the after roadmap ".
REE
N°S
Septembre 2003
1

Doniiées Loi de Moore
u 10 " 0 Piojectiotis ITRS 1997
* ITRS 2002 (production de masse) o
Io'A ITRS 2002 (début de pi-odtictioti)
. ! * // : 7/ !
UJ Pc,,iiii,pi 4
en
'V ;
! : : 486
386
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03ô6
1° Projeclions
p8 (086-8088
z 10*' .
401 (04
lo, 1- É, 1, 1, 1 1, 1 1, i. i. 1 1
1970 1975 1980 1985 1990 1995 2000 2005 2010 2015
Almée
Figure 1. Illustration de la Loi de Moore au travers de
l'évolution des processeurs de la firme Intel ". Les projections
de l'International Technology Roadmap for Semiconductors
(ITRS) de 1997 et de 2002 sont également indiquées [2].
200 millions, et les prochains microprocesseurs en contien-
dront plusieurs milliards d'ici à quelques années seulement.
La règle initiale de Moore est tellement bien vérifiée depuis
les débuts de la microélectronique qu'elle a eu, au fil des
années, force de « loi » et qu'elle a fini par s'imposer
comme une prédiction à caractère quasi déterministe.
Cependant, pour la première fois depuis plus de quarante
ans, la course à l'intégration est sur le point de se heurter à
des limites d'ordre physique et technologique que le tran-
sistor MOS « historique » sur silicium massif (c/ Sect. 2)
ne parviendra visiblement pas à surmonter au-delà de
l'horizon 2008-2010 [2]. Pour autant, la partie n'est pas
perdue : les recherches actuelles en microélectronique
explorent de nouvelles architectures de composants, solu-
tions alternatives au transistor MOS conventionnel. Au prix
d'innovations importantes dont certaines sont basées sur de
véritables ruptures physiques ou technologiques, ces dispo-
sitifs du futur devraient permettre aux performances des
circuits intégrés de « coller » aux projections de la loi de
Moore durant les quinze à vingt prochaines années. Cet
article se propose d'explorer plusieurs de ces architectures
innovantes et de préciser les phénomènes physiques clés
qui interviennent à cette échelle d'intégration mésoscopi-
que. Auparavant, nous reviendrons sur les problèmes liés à
la réduction d'échelle du transistor MOS et sur les limita-
tions inhérentes à l'architecture conventionnelle sur sili-
cium massif.
2. Les limitations actuelles du transistor
MOS
2.1. La réduction d'échelle du transistor MOS
Comme nous venons de l'évoquer, toute l'évolution de
la microélectronique, depuis ses débuts jusqu'à aujourd'hui, a
été basée sur le principe de miniaturisation du transistor
MOS sur silicium massif, dit transistor « bulk » (Fig. 2). Si
z Capncitc· de rille
x V.
c, Cr=
ysiliciure
oxyde Vi)
e cetir grille
è, R, source drain
Ira,n
L
m xs.u_ _ i _
extension extension
§ source r.'., drain
S Do/Me A',,
3"
substiat
Figure 2. Coupe schématique d'un transistor MOS actuel
(architecture conventionnelle sur silicium massif). L est la
longueur du canal de conduction sous la grille, NB est la
concentration des dopants dans le canal, Cox est la capacité de
l'oxyde de grille (par unité de surface), XS,D est la profondeur
des Jonctions,
l'on cherche à diminuer les dimensions d'un tel dispositif,
la réduction des autres paramètres de la structure (y com-
pris sa tension d'alimentation) doit alors obéir à des règles
bien précises. Ces règles de réduction d'échelle, formali-
sées dans les années 1970 et 1980 [3, 41, ont été le fil con-
ducteur des différentes générations technologiques qui se
sont succédées depuis les premiers transistors de longueur
de grille L = 10 im jusqu'aux transistors actuels
L 0, 1 pm. Elles prévoient par exemple que la concentra-
tion NB en atomes dopants dans le canal du transistor doit
augmenter lorsque la longueur de grille diminue afin que
les jonctions source/substrat et drain/substrat soient main-
tenues découplées électrostatiquement en volume. Il en est
de même pour la capacité grille-canal qui doit augmenter si
l'on veut que la grille puisse continuer à moduler efficace-
ment le potentiel dans le canal. Pour les générations les plus
avancées de transistors, c'est-à-dire pour des longueurs de
canal sub-O,l IJ.m, la concentration requise en atomes
dopants devient si forte (NB > 10 19 cm--3) qu'elle dégrade
sérieusement la mobilité des porteurs et donc le courant I,,,
du transistor. Dans le second cas, augmenter la capacité
grille-canal revient à diminuer l'épaisseur de l'oxyde de
grille tox et donc à considérer des couches de silice amorphe
(Si02) de moins de 2 nm d'épaisseur, ce qui entraîne des
courants de fuites consécutifs au passage des porteurs par
effet tunnel entre la grille et le substrat.
On le voit à travers ces deux exemples simples, les
règles de réduction d'échelle risquent d'atteindre rapide-
ment leur limite d'applicabilité pour les dispositifs « bulk »
les plus avancés. En clair, l'architecture sur silicium massif
ne permettra pas de contenir, au-delà d'un certain seuil
d'intégration, les effets électrostatiques bi-dimensionnels
et certains effets quantiques (c/ Sect. 2.2) néfastes à l'effet
de champ vertical induit par la grille.
Bien sûr, certaines solutions existent ou sont en cours
d'exploration, telles le remplacement du Si02 par des dié-
lectriques à forte permittivité, les matériaux « high-K » [5].
Leur introduction devrait permettre de maintenir une épaisseur
1
REE
N'8
Sepcembre 2003

Année de production 2004 2005 2006 2007 2010 2013 2016
Génération technologique (nm) 90 80 70 65 45 32 22
Longueur de grille (mn) 37 32 28 25 18 13 9
Epaisseur d'oxyde EOT (nm) 0,9-1,4 0,6-1,3 0,7-1,2 0,6-1,1 0,5-0,8 0,4-0,6 0,4-0,5
ProfondeurdesjonctionsxS,D (nm) 15-25 13-22 12-19 10-17 7-12 5-9 4-6
Dopage de canal (cm-3) 1,1 >&lt; 1019 1,4 x 1019 1,6 x 1019 2,3 < 1019 5 x 1019 l@3 x 1 () 20 5, 1020
Tension d'alimentation VDD (V) 1 0,9 0,9 0,7 0,6 0,5 0,4
I,,, (tA/tin) 900 900 900 900 1200 1500 1500
loff (nA/pm) 0'l 0,3 0,7 1 3 7 10
Tableau J, Principaux pnramètres des dispositifs CMOS htiiites perfoi-iiitiiices définis par 1'liitei-iiational Techiiology Roadnicipfor
('r,.,.,.. l'roc% Ill
Seiiiicoidiictot-s (ITRS) 2002 [2]
physique des couches supérieure à 2 nm (minimisant ainsi
les fuites de grille par conduction tunnel) tout en diminuant
l'épaisseur électrique équivalente à celle d'une couche de
Si02 (Equivalent Oxide Thickness ou EOT), cette marge de
manoeuvre étant rendue possible grâce à un gain significatif
sur la constante diélectrique (les matériaux high-K actuelle-
ment envisagés ont une constante comprise entre 20 et 50,
soit un gain de -5 à 13 par rapport à Si02 de constante
3.9). Le tableau 1 résume les valeurs de différents paramè-
tres clés du transistor (cf Fig. 1 et encadré 1) pour les généra-
tions les plus avancées de dispositifs « hautes performances »,
telles que spécifiées par l'International Technology Road-
map for Semiconductors (ITRS) 2002 [2]. Ces valeurs
illustrent les difficultés technologiques croissantes de réali-
sation, notamment en terme de photolithographie et de gra-
vure de grille (pour l'obtention de géométries décananomé-
triques), de profondeur des jonctions, de dopage du canal
ou encore d'épaisseur équivalente de l'isolant de grille. La
figure 3 représente, dans l'espace les spécifications
de l'ITRS 2002 pour ces mêmes dispositifs « hautes
performances » et pour les transistors « faible puissance »,
Dans le premier cas, on recherche un courant I,,, le plus
élevé possible au détriment du courant de fuite loti pour
maximiser la vitesse des circuits ; dans le second cas, un
courant I beaucoup plus faible est privilégié de façon à
réduire la consommation statique des circuits. Nous verrons
par la suite où se situent les nouvelles architectures CMOS
dans cet espace par rapport aux meilleurs dispositifs
« bulk » actuels.
2.2. Des phénomènes physiques émergeants
Hormis les effets parasites « classiques » liés à la réduction
des dimensions des dispositifs (encadré 1), le fonctionne-
ment des dispositifs MOS ultimes s'éloigne considérable-
ment de celui des transistors à canal « long » ou « court »
usqu'à L ; : t 0,2 im) car de nombreux phénomènes physiques,
jusqu'alors sans influence particulière sur le comportement
électrique des transistors, ne peuvent plus être ignorés. La
figure 4 illustre schématiquement l'ordre d'apparition de
ces phénomènes au fur et à mesure de la réduction des
dimensions des composants. Nous passons brièvement en
JO' Spécifications de l'ITRS 2002
JOI -_-Dispusitifs " hautesperfomlanccs "
Dispositifs " faible puissnnce " ; 1 nrn
IQ " Gir » n-/a ? nrn
i0 n » r= 4-
- ; ; 10] tVO/11/1
iD ! O {)/IIII
t : " "/11 " 11/11 FinFct 2S nm IV
8. ; 13011111,1... ". TS'\ ! ('IIUHtO_',
) 0 - A22nm
lo " 80
Io,
32 11111
Û _ l3ill) III T53/ ('ll67) LI'U) n
- 32 nmV
) o 6 4 meilleur résultat actuel (06-2003)
90 nm /)
I
Io'13) L
0 200 400 600 8 () 0 1000 1200 1400 1600
1 CLIITelit 111)
Figure 3. Espace IOIl-loffdans lequel sont reportées les
slécijïcations de l'ITRS [2] pour les dispositifs « hautes
,foi-iiiances » et « Jàible puissance ». Le ineilleut-poini actuelper
relevé dans la littérature récente (IEDM 2002) et concernant
nue architecture innovaiite (FitiFet 25 niii, VDD = 1 V) est
également indiqué,
revue les phénomènes dont l'impact sur les caractéristiques
électriques des transistors est le plus important.
2.2. 1. Transport non-stationnaire
Schématiquement, on peut considérer qu'au-dessus de
-0,2 im, le transport des porteurs de charge (électrons ou
trous) est classique, c'est-à-dire correctement décrit par le
modèle de « dérive-diffusion » (DD) dans lequel la densité
de courant comprend une composante de conduction (les
porteurs sont entraînés par le champ électrique) et une com-
posante de diffusion (les porteurs diffusent sous l'influence
d'un gradient de concentration). En dessous de -0,2 im, le
transport électronique commence à s'éloigner qualitative-
ment de ce transport classique car la vitesse des porteurs ne
dépend plus directement du champ électrique local mais de
leur énergie [6]. L'approche classique s'avère donc incapa-
ble d'expliquer, par exemple, le mécanisme de diffusion
des porteurs dû à un gradient de température électronique.
REE
N°S
Spr.b,, 2003
1

log (l,) L = 10 iim 1, (canal ultra-coult)(canal ult-C () UII) VI=VD canai (-oiii-t idéal
................................................................
VD=O-'V SAl11r.1I1U11 (tt 1.7 \ItIS\t
dPS POrtCni'S
.1 DIB L- Satiiratio [i (le la % ites%e
...........VL) =VDD
V,-O. 1 v des porteug's
10 + i éduction de la
.,YSCE long) (canal
j j u I : DIBL.+mutlulatiun :
longucurcunal
: rçag ; ; SI (lifim
1 coiii-1 i-éelcal7a
a C..u,,\rm.. : m.qu. y y y
/'/ "
./ "
Vc Vn
DD
V, V,
V'l 0 VDD
Energie potentielle V.
des électrons ..............................i
SCE SCE
t'rmnïoniquc SCE DIBL SCE
Bande de L V,,=O. 1 V RSCE
'V
,/ V,
D s
s DIBL (caiial long) L- (- t 1 1 1 ÎVD-= VDD
Bi,.d d D...........
(caiieil long) (caiial iill-a-coiii-t) L L
x 1 10 100 1000 10000 (nm)
a) Caractéristiques schématiques (V,) d'un transistor MOS à canal long (L = 10 Ilm) et à canal ultra-court (L = 10 nm) sous faible et
forte polarisations de drain. Les décalages des courbes sont respectivement dus aux effets de canal court (SCE = Short Channel
Effects) et à l'abaissement de la barrière source-canal-drain par la polarisation du drain (DIBL = Drain Induced Barrier Lowering).
Vr est la tension de seuil, S la pente sous le seuil, loffle courant de fuite sous polarisation de grille nulle.
b) Caractéristiques schématiques ID (VD) d'un transistor MOS à canal court idéal et réel. I « n représente le courant du transistor pour Vg
= VD = V,, tension d'alimentation du circuit. Les différents effets parasites qui interviennent dans le cas d'un dispositif non-idéal
sont également représentés.
c) Profils schématiques de la barrière de potentiel source-canal-drain dans un transitor à canal long et à canal ultra-court. Pour cette
deuxième géométrie, l'abaissement de barrière sous polarisation de drain nulle correspond à l'effet SCE, la diminution
supplémentaire sous tension de drain non nulle conduisant à l'effet DIBL.
d) Variations schématiques de la tension de seuil d'un transistor en fonction de la longueur de canal. L'augmentation de Vr est due à
l'effet RSCE (Reverse Short Channel Effect [16]), la diminution de cette même tension de seuil aux effets SCE et DIBL suivant que
cette tension est extraite à faible ou fort VD.
Encadré 1. Caractéristiques électriques du transistor MOS à canal long et à canaL court (adapté d'après T. Skotnicki et F. Boeuf [161).
De plus, lorsqu'un porteur est injecté depuis la source dans
le canal d'un transistor, un effet de survitesse des porteurs
peut apparaître dû à un « déphasage » transitoire entre
l'énergie et le champ électrique. Ceci est illustré sur la
figure 4a dans le cas d'un transistor de longueur de grille
0, 1 pm pour lequel un pic de survitesse (courbe « EB »)
apparaît à l'extrémité du canal, au niveau du drain. Ces phé-
nomènes non-stationnaires sont présents dans tous les dis-
positifs mais leur impact sur les caractéristiques de sortie ne
devient significatif que pour des dispositifs de l'ordre de
0, 1 tm et en-deçà [7], comme représenté sur la figure 4d
(courbes EB).
2.2.2. Effets quantiques de confinement
L'introduction d'isolants de grille de plus en plus min-
ces et des niveaux de dopage de plus en plus élevés dans le
1
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N'8
Septembre 2003
canal des transistors sub-0,2 ! lm a pour conséquence l'aug-
mentation du champ électrique à l'interface oxyde/canal.
Ceci se traduit par une courbure accentuée des bandes
d'énergie en régime d'accumulation ou d'inversion qui
induit le confinement des porteurs de charge à l'interface
dans un puits de potentiel de plus en plus étroit. Les élec-
trons (resp. les trous) ne se comportent donc plus comme un
gaz 3D occupant un continuum d'états dans le bande de
conduction (resp. de valence) mais plutôt comme un gaz
2D, leur énergie étant quantifiée, ce qui se traduit par
l'apparition de niveaux d'énergie discrets dans le puits de
potentiel (Fig. 4a) [8]. La distribution spatiale des porteurs
de charge libres résultant de ce confinement quantique est
très différente de celle obtenue par la théorie classique. En
particulier, le barycentre de la couche d'inversion n'est plus

,,ant'q
30 Quantique b
E, Classique ss,qu
H) ILM Transport classique .. e
.2 Dom Canal=
112 M 2
E -5 20 8Xlol2 CM-2
Poly-déplétion de grille 2 E,
C
F L,=0.5pm
E 10G,-ille N- t,,=3nm .V o. na
Effets quantiques 1D VD=50mV I) om anal= °
Ev 3xlo -2
0 0.5 1 1.5 2
0.2 gm............................................ Tension de grille V (V)
2,5
e Z 500 - - EB =O.lpm
E VD=1.3V 9
; V 1,3V
Transport il 2 E B Z400 - DD
x1.5 0.2pm 300
o.i ue b f
p
200
Fluctuations de dopants 0.5pm
5
açp dDD o
0.5 00 V,=1.3V d
0
! 0.'02 0.'04 0.'06 0.'08 0.1 5 1 1.5
o - DistanCe (Nm) Tension de drain Vo (V)
5nm 6nm 8nm
L -20nm E
20 nm i
lonm Eff t <
Transport balistique tunnel a 10-'
Effets quantiques 2D Ï 0.3 --- * - -E 10-1 1 Onm
a) io 20nm
6n
É -0.1 07 lpw
'* sion thernioioniquenm m Emis5
-0.5 1 M7
10
-0.3 0 Emission therrrbdfonique L) io + Effet tunnel
e
Echelle 0 0.01 0.02 io- io
d'intégration 0 0.1 0.2 0.3 0.4 0.5 0.6
Tension de grille Vs (V)
Figure 4. Illustration des principaux effets physiques susceptibles d'apparaître aufur et à mesure que l'intégration des dispositifs est
poussée vers les dimensions nanométriques (cf texte pour les explications).
localisé à l'interface oxyde/canal (comme dans le cas clas-
sique) mais il se déplace en profondeur dans le substrat
d'environ -1 nm (dû à l'annulation des fonctions d'ondes
des porteurs dans la zone interfaciale). De plus, la charge
d'inversion totale (Le. intégrée sur tout le semiconducteur)
est plus faible que dans le cas classique en raison du nombre
réduit de niveaux d'énergie peuplés et d'une densité d'états
bidimensionnelle. Au final, l'impact de ce confinement
quantique sur les propriétés électriques des dispositifs est
d'autant plus significatif que l'on considère des transistors
des générations technologiques les plus avancées. Parmi les
effets importants, citons la diminution de la capacité de
grille [9] et de la transconductance [10] ou encore l'aug-
mentation de la tension de seuil [11] (Fig. 4b). Nous revien-
drons, en section 3, sur l'influence de ces effets quantiques
sur les performances des dispositifs innovants.
2.2.3. Fluctuations des paramètres à l'échelle
nanométrique
Si l'on continue à diminuer la longueur caractéristique des
composants en dessous de - 100 nin, le caractère « granulaire »
des charges électriques fixes présentes dans la structure se
fait alors ressentir. C'est le cas par exemple pour les impu-
retés dopantes présentes dans le canal d'un transistor [12]
ou encore pour les charges fixes piégées dans l'isolant de
grille [13]. Leur nombre devenant très faible même à fortes
concentrations (car les volumes de matière mis en jeu sont
extrêmement réduits), les fluctuations aléatoires du nombre
et de la position de ces charges influencent de façon signi-
ficative le fonctionnement du dispositif. À cette échelle
d'intégration, le problème revient donc à maîtriser parfaite-
ment le nombre (éventuellement la répartition) des dopants
et à éviter la présence de charges parasites dans l'isolant de
grille (ceci reste un problème ouvert pour les matériaux
high-K actuels [13]). Sans cette maîtrise des matériaux au
niveau quasi atomique, le risque de fabriquer des circuits
défaillants où chaque transistor aurait, par exemple, une
tension de seuil différente induite par de telles fluctuations
de charge est bien réel. Par ailleurs, d'autres fluctuations,
d'ordre géométrique cette fois, peuvent affecter le disposi-
tif lui-même, telle la rugosité d'interface à l'échelle atomi-
que, ou encore les variations d'épaisseur du film de silicium
mince au sein duquel a lieu le transport des charges (c/
Sect. 3).
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