Dossier L`ÉLECTRONIQUE NANOMÉTRIQUE Les architectures

L'ÉLECTRONIQUE NANOMÉTRIQUE
Dossier
Les
!) R !
architectures innovantes
sur
silicium
Un
Microélectronique,
TransistorMOS,
Loi de Moore,
Circuitsintégrés.
mince
second
souffle
pour
la
loi de Moore
?
Par J.L. Autran, D. Munteanu
Jeune Équipe CNRS-STlC « Dispositifs Ultimes sur Silicium », Laboratoire Matériaux et Microélectronique
Provence (L2MP, UMR CNRS 6137), Université de Provence Aix-Marseille-1 et Centre National de la
de
Recherche
Scientifique
Alors
que
les limites
massif
semblent
mince
pourrait
1.
proches,
permettre
miniaturisation
nouveau
d'intégration
des
souffle
du transistor
la mise
de
au point
continuer,
composants
pour
les quinze
sans
CMOS,
donnant
prochaines
a connu, ces quarante dernières
années, des progrès fulgurants. Le constat est sans appel :
aucune autre branche n'a vécu, dans l'histoire de l'industrie
manufacturière, un tel développement, notamment si l'on
considère l'évolution des performances des produits, i.e. les
circuits intégrés, et, dans le même temps, la diminution
drastique des coûts de fabrication par fonction élémentaire
intégrée. Cet essor considérable, l'industrie des semiconducteurs le doit jusqu'à présent à sa capacité technologique
à miniaturiser sans cesse les composants élémentaires des
circuits,
d'architectures
non
à vingt
Introduction
La microélectronique
MOS conventionnel
au premier rang desquels on trouve le transistor
innovantes
efforts,
ainsi
sur
silicium
sur silicium
la course
à la
à la loi de
Moore
un
années.
MOS (metal-oxide-semiconductor)
à effet de champ, véritable brique de base des circuits intégrés VLSI (very large
scale integration). La diminution constante de la surface de
silicium occupée par ces composants a donc permis de
maintenir la course à l'intégration à un rythme édicté par la
fameuse « loi de Moore » (Gordon Moore, cofondateur de
la firme Intel) qui prévoit que le nombre de transistors par
circuit intégré double tous les 18 à 24 mois environ [1].
Cette remarquable observation, formulée dès 1965, a été
vérifiée « expérimentalement » jusqu'à présent, comme
illustré sur la figure 1. Alors qu'en 1971 le premier circuit
d'Intel,
le 4004, comportait
processeur ItaniumTM
environ
en comporte
2000 transistors, le
aujourd'hui
plus de
SYNOPSIS
. Pour
la
première
fois
depuis
les
débuts
de
la
microélectronique, la course à l'intégration est sur le point de
se heurter à des limites d'ordre physique et technologique
que le transistor MOS « historique » sur silicium massif ne
parviendra visiblement pas à surmonter au-delà de l'horizon
2008-2010.
. Cet article passe en revue les problèmes liés à la réduction
d'échelle du transistor MOS et les principales limitations inhérentes à l'architecture « bulk ». Sont également présentés les
phénomènes physiques clés qui régissent le fonctionnement
des dispositifs les plus avancés, à une échelle d'intégration
clairement décananométrique (phénomènes non-stationnaires,
transport balistique, effet tunnel, fluctuations de paramètres).
. Dans une deuxième partie, nous examinons plusieurs types
d'architectures CMOS innovantes à l'état de l'art (transistor à
canal de silicium contraint, transistor SOI, SON, double-grille,
GAA, FinFET) susceptibles de prendre la relève du transistor
MOS conventionnel au-delà du noeud technologique -45 nm.
. For the first time from the beginning of microelectronics,
the device scaling down could encounter serious physical and
technological limits that the conventional bulk
MOSFET
probably will be not able to overcome beyond 2008-2010.
. This paper review the problems related
to the MOS
transistor scaling and the intrinsic limitations associated to
the bulk architecture. We present the key physical
phenomena governing the operation of advanced devices, at
the decananometric scale (nonstationary
phenomena,
ballistic transport, quantum effects, parameter fluctuations).
. ln a second part, we examine different innovative MOS
architectures at the state-of-the-art (MOS transistor with
strained silicon channel, SOI and SON transistors, doublegate, GAA and FinFET architectures) which are candidate to
replace the conventional bulk MOSFET beyond the 45 nm
generation. Several exploratory
solutions are finally
presented for " the after roadmap ".
Quelques pistes exploratoires sont enfin présentées pour
« l'après roadmap ".
REE
N°S
Septembre
2003
1
z
Doniiées Loi de Moore
u 10 " 0 Piojectiotis ITRS 1997
* ITRS 2002(productionde masse) o
Io'A ITRS
2002(débutde pi-odtictioti)
Pc,,iiii,pi 4
en
.
!
*
'V ;
486
!::
0
//
:7/
3ô6
386
lo Pi-É ? ieclioils
1°
p
Capncitc·
derille
Cr=
V.
c,
siliciure
oxydeVi)
e cetir
grille
y
UJ
x
è, R, source
drain
Ira,n
L i
m xs.u_
_
_
extension
extension
§ source r.'., drainDo/Me A',,
S
"
3
substiat
!
Projeclions
8 (086-8088
z
10*'
.
401 (04
lo, 1- É, 1, 1, 1 1, 1 1, i. i. 1 1
1970 1975 1980 1985 1990 1995 2000 2005 2010 2015
Figure 2. Coupe schématique d'un transistor MOS actuel
(architecture
conventionnelle sur silicium massif).
L est la
longueur du canal de conduction sous la grille, NB est la
concentration des dopants dans le canal, Cox est la capacité de
Almée
l'oxyde de grille
Figure 1. Illustration de la Loi
de Moore au travers de
l'évolution des processeurs de la firme Intel ". Les projections
(par unité de surface), XS,D est la profondeur
des Jonctions,
de l'International Technology Roadmap for Semiconductors
(ITRS) de 1997 et de
2002 sont également indiquées [2].
l'on
cherche
la réduction
200 millions,
et les prochains
dront plusieurs
milliards
La règle initiale
les débuts
de Moore
force
comme
une
Cependant,
d'ordre
MOS
: les
fois depuis
Pour
recherches
s'imposer
plus de quarante
de se heurter
(c/
à surmonter
autant,
actuelles
en
à
que le tran-
massif
Sect. 2)
au-delà
la partie
n'est
de
pas
véritables
sitifs
importantes
ruptures
microélectronique
du futur
circuits
Moore
article
devraient
intégrés
durant
les quinze
qui interviennent
» aux projections
plusieurs
tions
inhérentes
cium
massif.
à l'architecture
Cet
physiques
d'intégration
que. Auparavant,
nous reviendrons
la réduction
d'échelle
du transistor
des
clés
mésoscopi-
sur les problèmes
liés à
MOS et sur les limitaconventionnelle
grille
L
0, 1 pm.
sur sili-
les premiers
L = 10 im
jusqu'aux
Elles prévoient
Les
limitations
actuelles
du
MOS
transistor
sur silicium
du transistor
de l'évoquer,
tenues découplées
transistors
actuels
que la concentra-
dans le canal du transistor
électrostatiquement
de même pour la capacité
veut que la grille
canal
sub-O,l
doit
grille-canal
à moduler
c'est-à-dire
Dans
revient
les plus
pour des longueurs
concentration
requise
en
le second
à diminuer
cas, augmenter
l'épaisseur
des couches
la capacité
de l'oxyde
entre la grille
à travers
des
par
et le substrat.
ces deux
En clair,
de
de silice amorphe
(Si02) de moins de 2 nm d'épaisseur,
ce qui entraîne
courants de fuites consécutifs
au passage des porteurs
On le voit
de
atomes
(NB > 10 19 cm--3)
qu'elle dégrade
des porteurs et donc le courant I,,,
tox et donc à considérer
effet tunnel
si
efficace-
dans le canal. Pour les générations
IJ.m, la
Il en est
qui doit augmenter
puisse continuer
dopants devient si forte
sérieusement la mobilité
du transistor.
en volume.
grille-canal
de transistors,
ne permettra
massif,
MOS
de champ
toute l'évolution
depuis ses débuts jusqu'à
sur le principe
REE
N'8
Sepcembre
2003
1
d'échelle
nous venons
la microélectronique,
été basée
dopants
qui se
de longueur
exemples
risquent
d'atteindre
pour les dispositifs
l'architecture
pas de contenir,
simples,
rapide« bulk »
sur silicium
au-delà
d'un
les
certain
massif
seuil
d'intégration,
les effets électrostatiques
bi-dimensionnels
et certains effets quantiques
(c/ Sect. 2.2) néfastes à l'effet
La réduction
Comme
(y com-
technologiques
transistors
par exemple
règles de réduction
d'échelle
ment leur limite d'applicabilité
MOS
2.1.
tel dispositif,
augmenter lorsque la longueur
de grille diminue afin que
les jonctions
source/substrat
et drain/substrat
soient main-
les plus avancés.
2.
générations
depuis
tion NB en atomes
grille
de ces architectures
les phénomènes
à cette échelle
sur de
années.
de
avancées
de la loi de
prochaines
des différentes
ment le potentiel
ces dispo-
aux performances
à vingt
d'explorer
et de préciser
sont basées
ou technologiques,
permettre
de « coller
se propose
innovantes
dont certaines
physiques
ducteur
l'on
explorent
de nouvelles
architectures
de composants,
solutions alternatives
au transistor MOS conventionnel.
Au prix
d'innovations
d'un
de la structure
d'alimentation)
doit alors obéir à des règles
Ces règles de réduction
d'échelle,
formali-
sont succédées
déterministe.
et technologique
pas
[2].
par
quasi
» sur silicium
visiblement
2008-2010
a fini
les dimensions
sées dans les années 1970 et 1980 [3, 41, ont été le fil con-
depuis
a eu, au fil des
est sur le point
physique
« historique
parviendra
l'horizon
la première
à l'intégration
en contien-
bien vérifiée
à caractère
pris sa tension
bien précises.
années seulement.
qu'elle
de « loi » et qu'elle
pour
des limites
perdue
est tellement
prédiction
ans, la course
ne
à quelques
de la microélectronique
années,
sistor
microprocesseurs
d'ici
à diminuer
des autres paramètres
de
aujourd'hui,
de miniaturisation
du transistor
dit transistor
» (Fig.
« bulk
a
2). Si
Bien
vertical
induit
sûr, certaines
d'exploration,
par la grille.
solutions
existent
telles le remplacement
ou sont en cours
du Si02
par des dié-
lectriques à forte permittivité,
les matériaux « high-K » [5].
Leur introduction devrait permettre de maintenir une épaisseur
Année
de production
Génération
technologique
de grille
(mn)
Epaisseur
d'oxyde
EOT (nm)
Tension
d'alimentation
2006
2007
2010
2013
2016
90
80
70
65
45
32
22
37 32 28 25 18 13 9
0,9-1,4
ProfondeurdesjonctionsxS,D
de canal (cm-3)
2005
(nm)
Longueur
Dopage
2004
(nm)
0,6-1,3 0,7-1,2 0,6-1,1
15-25
13-22
0,5-0,8
12-19
0,4-0,6
0,4-0,5
10-17 7-12 5-9 4-6
1,1 >< 1019 1,4 x 1019 1,6 x 1019 2,3 < 1019 5 x 1019 l@3 x 1 () 20 5, 1020
VDD (V)
1
0,9 0,9 0,7 0,6 0,5 0,4
I,,, (tA/tin) 900 900 900 900 1200 1500 1500
loff (nA/pm)
0'l 0,3 0,7 1 3
Tableau J, Principaux
physique
les fuites
pnramètres
électrique
Si02 (Equivalent
manoeuvre
à 2 nm (minimisant
ainsi
tunnel) tout en diminuant
équivalente
Oxide
à celle
Thickness
étant rendue possible
sur la constante
diélectrique
ont une constante
à
d'une
ou EOT),
couche
JO'
(les matériaux
high-K
comprise
13 par rapport
tions les plus avancées de dispositifs
IQ""
lo
à Si02
de constante
« hautes performances
par l'International
Technology
»,
Road-
vure de grille
en terme de photolithographie
(pour l'obtention
de géométries
;- 10]
Io,
iD
:t
Û
_
8.
;
-) 0 -
tVO/11/1
! O{)/IIII
"
"/11
11/11
l3ill)
III
".
13011111,1...
A22nm
32
32nm
11111
V
) o 6 4 meilleur résultat
actuel (06-2003)
90nm/)
I
Io'13) L
0
200 400 600 8 () 0 1000 1200 1400 1600
1 CLIITelit 111)
décananomé-
Figure 3. Espace IOIl-loffdans lequel sont reportées les
les spécifications
dispositifs
« hautes
slécijïcations de l'ITRS [2] pour les dispositifs « hautes
per ,foi-iiiances » et « Jàible puissance ». Le ineilleut-poini actuel
relevé dans la littérature récente (IEDM 2002) et concernant
nue architecture innovaiite (FitiFet 25 niii, VDD
possible
maximiser
courant I
réduire
au détriment
du courant
la vitesse
des circuits
beaucoup
plus faible
la consommation
de fuite loti
; dans le second
est privilégié
statique
des circuits.
pour
cas, un
de façon
à
» actuels.
2.2.
Des phénomènes
Hormis
physiques
des dispositifs
ment des dispositifs
ment de celui
MOS
usqu'à L ; : t 0,2 im) car
de nombreux
jusqu'alors
sans influence
électrique
des transistors,
dimensions
2.2. 1.
Transport
de courant
porteurs
considérable-
« long » ou « court »
phénomènes
physiques,
sur le comportement
ne peuvent
plus être ignorés.
schématiquement
l'ordre
d'apparition
au fur et à mesure de la réduction
Nous
le transport
1), le fonctionne-
particulière
des composants.
passons
sur les caractéristiques
est le plus important.
brièvement
non-stationnaire
Schématiquement,
» liés à la réduction
s'éloigne
à canal
dont l'impact
des transistors
on peut considérer
des porteurs
qu'au-dessus
de charge
de
(électrons
ou
trous) est classique, c'est-à-dire
correctement
décrit par le
modèle de « dérive-diffusion
» (DD) dans lequel la densité
émergeants
(encadré
ultimes
des transistors
figure 4 illustre
ces phénomènes
électriques
-0,2 im,
les effets parasites « classiques
des dimensions
revue les phénomènes
Nous verrons
par la suite où se situent les nouvelles
architectures
CMOS
dans cet espace
par rapport aux meilleurs dispositifs
« bulk
= 1 V) est
également indiqué,
performances
» et pour les transistors
« faible puissance »,
Dans le premier cas, on recherche
un courant I,,, le
plus
élevé
FinFct
2SnmIV
LI'U)
n
!T53/
TS'\('ll67)
('IIUHtO_',
et de gra-
triques), de profondeur
des jonctions,
de dopage du canal
ou encore d'épaisseur
équivalente
de l'isolant
de grille. La
figure 3 représente, dans l'espace
de l'ITRS
2002 pour ces mêmes
; 1 nrn
4? nrn
Girn»
i0
»n-/a
r=
80
actuelle-
entre 20 et 50,
map for Semiconductors
(ITRS)
2002 [2]. Ces valeurs
illustrent les difficultés
technologiques
croissantes de réalisation, notamment
Dispositifs" faible puissnnce "
cette marge de
3.9). Le tableau 1 résume les valeurs de différents
paramètres clés du transistor (cf Fig. 1 et encadré 1) pour les génératelles que spécifiées
Spécifications de l'ITRS 2002
JOI
-_-Dispusitifs " hautesperfomlanccs "
de
grâce à un gain significatif
ment envisagés
soit un gain de -5
10
des dispositifs CMOS htiiites perfoi-iiitiiices définis par 1'liitei-iiational Techiiology Roadnicipfor
('r,.,.,..
l'roc%
Seiiiicoidiictot-s (ITRS)
2002Ill[2]
des couches supérieure
de grille par conduction
l'épaisseur
7
La
de
des
en
comprend
sont entraînés
une composante
par le champ
de conduction
électrique)
(les
et une com-
posante de diffusion
(les porteurs diffusent
sous l'influence
d'un gradient de concentration).
En dessous de -0,2 im,
le
transport électronique
commence
à s'éloigner
qualitativement de ce transport classique car la vitesse des porteurs ne
dépend plus directement
du champ électrique local mais de
leur énergie [6]. L'approche
classique s'avère donc incapable d'expliquer,
des porteurs
par exemple,
dû à un gradient
le mécanisme
de température
de diffusion
électronique.
REE
N°S
Spr.b,, 2003
1
log (l,) L = 10 iim 1,
(canal ultra-coult)
ult-C () UII) VI=VD canai (-oiii-t idéal
................................................................
VD=O-'V
SAl11r.1I1U11
(tt 1.7
\ItIS\t
.1 DIB L- Satiiratio [i (le la % ites%e
...........VL) =VDD
dPS
POrtCni'S
V,-O.
1
v
des
porteug's
10 + i éduction de la
.,YSCE long) (canal
cal7a1 coiii-1 i-éel
j
j u
;
:rçag
./ " ;
a
I
:
SI (lifim
C..u,,\rm..
DIBL.+mutlulatiun
longucurcunal
/'/
"
:m.qu.
y
y
:
y VcDD
Vn
V, V,
V'l 0 VDD
Energiepotentielle V.
des électrons
..............................i
SCE SCE
SCE
t'rmnïoniquc
Bande
deL
DIBL
V,,=O.'V1 V RSCE
SCE
,/
s DIBL (caiial long)
Bi,.d d D...........
V,
Ds
L- (- t 1 1 1 ÎVD-= VDD
(caiieil long) (caiial iill-a-coiii-t) L
x 1 10 100 1000
a)
10000
L
(nm)
Caractéristiques schématiques
(V,) d'un transistor MOS à canal long (L = 10 Ilm) et à canal ultra-court (L = 10 nm) sous faible et
forte polarisations de drain. Les décalages des courbes sont respectivement dus aux effets de canal court (SCE = Short Channel
Effects) et à l'abaissement de la barrière source-canal-drain
par la polarisation du drain (DIBL = Drain Induced Barrier Lowering).
Vr est la tension de seuil, S la pente sous le seuil, loffle courant de fuite sous polarisation de grille nulle.
Caractéristiques schématiques ID (VD) d'un transistor MOS à canal court idéal et réel. I « nreprésente le courant du transistor pour Vg
= VD = V,, tension d'alimentation du circuit. Les différents effets parasites qui interviennent dans le cas d'un dispositif non-idéal
b)
sont également représentés.
c)
Profils schématiques de la barrière de potentiel source-canal-drain dans un transitor à canal long et à canal ultra-court. Pour cette
deuxième géométrie, l'abaissement de barrière sous polarisation de drain nulle correspond à l'effet SCE, la diminution
supplémentaire sous tension de drain non nulle conduisant à l'effet DIBL.
Variations schématiques de la tension de seuil d'un transistor en fonction de la longueur de canal. L'augmentation de Vr est due à
l'effet RSCE (Reverse Short Channel Effect [16]), la diminution de cette même tension de seuil aux effets SCE et DIBL suivant que
d)
cette tension est extraite à faible ou fort VD.
Encadré
1. Caractéristiques électriques
De plus, lorsqu'un
le canal d'un
peut
apparaître
l'énergie
figure
porteur
transistor,
dû
pour
lequel
depuis
MOS à canal long et à canaL court (adapté d'après T. Skotnicki et
la source dans
des porteurs
« déphasage » transitoire
électrique.
4a dans le cas d'un
0, 1 pm
est injecté
un effet de survitesse
à un
et le champ
du transistor
Ceci
transistor
est illustré
de longueur
un pic de survitesse
(courbe
entre
sur la
de grille
« EB »)
apparaît à l'extrémité
du canal, au niveau du drain. Ces phénomènes non-stationnaires
sont présents dans tous les dispositifs
devient
mais leur impact sur les caractéristiques
de sortie ne
significatif
que pour des dispositifs
de l'ordre de
0, 1 tm
et en-deçà
(courbes
2.2.2.
comme
représenté
sur la figure
Ceci
se traduit
REE
N'8
Septembre
2003
par
une
d'énergie
en régime
induit le confinement
dans un puits
à l'interface
courbure
l'aug-
oxyde/canal.
accentuée
des bandes
d'accumulation
ou d'inversion
qui
des porteurs de charge à l'interface
de potentiel
trons (resp. les trous)
! lm a pour conséquence
électrique
de plus en plus étroit.
ne se comportent
Les élec-
donc plus comme
un
gaz 3D occupant
conduction
(resp.
un continuum
d'états dans le bande de
de valence)
mais plutôt comme un gaz
2D,
étant
leur
énergie
de niveaux
quantifiée,
d'énergie
ce qui
discrets
se traduit
dans le puits
par
de
de confinement
potentiel
(Fig. 4a) [8]. La distribution
spatiale des porteurs
de charge libres résultant de ce confinement
quantique est
d'isolants
de grille
très différente
de dopage
de plus en plus élevés dans le
quantiques
ces et des niveaux
sub-0,2
du champ
4d
EB).
Effets
mentation
l'apparition
L'introduction
1
[7],
canal des transistors
F. Boeuf [161).
de plus en plus min-
particulier,
de celle obtenue
le barycentre
par la théorie
classique.
de la couche d'inversion
En
n'est plus
30 Quantique
b
,,ant'q
E, Classique
ss,qu
.2
Dom
.. e Canal=
E
-5 20
8Xlol2
112CM-2
M2
H) ILM Transport classique
Poly-déplétion de grille 2
E,
C
EF10L,=0.5pm
G,-ille N- t,,=3nm
Effets quantiques 1D VD=50mV I) om anal=
Ev 3xlo -2
.V
o.
0 0.5
0.2 gm............................................ Tension de grille V
2,5
e Z 500 - - EB =O.lpm
E VD=1.3V 9
Transport il 2 E B Z400 - DD
; V 1,3V
x
1.5 0.2pm
p
1
na°
1.5
(V)
2
300
200
Fluctuations
de dopants
5
açp od
DD
0.5
0.5pm
00
V,=1.3V
!
0.'02 0.'04 0.'06 0.'08 0.1
o - DistanCe (Nm) Tension
lonm
Transport balistique
Effets quantiques 2D Ï 0.3 --- * -
5
o.i ue b f
lpw
5nm
'* m Emis
-0.3 0 Emission therrrbdfonique
-0.5
e
0
1.5
a) io 20nm
6n
É -0.1 07
Echelle
1
dedrainVo(V)
5nm 6nm 8nm
i
Eff t a<10-'
tunnel
-E 10-1 1 Onm
L -20nm E
20 nm
d
0
0.01
1
0.02
sion thernioionique
10
L)
io + Effet tunnel
M7
io- io
d'intégration 0 0.1
0.2 0.3 0.4
0.5
Tension de grilleVs (V)
0.6
Figure 4. Illustration des principaux effets physiques susceptibles d'apparaître aufur et à mesure que l'intégration des dispositifs est
poussée vers les dimensions nanométriques (cf texte pour les explications).
localisé
à l'interface
oxyde/canal
(comme
dans le cas clas-
fait alors ressentir.
C'est
le cas par exemple
retés dopantes
des porteurs
grille [13]. Leur nombre devenant très faible même à fortes
concentrations
(car les volumes de matière mis en jeu sont
d'inversion
dans la zone interfaciale).
totale
(Le. intégrée
de niveaux
d'énergie
bidimensionnelle.
Au
peuplés
final,
la charge
sur tout le semiconducteur)
est plus faible que dans le cas classique
réduit
De plus,
en raison du nombre
et d'une
l'impact
densité d'états
de ce confinement
ou encore
présentes
pour les impu-
sique) mais il se déplace en profondeur
dans le substrat
d'environ
-1 nm (dû à l'annulation
des fonctions
d'ondes
pour
extrêmement
ficative
les charges
réduits),
et de la position
dans le canal d'un
fixes
piégées
les fluctuations
de ces charges
le fonctionnement
transistor
[12]
dans l'isolant
aléatoires
influencent
du dispositif.
de
du nombre
de façon
À cette
signiéchelle
quantique
sur les propriétés
électriques
des dispositifs
est
d'autant plus significatif
que l'on considère des transistors
d'intégration,
le problème revient donc à maîtriser parfaitement le nombre (éventuellement
la répartition)
des dopants
des générations
et à éviter
effets
technologiques
importants,
citons
les plus avancées.
la diminution
Parmi les
de la capacité
de
grille
(ceci
grille [9] et de la transconductance
[10] ou encore l'augmentation de la tension de seuil [11] (Fig. 4b). Nous revien-
high-K
niveau
drons, en section
défaillants
3, sur l'influence
sur les performances
des dispositifs
de ces effets quantiques
innovants.
Fluctuations
des paramètres
tension
à l'échelle
d'ordre
nanométrique
Si l'on continue
à diminuer
reste un problème
où chaque
caractéristique
des
composants en dessous de - 100 nin, le caractère « granulaire »
des charges électriques
fixes présentes dans la structure se
ouvert
transistor
de seuil différente
induite
dans l'isolant
pour
aurait,
de
les matériaux
d'autres
cette fois, peuvent
telle la rugosité
par exemple,
par de telles
est bien réel. Par ailleurs,
géométrique
tif lui-même,
la longueur
de charges parasites
actuels [13]). Sans cette maîtrise des matériaux
au
quasi atomique,
le risque de fabriquer
des circuits
de charge
2.2.3.
la présence
d'interface
affecter
une
fluctuations
fluctuations,
le disposi-
à l'échelle
atomi-
que, ou encore les variations d'épaisseur du film de silicium
mince au sein duquel a lieu le transport
des charges (c/
Sect. 3).
REE
N°S
Septembre
2003
1
L'ÉLECTRONIQUE NANOMÉTRIQUE
Dossier
--,C
Ilc
's
isi
isi
dnin
L C_i
c d i 50 n.
1-2 nm Gate Ox!deMjjjjjes.jjjjjj.aa'
Oxide
SuMOmt
SiGe
rataaé
a) Transistor
Transistorsurst
sur silicium
!iciumcocontraint
!)ttait
, " ll
- ---i'., i L -i
snuc.
soure,
''1 Il
--- 11- ,- ë
-.yd
Nm !m)M)M)M !M)MM
/grllé
i
II
SILICCN BACK
SIIICON
gACKTATE
GATE NITRIDE
NITRIDE
CNANNEL
CNANNEI. POLY
ppLy. 1010rcn `
d)'l'ransistor Double-Grille (Double-Gate)
Mono-Si
conduction
channel
d,.i - - ; l
gnUe//
>x,YP'ra.
-,dccnlcnc'
bstran
b) Transistor SOI (Silicon-On-Insulatol')
b) Transistor
d,,,
L
I u,
J
'RONT P DLIK 4e0 IN
sottomGate
BWmGate.
" :z
e)'l'ransistor CAA (Gatc-All-Around)
a
drain
4rn.
wdeemcrre
L
..-
98nm
f....
r.
yN, "a lx,
c) TransistorSON' (Silicon-On-Notbing)
5
r.,x^ ti
eOX
1)Transistor FinFET
Figure 5. Principales architectures CMOs innovantes actuellement proposées pour remplacer l'architecture
« bulk » conventionnelle
au-delà de 2008-2010. Les illustrations photographiques correspondent à des réalisations à l'état de l'art publiées dans la littérature
ces derniers
18 mois : a) d'après S. Thompson et al. (Intel) [29] ; b) d'après B. Doris et al. (IBM) [23] ; c) d'après S. Monfray et al.
[251 ; d) d'après K.
2.2.4.
Transports
W. Guarini et al. (IBM) [30] ; e) d'après S. Monfray et al. (ST) [31] ; f) d'après J. Kedzierski et al. (IBM) [32].
balistique
En dessous de quelques
gueur de grille,
la distance
et tunnel
dizaines
3.
de nanomètres
Nouvelles
de lon-
Les problèmes
maintenant
entre la source et le drain devient
ment difficile
avec le réseau. Le transport
dant
de « balistique
»
relatifs
de l'ITRS
dessus la barrière
des dispositifs
de potentiel
sion thermoïonique
drain.
Comme
d'effets
nous l'avons
quantiques
de potentiel
dans les réservoirs.
avec
mentation
importante
la structure
et donc à la fois le profil
de porteurs
de cette
disponible
ce mode de transport
quantiques,
électron-réseau
bénéfique
a pour
reste,
car l'absence
conséquence
du courant I,,,
de
la présence
de modifier
et la quantité
Néanmoins,
ou sans effets
d'interactions
par émis-
dans le réservoir
vu précédemment,
est susceptible
de la bande de conduction
barrière
source-canal-drain
avant de thermaliser
l'aug-
dans ces dispositifs
potentiel
source-canal-drain
devient
tellement
mieux
adaptées
certaines
ble.
peu épaisse
CMOS
basées
de solutions
isation
limites
physiques
tunnel
parasite
les plus fondamentales,
est susceptible
sous le seuil et donc le courant
la microélectronique
l'architecture
1
(Fig. 4f),
envisagée, comme
REE
W8
Seprembre
2003
On touche
d'affecter
Iff
là à une des
puisque
la caractéristique
des dispositifs
qu'elle
cet effet
que
soit
ultimes
de
d'ailleurs
discuté dans la suite du texte.
devrait
encore présent
et garantissant
être, à terme,
nous passons
innovantes
MOS
en revue
susceptibles
conventionnel.
sur des nouveaux
technologiques
sation
[15].
d'être
après cette date. Toutefois,
inévitaquelques
de prendre
Les solutions
concepts
la
plus
de compo-
sants, seront examinées dans la dernière section.
Une remarque
préalable à cet inventaire
: la recherche
(Fig. 4e) que les porteurs peuvent directement
passer par
effet tunnel de la source au drain, même sous faible polariet/ou de drain
à
spécifiques
« hautes performances
»
», le choix de nouvelles architectures,
section,
du transistor
delà des limites
de grille
Sans chercher
aux basses dimensionnalités
cette
architectures
relève
lui permettra
performances-clés,
Dans
date correspon-
45 nm [2].
de circuits
pour les applications
ou « basse puissance
futuristes,
balistiques
[14]. Finalement,
vers les longueurs
de grille
ultimes de quelques nanomètres
seulement,
la barrière de
blocs
» étant
sera extrême-
» de ce dispositif
après cette date,
penser que sa co-intégration
avec
innovants
dans certains
« bulk
les spécifications
2008-2010,
au noeud technologique
spéculer sur la « survie
on peut raisonnablement
MOS
de remplir
de l'horizon
[6]. D'un point de vue énergétique, les électrons de la bande
de conduction
qui ont une énergie suffisante
passent par-
transistor
nous pensons qu'il
pour ce dispositif
au-delà
de
au transistor
bien identifiês,
comparable
au libre parcours moyen des porteurs, qui passent ainsi d'un réservoir
à l'autre sans subir de collisions
est alors qualifié
architectures
ces dix dernières
prévisibles
années, à profusion
de nombreux
principales
pour continuer
du transistor
architectures
prototypes.
innovantes
rappeler, dans un tout autre domaine,
Dans le cas présent, seul survivront
le
meilleur
n'étant
compromis
pas forcément
la roadmap
MOS
de travaux
La galerie
(Fig.
au-
a donné lieu,
et à la réalactuelle
5) n'est
des
pas sans
le Schiste de Burgessi.
les « espèces » offrant
coût/performances,
la
guidée par les performances
sélection
pures des
Les architectures innovantes sur silicium mince
dispositifs ou l'élégance technologique des solutions proposées mais bien par la rentabilité économique chère aux marchés financiers. Ces considérations « économiques » ne sont
Au niveau des réalisations industrielles, la firme Intel a
annoncé pour fin 2003 la mise en production de circuits à
base de silicium contraint correspondant au noeud technolo-
pas à négliger dans la réflexion actuelle sur les développements futurs de la microélectronique. Elles pourraient même
devenir un facteur limitant essentiel si l'on en croît les prévisions d'investissement nécessaires à l'industrialisation
des futures générations technologiques.
gique 90 nm. Pour les noeuds technologiques plus avancés,
l'utilisation de silicium contraint sur isolant (SSOI ou Strained
3.1.
Transistors
à canal de silicium
contraint
Une façon d'améliorer les performances du transistor
MOS est d'introduire
un matériau à haute mobilité au
niveau du canal de la structure (Fig. 5a et photo), de façon
à augmenter notamment le courant I,,,. On peut donc soit
changer la nature du semiconducteur dans la zone de transport (des canaux silicium-germanium
ou silicium-carbone
sont envisagés), soit utiliser un film de silicium contraint
mécaniquement, ce qui présente l'avantage de conserver
l'interface Si/Si02'La
mise sous contrainte du film de silicium actif est obtenue en faisant croître celui-ci par épitaxie
sur un substrat de silicium-germanium (Sil-xGex) relaxé. La
différence de maille entre ces deux matériaux induit une
contrainte bi-axiale en tension dans le film de silicium, ce
Silicon-On-Insulator), combinant l'apport d'une couche
contrainte avec les avantages de la technologie SOI (c/ cidessous), est envisagée. De nombreux travaux actuels portent sur la mise au point de procédés de fabrication de
wafers SSOI et plusieurs industriels, tels IBM, envisageraient d'utiliser une telle technologie dès le noeud 65 nm à
l'horizon 2005 [20].
3.2.
Transistors SOI (Silicon-On-Insulator)
sur film mince
Ce type d'architecture est caractérisé par deux paramètres
supplémentaires par rapport aux transistors conventionnels :
l'épaisseur du film de silicium (f ;) sur lequel est intégrée la
région active du dispositif et l'épaisseur de la couche
d'oxyde (teox) sous-jacente au film de silicium, dit « oxyde
enterré » (cf Fig. 5b). Suivant l'épaisseur du film de silicium,
on parle de dispositifs « partiellement désertés » (Partially-
qui a pour principal effet de lever des dégénérescences dans
la bande de conduction (vallées A) et dans la bande de
valence (trous lourds). Ce « splitting » des niveaux d'éner-
Depleted SOI) ou « totalement désertés » (Fully-Depleted
SOI), ce dernier cas correspondant à une épaisseur tSi suffisamment faible pour que le film de silicium soit déserté sur
toute son épaisseur. Pour les dispositifs de taille décanano-
gie a pour conséquence une diminution des probabilités
d'interaction entre les porteurs (électrons et trous) et les
métrique appelés à prendre la relève du transistor MOS
« bulk », la maîtrise des effets de canaux courts à de telles
phonons intervallées. Dans le cas des électrons, il implique
également une occupation préférentielle des deux vallées
transverses de masse effective la plus faible (-0,19 x o).
La combinaison de ces deux effets explique donc les résultats expérimentaux (confirmés par des prédictions théori-
longueurs de grille nécessite une réduction importante des
épaisseurs tSi et tBOx. Il s'agit en effet que l'électrode de
grille puisse contrôler efficacement le canal de conduction
dans tout le volume du silicium et que le couplage électros-
ques) qui ont mis en évidence une augmentation de la mobilité des électrons jusqu'à 80 % par rapport au silicium
massif [17]. La situation est plus compliquée pour les trous,
due à une structure de la bande de valence complexe et au
fait que le « splitting » des niveaux d'énergie est moins
marqué. Par ailleurs, l'application
d'une contrainte fait
varier les masses effectives des trous de façon différente,
suivant que l'on considère des trous légers et des trous
lourds. Enfin, l'hétérostructure Si/SiGe présente un offset
de bandes défavorable au confinement des trous dans le
film de silicium contraint, contrairement au cas des électrons bien localisés dans le puits de potentiel associé à la
couche contrainte. Au final, toutes ces raisons font que le
bénéfice du silicium contraint pour les transistors à canal p
est plus délicat à obtenir d'un point de vue technologique
[18]. Toutefois, les meilleures données actuelles dans la littérature font état d'une amélioration de la mobilité effective
des trous de plus d'un facteur 2 par rapport au silicium massif [19].
1 Schiste
deBurgess
: sitefossilifère
desRocheuses
canadiennes
rassemblant
unesaisissante
diversité
decréatures
quisontapparus
lorsdel'explosion
cambrienne,
unbig-bang
biologique
quia débuté
il y a environ600millionsd'années.
L'immense
majorité
descescréatures
aaujourd'hui
disparu,
après
unlongprocessusd'évolution
et desélection.
tatique entre les extensions des zones de source et de drain
soit limité au maximum. L'épaisseur de la couche d'oxyde
enterré est un paramètre important dans la répartition bidimensionnelle des lignes du champ électrique dans la structure [21] ; la tendance actuelle est donc à la réduction de
tBOX et au développement de nouveaux substrats SOI à
oxyde enterré « minces », de quelques dizaines de nanomètres d'épaisseur seulement [22]. La photo de la figure 5b
montre un dispositif SOI de longueur de grille de 38 nm
réalisé sur un film de silicium aminci de 7 nm (dans ces travaux récents [23], des transistors jusqu'à une longueur de
canal « record » de 6 nm ont été réalisés). Les avantages de
ce type d'architecture SOI sur film de silicium très mince
(totalement déserté) par rapport au transistor « bulk » sont
nombreux [21]. Parmi eux, citons l'obtention de jonctions
ultra-minces (dont l'épaisseur est égale à l'épaisseur du
film de silicium, ce qui implique un gain sur la pente sous
le seuil) permettant un excellent contrôle des effets de
canaux courts sans avoir recours à des dopages de canal élevés (gain sur la mobilité et sur le courant I,,,, réduction
voire suppression des effets parasités liés aux fluctuations
de dopants), l'isolation électrique des jonctions avec le
substrat de silicium sous-jacent (fuites supprimées) et la
réduction importante des capacités de ces mêmes jonctions
REE
N°S
Septembre
2003
1
due à la présence de l'oxyde
enterré (dispositifs plus rapi-
définis par épitaxie et sont donc très bien contrôlés en terme
technologiques à surmonter
pour la fabrication de composants SOI sur film mince sont
encore très sérieuses et ce type d'architecture possède quel-
d'épaisseur et d'uniformité. Les zones de source et drain
réépitaxiées sont en parfaite continuité cristalline avec le
canal de silicium et restent en contact avec le substrat de
ques désavantages, tels que l'augmentation des résistances
séries d'accès au canal (des extensions très dopées sont
silicium, ce qui élimine les problèmes liés à la siliciuration
des films minces et permet l'évacuation de la chaleur
nécessaires), une sensibilité accrue aux fluctuations techno-
depuis le canal vers le substrat (limitation du problème
d'auto-échauffement propre aux dispositifs SOI sur oxyde
enterré épais). Autre avantage de la filière SON : le procédé
de fabrication est celui d'une filière CMOS standard (avec
des). Cependant, les difficultés
logiques (la profondeur de déplétion est fixée par l'épaisseur du film mince qui peut varier sur un même wafer ou
d'un wafer à l'autre, induisant des fluctuations de tension
de seuil par exemple) ou encore la nécessité d'utiliser de
nouveaux matériaux de grille pour ajuster, via le travail de
sortie de cette électrode de grille, la tension de seuil de ces
transistors étant naturellement faible en raison d'une charge
de déplétion réduite. À noter enfin que les effets quantiques
de confinement sont importants dans ce type de dispositifs
en raison de l'épaisseur réduite du film de silicium. Les porteurs du canal se trouvent confinés dans un puits de potentiel
oxyde/Si/oxyde qui a pour effet de quantifier leur énergie et
de réduire de façon importante la charge d'inversion (seuls
les premiers niveaux de plus faible énergie sont peuplés). Il
en résulte une augmentation de la tension de seuil du transistor lorsque ts ; diminue. Quoi qu'il en soit, les dispositifs
SOI présentent globalement des performances 20 à 35 %
meilleures que les transistors « bulk » pour la génération
0, 13 im actuellement en production de masse [23]. Le gain
devrait augmenter encore pour les générations sub-0,1 u.m et
suivantes. C'est la raison pour laquelle le développement
industriel de cette technologie devrait s'accentuer dans les
années qui viennent, notamment pour la production de
microprocesseurs et autres circuits hautes performances, circuits radio-fréquence, mémoires DRAM embarquées ou
encore circuits faible tension/basse puissance dans le
domaine des applications portables.
3.3.
Transistors
SON (Silicon-On-Nothing)
quelques étapes spécifiques) permettant ainsi une co-intégration de transistors MOS conventionnels et des transistors SON sur une même puce. À l'heure actuelle, les
meilleurs dispositifs SON [21, 25] montrent un gain en
courant de l'ordre de 25 à 30 % par rapport aux transistors
« bulk » et des effets de canaux courts fortement réduits (le
DIBL est par exemple réduit d'un facteur -4 pour des transistors 80 nm). Des circuits prototypes SON ou co-intégrés
bulk-SON devraient prochainement voir le jour pour permettre d'évaluer expérimentalement le gain de cette technologie au niveau des performances statiques et dynamiques
de circuits réels. L'utilisation
de la technologie SON en
production pourrait être envisagée préférentiellement
les noeuds technologiques 65 nm et 45 nm.
3.4.
pour
Transistors Double-Grille,
GAA
(Gate-AII-Around)
et FinFET
Ces dispositifs sont considérés comme parmi les architectures innovantes les plus prometteuses pour les générations technologiques les plus intégrées, typiquement au-delà
du noeud 45 nm. Schématiquement, un transistor doublegrille (Fig. 5d et photo) est équivalent à une structure SOI
dans laquelle l'oxyde de grille et l'oxyde enterré ont la
même épaisseur, les grilles avant et arrière étant connectées
ensemble. La conduction a donc lieu aux deux interfaces
La technologie SON peut se concevoir comme une sorte
de technologie SOI « localisée » (c/ Fig. 5c et photo). Le
terme « SON » fait référence à une étape particulière du
oxyde/silicium pour les dispositifs épais (film de silicium
> 15 nm). Pour les films très minces (4-10 nm) et peu dopés,
la couche d'inversion s'étend sur tout le volume du film
procédé de fabrication durant laquelle le canal de conduction en silicium, reliant les régions de source et drain, est
(totalement déserté). Compte-tenu des effets quantiques de
confinement,
ceci conduit à une conduction de type
suspendu au-dessus de la zone active [21]. Ce « vide » est
ensuite rempli avec un diélectrique qui isole ainsi le canal
du substrat sous-jacent. D'un point de vue de son fonctionnement électrique, le transistor SON est un dispositif SOI
volumique par opposition à la conduction de type interfaciale évoquée plus haut : le maximum de la densité de porteurs se situe au milieu du film et non aux interfaces. Il en
résulte un augmentation du courant I,,, puisque le transport
des charges est beaucoup moins affecté par les effets de
complètement déserté, dont le canal de conduction a une
épaisseur typiquement inférieure à 20 nm. Par conséquent,
cette architecture offre tous les avantages des transistors
SOI complètement désertés, énumérés précédemment, et,
en même temps, la possibilité d'une intégration technologique proche de celle des transistors conventionnels. De plus,
l'architecture SON offre quelques avantages spécifiques,
dus au procédé de fabrication : le canal de conduction ainsi
que l'oxyde enterré (préalablement une couche de SiGe
gravée ensuite sélectivement par rapport au silicium pour
former le « vide » que nous avons évoqué plus haut) sont
REE
N'8
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2003
1
rugosité d'interface qui dégradent la mobilité des porteurs.
D'un point de vue purement électrostatique, le transistor
MOS double-grille est plus robuste que le transistor MOS
sur SOI à une simple grille (Single-Gate SOI) puisque la
double-grille, fortement couplée au canal, contrôle simultanément le potentiel de surface aux deux interfaces du film
de silicium : les effets de canaux courts (SCE et DIBL) sont
nettement réduits en même temps que la transconductance
augmente. Il faut noter enfin que dans une telle architecture
double-grille, la charge totale d'inversion est très légèrement
supérieure à deux fois la charge d'inversion
dans un
transistor SOI à une seule grille, ce qui permet de gagner un
facteur deux dans la miniaturisation. Un autre avantage
décisif de ces dispositifs double-grille vient du caractère
mentée sous VDD = 1 V. La position de ce point montre
clairement qu'au niveau « architecture de dispositif » et
symétrique de la distribution du potentiel électrostatique
qui induit un champ électrique nul au milieu du film : cette
particularité contribue à augmenter encore la mobilité car
les collisions avec les phonons acoustiques (et la rugosité
table, les spécifications de l'ITRS jusqu'au noeud 22 nm au
moins.
d'interface) dépendent directement du champ électrique
vertical (perpendiculaire aux interfaces). Finalement, l'excellent
contrôle des effets de canaux courts permet d'utiliser pour
cette architecture des canaux moins dopés (voire intrinsèques) ce qui induit, en plus d'une augmentation de la mobilité, une réduction drastique des phénomènes parasites liés
aux fluctuations de dopants et, simultanément, une augmentation de la probabilité de transport balistique dans le
cas des canaux les plus courts (typiquement < 20 nm). Le
fonctionnement du transistor double-grille en mode balistique est actuellement étudié de manière intensive, sur le plan
théorique, de façon à anticiper les performances de circuits
futurs à base de ces dispositifs [14, 15, 26, 27]. Des courants I,, supérieurs à 1500 tA/im
sont ainsi attendus pour
des longueurs de grille de l'ordre de 10-20 nm, ce qui laisse
présager que cette spécification de l'ITRS pour les noeuds
technologiques
les plus avancés pourra être garantie
(Fig. 3). Comme relevé en section 2.2, l'un des problèmes
majeurs restera le courant/ de
ces structures (et la dégradation de la pente sous le seuil), largement dominé par le
passage des porteurs par effet tunnel direct à travers la barrière de potentiel source-canal-drain [15, 28]. Il
est fort
vraisemblable qu'un compromis entre ces courants il,,, ilff
et la tension de seuil devra être adopté, suivant l'application
« hautes performances » ou « basse consommation » visée.
Pour finir
cet inventaire des architectures
innovantes
actuelles, notons que de nombreuses variantes de la configuration double-grille
ont été proposées ces dernières
années dans la littérature. Ces structures « multi-grilles »
adoptent un principe équivalent du contrôle électrostatique
du canal par un empilement de grille entourant plus ou
moins complètement le film de silicium mince. On vient de
le voir, lorsque la grille est présente sur deux des quatre
côtés du film, on parle d'architecture « double-grille ».
Lorsque la grille fait totalement le tour du film, on parle de
transistor GAA ou « Gate-All-Around » (Fig. 5e et photo).
Enfin, pour des configurations
intermédiaires,
c'est-à-dire
pour une grille présente sur trois des quatre interfaces, plusieurs appellations ont été proposées : FinFET (Fig. 5f et
photo), Q-FET... Dans ces configurations GAA ou FinFET, le contrôle électrostatique du film est encore amélioré, ce qui permet de gagner jusqu'à 50 % (cas des composants GAA) au niveau de la réduction des dimensions par
rapport à un transistor double-grille classique. De plus, ce
contrôle extrême du canal permet de relâcher les épaisseurs
indépendamment du coût de la technologie, des solutions
existent dès à présent pour remplir, avec une marge confor-
4.
Conclusion.
Et après
?
Comme nous venons de le voir à travers cette revue des
différentes architectures innovantes, il est quasiment sûr
aujourd'hui que des solutions CMOS existeront jusqu'à
l'horizon -2016, voire au-delà, pour continuer la course à
l'intégration des circuits. Bien entendu, la discussion porte
uniquement ici sur les performances électriques (intrinsèques) des architectures, en dehors de toute autre considération (fiabilité des matériaux et des composants, problème
des interconnexions, sensibilité de ces nanodispositifs à
l'environnement radiatif terrestre, coûts de fabrication...).
Sur un plan purement fonctionnel, la question de « l'après
ITRS » (actuelle) est double : i) quel niveau d'intégration
« ultime » peut-on atteindre avec des solutions de type
CMOS ? ii) quelles solutions réellement alternatives peuton espérer pour la suite ? Tenter de répondre, même brièvement à ces deux questions, dépasse largement le cadre de
cet article. Toutefois, nous donnons, en guise de perspective, deux exemples, l'un théorique, l'autre expérimental,
qui illustrent quelques travaux récents situés en fin de
« roadmap », au confluent de la micro et de la nanoélectronique.
Le premier
exemple
aborde
une question
souvent
posée : « jusqu'à quelle limite peut-on espérer réduire les
dimensions d'un transistor tout en conservant un effet transistor acceptable ? ». Si l'on s'en tient au transport horizontal dans la structure (axe source-canal-drain), deux dimensions caractéristiques sont à prendre en compte : la section
du canal de conduction et sa longueur. Pour la première
dimension, la limite ultime est facilement
identifiable
: il
s'agit d'un seul atome de silicium ! Nous avons donc
récemment simulé, à l'échelle atomique, un nanotransistor
double-grille dont le canal de conduction est constitué
d'une chaîne d'atomes de silicium (Fig. 6) [33]. Les caractéristiques ID D (V G)
montrent clairement que pour ce dispositif
à canal de conduction quantique unique (au sens de Landauer
[34]), la physique du transistor MOS est encore bien présente à l'échelle atomique. En clair, l'effet de champ permet de contrôler le transport des porteurs à travers la chaîne,
décrit ici comme un mécanisme purement balistique. Pour la
deuxième dimension, il semble en revanche qu'en dessous
de 8-10 nanomètres de longueur de canal, l'effet tunnel
devienne véritablement un problème majeur qui dégrade
sérieusement la caractéristique sous le seuil du transistor
critiques du film et de l'oxyde, pour une longueur de canal
donnée. Afin d'illustrer la potentialité de ces structures, la
(pente sous le seuil, courant Iff). Ceci est illustré sur la
courbe de la figure 6 qui montre les contributions respectives du courant tunnel direct (à travers la barrière) et du courant thermoïonique (au-dessus de la barrière) pour un dis-
figure 3 présente le meilleur point actuel I,,,-Iff mesuré
sur
une structure FinFET de 25 nm de longueur de grille et ali-
positif de 6 nm de longueur de canal. On voit donc à travers
cet exemple que le paramètre critique est effectivement la
2003
1
Gate
(a)
Gate
oxide
(AI or Ti) CNT
lligli-K,EOT0.6rim, " D
SIO,
source MI Drain MI
-CLS
Y
. DRAIN
Hih-K,EÔT -'0.6 nm *,
(b) -5.0
' ° '''
!'
!
!''i)'
!
!
J
.1 (r7
-4.0
vgs - Vt
10-5vDS = 0.2 V
EOT = 0.6 nm
io-
.0 " -11 v
-3.0 0.6 V
L= 6 nm
o'
".
-0.7v vgs m
om 4.623 V
> ",
*'B
0.5V
' -";.045 ............
v ".....
-.10-7
1.6 -0.8 -o.e
0.0 o.& o.o
: : : : : : :
o.e-
:.
-1.0.0.3v
8 Total current
io-
-0.1 v
---Therm ! oniccurrent
ao
Tunneling current
-1.6 -1.2 -0.8 -0.4 0.0
0.0
0.2
0.4
0.6
0.8
Vds IV]
VG (V)
Figure
6. Représentation schématique d'un transistor double-
grille
« ultime
seule
chaîne
Figure
» dont le canal de conduction est constitué d'une
d'atomes
de silicium et caractéristiques théoriques
source
et drain
par
plus
exactement
les
réservoirs
la
transparence
source-canal-drain
(et
grille).
théoriques
Des
travaux
l'ingénierie
piste
de cette
pour
CMOS
tenter
tifs
tunnel entre
source
et de
tunnel
de
la
pourraient
donc
« ultimes
».
Entre
pour
actuels,
un
[35].
en suspend,
l'intégration
barrière
tension
de
mais
nul
portant
sur
piste
très
une
tive
De nombreux
à commencer
doute
que
sérieuse
au CMOS
plusieurs
années
mésoscopiques
dont
On
parler
peut
nauté
même
dans
ses,
évoquée
transport
tés
gueur
cette
« tout
d'un
aux
Des
à canal
meilleurs
d'un
(CNFET)
dispositif
direction
espoir
est
de
de
[1]
suscité
dispositifs
qui
des
réelles.
G.E.
Moore,
vont
nette-
propriétés
La
figure
[3]
affaire
une
alterna-
à suivre...
de
supérieurs
[4]
[5]
à
de lon-
[6]
innovants
est bien
RH.
supé-
décanano-
Roadmap
Voir également
Dennard,
G. Baccarani,
sur Internet
et al,
p.
19
(1965)
;
voir
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Semiconductors
: http.//public.itrs.net
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caractéristiques
de 260
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(2002).
transver-
à effet
et quelques
CMOS
[2]
et des possibili-
transistor
constituer
véritablement
». Une
de
de CNFET,
silicon/mooreslaw htm
de carbone.
des dimensions
intéressantes
devraient
solution
silicium
à base
Références
de la commu-
ces dispositifs
été atteints,
dispositifs
série
engouement
expérimental
courants I,,,
p ont
une
une
évidemment
technologique
et les disposi-
à nanotubes
avec
très
typique
de carbone
REE
N°S
Septcmbre
2003
1
pour
technologiques
de grille.
des CNFET
réel
précédemment,
la structure
en courant
toute
de la réduction
potentiellement
nanotube
rieur
la voie
d'intégration
sente
d'un
nanoélectronique
ment
par
les transistors
et circuits
ces dispositifs
pour
restent
la maîtrise
des composants
également
depuis
problèmes
par
des dispositifs
l'instant
grand
ou
constituer
les performances
théorique
innovants
avec
= 0,6 V.
D'après S. J. Wind et al. [351.
drain,
la
et expérimentaux
barrière
purement
CMOS
de
sa dépendance
d'améliorer
véritablement
recherche
d'un CNFETÀ canalp de longueur de grille 260
est nettenient visible. D'après Bescond et al. [331.
séparant
b) Caractéristiques IdVD)
caractéristique ID (Vc,) du même transistor sous VD
le courant
métriques
distance
(CNFET).
mn (grille en titane, ox,de de grille de 15 nm). Encadré :
fonctions de Green dans l'approximation des liaisons fortes. La
de la pente sous le seuil
de carbone
expérimentales
ID (VG) de la structure calculées en utilisant le formalisme des
dégradation
7. a) Vue schématique en coupe d'un transistor à
nanotube
D.
par
Munteanu,
Houssa
University
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Voir également
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IEEE Int. SOI
sur Internet
Conf.
e
34
ans,
Matériaux
CNRS 6137).
(1994-1996)
et al., J Appl. Phys., Vol. 92,
t
u
r
s
(2002).
Proc.
(2002).
: http.,Ilwww.research.ibm.coml
est
professeur
à l'Université Aix-Aix-
Marseille
1 depuis septembre
2000. Il anime
la jeune équipe
Marseille
1 depuis septembre
2000. Il anime la
jeune équipe
CNRS-STIC
« Dispositifs
Ultimes
sur Silicium » au sein du
Laboratoire
[18]
u
Sciences
et Microélectronique
Auparavant,
et maître
de Provence
il a été chercheur
de conférences
à l'INSA
(L2MP,
au CEA-DAM
de Lyon
(1996-
2000). Il est l'auteur d'environ
170 publications
et communications
dans les domaines de la caractérisation,
de la modélisation
et de la
simulation
des dispositifs
vient d'entrer
à l'Institut
avancés
Universitaire
sur silicium.
Jean-Luc
Autran
de France (promotion
2003).
resourceslpresslstrainedsiliconl
[21]
S. Monfray,
Thèse
de
Doctorat,
Université
de
Provence
2003.
[22]
http.-Ilwww.soitec.com
[231
B. Doris,
[241
G.G. Shahidi,
[251
S. Monfray,
126)
Z. Ren,
[271
M.
IBM J. Res. Dev.,
IEDM
et a/.. ! EDM Tech.
Lundstrom,
Munteanu,
31 ans, est Chargée
de Recherches
au CNRS
depuis octobre 2001 et travaille au sein de l'équipe « Dispositifs
Ultimes sur Silicium » du Laboratoire
Matériaux et Microélectronique de Provence (L2MP, UMR
moniteur (1996-1999) à l'Institut
et al., 1 EDM Tech, Dig. 2002).
et al,
Daniela
Z.
Vol. 49, p. 133 (2002).
Ren,
Tech.
Vol. 46, p. 121 (2002).
Trans.
post-doctoral
au CEA-LETI
(2001). Son domaine
Electron
Devices,
publications
et communications
internationales.
(1999-2001)
de recherche
lisation, la simulation
et la caractérisation
mes sur silicium.
Elle est auteur
ou
Dig. (2000).
IEEE
et chercheur
sité de Provence
Dig. (2002).
CNRS 6137). Elle a été allocataireNational Polytechnique de Grenoble
et à l'Univerinclut la modé-
des dispositifs
SOI ultico-auteur
d'environ
60
dans des journaux
et conférences
REE
N°S
Septembre
2003
1